KR102255871B1 - 자기 소자, 스커미온 메모리, 스커미온 메모리가 장착된 중앙 처리 lsi, 데이터 기록 장치, 데이터 처리 장치, 및 데이터 통신 장치 - Google Patents
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Abstract
부정확한 기입과 부정확한 삭제를 방지하고, 저장된 데이터의 검출 감도가 좋은 회로를 가지며, 적은 누설 전류를 생성하고, 적은 전력을 소모하는 고속, 대용량의 비 휘발성 스커미온 랜덤 액세스 메모리를 제공한다. 스커미온을 생성하고 삭제하기 위한 자기 소자를 제공하기 위해 상기 스커미온이 생성되거나 삭제되는 제1 자성체 박막, 상기 스커미온을 검출하기 위한 검출 소자, 제1 자성체 박막을 선택하기 위한 제1 트랜지스터와 스커미온 검출 소자를 선택하기 위한 제2 트랜지스터 중 적어도 하나를 구비하는 자기소자를 제공한다.
Description
본 발명은 스커미온을 생성, 삭제, 검출할 수 있는 자기 소자, 스커미온 메모리, 스커미온 메모리가 장착된 중앙 처리 LSI, 데이터 기록 장치, 데이터 처리 장치, 및 데이터 통신 장치에 관한 것이다.
기존에는 스커미온들을 생성하고, 삭제할 수 있는 자기 소자를 이용한 종래의, 알려진 스커미온 메모리가 존재하였다.
그러나, 종래의 스커미온 메모리들은 스커미온들을 생성, 삭제할 때 필요한 전류를 인가하는 경우에 누설 전류가 생기므로 부정확한 쓰기 및 부정확한 삭제를 야기하는 문제가 있다. 또한, 이 현재의 결과들은 불필요하게 큰 양의 흐름을 발생시키고, 따라서 전력 소모가 충분하게 감소될 수 없다. 게다가, 기존의 스커미온 메모리들은 스커미온을 검출하는 검출 소자를 선택하는 회로가 명확하게 나와있지 않다.
본 발명의 제1 측면에서는 스커미온을 생성하고 삭제하기 위한 자기 소자로, 자기 소자는 스커미온이 생성되거나 삭제되는 제1 자성체 박막; 스커미온을 검출하기 위한 검출 소자; 및 제1 자성체 박막 또는 검출 소자를 선택하는 트랜지스터부를 포함하게 제공된다.
본 발명의 제2 측면에서는 스커미온 메모리가 각각 제1 측면에 따른 자기 소자이고 이는 매트릭스에 배열되어 있는, 복수 개의 자기소자; 및 제1 자성체 박막을 향하고, 제1 자성체 박막에 자기장을 인가하는 자기장 발생 부를 포함하게 제공된다.
본 발명의 제3 측면에서는 스커미온 메모리가 장착된 중앙 처리 LSI가 제2 측면에 따른 스커미온 메모리를 갖고 중앙 정보 처리를 위한 논리 회로 소자를 갖는 단일 칩을 포함하게 제공된다.
본 발명의 제4 측면에서는 데이터 기록 장치가 제2 측면에 따른 스커미온 메모리를 포함하게 제공된다.
본 발명의 제5 측면에서는 데이터 처리 장치가 제2 측면에 따른 스커미온 메모리를 포함하게 제공된다.
본 발명의 제6 측면에서는 데이터 통신 장치가 제2 측면에 따른 스커미온 메모리를 구비하게 제공된다.
도1은 자성체 박막에서 스커미온 40의 자기 모멘트의 구조의 일례를 도시하는 개략도이다.
도 2a는 스커미온 수가 Nsk=-1 이고 helicity γ=0 일 때 생성되는 스커미온을 도시하는 도면이다.
도 2b는 스커미온 수가 Nsk=-1 이고 helicity γ=π/2일 때 생성되는 스커미온 40을 도시하는 도면이다.
도 2c는 스커미온 수가 Nsk=-1 이고 helicity γ=-π/2일 때 생성되는 스커미온 40을 도시하는 도면이다.
도 2d는 스커미온 수가 Nsk=-1 이고 helicity γ=π/2일 때 생성되는 스커미온 40을 도시하는 도면이다.
도 2e는 (x,y)평면으로 자기 모멘트의 투사된 성분의 강도를 음영을 사용하여 도시한다. nx.ny는 유닛 벡터를 의미한다
도3은 자성체 박막의 카이랄 자성체 자성 위상의 자기장 의존성을 도시한 위상도이다.
도4는 제1 실시예에 따른 자기 소자 10의 예시적인 구성을 도시한다.
도 5a는 제1 실시예에 따른 스커미온 메모리 100의 예시적인 구성을 도시한다.
도 5b는 제1 실시예에 따른 스커미온 메모리 100의 예시적인 구성을 도시한다.
도6은 제1 비교예에 따른 스커미온 메모리 600의 구성을 도시한다.
도7은 제2 실시예에 따른 자기 소자 10의 예시적인 구성을 도시한다.
도8은 제2 실시예에 따른 스커미온 메모리 100의 예시적인 구성을 도시한다.
도9는 제2 비교예에 따른 스커미온 메모리 600의 예시적인 구성을 도시한다.
도10은 제3 실시예에 따른 자기 소자 10의 예시적인 구성을 도시한다.
도11은 제3 실시예에 따른 스커미온 메모리 100의 예시적인 구성을 도시한다.
도12는 제3 비교예에 따른 스커미온 메모리 600의 구성을 도시한다.
도13은 제4 실시예에 따른 자기 소자 10의 예시적인 구성을 도시한다.
도14는 제4 실시예에 따른 스커미온 메모리 100의 예시적인 구성을 도시한다.
도15는 제4 비교예에 따른 스커미온 메모리 600의 예시적인 구성을 도시한다.
도16은 스커미온 메모리가 장착된 중앙 처리 LSI 200의 예시적인 구성의 개략도를 도시한다.
도17은 데이터 처리 장치 300의 예시적인 구성의 개략도를 도시한다.
도18은 데이터 기록 장치 400의 예시적인 구성의 개략도를 도시한다.
도19는 통신 장치 500의 예시적인 구성의 개략도를 도시한다.
도 2a는 스커미온 수가 Nsk=-1 이고 helicity γ=0 일 때 생성되는 스커미온을 도시하는 도면이다.
도 2b는 스커미온 수가 Nsk=-1 이고 helicity γ=π/2일 때 생성되는 스커미온 40을 도시하는 도면이다.
도 2c는 스커미온 수가 Nsk=-1 이고 helicity γ=-π/2일 때 생성되는 스커미온 40을 도시하는 도면이다.
도 2d는 스커미온 수가 Nsk=-1 이고 helicity γ=π/2일 때 생성되는 스커미온 40을 도시하는 도면이다.
도 2e는 (x,y)평면으로 자기 모멘트의 투사된 성분의 강도를 음영을 사용하여 도시한다. nx.ny는 유닛 벡터를 의미한다
도3은 자성체 박막의 카이랄 자성체 자성 위상의 자기장 의존성을 도시한 위상도이다.
도4는 제1 실시예에 따른 자기 소자 10의 예시적인 구성을 도시한다.
도 5a는 제1 실시예에 따른 스커미온 메모리 100의 예시적인 구성을 도시한다.
도 5b는 제1 실시예에 따른 스커미온 메모리 100의 예시적인 구성을 도시한다.
도6은 제1 비교예에 따른 스커미온 메모리 600의 구성을 도시한다.
도7은 제2 실시예에 따른 자기 소자 10의 예시적인 구성을 도시한다.
도8은 제2 실시예에 따른 스커미온 메모리 100의 예시적인 구성을 도시한다.
도9는 제2 비교예에 따른 스커미온 메모리 600의 예시적인 구성을 도시한다.
도10은 제3 실시예에 따른 자기 소자 10의 예시적인 구성을 도시한다.
도11은 제3 실시예에 따른 스커미온 메모리 100의 예시적인 구성을 도시한다.
도12는 제3 비교예에 따른 스커미온 메모리 600의 구성을 도시한다.
도13은 제4 실시예에 따른 자기 소자 10의 예시적인 구성을 도시한다.
도14는 제4 실시예에 따른 스커미온 메모리 100의 예시적인 구성을 도시한다.
도15는 제4 비교예에 따른 스커미온 메모리 600의 예시적인 구성을 도시한다.
도16은 스커미온 메모리가 장착된 중앙 처리 LSI 200의 예시적인 구성의 개략도를 도시한다.
도17은 데이터 처리 장치 300의 예시적인 구성의 개략도를 도시한다.
도18은 데이터 기록 장치 400의 예시적인 구성의 개략도를 도시한다.
도19는 통신 장치 500의 예시적인 구성의 개략도를 도시한다.
이하, 본 발명의 (몇몇의) 실시예(들)이 기술된다. 실시예(들)은 청구항에 따라 발명을 제한하지 않고, 실시예(들)에서 기술된 모든 특징의 조합은 발명의 측면에 의해 제공된 수단에 필수적인 것은 아니다.
스커미온을 형성할 수 있는 자성체의 일레로 카이랄 자성체가 있다. 외부의 자기장을 받지 않는 경우, 카이랄 자성체는 자기 모멘트가 자기 모멘트의 진행 방향(나선형 자기 위상)을 중심으로 원형으로 회전하는 자기적으로 정렬된 위상으로 들어간다. 외부의 자기장을 받음으로써, 카이랄 자성체는 스커미온들이 격자에 배열되는 크리스탈 위상 이후 강자성 위상으로 들어간다.
도1은 자성체 박막 11 내의 나노 스케일 자기 구조인 스커미온 40의 일례를 도시한 개략도이다. 도1에서, 각 화살표는 스커미온 40의 자기 모멘트의 방향을 나타낸다. x축과 y 축은 각각 서로 직교하며, z 축은 x-y 평면에 직교한다.
자성체 박막 11은 x-y 평면에 평행한 면을 구성한다. 자성체박막 11의 모든 방향을 가리키는 자기 모멘트는 스커미온 40을 구성한다. 본 예에서, 자성체 박막 11에 인가된 자기장은 +z 방향을 가리킨다. 이 경우, 본 예의 스커미온 40의 최 외곽 표면의 자기 모멘트가 +z 방향을 가리킨다. 본 예에서, 최 외곽 표면은 도1에 도시괸 외부 자기장의 방향과 같은 방향을 가리키는 자기 모멘트의 원주를 의미한다.
스커미온 40에서 자기 모멘트는 최 외곽 표면에서 내부를 향해 나선형으로 회전되도록 배치된다. 또한, 나선형과 나선형의 중심에 가까워는 것을 따라 +z 방향을 가리키는 자기 모멘트의 방향은 점진적으로 -z 방향으로 변화한다. 스커미온 40은 나선형 자기 모멘트 구조를 가진 나노 스케일 자기 구조이다.
만일 스커미온 40이 관찰된 자성체 박막 11이 얇고, 평면의 고체 물질인 경우, 스커미온 40을 구성하는 자기 모멘트는 z 방향에서 동일한 자기 모멘트로 구성된다. 즉, 스커미온 40은 폐경로 형상을 갖는 자성체 박막 11의 깊이의 방향(z 방향)에서 전면부부터 후면부까지의 동일한 방향을 가리키는 자기 모멘트 구성된 자기 구조를 갖는다.
도 2a내지 도 2d는 다른 헬리시티들(즉, 어떻게 자기 모멘트들이 휘는가에 관하여 다르다)을 갖는 스커미온 40을 도시하는 개략도이다. 특히, 도 2a 내지 도 2d는 스커미온 수가 Nsk=-1인 예를 도시한다. 만일 스커미온 수가 Nsk=-1이면, 스커미온 40은 그들의 중심 부분에서 -z 방향을 가리키는 자기 모멘트들을 갖는다.
도 2e는 자기 모멘트의 좌표가 어떻게 정의되는지(오른손 좌표계) 도시한다. 오른손 좌표계가 여기서 채택되었는데, nx 축과 ny 축과 관련된 nz 축이 종이의 시트에서 바깥 방향으로 가리킨다. 또한, 음영과 자기 모멘트의 방향 간의 관계는 도 2e에서 도시된다.
스커미온 수 Nsk는 나선형 구조를 갖는 나노 스케일의 자기 구조인 스커미온 40의 특징이 된다. 다음의 [수학식 1]과 [수학식 2]는 스커미온 수Nsk를 나타낸다. [수학식 2]에서, 자기 모멘트와 z 축 사이의 극 각도 Θ(r)는 스커미온 40의 중심으로부터의 거리 r의 연속 함수이다. 만일 r이 0부터 ∞까지 변한다면 극 각도 Θ(r)는 π에서 0까지 또는 0에서 π까지 변한다.
벡터 양 n(r)은 r위치에서 스커미온 40의 자기 모멘트의 방향을 나타낸다.
[수학식 2]에서, m은 소용돌이도이고, γ는 헬리시티이다. [수학식 1]과 [수학식 2]에 따르면, 만약 r이 0부터 ∞까지 변하면, Θ(r)도 π부터 0까지 변하고, Nsk=-m이다.
도 2a내지 도 2d는 다른 헬리시티들 을 갖는 스커미온 40을 도시하는 개략도이다. 특히, 도 2a 내지 도 2d는 스커미온 수 Nsk=-1인 예시들을 도시한다.
도 2e는 자기 모멘트의 좌표가 어떻게 정의되는지(오른손 좌표계) 도시한다. 오른손 좌표계가 여기서 채택되었는데, nx 축과 ny 축과 관련된 nz 축이 종이의 시트에서 바깥 방향으로 가리킨다. 또한, 음영과 자기 모멘트의 방향 간의 관계는 도 2e에서 도시된다
도 2a 내지 도 2d에서 음영은 자기 모멘트의 방향을 나타낸다. 도 2a 내지 도 2d의 각각의 화살표는 스커미온 40의 중심으로부터 미리 설정된 거리로 떨어진 자기 모멘트를 나타낸다. 도 2a 내지 도 2d에서 도시된 자기 구조들은 스커미온 40을 정의하는 상태에 있다. 도 2a 내지 도 2d에서 최외곽 표면 같은 가장 밝은 음영의 영역은 지면의 시트에서 밖으로 나오는 방향을 가리키는 자기 모멘트를 나타낸다. 자기 모멘트들은 도면에서 흰색으로 나타난다. 도 2a 내지 도 2d에서 중심부와 같은 가장 어두운 음영의 영역은 지면의 시트로 들어가는 방향을 가리키는 자기 모멘트를 나타낸다.
도 2b(γ=π)의 각각의 자기 모멘트의 방향은 도 2a(γ=0)에서의 상응하는 자기 모멘트의 방향과 180만큼 다르다. 도 2c(γ=-π/2)의 각각의 자기 모멘트의 방향은 도 2a(γ=0)에서의 상응하는 자기 모멘트의 방향과 -90도만큼 다르다(시계 방향에서 90도).
도 2d(γ=π/2)의 각각의 자기 모멘트의 방향은 도 2a(γ=0)에서의 상응하는 자기 모멘트의 방향과 90도만큼 다르다(반시계방향에서 90도). 도 2d에 도시된 헬리시티 γ=π/2 를 갖는 스커미온 40은 도1의 스커미온 40과 일치한다.
도 2a내지 도 2d에 도시된 네 개의 예시들의 자기 구조는 다르게 보임에도 불구하고, 그들은 위상적으로 동일한 자기 구조이다. 도 2a 내지 도 2d에 도시된 구조를 갖는 스커미온 40은 한 번 생성되면 안정하게 지속되며, 외부 자기장을 받은 자성체 박막 11 내에서 정보 전달을 하기 위한 캐리어로 기능한다.
도3은 자성체 자기 위상들의 자기장 의존도를 도시한 위상도이다. 카이랄 자성체들은 카이랄 자기 위상을 나가고, 자기장 강도 Hsk을 갖는 자기장을 받는 스커미온 크리스탈 위상(skX)으로 들어가고, 스커미온 크리스탈 위상(skX)를 나가고, 여전히 더 강한 자기장 강도 Hf를 갖는 자기장을 받는 강자성 위상으로 들어가는 자성체 박막이다. 스커미온 크리스탈 위상(skX)에서, 복수의 스커미온 40들이 가장 밀도가 높은 구조로 정렬된 상태로 x-y평면에서 생성된다.
다음으로, J는 이러한 자성체 박막 타입의 자기 교환 상호작용의 진폭으로 정의되고, 이 양을 사용하여 다양한 타입의 물리량이 표준 값으로 정의된다. 이 경우, 자성체 박막은 약한 자기장을 받을 때, 나선형 자기 모멘트를 갖는 자기 구조를 갖는 카이랄 위상을 나가고, 자기장 강도가 Hsk=0.0075J인 자기장을 받는 스커미온 크리스탈 위상으로 들어간다. 스커미온 40의 지름 λ은 λ=2π√2·J＊a/D 로 표현될 수 있다. 여기서, a는 자성체 박막 11의 격자 상수이고, D는 잘로신스키-모리야 상호작용의 진폭의 물체 고유의 물리적 상수이다. 따라서, 스커미온 지름 λ는 물체 고유의 상수이다. 예를 들어 스커미온 지름 λ는 FeGe에서 70nm이고, MnSi에서 18nm이다.
[실시예 1]
도4는 제1 실시예에 따른 자기 소자 10의 예시적인 구성을 도시한다. 도4에 도시된 자기 소자 10은 펄스 전류를 이용하여 하나의 스커미온 40을 생성하거나 지울 수 있다. 예를 들어, 자성체 박막 11내의 미리 정해진 위치에 있는 스커미온 40의 존재 또는 부재는 1bit의 정보에 상응한다. 자기 소자 10은 스커미온 40을 사용하여 정보를 저장(기억)한다. 본 예에서 자기 소자 10은 자성체 박막 11, 상류측 전극 12, 하류측 전극 14, 검출 소자 15, 삭제 선 95, 기록 선 96, 워드 선 97, 비트 선 94, 및 트랜지스터 Tr1을 포함한다. 트랜지스터 Tr1은 자성체 박막 11, 상류측 전극 12, 및 하류측 전극 14, 삭제 유닛 또는 검출 소자 115를 갖는 스커미온 생성부를 선택하기 위한 예시적 트랜지스터부이다. 또한, 자기 소자 10 의 외부에서 제공되고 자기 소자 10을 구성하지 않는 자기장 생성부 20은 점선으로 나타나 있다. (x, y, z) 좌표계는 도4에 도시되어 있다.
상류측 전극 12은 자성체 박막 11의 일 단부에 연결되어 있다. 상류측 전극 12는 자성체 박막 11이 연장되는 방향의 일 단부에 연결되어 있다. 본 예에서, 자성체 박막 11의 연장되는 방향은 x-y 평면에 평행한 방향을 의미한다. 상류측 전극 12는 자성체 박막 11의 단부에 쌓일 수 있다. 상류측 전극 12는 박막 형상을 가질 수 있다. 또한, 상류측 전극 12는 자성체 박막 11과 동일한 두께를 가질 수 있다. 상류측 전극 12는 기록 선 96에 연결되어 있다. 일 실시예에서, 상류측 전극 12는 Cu, W, Ti, TiN, Al, Pt, 또는 Au와 같은 비 자성체 박막 금속으로 만들어질 수 있다. 기록 선 96은 제1 선택 선 1-A1의 일례이다.
하류측 전극 14는 상류측 전극 12로부터 떨어져 있고, 자성체 박막 11에 연결되어 있다. 본 예에서 하류측 전극 14은 자성체 박막 11의 타단에 연결되어 있고, 타단은 상류측 전극 12가 연결된 일 단부와 반대에 있다. 하류측 전극 14는 자성체 박막 11의 연장되는 방향의 일 단부에 연결될 수 있다. 하류측 전극 14는 자성체 박막 11의 단부 상에 쌓일 수 있다. 상류측 전극 12, 및 하류측 전극 14는 만일 전압이 인가된 경우, 전류가 x-y 평면에 거의 평행한 방향인 자성체 박막 11을 통해 흐를 수 있게 배치된다. 하류측 전극 14는 삭제 선 95에 연결되어 있다. 일 실시예에서, 하류측 전극 14는 Cu, W, Ti, TiN, Al, Pt, 또는 Au와 같은 비 자성체 박막 금속으로 만들어질 수 있다. 삭제 선 95은 제1 선택 선 1-A2의 일례이다.
자성체 박막 11은 인가된 자기장에 의해 최소의 스커미온 크리스탈 위상 또는 강자성 위상을 나타낸다. 자성체 박막 11은 스커미온 크리스탈 위상과 강자성 위상을 나타내는 자성체인 것은 자성체 박막 11에서 생성된 스커미온 40을 위한 필수적인 조건이다. 예를 들어, 자성체 박막 11은 카이랄 자성체이고, B20 구조를 갖는 FeGe 또는 MnSi로 형성되거나, Mn 구조를 갖는 CoZn 또는 CoZnMn 형성된다. 또한, 자성체 박막 11은 자성체, 및 비자성체의 쌓여진 구조일 수 있다. 자성체 박막, 및 비 자성체 박막의 쌓여진 박막 구조를 갖는 자성체 박막은 비 자성체 박막의 스핀-궤도 상호작용에 의해 변조된 자기 모멘트를 갖는 쌓여진 자성체 박막이다. 자성체 박막 11은 노출 장치, 에칭 장치, 또는 MBE(Molecular Beam Epitaxy) 장치를 사용하여 형성된 자성체 박막 상의 CMP(Chemical Mechanical Planarization), 박막증착 장치, 또는 이와 같은 것들을 사용하여 형성될 수 있다.
자성체 박막 11은 박막 형상을 갖는다. 자성체 박막 11은 대략적으로 박막 평면 상에 너비 Wm과 길이 Hm을 사각 형상을 갖는다. 자성체 박막 11의 너비 Wm는 3λ>Wm≥λ 를 만족하고, 자성체 박막 11의 길이 Hm은 2λ>Wm≥λ (λ는 스커미온 지름이다)를 만족한다. 자성체 박막 11은 상류측 전극과 하류측 전극에 끼인 단부에 오목부를 갖는다.
또한, 자성체 박막 11은 비 자성, 단열체 또는 반도체 공정에서 전형적으로 사용되는 것과 같은 것들에 둘러 쌓일 수 있다. 비 자성 단열 박막은 자성체 박막 11과, 자기 소자 10에 인접한 자성체 박막 11 사이에 제공된다. 예를 들어, 자성체 박막 11은 스커미온 40의 지름 λ 보다 10배 이하의 두께를 가질 수 있다.
트랜지스터 Tr1은 하류측 전극 14와 삭제 선 95 사이에 제공된다. 예를 들어, 트랜지스터 Tr1은 전계 효과 트랜지스터(FET: Field Effect Transistor)이다. 트랜지스터 Tr1의 게이트 단자는 워드 선 97에 연결된다. 트랜지스터 Tr1은 자기 소자 10이 선택되지 않은 경우 대응하는 자기 소자 10을 통해 전류가 누설되어 흐르는 것을 방지한다. 그 때문에, 기록/삭제 대상이 아닌 자기 소자 10에서 부정확한 기록 또는 부정확한 삭제를 방지하는 것이 가능하다. 또한, 누설 전류가 차단될 수 있어, 전력 소모가 줄어들 수 있다. 또한, 트랜지스터 Tr1은 검출 소자 15을 선택하는 트랜지스터를 겸할 수 있다. 하류측 전극 14와 삭제 선 96 사이에 제공됨으로 트랜지스터 Tr1은 선택된 자기 소자 10의 데이터를 읽는 것을 가능하게 한다.
트랜지스터 Tr1를 상류측 전극 12와 기록 선 96 사이에 제공하는 것도 가능하다. 트랜지스터 Tr1의 게이트 단자는 워드 선 97에 연결된다. 트랜지스터 Tr1은 자기 소자 10이 선택되지 않은 경우 대응하는 자기 소자 10을 통해 전류가 누설되는 것을 방지한다. 또한, 트랜지스터 Tr1이 검출 소자 15를 선택하는 트랜지스터로 기능하는 언급된 방법이 트랜지스터 Tr1에도 적용된다.
트랜지스터 Tr2를 비트 선 94와, 검출 소자 15의 일부이고, 자성체 금속인 자성체 금속 박막 152의 사이에 제공하는 것도 가능하다. 만일 자성체 박막 11의 자성체가 높은 전기 저항을 가지면, 검출 소자 15와 하류측 전극 14 사이의 저항은 높다. 이러한 경우, 검출 소자 15의 자성체 금속 박막 152와, 상류측 전극 12 사이의 저항을 검출함으로써 스커미온의 존재 또는 부재의 결과로부터 검출 소자 15의 저항의 변화를 읽어내는 것은 쉬워진다. 트랜지스터 Tr2의 게이트 단자는 워드 선 97에 연결된다. 트랜지스터 Tr1은 스커미온 40이 생성되고 삭제되는 때의 전류를 위해 사용되고, 트랜지스터 Tr2는 스커미온 40을 검출하기 위해 사용된다. 이러한 경우, 자기 소자로는 두 개의 트랜지스터들이 요구된다.
전류의 방향은 상류측 전극 12, 및 하류측 전극 14를 위해 상류측 전극 12로부터 하류측 전극 14로 향하는 방향과, 하류측 전극 14로부터 상류측 전극 12로 향하는 방향 사이에서 선택되고, 전류는 자성체 박막 11에 펄스 전류로 인가된다. 만일 스커미온 40이 자성체 박막 11에서 생성되기 위해선, 자기 소자 10은 상류측 전극 12로부터 하류측 전극 14를 향하는 방향으로 자성체 박막 11에 펄스 전류를 인가한다. 도4는 자성체 박막 11을 통과하는 펄스 전자의 흐름을 검은 선 화살표로 도시한다. 전자 흐름은 전류의 방향과 반대로 흐른다. 또한, 만일 자성체 박막 11에 존재하는 스커미온 40이 지워지기 위해선, 자기 소자 10은 하류측 전극 14로부터 상류측 전극 12를 향하는 방향으로 자성체 박막 11에 펄스 전류를 인거한다.
자성체 박막 11은 단부 18에서 오목부 16을 갖는다. 본 예의 단부 18은 자성체 박막 11의 단부들 중 하나이고, 상류측 전극 12와 하류측 전극 14 사이에 끼어있다. 더 구체적인 예에서, 단부 18은 자성체 박막 11이 상류측 전극 12는 우측 전극이고, 하류측 전극 14은 좌측 전극으로 배치되는 경우 자성체 박막 11의 상부 또는 하부 단부이다. 오목부 16은 단부 18에서 상류측 전극 12와, 하류측 전극 14 모두로부터 이격되어 있다. 본 예에서, 하류측 전극 14 측면 상의 오목부 16의 단부가 하류측 전극 14 측면 상의 자성체 박막 11의 단부를 커버한다. 자기 소자 10은 L 형상의 자성체 박막 11을 포함한다. 비 자성체 박막은 오목부 16 내부에 제공될 수 있다.
자기 소자 10은 정보 저장 매체로, 전류에 의해 생성된 하나의 스커미온 40을 사용한다. 펄스 전자 흐름은 자성체 박막 11의 오목부 16으로부터 하나의 스커미온 40을 생성할 수 있다. 본 예에서, 제1 모서리 24는 오목부 16의 모서리들 중 하나이고, 상류측 전극 12의 반대에 있다. 펄스 전류는 상류측 전극 12에서 하류측 전극 14로 흐르게 한다. 즉, 펄스 전자 흐름은 하류측 전극 14로부터 인가된다. 그 결과로, 스커미온 40은 제1 모서리 24 부근의 부분에서 생성된다. 오목부 16은 상류측 전극 12과 평행한 측면, 또는 하류측 전극 14과 평행한 측면을 가질 수 있다. 본 예의 오목부 16는 사각형 형상이다. 오목부 16은 사각형 형상에 한정되지 않는다. 오목부 16의 형상은 다각형일 수 있다. 또한, 오목부 16의 각각의 측면은 선형이 아닐 수 있다. 또한, 오목부 16의 제1 모서리 24는 원형일 수 있다.
자성체 박막 11은 자기장 발생부 20에 의해 강자성 위상으로 들어가게 한다. 이 때문에, 자성체 박막 11의 자기 모멘트가 자기장 H의 방향과 동일한 방향을 향한다. 자성체 박막 11의 단부에서 자기 모멘트는 자기장 H의 방향과 동일한 방향을 향하지 않지만, 자기장 H를 향해 경사져 있다. 특히, 자기 모멘트의 경사는 오목부 16의 제1 모서리 24 부근에서 연속적으로 달라진다. 이 때문에, 다른 영역에 비해 자성체 박막 11의 제1 모서리 24 에서 스커미온 40이 생성되기 쉽고 미리 정해진 펄스 전자 흐름에 의해 스커미온 40이 생성될 수 있다.
제1 모서리 24는 미리 정해진 내각을 갖도록 형성된다. 일 실시예에서, 제1 모서리 24의 내각은 180°보다 같거나 크다. 여기서, 오목부 16의 제1 모서리 24의 내각은 제1 모서리 24의 측면의 자성체 박막 11의 각도를 의미한다. 예를 들어, 본 예에서, 상류측 전극 12에 인접한 제1 모서리 24의 내각은 270°이다. 만일 제1 모서리 24의 내각이 270°이면, 전류가 인가되지 않을 때 관측되는 제1 모서리 24 부근의 자기 모멘트는 나선형 모양에 가장 유사하다. 이 때문에, 제1 모서리 24의 내각은 스커미온 40의 생성에 있어 270°인 것이 바람직하다.
또한, 스커미온 40은 하류측 전극 14에서 상류측 전극 12로 향해 펄스 전류를 자성체 박막 11을 통해 흐르게 함으로써 지워질 수 있다. 펄스 전자 흐름의 방향은 도3에 언급된 것과 반대가 되어야 한다. 스커미온 40은 제1 모서리24로 들어가고, 자성체 박막 11을 통해 펄스 전류를 상류측 전극 12에서 하류측 전극 14를 향하여 흐르게 하여 지워진다. 제1 모서리 24와 자성체 박막 11의 단부 사이의 거리를 최대한 짧은 거리 d를 미리 정해진 길이보다 더 짧게 만들어서, 스커미온 40은 제1 모서리 24 내부로 들어갈 수 있고, 삭제된다.
검출 소자 15는 터널 마그네토 저항 소자(TMR 소자)이다. 본 예에서 검출 소자 15는 상류측 전극 12와 오목부 16의 제1 모서리 24 사이에 제공된다. 검출 소자 15는 자성체 박막 11 상에 형성된 비자성 절연 박막 151과 비자성 절연 박막 151 상에 형성된 금속으로 형성된 자성체 금속 박막 152 의 쌓여진 구조를 갖는다. 검출 소자 15는 자성체 금속 박막 152 과 자성체 박막 11 사이의 비자성 절연 박막 151의 저항 값을 측정한다. 만일 스커미온 40이 자성체 박막 11 내에 존재하는 경우, 비자성 절연 박막 151의 저항은 가장 높은 갚을 갖고, 만이 스커미온 40이 존재하지 않는 경우, 비자성 절연 박막 151의 저항은 가장 낮은 값을 갖는다. 검출 소자 15의 높은 저항(H) 상태와 낮은 저항(L) 상태는 스커미온 4의 존재와 부재에 대응하고, 메모리 셀 내에 저장된 정보 “1”과 “0” 에 대응한다.
검출 소자 15는 터널 마그네토 저항 소자(TMR) 소자이다. 검출 소자 15는 자성체 금속 박막에 의해 끼워진 절연 박막이 자성체 박막들의 자기 모멘트의 상태에 의존하는 저항의 특성을 이용한다. 검출 소자15를 구성하는 자성체 금속 박막 152은 자기장 발생부에서의 자기장에 의해 z 방향에서 자기 모멘트를 갖는다. 여기서, 만일 스커미온 40이 존재한다면, 자성체 박막 11 의 자기 모멘트는 나선형을 형성한다. 비자성 절연 박막 151을 통해 흐르는 터널링 전자 흐름에의 양자 효과는 감소된다. 그 결과로, 비자성 절연 박막 151을 통해 흐르는 터널링 전류는 감소한다. 즉, 비자성 절연 박막 151의 저항은 가장 높은 값을 갖는다. 만일 스커미온 40이 부재한다면, 자기장 발생부 20의 자기장 H와 같은 방향인 z 방향에서 자기 모멘트 M은 자성체 박막 11 내에서 생성된다. 또한, 자기장 발생부 20의 자기장 H와 같은 방향인 z 방향에서 자기 모멘트 M은 자성체 금속 박막 152 에서도 생성된다. 이 경우에 더 많은 양의 터널링 전류가 양자 효과에 의해 자성체 금속 박막 152과 자성체 박막 11 사이의 비자성 절연 박막 151을 통해 흐른다. 즉, 비자성 절연 박막 151의 저항은 가장 낮은 값을 갖는다. 그 결과로, 비자성 절연 박막 151의 저항은 스커미온 40이 부재하는 경우보다 스커미온 40이 존재하는 경우가 더 높아진다. 저항을 검출함으로써 스커미온 40의 존재 또는 부재를 검출하고, 가지 소자 10에 저장된 정보를 읽는 것이 가능하다. 사용된 자성 금속 박막은 Co, Ni, 또는 Fe으로 구성된 자성체 금속 박막이거나, 자성체 금속 박막들에 형성된 쌓여진 자성체 금속 박막이다.
비트 선 94는 자기 소자 10에 연결되어 있고, 일정한 전류를 인가하여 대응하는 자기 소자 10에서 스커미온 40의 존재 또는 부재에 대응하는 전압을 생성한다. 즉, 비트 선 94는 스커미온 검출 선으로 기능한다. 비트 선 94는 제2 선택 선의 일례이다.
본 예의 검출 소자 15는 자성체 박막 11의 상부 면에 접촉한다. 그러나, 검출 소자 15는 비자성 절연 박막 151을 자성체 박막과 연 자성체 박막 사이에 끼워져 형성된 검출 소자일 수 있다. 연 자성체 박막의 자기 모멘트의 방향은 자성체 박막 11의 자기 구조에 대응하는 자기 모멘트의 방향과 같아진다. 만일 이러한 구조를 가진 검출 소자가 자성체 박막 11 상에 직접적으로 형성되면, 스커미온 40은 고감도로 검출될 수 있다. 이러한 경우, 검출 소자 15를 선택하기 위한 트랜지스터 Tr2는 필수적으로 요구된다. 트랜지스터 Tr1은 검출 소자 15를 선택하기 위한 트랜지스터를 겸할 수 없다.
도4는 제1 실시예에 따른 스커미온 메모리 100의 구성 성분인 자기장 발생부 20을 도시한다. (x, y, z)좌표계는 도4에 도시되어 있다. 자기장 발생부 20은 자성체 박막 11에 자기장 H를 인가한다. 본 예에서의 자기장 발생부 20는 자성체 박막 11이 강자성 위상으로 들어갈 수 있도록 자기장 H를 인가한다. 자기장 발생부 20는 자성체 박막 11을 향해 박막 형상의 자성체 박막 11의 전면과 거의 수직인 자기장 H를 인가한다. 본 예에서, 자성체 박막 11은 x-y 평면에 평행한 전면(일 측면)을 가지고, 자기장 발생부 20는 자기장 발생부 20에서 화살표로 지시되어 있는 것과 같은 +z방향에서 자기장 H를 발생한다. 자기장 발생부 20는 자성체 박막 11의 후면을 마주할 수 있다. 자기장 발생부 20는 자성체 박막 11으로부터 이격되어 위치할 수 있거나 접촉될 수 있다. 만일 자기장 발생부 20가 금속으로 만들어 졌으면, 자기장 발생부 20는 자성체 박막 11으로부터 이격되어 위치하는 것이 바람직하다. 자기장 발생부 20이 자성체 박막 11을 마주하는 영역의 크기는 자성체 박막 11의 영역과 동일하지 않을 수 있다. 자기장 발생부 20은 다른 자성체 박막 11을 위한 자기장 발생부 20를 겸할 수 있다.
도 5a는 제1 실시예에 따른 스커미온 메모리 100의 구성의 일례를 도시한다. 본 예의 스커미온 메모리 100는 도4에 도시된 자기소자 10를 포함한다. 자기 소자 10은 L 형상의 자성체 박막 11을 포함한다. 자기 소자 10은 상류측 전극 12와 하류측 전극 14를 포함한다. 자기 소자 10은 검출 소자 15를 포함한다. 자기 소자 10는 하류측 전극 14와 삭제 선 95 사이에 제공되는 트랜지스터 Tr1을 포함한다. 자기 소자 10의 주요 특징은 각각 단 하나의 트랜지스터를 갖는 것이다. 본 예에서 스커미온 메모리 100은 각각 도4에서 도시된 자기소자 10이고, 다수의 자기 소자 10는 매트릭스 형태로 배열되어 있는 다수의 자기 소자 10을 포함한다. 도 5a는 매트릭스의 다수의 열과 행 중에서 일부의 열과 행만을 도시한다.
스커미온 메모리 100은 다수의 자기 소자 10, 다수의 비트 선 94, 다수의 삭제 선 95, 다수의 기록 선 96, 다수의 워드 선 97, 다수의 스위치 181, 다수의 스위치 182, 다수의 스위치 183, 다수의 스위치 184, 및 다수의 검출 회로 98을 포함한다.
기록선 96은 자기 소자 10에 연결되어 있고, 대응하는 자기 소자 10의 스커미온 40을 생성하는 생성 전류를 공급한다. 즉, 기록 선 96은 스커미온 생성 선으로 기능한다.
삭제 선 95는 자기 소자 10에 연결되어 있고, 대응하는 자기 소자 10의 스커미온 40을 삭제하는 삭제 전류를 공급한다. 즉, 삭제 선 95는 스커미온 삭제 선으로 기능한다.
비트 선 94은 자기 소자 10에 연결되어 있고, 대응하는 자기 소자 10에서의 스커미온 40의 존재 또는 부재에 상응하는 전압을 생성하기 위한 일정한 전류를 인가한다. 즉, 비트 선 94은 스커미온 검출 선으로 기능한다.
워드 선 97은 자기 소자 10에 연결되어 있고, 스커미온 40이 생성, 삭제, 및 검출되는 자기 소자 10을 선택한다. 본 예의 워드 선 97은 트랜지스터 Tr1의 게이트 단자에 연결되어 있다.
스위치 181는 비트 선 94에 각각 제공된다. 스위치 182는 삭제 선 95에 각각 제공된다. 스위치 183는 기록 선 96에 각각 제공된다. 스위치 184는 워드 선 97에 각각 제공된다. 예를 들어, 스위치 181, 182, 183, 184는 FET이다.
삭제 선95, 및 기록 선 96은 개별적인 스위치들을 통해 외부 펄스 전류원에 연결된다. 외부 펄스 전류원은 하나의 공통 펄스 전류원일 수 있다. 또한, 외부 펄스 전류원은 각각 하나의 삭제 선 95에 제공되거나, 다수의 삭제 선 95를 위한 하나의 공통 펄스 전류원으로 제공될 수 있다.
검출 회로 98은 비트 선 94에 연결되고, 비트 선 94의 전압을 검출한다. 검출 회로 98은 하나의 비트 선 94에 제공되거나, 다수의 비트 선 94를 위한 하나의 공통 검출 회로로 제공될 수 있다.
본 예의 검출 회로 98는 비트 선 94의 전압을 증폭시키고, 스커미온 40의 존재 또는 부재를 검출한다. 검출 회로 98은 입력 저항 Rin, 피드백 저항 Rf, 증폭 회로 C1, 및 전압 비교 회로 C2를 포함한다. 비트 선 94의 전압은 입력 저항 Rin과 피드백 저항 Rf 사이의 비율로 증폭된다. 전압 비교 회로 C2는 증폭 회로 C1의 출력 전압과 기준 전압 Vref를 입력하여 차동 전압을 증폭한다. 만일 증폭 회로 C1의 출력 전압이 기준 전압 Vref보다 높으면, 전압 비교 회로 C2는 “1”을 출력한다. 반면에, 만일 증폭 회로 C1의 출력 전압이 기준 전압 Vref보다 낮으면, 전압 비교 회로 C2는 “0”을 출력한다.
자기 소자 10의 상류측 전극 12은 대응하는 기록 선 96에 연결된다. 하류측 전극 14는 대응하는 삭제 선 95에 연결된다. 검출 소자 15는 대응하는 비트 선 94에 연결된다. 만일 데이터가 자기 소자 10중 어느 하나에 기록되면(즉, 스커미온 40이 생성되는 경우), 상응하는 스위치 182와 스위치 183은 켜지고, 대응하는 기록 선 96과 삭제 선 95는 선택된다.
트랜지스터 Tr1은 자성체 박막 11은 선택하기 위해 제공된다. 본 예의트랜지스터 Tr1은 상류측 전극 12와 기록 선 96 사이에 제공된다. 트랜지스터 Tr1의 게이트 단자는 워드 선 97에 연결된다. 트랜지스터 Tr1은 만일 자기 소자 10이 선택되지 않은 경우 대응하는 자기 소자 10을 통해 누설 전류의 흐름을 방지한다. 누설 전류는 선택되지 않은 자기 소자 10에서 스커미온 40을 생성하고, 부정확한 기록의 원인이 된다. 또한, 누설 전류는 선택되지 않은 자기 소자 10의 스커미온 40을 삭제하고, 부정확한 삭제의 원인이 된다. 본 예에서 스커미온 메모리 100은 자기 소자 10을 통한 누설 전류를 막을 수 있고, 부정확한 기록과 부정확한 삭제를 방지한다. 트랜지스터 Tr1은 상류측 전극 12와 기록 선 96사이 및/또는 하류측 전극 14과 삭제 선 95 사이에 제공된다. 도 5a는 하류측 전극 14와 삭제 선 95 사이에 제공된 각각의 트랜지스터 Tr1의 일례를 도시한다.
또한, 하류측 전극 14와 삭제 선 95 사이에 제공함으로써, 트랜지스터 Tr1 은 데이터를 읽고자 하는 자기 소자 10의 검출 소자 15를 선택할 수 있다. 트랜지스터 Tr1은 선택되지 않은 자기 소자 10의 검출 소자 15와 삭제 선 95 사이의 저항을 무한대가 되게 할 수 있다. 그렇게 하여, 선택된 자기 소자 10의 검출 소자 15의 저항만이 읽어질 수 있다. 데이터를 읽고자 하는 자기 소자 10에 대응하는 비트 선 94이 선택되고, 일정한 전류가 비트 선 94를 통해 흐르게 한다. 선택된 비트 선 94의 전압은 트랜지스터 Tr1이 켜진 자기 소자의 검출 소자 15가 지시한 저항으로 결정된다. 선택된 비트 선 94에 연결된 모든 다른 자기 소자 10은 트랜지스터 Tr1이 꺼져있으므로 무한대의 저항을 갖는다. 그 결과로, 선택된 비트 선 94의 전압이 선택된 자기 소자 10의 TMR 소자만의 저항에 의해 결정된 전압과 동일해진다.
도 5b는 제1 실시예에 따른 스커미온 메모리 100의 예시적인 구성을 도시한다. 본 예의 스커미온 메모리 100은 비트 선 94와 검출 소자 15 사이에 제공된 트랜지스터 Tr2를 갖는다. 이러한 경우에, 트랜지스터 Tr1은 자기 소자 10을 선택하기 위해 필요하다. 트랜지스터 Tr1과 트랜지스터 Tr2는 예시적 트랜지스터부이다.
트랜지스터 Tr1은 자성체 박막 11을 선택하기 위해 제공된다. 본 예에서 트랜지스터 Tr1은 하류측 전극 14와 삭제 선 95 사이에 제공된다. 트랜지스터 Tr1의 게이트 단자는 워드 선 97에 연결된다. 트랜지스터 Tr1은 자기 소자 10이 선택되지 않은 경우 상응하는 자기 소자 10을 통한 누설 전류의 흐름을 방지한다. 그렇게 하여, 본 예에서 스커미온 메모리 100은 자기 소자 10을 통한 누설 전류를 막을 수 있다. 본 예에서 스커미온 메모리 100은 스커미온 40의 부정확한 기록 및 부정확한 삭제를 방지하는 동시에 전력 소모의 증가를 억제할 수 있다.
트랜지스터 Tr2는 검출 소자 15를 직접적으로 선택하도록 제공된다. 본 회로에서 트랜지스터 Tr1은 검출 소자 15를 선택할 수 없다. 트랜지스터 Tr2는 검출 소자 15와 비트 선 94 사이에 제공된다. 트랜지스터 Tr2의 게이트 단자는 워드 선 97에 연결된다. 트랜지스터 Tr2를 제공하는 것은 자성체 박막 11의 저항 상의 검출 소자 15의 감도의 의존도를 감소시킨다.
언급된 것과 같이, 트랜지스터부인 자성체 박막 11을 선택하기 위한 트랜지스터 Tr1은 상류측 전극 12와 기록선 96 사이 및/또는 하류측 전극 14과 삭제 선 95 사이에 제공된다. 그렇게 하여, 스커미온 메모리 100에서의 누설 전류는 막힐 수 있고, 부정확한 기록 및 부정확한 삭제가 방지될 수 있다. 만일 트랜지스터 Tr1이 상류측 전극 12와 기록 선 96 사이에 제공되면, 검출 소자 15는 추가적으로 선택될 수 있다. 하나의 트랜지스터 Tr1과 같이, 자기 소자 10은 누설 전류를 막고, 부정확한 기록을 방지하는 동시에, 스커미온 40을 생성, 삭제 및 검출할 수 있다.
만일 스커미온 40이 도 5a에서 도시된 스커미온 메모리 100의 상부 좌측의 자기 소자 10에서 생성되거나 삭제되는 경우, 상부 기록 선 96의 스위치 183이 켜진다. 좌측 삭제 선 95의 스위치 182가 켜진다. 동시에, 상부 워드 선 97의 스위치 184가 켜진다. 그렇게 함으로, 만일 전압이 상부 워드 선 97에 공급되는 경우, 트랜지스터 Tr1의 게이트가 켜진다. 그 이후, 스커미온 생성을 위한 펄스 전류는 상부 기록 선 96에 인가된다. 펄스 전류는 상부 좌측 자기 소자 10에만 인가된다. 상부 우측 자기 소자 10의 트랜지스터 Tr1의 게이트가 켜져 있고, 우측 삭제 선 95와 비트 선 94의 스위치 182와 스위치 181가 꺼져 있음에도, 스커미온 40의 생성을 위한 전류는 상부 우측 자기 소자 10을 통해 흐르지 않는다. 그렇게 함으로, 생성을 위한 펄스 전류는 상부 좌측 자기 소자 10을 통해서만 흐르고, 누설 전류 IL은 선택되지 않은 자기 소자 10으로 흐르지 않게 된다. 스커미온 40이 삭제되는 경우에도 동일하게 적용된다.
[제1 비교 예]
도6은 비교 예 1에 따른 스커미온 메모리 600의 구성을 도시한다. 본 예에서 스커미온 메모리 600은 트랜지스터 Tr1을 갖지 않는다. 예를 들어, 본 예의 스커미온 메모리 600은 상부 좌측 자기 소자 10을 통해 생성 전류 Ig를 흐르게 하기 위해 스위치 182와 스위치 184를 켠다. 생성 전류 Ig는 검게 칠해진 두꺼운 화살표로 지시된다.
여기서, 본 예의 스커미온 메모리 600에서, 생성 전류 Ig의 일부가 누설된다. 누설 전류 IL은 칠해지지 않은 두꺼운 화살표로 지시된다. 자성체 박막 11이 금속 물질로 만들어졌기 때문에, 누설 전류 IL의 값은 크다. 누설 전류 IL은 스커미온 40의 부정확한 기록 및 부정확한 삭제를 일으킬 수 있고, 전력 소모를 증가시킬 수 있다. 본 예의 스커미온 메모리 600에서, 자기 소자 10의 상부 좌측과 하부 좌측에서의 누설 전류 IL의 방향은 스커미온 40의 생성을 위한 전류의 방향과 같고, 이는 스커미온 40이 자기 소자 10의 상부 우측과 하부 좌측에서 생성되게 한다. 즉, 부정확한 기록이 발생한다. 또한, 자기 소자 10의 하부 우측을 통해 흐르는 누설 전류 IL의 방향이 스커미온 40을 삭제하기 위한 전류의 방향과 동일하기 때문에, 자기 소자 10의 하부 우측에서 스커미온 40이 그 곳에 존재한다면, 스커미온 40은 의도하지 않게 삭제될 수 있다. 즉, 부정확한 삭제가 발생한다. 또한, 스커미온 메모리 600는 다수의 자기소자 10가 매트릭스 형태로 배열되어 있다. 누설 전류 IL은 각각의 자기 소자 10을 통해 생성되므로, 스커미온 메모리 600의 전체는 많은 양의 전력을 소모한다.
한편, 제1 실시예에 따른 트랜지스터 Tr1은 상류측 전극 12와 기록 선 96 사이, 및/또는 하류측 전극 14와 삭제 선 95 사이에 제공된다. 즉, 본 예의 트랜지스터 Tr1이 하나의 스커미온 40을 생성하는 자성체 박막 11에 제공되는 반면, 스위치 182, 184는 각각 두 개 이상의 자성체 박막 11에 제공된다는 것에 큰 차이가 있다. 그렇게 함으로, 제1 실시예에 따른 스커미온 메모리 100은 자기 소자 10을 통한 누설 전류를 막을 수 있다. 이러한 방식으로, 본 명세서에 따른 스커미온 메모리 100은 자기 소자 10을 통한 누설 전류를 방지함으로써 부정확한 기록 및 부정확한 삭제를 방지할 수 있고, 추가적으로 낮은 전력 소모와 같은 뛰어난 성능을 나타낸다. 또한, 트랜지스터 Tr1은 검출 소자 15를 선택하기 위한 트랜지스터로 기능한다. 그 결과로 메모리 셀은 더 작고, 집적적으로 만들어질 수 있다.
[제2 실시예]
도7은 제2 실시예에 따른 자기 소자 10을 도시하는 개략도이다. 본 예에서 자기 소자 10은 스커미온 40의 생성을 가능하게 한다. 자기 소자 10은 스커미온 40을 사용한 비트 정보를 저장한다. 예를 들어, 자성체 박막 11에서 스커미온 40의 존재 또는 부재는 하나의 비트 정보에 대응한다. 본 예에서 자기 소자 10은 자성체 박막 11, 전류 경로 13, 검출 소자 15, 비자성 절연 박막 17, 전극 1000, 전극 1100, 컨택홀 1200, 기록 선 96, 삭제 선 95, 워드 선 97, 및 트랜지스터 Tr1을 포함한다. 점선으로 지시된 자기장 발생부 20는 자기 소자 10을 구성하지 않는다.
자성체 박막 11은 절연 실리콘 산화물 또는 반도체 공정에서 전형적으로 사용되는 것과 같은 것에 의해 둘러 쌓일 수 있다. 또한, 자성체 박막 11은 모든 수평 방향에서 비자성체로 둘러 쌓인다.
전류 경로 13은 자성체 박막 11의 표면 상의 자성체 박막 11의 단부를 포함한 영역을 둘러 싼다. 전류 경로 13은 비자성체 또는 그와 같은 것으로 만들어진 비자성 절연 박막 17을 사용한 자성체 박막 11로부터 전기적으로 분리될 수 있다. 본 예의 전류 경로 13는 U 형상의 전류 회로이다. U 형상은 원형 모서리 형상에 한정되지 않고, 본 예에서와 같이 직각 모서리를 포함한 형태일 수 있다. 전류 경로 13는 x-y 평면 상의 폐 영역을 형성하지 않아도 된다. 요구되는 것은 전류 경로 13와 단부 18의 조합이 자성체 박막 11의 표면 상에 폐 영역을 형성하면 된다. 화살표 C로 지시된 방향에서 전류 경로 13을 통해 전류가 흐른다. U 형상 전류 경로 13을 통해 전류가 흐르기 때문에, 국부 자기장이 자성체 박막 11에서 생성된다. 전류 경로 13은 Cu, W, Ti, Al, Pt, Au, TiN, 또는 AlSi와 같은 비자성 금속 물질로 구성된다. 본 명세서에서, 만일 전류 경로 13에 의해 둘러 쌓여지는 영역이 자성체 박막 11의 단부를 포함하면 형성되는 U 형상 영역은 특별히 단부 영역 A라고 부른다. 본 예에서 전류 경로 13는 x-y 평면 상에서, 적어도 한 번 비자성체 박막의 측면에서 자성체 박막 11의 측면으로 자성체 박막 11의 단부를 지나고, 적어도 한 번 자성체 박막 11로부터 비자성체 박막으로 단부를 지나는 연속적인 전도 경로를 갖는다. 그렇게 함으로, 전류 경로 13은 자성체 박막 11의 단부를 포함하는 영역을 둘러 싼다. 여기서 Ha는 단부 영역 A의 자기장 강도로 정의된다.
전류 경로 13을 통해 흐르는 전류 C는 자성체 박막 11의 전면으로부터 전류 경로 13에 의해 둘러 쌓인 U 형상의 영역에서의 후면을 향한 자기장(-Hc)를 발생시킨다. 이러한 자기장의 방향은 -z 방향을 가리킨다. 전류 경로 13을 통해 흐르는 전류 흐름에 의해 유도된 자기장의 방향이 자기장 발생부 20으로부터의 균일한 자기장 H의 방향(+z 축 방향)과 반대 방향이므로, 자성체 박막 11의 후면으로부터 그것의 전면을 향하는 방향으로 약해진 자기장 Ha가 단부 영역 A에서 발생된다.
그 결과로, 스커미온 40이 단부 영역 A에서 생성될 수 있다.
스커미온 40이 지워지는 경우, 전류가 삭제 선 95로부터 흐르게 될 수 있다. 만일 삭제 선 95로부터 저류가 흐르게 되는 경우, 단부 영역 A의 자기장은 후면에서 전면을 향하는 방향(+z축 방향)에서 강도 Hc를 갖는다. 이는 자기장 발생부 20으로부터의 균일한 자기장 H의 방향과 동일하므로, 자성체 박막 11의 후면으로부터 이의 전면으로 향하는 방향으로 강해진 자기장 Ha는 단부 영역 A에서 발생된다.
그 결과로, 스커미온 40은 단부 영역 A에서 삭제될 수 있다.
전류 경로 13은 자성체 박막 11 상에 형성된 비자성 절연 박막과비자성 절연 박막 상에 형성된 비자성체 금속 박막의 쌓여진 구조를 가질 수 있다. 이 경우에, 전류 경로 13을 구성하는 비자성 절연 박막은 검출 소자 15를 구성하는 비자성 절연 박막 151과 동일한 비자성 절연 박막으로 구성될 수 있다. 예를 들어, 전류 경로 13을 구성하는 비자성 절연 박막과 비자성 절연 박막 11은 적어도 하나의 프로세스, 물질, 및 막의 두께를 공유한다. 전류 경로 13의 일 단은 기록 선 96에 연결된 전류 경로 상류측 단부 131이다. 타 단은 삭제 선 95에 연결된 전류 경로 하류측 단부 132이다. 삭제선 95는 제1 선택선 1-B2의 일례이다.
전류 경로 상류측 단부 131은 자성체 박막 11에 전기적으로 연결될 수 있다. 전류 경로 상류측 단부 131은 전극 1100과 전기적으로 연결되고, 컨택홀 1200을 통해 전극 1000과 전기적으로 연결된다. 일 실시예에서, 전극 1000, 1100은 Cu, W, Ti, TiN, Al, Pt 또는 Au 막과 같은 전도성 비자성체 금속 박막으로 만들어진다.
트랜지스터 Tr1은 전류 경로 상류측 단부 131와 기록 선 96 사이 또는 전류 경로 하류측 단부 132와 삭제 선 95 사이에 제공된다. 트랜지스터 Tr1의 게이트 단자는 워드 선 97에 연결된다. 트랜지스터 T41은 자기 소자 10이 선택되지 않은 경우 대응하는 자기 소자 10을 통한 누설 전류의 흐름을 방지한다. 그렇게 함으로, 본 예에서 스커미온 메모리 100은 자기 소자 10을 통한 누설 전류를 막을 수 있다. 즉, 트랜지스터 Tr1은 전류 경로 상류측 단부 131와 기록 선 96 사이, 및/또는 전류 경로 하류측 단부 132와 삭제 선 95의 사이에 제공된다.
검출 소자 15는 터널 마그네토 저항 소자(TMR 소자)이다. 검출 소자 15는 제1 실시예와 같은 동일한 쌓여진 구조를 갖는 검출하는 소자이다. 본 예의 검출 소자 15는 U 형상 전류 경로 13와 자성체 박막 11의 단부 18 사이에 제공된다. 스커미온 40 검출 기능은 제1 실시예에 따른 검출 기능과 동일하다. 검출 소자 15를 작동시키기 위해, 자성체 박막 11은 다른 전극으로 사용된다. 그러한 목적으로, 비자성 금속 전극 100은 자성체 박막 11의 단부에 제공된다. 전극 1000은 자성체 박막의 연장부에 제공될 수 있다. 이는 자성체 박막 11의 단부에 쌓일 수 있다. 컨택홀 1200은 전극 1000으로 전기적 연결을 위해 제공될 수 있고, 전극 1100은 상부 층에 제공될 수 있다.
비트 선 94는 자기 소자 10에 연결되고, 자기 소자 10에서 스커미온 40의 존재 또는 부재에 대응하는 전압을 생성하기 위한 일정한 전류를 인가한다. 즉, 비트 선 94는 스커미온 검출 선으로 기능한다. 비트 선 94는 제2 선택선의 일례이다.
전류 경로 상류측 단부 131와 기록 선 96에 제공함으로써, 트랜지스터 Tr1은 데이터를 읽고자 하는 자기 소자 10의 검출 소자 15를 선택할 수 있다. 트랜지스터 Tr1은 선택되지 않은 자기 소자 10의 검출 소자 15와 기록 선 96 사이의 저항이 무한대가 되게 한다. 그렇게 함으로, 선택된 자기 소자 10의 검출 소자 15의 저항만이 읽어질 수 있다.
도8은 제2 실시예에 따른 스커미온 메모리 100의 구성의 일례를 도시한다. 본 예의 스커미온 메모리 100은 U 형상의 전류 경로 13을 사용하여 스커미온 40을 생성하고 삭제하는 자기 소자 10이 사용된 제1 실시예에 따른 스커미온 메모리 100과 다르다. 즉, 본 예에서의 자기 소자 10은 전류로 유도된 국부 자기장을 사용하여 스커미온 40을 생성하고 삭제한다. 본 예에서의 스커미온 메모리 100은 자성체 박막들의 단부를 포함하는 U 형상의 전류 경로 13를 포함한다. 만일 전류 경로가 자성체 박막의 단부를 포함하지 않는 형산인 경우, 스커미온 40은 생성되지 못한다. 본 예에서의 스커미온 메모리 100은 각각 도7에 도시된 자기 소자 10이고, 다수의 자기 소자 10는 매트릭스에 배열된 다수의 자기 소자 10을 포함한다. 도8은 매트릭스의 다수의 열과 행 중에서 오직 일부의 열과 행을 도시한다.
스커미온 메모리 100은 다수의 자기 소자 10, 다수의 비트 선 94, 다수의 삭제 선 95, 다수의 기록 선 96, 다수의 워드 선 97, 다수의 스위치 181, 다수의 스위치 182, 다수의 스위치 183, 다수의 스위치 184, 및 다수의 검출 회로 98을 포함한다.
기록 선 96은 자기 소자 10에 연결되고, 대응하는 자기 소자 10의 스커미온 40을 생성하는 생성 전류를 공급한다. 즉, 기록 선 96은 스커미온 생성 선으로 기능한다.
삭제 선 95는 자기 소자 10에 연결되고, 대응하는 자기 소자 10의 스커미온 40을 삭제하는 삭제 전류를 공급한다. 즉, 삭제 선 95는 스커미온 삭제 선으로 기능한다.
워드 선 97은 자기 소자 10에 연결되고, 스커미온 40이 생성, 삭제, 검출되는 자기 소자 10을 선택한다. 본 예의 워드 선 97은 트랜지스터 Tr1의 게이트 단자에 연결된다.
스위치 181는 각각의 비트 선 94에 제공된다. 스위치 182는 각각의 산제 선 95에 제공된다. 스위치 183은 각각의 기록 선 96에 제공된다. 스위치 184는 각각의 워드 선 97에 제공된다. 예를 들어, 스위치 181, 182, 183, 184는 FET이다.
삭제 선95, 및 기록 선 96은 개별적인 스위치들을 통해 외부 펄스 전류원에 연결된다. 외부 펄스 전류원은 하나의 공통 펄스 전류원일 수 있다. 또한, 외부 펄스 전류원은 각각 하나의 삭제 선 95에 제공되거나, 다수의 삭제 선 95를 위한 하나의 공통 펄스 전류원으로 제공될 수 있다.
검출 회로 98은 비트 선 94에 연결되고, 비트 선 94의 전압을 검출한다. 검출 회로 98은 하나의 비트 선 94에 제공되거나, 다수의 비트 선 94를 위한 하나의 공통 검출 회로로 제공될 수 있다.
본 예의 검출 회로 98는 비트 선 94의 전압을 증폭시키고, 스커미온 40의 존재 또는 부재를 검출한다. 검출 회로 98은 입력 저항 Rin, 피드백 저항 Rf, 증폭 회로 C1, 및 전압 비교 회로 C2를 포함한다. 비트 선 94의 전압은 입력 저항 Rin과 피드백 저항 Rf 사이의 비율로 증폭된다. 전압 비교 회로 C2는 증폭 회로 C1의 출력 전압과 기준 전압 Vref를 입력하여 차동 전압을 증폭한다. 만일 증폭 회로 C1의 출력 전압이 기준 전압 Vref보다 높으면, 전압 비교 회로 C2는 “1”을 출력한다. 반면에, 만일 증폭 회로 C1의 출력 전압이 기준 전압 Vref보다 낮으면, 전압 비교 회로 C2는 “0”을 출력한다.
[제2 비교예]
도9는 제2 비교예에 따른 스커미온 메모리 600의 구성의 일례를 도시한다. 본 예에서 스커미온 메모리 600은 트랜지스터 Tr1을 갖지 않는다. 예를 들어, 본 예의 스커미온 메모리 600은 자기 소자 10을 통해 생성 전류 Ig를 흐르게 하기 위해 스위치 182와 스위치 183를 켠다. 생성 전류 Ig는 검게 칠해진 두꺼운 화살표로 지시된다.
여기서, 본 예의 스커미온 메모리 600에서, 일부의 생성 전류 Ig가 누설된다. 누설 전류 IL은 칠해지지 않은 두꺼운 화살표로 지시된다. 자성체 박막 11이 금속 물질로 만들어졌기 때문에, 누설 전류 IL의 값은 크다. 누설 전류 IL은 스커미온 40의 부정확한 기록과 부정확한 삭제의 원인이 될 수 있고, 전력 소모를 증가시킬 수 있으며, 이러한 측면에서 제2 비교예는 제1 비교예와 비슷하다.
반면에, 제2 실시예에 따른 트랜지스터 Tr1은 전류 경로 상류측 단부 131과 기록선 96의 사이 또는 전류 경로 하류측 단부 132와 삭제 선 95 사이에 제공된다. 즉, 본 예의 트랜지스터 Tr1이 각각 하나의 스커미온 40을 생성하는 자성체 박막 11에 제공되는 반면, 스위치 182, 184는 각각 두 개 이상의 자성체 박막 11에 제공된다는 것에 큰 차이가 있다. 그렇게 함으로, 제2 실시예에서의 스커미온 메모리 100은 자기 소자 10을 통한 누설 전류를 막을 수 있다. 이러한 방식으로, 본 명세서에 따른 스커미온 메모리 100은 자기 소자 10을 통한 누설 전류를 방지함으로써 부정확한 기록 및 부정확한 삭제를 방지할 수 있고, 낮은 전력 소모와 같은 뛰어난 성능을 나타낸다. 또한, 트랜지스터 Tr1은 검출 소자 15를 선택하기 위한 트랜지스터로 기능한다. 그 결과로 메모리 셀은 더 작고, 집적적으로 만들어질 수 있다.
[제3 실시예]
도10은 제3 실시예에 따른 자기 소자 10의 일례를 도시한 개략도이다. 본 예의 자기 소자 10은 스커미온 4-의 생성을 가능하게 하기 위해 국부 열을 사용한다. 본 예의 자기 소자 10은 비트 정보를 저장하기 위해 스커미온 40을 이용한다. 예를 들어, 자성체 박막 11에서 스커미온 40의 존재 또는 부재는 하나의 비트 정보에 대응한다. 본 예의 자기 소자 10은 자성체 박막 11, 제2 전극 82, 비자성 절연 박막 17, 전극 1000, 전극 1100, 컨택홀 1200, 기록 선 96, 삭제 선 95, 워드 선 97, 및 트랜지스터 Tr1를 포함한다. 기록 선 96은 제2 선택 선의 일례인 비트 선을 겸한다. 제2 전극 82는 자성체 박막 11의 다른 표면 26의 상부와 접촉되게 제공된 비자성 절연 박막 55을 갖고, 비자성 절연 박막 55의 상부와 접촉되게 제공된 자성 금속 박막 83을 갖는 쌓여진 구조의 박막이다. 제2 전극 82는 검출 소자를 겸한다. 점선으로 지시된 자기장 발생부 20은 자기 소자 10을 구성하지 않는다.
자성 금속 박막 83은 원주의 자성 금속 박막이다. 자성 금속 박막 83의원형의 단면적은 자성체 박막 11의 다른 표면에 접하는 영역과 동일하고, 자성 금속 박막 83의 원형의 단면의 반지름은 국부 열 에너지의 스팟 크기의 반지름에 상응한다. 비자성 절연 박막 55는 자성 금속 박막 83과 자성체 박막 11 사이에 형성된다. 자성체 박막 11은 x-y 평면에 평행하게 놓여있는 평면이다. 사용된 자성 금속 박막 83은 Co, Ni, 또는 Fe로 만들어진 자성체 금속 박막이거나 자성체 금속 박막들로 형성된 쌓여진 자성체 금속 박막이다.
자성체 박막 11은 기준 준위로 설정된 기준 단자에 연결될 수 있다. 전극 1000은 자성체 박막 11의 타단에 연결된다. 전극 1000은 자성체 박막 11의 일단에 이의 연장의 방향에서 연결될 수 있다. 이는 컨택홀 1200을 통해 전극 1100에 연결된다. 전극 1100은 기준 전위에 연결된다. 일 실시예에서, 전극 1000, 1100은 Cu, W, Ti, TiN, Al, Pt, 또는 Au막인 전도성 비자성체 금속 박막으로 만들어진다.
전류는 트랜지스터 Tr1을 통해 펄스와 같은 방식으로 자성 금속 박막 83과 자성체 박막 11 사이를 흐른다. 제2 전극 82에서 펄스 전류가 비자성 절연 박막 55을 통해 흐르는 경우, 줄 열(Joule heat)는 비자성 절연 박막 55에서 생성되고, 자성체 박막 11을 가열한다. 자성 금속 박막 83의 원형의 단면의 크기에 대응하는 국부 열은 비자성 절연 박막 55에서 생성될 수 있다. 펄스와 같은 열은 열 에너지를 제어하는 방식으로 스커미온 40의 생성 및 삭제를 가능하게 한다.
제2 전극 82는 검출 소자를 겸한다. 제2 전극 82는 터널 마그네토 저항 소자(TMR 소자)이다. 검출 소자 15는 제1 실시예에서와 같이 동일한 쌓여진 구조를 갖는 검출 소자이다. 스커미온 40 검출 기능은 제1 실시예에서의 검출 기능과 동일하다. 검출 소자 15가 기능하게 하기 위해, 자성체 박막11은 다른 전극으로 사용된다. 그러한 목적으로, 자성 금속 박막 전극 1000은 자성체 박막 11의 단부에 제공된다. 전극 1000은 자성체 박막 11의 연장부에 제공될 수 있다. 컨택홀 1200은 전극 1000에 전기적 연결을 위해 제공될 수 있고, 전극 1100은 상부 층에 제공될 수 있다. 전극 1000 또는 전극 1100은 삭제 선 95에 연결된다.
트랜지스터 Tr1은 제2 전극 82의 자성 금속 박막 83과 기록 선 96 사이에 제공된다. 기록 선 96이 제2 선택 선의 일례인 비트 선을 겸하는 것은 자기 소자 10의 큰 특징이다. 트랜지스터 Tr1의 게이트 단자는 워드 선 97에 연결된다. 트랜지스터 Tr1은 자기 소자 10이 선택되지 않은 경우 대응하는 자기 소자 10을 통한 누설 전류의 흐름을 방지한다. 그렇게 함으로, 본 예의 스커미온 메모리 100은 자기 소자 10을 통한 누설 전류를 막을 수 있다. 즉, 트랜지스터 Tr1은 제2 전극 82과 기록 선 96사이, 및/또는 자성체 박막 11과 삭제 선 95 사이에 제공된다. 본 예의 기록 선 96은 제1 선택 선 1-C1의 일례이다. 본 예의 삭제 선 95은 제1 선택 선 1-C2의 일례이다.
또한, 제2 전극 82과 기록 선 96 사이에 제공함으로써, 트랜지스터 Tr1은 데이터를 읽고자 하는 자기 소자 10의 검출 소자 15를 선택할 수 있다. 트랜지스터 Tr1은 기록 선 96과 기록 선 96에 연결됐으나 선택되진 않은 자기 소자 10의 삭제 선 95의 저항이 무한대가 되게 한다. 그렇게 함으로, 선택된 자기 소자 10의 검출 소자 15의 저항만이 읽어질 수 있다.
제3 실시예에서, 스커미온 40을 생성하기 위한 생성부인 제2 전극 82는 검출 소자 15를 겸할 수 있다. 그렇게 함으로, 기록 선 96이 비트 선을 겸할 수 있기 때문에, 배선을 위한 공간을 크게 줄일 수 있다. 또란, 자성체 박막 11의 영역은 작게 만들어질 수 있다. 그 결과로, 제3 실시예는 고밀도 메모리 소자를 실현할 수 있다.
도11은 제3 실시예에 따른 스커미온 메모리 100의 예시적인 구성을 도시한다. 본 예의 스커미온 메모리 100은 국부 열을 자성체 박막 11에 인가하여 스커미온 40을 생성하고 삭제하는 자기 소자 10이 사용된 제1 실시예와 제2 실시예에 따른 스커미온 메모리와 다르다. 도10에 도시된 자기 소자 10은 본 예의 자기 소자 10으로 사용될 수 있다. 본 예의 자기 소자 10이 스커미온 40을 생성하고 삭제하는 다른 실시예에서의 원리와 다른 원리를 사용함에도, 누설 전류를 막고, 검출 소자 15를 선택하는 기본 방법은 제1 실시예와 제2 실시예에서의 방법과 유사하다. 자성체 박막 11은 삭제 선 95를 통해 기준 전위 1300에 연결된다.
트랜지스터 Tr1은 자기 소자 10과 기록 선 96 사이에 제공된다. 또한, 트랜지스터 Tr1 또한 자기 소자10과 삭제 선 95 사이에 제공될 수 있다. 이러한 경우에서도, 트랜지스터 Tr1은 자기 소자 10의 누설 전류를 막을 수 있다. 선택된 자기 소자의 스커미온 40 또한 검출될 수 있다. 트랜지스터 Tr1은 제2 전극 82와 기록 선 96 사이, 및/또는 자성체 박막 11과 삭제 선 95 사이에 제공된다.
[제3 비교예] 도12는 제3 비교예에 따른 스커미온 메모리 600의 구성을 도시한다. 본 예의 스커미온 메모리 600은 트랜지스터 Tr1을 갖지 않는다. 예를 들어, 본 예의 스커미온 메모리 600은 자기 소자 10을 통해 생성 전류 Ig가 흐르게 하기 위해 스위치 182와 스위치 184를 켠다. 생성 전류 Ig는 검게 칠해진 두꺼운 화살표로 지시된다.
여기서, 본 예의 스커미온 메모리 600에서, 국부 열이 인가될 때 생성 전류 Ig의 일부가 누설된다. 누설 전류 IL은 칠해지지 않은 두꺼운 화살표로 지시된다. 누설 전류 IL은 스커미온 40의 부정확한 기록 및 부정확한 삭제의 원인이 될 수 있고, 전력 소모를 증가시킬 수 있고, 이러한 측면에서 제3 비교예는 제1 비교예와 유사하다. 만일 국부 열이 인가된 경우, 스커미온 40의 부정확한 기록과 부정확한 삭제가 누설 전류 IL의 진폭에 의존하여 발생한다.
반면에, 제3 실시예에 따른 트랜지스터 Tr1는 제2 전극 82와 기록 선 96 사이에 제공된다. 그렇게 함으로, 제3 실시예에서의 스커미온 메모리 100은 자기 소자 10를 통한 누설 전류를 막을 수 있다. 이러한 방식으로, 본 명세서에 따른 스커미온 메모리 100은 자기 소자 10을 통한 누설 전류를 막음으로써 부정확한 기록과 부정확한 삭제를 방지하고, 낮은 전력 소모의 뛰어난 성능을 갖는다.
[제4 실시예]
도13은 제4 실시예에 따른 자기 소자 10의 일례를 도시한 개략도이다. 본 예의 자기 소자 10은 스커미온 40의 전송을 가능하게 한다. 자기 소자 10의 예시적 구성이 도시된 것에서, 전류가 상류측 전극 12와 하류측 전극 14 사이에서 흐르게 하는 방향은 스커미온 40의 전송의 방향과 거의 수직이고, 그 배열은 횡 전류 배열이라고 한다. 본 예의 자기 소자 10은 자성체 박막 11, 상류측 전극 12, 하류측 전극 14, 검출 소자 15, 안정부 19-1, 안정부 19-2, 컨택홀 1200, 기록 선 96, 삭제 선 95, 비트 선 94, 워드 선 97, 및 트랜지스터 Tr1을 포함한다. 자기 소자 10의 자성체 박막 11을 통해 전송을 위한 전류가 흐르게 하여, 자성체 박막 11에서와, 자성체 박막 11의 안정부 19-1(제1 안정부) 또는 안정부 19-2(제2 안정부)에서 스커미온 40을 전송하고 배치하는 것이 가능하다. 전류가 상류측 전극 12과 하류측 전극 14 사이에서 흐르게 하는 방향은 스커미온 40의 전송의 방향과 거의 수직이고, 그 배열은 횡 전류 배열이라고 하는 것이 큰 특징이다. 본 예의 검출 소자 15는 다수의 안정부 19 중 하나에 대응하게 제공된다. 검출 소자 15가 있는 자성체 박막 11의 안정부 19-2에서의 스커미온 40의 존재 또는 부재가 하나의 비트 정보에 대응한다. 점선으로 지시된 자기장 발생부 20은 자기 소자 10을 구성하지 않는다.
자성체 박막 11은 두 개의 안정부 19를 갖는다. 두 개의 안정부 19는 자성체 박막 11 상에 있는 영역과 상류측 전극 12과 하류측 전극 14 사이에 끼인 영역에 제공된다. 본 예의 자성체 박막 11은 안정부 19-1과 안정부 19-2를 갖는다. 안정부 19는 스커미온 40이 자성체 박막 11에서의 다른 영역들보다 안정적으로 있을 수 있는 영역이다. 예를 들어, 안정부 19는 전류나 그와 같은 것에 의해 스커미온 40에 외부 힘이 인가될 때까지 길게 있을 수 있는 영역일 수 있다. 이러한 영역의 형성은 자기장 발생부에서 발생한 자기장의 자기장 강도를 안정부 19 주위에서 발생한 자기장의 자기장 강도보다 하기에서 설명하는 방식으로 낮춤으로써 실현될 수 있다. 또한, 안정부 19는 스커미온 40이 영역을 이동하는 경우 어떠한 장벽에 의해 고립되는 영역일 수 있다. 이 장벽은 상류측 전극 12와 하류측 전극 14에 자성체 박막 11 내로 돌출을 제공함으로써 실현될 수 있다. 각 안정부 19는 x-y평면과 평행한 자성체 박막의 표면 상의 미리 정해진 범위를 차지한다. 자기 소자 10은 전류를 전송에 사용하는 다수의 안정부 19 사이에서 스커미온 40의 전송을 할 수 있게 한다.
자성체 박막 11의 안정부 19-1와 안정부 19-2로 인가된 자기장은 자성체 박막 11의 다른 영역들에 인가된 자기장 세기 H보다 낮은 세기를 갖는 자기장 Ha이다. 예를 들어, 사용된 자기장 발생부 20은 안정부 19를 바라보는 영역의 자기 모멘트의 크기를 다른 영역보다 작게 만드는 자기장을 생성한다.
상류측 전극 12는 자성체 박막 11에 연결된 비자성 금속으로 형성된다. 상류측 전극 12는 자성체 박막 11의 연장 방향에서 자성체 박막 11의 일단에 연결된다. 본 예에서, 자성체 박막 11의 연장 방향은 x-y 평면에 평행한 방향을 의미한다. 상류측 전극 12는 박막 형상을 가질 수 있다. 또한, 상류측 전극 12는 자성체 박막 11과 동일한 두께를 가질 수 있다.
하류측 전극 14는 상류측 전극과 이격된 비자성 금속으로 만들어지고, 자성체 박막 11에 연결된다. 하류측 전극 14는 자성체 박막 11의 연장 방향에서 자성체 박막 11의 일단에 연결된다. 상류측 전극 12와 하류측 전극 14는 전압이 인가된 경우, x-y평면에 거의 평행한 방향에서 자성체 박막 11을 통해 전송을 위한 전류가 흐르도록 배치된다.
상류측 전극 12와 하류측 전극 14는 자성체 박막 11에서 스커미온 40을 전송하기 위해 사용된다. 본 예에서 상류측 전극 12와 하류측 전극 14중 적어도 하나는 스커미온 40의 위치를 검출하는 검출 소자 15를 통한 전류의 흐름을 발생시키는 전극으로도 기능한다.
본 예의 검출 소자 15는 터널 마그네토 저항 소자(TMR 소자)이다. 검출 소자 15는 적어도 하나의 안정부에 위치한다. 본 예의 검출 소자 15는 안정부 19-2의 위치에서 자성체 박막 11의 전면에 접하는 비자성 절연 박막 151과 자성체 금속 박막 152의 쌓여진 구조를 갖는다. 본 예에서, 검출 소자 15는 두 개의 안정부 19 중 안정부 19-2에만 제공된다.
트랜지스터 Tr1은 상류측 전극 12와 기록 선 96 사이 또는 하류측 전극 14와 삭제 선 95 사이에 제공된다. 트랜지스터 Tr1의 게이트 단자는 워드 선 97에 연결된다. 트랜지스터 Tr1은 자기 소자 10이 선택되지 않은 경우 대응하는 자기 소자 10을 통한 누설 전류의 흐름을 방지한다. 기록 선 96은 제1 선택 선 1-D1의 일례이다. 삭제 선 95은 제1 선택 선 1-D2의 일례이다.
또한, 상류측 전극 12와 기록 선 96 사이 또는 하류측 전극 14와 삭제 선 95 사이에 제공함으로써, 트랜지스터 Tr1은 데이터를 읽고자 하는 자기 소자 10의 검출 소자 15를 선택할 수 있다. 트랜지스터 Tr1은 기록 선 96과 비트 선 94에 연결된 자기 소자 10의 검출 소자 15 사이의 저항이 되게 하나, 무한대가 되게 선택되지 않는다. 그렇게 함으로, 선택된 자기 소자 10의 검출 소자 15의 저항만이 읽어질 수 있다.
기록 선 96은 상류측 전극 12에 연결된다. 또한, 기록 선 96은 트랜지스터 Tr1을 통해 상류측 전극 12에 연결될 수 있다. 기록 선 96은 스커미온 40이 움직이게 하기 위해 횡 전류를 흐르게 한다. 기록 선 96의 전류는 스커미온 40을 안정부 19-1에서 안정부 19-2로 움직이게 한다. 안정부 19-2에 있는 검출 소자 15는 스커미온 40이 있는지 결정한다. 즉, 저장된 데이터는 “1”이다.
삭제 선 95는 하류측 전극 14에 연결된다. 또한, 삭제 선 95는 트랜지스터 Tr1을 통해 하류측 전극 14에 연결될 수 있다. 삭제 선 95는 스커미온 40이 움직이게 하기 위해 횡 전류를 흐르게 한다. 삭제 선 95의 전류는 스커미온 40을 안정부 19-2에서 안정부 19-1로 움직이게 한다. 안정부 19-2에 위치한 검출 소자 15는 스커미온 40이 없는지 결정한다. 즉, 저장된 데이터는 0이다.
비트 선 94는 검출 소자 15에 연결될 수 있고, 스커미온 40을 생성한다. 본 예의 비트 선 94는 자성체 박막 11의 안정부 19-2에 열을 인가함으로써 스커미온 40을 생성한다. 또한, 비트 선 94는 검출 소자 15에 대응하여 안정부 19-2의 스커미온 40의 유무를 검출하는 비트 선 94로 기능한다. 비트 선 94는 제2 선택 선의 일례이다.
도14는 제4 실시예에 따른 스커미온 100의 예시적 구성을 도시한다. 본 예의 스커미온 메모리 100은 자기 소자 10 각각 스커미온 40을 위한 두 개의 안정부를 갖는 것이 사용된 제1 실시예에서 제3 실시예에 따른 스커미온 메모리 100과 다르다. 본 예의 자기 소자 10 각각 스커미온 40을 위한 두 개의 안정부를 가짐에도, 누설 전류를 막는 것과 검출 소자를 선택하는 것에 관한 기본 방법은 제1 실시예와 제2 실시예의 방법과 유사하다.
본 예의 트랜지스터 Tr1은 상류측 전극 12와 기록 선 96 사이에 제공된다. 이러한 경우의 트랜지스터 Tr1은 검출 소자의 선택을 위해서도 사용될 수 있다. 또한, 트랜지스터 Tr1은 하류측 전극 14와 삭제 선 95 사이에 제공될 수 있다.
[제4 비교예] 도15는 제4 비교예에 따른 스커미온 메모리 600을 도시한다. 본 예의 스커미온 메모리 600은 트랜지스터 Tr1을 갖지 않는다. 예를 들어, 본 예의 스커미온 메모리 600은 스위치 182와 스위치 183을 켬으로써 자기 소자 10을 통해 생성 전류 Ig가 흐르게 한다. 생성 전류 Ig는 검게 칠해진 두꺼운 화살표로 지시된다.
여기서, 본 예의 스커미온 메모리 600에서, 일부의 생성 전류 Ig가 누설된다. 누설 전류 IL은 칠해지지 않은 두꺼운 화살표로 지시된다. 자성체 박막 11은 금속 물질로 만들어지기 때문에, 누설 전류 IL의 값은 크다. 누설 전류 IL은 스커미온 40의 부정확한 기록과 부정확한 삭제의 원인이 될 수 있고, 전력 소모가 증가할 수 있고, 이러한 측면에서 제4 비교예는 제1 비교예와 유사하다.
반면에, 제4 실시예에 따른 트랜지스터 Tr1은 상류측 전극 12와 기록 선 96 사이 또는 하류측 전극 14와 삭제 선 95사이에 제공된다. 그렇게 함으로, 제4 실시예에서의 스커미온 메모리 100은 자기 소자 10을 통한 누설 전류를 막을 수 있다. 이러한 방식으로, 본 명세서에 따른 스커미온 메모리 100은 자기 소자 10을 통한 누설 전류를 막음으로써 부정확한 기록과 부정확한 삭제를 방지할 수 있고, 낮은 전력소모의 훌륭한 성능을 갖는다. 또한, 트랜지스터 Tr1은 자기 소자 10을 선택하기 위한 트랜지스터로 기능한다. 그 결과로, 메모리 셀은 더 작고, 더 집적적으로 만들어질 수 있다.
도16은 스커미온 메모리가 장착된 중앙 처리 LSI 200의 구성의 일례를 도시한 개략도이다. 스커미온 메모리가 장착된 중앙 처리 LSI 200은 스커미온 메모리 100과 중앙 처리 회로 210을 포함한다. 예를 들어 중앙 처리 회로 210은 CMOS-LSI 장치이다. 중앙 처리 회로 210은 스커미온 메모리 100으로 데이터를 기록하는 기능, 및/또는 스커미온 메모리 100으로부터 데이터를 읽는 기능을 갖는다. 스커미온 메모리 100은 스커미온 메모리가 장착된 중앙 처리 LSI 200을 구성하는 전계 효과 트랜지스터의 위로 쌓일 수 있다.
도17은 데이터 처리 장치 300의 구성의 일례를 도시한 개략도이다. 데이터 처리 장치 300은 스커미온 메모리 100과 프로세서 310을 포함한다. 예를 들어, 프로세서 310은 디지털 신호를 처리하는 디지털 회로를 갖는다. 프로세서 310은 스커미온 메모리 100으로 데이터를 기록하는 기능, 및/또는 스커미온 메모리 100으로부터 데이터를 읽는 기능을 갖는다.
도18은 데이터 기록 장치 400의 구성의 일례를 도시한 개략도이다. 데이터 기록 장치 400은 스커미온 메모리 100과 입력/출력 장치 410을 포함한다. 예를 들어, 데이터 기록 장치 400은 하드 디스크이거나 USB 메모리와 같은 메모리 장치이다. 입력/출력 장치 310은 외부에서 스커미온 메모리 100으로 데이터를 기록하는 기능, 및/또는 스커미온 메모리 100으로부터 데이터를 읽는 기능 및 데이터를 외부로 출력하는 기능을 갖는다.
도19는 통신 장치 500의 구성의 일례를 도시한 개략도이다. 예를 들어, 통신 장치 500은 핸드폰, 스마트폰, 태블릿 단자와 같은 외부와 통신하는 기능을 가진 일반적인 장치들 중 하나이다. 통신 장치 500은 포터블 장치이거나, 포터블이 아닌 장치일 수 있다. 통신 장치 500은 스커미온 메모리 100과 통신 유닛 510을 포함한다. 통신 유닛 510은 통신 장치 500의 외부와 통신하는 기능을 갖는다. 통신 유닛 510은 무선 통신 기능, 및/또는 유선 통신 기능을 가질 수 있다. 통신 유닛 510은 외부에서 받은 데이터를 스커미온 메모리 100에 기록하는 기능, 스커미온 메모리 100에서 읽은 데이터를 외부로 전송하는 기능, 스커미온 메모리 100에 저장된 제어 정보에 기초에 구동하는 기능 중 적어도 하나를 갖는다.
설명된 것과 같이, 고속, 및 낮은 전력 소모로 스커미온 40을 생성, 삭제, 및 검출할 수 있는 자기소자 및 자기 소자가 적용된 비휘발성 스커미온 메모리 100, 스커미온 메모리가 장착된 중앙 처리 LSI 200, 데이터 처리 장치 300, 데이터 기록 장치 400, 및 통신 장치 500 를 제공하는 것은 가능하다.
자기소자 10
자성체 박막 11
상류측 전극 12
전류 경로 13
하류측 전극 14
검출 소자 15
오목부 16
비자성 절연 박막 17
단부 18
안정부 19
자기장 발생부 20
제1 모서리 24
일면 26
스커미온 40
비자성 절연 박막 55
제2 전극 82
자성 금속 박막 83
비트 선 94
삭제 선 95
기록 선 96
워드 선 97
검출 회로 98
스커미온 메모리 100
전류 경로 상류측 단부 131
전류 경로 하류측 단부 132
비자성 절연 박막 151
자성체 금속 박막 152
스위치 181
스위치 182
스위치 183
스위치 184
스커미온 메모리가 장착된 중앙 처리 LSI 200
중앙 처리 회로 210
데이터 처리 장치 300
프로세서 310
데이터 기록 장치 400
입력/출력 장치 410
통신 장치 500
통신 유닛 510
스커미온 메모리 600
전극 1000
전극 1100
컨택홀 1200
기준 전위 1300
트랜지스터 Tr1
입력 저항 Rin
피드백 저항 Rf
증폭 회로 C1
전압 비교 회로 C2
기준 전압 Vref
누설 전류 IL
생성 전류 Ig
자성체 박막 11
상류측 전극 12
전류 경로 13
하류측 전극 14
검출 소자 15
오목부 16
비자성 절연 박막 17
단부 18
안정부 19
자기장 발생부 20
제1 모서리 24
일면 26
스커미온 40
비자성 절연 박막 55
제2 전극 82
자성 금속 박막 83
비트 선 94
삭제 선 95
기록 선 96
워드 선 97
검출 회로 98
스커미온 메모리 100
전류 경로 상류측 단부 131
전류 경로 하류측 단부 132
비자성 절연 박막 151
자성체 금속 박막 152
스위치 181
스위치 182
스위치 183
스위치 184
스커미온 메모리가 장착된 중앙 처리 LSI 200
중앙 처리 회로 210
데이터 처리 장치 300
프로세서 310
데이터 기록 장치 400
입력/출력 장치 410
통신 장치 500
통신 유닛 510
스커미온 메모리 600
전극 1000
전극 1100
컨택홀 1200
기준 전위 1300
트랜지스터 Tr1
입력 저항 Rin
피드백 저항 Rf
증폭 회로 C1
전압 비교 회로 C2
기준 전압 Vref
누설 전류 IL
생성 전류 Ig
Claims (25)
- 스커미온을 생성 및 삭제하기 위한 자기 소자를 매트릭스형으로 배열한 복수 개의 자기 소자로서, 각각의 자기 소자는,
상기 스커미온이 생성 및 삭제되는 제1 자성체 박막과,
상기 스커미온을 검출하기 위한 검출 소자와,
상기 제1 자성체 박막 및 상기 검출 소자를 선택하기 위한 트랜지스터부를 구비하고,
상기 트랜지스터부는, 제1 트랜지스터를 구비하고,
상기 제1 트랜지스터는, 상기 제1 자성체 박막을 선택하기 위한 트랜지스터와, 상기 검출 소자를 선택하기 위한 트랜지스터를 겸하는 자기 소자.
- 삭제
- 삭제
- 삭제
- 제1항에 있어서,
상기 검출 소자는, 상기 제1 자성체 박막 상에 형성된 제1 비자성 절연체 박막과, 상기 제1 비자성 절연체 박막 상에 형성된 제2 자성 금속 박막의 쌓여진 구조를 갖는
자기 소자.
- 제1항 또는 제5항에 있어서,
상기 제1 자성체 박막의 일단에 접촉한 비자성 금속으로 이루어지는 상류측 전극과,
상기 상류측 전극과 대향하는 상기 제1 자성체 박막의 타단에 접촉한 비자성 금속으로 이루어지는 하류측 전극을 구비하는
자기 소자.
- 제6항에 있어서,
상기 제1 자성체 박막은, 상기 상류측 전극 및 상기 하류측 전극이 사이에 두는 단부에 모서리 부분를 갖고,
상기 검출 소자는, 상기 상류측 전극과 상기 제1 자성체 박막의 상기 모서리 부분의 사이에 마련되는
자기 소자.
- 제6항에 있어서,
상기 상류측 전극에 접속된 제1 선택선 1-A1과,
상기 하류측 전극에 접속된 제1 선택선 1-A2를 구비하고,
상기 트랜지스터부는, 상기 하류측 전극과 상기 제1 선택선 1-A1의 사이, 또는 상기 상류측 전극과 상기 제1 선택선 1-A2의 사이 중 적어도 한쪽에 마련되는
자기 소자.
- 제1항 또는 제5항에 있어서,
상기 제1 자성체 박막의 일면에 있어서, 상기 제1 자성체 박막의 단부를 포함하는 단부 영역을 둘러싸고 마련한 전류 경로를 더 구비하고,
상기 전류 경로는, 상기 제1 자성체 박막 상에 형성된 제2 비자성 절연 박막과, 상기 제2 비자성 절연 박막 상에 형성된 비자성체 금속 박막의 쌓여진 구조를 갖는
자기 소자.
- 제9항에 있어서,
상기 검출 소자는, 상기 전류 경로와 상기 제1 자성체 박막의 상기 단부의 사이에 마련되는
자기 소자.
- 제9항에 있어서,
상기 전류 경로의 일단 및 상기 제1 자성체 박막에 접촉된 제1 선택선 1-B1과,
상기 전류 경로의 타단에 접촉된 제1 선택선 1-B2를 구비하고,
상기 트랜지스터부는, 상기 전류 경로의 상기 일단과 상기 제1 선택선 1-B1의 사이, 또는 상기 전류 경로의 상기 타단과 상기 제1 선택선 1-B2의 사이 중 적어도 한쪽에 마련되는
자기 소자.
- 제11항에 있어서,
제1 비자성 절연 박막 및 상기 제2 비자성 절연 박막은, 동일한 비자성 절연 박막으로 이루어지는
자기 소자.
- 제1항 또는 제5항에 있어서,
상기 제1 자성체 박막의 제1면 상에 마련된 비자성 절연 박막과, 상기 비자성 절연 박막 상에 마련된 제2 금속 박막을 갖는 제2 전극을 구비하고,
상기 제1 자성체 박막은, 상기 제2 전극 및 상기 제1 자성체 박막 간에 인가한 전류에 따른 줄열에 의해, 상기 스커미온을 생성 또는 소거하는
자기 소자.
- 제13항에 있어서,
상기 제1 자성체 박막의 제1면 상에 마련된 비자성 절연 박막과, 상기 비자성 절연 박막 상에 마련된 자성 금속 박막을 갖는 쌓여진 구조 박막은, 전류에 따른 줄열을 상기 제1 자성체 박막에 발생하고, 또한 상기 검출 소자를 겸하는
자기 소자.
- 제13항에 있어서,
상기 제2 전극에 접속된 제1 선택선 1-C1과,
상기 제1 자성체 박막에 접속된 제1 선택선 1-C2를 구비하고,
상기 트랜지스터부는, 제2 전극과 상기 제1 선택선 1-C1의 사이, 또는 상기 제1 자성체 박막과 상기 제1 선택선 1-C2의 사이 중 적어도 한쪽에 마련되는
자기 소자.
- 제1항 또는 제5항에 있어서,
상기 제1 자성체 박막은, 상기 제1 자성체 박막의 다른 영역보다 상기 스커미온이 안정적으로 존재하는 안정부를 복수 개 갖고,
상류측 전극과 하류측 전극의 사이에 흘려보내는 전류의 방향을, 스커미온을 전송하는 방향에 대해서 수직으로 배치한 횡 전류 배열인 것을 특징으로 하는 자기 소자
를 구비하는 자기 소자.
- 삭제
- 제16항에 있어서,
상기 상류측 전극에 접속된 제1 선택선 1-D1과
상기 하류측 전극에 접속된 제1 선택선 1-D2를 구비하고,
상기 트랜지스터부는, 상기 상류측 전극과 상기 제1 선택선 1-D1의 사이, 또는 상기 하류측 전극과 상기 제1 선택선 1-D2의 사이 중 적어도 한쪽에 마련되는
자기 소자
- 제1항 또는 제5항에 기재된 자기 소자를 매트릭스형으로 배열한 복수 개의 자기 소자와,
상기 제1 자성체 박막에 대향해 마련한, 상기 제1 자성체 박막에 자기장을 인가 가능한 자기장 발생부
를 구비하는 스커미온 메모리.
- 제19항에 있어서,
상기 스커미온을 검출하기 위한 제2 선택선의 전압을 증폭하고, 증폭된 전압을 참조 전압과 비교하여 상기 스커미온의 유무를 검출하는 검출 회로를 더 구비하는
스커미온 메모리.
- 삭제
- 제19항에 기재된 스커미온 메모리와, 중앙 정보 처리 연산용 논리 회로 소자를 동일 칩 내에 갖는
스커미온 메모리 탑재 중앙 연산 처리 LSI.
- 제19항에 기재된 스커미온 메모리를 구비하는
데이터 기록 장치.
- 제19항에 기재된 스커미온 메모리를 구비하는
데이터 처리 장치.
- 제19항에 기재된 스커미온 메모리를 구비하는
데이터 통신 장치.
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