KR102251149B1 - 반도체 구조물을 제조하는 방법 - Google Patents

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Abstract

다음 단계들을 포함하는 반도체 구조물을 제조하는 방법이 제공된다. 마스크층이 반도체 기판 상에 형성된다. 반도체 기판 내에 공동이 형성될 때까지 마스크층에 의해 밖으로 드러난 반도체 기판은 이방성 에칭되고, 마스크층에 의해 밖으로 드러난 반도체 기판을 이방성 에칭하는 것은 복수의 제1 사이클들을 수행하고, 제1 사이클들을 수행한 후 복수의 제2 사이클들을 수행하는 것을 포함하며, 제1 및 제2 사이클들 중의 각각의 사이클은 패시베이팅 단계를 수행하는 것과 패시베이팅 단계를 수행한 후 에칭 단계를 수행하는 것을 각각 포함한다. 제1 사이클들 동안, 패시베이팅 단계에 대한 에칭 단계의 제1 지속기간 비율은 가변적이며 단계적으로 증가한다. 제2 사이클들 동안, 패시베이팅 단계에 대한 에칭 단계의 제2 지속기간 비율은 일정하고, 제1 지속기간 비율은 제2 지속기간 비율보다 작다.

Description

반도체 구조물을 제조하는 방법{METHOD OF FABRICATING SEMICONDUCTOR STRUCUTRE}
본 출원은 2017년 11월 12일에 출원된 미국 가특허 출원 제62/584,896호의 우선권을 청구한다. 상기 언급된 특허 출원의 전체 내용은 본 명세서에서 참조로서 원용되고 본 명세서의 일부를 이룬다.
반도체 기판에서 높은 종횡비를 갖는 개구, 트렌치, 또는 공동(cavity)을 제조하기 위해, 보쉬(Bosch) 공정이 일반적으로 사용된다. 현재의 보쉬 공정은 반도체 기판에서 ‹K 에칭(deep etching)이 수행될 때 불량한 에칭 균일도 및 불량한 에칭 프로파일 제어를 겪는다.
본 발명개시의 일부 실시예들에 따라, 다음 단계들을 포함하는 반도체 구조물을 제조하는 방법이 제공된다. 마스크층이 반도체 기판 상에 형성된다. 반도체 기판 내에 공동이 형성될 때까지 마스크층에 의해 밖으로 드러난 반도체 기판은 이방성 에칭되고, 마스크층에 의해 밖으로 드러난 반도체 기판을 이방성 에칭하는 것은 복수의 제1 사이클들을 수행하고, 제1 사이클들을 수행한 후 복수의 제2 사이클들을 수행하는 것을 포함하며, 제1 및 제2 사이클들 중의 각각의 사이클은 패시베이팅 단계를 수행하는 것과 패시베이팅 단계를 수행한 후 에칭 단계를 수행하는 것을 각각 포함한다. 제1 사이클들 동안, 패시베이팅 단계에 대한 에칭 단계의 제1 지속기간 비율은 가변적이며 단계적으로 증가한다. 제2 사이클들 동안, 패시베이팅 단계에 대한 에칭 단계의 제2 지속기간 비율은 일정하고, 제1 지속기간 비율은 제2 지속기간 비율보다 작다.
본 발명개시의 일부 실시예들에 따라, 다음 단계들을 포함하는 반도체 구조물을 제조하는 방법이 제공된다. 마스크층이 반도체 기판 상에 형성되고, 마스크층은 제1 패턴과 제2 패턴을 포함한다. 제1 공동 및 제2 패턴에 의해 덮혀진 제1 범프가 형성될 때까지 마스크층에 의해 밖으로 드러난 반도체 기판이 이방성 에칭된다. 마스크층의 제2 패턴이 제1 범프로부터 제거된다. 제1 공동이 깊어져서 제2 공동을 형성하고 제2 범프가 제2 공동 내에서 형성될 때까지 마스크층의 제1 패턴에 의해 밖으로 드러난 반도체 기판은 이방성 에칭된다. 마스크층의 제1 패턴에 의해 밖으로 드러난 반도체 기판을 이방성 에칭하는 것은 복수의 제1 사이클들을 수행하고, 제1 사이클들을 수행한 후 복수의 제2 사이클들을 수행하는 것을 포함하며, 제1 및 제2 사이클들 중의 각각의 사이클은 패시베이팅 단계를 수행하는 것과 패시베이팅 단계를 수행한 후 에칭 단계를 수행하는 것을 각각 포함한다. 제1 사이클들 동안, 패시베이팅 단계에 대한 에칭 단계의 제1 지속기간 비율은 가변적이며 단계적으로 증가한다. 제2 사이클들 동안, 패시베이팅 단계에 대한 에칭 단계의 제2 지속기간 비율은 일정하고, 제1 지속기간 비율은 제2 지속기간 비율보다 작다.
본 발명개시의 일부 실시예들에 따라, 다음 단계들을 포함하는 반도체 구조물을 제조하는 방법이 제공된다. 마스크층이 반도체 기판 상에 형성되고, 마스크층은 제1 패턴과 제2 패턴을 포함한다. 제1 공동 및 제2 패턴에 의해 덮혀진 제1 범프가 형성될 때까지 마스크층에 의해 밖으로 드러난 반도체 기판이 이방성 에칭된다. 마스크층의 제2 패턴이 제1 범프로부터 제거된다. 제1 공동이 깊어져서 제2 공동을 형성하고 제2 범프가 제2 공동 내에서 형성될 때까지 마스크층의 제1 패턴에 의해 밖으로 드러난 반도체 기판은 이방성 에칭된다. 마스크층의 제1 패턴에 의해 밖으로 드러난 반도체 기판을 이방성 에칭하는 것은 복수의 사전 코팅 사이클들, 사전 코팅 사이클들 이후에 수행되는 복수의 제1 에칭 사이클들, 및 제1 에칭 사이클들 이후에 수행되는 복수의 제2 에칭 사이클들을 포함하며, 사전 코팅 사이클들, 제1 에칭 사이클들, 및 제2 에칭 사이클들 중의 각각의 사이클은 패시베이팅 단계 및 패시베이팅 단계 이후에 수행되는 에칭 단계를 각각 포함한다. 사전 코팅 사이클들 동안, 에칭 단계의 지속기간은 가변적이며 단계적으로 증가하고, 패시베이팅 단계의 지속기간은 가변적이며 단계적으로 감소하며, 패시베이팅 단계에 대한 에칭 단계의 제1 지속기간 비율은 가변적이며 단계적으로 증가한다. 제1 에칭 사이클들 동안, 에칭 단계의 지속기간, 패시베이팅 단계의 지속기간, 및 패시베이팅 단계에 대한 에칭 단계의 제2 지속기간 비율은 일정하다. 제2 에칭 사이클들 동안, 에칭 단계의 지속기간은 가변적이며 단계적으로 증가하고, 패시베이팅 단계의 지속기간은 일정하며, 패시베이팅 단계에 대한 에칭 단계의 제3 지속기간 비율은 가변적이며 단계적으로 증가한다. 제2 지속기간 비율은 제1 지속기간 비율 및 제3 지속기간 비율보다 크다.
본 발명개시의 일부 실시예들에 따라, 다음 단계들을 포함하는 반도체 구조물을 제조하는 방법이 제공된다. 마스크층이 반도체 기판 상에 형성되고, 마스크층은 제1 패턴과 제2 패턴을 포함한다. 제1 공동 및 제2 패턴에 의해 덮혀진 제1 범프가 형성될 때까지 마스크층에 의해 밖으로 드러난 반도체 기판이 이방성 에칭된다. 마스크층의 제2 패턴이 제1 범프로부터 제거된다. 제1 공동이 깊어져서 제2 공동을 형성하고 제2 범프가 제2 공동 내에서 형성될 때까지 마스크층의 제1 패턴에 의해 밖으로 드러난 반도체 기판은 이방성 에칭된다. 마스크층의 제1 패턴에 의해 밖으로 드러난 반도체 기판을 이방성 에칭하는 것은 복수의 사전 코팅 사이클들, 사전 코팅 사이클들 이후에 수행되는 복수의 제1 에칭 사이클들, 및 제1 에칭 사이클들 이후에 수행되는 복수의 제2 에칭 사이클들을 포함하며, 사전 코팅 사이클들, 제1 에칭 사이클들, 및 제2 에칭 사이클들 중의 각각의 사이클은 패시베이팅 단계 및 패시베이팅 단계 이후에 수행되는 에칭 단계를 각각 포함한다. 사전 코팅 사이클들 동안, 패시베이팅 단계에 대한 에칭 단계의 제1 지속기간 비율은 가변적이며 단계적으로 증가한다. 사전 코팅 사이클들 중의 맨 앞의 사이클들 동안에서, 각각의 에칭 단계는 패시베이팅 단계에 의해 형성된 패시베이션 코팅을 부분적으로 제거하기 위한 부스팅을 각각 포함하고; 사전 코팅 사이클들 중의 나머지 사이클들 동안에서, 각각의 에칭 단계는 부스팅 및 그 뒤를 따르는 메인 에칭을 각각 포함한다. 제1 에칭 사이클들 동안, 패시베이팅 단계에 대한 에칭 단계의 제2 지속기간 비율은 일정하다. 제2 에칭 사이클들 동안, 패시베이팅 단계에 대한 에칭 단계의 제3 지속기간 비율은 가변적이며 단계적으로 증가한다. 제2 지속기간 비율은 제1 지속기간 비율 및 제3 지속기간 비율보다 크다.
본 발명개시의 일부 실시예들에 따라, 공동 기판을 형성하는 단계; 이동부를 포함하는 마이크로전기기계(microelectromechanical system; MEMS) 기판을 제공하는 단계; MEMS 기판을 공동 기판에 접합시키는 단계; 및 공동 기판에 접합된 MEMS 기판을 제어 회로와 전기적으로 연결시키는 단계를 포함하는 반도체 구조물을 제조하는 방법이 제공된다. 공동 기판은 다음 단계들에 의해 형성된다. 반도체 기판 상에 제1 패턴 및 제2 패턴을 포함하는 마스크층이 형성된다. 제1 공동 및 제2 패턴에 의해 덮혀진 제1 범프가 형성될 때까지 마스크층에 의해 밖으로 드러난 반도체 기판이 이방성 에칭된다. 마스크층의 제2 패턴이 제1 범프로부터 제거된다. 제1 공동이 깊어져서 제2 공동을 형성하고 제2 범프가 제2 공동 내에서 형성될 때까지 마스크층의 제1 패턴에 의해 밖으로 드러난 반도체 기판은 이방성 에칭된다. 제1 패턴에 의해 밖으로 드러난 반도체 기판을 이방성 에칭하는 것은 복수의 제1 사이클들을 수행하고, 제1 사이클들을 수행한 후 복수의 제2 사이클들을 수행하는 것을 포함하며, 제1 및 제2 사이클들 중의 각각의 사이클은 패시베이팅 단계를 수행하는 것과 패시베이팅 단계를 수행한 후 에칭 단계를 수행하는 것을 각각 포함한다. 제1 사이클들 동안, 패시베이팅 단계에 대한 에칭 단계의 제1 지속기간 비율은 가변적이며 단계적으로 증가한다. 제2 사이클들 동안, 패시베이팅 단계에 대한 에칭 단계의 제2 지속기간 비율은 일정하고, 제1 지속기간 비율은 제2 지속기간 비율보다 작다. 이동부의 움직임은 제2 공동 내에 형성된 제2 범프에 의해 제약을 받는다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a 내지 도 1c는 본 발명개시의 일부 실시예들에 따른 반도체 구조물을 제조하는 방법의 단면도들을 개략적으로 도시한 것이다.
도 2는 본 발명개시의 일부 실시예들에 따른 공동을 제조하는 방법을 개략적으로 도시한 흐름도이다.
도 3a, 도 3b, 및 도 3c는 본 발명개시의 일부 실시예들에 따른 제1 사이클들, 제2 사이클들, 및 제3 사이클들의 에칭 단계들과 패시베이팅 단계들을 각각 나타내는 도면들이다.
도 4a 내지 도 4e는 본 발명개시의 일부 실시예들에 따른 도 1c의 X 부분에서 도시된 공동을 제조하는 방법의 단면도를 개략적으로 도시한 것이다.
도 5a 내지 도 5f는 본 발명개시의 일부 실시예들에 따른 공동 기판을 제조하는 방법의 단면도들을 개략적으로 도시한 것이다.
도 6a 내지 도 6e는 본 발명개시의 일부 실시예들에 따른 도 5e의 X 부분에서 도시된 제2 공동을 제조하는 방법의 단면도를 개략적으로 도시한 것이다.
도 7a 내지 도 7c는 공동 기판, 마이크로전기기계 시스템(microelectromechanical system; MEMS) 기판, 및 제어 회로를 포함하는 MEMS 디바이스를 제조하는 방법의 단면도들을 개략적으로 도시한 것이다.
아래의 발명개시는 제공되는 본 발명내용의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 이것들로 한정시키고자 의도한 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상에서의 또는 그 위에서의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 개시된 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
도 1a 내지 도 1c는 본 발명개시의 일부 실시예들에 따른 반도체 구조물을 제조하는 방법의 단면도들을 개략적으로 도시한 것이다.
도 1a를 참조하면, 반도체 기판(100)이 제공되고, 반도체 기판(100) 상에 마스크 물질층(110)이 형성된다. 예를 들어, 반도체 기판(100)은 실리콘 기판 또는 다른 반도체 물질로 제조된 기판들을 포함할 수 있다. 반도체 기판(100) 상에 마스크 물질층(110)을 형성한 후, 마스크 물질층(110) 상에 패터닝된 포토레지스트층(PR1)이 형성되도록, 예컨대, 포토리소그래피 공정이 수행된다. 패터닝된 포토레지스트층(PR1)은 마스크 물질층(110)을 부분적으로 노출시키거나 또는 밖으로 드러내도록 하기 위한 적어도 하나의 또는 복수의 개구를 포함할 수 있다. 일부 실시예들에서, 마스크 물질층(110)은 반도체 기판(100)(예를 들어, 실리콘)의 물질에 대하여 높은 에칭 선택비를 갖는 실리콘 이산화물 또는 다른 물질을 포함할 수 있다.
도 1a와 도 1b를 참조하면, 패터닝된 포토레지스트층(PR1)을 마스크로서 사용함으로써, 반도체 기판(100)이 노출되어 반도체 기판(100) 상에 미리 결정된 패턴을 갖는 마스크층(110a)이 형성될 때 까지, 패터닝된 포토레지스트층(PR1)에 의해 덮히지 않거나 또는 밖으로 드러난 마스크 물질층(110)은 제거될 수 있다. 일부 실시예들에서, 마스크 물질층(110)은 에칭 공정을 통해 패터닝될 수 있다. 마스크층(110a)을 형성한 후, 패터닝된 포토레지스트층(PR1)을 벗겨낸다.
도 1c를 참조하면, 반도체 기판(100) 내에 공동(102)을 형성하기 위해 다단계 이방성 에칭 공정이 수행된다. 마스크층(110a)을 에칭 마스크로서 이용하여, 마스크층(110a)에 의해 밖으로 드러난 반도체 기판(100)을, 미리 정해진 깊이(D)를 갖는 공동(102)이 형성될 때까지 이방성 에칭한다. 일부 실시예들에서, 공동(102)의 깊이(D)는 약 15마이크로미터 내지 약 25마이크로미터의 범위에 이를 수 있다. 그러나, 공동(102)의 깊이(D)는 제한되지 않는다.
다단계 에칭 공정은 도 2, 도 3a 내지 도 3c, 및 도 4a 내지 도 4e를 동반하여 상세하게 설명된다.
도 2는 본 발명개시의 일부 실시예들에 따른 공동을 제조하는 방법을 개략적으로 도시한 흐름도이다. 도 3a, 도 3b, 및 도 3c는 본 발명개시의 일부 실시예들에 따른 제1 사이클들, 제2 사이클들, 및 제3 사이클들의 에칭 단계들과 패시베이팅 단계들을 각각 나타내는 도면들이다. 도 4a 내지 도 4e는 본 발명개시의 일부 실시예들에 따른 도 1c의 X 부분에서 도시된 공동(102)을 제조하는 방법의 단면도를 개략적으로 도시한 것이다.
도 2를 참조하면, 앞서 언급된 다단계 이방성 에칭 공정은 복수의 제1 사이클(C1)들을 수행하는 단계와 복수의 제2 사이클(C2)들을 수행하는 단계를 포함할 수 있고, 제2 사이클(C2)들은 제1 사이클(C1)들 이후에 반복 수행된다. 앞서 언급된 제1 및 제2 사이클(C1, C2)들은 이방성 에칭을 위한 플라즈마를 생성하기에 적절한 반응 챔버에서 수행된다. 제1 사이클(C1)들과 제2 사이클(C2)들 중의 각각의 하나의 사이클은 패시베이팅 단계 및 패시베이팅 단계 이후에 수행되는 에칭 단계를 각각 포함할 수 있다. 제1 사이클(C1)들 및 제2 사이클(C2)들을 수행한 후, 패시베이션 코팅이 공동의 측벽 상에 남아있을 수 있고, 제거 공정(R)이 수행되어 공동의 측벽 상에 형성된 패시베이션 코팅을 제거할 수 있다. 예를 들어, 제1 사이클(C1)은 n1회 반복 수행될 수 있고, 제2 사이클(C2)은 n2회 반복 수행될 수 있다. 예를 들어, n1은 2 내지 4의 범위의 정수일 수 있고; n2는 2 내지 4의 범위의 정수일 수 있다. n1과 n2의 값은 공동의 깊이(D)에 따라 달라진다.
일부 대안적인 실시예들에서, 다단계 이방성 에칭 공정은 제2 사이클(C2)들 이후에 반복 수행되는 복수의 제3 사이클(C3)들을 더 포함할 수 있다. 앞서 언급된 제1, 제2, 및 제3 사이클(C1, C2, C3)들은 이방성 에칭을 위한 플라즈마를 생성하기에 적절한 반응 챔버에서 수행된다. 제1 사이클(C1)들, 제2 사이클(C2)들, 및 제3 사이클(C3)들 중의 각각의 하나의 사이클은 패시베이팅 단계 및 패시베이팅 단계 이후에 수행되는 에칭 단계를 각각 포함할 수 있다. 제1 사이클(C1)들, 제2 사이클(C3)들, 및 제3 사이클(C3)들을 수행한 후, 패시베이션 코팅이 공동의 측벽 상에 남아있을 수 있고, 제거 공정(R)이 수행되어 공동의 측벽 상에 형성된 패시베이션 코팅을 제거할 수 있다. 예를 들어, 제1 사이클(C1)은 n1회 반복 수행될 수 있고, 제2 사이클(C2)은 n2회 반복 수행될 수 있으며, 제3 사이클(C3)은 n3회 반복 수행될 수 있다. 예를 들어, n1은 2 내지 4의 범위의 정수일 수 있고; n2는 2 내지 4의 범위의 정수일 수 있으며, n3는 2 내지 4의 범위의 정수일 수 있다. n1, n2, n3의 값은 공동의 깊이(D)에 따라 달라진다.
도 2, 도 3a, 및 도 4a를 참조하면, 패시베이션 코팅(120)이 마스크 층(110a)과 반도체 기판(100) 상에서 컨포멀하게(conformally) 형성되도록 사전 코팅(pre-coating) 공정이 제1 사이클(C1)들에 의해 반도체 기판(100)과 마스크층(110a)에 대해 수행된다. 패시베이션 코팅(120)은 제1 사이클(C1)들에 의해 형성되기 때문에, 제1 사이클(C1)들은 사전 코팅 사이클들이다. 제1 사이클(C1)들 동안, 에칭 단계의 지속기간(E1)은 가변적이며 단계적으로 증가하고, 패시베이팅 단계의 지속기간(D1)은 가변적이며 단계적으로 감소하며, 패시베이팅 단계에 대한 에칭 단계의 제1 지속기간 비율(E1/D1)은 가변적이며 단계적으로 증가한다. 일부 실시예들에서, 제1 사이클(C1)들(즉, 사전 코팅 사이클들) 동안, 에칭 단계의 지속기간(E1)은 단계적으로 선형적 증가하고, 패시베이팅 단계의 지속기간(D1)은 단계적으로 선형적 감소하며, 제1 지속기간 비율(E1/D1)은 단계적으로 비선형적 증가한다. 제1 지속기간 비율(E1/D1)은 가변적이고 X1에서 Y1까지 단계적으로 증가할 수 있고, X1은 1미만(예컨대, 약 0.4))이며, Y1은 1초과 1.5미만이다.
도 3a에서 도시된 바와 같이, 각각의 제1 사이클(C1)들의 패시베이팅 단계 동안, 패시베이팅 가스(예컨대, C4F8 또는 다른 적절한 패시베이팅 가스)가 반응 챔버에 도입되고, 패시베이팅 가스의 유량은 약 200sccm 내지 약 300sccm의 범위에 이를 수 있다. 일부 실시예들에서, 각각의 제1 사이클(C1)들의 패시베이팅 단계 동안, 패시베이팅 가스가 반응 챔버에 도입되고, 패시베이팅 가스의 유량은 약 250sccm이다. 각각의 제1 사이클(C1)들의 에칭 단계 동안, 에칭 가스(예컨대, SF6 또는 다른 적절한 에칭 가스)가 반응 챔버에 도입되고, 에칭 가스의 유량은 약 350sccm 내지 약 450sccm의 범위에 이를 수 있다. 각각의 제1 사이클(C1)들의 에칭 단계 동안, 에칭 가스가 반응 챔버에 도입되고, 에칭 가스의 유량은 예컨대, 약 400sccm이다. 달리 말하면, 제1 사이클(C1)들을 수행할 때, 패시베이팅 가스와 에칭 가스가 교호적으로 반응 챔버에 도입된다. 일부 실시예들에서, 각각의 제1 사이클(C1)들의 패시베이팅 단계는 부스팅(B1) 및 그 뒤를 따르는 패시베이팅(P)을 포함할 수 있고, 부스팅(B1)의 지속기간은 약 0.3초 내지 약 0.7초의 범위에 이르고(예를 들어, 약 0.5초), 부스팅(B1) 동안 반응 챔버에 인가되는 공정 압력은 약 35Torr 내지 약 45Torr의 범위에 이르고(예를 들어, 약 40Torr), 패시베이팅(P)의 지속기간은 약 5초에서 약 2초까지 단계적으로 선형적 감소하고, 패시베이팅(P) 동안 반응 챔버에 인가되는 공정 압력은 약 75Torr 내지 약 85Torr의 범위에 이른다(예를 들어, 약 80Torr).
일부 실시예들에서, 제1 사이클(C1)들 중 맨 앞의 사이클들(예를 들어, 처음 3개 사이클들) 동안, 각각의 에칭 단계는 각각 부스팅(B2)만을 포함할 수 있고, 부스팅(B2)의 지속기간은 가변적일 수 있고 약 2초에서 약 2.5초까지 단계적으로 증가한다. 부스팅(B2)은 반도체 기판(100) 및 마스크층(110a)의 최상면 상에 형성된 패시베이션 코팅(120)의 부분들을 적어도 부분적으로 제거하는데 사용될 수 있고, 마스크층(110a)의 측벽 상에 형성된 패시베이션 코팅(120)의 부분들은 부스팅(B2)에 의해 제거되지 않는다. 예를 들어, 제1 사이클(C1)들의 부스팅(B2) 동안, 반응 챔버에서 생성된 플라즈마에 의해 제공되는 이온 충격은 반도체 기판(100) 및 마스크층(110a)의 최상면 상에 형성된 패시베이션 코팅(120)의 부분들을 제거하는데 사용된다. 마스크층(110a)의 측벽 상에 형성된 패시베이션 코팅(120)의 부분들은 플라즈마에 의해 제공된 이온 충격에 의해 제거되지 않는다. 제1 사이클(C1)들 중 맨 앞의 단계들(예컨대, 처음 3개 단계들)을 수행한 후, 반도체 기판(100)은 사전 코팅(즉, 패시베이션 코팅(120))의 보호로 인해 에칭되지 않을 수 있다. 각각의 제1 사이클(C1)들의 부스팅(B1)은 패시베이팅(P) 이전에 수행되는 전처리이고, 패시베이션 코팅(120)은 제1 사이클(C1)들의 패시베이팅(P)에 의해 퇴적되고, 각각의 제1 사이클(C1)들의 부스팅(B2)은 패시베이션 코팅(120)을 부분적으로 제거하기 위해 수행된다.
도 3a와 도 4b를 참조하면, 제1 사이클(C1)들 중 나머지 단계들(예컨대, 제4 및 제5 단계들) 동안, 각각의 에칭 단계는 부스팅(B2) 및 그 뒤를 따르는 메인 에칭(M)을 각각 포함할 수 있다. 부스팅(B2)의 지속기간은 약 2초 내지 약 3초의 범위 내에서 일정할 수 있고(예를 들어, 약 2.5초), 부스팅(B2) 동안 반응 챔버에 인가되는 공정 압력은 약 20Torr 내지 약 30Torr의 범위에 이를 수 있고(예를 들어, 약 25Torr), 메인 에칭(M)의 지속기간은 가변적일 수 있고 단계적으로 선형적 증가하며, 메인 에칭(M) 동안 반응 챔버에 인가되는 공정 압력은 약 75Torr 내지 약 85Torr의 범위에 이를 수 있다(예를 들어, 약 80Torr). 도 3a에서 도시된 바와 같이, 제1 사이클(C1)들 중 나머지 단계들(예컨대, 제4 단계와 제5 단계)을 수행한 후, 반도체 기판(100) 및 마스크층(110a)의 최상면 상에 형성된 패시베이션 코팅(120)의 부분들은 제거될 수 있고, 마스크층(110a)의 측벽 상에 패시베이션 코팅(120a)이 형성된다. 도 4b에서 도시된 바와 같이, 제1 사이클(C1)들 중 나머지 단계들(예컨대, 제4 단계와 제5 단계)를 수행한 후, 반도체 기판(100)은 약간 에칭될 수 있고, 기판(100) 내에서 리세스(S1)가 형성된다.
일부 실시예들에서, 제1 사이클(C1)들에서의 각각의 에칭 단계의 부스팅(B2) 동안, 산소 가스(O2)가 반응 챔버에 추가로 도입될 수 있고, 산소 가스의 유량은 약 45sccm 내지 약 55sccm의 범위에 이를 수 있다(예를 들어, 약 50sccm). 또한, 제1 사이클(C1)들에서의 각각의 에칭 단계의 메인 에칭(M) 동안, 산소 가스가 반응 챔버에 추가로 도입될 수 있고, 산소 가스의 유량은 약 0.5sccm 내지 약 1.5sccm의 범위에 이를 수 있다(예를 들어, 약 1sccm).
제1 사이클(C1)들의 패시베이팅 단계들을 수행할 때, 반응 챔버의 코일(즉, 상부 전극)에 인가되는 코일 고주파(RF) 전력은 약 1800와트 내지 약 2200와트의 범위에 이른다(예를 들어, 약 2000와트). 제1 사이클(C1)들의 에칭 단계들을 수행할 때, 반응 챔버의 코일에 인가되는 코일 RF 전력은 약 2300와트 내지 약 2700와트의 범위에 이르고(예를 들어, 약 2500와트), 부스팅(B2) 동안 반응 챔버의 플래턴(platen)(즉, 하부 전극)에 인가되는 플래턴 RF 전력은 약 100와트 내지 약 150와트의 범위에 이르고(예를 들어, 약 125와트), 메인 에칭(M) 동안 반응 챔버의 플래턴(즉, 하부 전극)에 인가되는 플래턴 RF 전력은 약 15와트 내지 약 25와트의 범위에 이른다(예를 들어, 약 20와트). 또한, 플래턴은 13.56MHz와 같이, 10MHz 내지 15MHz의 범위의 고주파수에서 동작할 수 있다.
제1 사이클(C1)들이 수행된 후, 도 4b에서 도시된 패시베이션 코팅(120a)이 마스크층(110a)의 측벽 상에 선택적으로 형성된다. 일부 실시예들에서, 패시베이션 코팅(120 또는 120a)의 물질은 C4F8을 포함한다.
도 2, 도 3b, 및 도 4c 내지 도 4e를 참조하면, 마스크층(110a)에 의해 밖으로 드러난 반도체 기판(100)을 이방성 에칭하기 위해 제2 사이클(C2)들을 포함하는 제1 단계 에칭 공정이 수행된다. 반도체 기판(100)은 제2 사이클(C2)들에 의해 에칭되기 때문에, 제2 사이클(C2)들은 제1 에칭 사이클들로서 간주된다. 제2 사이클(C2)들 동안, 에칭 단계의 지속기간(E2), 패시베이팅 단계의 지속기간(D2), 및 패시베이팅 단계에 대한 에칭 단계의 제2 지속기간 비율(E2/D2)은 일정하다. 일부 실시예들에서, 제1 지속기간 비율(E1/D1)은 제2 지속기간 비율(E2/D2)보다 작다. 예를 들어, 제2 지속기간 비율(E2/D2)은 약 1.4 내지 약 1.6의 범위에 이를 수 있다.
도 3b에서 도시된 바와 같이, 각각의 제2 사이클(C2)들의 패시베이팅 단계 동안, 패시베이팅 가스(예컨대, C4F8 또는 다른 적절한 패시베이팅 가스)가 반응 챔버에 도입되고, 패시베이팅 가스의 유량은 약 200sccm 내지 약 300sccm의 범위(예컨대, 약 250sccm)에 이를 수 있다. 각각의 제2 사이클(C2)들의 에칭 단계 동안, 에칭 가스(예컨대, SF6 또는 다른 적절한 에칭 가스)가 반응 챔버에 도입되고, 에칭 가스의 유량은 약 350sccm 내지 약 450sccm의 범위(예컨대, 약 400sccm)에 이를 수 있다. 달리 말하면, 제2 사이클(C2)들을 수행할 때, 패시베이팅 가스와 에칭 가스가 교호적으로 반응 챔버에 도입된다. 일부 실시예들에서, 각각의 제2 사이클(C2)들의 패시베이팅 단계는 부스팅(B1) 및 그 뒤를 따르는 패시베이팅(P)을 포함하고, 부스팅(B1)의 지속기간은 0.3초 내지 약 0.7초의 범위에 이르고(예를 들어, 약 0.5초), 부스팅(B1) 동안 반응 챔버에 인가되는 공정 압력은 약 35Torr 내지 약 45Torr의 범위에 이르고(예를 들어, 약 40Torr), 패시베이팅(P)의 지속기간은 1.5초 내지 2.5초의 범위에 이르고(예를 들어, 약 2초), 패시베이팅(P) 동안 반응 챔버에 인가되는 공정 압력은 약 75Torr 내지 약 85Torr의 범위에 이른다(예를 들어, 약 80Torr).
일부 실시예들에서, 각각의 제2 사이클(C2)들의 에칭 단계는 부스팅(B2) 및 그 뒤를 따르는 메인 에칭(M)을 포함할 수 있고, 부스팅(B2)의 지속기간은 약 2초 내지 약 3초의 범위 내에서 일정할 수 있고(예를 들어, 약 2.5초), 부스팅(B2) 동안 반응 챔버에 인가되는 공정 압력은 약 20Torr 내지 약 30Torr의 범위에 이를 수 있고(예를 들어, 약 25Torr), 메인 에칭(M)의 지속기간은 약 0.3초 내지 약 0.7초의 범위 내에서 일정할 수 있고(예를 들어, 약 0.5초), 메인 에칭(M) 동안 반응 챔버에 인가되는 공정 압력은 약 75Torr 내지 약 85Torr의 범위에 이를 수 있다(예를 들어, 80Torr).
도 4c와 도 4d에서 도시된 바와 같이, 각각의 제2 사이클(C2)들의 패시베이팅 단계를 수행한 후, 반도체 기판(100)의 리세스(S1) 및 마스크층(110a) 상에 패시베이션 코팅(120b)이 컨포멀하게 형성된다. 부스팅(B2)은 반도체 기판(100)의 리세스(S1)의 바닥면 및 마스크층(110a)의 최상면 상에 형성된 패시베이션 코팅(120b)의 부분들을 제거하는데 사용될 수 있다. 리세스(S1)의 측벽 및 마스크층(110a)의 측벽 상에 형성된 패시베이션 코팅(120)의 부분들은 부스팅(B2)에 의해 제거되지 않는다. 예를 들어, 제2 사이클(C2)들의 부스팅(B2) 동안, 반응 챔버에서 생성된 플라즈마에 의해 제공되는 이온 충격은, 패시베이션 코팅(120c)이 마스크층(110a)의 측벽과 리세스(S1)의 측벽 상에 형성될 수 있도록, 패시베이션 코팅(120b)의 부분들을 제거하는데 사용된다. 제2 사이클(C2)들의 메인 에칭(M)은 도 4d에서 도시된 바와 같이, 리세스(S1)가 깊어지도록 반도체 기판(100)을 에칭하는데 사용될 수 있다.
일부 실시예들에서, 제2 사이클(C2)들에서의 각각의 에칭 단계의 부스팅(B2) 동안, 산소 가스(O2)가 반응 챔버에 추가로 도입될 수 있고, 산소 가스의 유량은 약 45sccm 내지 약 55sccm의 범위에 이른다(예를 들어, 약 50sccm). 또한, 제2 사이클(C2)들에서의 각각의 에칭 단계의 메인 에칭(M) 동안, 산소 가스가 반응 챔버에 추가로 도입될 수 있고, 산소 가스의 유량은 약 0.5sccm 내지 약 1.5sccm의 범위에 이를 수 있다(예를 들어, 약 1sccm).
제2 사이클(C2)들의 패시베이팅 단계들을 수행할 때, 반응 챔버의 코일(즉, 상부 전극)에 인가되는 코일 RF 전력은 약 1800와트 내지 약 2200와트의 범위에 이른다(예를 들어, 약 2000와트). 제2 사이클(C2)들의 에칭 단계들을 수행할 때, 반응 챔버의 코일에 인가되는 코일 RF 전력은 약 2300와트 내지 약 2700와트의 범위에 이른다(예를 들어, 약 2500와트). 부스팅(B2) 동안 반응 챔버의 플래턴(즉, 하부 전극)에 인가되는 플래턴 RF 전력은 약 100와트 내지 약 150와트의 범위에 이르고(예를 들어, 약 125와트), 메인 에칭(M) 동안 반응 챔버의 플래턴(즉, 하부 전극)에 인가되는 플래턴 RF 전력은 약 15와트 내지 약 25와트의 범위에 이른다(예를 들어, 약 20와트). 또한, 플래턴은 10MHz 내지 15MHz의 범위(예컨대, 약 13.56MHz)의 고주파수에서 동작한다.
제2 사이클(C2)들이 수행된 후, 도 4e에서 도시된 패시베이션 코팅(120d)이 마스크층(110a)의 측벽과 공동(102)의 측벽 상에 선택적으로 형성된다. 일부 실시예들에서, 패시베이션 코팅(120a, 120b, 120c, 120d)의 물질은 C4F8을 포함한다.
도 2, 도 3c, 도 4d, 및 도 4e를 참조하면, 제2 사이클(C2)들을 포함하는 제1 단계 에칭 공정이 수행된 후, 반도체 기판(100)을 이방성 에칭하고 공동(102)의 바닥면의 거칠기를 증가시키기 위해 제3 사이클(C3)들을 포함하는 제2 단계 에칭 공정이 선택적으로 수행될 수 있다. 반도체 기판(100)은 제3 사이클(C3)들에 의해 추가로 에칭되기 때문에, 제3 사이클(C3)들은 제2 에칭 사이클들이다. 제3 사이클(C3)들 동안, 에칭 단계의 지속기간(E3)은 가변적이며 단계적으로 증가하고, 패시베이팅 단계의 지속기간(D3)은 일정하며, 패시베이팅 단계에 대한 에칭 단계의 제3 지속기간 비율(E3/D3)은 가변적이며 단계적으로 증가한다. 일부 실시예들에서, 제3 사이클(C3)들(즉, 제2 에칭 사이클들) 동안, 에칭 단계의 지속기간(E3)은 단계적으로 선형적 증가하고, 패시베이팅 단계의 지속기간(D3)은 일정하며, 제3 지속기간 비율(E3/D3)은 단계적으로 선형적 증가한다. 제3 지속기간 비율(E3/D3)은 가변적이고 X2에서 Y2까지 단계적으로 증가할 수 있고, X2와 Y2는 1보다 크고 제2 지속기간 비율보다 작다. 예를 들어, 제3 지속기간 비율(E3/D3)은 약 1.2 내지 약 1.35의 범위에 이를 수 있다.
도 3c에서 도시된 바와 같이, 각각의 제3 사이클(C3)들의 패시베이팅 단계 동안, 패시베이팅 가스(예컨대, C4F8 또는 다른 적절한 패시베이팅 가스)가 반응 챔버에 도입되고, 패시베이팅 가스의 유량은 약 150sccm 내지 약 250sccm의 범위(예컨대, 약 200sccm)에 이른다. 각각의 제3 사이클(C3)들의 에칭 단계 동안, 에칭 가스(예컨대, SF6 또는 다른 적절한 에칭 가스)가 반응 챔버에 도입되고, 에칭 가스의 유량은 약 200sccm 내지 약 300sccm의 범위(예컨대, 약 250sccm)에 이를 수 있다. 달리 말하면, 제3 사이클(C3)들을 수행할 때, 패시베이팅 가스와 에칭 가스가 교호적으로 반응 챔버에 도입된다. 일부 실시예들에서, 각각의 제3 사이클(C3)들의 패시베이팅 단계는 패시베이팅(P)만을 포함할 수 있고, 패시베이팅(P)의 지속기간은 약 1.5초 내지 약 2.5초의 범위 내에서 일정할 수 있고(예를 들어, 약 2초), 패시베이팅(P) 동안 반응 챔버에 인가되는 공정 압력은 약 15Torr 내지 약 25Torr의 범위에 이를 수 있다(예를 들어, 약 20Torr).
일부 실시예들에서, 제3 사이클(C3)들 동안, 각각의 에칭 단계는 부스팅(B2) 및 그 뒤를 따르는 메인 에칭(M)을 각각 포함할 수 있다. 부스팅(B2)의 지속기간은 약 0.5초 내지 약 1.5초의 범위 내에서 일정할 수 있고(예를 들어, 약 1초), 부스팅(B2) 동안 반응 챔버에 인가되는 공정 압력은 약 10Torr 내지 약 20Torr의 범위에 이를 수 있고(예를 들어, 약 15Torr), 메인 에칭(M)의 지속기간은 가변적일 수 있고 단계적으로 선형적 증가하며, 메인 에칭(M) 동안 반응 챔버에 인가되는 공정 압력은 약 20Torr 내지 약 25Torr의 범위에 이를 수 있다(예를 들어, 약 22Torr). 예를 들어, 메인 에칭(M)의 지속기간은 약 2.4초에서 약 2.7초까지 단계적으로 선형적 증가한다.
제3 사이클(C3)들의 패시베이팅 단계들을 수행할 때, 반응 챔버의 코일(즉, 상부 전극)에 인가되는 코일 RF 전력은 약 1600와트 내지 약 2000와트의 범위에 이른다(예를 들어, 약 1800와트). 제3 사이클(C3)들의 에칭 단계들을 수행할 때, 반응 챔버의 코일에 인가되는 코일 RF 전력은 약 2300와트 내지 약 2700와트의 범위에 이르며(예를 들어, 약 2500와트), 부스팅(B2) 동안 반응 챔버의 플래턴(즉, 하부 전극)에 인가되는 플래턴 RF 전력은 약 80와트 내지 약 120와트의 범위에 이르고(예를 들어, 약 100와트), 메인 에칭(M) 동안 반응 챔버의 플래턴(즉, 하부 전극)에 인가되는 플래턴 RF 전력은 약 85와트에서 약 87와트까지 단계적으로 선형적 증가할 수 있다. 또한, 플래턴은 약 350kHz 내지 약 450kHz의 범위(예컨대, 약 380kHz)의 저주파수에서 동작한다. 요약하면, 앞서 언급된 제1 사이클(C1)들과 제2 사이클(C2)들은 약 10MHz 내지 약 15MHz의 범위(예를 들어, 약 13.56MHz)의 고주파수 하에서 수행되고, 제3 사이클(C3)들은 고주파수보다 낮은, 약 350kHz 내지 약 450kHz의 범위(예를 들어, 약 380kHz)의 저주파수 하에서 수행된다.
도 1c에서 도시된 반도체 구조물에서는, 복수의 공동(102)이 반도체 기판(100)에서 형성될 수 있고, 공동(102)의 깊이 균일도가 제1 사이클(C1)들(즉, 사전 코팅 사이클들)에 의해 강화될 수 있다. 또한, 공동(102)의 바닥면의 거칠기는 제3 사이클(C3)들에 의해 증가되거나 또는 최적화될 수 있다.
도 5a 내지 도 5f는 본 발명개시의 일부 실시예들에 따른 공동 기판을 제조하는 방법의 단면도들을 개략적으로 도시한 것이다.
도 5a를 참조하면, 반도체 기판(100)이 제공되고, 반도체 기판(100) 상에 마스크 물질층(110)이 형성된다. 예를 들어, 반도체 기판(100)은 실리콘 기판 또는 다른 반도체 물질로 제조된 기판들을 포함할 수 있다. 반도체 기판(100) 상에 마스크 물질층(110)을 형성한 후, 마스크 물질층(110) 상에 패터닝된 포토레지스트층(PR1)이 형성되도록, 예컨대, 포토리소그래피 공정이 수행된다. 패터닝된 포토레지스트층(PR1)은 마스크 물질층(110)을 부분적으로 노출시키거나 또는 밖으로 드러내도록 하기 위한 적어도 하나의 또는 복수의 개구를 포함할 수 있다. 일부 실시예들에서, 마스크 물질층(110)은 반도체 기판(100)(예를 들어, 실리콘)의 물질에 대하여 높은 에칭 선택비를 갖는 실리콘 이산화물 또는 다른 물질을 포함할 수 있다.
도 5a와 도 5b를 참조하면, 패터닝된 포토레지스트층(PR1)을 마스크로서 사용함으로써, 반도체 기판(100)이 노출되어 반도체 기판(100) 상에 마스크층(110a)의 제1 패턴(P1)이 형성될 때 까지, 패터닝된 포토레지스트층(PR1)에 의해 덮히지 않거나 또는 밖으로 드러난 마스크 물질층(110)은 제거될 수 있다. 일부 실시예들에서, 마스크 물질층(110)은 에칭 공정을 통해 패터닝될 수 있다. 마스크층(110a)의 제1 패턴(P1)을 형성한 후, 패터닝된 포토레지스트층(PR1)을 벗겨낸다. 제1 패턴(P1)은 반도체 기판(100)에 대해 높은 에칭 선택비를 갖기 때문에, 제1 패턴(P1)은 패터닝된 하드 마스크층이다.
도 5c를 참조하면, 제1 패턴(P1)에 의해 밖으로 드러난 반도체 기판(100) 상에 마스크층(110a)의 제2 패턴(P2)이 형성된다. 제2 패턴(P2)과 제1 패턴(P1)은 서로 중첩되지 않는다. 예를 들어, 제2 패턴(P2)은 반도체 기판(100)의 최상면 상에 형성되고 제1 패턴(P1)에서 규정된 개구 내에 위치할 수 있다. 일부 실시예들에서, 제1 패턴(P1)과 제2 패턴(P2)은 상이한 물질로 제조되고, 마스크층(110a)의 제2 패턴(P2)은 패터닝된 포토레지스트층일 수 있다.
도 5d를 참조하면, 반도체 기판(100) 내의 제1 공동(102)과 제1 공동(102)에 의해 둘러싸인 제1 범프(BP1)를 형성하기 위해 이방성 에칭 공정이 수행된다. 제1 패턴(P1)과 제2 패턴(P2)을 포함하는 마스크층(110a)을 에칭 마스크로서 이용하여, 마스크층(110a)에 의해 밖으로 드러난 반도체 기판(100)을, 미리 정해진 깊이(D1)를 갖는 제1 공동(102) 및 마스크층(110a)의 제2 패턴(P2)에 의해 덮혀있는 제1 범프(BP1)가 형성될 때까지, 이방성 에칭한다. 일부 실시예들에서, 제1 공동(102)의 깊이(D1)와 제1 범프(BP1)의 높이는 약 9마이크로미터 내지 약 12마이크로미터의 범위에 이를 수 있다. 하지만, 제1 공동(102)의 깊이(D1)와 제1 범프(BP1)의 높이는 제한되지 않는다.
반도체 기판(100) 내에 제1 공동(102)을 형성하기 위한 상기 언급된 이방성 에칭 공정은 복수의 사이클들을 포함한다. 반도체 기판(100) 내에 제1 공동(102)을 형성하기 위한 사이클들의 레시피는, 예를 들어, 제1 단계 에칭 공정의 앞서 언급된 제2 사이클(C2)들(도 3b에서 도시됨)의 레시피와 동일하다. 따라서, 반도체 기판(100) 내에 제1 공동(102)을 형성하기 위한 사이클들의 레시피의 세부사항은 생략한다.
도 5e를 참조하면, 추가적으로 제1 범프(BP1)의 최상면을 밖으로 드러내기 위해 마스크층(110a)의 제2 패턴(P2)이 제1 범프(BP1)로부터 제거된다. 일부 실시예들에서, 마스크층(110a)의 제2 패턴(P2)(예를 들어, 패터닝된 포토레지스트층)은 애싱 또는 다른 적절한 공정에 의해 제거되거나 또는 벗겨질 수 있다.
도 5e와 도 5f를 참조하면, 제1 공동(102)(도 5e에서 도시됨)이 더 깊어져서 제2 공동(104)을 형성하고 제2 범프(BP2)가 제2 공동(104) 내에서 형성될 때 까지, 마스크층(110a)의 제1 패턴(P1)에 의해 밖으로 드러난 반도체 기판(100)이 이방성 에칭되도록, 다단계 이방성 에칭 공정이 반도체 기판(100)에 대해 수행된다. 마스크층(110a)의 제1 패턴(P1)을 에칭 마스크로서 이용하여, 제1 공동(102)과 제1 범프(BP1)를 갖는 반도체 기판(100)을, 미리 정해진 깊이(D1+D2)를 갖는 제2 공동(104)과 제2 범프(BP2)가 형성될 때까지 이방성 에칭한다. 일부 실시예들에서, 제2 공동(104)의 깊이(D1+D2)는 약 15마이크로미터 내지 약 25마이크로미터의 범위에 이를 수 있다. 그러나, 제2 공동(104)의 깊이(D1+D2)는 제한되지 않는다. 일부 실시예들에서, 제2 범프(BP2)의 높이와 제1 범프(BP1)의 높이(즉, D1)는 약 9마이크로미터 내지 약 12마이크로미터의 범위에 이를 수 있다.
제2 공동(104)과 제2 범프(BP2)를 형성하기 위한 다단계 에칭 공정은 도 2, 도 5e, 도 5f, 및 도 6a 내지 도 6e를 동반하여 상세하게 설명된다.
도 6a 내지 도 6e는 본 발명개시의 일부 실시예들에 따른 도 5e의 X 부분에서 도시된 제2 공동을 제조하는 방법의 단면도를 개략적으로 도시한 것이다.
도 2, 도 5e, 도 5f, 및 도 6a 내지 도 6e를 참조하면, 제2 공동(104)과 제2 범프(BP2)를 형성하기 위한 다단계 이방성 에칭 공정은 복수의 제1 사이클(C1)들을 수행하는 단계와 복수의 제2 사이클(C2)들을 수행하는 단계를 포함할 수 있고, 제2 사이클(C2)들은 제1 사이클(C1)들 이후에 반복 수행된다. 앞서 언급된 제1 및 제2 사이클(C1, C2)들은 이방성 에칭을 위한 플라즈마를 생성하기에 적절한 반응 챔버에서 수행된다. 제1 사이클(C1)들과 제2 사이클(C2)들 중의 각각의 하나의 사이클은 패시베이팅 단계 및 패시베이팅 단계 이후에 수행되는 에칭 단계를 각각 포함할 수 있다. 제1 사이클(C1)들 및 제2 사이클(C2)들을 수행한 후, 패시베이션 코팅이 제2 공동(104)의 측벽 및 에칭된 범프(BP)(도 6c 내지 도 6e에서 도시됨)의 측벽 상에 남아있을 수 있고, 따라서 제거 공정(R)이 수행되어 제2 공동(104)의 측벽 및 에칭된 범프(BP)의 측벽 상에 형성된 패시베이션 코팅을 제거할 수 있다. 예를 들어, 제1 사이클(C1)은 n1회 반복 수행될 수 있고, 제2 사이클(C2)은 n2회 반복 수행될 수 있다. 예를 들어, n1은 2 내지 4의 범위의 정수일 수 있고; n2는 2 내지 4의 범위의 정수일 수 있다. n1과 n2의 값은 제2 공동(104)의 깊이(D1+D2)에 따라 달라진다.
일부 대안적인 실시예들에서, 제2 공동(104)과 제2 범프(BP2)를 형성하기 위한 다단계 이방성 에칭 공정은 제2 사이클(C2)들 이후에 반복 수행되는 복수의 제3 사이클(C3)들을 더 포함할 수 있다. 앞서 언급된 제1, 제2, 및 제3 사이클들(C1, C2, C3)은 이방성 에칭을 위한 플라즈마를 생성하기에 적절한 반응 챔버에서 수행된다. 제1 사이클(C1)들, 제2 사이클(C2)들, 및 제3 사이클(C3)들 중의 각각의 하나의 사이클은 패시베이팅 단계 및 패시베이팅 단계 이후에 수행되는 에칭 단계를 각각 포함할 수 있다. 제1 사이클(C1)들, 제2 사이클(C2)들, 및 제3 사이클(C3)들을 수행한 후, 패시베이션 코팅이 제2 공동(104)의 측벽 및 에칭된 범프(BP)의 측벽 상에 남아있을 수 있고, 따라서 제거 공정(R)이 수행되어 제2 공동(104)의 측벽 및 에칭된 범프(BP)의 측벽 상에 형성된 패시베이션 코팅을 제거할 수 있다. 예를 들어, 제1 사이클(C1)은 n1회 반복 수행될 수 있고, 제2 사이클(C2)은 n2회 반복 수행될 수 있으며, 제3 사이클(C3)은 n3회 반복 수행될 수 있다. 예를 들어, n1은 2 내지 4의 범위의 정수일 수 있고; n2는 2 내지 4의 범위의 정수일 수 있으며, n3는 2 내지 4의 범위의 정수일 수 있다. n1, n2, 및 n3의 값은 제2 공동(104)의 깊이(D1+D2)에 따라 달라진다.
도 2, 도 3a, 및 도 6a를 참조하면, 패시베이션 코팅(120)이 제1 패턴(P1), 제1 범프(BP1), 및 반도체 기판(100) 상에서 컨포멀하게 형성되도록 사전 코팅 공정이 제1 사이클(C1)들에 의해 반도체 기판(100)과 마스크층(110a)의 제1 패턴(P1)에 대해 수행된다. 패시베이션 코팅(120)은 제1 사이클(C1)들에 의해 형성되기 때문에, 제1 사이클(C1)들은 사전 코팅 사이클들이다. 제1 사이클(C1)들 동안, 에칭 단계의 지속기간(E1)은 가변적이며 단계적으로 증가하고, 패시베이팅 단계의 지속기간(D1)은 가변적이며 단계적으로 감소하며, 패시베이팅 단계에 대한 에칭 단계의 제1 지속기간 비율(E1/D1)은 가변적이며 단계적으로 증가한다. 일부 실시예들에서, 제1 사이클(C1)들(즉, 사전 코팅 사이클들) 동안, 에칭 단계의 지속기간(E1)은 단계적으로 선형적 증가하고, 패시베이팅 단계의 지속기간(D1)은 단계적으로 선형적 감소하며, 제1 지속기간 비율(E1/D1)은 단계적으로 비선형적 증가한다. 제1 지속기간 비율(E1/D1)은 가변적이고 X1에서 Y1까지 단계적으로 증가할 수 있고, X1은 1미만(예컨대, 약 0.4))이며, Y1은 1초과 1.5미만이다.
도 3a에서 도시된 바와 같이, 각각의 제1 사이클(C1)들의 패시베이팅 단계 동안, 패시베이팅 가스(예컨대, C4F8)가 반응 챔버에 도입되고, 패시베이팅 가스의 유량은 약 200sccm 내지 약 300sccm의 범위(예컨대, 약 250sccm)에 이를 수 있다. 각각의 제1 사이클(C1)들의 에칭 단계 동안, 에칭 가스(예컨대, SF6)가 반응 챔버에 도입되고, 에칭 가스의 유량은 약 350sccm 내지 약 450sccm의 범위(예컨대, 약 400sccm)에 이를 수 있다. 달리 말하면, 제1 사이클(C1)들을 수행할 때, 패시베이팅 가스와 에칭 가스가 교호적으로 반응 챔버에 도입된다. 일부 실시예들에서, 각각의 제1 사이클(C1)들의 패시베이팅 단계는 부스팅(B1) 및 그 뒤를 따르는 패시베이팅(P)을 포함할 수 있고, 부스팅(B1)의 지속기간은 약 0.3초 내지 약 0.7초의 범위에 이를 수 있고(예를 들어, 약 0.5초), 부스팅(B1) 동안 반응 챔버에 인가되는 공정 압력은 약 35Torr 내지 약 45Torr의 범위에 이를 수 있고(예를 들어, 약 40Torr), 패시베이팅(P)의 지속기간은 약 5초에서 약 2초까지 단계적으로 선형적 감소하고, 패시베이팅(P) 동안 반응 챔버에 인가되는 공정 압력은 약 75Torr 내지 약 85Torr의 범위에 이를 수 있다(예를 들어, 약 80Torr).
일부 실시예들에서, 제1 사이클(C1)들 중 맨 앞의 사이클들(예를 들어, 처음 3개 사이클들) 동안, 각각의 에칭 단계는 각각 부스팅(B2)만을 포함할 수 있고, 부스팅(B2)의 지속기간은 가변적일 수 있고 약 2초에서 약 2.5초까지 단계적으로 증가한다. 부스팅(B2)은 반도체 기판(100)과 제1 패턴(P1)의 최상면 상에 형성된 패시베이션 코팅(120)의 부분들을 적어도 부분적으로 제거하는데 사용될 수 있고, 제1 패턴(P1)의 측벽 상에 형성된 패시베이션 코팅(120)의 부분들은 부스팅(B2)에 의해 제거되지 않는다. 예를 들어, 제1 사이클(C1)들의 부스팅(B2) 동안, 반응 챔버에서 생성된 플라즈마에 의해 제공되는 이온 충격은 반도체 기판(100) 및 제1 패턴(P1)의 최상면 상에 형성된 패시베이션 코팅(120)의 부분들을 제거하는데 사용된다. 제1 패턴(P1)의 측벽 상에 형성된 패시베이션 코팅(120)의 부분들은 플라즈마에 의해 제공된 이온 충격에 의해 제거되지 않는다. 제1 사이클(C1)들 중 맨 앞의 단계들(예컨대, 처음 3개 단계들)을 수행한 후, 반도체 기판(100)과 제1 범프(BP1)는 사전 코팅(즉, 패시베이션 코팅(120))의 보호로 인해 에칭되지 않을 수 있다.
도 3a, 도 6b, 및 도 6c를 참조하면, 제1 사이클(C1)들 중 나머지 단계들(예컨대, 제4 및 제5 단계들) 동안, 각각의 에칭 단계는 부스팅(B2) 및 그 뒤를 따르는 메인 에칭(M)을 각각 포함할 수 있다. 부스팅(B2)의 지속기간은 약 2초 내지 약 3초의 범위 내에서 일정할 수 있고(예를 들어, 약 2.5초), 부스팅(B2) 동안 반응 챔버에 인가되는 공정 압력은 약 20Torr 내지 약 30Torr의 범위에 이를 수 있고(예를 들어, 약 25Torr), 메인 에칭(M)의 지속기간은 가변적일 수 있고 단계적으로 선형적 증가하며, 메인 에칭(M) 동안 반응 챔버에 인가되는 공정 압력은 약 75Torr 내지 약 85Torr의 범위에 이를 수 있다(예를 들어, 약 80Torr). 도 3a에서 도시된 바와 같이, 제1 사이클(C1)들 중 나머지 단계들(예컨대, 제4 단계와 제5 단계)을 수행한 후, 반도체 기판(100) 및 제1 패턴(P1)의 최상면 상에 형성된 패시베이션 코팅(120)의 부분들은 제거될 수 있고, 제1 패턴(P1)의 측벽과 제1 범프(BP1)의 측벽 상에 패시베이션 코팅(120a)이 형성된다. 도 6c에서 도시된 바와 같이, 제1 사이클(C1)들 중 나머지 단계들(예컨대, 제4 단계와 제5 단계)을 수행한 후, 에칭된 범프(BP)를 형성하도록 반도체 기판(100)과 제1 범프(BP1)는 약간 에칭될 수 있고, 에칭된 범프(BP)의 최상면은 제1 패턴(P1)의 바닥면보다 낮다.
일부 실시예들에서, 제1 사이클(C1)들에서의 각각의 에칭 단계의 부스팅(B2) 동안, 산소 가스(O2)가 반응 챔버에 추가로 도입될 수 있고, 산소 가스의 유량은 약 45sccm 내지 약 55sccm의 범위에 이를 수 있다(예를 들어, 약 50sccm). 또한, 제1 사이클(C1)들에서의 각각의 에칭 단계의 메인 에칭(M) 동안, 산소 가스가 반응 챔버에 추가로 도입될 수 있고, 산소 가스의 유량은 약 0.5sccm 내지 약 1.5sccm의 범위에 이를 수 있다(예를 들어, 약 1sccm).
제1 사이클(C1)들의 패시베이팅 단계들을 수행할 때, 반응 챔버의 코일(즉, 상부 전극)에 인가되는 코일 고주파(RF) 전력은 약 1800와트 내지 약 2200와트의 범위에 이른다(예를 들어, 약 2000와트). 제1 사이클(C1)들의 에칭 단계들을 수행할 때, 반응 챔버의 코일에 인가되는 코일 RF 전력은 약 2300와트 내지 약 2700와트의 범위에 이르고(예를 들어, 약 2500와트), 부스팅(B2) 동안 반응 챔버의 플래턴(즉, 하부 전극)에 인가되는 플래턴 RF 전력은 약 100와트 내지 약 150와트의 범위에 이르고(예를 들어, 약 125와트), 메인 에칭(M) 동안 반응 챔버의 플래턴(즉, 하부 전극)에 인가되는 플래턴 RF 전력은 약 15와트 내지 약 25와트의 범위에 이른다(예를 들어, 약 20와트). 또한, 플래턴은 10MHz 내지 15MHz의 범위(예컨대, 약 13.56MHz)의 고주파수에서 동작한다.
제1 사이클(C1)들이 수행된 후, 도 6b에서 도시된 패시베이션 코팅(120a)이 제1 패턴(P1)의 측벽 상에 선택적으로 형성된다. 일부 실시예들에서, 패시베이션 코팅(120 또는 120a)의 물질은 C4F8을 포함할 수 있다.
도 2, 도 3b, 및 도 6d 내지 도 6e를 참조하면, 제1 패턴(P1)에 의해 밖으로 드러난 반도체 기판(100)과 에칭된 범프(BP)를 이방성 에칭하기 위해 제2 사이클(C2)들을 포함하는 제1 단계 에칭 공정이 수행된다. 반도체 기판(100)과 에칭된 범프(BP)는 제2 사이클(C2)들에 의해 에칭되기 때문에, 제2 사이클(C2)들은 제1 에칭 사이클들이다. 제2 사이클(C2)들 동안, 에칭 단계의 지속기간(E2), 패시베이팅 단계의 지속기간(D2), 및 패시베이팅 단계에 대한 에칭 단계의 제2 지속기간 비율(E2/D2)은 일정하다. 일부 실시예들에서, 제1 지속기간 비율(E1/D1)은 제2 지속기간 비율(E2/D2)보다 작다. 예를 들어, 제2 지속기간 비율(E2/D2)은 약 1.4 내지 약 1.6의 범위에 이를 수 있다.
도 3b에서 도시된 바와 같이, 각각의 제2 사이클(C2)들의 패시베이팅 단계 동안, 패시베이팅 가스(예컨대, C4F8)가 반응 챔버에 도입되고, 패시베이팅 가스의 유량은 약 200sccm 내지 약 300sccm의 범위(예컨대, 약 250sccm)에 이를 수 있다. 각각의 제2 사이클(C2)들의 에칭 단계 동안, 에칭 가스(예컨대, SF6)가 반응 챔버에 도입되고, 에칭 가스의 유량은 약 350sccm 내지 약 450sccm의 범위(예컨대, 약 400sccm)에 이를 수 있다. 달리 말하면, 제2 사이클(C2)들을 수행할 때, 패시베이팅 가스와 에칭 가스가 교호적으로 반응 챔버에 도입된다. 일부 실시예들에서, 각각의 제2 사이클(C2)들의 패시베이팅 단계는 부스팅(B1) 및 그 뒤를 따르는 패시베이팅(P)을 포함할 수 있고, 부스팅(B1)의 지속기간은 0.3초 내지 약 0.7초의 범위에 이를 수 있고(예를 들어, 약 0.5초), 부스팅(B1) 동안 반응 챔버에 인가되는 공정 압력은 약 35Torr 내지 약 45Torr의 범위에 이를 수 있고(예를 들어, 약 40Torr), 패시베이팅(P)의 지속기간은 1.5초 내지 2.5초의 범위에 이르고(예를 들어, 약 2초), 패시베이팅(P) 동안 반응 챔버에 인가되는 공정 압력은 약 75Torr 내지 약 85Torr의 범위에 이를 수 있다(예를 들어, 약 80Torr).
일부 실시예들에서, 각각의 제2 사이클(C2)들의 에칭 단계는 부스팅(B2) 및 그 뒤를 따르는 메인 에칭(M)을 포함할 수 있다. 부스팅(B2)의 지속기간은 약 2초 내지 약 3초의 범위 내에서 일정할 수 있고(예를 들어, 약 2.5초), 부스팅(B2) 동안 반응 챔버에 인가되는 공정 압력은 약 20Torr 내지 약 30Torr의 범위에 이를 수 있고(예를 들어, 약 25Torr), 메인 에칭(M)의 지속기간은 약 0.3초 내지 약 0.7초의 범위 내에서 일정할 수 있고(예를 들어, 약 0.5초), 메인 에칭(M) 동안 반응 챔버에 인가되는 공정 압력은 약 75Torr 내지 약 85Torr의 범위에 이를 수 있다(예를 들어, 약 80Torr).
부스팅(B2)은 반도체 기판(100)의 제1 공동(102)의 바닥면 및 제1 패턴(P1)의 최상면 상에 형성된 패시베이션 코팅(120b)의 부분들을 제거하는데 사용될 수 있다. 제1 공동(102)의 측벽, 에칭된 범프(BP)의 측벽, 및 제1 패턴(P1)의 측벽 상에 형성된 패시베이션 코팅(120b)의 부분들은 부스팅(B2)에 의해 제거되지 않는다. 예를 들어, 제2 사이클(C2)들의 부스팅(B2) 동안, 반응 챔버에서 생성된 플라즈마에 의해 제공되는 이온 충격은, 패시베이션 코팅(120b)이 제1 공동(102)의 측벽, 에칭된 범프(BP)의 측벽, 및 제1 패턴(P1)의 측벽 상에 형성되도록, 패시베이션 코팅(120b)의 부분들을 제거하는데 사용된다. 제2 사이클(C2)들의 메인 에칭(M)은 도 6d에서 도시된 바와 같이, 제1 공동(102)이 깊어지도록 반도체 기판(100)을 에칭하는데 사용될 수 있다.
일부 실시예들에서, 제2 사이클(C2)들에서의 각각의 에칭 단계의 부스팅(B2) 동안, 산소 가스(O2)가 반응 챔버에 추가로 도입될 수 있고, 산소 가스의 유량은 약 45sccm 내지 약 55sccm의 범위에 이를 수 있다(예를 들어, 약 50sccm). 또한, 제2 사이클(C2)들에서의 각각의 에칭 단계의 메인 에칭(M) 동안, 산소 가스가 반응 챔버에 추가로 도입될 수 있고, 산소 가스의 유량은 약 0.5sccm 내지 약 1.5sccm의 범위에 이를 수 있다(예를 들어, 약 1sccm).
제2 사이클(C2)들의 패시베이팅 단계들을 수행할 때, 반응 챔버의 코일(즉, 상부 전극)에 인가되는 코일 RF 전력은 약 1800와트 내지 약 2200와트의 범위에 이른다(예를 들어, 약 2000와트). 제2 사이클(C2)들의 에칭 단계들을 수행할 때, 반응 챔버의 코일에 인가되는 코일 RF 전력은 약 2300와트 내지 약 2700와트의 범위에 이르고(예를 들어, 약 2500와트), 부스팅(B2) 동안 반응 챔버의 플래턴(즉, 하부 전극)에 인가되는 플래턴 RF 전력은 약 100와트 내지 약 150와트의 범위에 이르고(예를 들어, 약 125와트), 메인 에칭(M) 동안 반응 챔버의 플래턴(즉, 하부 전극)에 인가되는 플래턴 RF 전력은 약 15와트 내지 약 25와트의 범위에 이른다(예를 들어, 약 20와트). 또한, 플래턴은 10MHz 내지 15MHz의 범위(예컨대, 약 13.56MHz)의 고주파수에서 동작한다.
제2 사이클(C2)들이 수행된 후, 도 6e에서 도시된 패시베이션 코팅(120b)이 제1 패턴의 측벽, 에칭된 범프(BP)의 측벽, 및 제1 공동(102)의 측벽 상에 선택적으로 형성된다. 일부 실시예들에서, 패시베이션 코팅(120a 및 120b)의 물질은 C4F8을 포함할 수 있다.
도 2, 도 3c, 도 5f, 도 6d, 및 도 6e를 참조하면, 제2 사이클(C2)들을 포함하는 제1 단계 에칭 공정이 수행된 후, 반도체 기판(100) 및 에칭된 범프(BP)를 이방성 에칭하고 제2 공동(104)(도 5f에서 도시됨)의 바닥면의 거칠기를 증가시키기 위해 제3 사이클(C3)들을 포함하는 제2 단계 에칭 공정이 선택적으로 수행될 수 있다. 반도체 기판(100) 및 에칭된 범프(BP)는 제3 사이클(C3)들에 의해 추가로 에칭되기 때문에, 제3 사이클(C3)들은 제2 에칭 사이클들이다. 제3 사이클(C3)들 동안, 에칭 단계의 지속기간(E3)은 가변적이며 단계적으로 증가하고, 패시베이팅 단계의 지속기간(D3)은 일정하며, 패시베이팅 단계에 대한 에칭 단계의 제3 지속기간 비율(E3/D3)은 가변적이며 단계적으로 증가한다. 일부 실시예들에서, 제3 사이클(C3)들(즉, 제2 에칭 사이클들) 동안, 에칭 단계의 지속기간(E3)은 단계적으로 선형적 증가하고, 제3 지속기간 비율(E3/D3)은 단계적으로 선형적 증가한다. 제3 지속기간 비율(E3/D3)은 가변적이고 X2에서 Y2까지 단계적으로 증가할 수 있고, X2와 Y2는 1보다 크고 제2 지속기간 비율보다 작다. 예를 들어, 제3 지속기간 비율(E3/D3)은 약 1.2 내지 약 1.35의 범위에 이를 수 있다.
도 3c에서 도시된 바와 같이, 각각의 제3 사이클(C3)들의 패시베이팅 단계 동안, 패시베이팅 가스(예컨대, C4F8)가 반응 챔버에 도입되고, 패시베이팅 가스의 유량은 약 150sccm 내지 약 250sccm의 범위(예컨대, 약 200sccm)에 이른다. 각각의 제3 사이클(C3)들의 에칭 단계 동안, 에칭 가스(예컨대, SF6)가 반응 챔버에 도입되고, 에칭 가스의 유량은 약 200sccm 내지 약 300sccm의 범위(예컨대, 약 250sccm)에 이를 수 있다. 달리 말하면, 제3 사이클(C3)들을 수행할 때, 패시베이팅 가스와 에칭 가스가 교호적으로 반응 챔버에 도입된다. 일부 실시예들에서, 각각의 제3 사이클(C3)들의 패시베이팅 단계는 패시베이팅(P)만을 포함할 수 있고, 패시베이팅(P)의 지속기간은 약 1.5초 내지 약 2.5초의 범위 내에서 일정할 수 있고(예를 들어, 약 2초), 패시베이팅(P) 동안 반응 챔버에 인가되는 공정 압력은 약 15Torr 내지 약 25Torr의 범위에 이를 수 있다(예를 들어, 약 20Torr).
일부 실시예들에서, 제3 사이클(C3)들 동안, 각각의 에칭 단계는 부스팅(B2) 및 그 뒤를 따르는 메인 에칭(M)을 각각 포함할 수 있다. 부스팅(B2)의 지속기간은 약 0.5초 내지 약 1.5초의 범위 내에서 일정할 수 있고(예를 들어, 약 1초), 부스팅(B2) 동안 반응 챔버에 인가되는 공정 압력은 약 10Torr 내지 약 20Torr의 범위에 이를 수 있고(예를 들어, 약 15Torr), 메인 에칭(M)의 지속기간은 가변적일 수 있고 단계적으로 선형적 증가하며, 메인 에칭(M) 동안 반응 챔버에 인가되는 공정 압력은 약 20Torr 내지 약 25Torr의 범위에 이를 수 있다(예를 들어, 약 22Torr). 예를 들어, 메인 에칭(M)의 지속기간은 약 2.4초에서 약 2.7초까지 단계적으로 선형적 증가할 수 있다.
제3 사이클(C3)들의 패시베이팅 단계들을 수행할 때, 반응 챔버의 코일(즉, 상부 전극)에 인가되는 코일 RF 전력은 약 1600와트 내지 약 2000와트의 범위에 이른다(예를 들어, 약 1800와트). 제3 사이클(C3)들의 에칭 단계들을 수행할 때, 반응 챔버의 코일에 인가되는 코일 RF 전력은 약 2300와트 내지 약 2700와트의 범위에 이르며(예를 들어, 약 2500와트), 부스팅(B2) 동안 반응 챔버의 플래턴(즉, 하부 전극)에 인가되는 플래턴 RF 전력은 약 80와트 내지 약 120와트의 범위에 이르고(예를 들어, 약 100와트), 메인 에칭(M) 동안 반응 챔버의 플래턴(즉, 하부 전극)에 인가되는 플래턴 RF 전력은 약 85와트에서 약 87와트까지 단계적으로 선형적 증가할 수 있다. 또한, 플래턴은 약 350kHz 내지 약 450kHz의 범위(예컨대, 약 380kHz)의 저주파수에서 동작한다. 요약하면, 앞서 언급된 제1 사이클(C1)들과 제2 사이클(C2)들은 약 10MHz 내지 약 15MHz의 범위(예를 들어, 약 13.56MHz)의 고주파수 하에서 수행되고, 제3 사이클(C3)들은 고주파수보다 낮은, 약 350kHz 내지 약 450kHz의 범위(예를 들어, 약 380kHz)의 저주파수 하에서 수행된다.
도 5f에서 도시된 공동 기판에서, 반도체 기판(100) 내에 복수의 제2 공동(104)이 형성될 수 있으며, 제2 공동(104)의 깊이 균일도 및 제2 범프(BP2)의 프로파일이 제1 사이클(C1)들(즉, 사전 코팅 사이클들) 및 제2 사이클(C2)들에 의해 강화될 수 있다. 또한, 제2 공동(104)의 바닥면의 거칠기는 제3 사이클(C3)들에 의해 증가되거나 또는 최적화될 수 있다.
도 7a 내지 도 7c는 공동 기판, 마이크로전기기계 시스템(microelectromechanical system; MEMS) 기판, 및 제어 회로를 포함하는 MEMS 디바이스를 제조하는 방법의 단면도들을 개략적으로 도시한 것이다.
도 7a를 참조하면, 공동 기판(200)과, 적어도 하나 또는 복수의 이동부(310, 320)를 포함하는 MEMS 기판(300)이 제공된다. 공동 기판(200)은 도 5a 내지 도 5f에서 도시된 공정에 의해 형성된다. 공동 기판(200)은 공동(104)과 범프(BP2)를 갖는 기판(100)을 포함하며, 이동부(310, 320)는 MEMS 기판(300)에 대해 이동가능하다. 일부 실시예들에서, 이동부(310, 320)는 예를 들어, 가속도계 또는 자이로미터의 일부일 수 있다.
도 7b를 참조하면, MEMS 기판(300)이 공동 기판(200)에 접합된다. 일부 실시예들에서, 공동 기판(200)과 MEMS 기판(300)은 예를 들어, 웨이퍼 형태로 형성되고, 공동 기판(200)과 MEMS 기판(300)은 웨이퍼 레벨 접합 공정을 통해 서로 접합될 수 있다. 공동 기판(200)과 MEMS 기판(300)이 접합된 후, 제어 회로(400)가 제공된다. 예를 들어, 제어 회로(400)는 웨이퍼 형태로 형성된다.
도 7c를 참조하면, 제어 회로(400)는 MEMS 기판(300)에 전기적으로 연결되도록 MEMS 기판(300)에 접합된다. 제어 회로(400)가 MEMS 기판(300)에 접합되고 MEMS 기판(300)에 전기적으로 연결된 후, MEMS 디바이스가 본질적으로 완성된다. 도 7c에서 도시된 바와 같이, MEMS 기판(300)은 공동 기판(200)과 제어 회로(400) 사이에서 샌드위치된다. 일부 실시예들에서, 공동 기판(200), MEMS 기판(300), 및 제어 회로(400)는 예를 들어, 모두 웨이퍼 형태로 형성되고, 공동 기판(200), MEMS 기판(300), 및 제어 회로(400)는 웨이퍼 레벨 접합 공정을 통해 서로 접합될 수 있다.
MEMS 디바이스에서, 공동 기판(200)의 공동(104) 내로 이동부(310, 320)가 이동할 때, 이동부(310, 320)의 움직임은 공동 기판(200)의 범프(BP2)에 의해 제약을 받거나 정지될 수 있다. 따라서, 범프(BP2)는 이동부(310, 320)에 대한 스토퍼(stopper)로서 기능한다. MEMS 디바이스에서, 공동(104)의 깊이 균일도 및 범프(BP2)의 프로파일은 제1 사이클(C1)들(즉, 사전 코팅 사이클들) 및 제2 사이클(C2)들에 의해 강화될 수 있다. 또한, 제3 사이클(C3)들에 의해 공동(102)의 바닥부의 거칠기가 증가될 수 있기 때문에, 범프(BP2)와 이동부(310, 320) 간에 발생되는 반데르발스 힘은 최소화될 수 있다. 따라서, 이동부(310, 320)의 정지마찰(stiction)이 개선되거나 방지될 수 있다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 반도체 구조물을 제조하는 방법에 있어서,
반도체 기판 상에 마스크층을 형성하는 단계; 및
상기 반도체 기판 내에 공동(cavity)이 형성될 때까지 상기 마스크층에 의해 밖으로 드러난 상기 반도체 기판을 이방성 에칭하는 단계를 포함하고, 상기 마스크층에 의해 밖으로 드러난 상기 반도체 기판을 이방성 에칭하는 단계는 복수의 제1 사이클들을 수행하는 단계와, 상기 제1 사이클들을 수행한 후 복수의 제2 사이클들을 수행하는 단계를 포함하고, 상기 제1 사이클들과 상기 제2 사이클들 중의 각각의 사이클들은 패시베이팅 단계를 수행하는 것과 상기 패시베이팅 단계를 수행한 후 에칭 단계를 수행하는 것을 각각 포함하고,
상기 제1 사이클들 동안, 상기 패시베이팅 단계에 대한 상기 에칭 단계의 제1 지속기간 비율은 가변적이며 단계적으로 증가하며,
상기 제2 사이클들 동안, 상기 패시베이팅 단계에 대한 상기 에칭 단계의 제2 지속기간 비율은 일정하고, 상기 제1 지속기간 비율은 상기 제2 지속기간 비율보다 작은 것인 반도체 구조물을 제조하는 방법.
실시예 2. 실시예 1에 있어서, 상기 제1 지속기간 비율은 단계적으로 비선형적 증가하는 것인 반도체 구조물을 제조하는 방법.
실시예 3. 실시예 1에 있어서, 상기 제1 지속기간 비율은 X1에서 Y1까지 단계적으로 증가하고, X1은 1보다 작고, Y1은 1보다 크고 상기 제2 지속기간 비율보다 작은 것인 반도체 구조물을 제조하는 방법.
실시예 4. 실시예 1에 있어서, 상기 마스크층에 의해 밖으로 드러난 상기 반도체 기판을 이방성 에칭하는 단계는 상기 제2 사이클들을 수행한 후 복수의 제3 사이클들을 수행하는 단계를 더 포함하고, 상기 제3 사이클들 중의 각각의 사이클은 패시베이팅 단계를 수행하는 것과 상기 패시베이팅 단계를 수행한 후 에칭 단계를 수행하는 것을 각각 포함하고,
상기 제3 사이클들 동안, 상기 패시베이팅 단계에 대한 상기 에칭 단계의 제3 지속기간 비율은 가변적이며 단계적으로 증가하는 것인 반도체 구조물을 제조하는 방법.
실시예 5. 실시예 4에 있어서, 상기 제3 지속기간 비율은 단계적으로 선형적 증가하는 것인 반도체 구조물을 제조하는 방법.
실시예 6. 실시예 4에 있어서, 상기 제3 지속기간 비율은 가변적이고 X2에서 Y2까지 단계적으로 증가하며, X2와 Y2는 1보다 크고 상기 제2 지속기간 비율보다 작은 것인 반도체 구조물을 제조하는 방법.
실시예 7. 실시예 4에 있어서, 상기 제1 사이클들과 상기 제2 사이클들은 플래턴(platen)이 제1 주파수에서 동작할 때 수행되며, 상기 제3 사이클들은 상기 제1 주파수보다 낮은 제2 주파수에서 플래턴이 동작할 때 수행되는 것인 반도체 구조물을 제조하는 방법.
실시예 8. 반도체 구조물을 제조하는 방법에 있어서,
제1 패턴과 제2 패턴을 포함하는 마스크층을 반도체 기판 상에 형성하는 단계;
제1 공동 및 상기 제2 패턴에 의해 덮혀진 제1 범프가 형성될 때까지 상기 마스크층에 의해 밖으로 드러난 상기 반도체 기판을 이방성 에칭하는 단계;
상기 마스크층의 상기 제2 패턴을 상기 제1 범프로부터 제거하는 단계; 및
상기 제1 공동이 깊어져서 제2 공동을 형성하고 상기 제2 공동 내에서 제2 범프가 형성될 때까지 상기 마스크층의 상기 제1 패턴에 의해 밖으로 드러난 상기 반도체 기판을 이방성 에칭하는 단계를 포함하고, 상기 마스크층의 상기 제1 패턴에 의해 밖으로 드러난 상기 반도체 기판을 이방성 에칭하는 단계는 복수의 사이클들을 수행하는 단계를 포함하고, 상기 복수의 사이클들은 패시베이팅 단계를 수행하는 것과, 상기 패시베이팅 단계를 수행한 후 에칭 단계를 수행하는 것을 포함하고,
제1 횟수의 상기 복수의 사이클들 동안, 상기 패시베이팅 단계에 대한 상기 에칭 단계의 제1 지속기간 비율은 가변적이며 단계적으로 증가하며,
제2 횟수의 상기 복수의 사이클들 동안, 상기 패시베이팅 단계에 대한 상기 에칭 단계의 제2 지속기간 비율은 일정하고, 상기 제1 지속기간 비율은 상기 제2 지속기간 비율보다 작은 것인 반도체 구조물을 제조하는 방법.
실시예 9. 실시예 8에 있어서, 상기 마스크층의 상기 제1 패턴은 패터닝된 하드 마스크층을 포함하고, 상기 마스크층의 상기 제2 패턴은 패터닝된 포토레지스트층을 포함하고, 상기 제1 패턴과 상기 제2 패턴을 포함하는 상기 마스크층을 상기 반도체 기판 상에 형성하는 단계는,
상기 반도체 기판 상에 하드 마스크 물질층을 형성하는 단계;
상기 하드 마스크 물질층을 패터닝하여 상기 반도체 기판 상에 상기 패터닝된 하드 마스크층을 형성하는 단계; 및
상기 패터닝된 하드 마스크층에 의해 밖으로 드러난 상기 반도체 기판 상에 상기 패터닝된 포토레지스트층을 형성하는 단계를 포함한 것인 반도체 구조물을 제조하는 방법.
실시예 10. 실시예 8에 있어서, 상기 제1 지속기간 비율은 단계적으로 비선형적 증가하는 것인 반도체 구조물을 제조하는 방법.
실시예 11. 실시예 8에 있어서, 상기 제1 지속기간 비율은 가변적이고 X1에서 Y1까지 단계적으로 증가하고, X1은 1보다 작고, Y1은 1보다 크고 상기 제2 지속기간 비율보다 작은 것인 반도체 구조물을 제조하는 방법.
실시예 12. 실시예 8에 있어서, 상기 제1 패턴에 의해 밖으로 드러난 상기 반도체 기판을 이방성 에칭하는 단계는 제2 횟수의 상기 복수의 사이클들을 수행한 후에 수행되는 제3 횟수의 상기 복수의 사이클들을 수행하는 단계를 포함하며,
제3 횟수의 상기 복수의 사이클들 동안, 상기 패시베이팅 단계에 대한 상기 에칭 단계의 제3 지속기간 비율은 가변적이며 단계적으로 증가하는 것인 반도체 구조물을 제조하는 방법.
실시예 13. 실시예 12에 있어서, 상기 제3 지속기간 비율은 단계적으로 선형적 증가하는 것인 반도체 구조물을 제조하는 방법.
실시예 14. 실시예 12에 있어서, 상기 제3 지속기간 비율은 가변적이고 X2에서 Y2까지 단계적으로 증가하며, X2와 Y2는 1보다 크고 상기 제2 지속기간 비율보다 작은 것인 반도체 구조물을 제조하는 방법.
실시예 15. 실시예 12에 있어서, 제1 횟수의 상기 복수의 사이클들과 제2 횟수의 상기 복수의 사이클들은 플래턴이 제1 주파수에서 동작할 때 수행되며, 제3 횟수의 상기 복수의 사이클들은 상기 제1 주파수보다 낮은 제2 주파수에서 플래턴이 동작할 때 수행되는 것인 반도체 구조물을 제조하는 방법.
실시예 16. MEMS 디바이스를 제조하는 방법에 있어서,
제1 패턴과 제2 패턴을 포함하는 마스크층을 반도체 기판 상에 형성하는 단계;
제1 공동 및 상기 제2 패턴에 의해 덮혀진 제1 범프가 형성될 때까지 상기 마스크층에 의해 밖으로 드러난 상기 반도체 기판을 이방성 에칭하는 단계;
상기 마스크층의 상기 제2 패턴을 상기 제1 범프로부터 제거하는 단계; 및
상기 제1 공동이 깊어져서 제2 공동을 형성하고 상기 제2 공동 내에서 제2 범프가 형성될 때까지 상기 마스크층의 상기 제1 패턴에 의해 밖으로 드러난 상기 반도체 기판을 이방성 에칭하는 단계를 포함하고, 상기 마스크층의 상기 제1 패턴에 의해 밖으로 드러난 상기 반도체 기판을 이방성 에칭하는 단계는 복수의 사전 코팅 사이클들, 상기 사전 코팅 사이클들 이후에 수행되는 복수의 제1 에칭 사이클들, 및 상기 제1 에칭 사이클들 이후에 수행되는 복수의 제2 에칭 사이클들을 포함하고, 상기 사전 코팅 사이클들, 상기 제1 에칭 사이클들, 및 상기 제2 에칭 사이클들 중의 각각의 사이클은 패시베이팅 단계 및 상기 패시베이팅 단계 이후에 수행되는 에칭 단계를 각각 포함하고,
상기 사전 코팅 사이클들 동안, 상기 에칭 단계의 지속기간은 가변적이며 단계적으로 증가하고, 상기 패시베이팅 단계의 지속기간은 가변적이며 단계적으로 감소하고,
상기 제1 에칭 사이클들 동안, 상기 에칭 단계의 지속기간과 상기 패시베이팅 단계의 지속기간은 일정하고,
상기 제2 에칭 사이클들 동안, 상기 에칭 단계의 지속기간은 가변적이며 단계적으로 증가하고, 상기 패시베이팅 단계의 지속기간은 일정하며,
상기 패시베이팅 단계에 대한 상기 에칭 단계의 제2 지속기간 비율은 상기 패시베이팅 단계에 대한 상기 에칭 단계의 제1 지속기간 비율 및 상기 패시베이팅 단계에 대한 상기 에칭 단계의 제3 지속기간 비율보다 큰 것인 MEMS 디바이스를 제조하는 방법.
실시예 17. 실시예 16에 있어서,
상기 사전 코팅 사이클들 동안, 상기 에칭 단계의 지속기간은 단계적으로 선형적 증가하고, 상기 패시베이팅 단계의 지속기간은 단계적으로 선형적 감소하고, 상기 제1 지속기간 비율은 단계적으로 비선형적 증가하고,
상기 제2 에칭 사이클들 동안, 상기 에칭 단계의 지속기간은 단계적으로 선형적 증가하고, 상기 패시베이팅 단계의 지속기간은 일정하며, 상기 제3 지속기간 비율은 단계적으로 선형적 증가하는 것인 MEMS 디바이스를 제조하는 방법.
실시예 18. 실시예 16에 있어서, 상기 제1 지속기간 비율은 가변적이고 X1에서 Y1까지 단계적으로 증가하고, X1은 1보다 작고, Y1은 1보다 크고 상기 제2 지속기간 비율보다 작은 것인 MEMS 디바이스를 제조하는 방법.
실시예 19. 실시예 16에 있어서, 상기 제3 지속기간 비율은 가변적이고 X2에서 Y2까지 단계적으로 증가하며, X2와 Y2는 1보다 크고 상기 제2 지속기간 비율보다 작은 것인 MEMS 디바이스를 제조하는 방법.
실시예 20. 실시예 16에 있어서, 상기 사전 코팅 사이클들과 상기 제1 에칭 사이클들은 플래턴이 제1 주파수에서 동작할 때 수행되며, 상기 제2 에칭 사이클들은 상기 제1 주파수보다 낮은 제2 주파수에서 플래턴이 동작할 때 수행되는 것인 MEMS 디바이스를 제조하는 방법.
실시예 21. 실시예 16에 있어서, 상기 제2 지속기간 비율은 일정하며, 상기 제1 지속기간 비율과 상기 제3 지속기간 비율은 가변적이며 단계적으로 증가하는 것인 MEMS 디바이스를 제조하는 방법.
실시예 22. 실시예 16에 있어서, 상기 사전 코팅 사이클들 동안, 상기 패시베이팅 단계의 지속기간은 가변적이며 단계적으로 감소하는 것인 MEMS 디바이스를 제조하는 방법.

Claims (10)

  1. 반도체 구조물을 제조하는 방법에 있어서,
    반도체 기판 상에 마스크층을 형성하는 단계; 및
    상기 반도체 기판 내에 공동(cavity)이 형성될 때까지 상기 마스크층에 의해 밖으로 드러난 상기 반도체 기판을 이방성 에칭하는 단계
    를 포함하고,
    상기 마스크층에 의해 밖으로 드러난 상기 반도체 기판을 이방성 에칭하는 단계는, 복수의 제1 사이클들을 수행하는 단계와, 상기 제1 사이클들을 수행한 후 복수의 제2 사이클들을 수행하는 단계를 포함하고,
    상기 제1 사이클들과 상기 제2 사이클들 중의 각각의 사이클은, 패시베이팅 단계를 수행하는 것과 상기 패시베이팅 단계를 수행한 후 에칭 단계를 수행하는 것을 각각 포함하고,
    상기 제1 사이클들 동안, 상기 패시베이팅 단계에 대한 상기 에칭 단계의 제1 지속기간 비율은 가변적이며 단계적으로 증가하며,
    상기 제2 사이클들 동안, 상기 패시베이팅 단계에 대한 상기 에칭 단계의 제2 지속기간 비율은 일정하고,
    상기 제1 지속기간 비율은 상기 제2 지속기간 비율보다 작고,
    상기 제1 지속기간 비율은 X1에서 Y1까지 단계적으로 증가하고, X1은 1보다 작고, Y1은 1보다 크고 상기 제2 지속기간 비율보다 작은 것인, 반도체 구조물을 제조하는 방법.
  2. 제1항에 있어서,
    상기 제1 지속기간 비율은 단계적으로 비선형적 증가하는 것인 반도체 구조물을 제조하는 방법.
  3. 삭제
  4. 제1항에 있어서,
    상기 마스크층에 의해 밖으로 드러난 상기 반도체 기판을 이방성 에칭하는 단계는 상기 제2 사이클들을 수행한 후 복수의 제3 사이클들을 수행하는 단계를 더 포함하고,
    상기 제3 사이클들 중의 각각의 사이클은 패시베이팅 단계를 수행하는 것과 상기 패시베이팅 단계를 수행한 후 에칭 단계를 수행하는 것을 각각 포함하고,
    상기 제3 사이클들 동안, 상기 패시베이팅 단계에 대한 상기 에칭 단계의 제3 지속기간 비율은 가변적이며 단계적으로 증가하는 것인 반도체 구조물을 제조하는 방법.
  5. 제4항에 있어서,
    상기 제3 지속기간 비율은 단계적으로 선형적 증가하는 것인 반도체 구조물을 제조하는 방법.
  6. 반도체 구조물을 제조하는 방법에 있어서,
    반도체 기판 상에 마스크층을 형성하는 단계; 및
    상기 반도체 기판 내에 공동(cavity)이 형성될 때까지 상기 마스크층에 의해 밖으로 드러난 상기 반도체 기판을 이방성 에칭하는 단계
    를 포함하고,
    상기 마스크층에 의해 밖으로 드러난 상기 반도체 기판을 이방성 에칭하는 단계는, 복수의 제1 사이클들을 수행하는 단계와, 상기 제1 사이클들을 수행한 후 복수의 제2 사이클들을 수행하는 단계를 포함하고,
    상기 제1 사이클들과 상기 제2 사이클들 중의 각각의 사이클은, 패시베이팅 단계를 수행하는 것과 상기 패시베이팅 단계를 수행한 후 에칭 단계를 수행하는 것을 각각 포함하고,
    상기 제1 사이클들 동안, 상기 패시베이팅 단계에 대한 상기 에칭 단계의 제1 지속기간 비율은 가변적이며 단계적으로 증가하며,
    상기 제2 사이클들 동안, 상기 패시베이팅 단계에 대한 상기 에칭 단계의 제2 지속기간 비율은 일정하고,
    상기 제1 지속기간 비율은 상기 제2 지속기간 비율보다 작고,
    상기 마스크층에 의해 밖으로 드러난 상기 반도체 기판을 이방성 에칭하는 단계는 상기 제2 사이클들을 수행한 후 복수의 제3 사이클들을 수행하는 단계를 더 포함하고,
    상기 제3 사이클들 중의 각각의 사이클은 패시베이팅 단계를 수행하는 것과 상기 패시베이팅 단계를 수행한 후 에칭 단계를 수행하는 것을 각각 포함하고,
    상기 제3 사이클들 동안, 상기 패시베이팅 단계에 대한 상기 에칭 단계의 제3 지속기간 비율은 가변적이며 단계적으로 증가하며,
    상기 제3 지속기간 비율은 가변적이고 X2에서 Y2까지 단계적으로 증가하며,
    X2와 Y2는 1보다 크고 상기 제2 지속기간 비율보다 작은 것인 반도체 구조물을 제조하는 방법.
  7. 제4항에 있어서,
    상기 제1 사이클들과 상기 제2 사이클들은 플래턴(platen)이 제1 주파수에서 동작할 때 수행되며,
    상기 제3 사이클들은 상기 제1 주파수보다 낮은 제2 주파수에서 플래턴이 동작할 때 수행되는 것인 반도체 구조물을 제조하는 방법.
  8. 반도체 구조물을 제조하는 방법에 있어서,
    제1 패턴과 제2 패턴을 포함하는 마스크층을 반도체 기판 상에 형성하는 단계;
    제1 공동 및 상기 제2 패턴에 의해 덮혀진 제1 범프가 형성될 때까지 상기 마스크층에 의해 밖으로 드러난 상기 반도체 기판을 이방성 에칭하는 단계;
    상기 마스크층의 상기 제2 패턴을 상기 제1 범프로부터 제거하는 단계; 및
    상기 제1 공동이 깊어져서 제2 공동을 형성하고 상기 제2 공동 내에서 제2 범프가 형성될 때까지 상기 마스크층의 상기 제1 패턴에 의해 밖으로 드러난 상기 반도체 기판을 이방성 에칭하는 단계
    를 포함하고,
    상기 마스크층의 상기 제1 패턴에 의해 밖으로 드러난 상기 반도체 기판을 이방성 에칭하는 단계는 복수의 사이클들을 수행하는 단계를 포함하고,
    상기 복수의 사이클들은 패시베이팅 단계를 수행하는 것과, 상기 패시베이팅 단계를 수행한 후 에칭 단계를 수행하는 것을 각각 포함하고,
    제1 횟수의 상기 복수의 사이클들 동안, 상기 패시베이팅 단계에 대한 상기 에칭 단계의 제1 지속기간 비율은 가변적이며 단계적으로 증가하며,
    제2 횟수의 상기 복수의 사이클들 동안, 상기 패시베이팅 단계에 대한 상기 에칭 단계의 제2 지속기간 비율은 일정하고,
    상기 제1 지속기간 비율은 상기 제2 지속기간 비율보다 작은 것인 반도체 구조물을 제조하는 방법.
  9. 제8항에 있어서,
    상기 마스크층의 상기 제1 패턴은 패터닝된 하드 마스크층을 포함하고,
    상기 마스크층의 상기 제2 패턴은 패터닝된 포토레지스트층을 포함하고,
    상기 제1 패턴과 상기 제2 패턴을 포함하는 상기 마스크층을 상기 반도체 기판 상에 형성하는 단계는,
    상기 반도체 기판 상에 하드 마스크 물질층을 형성하는 단계;
    상기 하드 마스크 물질층을 패터닝하여 상기 반도체 기판 상에 상기 패터닝된 하드 마스크층을 형성하는 단계; 및
    상기 패터닝된 하드 마스크층에 의해 밖으로 드러난 상기 반도체 기판 상에 상기 패터닝된 포토레지스트층을 형성하는 단계
    를 포함한 것인 반도체 구조물을 제조하는 방법.
  10. 마이크로전기기계(microelectromechanical system; MEMS) 디바이스를 제조하는 방법에 있어서,
    제1 패턴과 제2 패턴을 포함하는 마스크층을 반도체 기판 상에 형성하는 단계;
    제1 공동 및 상기 제2 패턴에 의해 덮혀진 제1 범프가 형성될 때까지 상기 마스크층에 의해 밖으로 드러난 상기 반도체 기판을 이방성 에칭하는 단계;
    상기 마스크층의 상기 제2 패턴을 상기 제1 범프로부터 제거하는 단계; 및
    상기 제1 공동이 깊어져서 제2 공동을 형성하고 상기 제2 공동 내에서 제2 범프가 형성될 때까지 상기 마스크층의 상기 제1 패턴에 의해 밖으로 드러난 상기 반도체 기판을 이방성 에칭하는 단계
    를 포함하고,
    상기 마스크층의 상기 제1 패턴에 의해 밖으로 드러난 상기 반도체 기판을 이방성 에칭하는 단계는, 복수의 사전 코팅 사이클들, 상기 사전 코팅 사이클들 이후에 수행되는 복수의 제1 에칭 사이클들, 및 상기 제1 에칭 사이클들 이후에 수행되는 복수의 제2 에칭 사이클들을 포함하고,
    상기 사전 코팅 사이클들, 상기 제1 에칭 사이클들, 및 상기 제2 에칭 사이클들 중의 각각의 사이클은 패시베이팅 단계 및 상기 패시베이팅 단계 이후에 수행되는 에칭 단계를 각각 포함하고,
    상기 사전 코팅 사이클들 동안, 상기 에칭 단계의 지속기간은 가변적이며 단계적으로 증가하고, 상기 패시베이팅 단계의 지속기간은 가변적이며 단계적으로 감소하고,
    상기 제1 에칭 사이클들 동안, 상기 에칭 단계의 지속기간과 상기 패시베이팅 단계의 지속기간은 일정하고,
    상기 제2 에칭 사이클들 동안, 상기 에칭 단계의 지속기간은 가변적이며 단계적으로 증가하고, 상기 패시베이팅 단계의 지속기간은 일정하며,
    상기 제1 에칭 사이클들에서 수행되는 상기 패시베이팅 단계에 대한 상기 에칭 단계의 제2 지속기간 비율은, 상기 사전 코팅 사이클들에서 수행되는 상기 패시베이팅 단계에 대한 상기 에칭 단계의 제1 지속기간 비율 및 상기 제2 에칭 사이클들에서 수행되는 상기 패시베이팅 단계에 대한 상기 에칭 단계의 제3 지속기간 비율보다 큰 것인 MEMS 디바이스를 제조하는 방법.
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