KR102238749B1 - 인듐아연 산화물 박막 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 인듐아연 산화물 박막 트랜지스터 및 그 제조 방법에 관한 것이다. 본 발명의 일 실시예에 따른 인듐아연 산화물 박막 트랜지스터의 제조 방법은, 반도체 재질의 기판 상에 절연층을 형성하는 단계와; 상기 절연층 상에 용액 공정을 통해 인듐아연 산화물(Indium Zinc Oxide: IZO)를 포함하는 활성층을 형성하는 단계; 상기 활성층을 진공 열처리하는 단계; 및 상기 활성층 상에 진공 증착을 통해 소스 전극 및 드레인 전극을 형성하는 단계;를 포함한다.

Description

인듐아연 산화물 박막 트랜지스터 및 그 제조 방법 {Indium zinc oxide thin film transistor and manufacturing method thereof}
본 발명은 용액 공정을 이용한 인듐아연 산화물 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
평판 디스플레이(Flat Panel Display, FPD)는 매우 얇고 가벼운 장점으로 인해 디스플레이 시장에서 매우 높은 점유율을 차지하고 있다. 평판 디스플레이는 시장 점유율의 증가와 더불어 대면적화 및 고화질이 요구되며, 나아가 더 가볍고 얇으면서 휘거나 접을 수 있는 플렉서블(flexible)하고 투명한(transparent) 디스플레이에 적용하기 위해, 저온에서 공정이 가능하면서 전기적 및 기계적 특성이 우수하며 동작 안정성이 보장되는 백플레인(backplane) 기술이 요구되고 있다.
디스플레이의 백플레인으로 사용되는 스위칭 소자나 구동 소자는 실리콘(Si) 기반 박막 트랜지스터(Thin Film Transistor, TFT)와 산화물 반도체 기반 박막트랜지스터가 있다.
실리콘(Si) 기반 박막 트랜지스터의 비정질 실리콘(a-Si) 박막 트랜지스터는 제조가 용이하지만 낮은 전자 이동도를 갖고 있다. 한편, 다결정 실리콘(poly-Si) 박막 트랜지스터는 비정질 실리콘(a-Si) 박막트랜지스터에 비해 전자 이동도가 높아 고화질 디스플레이에 적용가능하며 안정성도 높지만, 제조공정이 복잡하고 제조원가가 높을 뿐 아니라 패널 내 소자 특성의 불균일로 인해 보상회로를 필요로 하는 단점이 있다.
이러한 실리콘(Si) 기반 박막 트랜지스터의 단점을 해결하고자, 산화물 반도체 기반 박막트랜지스터(이하, '산화물 박막 트랜지스터'라 함)가 개발되고 있다. 산화물 박막트랜지스터는 기존 비정질 실리콘(a-Si) 박막트랜지스터에 비해 높은 이동도와 낮은 누설전류(off-current)를 가지고 있고, 다결정 실리콘(poly-Si) 대비 대면적에 적용하기 쉽다는 장점이 있어서 차세대 디스플레이 구동소자의 가능성 측면에서 많은 각광을 받고 있다.
이에 우수한 산화물 반도체 박막을 형성하기 위한 다양한 기술들이 연구되어 왔으며, 이중에서 용액 공정을 이용하여 산화물 박막 트랜지스터를 제조하는 방법은 스핀 코팅, 롤투롤(roll to roll) 공정, 잉크젯(inkjet) 공정 등의 기술에 접목하여 저렴하고 빠른 공정을 가능한 이점이 있다. 다만, 이러한 용액 공정을 이용하여 제조된 산화물 반도체 TFT는 트랩, 결함 등의 문제로 인하여 기존 스퍼터링(sputtering)을 비롯한 진공 공정을 이용하여 제조된 산화물 반도체 TFT 대비 낮은 전기적 특성을 보이는 문제가 있다.
등록특허공보 제10-1365800호 (2014.02.14.)
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 용액 공정을 사용하면서도 종래 기술 대비 향상된 전기적 성능을 발휘할 수 있는 인듐아연 산화물 박막 트랜지스터 및 그 제조 방법을 제공하기 위한 것이다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따르면, 반도체 재질의 기판 상에 절연층을 형성하는 단계와; 상기 절연층 상에 용액 공정을 통해 인듐아연 산화물(Indium Zinc Oxide: IZO)를 포함하는 활성층을 형성하는 단계; 상기 활성층을 진공 열처리하는 단계; 및 상기 활성층 상에 진공 증착을 통해 소스 전극 및 드레인 전극을 형성하는 단계;를 포함하는, 인듐아연 산화물 박막 트랜지스터의 제조 방법이 제공된다.
또한, 상기 활성층은, 상기 기판 위에 IZO 용액을 스핀 코팅한 후 건조하여 형성될 수 있다.
또한, 상기 진공 열처리는, 진공 오븐 내에서 70 내지 90℃의 온도로 수행될 수 있다.
또한, 상기 진공 열처리는, 12분 미만의 시간동안 수행 가능하다.
또한, 상기 진공 열처리는, 80℃에서 10분간 수행하는 것이 바람직하다.
한편, 본 발명의 다른 실시예에 따르면, 반도체 재질로 형성되는 기판과; 상기 기판 상에 형성되는 절연층과; 상기 절연층 상에 형성되며, 인듐아연 산화물(Indium Zinc Oxide: IZO)를 포함하는 활성층; 및 상기 활성층의 상에 형성되는 소스 및 드레인 전극;을 포함하고, 상기 활성층은 용액 공정을 통해 상기 절연층 상에 형성된 후, 진공 열처리된 것을 특징으로 하는, 인듐아연 산화물 박막 트랜지스터이 제공된다.
또한, 상기 기판은 n 타입으로 도핑된 실리콘의 재질로서 게이트 전극으로 동작될 수 있다.
또한, 상기 절연층은 SiO2, TiO2, Al2O3, HfO 중 어느 하나의 재질을 가질 수 있다.
본 발명의 일 실시예에 따르면, 용액 공정을 통해 활성층을 제작한 후 진공 열처리를 통해 박막의 표면 거칠기를 감소시킬 수 있으며, 이를 통해 용액 공정형 산화물 박막 트랜지스터의 전기적 성능을 향상시킬 수 있는 효과가 있다.
또한, 활성층으로서 밴드갭이 큰 IZO(InZn) 산화물을 사용하여 스위칭 균일성을 확보할 수 있는 이점이 있다.
또한, 전기적, 환경적 안정성이 높은 산화물 박막 트랜지스터를 제공할 수 있는 이점이 있다.
도 1은 본 발명의 일 실시예에 따른 인듐아연 산화물 박막 트랜지스터의 개략적인 사시도
도 2는 본 발명의 일 실시예에 따른 인듐아연 산화물 박막 트랜지스터의 제조 방법을 순차적으로 나타낸 도면.
도 3은 도 2에 도시된 인듐아연 산화물 박막 트랜지스터의 제조 과정에서 진공 열처리시 활성층의 격자 구조의 변화를 보이는 도면.
도 4는 본 발명과 관련된 인듐아연 산화물 박막 트랜지스터에 대한 산화물 박막 표면 측정 결과.
도 5는 본 발명과 관련하여 진공 열처리 온도에 따른 인듐아연 산화물 박막 트랜지스터의 전기적 성능을 나타낸 그래프.
도 6은 본 발명과 관련하여 진공 열처리 시간에 따른 인듐아연 산화물 박막 트랜지스터의 전기적 성능을 나타낸 그래프.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 본 발명에 의한 인듐아연 산화물 박막 트랜지스터 및 그 제조 방법을 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 따른 인듐아연 산화물 박막 트랜지스터의 개략적인 사시도이다.
본 실시예에 따른 인듐아연 산화물 박막 트랜지스터는 기판(10), 절연층(20), 활성층(30), 소스 전극(40) 및 드레인 전극(50)을 포함한다.
기판(10)은 반도체 재질로 형성되며, 박막 트랜지스터의 지지층으로서 기능함과 아울러 박막 트렌지스터에 온/오프 전압을 인가하기 위한 게이트 전극으로 동작된다. 기판(10)은 n 타입으로 도핑된 실리콘의 재질을 가질 수 있다.
절연층(20)은 산화막의 형태로서, TiO2, SiO2, Al2O3, HfO 중 어느 하나의 재질을 가질 수 있다. 절연층(20)은 열적 산화 공정(Thermal Oxidation)을 통해 기판(10) 위에 형성될 수 있다.
활성층(30)은 절연층(20) 상에 형성되며, 인듐아연 산화물(Indium Zinc Oxide: IZO)를 포함한다. 활성층(30)을 이루는 인듐(In)과 아연(Zn)의 비율은 다양하게 변형 실시 가능하다.
본 발명에 따르면, 활성층(30)은 IZO 용액을 기판 위에 도포하는 용액 공정을 통해 절연층(20) 상에 형성되며, 그 후 전기적 성능을 향상시키기 위하여 진공 열처리되었으며, 이에 대해서는 추후 상세히 설명하기로 한다.
소스 전극(40) 및 드레인 전극(50)은 서로 이격되도록 위치하고 활성층(30)상에 형성될 수 있다. 소스 전극(40) 및 드레인 전극(50)은 금속 또는 금속 산화물과 같은 전도성 물질로 형성될 수 있으며, 예를 들어 Pt, Ru, Au, Ag, Mo, Al, W, Cu 등과 같은 금속 또는 IZO(InZnO), AZO(AlZnO) 등과 같은 전도성 산화물로 형성될 수 있다.
도 2는 본 발명의 일 실시예에 따른 인듐아연 산화물 박막 트랜지스터의 제조 공정을 순차적으로 나타낸 도면이다.
도 2를 참조하여 본 실시예에 따른 인듐아연 산화물 박막 트랜지스터의 제조 방법에 대하여 설명하면, 먼저 (a)와 같이 반도체 재질의 기판(10)을 준비하고, (b)와 같이 기판(10) 상에 산화막 형태의 절연층(20)을 형성한다. 절연층(20)은 퍼니스(furnace) 내에서 열적 산화 공정(Thermal Oxidation)을 수행하여 형성 가능하다.
그리고, (c)와 같이, 절연층(20) 상에 인듐아연 산화물(Indium Zinc Oxide: IZO)을 포함하는 활성층(30)을 형성한다. 활성층(30)은 IZO 용액을 기판 위에 도포하는 용액 공정을 통해 절연층(20) 상에 형성될 수 있다.
예를 들어, 인듐과 아연이 일정 비율로 혼합된 IZO 용액을 이용하여 절연층(20)이 형성된 기판(10) 상에 스핀 코팅을 진행하여 IZO 박막을 형성할 수 있으며, 이를 일정 시간동안 건조시켜 활성층(30)을 형성할 수 있다.
활성층(30)에 대한 건조를 마친 후, 활성층(30)에 대하여 진공 열처리를 수행하였으며, 이는 진공 오븐(Vacuum oven)을 이용한 진공 어닐링(vacuum annealing)을 통해 수행 가능하다.
도 3은 이와 같은 활성층에 대한 진공 열처리시 활성층(30)의 격자 구조의 변화를 보이는 도면이다.
도 3을 참조하면, 활성층(30), 즉, IZO 박막에 대한 진공 열처리를 진행하지 않는 경우, 원자의 배열이 이상적인 3차원의 주기적 배열에서 다소 벗어나 있고, 빠진 격자점 혹은 격자 간극으로 구성 입자의 침입이 일어나는 것을 확인할 수 있다. 결정 격자점의 배열이 빠진 존재를 격자 결함(lattice defect)이라고 하며, 고온에서는 열평형 상태로 어느 정도 빠진 격자점을 포함한다. 또한 산소의 빈자리 부분인 산소 결핍(oxygen vacancy)의 결함을 가지고 있어 이동도가 증가할수록 신뢰성이 떨어지는 문제점이 생길 수 있다. 이에 대해서 표면에 수산화물이 생성되는 표면 수산화물(surface hydroxide) 결함도 존재한다.
반면, IZO 박막을 생성한 후 진공 열처리(또는 진공 어닐링)을 통해서 박막의 경도를 줄이고 잔류 응력을 완화하여 연성을 높일 수 있으며, 입자 미세화를 촉진하여 다양한 결함을 방지할 수 있다.
마지막으로, 도 2의 (d)와 같이, 활성층(30) 상에 소스 전극(40)과 드레인 전극(50)을 형성하며, 이는 진공 증착을 통해 형성 가능하다.
이하 실시예에서는 기판(10)으로서 n 타입으로 도핑된 실리콘 웨이퍼가 사용되었고, 절연층(20)으로 SiO2, 소스 및 드레인 전극(40, 50)으로 알루미늄(Al)이 각각 사용되었다.
n 타입으로 도핑된 실리콘 웨이퍼에 SiO2 절연막을 형성하기 위하여, 퍼니스(furnace)에서 열적 산화 공정을 진행하였으며, 그 이후 SPM(surface acid peroxide mixture) 크리닝으로 세정하였다. 세정 후 남아있는 용액을 제거하기 위해 탈이온수로 린스 후 소자를 아세톤과 IPA에 담궈 20분간 초음파 처리를 실시하였으며, 초음파 처리 후, 남아있는 IPA 용액을 N2 블로잉을 통해 제거한 후 건조하였다.
용액 공정을 위하여 0.1M의 인듐 용액과 아연 용액을 제작하였으며, 인듐 용액과 아연 용액을 1:1로 혼합하여 60℃에서 800rpm의 속도로 1시간동안 교반하였다. 이와 같이 제조된 인듐아연 산화물 용액을 300rpm의 속도로 스핀 코팅을 진행하여 10nm 두께의 인듐아연 산화물 박막을 제작하였다. 그 후, 핫 플레이트에서 400℃의 온도로 4시간동안 건조(hot-baking)을 실시하였다.
건조 과정을 마친 후, 진공 오븐(Vacuum oven)을 이용하여 인듐아연 산화물박막에 진공 열처리(진공 어닐링)을 실시하였다. 메인 챔버에 소자를 로딩한 후, 진공도를 1 × 10-2 torr가 될 때까지 공기를 배출한 후, 열처리를 위해 오븐 내 온도를 소정의 온도까지 상승시켰다. 가열 온도에 따른 성능 분석을 위하여 30℃, 50℃, 60℃, 70℃, 80℃, 90℃, 150℃의 온도로 가열시켰다.
또한, 진공 열처리 시간에 따른 성능 분석을 위하여 각각의 소자를 0분, 8분, 10분, 12분, 15분, 30분 동안 메인 챔버에 넣어 두어 어닐링을 실시하였다.
진공 어닐링 과정을 마친 소자에 소스 및 드레인 전극(40, 50)을 형성하기 위하여, 진공 증착 시스템(thermal evaporator system)을 이용하여 알루미늄 전극을 진공 증착하였다. 그 후 진공 증착을 마친 소자의 안정화를 위하여 쿨링 다운을 진행하였으며, 그 후 반도체 측정 장비를 사용하여 상온의 암실에서 소자의 전기적 특성을 측정하였다.
도 4는 본 발명과 관련된 인듐아연 산화물 박막 트랜지스터에 대한 산화물 박막 표면을 측정한 것으로서, (a)는 진공 열처리를 수행하지 않은 것이고, (b)는 10분 동안 진공 열처리를 진행한 인듐아연 산화물 박막의 표면을 측정한 것이다.
(a)와 (b)를 비교하면, 10분동안 진공 열처리를 진행한 경우 진행하지 않은 경우와 대비하여 활성층(30), 즉, 인듐아연 산화물 박막의 표면의 굴곡이 적게 나타나는 것을 볼 수 있으며, 박막의 표면 거칠기 (root mean square: RMS) 또한 감소하여 트랜지스터의 전기적 성능 향상에 효과가 있음을 알 수 있다.
하기 표 1은 진공 열처리 온도에 따른 인듐아연 산화물 박막 트랜지스터의 전기적 성능을 측정하여 나타낸 것으로서, 전하 이동도(Mobility, μsat), 문턱 전압(Threshold voltage, Vth), 전류 점멸비(ON/off current ratio, Ion/Ioff), 서브쓰레스홀드 기울기(Subthreshold swing, S.S)를 각각 보이고 있다. 도 5는 표 1의 데이터를 토대로 플로팅된 진공 열처리 온도에 따른 트랜지스터의 전기적 성능을 나타낸 그래프이다.
Vacuum annealing
Temperature (ºC) 		μ sat
(cm 2 /Vs) 		I on /I off V th (V) S.S
(V/dec)
30 0.23 1.5×105 23.26 0.24
50 0.32 7.4×104 21.92 0.40
60 1.09 2.5×105 8.42 0.86
70 2.18 7.5×105 5.58 0.74
80 2.72 1.5×106 3.09 0.55
90 2.87 9.8×104 3.35 0.85
150 2.50 7.4×103 3.67 1.44
이에 따르면 70 내지 90 ℃의 온도 범위에서 전류 점멸비(Ion/Ioff)가 주변 범위에 비해 현저히 높은 특성을 보이고 있고, 서브쓰레스홀드 기울기(Subthreshold swing, S.S) 또한 주변 범위에 비해 현저히 낮은 특성을 보이고 있는바, 70 내지 90 ℃의 온도 범위로 진공 열처리하는 것이 바람직하다 할 것이며, 가장 좋은 전기적 특성을 보이는 80℃의 온도로 진공 열처리하는 것이 보다 바람직하다 할 것이다.
하기 표 2는 진공 열처리 시간에 따른 인듐아연 산화물 박막 트랜지스터의 전기적 성능을 측정하여 나타낸 것으로서, 전하 이동도(Mobility, μsat), 문턱 전압(Threshold voltage, Vth), 전류 점멸비(ON/off current ratio, Ion/Ioff), 서브쓰레스홀드 기울기(Subthreshold swing, S.S)를 각각 보이고 있다. 도 6은 표 2의 데이터를 토대로 플로팅된 진공 열처리 시간에 따른 트랜지스터의 전기적 성능을 나타낸 그래프이다.
Vacuum annealing
Time (min) 		μ sat
(cm 2 /Vs) 		I on /I off V th (V) S.S
(V/dec)
0 1.01 2.2×104 8.04 1.38
8 1.47 1.4×106 7.82 0.65
10 2.72 1.5×106 3.09 0.55
12 1.31 2.2×105 7.55 1.22
15 0.19 3.4×105 6.37 1.21
30 0.14 3.2×105 7.93 1.35
참고로, 진공 열처리 온도는 80℃로 설정하여 0분, 8분, 10분, 12분, 15분, 30분동안 진공 열처리를 각각 수행하였다. 이에 따르면, 진공 열처리 시간을 12분 미만의 시간동안 수행한 경우, 진공 열처리를 수행하지 않은 경우(0분) 대비 전하 이동도(μsat)가 크고, 문턱 전압(Vth)이 0에 가까우며, 전류 점멸비(Ion/Ioff) 크고, 쓰레스홀드 기울기(S.S)가 작아 현저히 향상된 전기적 특성을 보이고 있음을 확인할 수 있다. 특히, 10분동안 진공 열처리를 수행한 경우 모든 전기적 특성에서 가장 좋은 결과를 보이고 있는바, 80℃의 온도에서 10분동안 진공 열처리를 수행하는 것이 가장 바람직하다 할 것이다.상기에서는 본 발명의 특정의 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 기판 20: 절연층
30: 활성층 40: 소스 전극
50: 드레인 전극

Claims (8)

  1. 반도체 재질의 기판 상에 절연층을 형성하는 단계;
    상기 절연층 상에 용액 공정을 통해 인듐아연 산화물(Indium Zinc Oxide: IZO)를 포함하는 활성층을 형성하는 단계;
    진공 오븐을 이용한 진공 어닐링을 통해 상기 활성층을 진공 열처리하는 단계; 및
    상기 활성층 상에 진공 증착을 통해 소스 전극 및 드레인 전극을 형성하는 단계;를 포함하고,
    상기 활성층은 상기 기판 위에 IZO 용액을 스핀 코팅한 후 건조하여 형성되며,
    상기 진공 열처리는 80℃에서 10분간 수행되는 것을 특징으로 하는, 인듐아연 산화물 박막 트랜지스터의 제조 방법.



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