KR102172865B1 - 발광소자 - Google Patents

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니치아 카가쿠 고교 가부시키가이샤
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Abstract

다각기둥의 측면을 이루도록 배치된 복수의 측면(10c)을 갖는 제1 도전형 반도체 로드(10)와, 제1 도전형 반도체 로드(10)의 측면(10c)을 덮는 활성층(20)과, 활성층(20)을 덮는 제2 도전형 반도체층(30)을 포함하고, 활성층(20)은, 복수의 측면(10c) 중 적어도 인접하는 2개에 각각 배치된 복수의 우물층(21)을 포함하고, 복수의 우물층(21) 중 인접하는 우물층(21)끼리는, 각각, 인접하는 측면(10c)끼리가 접하는 능선(10r)을 따라 분리되어 있고, 활성층(10)은, 반도체로 이루어지며, 능선(10r) 상에 배치되어 인접하는 우물층(21)끼리를 잇는 능선부(22)를 더 포함하며, 능선부(22)의 밴드 갭은 복수의 우물층(21) 각각의 밴드 갭보다 넓은 발광소자(1).

Description

발광소자
본 개시는, 발광소자에 관한 것이다.
최근, 로드(rod) 형상 구조를 포함하는 로드 형상 발광 소자가 주목받고 있다(예를 들면, 특허 문헌 1~3). 로드 형상 발광 소자에서는, 제1 도전형 반도체(예를 들면, n형 반도체)로 이루어진 하나 이상의 반도체 로드, 이 로드의 표면을 덮는 활성층, 및 활성층을 덮는 제2 도전형 반도체층(예를 들면, p형 반도체층)을 포함하고 있다. 로드 형상 발광 소자는, 반도체 로드의 표면 전체가 발광면이 될 수 있기 때문에, 종래의 발광 소자에 비해, 단위 체적 당 발광 면적을 넓게 할 수 있는 이점이 있다.
일본특허공개 특개 2013-004661호 공보 일본특허공개 특개 2015-142020호 공보 일본특허공개 특개 2015-508941호 공보
전형적인 로드 형상 발광소자는, 굵기가 20nm ~ 3㎛, 길이가 100nm ~ 100㎛인 원기둥 형상 또는 다각기둥 형상의 로드 형상 구조를 하나 이상 갖는다. 이러한 로드 형상 구조를 갖는 발광소자는 아직 발광 효율이 충분히 높다고는 할 수 없다.
이에, 본 개시는, 발광 효율을 높일 수 있는 로드 형상 발광 소자를 제공하는 것을 목적으로 한다.
본 개시와 관련된 발광소자는,
다각기둥의 측면을 이루도록 배치된 복수의 측면을 갖는 제1 도전형 반도체 로드와,
상기 제1 도전형 반도체 로드의 상기 측면을 덮는 반도체로 이루어진 활성층과,
상기 활성층을 덮는 제2 도전형 반도체층을 포함하고,
상기 활성층은, 상기 복수의 측면 중 적어도 인접하는 2개에 각각 배치된 복수의 우물층을 포함하고,
상기 복수의 우물층 중 인접하는 우물층끼리는, 각각, 인접하는 상기 측면끼리 접하는 능선을 따라 분리되어 있고,
상기 활성층은, 반도체로 이루어지고, 상기 능선 상에 배치되어 상기 인접하는 우물층끼리를 잇는 능선부를 더 포함하고,
상기 능선부의 밴드 갭은, 상기 복수의 우물층 각각의 밴드 갭보다 넓은 것을 특징으로 한다.
본 개시와 관련되는 발광 소자에 의하면, 로드 형상 발광 소자의 발광 효율을 높일 수 있다.
[도 1] 도 1는, 본 개시의 실시 형태와 관련된 발광소자의 개략 상면도이다.
[도 2] 도 2는, 도 1의 A-A선에 따른 개략 단면도이다.
[도 3] 도 3(a)는 도 2에 나타낸 로드 형상 발광부의 단면도의 부분 확대도이고, 도 3(b)는 로드 형상 발광부의 변형예의 부분 확대도이다.
[도 4] 도 4는, 도 3(a)의 B-B선에 따른 모식 단면도이다.
[도 5] 도 5는, 로드 형상 발광부의 변형예를 나타내는 모식 단면도이다.
[도 6a] 도 6a(a)~(d)는, 본 개시에 관련한 발광소자의 제조 방법을 설명하기 위한 단면도이다.
[도 6b] 도 6b(e)~(f)는, 본 개시에 관련한 발광 소자의 제조 방법을 설명하기 위한 단면도이다.
[도 6c] 도 6c(g)~(h)는, 본 개시에 관련된 발광소자의 제조 방법을 설명하기 위한 단면도이다.
[도 7] 도 7는, 실험예로 제조한 로드 형상 발광부의 단면의 TEM 상이다.
[도 8] 도 8는, 실험예로 제조한 로드 형상 발광부의 단면의 TEM 상이다.
본 개시의 발광소자는, 제1 도전형 반도체 로드와, 반도체 로드의 측면을 덮는 활성층과, 활성층을 덮는 제2 도전형 반도체층을 포함하고 있다. 반도체 로드는 다각기둥의 측면을 이루도록 배치된 복수의 측면을 갖고 있다. 반도체로 이루어진 활성층은, 반도체 로드의 측면 상에 설치된 복수의 우물층과, 반도체 로드의 능선 상에 설치된 능선부를 포함한다. 인접한 우물층은 능선부에 의해 분리되어 있고, 능선부의 밴드 갭은 우물층의 밴드 갭보다 넓게 되어 있다. 이 때문에, 인접하는 우물층 사이에서 캐리어 이동이 일어나기 어렵고, 우물층 내로의 캐리어 가둠 효과가 향상된다. 이에 의해, 발광 소자의 발광 효율을 높일 수 있다.
이하, 도면에 기초하여 본 발명의 실시형태를 상세하게 설명한다. 또한, 이하의 설명에서는, 필요에 따라 특정의 방향이나 위치를 나타내는 용어(예를 들면, "상", "하", "우", "좌" 및 이들 용어를 포함하는 다른 용어)를 사용한다. 이들 용어의 사용은 도면을 참조한 발명의 이해를 용이하게 하기 위한 것으로, 이들 용어의 의미에 의해 본 발명의 기술적 범위가 한정되는 것은 아니다. 또한, 복수의 도면에 표시된 동일 부호의 부분은 동일한 부분 또는 부재를 나타낸다.
도 1은 본 개시의 실시 형태와 관련되는 발광 소자(1)의 개략 상면도, 도 2는 도 1의 A-A선에 따른 발광 소자(1)의 개략 단면도이다. 도 1 및 도 2에 도시한 바와 같이, 실시 형태와 관련한 발광 소자(1)는, 성장 기판(50), 버퍼층(45), 하지층(40), 절연막(90,91), 로드 형상의 발광 부분(5)(이하, "로드 형상 발광부(5)"라고 칭한다), 및 전극(70, 71, 80, 81, 82)을 포함하고 있다.
로드 형상 발광부(5)는 기둥 형상으로, 도 1의 예에서는 육각기둥 형상이다. 발광 소자(1)는, 적어도 하나 이상의 로드 형상 발광부(5)를 포함하고 있다. 도 1의 발광소자(1)는, 21개의 발광소자(3×7개)를 포함하고 있다.
　도 3(a)는, 도 2에 나타내는 로드 형상 발광부(5)의 단면도의 부분 확대도이다. 도 3(a)에 도시한 바와 같이, 개개의 로드 형상 발광부(5)는, 제1 도전형 반도체 로드(반도체 로드(10)), 활성층(20) 및 제2 도전형 반도체층(반도체층(30))을 포함하고 있다.
반도체 로드(10)는, 그 측면(10c)의 일부 또는 전부가 활성층(20)으로 덮여 있다. 즉, 복수의 측면(10c) 중 일부 측면(10c) 또는 모든 측면(10c)이 활성층(20)으로 덮여 있고, 또한, 활성층(20)으로 덮인 측면(10c)의 각각에 있어서는, 일부 영역 또는 모든 영역이 활성층(20)으로 덮여 있다. 또한, 본 실시 형태에서는, 적어도 인접하는 2개 이상의 측면(10c)(예를 들면, 도 4의 측면(10c1)과 측면(10c2))이, 연속되는 활성층(20)으로 덮여 있어야 한다. 따라서, "복수의 측면(10c) 중 일부 측면(10c)"이란 인접하는 2개 이상의 측면(10c)을 적어도 포함한다.
하나의 측면(10c)에 있어서 일부 영역만이 활성층(20)으로 덮여 있는 경우는, 예를 들면 도 3(a)의 상태를 가리킨다. 즉, 도 3(a)에 도시한 바와 같이, 반도체 로드(10)의 측면(10c)(예를 들면, 하나의 측면(10c1))은, 하면(10b)측의 일부가 절연막(90)으로 덮여 있고, 절연막(90)으로부터 노출된 영역만이 활성층(20)으로 덮여 있는 형상으로 하여도 된다. 구체적으로는, 절연막(90)으로부터 노출되는 영역의 전체 면적을 100%라고 했을 때, 상면(10a)측으로부터 약 70 ~ 100%의 범위는 활성층(20)으로 덮여 있고, 하면(10b)측으로부터 30 ~ 0%의 범위는 활성층(20)으로 덮여 있지 않은 형상으로 할 수 있다. 또한, "약 70 ~ 100%의 범위"란, 절연막(90)으로부터 노출되는 영역의 전체 면적을 100%로 했을 때의 규정으로서, 측면(10c)의 모두에 대해 약 70 ~ 100%의 범위인 것은 아니다. 예를 들어, 측면(10c)의 면적의 10%가 절연막(90)으로 덮여 있고, 측면(10c)의 면적의 90%가 절연막(90)으로부터 노출되고 있다고 한다. 이 경우, "약 70 ~ 100%의 범위"란, 측면(10c) 면적의 약 63%(90%×70%) ~ 90%(90%×100%)인 것이다.
본 개시에서는, 후술하는 제조 방법에서, 반도체 로드(10)의 형성 시 절연막(90)을 이용할 때는, 이러한 형태가 될 수 있다.
어떠한 의미에 있어서도 발광 면적을 넓힌다는 관점에서, 발광층으로서 기능하는 활성층(20)으로 덮는 면적을 넓게 하는 것이 바람직하다. 즉, 제1 의미에서는, 모든 측면(10c) 상에 활성층(20)이 배치되는 것이 바람직하다. 제2 의미에서는, 측면(10c) 중 절연막(90)으로부터 노출된 영역의 100%가 활성층(20)으로 덮여 있는 것이 바람직하다. 보다 바람직하게는, 이들 양쪽 모두를 만족하는 것이다.
또한, 로드 형상 발광부(5)의 모든 측면에서, 활성층(20)의 두께는 실질적으로 같은 것이 바람직하다. 마찬가지로, 로드 형상 발광부(5)의 모든 측면에서, 반도체층(30)의 두께는 실질적으로 같은 것이 바람직하다. 이에 의해, 로드 형상 발광부(5)의 모든 측면에서 같은 정도의 발광을 얻을 수 있다.
또한, 반도체 로드(10)의 상면(10a)은 활성층(20)으로 덮여 있어도 된다. 또한, 반도체 로드(10)의 하면(10b)은, 활성층(20)으로 덮이지는 않고, 반도체 로드(10)로의 통전 경로로서 이용된다.
활성층(20)은, 반도체층(30)로 덮여 있다. 도 3(a)의 예에서는, 활성층(20)은 반도체 로드(10)의 측면(10c) 및 상면(10a)에 형성되어 있고, 반도체층(30)은, 활성층(20)의 측면(20c) 및 상면(20a)을 덮도록 설치되어 있다.
도 4는, 도3(a)의 B-B선을 따른 로드 형상 발광부(5)의 모식 단면도이다. 반도체 로드(10)는 육각형상으로, 6개의 변이 반도체 로드(10)의 측면(10c)(측면(10c1~10c6))에 상당되고, 6개 정점이 반도체 로드(10)의 능선(10r)(10r1~10r6)에 상당한다. 능선(10r)은, 인접하는 측면(10c)에 의해 형성되는 것이며, 반도체 로드(10)의 길이 방향(z 방향)으로 연장되고 있다. 예를 들어, 측면(10c1)과 측면(10c2)으로부터 능선(10r1)이 형성된다.
활성층(20)은, 반도체 로드(10)의 육각형상의 외주 전체를 연속해서 둘러싸고 있다. 활성층(20)은, 우물층(21)과 능선부(22)를 포함하고 있다. 우물층(21)은, 반도체 로드(10)의 측면(10c)에 배치되어 있다. 인접하는 2개의 측면(10c)을 각각 덮는 2개의 우물층(21)은, 반도체 로드(10)의 능선(10r) 위치에서 분리되어 있다. 즉, 우물층(21)은 반도체 로드(10)의 외주 방향에 있어서 불연속이다. 인접하는 2개의 우물층(21)의 사이에, 즉, 반도체 로드(10)의 능선(10r) 위치에는 능선부(22)가 설치되어 있다. 이 능선부(22)에 의해 인접하는 2개의 우물층(21)이 접속됨으로써, 반도체 로드(10)의 외주 방향으로 연속하는 활성층(20)이 형성된다.
상술한 것처럼, 능선(10r)은 반도체 로드(10)의 길이 방향(z 방향)으로 연장되기 때문에, 활성층(20)의 능선부(22)도, 능선(10r)을 따라, 반도체 로드(10)의 길이 방향(z 방향)으로 연장되고 있다.
능선부(22)의 밴드 갭은, 우물층(21)의 밴드 갭보다 넓게 되어 있다. 즉, 능선부(22)는, 양자우물구조의 장벽층과 마찬가지의 기능을 발휘한다. 이에 따라, 이하의 이유에 의해, 로드 형상 발광부(5)의 발광효율을 향상시킬 수 있다.
로드 형상 발광부(5)를 점등하는 경우, 발광소자(1)에 전압을 인가한다. 이에 의해 활성층(20)에 캐리어가 주입되어, 발광이 생긴다. 여기서, 우물층(21)을 밴드 갭이 큰 능선부(22)로 분단함으로써, 분단된 작은 치수의 우물층(21) 내에 캐리어를 가둘 수 있다. 그 결과, 우물층(21) 내에서의 발광 재결합의 빈도를 증가시킬 수 있어, 발광 효율을 향상시킬 수 있다. 또한, 능선부(22) 간의 거리가 예를 들면 수십 nm 정도 등으로 충분히 작으면, 양자효과를 얻을 수 있기 때문에, 보다 효율적으로 캐리어를 우물층(21) 내에 가둘 수 있다.
우물층(21)과 능선부(22)는, 모두 질화물 반도체로 형성할 수 있다. 예를 들면, 우물층(21)을 InGaN으로 형성하고, 능선부(22)를 GaN 또는 우물층(21)보다 In 조성비가 작은 InGaN으로 형성한다. 우물층(21)과 능선부(22)의 밴드 갭의 제어는, 질화물반도체에 포함되는 In 함유량(In 조성비)으로 제어할 수 있다. 질화물 반도체의 경우, In 조성비가 높아지면 밴드 갭이 좁아지고, In 조성비가 낮아지면 밴드 갭이 넓어진다. 따라서, 우물층(21)의 In 조성비를 능선부(22)의 In 조성비보다 높게 함으로써, 능선부(22)의 밴드 갭을 우물층(21)의 밴드 갭보다 넓게 할 수 있다.
이 경우, 우물층(21) 중의 In 조성비를 높게 하면, 우물층(21)을 형성하는 질화물 반도체의 결정의 왜곡이 커져, 결정성이 악화되기 때문에, 발광 효율이 저하될 수가 있다. 특히, 우물층(21)의 체적이 커지면, 결정의 왜곡이 현저하게 된다. 그러나, 본 개시에서는, 우물층(21)이 능선부(22)로 분단되어 소체적으로 되어 있음으로써, 각 우물층(21)의 왜곡이 현재화(顯在化)되기 어렵게 된다. 또한, 능선부(22)는, In 조성비가 작거나 또는 In을 포함하지 않는 질화물 반도체로 형성되고 있기 때문에 결정의 왜곡이 적어, 우물층(21) 내의 결정의 왜곡을 완화하도록 작용한다. 즉, 능선부(22)에서의 분단에 의한 소체적화에 의해, 우물층(21)에 생기는 결정의 왜곡이 저감되어, 우물층(21)의 결정성이 향상될 수 있는 것으로 기대된다.
우물층(21)의 결정성이 향상됨으로써, 발광소자(1)를 고효율화 할 수 있다. 또한, 능선부(22)를 가짐으로써 우물층(21)의 결정성이 향상되기 때문에, 능선부(22)가 존재하지 않는 경우와 비교하여 우물층(21)의 In 조성비를 높이는 것도 가능하다. 우물층(21)의 In 조성비를 높이면, 발광이 장파장으로 시프트하므로, 종래보다 장파장의 발광이 가능한 발광 소자(1)를 형성할 수 있다. 그 결과, 질화물계 반도체의 발광소자에 있어서, 우물층(21)의 In 조성비를 제어함으로써, 적색~자외선의 넓은 범위의 발광 파장의 발광 소자를 형성할 수 있다.
또한, 다각기둥의 측면에 능선을 넘는 층을 설치하는 경우, 해당 층의 두께는 능선에서 최대로 되는 경향에 있다. 예를 들면 도 4에 도시한 바와 같이, 능선(10r)에 있어서의 능선부(22)의 막두께(22t)는 측면(10c)에 있어서의 우물층(21)의 막두께(21t)보다 두껍다. 만일 능선부(22)가 없는 능선(10r)에도 우물층(21)이 형성되어 있으면, 우물층(21)의 막두께가 능선(10r)에 있어서 다른 부분보다 두껍게 된다. 그리고, 우물층(21)은 막두께가 두꺼울수록 결정성이 악화되기 쉽기 때문에, 능선(10r)에 우물층(21)이 설치되어 있으면 능선(10r)에서의 우물층(21)의 결정성이 악화되는 경우가 있다. 능선부(22)를 설치함으로써, 이러한 능선(10r)에 있어서의 우물층(21)의 후막화를 피할 수 있다.
능선부(22)의 밴드 갭을 우물층(21)의 밴드 갭 보다 넓게 하는 구체적인 방법으로서는, 우물층(21)과 능선부(22)를, 모두 In을 포함한 질화물 반도체로 형성하고, 그리고 능선부(22) 중의 In 조성비를, 우물층(21)의 In 조성비보다 낮게 하는 것을 들 수 있다.
다른 방법으로서는, 우물층(21)을 In을 포함한 질화물 반도체로 형성하고, 능선부(22)를 In을 포함하지 않는 질화물 반도체로 형성하는 것을 들 수 있다. 구체적으로는, 우물층(21)을 InGaN으로 형성하고, 능선부(22)를 GaN으로 형성할 수 있다.
어느 예에서도, 능선부(22)의 밴드 갭을 우물층(21)의 밴드갭 보다 넓게 할 수 있다. 상술한 바와 같이, 우물층(21)은 반도체 로드(10)의 모든 측면(10c) 상에 배치되는 것이 바람직하므로, 능선부(22)도 마찬가지로 모든 능선(10r)의 위치에 설치되는 것이 바람직하다. 이에 따라, 모든 측면(10c)의 우물층(21)에 있어서 능선부(22)를 설치함에 의한 효과를 얻을 수 있다. 또한, 활성층(20)은, 우물층(21)과 반도체 로드(10) 간에 배치된 장벽층(n측 장벽층) 및 우물층(21)과 반도체층(30) 간에 배치된 장벽층(p측 장벽층)을 포함할 수 있다. 이에 따라, 우물층(21)을 n측 장벽층과 p측 장벽층에 끼울 수 있다.
활성층(20)은, 다중양자우물구조(MQW)로 하여도 된다. 도 5에 나타내는 활성층(20)은, 활성층(20)의 두께 방향으로 적층된 복수의 우물층(21)을 포함할 수 있다. 이 때, 인접하는 우물층(21)의 사이에 장벽층(25)을 개재시킨다. 예를 들면, 반도체 로드(10)의 하나의 측면(10c1)을 덮는 활성층(20)의 경우, 측면(10c1)과 수직인 방향 N(활성층(20)의 두께 방향과 일치)으로, 우물층(21)과 장벽층(25)을 교대로 적층한다.
우물층(21)이, 밴드 갭이 넓은 장벽층(25)과 밴드 갭이 넓은 능선부(22)로 둘러싸여 있어, 우물층(21) 내에 캐리어를 효율적으로 가두어 둘 수 있다.
로드 형상 발광부(5)의 굵기에 대한 길이의 비(애스펙트비)가 클수록, 발광 면적의 밀도를 높일 수 있다. 로드 형상 발광부(5)의 애스펙트비는, 예를 들면 2이상이고, 나아가 5이상으로 할 수 있다. 또한, 애스펙트비가 예를 들면 20이하이면, 로드 형상 발광부(5)를 안정적으로 제작하기 쉽다. 로드 형상 발광부(5)의 애스펙트비는, 평탄한 활성층을 갖는 종래형의 발광 소자로 한 경우와 비교하여 발광 면적이 크게 되도록, 로드 형상 발광부(5)의 밀도도 고려하여 선택하는 것이 바람직하다. 본 명세서에 있어서 "굵기"란, 단면 형상이 다각형의 경우에 있어서의 그 다각형의 외접원의 직경이다.
반도체 로드(10)를 형성하는 제1도전형 반도체와, 반도체층(30)을 형성하는 제2도전형 반도체는 다른 도전형 반도체다. 특히, 반도체 로드(10)는, 제1 도전형 질화물 반도체로 형성되고, 제2 도전형을 가진 반도체층(30)은, 제2 도전형 질화물 반도체로 형성되는 것이 바람직하다. 예를 들면, 반도체 로드(10)가 n형 반도체(예를 들면, n형 질화물 반도체)로 형성되는 경우에는, 반도체층(30)은 p형 반도체(예를 들면, p형 질화물 반도체)로 형성한다. 반도체 로드(10)가 p형 반도체(예를 들면, p형 질화물 반도체)로 형성되는 경우에는, 반도체층(30)은 n형 반도체(예를 들면, n형 질화물 반도체)로 형성한다.
반도체 로드(10)는, 섬유아연석(wurtzite)형의 결정으로 형성할 수 있다. 섬유아연석형 결정은 육방정이고, 도 1에 도시한 바와 같은 상면에서 보았을 때 육각형상이 되도록 횡방향(m축방향)의 성장을 억제하고, 수직방향으로 결정성장을 함으로써 고 애스펙트비의 로드를 형성할 수 있다. 이 경우, 반도체 로드(10)의 측면(10c)(도 3(a) 및 도 4참조)은, 결정의 M면에 대응한다. 바꾸어 말하면, 반도체 로드(10)의 측면(10c)은, 섬유아연석형 결정의 M면이고, 그 측면(10c)은 상면에서 보았을 때 육각형상이 되도록 배치되어 있다. 본 명세서에 있어서 "상면에서 보았을 때"란, 도 1 및 도 4와 같이 z 방향에서부터 관찰하는 것을 의미한다.
반도체 로드(10)는, GaN 결정으로 형성할 수 있다. 이 때, 반도체 로드(10)는, 하지층(40)에서부터 상방으로 향하는 방향(도 3(a)의 z 방향)이, GaN 결정의 [000-1] 방향인 것이 바람직하다.
도 3(b)는, 로드 형상 발광부의 변형예이다. 도 3(b)의 로드 형상 발광부(6)는, 상면(6a)과 측면(6c)의 사이에 경사면(패싯(16d))을 가지고 있다. 로드 형상 발광부(6)는, 패싯(16d)을 가지는 반도체 로드(16)와, 반도체 로드(16)의 외면을 덮는 활성층(26)과, 활성층(26)의 외면을 덮는 반도체층(36)을 가지고 있다.
도 3(a)에서 알 수 있듯이, 반도체 로드(10)는, 측면(10c)과 상면(10a)이 접하는 능선(10e)을 가지고 있다. 반도체 로드(10)를 덮는 활성층(20) 중, 이 능선(10e)를 덮는 부분은 우물층(21)으로 하여도 된다. 즉, 활성층(20)은, 반도체 로드(10)의 측면(10c)으로부터 상면(10a)까지 연속되는 우물층(21)을 포함하고 있어도 된다. 단, 반도체 로드(10)의 표면에 형성하는 반도체층은, 능선(10e)의 부분에서는 양호한 결정성으로 하는 것이 어렵다. 즉, 능선(e)을 덮는 부분에도 우물층(21)을 형성하면, 그 부분의 우물층(21)이 불충분한 결정성으로 되기 쉽다. 이 경우, 불충분한 결정성이 된 부분이 리크 경로(leak path)가 될 염려가 있다.
이 때문에, 반도체 로드(10)의 상면(10a) 측을, 도 3(b)에 도시한 바와 같은 형상으로 하는 것이 바람직하다. 도3(b)에 있어서도, 반도체 로드(16)은, 측면(16c)과 패싯(16d)이 접하는 능선(16e)과, 패싯(16d)과 상면(16a)이 접하는 능선(16f)을 가지고 있다. 반도체 로드(16)를 덮는 활성층(26) 중, 이들 능선(16e, 16f)을 덮는 부분은, 우물층(21)으로 하여도 된다. 즉, 활성층(26)은, 반도체 로드(16)의 측면(16c)으로부터, 패싯(16d)을 통해 상면(16a)까지 연속하는 우물층(21)을 포함하고 있어도 된다. GaN계 결정에서의 M면이 측면(16c)일 때에, 패싯(16d)과 측면(16c)이 이루는 각은 약 152도인 것이 바람직하다. 이러한 패싯(16d)은 GaN계 결정의 (10-11)면이라고 생각된다. 또한, 미러 지수에 있어서 마이너스 지수는 숫자 위에 바를 붙여 나타내는데, 본 명세서에서는 숫자 앞에 "－"를 붙여 음의 지수를 나타내고 있다. 반도체 로드(10)가 이러한 패싯(16d)을 가짐으로써, 패싯(16d) 및 능선(16e)에 결정성이 양호한 우물층(21)을 형성할 수 있다. 또한, 상면(16a)은 없어도 된다. 즉, 도 3(b)에 도시한 단면에서 볼 때는 반도체 로드(10)의 상단부는 사다리꼴 형상이지만, 삼각 형상이어도 된다.
다시 도2를 참조하면, 발광소자(1)에 있어서, 복수의 로드 형상 발광부(5)가, 하지층(40)의 상면(40b)에 배치되어 있다. 보다 정확하게는, 도 3(a)에 도시한 바와 같이, 하지층(40)의 상면(40b)에, 로드 형상 발광부(5)의 반도체 로드(10)가 배치된다. 이에 의해, 하지층(40)을 거쳐, 반도체 로드(10)로 통전할 수 있다.
또한, 로드 형상 발광부(5)의 반도체층(30)의 표면에는 제1 투광성 전극(81)이 형성되고, 다시 그 표면에 제2 투광성 전극(82)이 형성되고 있다. 제1투광성 전극(81)에 의해, 복수의 로드 형상 발광부(5)의 반도체층(30)은 병렬로 접속된다. 제2투광성 전극(82)은 하지층(40)의 상측까지 연장되고 있고, 제2 투광성 전극(82)과 하지층(40)은 이들 사이에 배치된 절연막(91)에 의해 전기적으로 절연되어 있다.
로드 형상 발광부(5)로부터 발광하는 광은, 제1 투광성 전극(81) 및 제2 투광성 전극(82)을 통해 발광 소자(1)의 외부로 취출할 수 있다.
다음으로 도 6a 및 도 6b를 참조하면서, 발광소자(1)의 제조방법에 대해 설명한다. 또한, 제조공정의 설명에서는, 반도체로서 질화갈륨 반도체를 사용한 경우의 발광소자(1)의 제조공정을 예로 들어 상세히 설명한다.
본 개시에 있어서는, 활성층(20)에 포함되는 우물층(21)이, 우물층(21)보다 밴드 갭이 큰 능선부(22)로 연결되는 구성을 가지고 있다. 우물층(21)과 능선부(22)는, 분위기, 원료 가스 및 형성 온도를 조절함으로써, 하나의 적층 공정 내에서 동시에 형성할 수 있음을 본 발명의 발명자는 알게되었다.
<1. 하지층(40) 준비>
도 6a(a)에 도시한 바와 같이, 성장기판(50) 상에, 버퍼층(45) 및 하지층(40)을 순차로 적층한다. 버퍼층(45) 및 하지층(40)을 형성하기 위한 반응장치로서는, 예를 들어 MOCVD 장치를 이용할 수 있다. 또한, 버퍼층(45) 및 하지층(40)의 형성을 생략하고, 성장기판(50)의 성장면에 직접 반도체 로드(10)를 형성해도 된다.
성장기판(50)으로서는, 후술하는 것처럼 사파이어 기판, SiC 기판, 질화물 반도체 기판 등을 이용할 수 있다. 여기에서는, 사파이어(Al2O3) 기판을 이용한 예를 설명한다. 사파이어 성장기판(50)의 경우, (0001)면을 성장면으로 하는 것이 바람직하다. 여기서 "(0001)면"이란, (0001)면에 대하여 약간 경사진 면을 포함한다. 구체적으로는, (0001)면에 대해 0.5°이상 2.0°이하의 오프각을 갖는 면을 성장면으로 하는 것이 보다 바람직하다.
성장기판(50) 상에 버퍼층(45)을 형성하기 전에, 성장기판(50)을 전처리하는 것이 바람직하다. 우선, 성장기판(50)을 반응장치 내에서 가열하여, 성장면(상면(50a))을 가열처리(서멀 클리닝)한다. 가열 온도로서는 900 ~ 1200℃를 들 수 있고, 가열 시간으로서는 약 2 ~ 15분을 들 수 있다. 이 가열처리에 의해, 성장기판(50)의 상면(50a)에 결정학적인 스텝이 나타나고, 이것이 결정핵의 생성 사이트가 된다.
그 후, 반응장치에 NH3 가스를 도입하여, 성장기판(50)의 상면(50a)을 질화한다. 질화처리는, 예를 들면 처리온도 900 ~ 1100℃, 처리시간 1 ~ 30분으로 행할 수 있다. 이러한 질화처리에 의해, 그 위에 성장하는 질화물 반도체의 표면을 (000-1) 면으로 할 수 있다.
질화처리 후의 성장기판(50)의 상면(50a)에 버퍼층(45)을 성장시킨다. 성장기판(50)의 온도를 예를 들어 550℃로 하고, 원료 가스를 공급하여 GaN으로 이루어지는 버퍼층(45)를 성장시킨다. 버퍼층(45)의 두께는 예를 들어 약 20nm 정도로 한다.
버퍼층(45)으로서 비정질의 GaN을 형성하고, 그 후에 열처리를 행해도 된다. 열처리 온도는 1000℃ 이상, 열처리 시간은 수 분 ~ 1시간 정도, 열처리 시의 분위기는 질소가스 또는 질소가스 외에 수소가스 및 NH3가스의 일방 또는 양방을 포함하는 혼합가스로 하는 것이 바람직하다.
버퍼층(45) 상에, 하지층(40)을 형성한다. 하지층(40)은 예를 들어 GaN층으로 한다. 또한, 하지층(40)에는 n형 불순물을 첨가하는 것이 바람직하고, 예를 들어 Si가 첨가된 GaN층을 하지층(40)으로 형성한다.
하지층(40)의 상면(40a)에 절연막(90)을 형성한다. 절연막(90)은, SiO2, SiN 등의 절연부재로 형성한다. 절연막(90)은, 그 두께방향(z 방향)으로 관통한 복수의 관통공(90h)을 구비하고 있다. 이 관통공(90h)으로부터, 하지층(40)의 상면(40a)이 노출하고 있다. 관통공(90h)은, 예를 들면 포토리소그래피 기술에 의해 형성할 수 있다. 관통공(90h)은, 상면에서 보았을 때(z 방향에서부터 보았을 때), 원형, 타원형, 다각형 등의 형상을 가질 수 있다. 특히, 원형의 관통공(90h)은 형성하기 쉬우므로 바람직하다.
인접하는 관통공(90h) 사이의 최단거리는, 실질적으로 일정한 것이 바람직하다. 이에 의해, 관통공(90h)으로부터 성장하는 반도체 로드(10)를 실질적으로 일정한 간격으로 배치할 수 있다. 반도체 로드(10)의 측면에 활성층(20) 및 반도체층(30) 등을 성장시킬 때, 인접하는 반도체 로드(10) 사이의 거리는, 활성층(20) 및 반도체층(30)의 성장속도에 영향을 줄 수 있다. 복수의 반도체 로드(10)를 실질적으로 일정한 간격으로 배치함으로써, 이들의 측면(10c)에 형성되는 활성층(20) 및 반도체층(30) 등의 성장속도를 실질적으로 일정하게 할 수 있다. 예를 들면, 상면에서 보았을 때 관통공(90h)을 정삼각 격자 형상으로 배열한다. 또한, 상면에서 보았을 때 관통공(90h)의 중심끼리를 연결하는 방향이, 반도체 로드(10)를 구성하는 GaN계 결정의 m축방향으로 되는 방향, 즉, 사파이어의 a축 방향인 것이 바람직하다. 이에 의해, 도 1에 도시한 바와 같이, GaN계 결정으로 이루어진 정육각 형상의 반도체 로드(10)를, 인접하는 반도체 로드(10)의 측면(10c)이 실질적으로 평행하게 마주보는 방향으로, 정삼각 격자 형상으로 배열할 수 있다. 따라서, 각 반도체 로드(10)의 각 측면(10c)에 형성되는 활성층(20) 및 반도체층(30)의 성장속도를 실질적으로 일정하게 할 수 있어, 각 층의 두께를 동일한 정도로 할 수 있다.
<2. 반도체 로드(10)의 형성>
도 6a(b)에 도시한 바와 같이, 관통공(90h)으로부터 노출된 하지층(40)의 상면(40a)에, 반도체 로드(10)를 형성한다. 반도체 로드(10)를 형성할 때, 절연막(90)이 마스크로서 기능하여, 관통공(90h)으로부터 상향(z 방향)으로 성장한 반도체 로드(10)를 형성할 수 있다. 이 때, 사파이어의 성장기판(50)의 질화된 표면을 성장면으로 한 경우, 성장시키는 GaN계 결정의 성장방향은 [000-1]방향이 되기 때문에, 반도체 로드(10)의 성장방향도 GaN계 결정의 [000-1]방향이 된다. 즉, 반도체 로드(10)의 하지층(40)에서 상방으로 향하는 방향(z방향)이, GaN계 결정의 [000-1]방향이 된다.
GaN계 반도체의 성장방향을 [000-1]방향으로 하면, GaN계 반도체의 마이그레이션이 억제되어, 횡방향 성장이 일어나기 어렵다. 이 때문에, 반도체 로드(10)는, 절연막(90)의 관통공(90h) 내에서 성장하기 시작한 굵기를 거의 유지한 채로 상 방향(z방향)으로 성장한다. 결과적으로, 비교적 균일한 굵기의 반도체 로드(10)를 얻을 수 있다.
반도체 로드(10)를 섬유아연석형(육방정계)의 GaN계 결정으로 형성하면, 반도체 로드(10)는 육각기둥 형상으로 성장하는 경향이 있다. 이 때문에, 절연막(90)의 관통공(90h)의 형상이 원형이더라도, 반도체 로드(10)는 원기둥 형상이 아닌, 육각기둥 형상이 된다. 이 때, 반도체 로드(10)의 측면은, GaN계 결정의 M면이 된다. 또한, 관통공(90h)의 내경이 크면, 그에 맞추어 반도체 로드(10)의 굵기도 굵어진다. 따라서, 반도체 로드(10)의 굵기는, 관통공(90h)의 내경에 의해 제어할 수 있다.
반도체 로드(10)는, 성장기판(50)의 온도를 예를 들면 900 ~ 1100 ℃로 하여, 원료가스를 공급하여 성장시킨다. 반도체 로드(10)는, 예를 들면 GaN 결정으로부터 형성한다. 이 경우, 원료가스는, 하지층(40)과 마찬가지로, 갈륨원으로서 TMG 또는 TEG와, 질소원으로서 NH3를 포함하는 혼합가스를 이용할 수 있다. 반도체 로드(10)에도 n형 불순물을 첨가하는 것이 바람직하고, 예를 들면 상술한 원료 가스에 실란 가스를 추가하여, Si가 첨가된 GaN 결정을 반도체 로드(10)로서 형성한다. 반도체 로드(10)의 길이(z방향의 치수)는, 원료 가스의 공급 시간에 의해 제어할 수 있다. 원료 가스의 공급시간은 예를 들면 20 ~ 60분으로 하면, 약 5 ~ 15㎛ 정도 길이의 반도체 로드(10)를 형성할 수 있다.
반도체 로드(10)의 형성 조건(성장 온도, 원료 가스의 유량, 관통공(90h)의 내경 등)을 적절히 조절함으로써, 도 3(b)에 도시한 바와 같은 패싯을 가진 반도체 로드(16)를 형성할 수 있다.
<3. 활성층(20)의 형성>
도 6a(c)에 도시한 바와 같이, 반도체 로드(10)의 외면에 활성층(20)을 형성한다.
예를 들면, 로드 형상 발광부(5)를 청색 발광시키는 경우, 활성층(20)은, 성장기판(50)의 온도를 800 ~ 900℃ 정도로 하여, 원료 가스를 공급해 형성한다. 원료 가스는, 갈륨원으로서 TMG 또는 TEG와, 질소원으로서 NH3와, 인듐원으로서 TMI(트리메틸인듐)를 포함하는 혼합 가스를 이용할 수 있다. 여기서, 원료 가스 중에서 갈륨 원소에 대한 질소 원소의 비를, 5.5×103 ~ 2.2×105으로 하는 것이 바람직하다. 갈륨원소에 대한 질소원소의 비율이 이 범위 내에 있으면, 활성층(20)의 우물층(21)(도 4 및 도 5 참조)을 형성하는 InGaN 막을 양호하게 형성할 수 있다. 또한, 비율이 상기 범위를 하회하면, 인듐원에서 생기는 In이 Ga나 N와 결합하기 어려워져, In 금속으로서 석출되기 쉬워진다. 비율이 상기 범위를 상회하면, 질소원인 NH3에서 발생하는 H에 의해, 인듐원에서 발생하는 In이 배제되기 쉬워져, InGaN이 형성되기 어렵다.
갈륨원소에 대한 질소원소의 비는, 보다 바람직하게는 2.2×104 ~ 2.2×105이며, 특히 더 바람직하게는 4.4×104 ~ 1.1×105이다.
또한, 혼합 가스는, 캐리어 가스로서 H2 가스 또는 N2 가스를 포함해도 된다. InGaN을 성장하는 경우, 캐리어 가스가 H2 가스이면 성장하기 어려워지는 경향이 있기 때문에, 캐리어 가스로서 N2 가스를 사용하는 것이 바람직하다.
상기의 형성 조건은, 반도체 로드(10)의 측면(10c)상에 형성된 부분은 In 조성비가 많아져 우물층(21)이 되고, 반도체 로드(10)의 능선(10r)상에 형성된 부분은 In 조성비가 작게 되어 능선부(22)가 되도록 설정된다. 구체적으로는, 원료 가스에 포함되는 갈륨 원소 및 질소 원소의 비율 등을 조정하는 것이 바람직하다. 예를 들면, 이러한 조건 가운데 하나를 변동시켜 활성층(20)을 형성하고, 얻어진 우물층(21) 등의 In 조성비를 확인함으로써, 적절한 조건을 찾아낼 수 있다.
능선부(22)의 In 조성비가 선택적으로 감소하는 이유는 분명하지는 않지만, 반도체 로드(10)의 측면(10c) 상에 형성되는 InGaN과, 능선부(22) 상에 형성되는 InGaN을 비교하면, 상술한 형성 조건의 경우에는, 능선부(22) 상의 InGaN에서 In이 선택적으로 이탈하는 경향이 있는 것으로 생각된다. 보다 상세하게는, 능선(10r) 상에 성장하는 InGaN 결정이 불안정하여 능선부(22)가 형성 가능하다고 생각된다. 즉, 능선(10r) 상에 불안정적인 InGaN 결정이 성장함으로써, 결합 에너지가 비교적 낮은 In이 탈리하여, In 조성비가 작은 능선부(22)가 형성되는 것으로 추측된다.
우물층(21)과 능선부(22)는, 로드 형상 발광부(5)의 단면(도 4 및 도 5 참조)의 TEM(투과형 전자현미경) 상에서 용이하게 식별할 수 있다. 명(明)시야 상의 TEM 사진인 경우, In 조성비가 높은 우물층(21)은 진한 그레이 또는 흑색이 되고, In 조성비가 낮은 능선부(22)는 연한 그레이 또는 흰색이 된다.
능선부(22)의 폭(22w)은, 1원자 이상으로, 예를 들어 2nm이하로 할 수 있다. 또한, 능선부(22)의 폭이란, 능선부(22)를 사이에 두는 2개 우물층(21)의 최단거리를 가리킨다.
또한, 도 6a(c)에서 알 수 있듯이, 반도체 로드(10)의 측면(10c) 중, 하면(10b)측의 일부는 절연막(90)으로 덮여 있다. 이 때문에, 그 부분에는, 활성층(20)이 형성되지 않는다. 바꾸어 말하면, 반도체 로드(10) 가운데, 절연막(90) 보다 상측으로 노출된 외면만을 활성층(20)으로 덮을 수 있다.
<4. 반도체층(30)의 형성>
도 6a(d)에 도시한 바와 같이, 활성층(20)의 외면에 반도체층(30)을 형성한다. 반도체 로드(10)를 n형의 GaN계 결정(n형 질화물반도체)으로 형성한 경우, 반도체층(30)은 p형의 GaN계 결정(p형 질화물반도체)으로부터 형성한다. 예를 들면, 반도체층(30)은, p형 GaN층이나 p형 AlGaN층을 p형 불순물 농도를 바꾸어 복수 적층 시킴으로써 형성된다.
반도체층(30)은, 성장기판(50)의 온도를 예를 들면 800 ~ 900℃로 하고, 원료 가스를 공급하여 형성한다. 원료 가스는, 갈륨원으로서 TMG 또는 TEG와, 질소원으로서 NH3을 포함하는 혼합가스를 이용할 수 있다. 또한, p형 불순물을 첨가하기 때문에, 이들 원료 가스에 예를 들면 Cp2Mg(비스시클로펜타디에닐 마그네슘)을 추가해, Mg가 첨가된 GaN층을 반도체층(30)으로 형성한다. 원료 가스의 공급 시간을 예를 들면 20 ~ 60분으로 하면, 약 40 ~ 120nm 정도 두께의 반도체층(30)을 형성할 수 있다.
반도체층(30)의 형성에 의해, 로드 형상 발광부(5)를 얻어진다.
<5. 투광성 전극(71,81)의 형성>
도 6b(e)에 도시한 바와 같이, 로드 형상 발광부(5)의 반도체층(30)의 외면과, 절연막(90)의 상면(90a)을 연속으로 덮도록, 제1 투광성 전극(81)을 형성한다.
그리고, 도 6b(f)에 도시한 바와 같이, 제1 투광성 전극(81)의 일부와 복수의 로드 형상 발광부(5)의 일부를 제거하고, 하지층(40)의 일부를 절연막(90)으로부터 노출시킨다. 절연막(90)으로부터 노출된 부분을, 제1 노출부(40x) 및 제2 노출부(40y)라고 칭한다. 또한, 제1 노출부(40x)에는, 반도체 로드(10)에 통전하기 위한 전극이 형성된다. 제2 노출부(40y)의 상측에는, 절연막(91)을 거쳐, 반도체층(30)에 통전하기 위한 전극이 형성된다. 각 전극에 대해서는 후술한다.
이와 같이, 제1 투광성 전극(81)을 형성한 후에 제1 노출부(40x) 및 제2 노출부(40y)를 형성하면, 제1 노출부(40x) 및 제2 노출부(40y)를 형성하기 위한 에칭용 마스크를 박리하는 박리액으로부터 로드 형상 발광부(5)를 보호할 수 있다. 즉, 로드 형상 발광부(5)가 제1 투과성 전극(81)으로 피복되고 있어, 박리액이 로드 형상 발광부(5)에 접촉하기 어렵다. 따라서, 필요한 로드 형상 발광부(5)가 제거될 가능성을 저감할 수 있다.
제1 노출부(40x) 및 제2 노출부(40y)가 형성되는 영역에는, 미리 로드 형상 발광부(5)를 성장시키지 않아도, 즉, 절연막(90)의 관통공(90h)을 형성하지 않아도 된다. 한편, 제1 노출부(40x) 및 제2 노출부(40y)의 형성 위치를 미리 설정하지 않고, 형성된 로드 형상 발광부(5)의 불량 여부를 확인하고 나서 제1 노출부(40x) 및 제2 노출부(40y)의 형성 위치를 결정해도 된다. 이에 의해, 성장이 불충분하는 등의 불량의 로드 형상 발광부(5)가 있는 위치에 제1 노출부(40x) 및 제2 노출부(40y)를 형성할 수 있다.
투광성 전극(81)은, 예를 들면 ITO막 등의 투광성 도전막으로부터 형성할 수 있다.
<6. 절연막(91)의 형성>
도 6c(g)에 도시한 바와 같이, 제1 투광성 전극(81)의 일부와, 하지층(40)의 제1 노출부(40x)의 일부(n측 투광성 전극(71)이 형성되어 있지 않은 부분)와, 하지층(40)의 제2 노출부(40y) 전체를 덮도록, 절연막(91)을 형성한다.
절연막(91)은, SiO2, SiN 등의 절연부재로 형성한다. SiO2는 투광성을 가지기 때문에, 절연막(91)을 통해 로드 형상 발광부(5)로부터의 발광을 취출할 수 있는 이점이 있다.
<7. 투광성 전극(71,82) 및 패드 전극(70,80)의 형성>
도 6c(h)에 도시한 바와 같이, n측 투광성 전극(71)과 제2 투광성 전극(82)을 형성한다. n측 투광성 전극(71)은, 하지층(40)의 제1 노출부(40x) 상에 형성한다. 제2 투광성 전극(82)은, 제1 투광성 전극(81)과 접촉하며, 또한 하지층(40)의 제2 노출부(40y)의 상측까지 연장되고 있다. 제2 투광성 전극(82)과 하지층(40)의 제2 노출부(40y)의 사이에 절연막(91)을 배치함으로써, 이들이 단락하는 것을 방지하고 있다.
다음으로, n측 투광성 전극(71) 상에 n측 패드 전극(70)을 형성한다. 또한, 하지층(40)의 제2 노출부(40y)의 바로 위에 있어서, 제2 투광성 전극(82) 상에 p측 패드 전극(80)을 형성한다.
p측 패드 전극(80)으로부터 로드 형상 발광부(5)까지는, 제2 투광성 전극(82)과 제1 투광성 전극(81)을 거쳐 도통되고 있다. n측 패드 전극(70)으로부터 로드 형상 발광부(5)까지는, n측 투광성 전극(71)과 하지층(40)을 거쳐 도통되고 있다.
p측의 전류 경로에 있어서, 제1 투광성 전극(81)이 복수의 로드 형상 발광부(5)의 반도체층(30)과 접촉하고 있으며, n측의 전류 경로에 있어서, 하지층(40)이 복수의 로드 형상 발광부(5)의 반도체 로드(10)와 접촉하고 있다. 즉, 복수의 로드 형상 발광부(5)는 병렬 접속되고 있다.
다음으로, 본 개시의 발광소자(1)의 각 구성에 대해 설명한다. 또한, 본 개시의 발광소자(1)는, 이른바 반도체 발광소자로서, 예를 들면 발광다이오드(LED) 및 레이저 다이오드(LD)를 포함한다.
(로드 형상 발광부(5))
로드 형상 발광부(5)는, 다각기둥 형상의 외형, 또는 다각기둥 형상으로 상단에 패싯을 갖는 외형을 가지고 있다.
로드 형상 발광부(5)는, 예를 들면, III-V족 화합물 반도체, II-VI족 화합물 반도체 등의 반도체 재료로부터 형성할 수 있다. 구체적으로, InxAlyGa1-x-yN (0≤X, 0≤Y, X+Y≤1) 등의 질화물 반도체(예를 들면, InN, AlN, GaN, InGaN, AlGaN, InGaAlN 등)를 사용할 수 있다.
로드 형상 발광부(5)의 각 구성(반도체 로드(10), 활성층(20) 및 반도체층(30))에 적합한 반도체에 대해 상세히 설명한다.
반도체 로드(10)는, 제1 도전형 반도체(예를 들면, n형 반도체)를 포함한다. 반도체 로드(10)에 적합한 반도체로서는, GaN 및 AlGaN을 들 수 있다. 또한, n형 불순물로서 Si나 Ge, O등을 첨가해도 된다. 반도체 로드(10)은 제1 도전형 반도체만으로 구성해도 된다.
활성층(20)은, 밴드 갭이 큰 능선부(22)와, 밴드 갭이 작은 우물층(21)을 포함한다. 우물층(21)에 적합한 반도체로서는 InxGa1-xN 을 들 수 있다. 능선부(22)에 적합한 반도체로서는, GaN 및 InyGa1-yN 을 들 수 있다. 또한, 우물층(21)과 능선부(22)가 모두 InGaN으로 이루어질 때는, 우물층(21)의 In 조성비는 능선부(22)의 In 조성비보다 크다(즉, x> y).
반도체층(30)은, 제2 도전형 반도체(예를 들면, p형 반도체)를 포함한다. 반도체층(30)에 적합한 반도체로서는, Mg 등의 p형 불순물을 포함하는 GaN을 들 수 있다. 반도체층(30)은, p형 불순물을 함유한 p형 반도체로 이루어지는 층과, 도프되지 않은 층을 포함하는 적층 구조이어도 된다.
(투광성 전극(71,81,82))
n측 투광성 전극(71), 제1 투광성 전극(81) 및 제2 투광성 전극(82)은, 투광성의 도전 재료로 형성할 수 있으며, 특히, 도전성 산화물이 바람직하다. 도전성 산화물로서는, 예를 들면, ZnO, In2O3, ITO, SnO2, MgO 를 들 수 있다. 특히 ITO는, 가시광(가시영역)에서 높은 광투과성을 가지고, 도전율이 높은 재료이기 때문에 바람직하다.
p측의 투광성 전극으로서, 이와 같이 제1 투광성 전극(81) 및 제2 투광성 전극(82)의 2층을 설치하는 것이 바람직하다. p측의 투광성 전극은 1층만으로 할 수도 있지만, 이 경우는 절연막(91) 형성 후에 p측의 투광성 전극을 설치하게 되므로, 절연막(91)에 덮인 로드 형상 발광부(5)의 부분에 통전할 수 없어, 발광면적이 감소한다. 또한, 로드 형상 발광부(5)를 덮지 않도록 절연막(91)의 형성 면적을 감소시키면, p측의 전극과 하지층(40)이 단락할 가능성이 상승한다. 제1 투광성 전극(81) 및 제2 투광성 전극(82)의 2층 구조이면, 단락 가능성이 낮은 정도로 절연막(91)을 로드 형상 발광부(5) 위에까지 형성할 수 있고, 또한, 절연막(91) 아래의 로드 형상 발광부(5)에 통전할 수 있다. 또한, 제1 투광성 전극(81)만의 부분보다도 그 위에 제2 투광성 전극(82)이 겹친 부분의 쪽이 광의 투과율이 감소한다. 따라서, 제1 투광성 전극(81)과 제2 투광성 전극(82)이 겹친 부분의 표면적보다, 제2 투광성 전극(82)으로부터 제1 투광성 전극(81)이 노출된 부분의 표면적을 크게 하는 것이 바람직하다. 이에 의해, 로드 형상 발광부(5)의 발광의 취출 효율을 향상시킬 수 있다.
또한, n측 투광성 전극(71)은 생략해도 된다. 이 경우, n측 패드 전극(70)을 하지층(40)에 직접 형성한다.
(성장기판(50))
질화물 반도체를 성장시킬 경우의 성장기판(50)으로서는, 전형적으로는, 사파이어(Al2O3) 등의 절연성 기판을 사용한다. 또한, 질화물 반도체(GaN, AlN 등) 등을 사용할 수도 있다.
특히, C면, 즉 (0001)면을 성장면으로 하는 사파이어의 성장기판이 바람직하다. 성장면은 엄밀히 (0001)면과 일치하기보다는, (0001) 면에 대해 0.5° ~ 2.0°의 오프각을 갖는 것이 바람직하다. 이러한 면을 질화함으로써, GaN계 반도체를 [000-1]방향으로 성장시킬 수 있다.
(절연막(90,91))
절연막(90, 91)은, 예를 들어, 이산화규소(SiO2)나 SiN으로부터 형성할 수 있다.
(패드 전극(70,80))
n측 패드 전극(70) 및 p측 패드 전극(80)으로서는, 전기 양도체를 사용할 수 있고, 예를 들어 Cu, Au, Ag, Ni, Sn 등의 금속이 바람직하다. 패드 전극(70, 80)을 투광성 전극(71, 81) 상에 형성하는 경우에는, 투광성 전극과 오믹 콘택트할 수 있는 도전 재료로 형성하는 것이 바람직하다. 또한, p측 패드 전극(80)을 로드 형상 발광부(5)에 직접 설치해도 되고, 그 경우는, p측의 투광성 전극은 1층만(제1 투광성 전극(81)만)이어도 된다. 바람직하게는, p측 패드 전극(80)을 로드 형상 발광부(5)에 직접 설치하는 것이 아니라, 도 2에 도시한 바와 같이, 로드 형상 발광부(5)가 존재하지 않는 영역을 설치하고, 그 영역에 p측 패드 전극(80)을 형성한다. 이에 의해, 로드 형상 발광부(5)로부터의 광을 p측 패드 전극(80)에 의해 차단되는 일 없이 외부로 꺼낼 수 있기 때문에, 발광소자(1)의 광 취출 효율을 향상시킬 수 있다.
(실험예)
본 개시와 관련된 반도체 로드(10) 및 활성층(20)을 제조하였다. 활성층(20)은, 다중양자우물구조(MQW)로 하고, 각 반도체층은 MOCVD법에 의해 형성하였다.
우선, (0001)면으로부터 약 1° 오프셋한 면을 성장면으로 하는 사파이어 기판을 성장기판(50)으로 해서 준비했다. 성장기판(50)의 상면(50a)은 질화처리하고, 그 위에 성장하는 질화물 반도체의 상면(성장기판(50)의 상면(50a)과 평행한 면)이 (000-1)면이 되도록 하였다. 그리고, 성장기판(50) 위에, 포토리소그래피 기술에 의해, 개구 형상이 직경 2㎛의 원형인 관통공(90h)을 복수 갖는 SiO2의 절연막(90)(두께 약 0.3㎛)을 형성하였다.
이어서, 절연막(90)이 형성된 성장 기판(50)에, GaN의 버퍼층(45)(두께 약 20nm)을 형성하고, 그 후, 열처리를 행하였다. 여기에서는 하지층(40)은 설치하지 않았기 때문에, 이와 같이 절연막(90) 형성 후에 버퍼층(45)을 형성하였다.
이어서, GaN으로 이루어진 반도체 로드(10)를 이하의 형성 조건으로 형성하여, 굵기 3㎛ 정도, 길이 10㎛ 정도의 대략 육각기둥 형상의 반도체 로드(10)를 복수 얻었다.
●기판 온도: 1045℃
●제조 시간: 40분
●분위기 가스: 수소와 질소 혼합 분위기
●캐리어 가스: 질소 11 slm
●NH3: 50 sccm(약 2×10-3 몰/분)
●TMG: 20 sccm(약 65×10-6 몰/분)
반도체 로드(10)를 형성한 후, 형성 조건을 이하와 같이 변경하여, 활성층(20)을 형성하였다. 또한, 활성층(20)은, 반도체 로드(10)측으로부터, 장벽층(25)과, 우물층(21) 및 능선부(22)를 포함하는 층(여기서는, "혼합층"이라 칭함)을 교대로 작성하였다. 장벽층(25)을 6층, 혼합층을 6층 형성한 후, 마지막으로 장벽층(25)를 1층 더 형성하였다. 장벽층(25) 및 혼합층의 형성 조건은 이하와 같다. 장벽층(25)의 형성 조건은 GaN의 것이며, 혼합층의 형성 조건은 InGaN의 것이다.
[장벽층(25)의 형성 조건]
●기판 온도: 810℃
●분위기 가스: 질소
●캐리어 가스: 질소 8 slm
●NH3: 4 slm(약 2×10-1 몰/분)
●TEG: 16 sccm(약 4×10-6 몰/분)
GaN으로 이루어진 장벽층(25)은, 제1 층(반도체 로드(10)와 접촉하고 있는 층)에만 Si 도프하였다. 1층째의 형성 시에는, 상기 원료 가스에 더하여, Si 도펀트원으로서 SiH4 가스를 8×10-9 몰/분으로 첨가했다.
장벽층(25)의 형성 시간은, 제1 층은 약 9분(두께 10nm 정도), 제2 층 ~ 제 7 층은, 각각 4분(두께 4 ~ 10nm 정도)으로 하였다.
[혼합층(우물층(21), 능선부(22))의 형성 조건]
●기판 온도: 810℃
●분위기 가스: 질소
●캐리어 가스: 질소 8 slm
●NH3: 4 slm(약 2×10-1 몰/분)
●TEG: 16 sccm(약 4×10-6 몰/분)
●TMI: 142 sccm(약 12×10-6 몰/분)
혼합층의 형성시간은, 제1 층 ~ 제 6 층 모두에 있어서, 각각 4분(두께 4 ~ 10nm 정도)으로 하였다. 또한, 장벽층(25)의 제2 층 ~ 제 7 층과 혼합층과의 성장 시간은 같지만, 반도체 로드(10)의 길이 방향에 있어서 성장 속도의 차가 생기기 때문에, 후술하는 TEM 상에 나타나듯이, 장벽층(25)과 혼합층의 두께는 반드시 동일한 것은 아니다.
이렇게 하여 얻어진 로드 형상 발광부(5)의 단면의 TEM으로 관찰하였다. 도 7은 로드 형상 발광부(5)의 단면 전체의 TEM상이며, 도 8은 로드 형상 발광부(5)의 단면의 일부의 TEM 상이다. 도 8의 TEM 상에서는, 반도체 로드(10)의 측면(10c) 및 능선(10r)과, 활성층(20)의 우물층(21), 능선부(22) 및 장벽층(25)을 확인할 수 있다.
도 8의 TEM 상에 있어서, 활성층(20)이, 장벽층(25), 우물층(21) 및 능선부(22)를 포함하고 있음을 관찰할 수 있다. 각 우물층(21)은, 반도체 로드(10)의 측면(10c)과 평행한 방향으로 연장하고 있다. 우물층(21)(진한 그레이 부분)은, 반도체 로드(10)의 능선(10r)과 로드 형상 발광부(5)의 능선(5r)를 잇는 선(가상선 v)의 위치에서, 연장 방향이 바뀐다. 그리고, 우물층(21)이 굴곡하는 부분에 능선부(22)(선 형상의 연한 그레이 부분)가 위치하여, 능선부(22)의 양측에 있는 우물층(21)을 분리하고 있다. 또한, 도 8의 TEM상에 있어서 최외주에 성장시킨 것은 GaN 장벽층(제7 층)이다. 외주부의 일부는 진한 그레이로 되어 있는데, 이는 여기서 성장을 멈춘 것이 원인으로 추측된다.
활성층(20)의 두께 방향으로 적층된 6층의 우물층(21)의 모두에 있어서, 가상선v를 따라 배치된 능선부(22)에 의해, 우물층(21)은 분리되어 있는 것을 알 수 있다.
본 출원은, 출원일이 2016년 9월 29일인 일본국 특허출원 특원 제2016-192031호를 기초 출원으로 하는 우선권 주장을 수반한다. 특원 제2016-192031호는 참조함으로써 본 명세서에 포함된다.
1 발광소자
5,6 로드 형상 발광부
10,16 제1 도전형 반도체 로드(반도체 로드)
10c, 16c 반도체 로드의 측면
20,26 활성층
21 우물층
22 능선부
25 장벽층
30,36 제2 도전형 반도체층(반도체층)
40 하지층
45 버퍼층
50 성장 기판
90,91 절연막
90h 관통공

Claims (14)

  1. 다각기둥의 측면을 이루도록 배치된 복수의 측면을 갖는 제1 도전형 반도체 로드와,
    상기 제1 도전형 반도체 로드의 상기 측면을 덮는 반도체로 이루어진 활성층과,
    상기 활성층을 덮는 제2 도전형 반도체층을 포함하고,
    상기 활성층은, 상기 복수의 측면 중 적어도 인접하는 2개에 각각 배치된 복수의 우물층을 포함하고,
    상기 복수의 우물층 중 인접하는 우물층끼리는, 각각, 인접하는 상기 측면끼리 접하는 능선을 따라 분리되어 있고,
    상기 활성층은, 반도체로 이루어지고, 상기 능선 상에 배치되어 상기 인접하는 우물층끼리를 잇는 능선부를 더 포함하며,
    상기 능선부의 밴드 갭은, 상기 복수의 우물층 각각의 밴드 갭보다 넓은 것을 특징으로 하는 발광소자.
  2. 제1항에 있어서,
    상기 복수의 우물층은, 상기 제1 도전형 반도체 로드의 모든 측면에 각각 배치되어 있고,
    상기 복수의 우물층 중 인접하는 우물층끼리는 모두 상기 능선부에 의해 연결되어 있는 것을 특징으로 하는 발광소자.
  3. 제1항 또는 제2항에 있어서,
    상기 우물층은, 상기 제1 도전형 반도체 로드의 측면과 수직을 이루는 방향에서, 장벽층을 거쳐 복수 적층되어 있는 것을 특징으로 하는 발광소자.
  4. 제1항 또는 제2항에 있어서,
    상기 복수의 우물층은 In을 함유하는 질화물 반도체로 이루어지고,
    상기 능선부의 In 조성비는, 상기 우물층의 In 조성비보다 낮은 것을 특징으로 하는 발광소자.
  5. 제1항 또는 제2항에 있어서,
    상기 능선부가 GaN으로 이루어지고, 상기 복수의 우물층이 InGaN으로 이루어지는 것을 특징으로 하는 발광소자.
  6. 제1항 또는 제2항에 있어서,
    상기 제1 도전형 반도체 로드는 제1 도전형 질화물 반도체를 포함하는 제1 도전형 질화물 반도체 로드이고,
    상기 제2 도전형 반도체층은 제2 도전형 질화물 반도체를 포함하는 제2 도전형 질화물 반도체층이며,
    상기 제1 도전형 질화물 반도체 로드는, 하지층의 상면에 배치됨과 함께, 섬유아연석형의 결정으로 이루어지고,
    상기 측면은, 상기 결정의 M면이며, 상면에서 보았을 때 육각형상으로 배치되어 있는 것을 특징으로 하는 발광소자.
  7. 제6항에 있어서,
    상기 제1 도전형 반도체 로드는, GaN 결정으로 이루어지는 것을 특징으로 하는 발광소자.
  8. 제7항에 있어서,
    상기 제1 도전형 질화물 반도체 로드는, 상기 하지층으로부터 상방으로 향하는 방향이 상기 GaN 결정의 [000-1]방향인 것을 특징으로 하는 발광소자.
  9. 제3항에 있어서,
    상기 복수의 우물층은 In을 함유하는 질화물 반도체로 이루어지고,
    상기 능선부의 In 조성비는, 상기 우물층의 In 조성비보다 낮은 것을 특징으로 하는 발광소자.
  10. 제3항에 있어서,
    상기 능선부가 GaN으로 이루어지고, 상기 복수의 우물층이 InGaN으로 이루어지는 것을 특징으로 하는 발광소자.
  11. 제4항에 있어서,
    상기 제1 도전형 반도체 로드는 제1 도전형 질화물 반도체를 포함하는 제1 도전형 질화물 반도체 로드이고,
    상기 제2 도전형 반도체층은 제2 도전형 질화물 반도체를 포함하는 제2 도전형 질화물 반도체층이며,
    상기 제1 도전형 질화물 반도체 로드는, 하지층의 상면에 배치됨과 함께, 섬유아연석형의 결정으로 이루어지고,
    상기 측면은, 상기 결정의 M면이며, 상면에서 보았을 때 육각형상으로 배치되어 있는 것을 특징으로 하는 발광소자.
  12. 제10항에 있어서,
    상기 제1 도전형 반도체 로드는 제1 도전형 질화물 반도체를 포함하는 제1 도전형 질화물 반도체 로드이고,
    상기 제2 도전형 반도체층은 제2 도전형 질화물 반도체를 포함하는 제2 도전형 질화물 반도체층이며,
    상기 제1 도전형 질화물 반도체 로드는, 하지층의 상면에 배치됨과 함께, 섬유아연석형의 결정으로 이루어지고,
    상기 측면은, 상기 결정의 M면이며, 상면에서 보았을 때 육각형상으로 배치되어 있는 것을 특징으로 하는 발광소자.
  13. 제11항에 있어서,
    상기 제1 도전형 반도체 로드는, GaN 결정으로 이루어지는 것을 특징으로 하는 발광소자.
  14. 제13항에 있어서,
    상기 제1 도전형 질화물 반도체 로드는, 상기 하지층으로부터 상방으로 향하는 방향이 상기 GaN 결정의 [000-1]방향인 것을 특징으로 하는 발광소자.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7320770B2 (ja) 2018-09-28 2023-08-04 セイコーエプソン株式会社 発光装置およびプロジェクター
JP7137066B2 (ja) 2018-10-23 2022-09-14 日亜化学工業株式会社 発光素子の製造方法
JP7056628B2 (ja) * 2019-06-28 2022-04-19 セイコーエプソン株式会社 発光装置およびプロジェクター
JP2022052420A (ja) * 2020-09-23 2022-04-04 セイコーエプソン株式会社 発光装置、発光装置の製造方法およびプロジェクター
JP7320794B2 (ja) * 2021-03-15 2023-08-04 セイコーエプソン株式会社 発光装置、プロジェクター、およびディスプレイ
JP7432844B2 (ja) 2021-12-17 2024-02-19 日亜化学工業株式会社 窒化物半導体発光素子

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040029301A (ko) * 2001-08-22 2004-04-06 소니 가부시끼 가이샤 질화물 반도체소자 및 질화물 반도체소자의 제조방법
US7952109B2 (en) * 2006-07-10 2011-05-31 Alcatel-Lucent Usa Inc. Light-emitting crystal structures
JP5099763B2 (ja) 2007-12-18 2012-12-19 国立大学法人東北大学 基板製造方法およびｉｉｉ族窒化物半導体結晶
EP2333847B1 (en) 2008-09-01 2018-02-14 Sophia School Corporation Semiconductor optical element array and manufacturing method therefore
US20160053977A1 (en) * 2008-09-24 2016-02-25 B/E Aerospace, Inc. Flexible led lighting element
KR101217209B1 (ko) * 2010-10-07 2012-12-31 서울대학교산학협력단 발광소자 및 그 제조방법
CN102148321A (zh) * 2011-01-24 2011-08-10 佛山电器照明股份有限公司 Led白光荧光帽及其制造方法
JP5409707B2 (ja) 2011-06-15 2014-02-05 シャープ株式会社 半導体素子、半導体素子の製造方法、発光ダイオード、光電変換素子、太陽電池、照明装置、バックライトおよび表示装置
DE102012101718A1 (de) 2012-03-01 2013-09-05 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip
SE537434C2 (sv) * 2012-06-26 2015-04-28 Polar Light Technologies Ab Grupp III-nitridstruktur
DE102013104273A1 (de) 2013-04-26 2014-10-30 Osram Opto Semiconductors Gmbh Anordnung mit säulenartiger Struktur und einer aktiven Zone
KR102075985B1 (ko) * 2013-10-14 2020-02-11 삼성전자주식회사 나노구조 반도체 발광소자
TWI621278B (zh) * 2013-12-17 2018-04-11 瑞典商Ｇｌｏ公司 具有應變改質表面活性區域之第三族氮化物奈米線ｌｅｄ及其製造方法
JP2015142020A (ja) 2014-01-29 2015-08-03 東京エレクトロン株式会社 ロッド型発光素子の製造方法、及びロッド型発光素子
KR102249624B1 (ko) * 2014-07-01 2021-05-10 엘지이노텍 주식회사 발광구조물 및 이를 포함하는 발광소자
JP6380202B2 (ja) 2015-03-31 2018-08-29 ブラザー工業株式会社 情報保護装置

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