KR102171465B1

KR102171465B1 - Display device

Info

Publication number: KR102171465B1
Application number: KR1020130158656A
Authority: KR
Inventors: 남대현; 이세응; 김하예; 박찬수
Original assignee: 엘지디스플레이 주식회사
Priority date: 2013-12-18
Filing date: 2013-12-18
Publication date: 2020-10-30
Also published as: KR20150071522A

Abstract

본 발명은 표시장치에 관한 것으로서, 특히, 게이트 라인으로 스캔신호를 공급하기 위한 게이트 드라이버가, 패널 상에, 데이터 드라이버와 마주보도록 형성되어 있는, 표시장치를 제공하는 것을 기술적 과제로 한다. The present invention relates to a display device, and in particular, it is an object of the present invention to provide a display device in which a gate driver for supplying a scan signal to a gate line is formed on a panel so as to face a data driver.

Description

Display device {DISPLAY DEVICE}

본 발명은 표시장치에 관한 것으로서, 특히, 네로우 베젤(narrow bezel)의 구현이 가능한 표시장치에 관한 것이다. The present invention relates to a display device, and more particularly, to a display device capable of implementing a narrow bezel.

휴대전화, 테블릿PC, 노트북 등을 포함한 다양한 종류의 전자제품에는 평판표시장치(FPD : Flat Panel Display)가 이용되고 있다. 평판표시장치에는, 액정표시장치(LCD : Liquid Crystal Display), 플라즈마 디스플레이 패널(PDP : Plasma Display Panel), 유기발광표시장치(OLED : Organic Light Emitting Display Device) 등이 있으며, 최근에는 전기영동표시장치(EPD : ELECTROPHORETIC DISPLAY)도 널리 이용되고 있다. Flat panel displays (FPDs) are used in various types of electronic products, including mobile phones, tablet PCs, and notebook computers. Flat panel display devices include a liquid crystal display (LCD), a plasma display panel (PDP), an organic light emitting display device (OLED), and more recently, an electrophoretic display device. (EPD: ELECTROPHORETIC DISPLAY) is also widely used.

평판표시장치(이하, 간단히 '표시장치'라 함)들 중에서, 액정표시장치(LCD)는 액정의 광학적 이방성을 이용하여 화상을 표시하는 장치로서, 박형, 소형, 저소비전력 및 고화질 등의 장점이 있기 때문에, 널리 이용되고 있다.Among flat panel display devices (hereinafter simply referred to as'display devices'), a liquid crystal display (LCD) is a device that displays an image using the optical anisotropy of liquid crystal, and has advantages such as thin, small size, low power consumption, and high quality. Because of this, it is widely used.

또한, 표시장치들 중에서, 유기발광표시장치(Organic Light Emitting Display Device)는, 응답속도가 1ms 이하로서 고속의 응답속도를 갖고, 소비 전력이 낮으며, 자체 발광함으로 시야각에 문제가 없기 때문에, 차세대 평판표시장치로 주목받고 있다.In addition, among the display devices, the organic light emitting display device has a response speed of less than 1 ms, has a high response speed, low power consumption, and does not have a problem with the viewing angle due to self-illumination. It is attracting attention as a flat panel display device.

최근, 표시장치의 데이터 드라이버(300)의 갯수 또는 상기 데이터 라인(DL)의 갯수를 줄이기 위해, 더블 레이트 드라이빙(Double Rate Driving)(이하, 간단히 'DRD'라 함) 방식이 이용되고 있다. 상기 DRD 방식을 이용하는 패널에서는, 종래 대비 수평 게이트 라인(HGL)들의 갯수가 2배로 늘어나는 대신, 데이터 라인(DL)들의 갯수가 1/2로 줄어든다. 즉, 상기 DRD 방식은, 필요로 하는 데이터 드라이브(300)의 갯수 또는 데이터 라인(DL)의 갯수를 반으로 줄이면서도 동일한 해상도를 구현할 수 있는 방법이다. Recently, in order to reduce the number of data drivers 300 or the number of data lines DL of a display device, a double rate driving (hereinafter simply referred to as'DRD') method has been used. In a panel using the DRD method, the number of horizontal gate lines HGL is doubled compared to the conventional one, but the number of data lines DL is reduced by half. That is, the DRD method is a method capable of implementing the same resolution while reducing the number of data drives 300 required or the number of data lines DL in half.

상기 DRD 방식을 이용하는 종래의 표시장치에서는, 상기 패널에 형성되어 있는 게이트 라인들에 스캔펄스를 공급하기 위해, 상기 패널의 좌우 각각에 게이트 드라이버가 형성되어 있다. In a conventional display device using the DRD method, gate drivers are formed on the left and right sides of the panel in order to supply scan pulses to gate lines formed on the panel.

이 경우, 두 개의 상기 게이트 드라이버들은 하나의 게이트 라인에 스캔펄스를 동시에 공급할 수 있다. 이러한 방식은 더블 피딩(Double Feeding) 방식이라 한다. 상기 더블 피딩 방식에 의해, 상기 게이트 드라이버에 공급되는 클럭의 로드가 저감될 수 있다.In this case, the two gate drivers can simultaneously supply scan pulses to one gate line. This method is referred to as a double feeding method. By the double feeding method, a load of a clock supplied to the gate driver may be reduced.

예를 들어, 상기 DRD 방식을 이용하는 패널에 2160(= 1080 x 2)개의 게이트 라인이 형성되어 있고, 두 개의 상기 게이트 드라이버들 각각이 6개의 클럭들로 구동되는 경우, 클럭 하나가, 360(= 2160 / 6)개의 게이트 라인들을 담당한다. 따라서, 상기 클럭의 로드가 커질 수 있다. 그러나, 상기 더블 피딩 방식이 적용됨으로써, 클럭의 로드는 감소될 수 있다. For example, if 2160 (= 1080 x 2) gate lines are formed on a panel using the DRD method, and each of the two gate drivers is driven by six clocks, one clock is 360 (= It is responsible for 2160 / 6) gate lines. Accordingly, the load of the clock may increase. However, by applying the double feeding method, the load of the clock can be reduced.

또한, 표시장치에 대한 연구는 기술적인 면과, 디자인적인 면으로 구분될 수 있으며, 최근에는, 수요자들에게 보다 어필할 수 있는 디자인적인 면에서의 연구개발의 필요성이 특히 부각되고 있다. 이에 따라, 표시장치의 두께를 최소화(슬림화)하는 노력이 꾸준히 진행되고 있다. 또한, 표시장치의 테두리 부분을 좁게 형성하는 기술(Narrow bezel)에 대한 연구도 활발히 진행되고 있다. 즉, 표시장치의 전면 중 영상이 출력되지 않는 좌우 테두리 부분을 최소화시키는 대신, 영상이 출력되는 부분을 증대시킴으로써, 사용자에게 보다 넓고 큰 영상을 제공하는 기술에 대한 연구가 활발히 진행되고 있다. 이에 따라, 게이트 드라이버가 데이터 드라이버(30)와 마주보는 방향에 형성되는 게이트 링크 인 어레이(GLA : Gate Link in Array) 방식이 이용되고 있다.Further, research on display devices can be divided into technical and design aspects, and in recent years, the need for research and development in terms of design that can appeal to consumers more has been particularly highlighted. Accordingly, efforts to minimize (slim) the thickness of the display device are steadily progressing. In addition, research on a narrow bezel of a display device is being actively conducted. That is, research on a technology for providing a wider and larger image to a user by increasing a portion in which an image is outputted instead of minimizing the left and right edge portions of the front surface of the display device in which an image is not output is being actively progressed. Accordingly, a gate link in array (GLA) method in which the gate driver is formed in a direction facing the data driver 30 is used.

도 1은 종래의 표시장치의 구성을 나타낸 예시도로서, 특히, 게이트 링크 인 어레이(GLA) 방식을 이용하는 표시장치의 구성을 나타내고 있다. 도 1에서, (a)는 패널(10)의 전체 구성을 보여주고 있고, (b)는 상기 패널(10)의 좌측 비표시영역(L)의 단면을 보여주고 있으며, (c)는 상기 패널(10)의 우측 비표시영역(R)의 단면을 보여주고 있다. 1 is an exemplary view showing the configuration of a conventional display device, and in particular, illustrates the configuration of a display device using a gate link-in array (GLA) method. In FIG. 1, (a) shows the overall configuration of the panel 10, (b) shows a cross-section of the left non-display area L of the panel 10, and (c) shows the panel. The cross section of the non-display area R on the right side of (10) is shown.

종래의 표시장치는, 도 1의 (a)에 도시된 바와 같이, 영상을 출력하는 표시영역과, 표시영역 주변의 비표시영역으로 형성된 패널(10), 상기 패널에 형성된 수평 게이트 라인들(HGL1 to HGLg)을 구동하기 위한 게이트 드라이버(20), 상기 패널에 형성된 데이터 라인들(DL1 to DLd)을 구동하기 위한 데이터 드라이버(30) 및 상기 데이터 드라이버(30)와 상기 게이트 드라이버(20)를 구동하기 위한 타이밍 컨트롤러(40)를 포함한다. As shown in FIG. 1A, a conventional display device includes a display area for outputting an image, a panel 10 formed with a non-display area around the display area, and horizontal gate lines HGL1 formed on the panel. to HGLg), a data driver 30 for driving data lines DL1 to DLd formed on the panel, and the data driver 30 and the gate driver 20 And a timing controller 40 for doing so.

상기 데이터 드라이버(30)는 일반적으로, TCP(Tape Carrier Package)의 IC 영역에 실장되거나, 또는, COF(Chip On Film) 방식으로 베이스필름 상에 실장되어, TAB(Tape Automated Bonding) 방식으로 상기 패널(10)에 접속되고 있다. 또한, 상기 데이터 드라이버(30)는 칩온글래스(COG) 방식으로 상기 패널(10)에 장착될 수도 있다. 이 경우, 상기 데이터드라이버는, 도 1의 (a)에 도시된 바와 같이, 상기 게이트 드라이버(20)와 마주보도록, 상기 패널(10)에 장착된다. In general, the data driver 30 is mounted on an IC area of a Tape Carrier Package (TCP), or mounted on a base film in a COF (Chip On Film) method, and the panel is mounted in a TAB (Tape Automated Bonding) method. It is connected to (10). In addition, the data driver 30 may be mounted on the panel 10 in a chip-on-glass (COG) method. In this case, the data driver is mounted on the panel 10 so as to face the gate driver 20, as shown in FIG. 1A.

상기 게이트 드라이버(20)는 TCP(Tape Carrier Package)의 IC 영역에 실장되거나, 또는, COF(Chip On Film) 방식으로 베이스필름상에 실장되어, TAB(Tape Automated Bonding) 방식으로 상기 패널(10)에 접속될 수 있다. 그러나, 상기 게이트 드라이버(20)는, 도 1에 도시된 바와 같이, GIP(Gate In Panel) 방식으로 상기 패널(10)의 비표시영역에 형성될 수도 있으며, 집적회로(IC)로 구성되어 상기 패널(10)의 비표시영역에 장착될 수 있다. 이 경우, 상기 게이트 드라이버(20)는 상기 데이터 드라이버(30)와 마주보도록, 상기 패널(10)에 형성된다. The gate driver 20 is mounted in an IC area of a Tape Carrier Package (TCP), or mounted on a base film in a COF (Chip On Film) method, and the panel 10 is mounted in a TAB (Tape Automated Bonding) method. Can be connected to. However, the gate driver 20 may be formed in a non-display area of the panel 10 in a GIP (Gate In Panel) method, as shown in FIG. 1, and is composed of an integrated circuit (IC) to provide the It may be mounted in a non-display area of the panel 10. In this case, the gate driver 20 is formed on the panel 10 to face the data driver 30.

상기 타이밍 컨트롤러(40)는 상기 패널(10)에 장착될 수도 있으나, 도 1의 (a)에 도시된 바와 같이, 인쇄회로기판(50)에 장착될 수 있다. 이 경우, 상기 인쇄회로기판은, 상기 게이트 드라이버(20)가 장착되는 비표시영역에서, 상기 패널(10)과 전기적으로 연결될 수 있다. The timing controller 40 may be mounted on the panel 10, but may be mounted on the printed circuit board 50 as shown in FIG. 1A. In this case, the printed circuit board may be electrically connected to the panel 10 in a non-display area in which the gate driver 20 is mounted.

상기한 바와 같이, 최근에는, 표시장치의 테두리 부분을 좁게 형성하는 기술(Narrow bezel)에 대한 연구가 활발히 진행되고 있다. 특히, 극한 네로우 베젤(Narrow Bezel)의 구현을 위해, 패널(10)의 좌측 및 우측에 게이트 드라이버 IC가 장착되거나, 또는 패널(10)의 좌측 및 우측에 게이트 인 패널(GIP) 방식의 게이트 드라이버가 형성되는 대신, 도 1의 (a)에 도시된 바와 같이, 게이트 드라이버(20)가 데이터 드라이버(30)와 마주보는 방향에 형성되는 게이트 링크 인 어레이(GLA : Gate Link in Array) 방식이 이용되고 있다.As described above, in recent years, research on a narrow bezel of a display device has been actively conducted. In particular, in order to implement an extreme narrow bezel, a gate driver IC is mounted on the left and right sides of the panel 10, or a gate-in-panel (GIP) type gate is mounted on the left and right sides of the panel 10 Instead of forming a driver, a gate link in array (GLA) method in which the gate driver 20 is formed in a direction facing the data driver 30 as shown in (a) of FIG. 1 is used. It is being used.

상기 게이트 링크 인 어레이(GLA) 방식을 이용한 표시장치에서는, 상기 게이트 드라이버(20)로부터 연장되어 있는 수직 게이트 라인(VGL)들이, 상기 데이터 드라이버(30)로부터 연장되어 있는 데이터 라인들(DL1 to DLd)과 나란하게 상기 패널(10)에 형성되어 있다. 상기 수직 게이트 라인(VGL)들은, 상기 데이터 라인(DL)과 수직하게 상기 패널(10)에 형성되어 있는 수평 게이트 라인들(HGL1 to HGLg)에 연결되어 있다. In a display device using the gate link-in array (GLA) method, vertical gate lines VGL extending from the gate driver 20 are data lines DL1 to DLd extending from the data driver 30. ) Is formed on the panel 10 in parallel with. The vertical gate lines VGL are connected to horizontal gate lines HGL1 to HGLg formed in the panel 10 perpendicular to the data line DL.

또한, 게이트 인 패널(GIP) 방식의 게이트 드라이버(20)가, 도 1의 (a)에 도시된 바와 같이, 상기 패널(10)의 상부에 형성되어 있는 경우, 상기 게이트 드라이버(20)는 상기 패널(10)의 하부에 형성되어 있는 타이밍 컨트롤러(40) 또는 상기 패널(10)에 장착되어 있는 인쇄회로기판(50)으로부터 게이트 구동신호들을 공급받아 구동된다. In addition, when the gate-in-panel (GIP) type gate driver 20 is formed on the panel 10 as shown in FIG. 1(a), the gate driver 20 It is driven by receiving gate driving signals from the timing controller 40 formed under the panel 10 or the printed circuit board 50 mounted on the panel 10.

이 경우, 상기 게이트 구동신호들을 공급하기 위한 라인들(GND, RST, CLK, VSS1, VDD, VST, VSS2, FB, COM, FB 등)(11, 12)은, 도 1의 (a)에 도시된 바와 같이, 상기 패널(10)의 좌측 비표시영역(L) 및 우측 비표시영역(R)에 형성되어 있으며, 특히, 도 1의 (b) 및 (c)에 도시된 바와 같이 상기 패널(10) 상에 나란하게 배치되어 있다. 즉, 도 1의 (a)에서는, 좌측 비표시영역(L) 및 우측 비표시영역(R)에 하나의 라인만이 도시되어 있으나, 상기 좌측 비표시영역(L) 및 상기 우측 비표시영역(R)에는, 실질적으로, 도 1의 (b) 및 (c)에 도시된 바와 같이, 복수의 라인들이 형성되어 있다. In this case, lines 11 and 12 for supplying the gate driving signals (GND, RST, CLK, VSS1, VDD, VST, VSS2, FB, COM, FB, etc.) are shown in Fig. 1(a). As shown, it is formed in the left non-display area (L) and the right non-display area (R) of the panel 10. In particular, as shown in (b) and (c) of FIG. 1, the panel ( 10) They are arranged side by side. That is, in FIG. 1A, only one line is shown in the left non-display area L and the right non-display area R, but the left non-display area L and the right non-display area ( In R), substantially, a plurality of lines are formed as shown in Figs. 1B and 1C.

특히, 상기 게이트 드라이버(30)를 구동시키기 위해서는, 적어도 두 개 이상의 클럭들이 필요하다. 도 1에는, 세 개의 클럭들이 상기 게이트 드라이버(200)로 공급될 수 있도록, 세 개의 클럭라인(도 1에서 CLK으로 표시되어 있음)이 형성되어 있는 패널이 도시되어 있다. In particular, in order to drive the gate driver 30, at least two or more clocks are required. In FIG. 1, a panel in which three clock lines (indicated by CLK in FIG. 1) are formed so that three clocks can be supplied to the gate driver 200 is shown.

이 경우, 상기 세 개의 클럭라인(CLK)들은, 도 1에 도시된 바와 같이, 상기 타이밍 컨트롤러(40)로부터 연장되어, 상기 좌측 비표시영역(L)을 통해 상기 게이트 드라이버(20)와 연결될 수도 있으며, 상기 타이밍 컨트롤러(40)로부터 연장되어, 상기 우측 비표시영역(R)을 통해 상기 게이트 드라이버(20)와 연결될 수 있다. 여기서, 상기 좌측 비표시영역(L)에 형성되어 있는 상기 세 개의 클럭라인들과, 상기 우측 비표시영역(L)에 형성되어 있는 세 개의 클럭라인들은, 상기 게이트 드라이버(20)가 형성되어 있는, 상단 비표시영역에서 서로 연결되어 있다. In this case, the three clock lines CLK may extend from the timing controller 40 and be connected to the gate driver 20 through the left non-display area L, as shown in FIG. 1. In addition, it may extend from the timing controller 40 and be connected to the gate driver 20 through the right non-display area R. Here, the three clock lines formed in the left non-display area L and the three clock lines formed in the right non-display area L are, in which the gate driver 20 is formed. , They are connected to each other in the upper non-display area.

상기 게이트 드라이버(20)는, 상기 클럭라인들을 통해 공급되는 세 개의 클럭들을 이용하여 구동된다. The gate driver 20 is driven using three clocks supplied through the clock lines.

그러나, 상기에서 설명된 바와 같이, 상기 게이트 드라이버(20)는, 6개의 클럭들을 이용하여 6상으로 구동될 수도 있으며, 이 경우, 상기 게이트 드라이버(20)는, 상기 좌측 비표시영역(L)에 형성되어 있는 6개의 클럭라인들과, 상기 우측 비표시영역(R)에 형성되어 있는 6개의 클럭라인들을 통해 공급된 6개의 클럭들을 이용하여 구동된다. 이 경우, 도 1에 도시된 종래의 표시장치에서는, 상기 클럭의 로드를 줄이기 위해, 상기 DRD 방식이 적용될 수 없다. However, as described above, the gate driver 20 may be driven in six phases using six clocks. In this case, the gate driver 20 is the left non-display area L It is driven by using six clock lines formed in and six clocks supplied through the six clock lines formed in the right non-display area R. In this case, in the conventional display device shown in FIG. 1, in order to reduce the load of the clock, the DRD method cannot be applied.

예를 들어, 상기 DRD 방식이 적용되는 FHD(full high definition) 해상도를 갖는 패널의 경우, 수직라인의 갯수는 5760(= 1920 x 3)이다. 이 중, 절반에 해당되는 2880개의 수직라인들에는, 데이터 라인들(DL1 to DLd)이 형성되어 있으며, 나머지 2880개의 수직라인들에는, 수직 게이트 라인(VGL)들이 형성될 수 있다.For example, in the case of a panel having a full high definition (FHD) resolution to which the DRD method is applied, the number of vertical lines is 5760 (= 1920 x 3). Among them, data lines DL1 to DLd may be formed on half of 2880 vertical lines, and vertical gate lines VGL may be formed on the remaining 2880 vertical lines.

상기 수평 게이트 라인들(HGL1 to HGLg)의 갯수가 2160(= 1080 x 2)개 이므로, 상기 더블 피딩 방식이 적용되기 위해서는, 4320(= 2160 x 2)개의 수직 게이트 라인(VGL)들이 요구된다.Since the number of horizontal gate lines HGL1 to HGLg is 2160 (= 1080 x 2), in order to apply the double feeding method, 4320 (= 2160 x 2) vertical gate lines VGL are required.

그러나, 상기한 바와 같이, 상기 DRD 방식 및 상기 GLA 방식을 이용하고 있는 종래의 표시장치에 적용되는 상기 패널(10)에는, 상기 수직 게이트 라인(VGL)으로 이용될 수 있는 수직라인의 갯수가 2880개밖에 없기 때문에, 4320개의 수직 게이트 라인이 상기 패널(10)에 형성될 수 없다.However, as described above, in the panel 10 applied to a conventional display device using the DRD method and the GLA method, the number of vertical lines that can be used as the vertical gate lines VGL is 2880. Since there are only four, 4320 vertical gate lines cannot be formed in the panel 10.

따라서, 상기 DRD 방식 및 상기 GLA 방식을 이용하고 있는 종래의 표시장치에서는, 상기 더블 피딩 방식이 적용될 수 없다. Therefore, in the conventional display device using the DRD method and the GLA method, the double feeding method cannot be applied.

이에 따라, 상기 DRD 방식 및 상기 GLA 방식을 이용하고 있는 종래의 표시장치에서는, 클럭의 로드가 증가되며, 따라서, 상기 게이트 드라이버가 정상적으로 스캔펄스를 상기 수직 게이트 라인(VGL)을 통해 상기 수평 게이트 라인(HGL)으로 출력시킬 수 없다. Accordingly, in a conventional display device using the DRD method and the GLA method, the load of the clock is increased, and thus, the gate driver normally transmits a scan pulse to the horizontal gate line through the vertical gate line VGL. It cannot be output with (HGL).

본 발명은 상술한 문제점을 해결하기 위해 제안된 것으로서, 수평 게이트 라인으로 스캔신호를 공급하기 위한 게이트 드라이버가, 패널 상에, 데이터 드라이버와 마주보도록 형성되어 있는, 표시장치를 제공하는 것을 기술적 과제로 한다. The present invention has been proposed in order to solve the above-described problem, and it is a technical problem to provide a display device in which a gate driver for supplying a scan signal to a horizontal gate line is formed on a panel to face a data driver. do.

상술한 기술적 과제를 달성하기 위한 본 발명에 따른 표시장치는, 표시영역의 외곽의 하상좌우 측면에 제1, 제2, 제3 및 제4비표시영역이 형성되어 있는 패널; 상기 표시영역에서 제1방향으로 형성되어 있는 데이터 라인들을 구동하기 위해 상기 제1비표시영역에 형성되어 있는 데이터 드라이버; 상기 표시영역에서 상기 제1방향에 수직한 제2방향으로 형성되어 있는 g개의 수평 게이트 라인들로 스캔신호를 출력하기 위해, 상기 제2비표시영역에 형성되어 있는 게이트 드라이버; 및 상기 데이터 드라이버와 상기 게이트 드라이버를 구동시키기 위한 타이밍 컨트롤러를 포함하고, 상기 표시영역에는, 상기 게이트 드라이버로부터 연장되어 상기 데이터 라인들과 평행하게 형성되어 있는 수직 게이트 라인들이, 상기 수평 게이트 라인들과 연결되어 있고, 상기 게이트 드라이버는, 상기 타이밍 컨트롤러로부터 상기 제3비표시영역을 통해 상기 제2비표시영역으로 연장되어 있는 제1클럭라인그룹으로부터 공급된 클럭들과, 상기 타이밍 컨트롤러로부터 상기 제4비표시영역을 통해 상기 제2비표시영역으로 연장되어 있는 제2클럭라인그룹으로부터 공급된 클럭들을 이용하여, 상기 수평 게이트 라인들로 상기 스캔신호를 출력하는 것을 특징으로 한다.A display device according to the present invention for achieving the above-described technical problem includes: a panel in which first, second, third and fourth non-display areas are formed on upper, left, and right sides of an outer edge of the display area; A data driver formed in the first non-display area to drive data lines formed in a first direction in the display area; A gate driver formed in the second non-display area to output a scan signal to g horizontal gate lines formed in a second direction perpendicular to the first direction in the display area; And a timing controller for driving the data driver and the gate driver, and in the display area, vertical gate lines extending from the gate driver and formed in parallel with the data lines are provided with the horizontal gate lines. And the gate driver includes clocks supplied from a first clock line group extending from the timing controller to the second non-display area through the third non-display area, and the fourth from the timing controller. The scan signal is output to the horizontal gate lines by using clocks supplied from a second clock line group extending to the second non-display area through the non-display area.

상술한 기술적 과제를 달성하기 위한 본 발명에 따른 또 다른 표시장치는, 표시영역의 외곽의 하상좌우 측면에 제1, 제2, 제3 및 제4비표시영역이 형성되어 있는 패널; 상기 표시영역에서 제1방향으로 형성되어 있는 데이터 라인들을 구동하기 위해 상기 제1비표시영역에 형성되어 있는 데이터 드라이버; 상기 표시영역에서 상기 제1방향에 수직한 제2방향으로 형성되어 있는 g개의 수평 게이트 라인들로 스캔신호를 출력하기 위해, 상기 제2비표시영역에 형성되어 있는 제1게이트 드라이버와 제2게이트 드라이버; 및 상기 데이터 드라이버와 두 개의 상기 게이트 드라이버들을 구동시키기 위한 타이밍 컨트롤러를 포함하고, 상기 표시영역에는, 두 개의 상기 게이트 드라이버들로부터 연장되어 상기 데이터 라인들과 평행하게 형성되어 있는 수직 게이트 라인들이, 상기 수평 게이트 라인들과 연결되어 있고, 상기 제1게이트 드라이버는, 상기 타이밍 컨트롤러로부터 상기 제3비표시영역을 통해 상기 제2비표시영역으로 연장되어 있는 제1클럭라인그룹으로부터 공급된 클럭들을 이용하고, 상기 제2게이트 드라이버는, 상기 타이밍 컨트롤러로부터 상기 제4비표시영역을 통해 상기 제2비표시영역으로 연장되어 있는 제2클럭라인그룹으로부터 공급된 클럭들을 이용하여, 상기 수평 게이트 라인들로 상기 스캔신호를 출력하는 것을 특징으로 한다.Another display device according to the present invention for achieving the above-described technical problem includes: a panel having first, second, third, and fourth non-display areas formed on lower, upper, left, and right sides of an outer edge of the display area; A data driver formed in the first non-display area to drive data lines formed in a first direction in the display area; A first gate driver and a second gate formed in the second non-display area to output scan signals to g horizontal gate lines formed in a second direction perpendicular to the first direction in the display area. driver; And a timing controller for driving the data driver and the two gate drivers, and in the display area, vertical gate lines extending from the two gate drivers and formed in parallel with the data lines, The first gate driver is connected to horizontal gate lines, and the first gate driver uses clocks supplied from a first clock line group extending from the timing controller to the second non-display area through the third non-display area, and , The second gate driver uses clocks supplied from a second clock line group extending from the timing controller to the second non-display area through the fourth non-display area, to the horizontal gate lines. It is characterized by outputting a scan signal.

본 발명에 의하면, 네로우 베젤(Narrow Bezel)이 구현될 수 있으며, 게이트 드라이버를 구동하는 클럭의 로드가 감소될 수 있다.According to the present invention, a narrow bezel can be implemented, and a load of a clock driving a gate driver can be reduced.

도 1은 종래의 표시장치의 구성을 나타낸 예시도.
도 2는 본 발명에 따른 표시장치의 일실시예 구성도.
도 3은 본 발명에 다른 표시장치에 적용되는 패널의 구성을 나타낸 예시도.
도 4는 본 발명의 제1실시예에 따른 표시장치의 일실시예 구성도.
도 5는 본 발명의 제2실시예에 따른 표시장치의 일실시예 구성도.
도 6은 본 발명의 제3실시예에 따른 표시장치의 일실시예 구성도.
도 7은 본 발명의 제4실시예에 따른 표시장치의 일실시예 구성도.1 is an exemplary view showing the configuration of a conventional display device.
2 is a configuration diagram of a display device according to an embodiment of the present invention.
3 is an exemplary view showing a configuration of a panel applied to a display device according to the present invention.
4 is a configuration diagram of a display device according to a first embodiment of the present invention.
5 is a configuration diagram of a display device according to a second embodiment of the present invention.
6 is a configuration diagram of a display device according to a third embodiment of the present invention.
7 is a configuration diagram of a display device according to a fourth embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 표시장치의 일실시예 구성도이다. 도 3은 본 발명에 다른 표시장치에 적용되는 패널의 구성을 나타낸 예시도로서, 더블 레이트 드라이빙(Double Rate Driving)(이하, 간단히 'DRD'라 함) 방식을 이용하는 패널의 구성을 나타내고 있다. 2 is a configuration diagram of a display device according to an embodiment of the present invention. FIG. 3 is an exemplary diagram showing the configuration of a panel applied to another display device according to the present invention, and illustrates the configuration of a panel using a double rate driving (hereinafter simply referred to as “DRD”) method.

본 발명에 따른 표시장치는, 도 2에 도시된 바와 같이, 표시영역(101)의 외곽의 하상좌우 측면에 제1, 제2, 제3 및 제4비표시영역이 형성되어 있는 패널(100), 상기 표시영역(101)에서 제1방향으로 형성되어 있는 데이터 라인들(DL1 to DLd)을 구동하기 위해 상기 제1비표시영역에 형성되어 있는 데이터 드라이버(300), 상기 표시영역(101)에서 상기 제1방향에 수직한 제2방향으로 형성되어 있는 g개의 수평 게이트 라인들(HGL1 to HGLg)로 스캔신호를 출력하기 위해, 상기 제2비표시영역에 형성되어 있는 게이트 드라이버(200) 및 상기 데이터 드라이버(300)와 상기 게이트 드라이버(200)를 구동시키기 위한 타이밍 컨트롤러(400)를 포함한다. 상기 표시영역(101)에는, 상기 게이트 드라이버(200)로부터 연장되어 상기 데이터 라인들(DL)과 평행하게 형성되어 있는 수직 게이트 라인(VGL)들이, 상기 수평 게이트 라인들(HGL1 to HGLg)과 연결되어 있다. The display device according to the present invention includes a panel 100 in which first, second, third, and fourth non-display areas are formed on the bottom, left and right sides of the outer periphery of the display area 101, as shown in FIG. 2. , The data driver 300 formed in the first non-display area to drive the data lines DL1 to DLd formed in the first direction in the display area 101, and in the display area 101 In order to output a scan signal to g horizontal gate lines HGL1 to HGLg formed in a second direction perpendicular to the first direction, a gate driver 200 formed in the second non-display area and the A data driver 300 and a timing controller 400 for driving the gate driver 200 are included. In the display area 101, vertical gate lines VGL extending from the gate driver 200 and formed in parallel with the data lines DL are connected to the horizontal gate lines HGL1 to HGLg. Has been.

본 발명의 제1 및 제2실시예에 따른 표시장치에서는, 상기 게이트 드라이버(200)는, 상기 타이밍 컨트롤러(400)로부터 상기 제3비표시영역을 통해 상기 제2비표시영역으로 연장되어 있는 제1클럭라인그룹(411a)으로부터 공급된 클럭들과, 상기 타이밍 컨트롤러(400)로부터 상기 제4비표시영역을 통해 상기 제2비표시영역으로 연장되어 있는 제2클럭라인그룹(411b)로부터 공급된 클럭들을 이용하여, 상기 수평 게이트 라인들(HGL1 to GHLg)로 상기 스캔신호를 출력한다. 본 발명의 제1실시예에 따른 표시장치에 대해서는, 이하에서, 도 3 및 도 4를 참조하여 상세히 설명된다. In the display device according to the first and second embodiments of the present invention, the gate driver 200 is configured to extend from the timing controller 400 to the second non-display area through the third non-display area. Clocks supplied from the first clock line group 411a and from the second clock line group 411b extending from the timing controller 400 to the second non-display region through the fourth non-display region The scan signal is output to the horizontal gate lines HGL1 to GHLg using clocks. The display device according to the first embodiment of the present invention will be described in detail below with reference to FIGS. 3 and 4.

본 발명의 제3 및 제4실시예에 따른 표시장치에서는, 상기 게이트 드라이버(200)가, 제1게이트 드라이버 및 제2게이트 드라이버로 구분된다. 이 경우, 상기 제1게이트 드라이버는, 상기 타이밍 컨트롤러(400)로부터 상기 제3비표시영역을 통해 상기 제2비표시영역으로 연장되어 있는 제1클럭라인그룹(411a)으로부터 공급된 클럭들을 이용하고, 상기 제2게이트 드라이버는, 상기 타이밍 컨트롤러(400)로부터 상기 제4비표시영역을 통해 상기 제2비표시영역으로 연장되어 있는 제2클럭라인그룹(411b)d으로부터 공급된 클럭들을 이용하여, 상기 수평 게이트 라인들(HGL1 to GHLg)로 상기 스캔신호를 출력한다. 본 발명의 제2실시예에 따른 표시장치에 대해서는, 이하에서, 도 5 및 도 6을 참조하여 상세히 설명된다.
In the display device according to the third and fourth embodiments of the present invention, the gate driver 200 is divided into a first gate driver and a second gate driver. In this case, the first gate driver uses the clocks supplied from the first clock line group 411a extending from the timing controller 400 to the second non-display area through the third non-display area, and The second gate driver uses clocks supplied from the second clock line group 411b and d extending from the timing controller 400 to the second non-display area through the fourth non-display area, The scan signal is output to the horizontal gate lines HGL1 to GHLg. A display device according to a second embodiment of the present invention will be described in detail below with reference to FIGS. 5 and 6.

우선, 상기 패널(100)은 액정패널, 유기발광패널 및 전기영동표시패널 등과 같은 다양한 종류의 패널이 될 수 있다. First, the panel 100 may be various types of panels such as a liquid crystal panel, an organic light emitting panel, and an electrophoretic display panel.

상기 패널(100)은, 제1기판과 제2기판이 합착공정을 거쳐 합착된 것이다. 상기 제1기판과 상기 제2기판 사이에는 중간층이 형성되어 있다. In the panel 100, a first substrate and a second substrate are bonded through a bonding process. An intermediate layer is formed between the first substrate and the second substrate.

상기 제1기판과 상기 제2기판은 글래스(Glass), 플라스틱(Plastic), 메탈(Metal) 등으로 제조될 수 있다. The first substrate and the second substrate may be made of glass, plastic, metal, or the like.

상기 중간층은 본 발명에 따른 표시장치의 종류에 따라 서로 다른 구성을 포함할 수 있다. 예를 들어, 상기 표시장치가, 액정표시장치(LCD: Liquid Crystal Display Device)인 경우, 상기 중간층은 액정(Liquid Crystal)을 포함할 수 있다. 상기 표시장치가 유기발광표시장치(OLED: Organic Light Emitting Display Device)인 경우, 상기 중간층은 광을 출력하는 유기화합물 등을 포함할 수 있다. 상기 표시장치가 영동표시장치(EPD: Electrophoretic Display Device)인 경우, 상기 중간층은 전기영동 분산액 등을 포함할 수 있다. The intermediate layer may have different configurations depending on the type of the display device according to the present invention. For example, when the display device is a liquid crystal display device (LCD), the intermediate layer may include a liquid crystal. When the display device is an organic light emitting display device (OLED), the intermediate layer may include an organic compound that outputs light. When the display device is an electrophoretic display device (EPD), the intermediate layer may include an electrophoretic dispersion or the like.

이하에서는, 설명의 편의상, 상기 패널(100)이 액정패널인 경우를 일예로 하여 본 발명이 설명된다. 즉, 본 발명은 상기 게이트 드라이버(200)를 이용하는 모든 종류의 표시장치에 적용될 수 있으나, 설명의 편의상, 이하에서는, 액정표시장치를 일예로 하여 본 발명이 설명된다. Hereinafter, for convenience of description, the present invention will be described with the case where the panel 100 is a liquid crystal panel as an example. That is, the present invention can be applied to all types of display devices using the gate driver 200, but for convenience of description, the present invention will be described below using a liquid crystal display as an example.

상기 패널(100)이 액정패널인 경우, 상기 패널(100)은, 제1기판, 제2기판 및 상기 제1기판과 제2기판 사이에 형성되는 액정층을 포함한다. 상기 패널(100)의 상기 제1기판은 박막트랜지스터 기판(TFT기판)이 될 수 있다. When the panel 100 is a liquid crystal panel, the panel 100 includes a first substrate, a second substrate, and a liquid crystal layer formed between the first substrate and the second substrate. The first substrate of the panel 100 may be a thin film transistor substrate (TFT substrate).

상기 제1기판의 표시영역(101)에는, 다수의 데이터 라인들(DL1 내지 DLd), 상기 데이터 라인들과 교차되는 다수의 수평 게이트 라인들(HGL1 내지 HGLd), 상기 데이터 라인들과 나란하게 형성되는 다수의 수직 게이트 라인들(VGL), 상기 데이터 라인들(DL1 내지 DLd)과 상기 수평 게이트 라인들(HGL1 내지 HGLg)의 교차영역마다 형성되는 픽셀들에 형성되는 다수의 박막트랜지스터(TFT : Thin Film Transistor)들 및 상기 픽셀에 데이터전압을 충전시키기 위한 다수의 픽셀전극 등이 형성된다. 즉, 상기 데이터 라인들(DL1 내지 DLd)과 상기 수평 게이트 라인들(HGL1 내지 HGLg)의 교차 구조에 의해 픽셀들이 매트릭스 형태로 배치된다. 상기 하나의 수평 게이트 라인(HGL)들 각각에는, 상기 수직 게이트 라인(VGL)이 적어도 두 개 이상 연결될 수 있다. In the display area 101 of the first substrate, a plurality of data lines DL1 to DLd, a plurality of horizontal gate lines HGL1 to HGLd crossing the data lines, are formed in parallel with the data lines A plurality of thin film transistors (TFTs) formed in pixels formed at each intersection of the vertical gate lines VGL, the data lines DL1 to DLd, and the horizontal gate lines HGL1 to HGLg. Film Transistors) and a plurality of pixel electrodes for charging a data voltage to the pixel are formed. That is, pixels are arranged in a matrix form by the cross structure of the data lines DL1 to DLd and the horizontal gate lines HGL1 to HGLg. At least two or more vertical gate lines VGL may be connected to each of the one horizontal gate line HGL.

상기 제1기판의 비표시영역 중, 상기 패널(100)의 하측면에 형성되는 비표시영역(이하, 간단히 '제1비표시영역'이라 함)에는, 상기 데이터 드라이버(300)와 상기 타이밍 컨트롤러(400)와 상기 인쇄회로기판(500)이 전기적으로 연결된다.Among the non-display areas of the first substrate, the data driver 300 and the timing controller include a non-display area formed on the lower side of the panel 100 (hereinafter, simply referred to as a'first non-display area'). 400 and the printed circuit board 500 are electrically connected.

상기 제1기판의 비표시영역 중, 상기 패널(100)의 상측면에 형성되는 비표시영역(이하, 간단히 '제2비표시영역'이라 함)에는, 상기 게이트 드라이버(200)가 장착된다. Among the non-display areas of the first substrate, the gate driver 200 is mounted in a non-display area (hereinafter, simply referred to as a “second non-display area”) formed on the upper side of the panel 100.

상기 제1기판의 비표시영역 중, 상기 패널(100)의 좌측면에 형성되는 비표시영역(이하, 간단히 '제3비표시영역'이라 함)(C) 및 상기 패널(100)의 우측면에 형성되는 비표시영역(이하, 간단히 '제4비표시영역'이라 함)(D) 각각에는, 도 2에 도시된 바와 같이, 상기 게이트 드라이버(200)로 클럭들을 공급하는 클럭라인들, 그라운드라인(GND), 상기 픽셀들에 형성되어 있는 공통전극에 공통전압을 공급하는 공통전압 라인(COM), 상기 게이트 드라이버(200)로 고전위 전압을 공급하는 고전위 라인, 상기 게이트 드라이버(200)로 저전위 전압을 공급하는 저전위 라인, 상기 게이트 드라이버(200)로 리셋신호를 공급하는 리셋라인 등이 형성되어 있다. 상기 라인들 중, 상기 클럭들을 공급하는 클럭라인들을 총칭하여 클럭라인그룹이라 한다.Among the non-display areas of the first substrate, a non-display area formed on the left side of the panel 100 (hereinafter, simply referred to as a'third non-display area') (C) and a right side of the panel 100 In each of the formed non-display areas (hereinafter, simply referred to as'fourth non-display areas') D, as shown in FIG. 2, clock lines and ground lines supplying clocks to the gate driver 200 (GND), a common voltage line COM that supplies a common voltage to common electrodes formed in the pixels, a high potential line that supplies a high potential voltage to the gate driver 200, and the gate driver 200 A low potential line for supplying a low potential voltage and a reset line for supplying a reset signal to the gate driver 200 are formed. Among the lines, clock lines that supply the clocks are collectively referred to as a clock line group.

이 경우, 상기 제3비표시영역(C)에는 제1클럭라인그룹(411a)이 형성되어 있으며, 상기 제4비표시영역(D)에는 제2클럭라인그룹(411b)이 형성되어 있다.In this case, a first clock line group 411a is formed in the third non-display area C, and a second clock line group 411b is formed in the fourth non-display area D.

상기 제1클럭라인그룹(411a)을 형성하는 클럭라인들의 갯수 및 상기 제2클럭라인그룹(411b)을 형성하는 클럭라인들의 갯수는 동일하다. 상기 제1클럭라인그룹(411a) 및 상기 제2클럭라인그룹(411b) 각각을 형성하는 클럭라인들의 갯수는, 상기 게이트 드라이버(200)의 형태에 따라 다양하게 설정될 수 있다. 이하에서는, 설명의 편의상, 상기 게이트 드라이버(200)가, 6개의 클럭들로 구동되는 경우, 즉, 상기 게이트 드라이버(200)가 6상의 클럭들을 이용하여 구동되는 경우를 일예로 하여 본 발명이 설명된다. 이 경우, 상기 제1클럭라인그룹(411a)은 6개의 클럭라인들로 형성되며, 상기 제2클럭라인그룹(411b) 역시 6개의 클럭라인들로 형성된다. 부연하여 설명하면, 상기 제1클럭라인그룹(411a)으로 공급되는 6개의 클럭들과, 상기 제2클럭라인그룹(411b)으로 공급되는 6개의 클럭들은, 서로 동일한 것이다. The number of clock lines forming the first clock line group 411a and the number of clock lines forming the second clock line group 411b are the same. The number of clock lines forming each of the first clock line group 411a and the second clock line group 411b may be variously set according to the shape of the gate driver 200. Hereinafter, for convenience of explanation, the present invention is described by taking as an example the case where the gate driver 200 is driven with six clocks, that is, the case where the gate driver 200 is driven using six-phase clocks. do. In this case, the first clock line group 411a is formed of 6 clock lines, and the second clock line group 411b is also formed of 6 clock lines. In more detail, the six clocks supplied to the first clock line group 411a and the six clocks supplied to the second clock line group 411b are the same.

상기 패널(100)의 상기 제2기판은 컬러필터 기판이 될 수 있다. 상기 제2기판에는 블랙매트릭스(BM), 컬러필터 등이 형성된다. The second substrate of the panel 100 may be a color filter substrate. A black matrix (BM), a color filter, and the like are formed on the second substrate.

본 발명에 따른 표시장치에 적용되는 상기 패널(100)은, 도 3에 도시된 바와 같이, 상기 DRD 방식으로 구성될 수 있다. As shown in FIG. 3, the panel 100 applied to the display device according to the present invention may be configured in the DRD method.

상기 DRD 방식은, 표시장치의 데이터 드라이버(300)의 갯수 또는 상기 데이터 라인(DL)의 갯수를 줄이기 위한 방법의 하나이다. 상기 DRD 방식을 이용하는 패널에서는, 종래 대비 수평 게이트 라인(HGL)들의 갯수가 2배로 늘어나는 대신, 데이터 라인(DL)들의 갯수가 1/2로 줄어든다. 즉, 상기 DRD 방식은, 필요로 하는 데이터 드라이브(300)의 갯수 또는 데이터 라인(DL)의 갯수를 반으로 줄이면서도 동일한 해상도를 구현할 수 있는 방법이다. The DRD method is one of methods for reducing the number of data drivers 300 or the number of data lines DL of a display device. In a panel using the DRD method, the number of horizontal gate lines HGL is doubled compared to the conventional one, but the number of data lines DL is reduced by half. That is, the DRD method is a method capable of implementing the same resolution while reducing the number of data drives 300 required or the number of data lines DL in half.

즉, 본 발명에 따른 표시장치에서는, 도 3에 도시된 바와 같이, 상기 패널(100)의 하나의 수평라인에 배치된 p(p는 2 이상의 자연수로서, 도 3에서는 8개 임)개의 픽셀들이, 상기 수평라인의 상하에 형성된 두 개의 수평 게이트 라인(HGL)들과 p/2(= 4)개의 데이터 라인(DL)들을 이용하여 구동될 수 있다. That is, in the display device according to the present invention, as shown in FIG. 3, p (p is a natural number greater than or equal to 2, 8 in FIG. 3) arranged on one horizontal line of the panel 100 , It may be driven by using two horizontal gate lines HGL formed above and below the horizontal line and p/2 (= 4) data lines DL.

상기 DRD 방식은, 플리커를 최소화함과 아울러, 소비전력을 줄이기 위해, 상기 데이터 드라이버(300)를, 수직 2 도트 인버젼 방식으로 구동시킬 수 있다. 이에 따라, 상기 데이터 라인(DL)을 사이에 두고 서로 인접한 두 개의 픽셀들은 두개의 수평 게이트 라인(HGL)들에 각각 접속되어 상기 데이터 라인(DL)을 통해 공급되는 동일 극성의 데이터전압을 충전한다. 상기 DRD 방식은 현재 일반적으로 이용되고 있는 기술인바, 이에 대한 상세한 설명은 생략된다.In the DRD method, in order to minimize flicker and reduce power consumption, the data driver 300 may be driven in a vertical 2-dot inversion method. Accordingly, two pixels adjacent to each other with the data line DL interposed therebetween are connected to two horizontal gate lines HGL, respectively, to charge a data voltage of the same polarity supplied through the data line DL. . Since the DRD method is a technology that is currently generally used, a detailed description thereof will be omitted.

본 발명에서는, 상기 DRD 방식을 이용함에 따라 남게 되는 공간에, 상기 수직 게이트 라인(VGL)들이 형성되어 있다. 즉, 상기 DRD 방식에서는 종래의 일반적인 방식보다 상기 데이터 라인의 갯수가 반으로 줄어들게 되므로, 본 발명에서는, 나머지 반에 해당하는 데이터 라인이 형성될 위치에 상기 수직 게이트 라인(VGL)들이 형성된다.In the present invention, the vertical gate lines VGL are formed in a space left by using the DRD method. That is, in the DRD method, the number of the data lines is reduced by half compared to the conventional method. In the present invention, the vertical gate lines VGL are formed at positions where the other half of the data lines are to be formed.

그러나, 본 발명이, 반드시, 상기 DRD 방식을 이용하여 형성되는 패널(100)에만 적용되는 것은 아니다.
However, the present invention is not necessarily applied only to the panel 100 formed using the DRD method.

다음, 상기 데이터 드라이버(300)는 상기 타이밍 컨트롤러(400)로부터 입력된 상기 영상데이터를 데이터 전압으로 변환하여, 상기 수평 게이트 라인(HGL)에 스캔펄스가 공급되는 1수평기간마다 1수평라인분의 데이터 전압을 상기 데이터 라인들(DL1 to DLd)에 공급한다. 즉, 상기 데이터 드라이버(300)는 감마전압 발생부(미도시)로부터 공급되는 감마전압들을 이용하여, 상기 영상데이터를 데이터 전압으로 변환시킨 후 상기 데이터 라인들로 출력시킨다.Next, the data driver 300 converts the image data input from the timing controller 400 into a data voltage, and corresponds to one horizontal line for every horizontal period in which a scan pulse is supplied to the horizontal gate line HGL. A data voltage is supplied to the data lines DL1 to DLd. That is, the data driver 300 converts the image data into a data voltage using gamma voltages supplied from a gamma voltage generator (not shown) and outputs the converted image data to the data lines.

상기 데이터 드라이버(300)는 상기 타이밍 컨트롤러(400)로부터 전송되어온 소스 스타트 펄스(Source Start Pulse; SSP)를 소스 쉬프트 클럭(Source Shift Clock; SSC)에 따라 쉬프트시켜 샘플링 신호를 발생한다. 그리고, 상기 데이터 드라이버(300)는 상기 소스 쉬프트 클럭(SSC)에 따라 입력되는 상기 영상데이터(RGB)를 상기 샘플링 신호에 따라 래치하여, 상기 데이터 전압으로 변경한 후, 상기 소스 출력 인에이블(Source Output Enable; SOE) 신호에 응답하여 수평 라인 단위로 상기 데이터 전압을 상기 데이터 라인들에 공급한다. The data driver 300 shifts a source start pulse (SSP) transmitted from the timing controller 400 according to a source shift clock (SSC) to generate a sampling signal. In addition, the data driver 300 latches the image data RGB input according to the source shift clock SSC according to the sampling signal, converts the data voltage to the data voltage, and then enables the source output. In response to an Output Enable (SOE) signal, the data voltage is supplied to the data lines in units of horizontal lines.

이를 위해, 상기 데이터 드라이버(300)는 쉬프트 레지스터부, 래치부, 디지털 아날로그 변환부 및 출력버퍼 등을 포함하여 구성될 수 있다.To this end, the data driver 300 may include a shift register unit, a latch unit, a digital to analog conversion unit, and an output buffer.

상기 쉬프트 레지스터부는, 상기 타이밍 컨트롤러(400)로부터 수신된 데이터 제어신호들을 이용하여 샘플링 신호를 출력한다.The shift register unit outputs a sampling signal using data control signals received from the timing controller 400.

상기 래치부는 상기 타이밍 컨트롤러(400)로부터 순차적으로 수신된 상기 디지털 영상데이터를 래치하고 있다가, 상기 디지털 아날로그 변환부로 동시에 출력하는 기능을 수행한다. The latch unit latches the digital image data sequentially received from the timing controller 400 and simultaneously outputs the digital image data to the digital analog conversion unit.

상기 디지털 아날로그 변환부는 상기 래치부로부터 전송되어온 상기 영상데이터들을 동시에 정극성 또는 부극성의 데이터 전압으로 변환하여 출력한다. 즉, 상기 디지털 아날로그 변환부는, 상기 감마전압 발생부(미도시)로부터 공급되는 감마전압을 이용하여, 상기 타이밍 컨트롤러(400)로부터 전송되어온 극성제어신호에 따라, 상기 영상데이터들을 정극성 또는 부극성의 데이터 전압으로 변환하여 상기 데이터 라인들로 출력한다. The digital-to-analog converter converts the image data transmitted from the latch unit to a positive or negative data voltage and outputs it. That is, the digital-to-analog converter uses a gamma voltage supplied from the gamma voltage generator (not shown), and converts the image data into positive or negative polarity according to the polarity control signal transmitted from the timing controller 400. The data voltage is converted into and output to the data lines.

상기 출력버퍼는 상기 디지털 아날로그 변환부로부터 전송되어온 정극성 또는 부극성의 데이터 전압을, 상기 타이밍 컨트롤러(400)로부터 전송되어온 소스출력인에이블신호에 따라, 상기 패널의 상기 데이터 라인들로 출력한다. The output buffer outputs a positive or negative data voltage transmitted from the digital-to-analog converter to the data lines of the panel according to a source output enable signal transmitted from the timing controller 400.

상기 데이터 드라이버(300)는, 상기 게이트 드라이버(200)가 형성되어 있는 제2비표시영역과 마주보고 있는 제1비표시영역에 형성되어 있다.The data driver 300 is formed in a first non-display area facing a second non-display area in which the gate driver 200 is formed.

상기 데이터 드라이버(300)로부터 연장되어 있는 상기 데이터 라인들(DL1 to DLd)은 상기 수평 게이트 라인들(HGL1 to HGLg)과는 수직을 이루고 있으며, 상기 게이트 드라이버(200)로부터 연장되어 있는 상기 수직 게이트 라인(VGL)들과는 평행을 이루고 있다. The data lines DL1 to DLd extending from the data driver 300 are perpendicular to the horizontal gate lines HGL1 to HGLg, and the vertical gate extending from the gate driver 200 It is parallel to the lines VGL.

상기 데이터드라이버(300)는, COG(Chip On Glass) 방식으로 상기 제1비표시영역에 형성될 수도 있으나, 도 2에 도시된 바와 같이, TCP(Tape Carrier Package)의 IC 영역에 실장되거나, 또는, COF(Chip On Film) 방식으로 베이스필름 상에 실장되어, TAB(Tape Automated Bonding) 방식으로 상기 제1비표시영역에 전기적으로 연결될 수 있다.The data driver 300 may be formed in the first non-display area in a COG (Chip On Glass) method, but as shown in FIG. 2, the data driver 300 is mounted in the IC area of a Tape Carrier Package (TCP), or , It may be mounted on the base film by a chip on film (COF) method, and electrically connected to the first non-display area by a tape automated bonding (TAB) method.

상기 데이터 드라이버(300)는, 하나의 집적회로로 구성될 수도 있으나, 도 2에 도시된 바와 같이, 두 개의 집적회로로 구성될 수도 있으며, 세 개 이상의 집적회로로 구성될 수도 있다.
The data driver 300 may be composed of one integrated circuit, but may be composed of two integrated circuits or three or more integrated circuits, as shown in FIG. 2.

다음, 상기 게이트 드라이버(200)는 상기 타이밍 컨트롤러(400)에서 생성된 게이트 제어신호들을 이용하여 상기 수평 게이트 라인들(HGL1 to HGLg)에 순차적으로 스캔펄스를 공급한다. 상기 스캔펄스에 응답하여 상기 패널(100)의 박막트랜지스터들(TFT)은 상기 패널(100)의 수평라인 단위로 구동된다. Next, the gate driver 200 sequentially supplies scan pulses to the horizontal gate lines HGL1 to HGLg using gate control signals generated by the timing controller 400. In response to the scan pulse, the thin film transistors TFT of the panel 100 are driven in units of horizontal lines of the panel 100.

상기 게이트 드라이버(200)는, 도 2에 도시된 바와 같이, 상기 데이터 드라이버(300)가 형성되어 있는 상기 제1비표시영역과 마주보고 있는 상기 제2비표시영역에 형성되어 있다. 즉, 상기 게이트 드라이버(200)는 상기 데이터 드라이버(300)와 마주보도록, 상기 패널(100)에 형성된다. As shown in FIG. 2, the gate driver 200 is formed in the second non-display area facing the first non-display area in which the data driver 300 is formed. That is, the gate driver 200 is formed on the panel 100 to face the data driver 300.

상기 게이트 드라이버(200)로부터 연장되어 있는 상기 수직 게이트 라인(VGL)들은, 상기 데이터 라인들(DL)과 평행하게, 상기 표시영역(101)에 형성되어 있다. 상기 수평 게이트 라인(HGL)에는, 적어도 하나 이상의 상기 수직 게이트 라인(VGL)이 연결될 수 있다. 상기 수평 게이트 라인(VGL)들은, 상기 수평 게이트 라인(HGL)들과 수직을 이룬 상태로 상기 표시영역(101)에 형성되어 있다.The vertical gate lines VGL extending from the gate driver 200 are formed in the display area 101 in parallel with the data lines DL. At least one of the vertical gate lines VGL may be connected to the horizontal gate line HGL. The horizontal gate lines VGL are formed in the display area 101 in a state perpendicular to the horizontal gate lines HGL.

따라서, 상기 게이트 드라이버(200)로부터 순차적으로 출력되는 스캔펄스들은, 상기 수직 게이트 라인(VGL)을 통해 순차적으로 출력되어, 상기 수직 게이트 라인(VGL)들에 연결되어 있는 상기 수평 게이트 라인(HGL)들에 순차적으로 출력된다. Accordingly, scan pulses sequentially output from the gate driver 200 are sequentially output through the vertical gate line VGL, and the horizontal gate line HGL connected to the vertical gate lines VGL Are output in sequence.

상기 게이트 드라이버(200)는 TCP(Tape Carrier Package)의 IC 영역에 실장되거나, 또는, COF(Chip On Film) 방식으로 베이스필름상에 실장되어, TAB(Tape Automated Bonding) 방식으로 상기 패널(100)에 접속될 수도 있다. 그러나, 도 2에 도시된 바와 같이, 상기 게이트 드라이버(200)는, 게이트 인 패널(GIP : Gate In Panel) 방식으로 상기 패널(100)의 제2비표시영역에 형성될 수도 있으며, 집적회로(IC)로 구성되어 상기 제2비표시영역에 장착될 수 있다. The gate driver 200 is mounted on an IC area of a Tape Carrier Package (TCP), or mounted on a base film in a Chip On Film (COF) method, and the panel 100 is mounted in a Tape Automated Bonding (TAB) method. It can also be connected to. However, as shown in FIG. 2, the gate driver 200 may be formed in the second non-display area of the panel 100 in a gate in panel (GIP) method, and the integrated circuit ( IC) and mounted in the second non-display area.

부연하여 설명하면, 상기 게이트 드라이버(200)는, 필름에 장착되어 상기 필름을 통해 상기 제2비표시영역에서 상기 패널(100)과 전기적으로 연결될 수 있고, 집적회로(IC)로 형성되어 상기 제2비표시영역에 장착될 수도 있으며, 게이트 인 패널(GIP) 방식으로 상기 제2비표시영역에 형성될 수도 있다.In more detail, the gate driver 200 may be mounted on a film and electrically connected to the panel 100 in the second non-display area through the film, and formed as an integrated circuit (IC) to be 2 It may be mounted in the non-display area, or may be formed in the second non-display area in a gate-in panel (GIP) method.

본 발명은, 상기 게이트 드라이버(200)가 상기 집적회로(IC)로 형성되거나, 또는 상기 게이트 인 패널(GIP) 방식으로 형성된 경우에 유용하며, 특히, 상기 게이트 인 패널(GIP) 방식으로 형성된 경우에 유용하다. The present invention is useful when the gate driver 200 is formed by the integrated circuit (IC) or the gate in panel (GIP) method, and in particular, when the gate driver 200 is formed by the gate in panel (GIP) method Useful for

상기 게이트 드라이버(200)는, 다양한 갯수의 클럭들을 이용하여 상기 스캔펄스를 순차적으로 상기 수평 게이트 라인들(HGL1 to HGLg)에 공급할 수 있다. 그러나, 이하에서는, 설명의 편의상, 상기에서 설명된 바와 같이, 상기 게이트 드라이버(200)가 6개의 클럭들을 이용하여 구동되는 경우를 일예로 하여 본 발명이 설명된다. 상기 게이트 드라이버(200)가 복수개의 클럭들을 이용하여 구동되는 방법은, 현재 일반적으로 이용되고 있음으로, 상기 게이트 드라이버(200)의 구성 및 동작 방법에 대한 상세한 설명은 생략된다. The gate driver 200 may sequentially supply the scan pulses to the horizontal gate lines HGL1 to HGLg using a variety of clocks. However, in the following, for convenience of description, as described above, the present invention will be described with the case where the gate driver 200 is driven using six clocks as an example. A method of driving the gate driver 200 using a plurality of clocks is currently generally used, and a detailed description of the configuration and operation method of the gate driver 200 is omitted.

상기 게이트 드라이버(200)는, 도 2에 도시된 바와 같이, 하나로 구성될 수도 있으나, 복수개로 구성될 수도 있다. 이하에서, 도 3 및 도 4를 참조하여 설명될, 본 발명의 제1 및 제2실시예에 따른 표시장치에서는, 상기 게이트 드라이버(200)가 게이트 인 패널(GIP) 방식으로 구성된 하나의 블럭으로 형성된다. 즉, 게이트 인 패널(GIP) 방식으로 구성된 하나의 블럭이 상기 게이트 드라이버(200)를 구성한다. 또한, 이하에서, 도 5 및 도 6을 참조하여 설명될, 본 발명의 제3 및 제4실시예에 따른 표시장치에서는, 상기 게이트 드라이버(200)가 게이트 인 패널(GIP) 방식으로 구성된 두 개의 블럭으로 형성된다. 즉, 게이트 인 패널(GIP) 방식으로 구성된 두 개의 블럭이 상기 게이트 드라이버(200)를 구성한다. 이 경우, 상기 두 개의 블럭 각각을 게이트 드라이버(200)라 한다. As shown in FIG. 2, the gate driver 200 may be configured as one, but may be configured as a plurality. In the display device according to the first and second embodiments of the present invention, which will be described below with reference to FIGS. 3 and 4, the gate driver 200 is a block configured in a gate-in panel (GIP) method. Is formed. That is, one block configured in a gate-in-panel (GIP) method constitutes the gate driver 200. In addition, in the display device according to the third and fourth embodiments of the present invention, which will be described below with reference to FIGS. 5 and 6, the gate driver 200 is configured in a gate-in panel (GIP) method. It is formed in blocks. That is, two blocks configured in a gate-in-panel (GIP) method constitute the gate driver 200. In this case, each of the two blocks is referred to as a gate driver 200.

즉, 상기 게이트 드라이버(200)는, 하나의 블럭으로 구성될 수도 있으며, 또는 두 개의 블럭으로 구분되어 개별적으로 구동될 수도 있다.
That is, the gate driver 200 may be configured as one block, or may be divided into two blocks and driven individually.

다음, 상기 타이밍 컨트롤러(400)는 외부 시스템으로부터 입력되는 타이밍 신호, 즉, 표시장치에서 기준클럭으로 이용되는 도트클럭, 수직동기신호, 수평동기신호 및 데이터 인에이블 신호 등을 이용하여, 상기 게이트 드라이버(200)의 동작 타이밍을 제어하기 위한 게이트 제어신호 및 상기 데이터 드라이버(300)의 동작 타이밍을 제어하기 위한 데이터 제어신호를 생성하고, 상기 데이터 드라이버(300)에 영상데이터를 공급한다.Next, the timing controller 400 uses a timing signal input from an external system, that is, a dot clock used as a reference clock in a display device, a vertical synchronization signal, a horizontal synchronization signal, a data enable signal, etc. A gate control signal for controlling the operation timing of 200 and a data control signal for controlling the operation timing of the data driver 300 are generated, and image data is supplied to the data driver 300.

상기 타이밍 컨트롤러(400)에서 발생되는 상기 게이트 제어신호들에는 게이트 스타트 펄스, 게이트 쉬프트 클럭, 게이트 출력 인에이블 신호, 게이트 스타트 신호(VST), 클럭(CLK), 리셋신호(RST) 등이 있다. The gate control signals generated by the timing controller 400 include a gate start pulse, a gate shift clock, a gate output enable signal, a gate start signal VST, a clock CLK, and a reset signal RST.

상기 타이밍 컨트롤러(400)에서 발생되는 상기 데이터 제어신호들에는 소스 스타트 펄스, 소스 쉬프트 클럭신호, 소스 출력 이네이블 신호, 극성제어신호(POL) 등이 포함된다. The data control signals generated by the timing controller 400 include a source start pulse, a source shift clock signal, a source output enable signal, and a polarity control signal POL.

상기 타이밍 컨트롤러(400)는, 도 2에 도시된 바와 같이, 상기 인쇄회로기판(500)에 장착될 수도 있으나, 상기 제1비표시영역에서, 상기 데이터 드라이버(300)와 일체로 형성될 수도 있다.
The timing controller 400 may be mounted on the printed circuit board 500 as illustrated in FIG. 2, but may be integrally formed with the data driver 300 in the first non-display area. .

마지막으로, 상기 인쇄회로기판(500)은, 상기 제1비표시영역에 장착되어 있다. 이 경우, 상기 인쇄회로기판(500)은, 상기 데이터 드라이버(300)가 장착되어 있는 필름을 통해 간접적으로, 상기 제1비표시영역에 연결될 수도 있으며, 상기 데이터 드라이버(300)가 상기 제1비표시영역에 장착되어 있는 경우에는, 상기 제1비표시영역에 직접 연결될 수도 있다. Finally, the printed circuit board 500 is mounted in the first non-display area. In this case, the printed circuit board 500 may be indirectly connected to the first non-display area through a film on which the data driver 300 is mounted, and the data driver 300 When mounted on the display area, it may be directly connected to the first non-display area.

상기 인쇄회로기판(500)에는, 상기 타이밍 컨트롤러(400)가 장착될 수 있으며, 상기 타이밍 컨트롤러(400)와 상기 데이터 드라이버(300)와 상기 게이트 드라이버(200)에 필요한 전원을 공급하기 위한 전원공급부가 장착될 수도 있으며, 이 외에도, 상기 구성요소들을 구동하기 위한 다양한 구성요소들이 장착될 수 있다.
The timing controller 400 may be mounted on the printed circuit board 500, and a power supply for supplying necessary power to the timing controller 400, the data driver 300, and the gate driver 200 It may be additionally mounted, in addition to this, various components for driving the components may be mounted.

도 4는 본 발명의 제1실시예에 따른 표시장치의 일실시예 구성도이다. 4 is a configuration diagram of a display device according to a first embodiment of the present invention.

본 발명의 제1실시예에 따른 표시장치는, 도 3 및 도 4에 도시된 바와 같이, 표시영역(101)의 외곽의 하상좌우 측면에 제1, 제2, 제3 및 제4비표시영역이 형성되어 있는 패널(100), 상기 표시영역(101)에서 제1방향으로 형성되어 있는 데이터 라인들(DL1 to DLd)을 구동하기 위해 상기 제1비표시영역에 형성되어 있는 데이터 드라이버(300), 상기 표시영역(101)에서 상기 제1방향에 수직한 제2방향으로 형성되어 있는 g개의 수평 게이트 라인들(HGL1 to HGLg)로 스캔신호를 출력하기 위해, 상기 제2비표시영역에 형성되어 있는 게이트 드라이버(200) 및 상기 데이터 드라이버(300)와 상기 게이트 드라이버(200)를 구동시키기 위한 타이밍 컨트롤러(400)를 포함한다. In the display device according to the first embodiment of the present invention, as shown in FIGS. 3 and 4, first, second, third, and fourth non-display areas are provided on the lower, upper, left, and right sides of the outer periphery of the display area 101. A data driver 300 formed in the first non-display area to drive the data lines DL1 to DLd formed in the first direction in the display area 101 , In order to output a scan signal to g horizontal gate lines HGL1 to HGLg formed in a second direction perpendicular to the first direction in the display area 101, it is formed in the second non-display area. A gate driver 200 and a timing controller 400 for driving the data driver 300 and the gate driver 200 are included.

상기 표시영역(101)에는, 상기 게이트 드라이버(200)로부터 연장되어 상기 데이터 라인들(DL)과 평행하게 형성되어 있는 수직 게이트 라인(VGL)들이, 상기 수평 게이트 라인들(HGL1 to HGLg)과 연결되어 있다. In the display area 101, vertical gate lines VGL extending from the gate driver 200 and formed in parallel with the data lines DL are connected to the horizontal gate lines HGL1 to HGLg. Has been.

상기 게이트 드라이버(200)는, 상기 타이밍 컨트롤러(400)로부터 상기 제3비표시영역을 통해 상기 제2비표시영역으로 연장되어 있는 제1클럭라인그룹(411a)으로부터 공급된 클럭들과, 상기 타이밍 컨트롤러(400)로부터 상기 제4비표시영역을 통해 상기 제2비표시영역으로 연장되어 있는 제2클럭라인그룹(411b)로부터 공급된 클럭들을 이용하여, 상기 수평 게이트 라인들(HGL1 to GHLg)로 상기 스캔신호를 출력한다. The gate driver 200 includes clocks supplied from a first clock line group 411a extending from the timing controller 400 to the second non-display area through the third non-display area, and the timing Using the clocks supplied from the second clock line group 411b extending from the controller 400 to the second non-display area through the fourth non-display area, the horizontal gate lines HGL1 to GHLg are The scan signal is output.

상기 패널(100), 상기 게이트 드라이버(200), 상기 데이터 드라이버(300), 상기 타이밍 컨트롤러(400) 및 상기 인쇄회로기판(500)에 대해서는 상기에서 상세히 설명되었음으로, 이에 대해서는 간단히 설명된다. Since the panel 100, the gate driver 200, the data driver 300, the timing controller 400, and the printed circuit board 500 have been described in detail above, these will be briefly described.

본 발명의 제1실시예에 따른 표시장치에 적용되는 상기 패널(100)의 기본 구조는, 일반적인 표시장치에 적용되는 패널의 구조와 동일할 수도 있으며, 상기 패널(100)은, 상기한 바와 같은 DRD 방식을 이용하여 형성될 수도 있다. The basic structure of the panel 100 applied to the display device according to the first embodiment of the present invention may be the same as that of a panel applied to a general display device, and the panel 100 may be It may be formed using the DRD method.

상기 패널(100)이 상기 DRD 방식을 이용하여 형성된 경우, 하나의 수직라인을 구성하는 픽셀들과, 상기 수직라인에 인접되어 있는 또 다른 수직라인을 구성하는 픽셀들 사이에는, 도 3에 도시된 바와 같이, 상기 데이터 라인(DL)이 하나씩 형성되어 있다.When the panel 100 is formed using the DRD method, between pixels constituting one vertical line and pixels constituting another vertical line adjacent to the vertical line, shown in FIG. 3 As shown, the data lines DL are formed one by one.

이 경우, 제n번째 수직라인을 형성하는 픽셀들과, 제n+1번째 수직라인을 형성하는 픽셀들 사이에는 하나의 상기 데이터 라인(DL)이 형성되어 있으며(n은 홀수), 제n+1번째 수직라인을 형성하는 픽셀들과, 제n+2번째 수직라인을 형성하는 픽셀들 사이에는, 상기 수직 게이트 라인(VGL)이 형성될 수 있다. In this case, one data line DL is formed between the pixels forming the nth vertical line and the pixels forming the n+1th vertical line (n is an odd number), and the n+th The vertical gate line VGL may be formed between pixels forming a first vertical line and pixels forming an n+2th vertical line.

예를 들어, n이 1인 경우, 도 3에서, 제1(=n)수직라인을 형성하는 픽셀들과, 제2(=n+1)수직라인을 형성하는 픽셀들 사이에는, 하나의 상기 데이터 라인(DL)이 형성되어 있으며, 제2(=n+1)수직라인을 형성하는 픽셀들과, 제3(=n+2)수직라인을 형성하는 픽셀들 사이에는, 상기 수직 게이트 라인(VGL)이 형성되어 있다. 또한, n이 5인 경우, 도 5에서, 제5(=n)수직라인을 형성하는 픽셀들과, 제6(=n+1)수직라인을 형성하는 픽셀들 사이에는, 하나의 상기 데이터 라인(DL)들이 형성되어 있으며, 제6(=n+1)수직라인을 형성하는 픽셀들과, 제7(=n+2)수직라인을 형성하는 픽셀들 사이에는, 상기 수직 게이트 라인(VGL)이 형성되어 있다. For example, when n is 1, in FIG. 3, between pixels forming a first (=n) vertical line and pixels forming a second (=n+1) vertical line, one of the A data line DL is formed between pixels forming a second (=n+1) vertical line and pixels forming a third (=n+2) vertical line, the vertical gate line ( VGL) is formed. In addition, when n is 5, in FIG. 5, one data line between pixels forming a fifth (=n) vertical line and pixels forming a sixth (=n+1) vertical line (DL) are formed, the vertical gate line VGL between pixels forming a sixth (=n+1) vertical line and pixels forming a seventh (=n+2) vertical line Is formed.

즉, 본 발명의 제1실시예에서는, 상기 데이터 라인(DL)과, 상기 수직 게이트 라인(VGL) 모두 상기 수직라인들 사이에 단독으로 형성된다.That is, in the first embodiment of the present invention, both the data line DL and the vertical gate line VGL are formed solely between the vertical lines.

상기 제1클럭라인그룹(411a)과 상기 제2클럭라인그룹(411b)은, 도 4에 도시된 바와 같이, 상기 게이트 드라이버(200)가 형성되어 있는 상기 제2비표시영역에 형성되어 있으며, 서로 분리되어 있다. The first clock line group 411a and the second clock line group 411b are formed in the second non-display area in which the gate driver 200 is formed, as shown in FIG. 4, They are separated from each other.

이 경우, 상기 게이트 드라이버(200)는, 상기 제1클럭라인그룹(411a)으로부터 공급된 클럭들을 이용하여, 제1수평 게이트 라인으로부터 제g/2수평 게이트 라인으로 순차적으로 스캔펄스를 공급하며, 상기 제2클럭라인그룹(411b)들로부터 공급된 클럭들을 이용하여, 제(g/2)+1수평 게이트 라인으로부터 제g수평 게이트 라인으로 순차적으로 스캔펄스를 공급한다.In this case, the gate driver 200 sequentially supplies scan pulses from the first horizontal gate line to the g/2-th horizontal gate line using the clocks supplied from the first clock line group 411a, Using the clocks supplied from the second clock line groups 411b, scan pulses are sequentially supplied from the (g/2)+1th horizontal gate line to the gth horizontal gate line.

따라서, 상기 DRD 방식을 이용하며, FHD(full high definition) 해상도를 갖는 상기 패널(100)에, 2160(= 1080 x 2)개의 수평 게이트 라인(HGL)이 형성되어 있고, 상기 게이트 드라이버(200)가 6개의 클럭들로 구동되는 경우, 상기 제1클럭라인그룹(411a)을 통해 공급되는 6개의 클럭들 각각은, 180(= 1080 / 6)개의 수평 게이트 라인(HGL)을 담당한다. 또한, 상기 제2클럭라인그룹(411b)을 통해 공급되는 6개의 클럭들 각각은, 180(= 1080 / 6)개의 수평 게이트 라인(HGL)을 담당한다.Therefore, 2160 (= 1080 x 2) horizontal gate lines HGL are formed on the panel 100 using the DRD method and having a full high definition (FHD) resolution, and the gate driver 200 When is driven by six clocks, each of the six clocks supplied through the first clock line group 411a is responsible for 180 (= 1080/6) horizontal gate lines HGL. In addition, each of the six clocks supplied through the second clock line group 411b is responsible for 180 (= 1080/6) horizontal gate lines HGL.

즉, 종래기술에서는, 6개의 클럭들 각각이, 360(= 2160 / 6)개의 수평 게이트 라인(HGL)들을 담당하고 있으나, 본 발명에 따른 표시장치에서는, 6개의 클럭들 각각이, 180(= 1080 / 6)개의 수평 게이트 라인(HGL)을 담당한다.That is, in the prior art, each of the six clocks is responsible for 360 (= 2160 / 6) horizontal gate lines (HGL), but in the display device according to the present invention, each of the six clocks is 180 (= It is responsible for 1080 / 6) horizontal gate lines (HGL).

부연하여 설명하면, 본 발명의 제1실시예에 따른 표시장치는, 더블 피딩(Double Feeding) 방식을 이용하지 못하는 대신, 각 클럭이 구동시키는 수평 게이트 라인(HGL)의 갯수를 줄임으로써, 결론적으로, 각 클럭의 로드를 감소시킬 수 있다.
To further explain, the display device according to the first embodiment of the present invention does not use a double feeding method, but by reducing the number of horizontal gate lines HGL driven by each clock, in conclusion, , Can reduce the load of each clock.

도 5는 본 발명의 제2실시예에 따른 표시장치의 일실시예 구성도이다. 5 is a configuration diagram of a display device according to a second embodiment of the present invention.

본 발명의 제2실시예에 따른 표시장치는, 도 3 및 도 5에 도시된 바와 같이, 상기 패널(100), 상기 데이터 드라이버(300), 상기 게이트 드라이버(200) 및 상기 타이밍 컨트롤러(400)를 포함한다. 상기 표시영역(101)에는, 상기 게이트 드라이버(200)로부터 연장되어 상기 데이터 라인들(DL)과 평행하게 형성되어 있는 수직 게이트 라인(VGL)들이, 상기 수평 게이트 라인들(HGL1 to HGLg)과 연결되어 있다. 상기 게이트 드라이버(200)는, 상기 타이밍 컨트롤러(400)로부터 상기 제3비표시영역을 통해 상기 제2비표시영역으로 연장되어 있는 제1클럭라인그룹(411a)으로부터 공급된 클럭들과, 상기 타이밍 컨트롤러(400)로부터 상기 제4비표시영역을 통해 상기 제2비표시영역으로 연장되어 있는 제2클럭라인그룹(411b)로부터 공급된 클럭들을 이용하여, 상기 수평 게이트 라인들(HGL1 to GHLg)로 상기 스캔신호를 출력한다. In the display device according to the second embodiment of the present invention, as shown in FIGS. 3 and 5, the panel 100, the data driver 300, the gate driver 200, and the timing controller 400 Includes. In the display area 101, vertical gate lines VGL extending from the gate driver 200 and formed in parallel with the data lines DL are connected to the horizontal gate lines HGL1 to HGLg. Has been. The gate driver 200 includes clocks supplied from a first clock line group 411a extending from the timing controller 400 to the second non-display area through the third non-display area, and the timing Using the clocks supplied from the second clock line group 411b extending from the controller 400 to the second non-display area through the fourth non-display area, the horizontal gate lines HGL1 to GHLg are The scan signal is output.

본 발명의 제2실시예에 따른 표시장치에 적용되는 상기 패널(100)의 기본 구조는, 일반적인 표시장치에 적용되는 패널의 구조와 동일할 수도 있으며, 상기 패널(100)은, 상기한 바와 같은 DRD 방식을 이용하여 형성될 수도 있다. The basic structure of the panel 100 applied to the display device according to the second embodiment of the present invention may be the same as that of a panel applied to a general display device, and the panel 100 may be It may be formed using the DRD method.

상기 제1클럭라인그룹(411a)과 상기 제2클럭라인그룹(411b)은, 도 5에 도시된 바와 같이, 상기 게이트 드라이버(200)가 형성되어 있는 상기 제2비표시영역에 형성되어 있으며, 서로 분리되어 있다. The first clock line group 411a and the second clock line group 411b are formed in the second non-display area in which the gate driver 200 is formed, as shown in FIG. 5, They are separated from each other.

이 경우, 상기 게이트 드라이버(200)는, 상기 제1클럭라인그룹(411a)으로부터 공급된 클럭들을 이용하여, 홀수 번째 수평 게이트 라인들로 순차적으로 스캔펄스를 공급하며, 상기 제2클럭라인그룹(411b)으로부터 공급된 클럭들을 이용하여, 짝수 번째 수평 게이트 라인들로 순차적으로 스캔펄스를 공급할 수 있다.In this case, the gate driver 200 sequentially supplies scan pulses to odd-numbered horizontal gate lines using the clocks supplied from the first clock line group 411a, and the second clock line group ( Using the clocks supplied from 411b), scan pulses may be sequentially supplied to even-numbered horizontal gate lines.

또한, 상기 게이트 드라이버(200)는, 상기 제1클럭라인그룹(411a)으로부터 공급된 클럭들을 이용하여, 짝수 번째 수평 게이트 라인들로 순차적으로 스캔펄스를 공급하며, 상기 제2클럭라인그룹(411b)으로부터 공급된 클럭들을 이용하여, 홀수 번째 수평 게이트 라인들로 순차적으로 스캔펄스를 공급할 수 있다.Further, the gate driver 200 sequentially supplies scan pulses to even-numbered horizontal gate lines by using clocks supplied from the first clock line group 411a, and the second clock line group 411b Using the clocks supplied from ), scan pulses may be sequentially supplied to odd-numbered horizontal gate lines.

부연하여 설명하면, 본 발명의 제2실시예에 따른 표시장치는, 더블 피딩(Double Feeding) 방식을 이용하지 못하는 대신, 각 클럭이 구동시키는 수평 게이트 라인(HGL)의 갯수를 줄임으로써, 결론적으로, 각 클럭의 로드를 감소시킬 수 있다.
To further explain, the display device according to the second embodiment of the present invention does not use a double feeding method, but by reducing the number of horizontal gate lines HGL driven by each clock, in conclusion, , Can reduce the load of each clock.

도 6은 본 발명의 제3실시예에 따른 표시장치의 일실시예 구성도이다. 6 is a configuration diagram of a display device according to a third embodiment of the present invention.

본 발명의 제3실시예에 따른 표시장치는, 도 3 및 도 6에 도시된 바와 같이, 표시영역(101)의 외곽의 하상좌우 측면에 제1, 제2, 제3 및 제4비표시영역이 형성되어 있는 패널(100), 상기 표시영역(101)에서 제1방향으로 형성되어 있는 데이터 라인들(DL1 to DLd)을 구동하기 위해 상기 제1비표시영역에 형성되어 있는 데이터 드라이버(300), 상기 표시영역(101)에서 상기 제1방향에 수직한 제2방향으로 형성되어 있는 g개의 수평 게이트 라인들로 스캔신호를 출력하기 위해, 상기 제2비표시영역에 형성되어 있는 제1게이트 드라이버(도 6에서 좌측에 도시되어 있는 게이트 드라이버(200))와 제2게이트 드라이버(도 6에서 우측에 도시되어 있는 게이트 드라이버(200)) 및 상기 데이터 드라이버(300)와 두 개의 상기 게이트 드라이버들(200)을 구동시키기 위한 타이밍 컨트롤러(400)를 포함한다.In the display device according to the third embodiment of the present invention, as shown in FIGS. 3 and 6, the first, second, third, and fourth non-display areas on the lower, upper, left, and right sides of the outer periphery of the display area 101 A data driver 300 formed in the first non-display area to drive the data lines DL1 to DLd formed in the first direction in the display area 101 And a first gate driver formed in the second non-display area to output a scan signal to g horizontal gate lines formed in a second direction perpendicular to the first direction in the display area 101 (Gate driver 200 shown on the left in FIG. 6) and a second gate driver (gate driver 200 shown on the right in FIG. 6), the data driver 300 and the two gate drivers ( It includes a timing controller 400 for driving 200).

상기 표시영역(101)에는, 두 개의 상기 게이트 드라이버들(200)로부터 연장되어 상기 데이터 라인(DL)들과 평행하게 형성되어 있는 수직 게이트 라인(VGL)들이, 상기 수평 게이트 라인(HGL)들과 연결되어 있다. In the display area 101, vertical gate lines VGL extending from the two gate drivers 200 and formed in parallel with the data lines DL are provided with the horizontal gate lines HGL. connected.

상기 제1게이트 드라이버(200)는, 상기 타이밍 컨트롤러(400)로부터 상기 제3비표시영역을 통해 상기 제2비표시영역으로 연장되어 있는 제1클럭라인그룹(411a)으로부터 공급된 클럭들을 이용하여, 상기 수평 게이트 라인들(HGL1 to GHLg)로 상기 스캔신호를 출력한다. 상기 제2게이트 드라이버(200)는, 상기 타이밍 컨트롤러(400)로부터 상기 제4비표시영역을 통해 상기 제2비표시영역으로 연장되어 있는 제2클럭라인그룹(411b)으로부터 공급된 클럭들을 이용하여, 상기 수평 게이트 라인들(HGL1 to HGLg)로 상기 스캔신호를 출력한다. The first gate driver 200 uses clocks supplied from the first clock line group 411a extending from the timing controller 400 to the second non-display area through the third non-display area. , Outputs the scan signal to the horizontal gate lines HGL1 to GHLg. The second gate driver 200 uses clocks supplied from the second clock line group 411b extending from the timing controller 400 to the second non-display area through the fourth non-display area. , Outputs the scan signal to the horizontal gate lines HGL1 to HGLg.

본 발명의 제3실시예에 따른 표시장치에 적용되는 상기 패널(100)의 기본 구조는, 일반적인 표시장치에 적용되는 패널의 구조와 동일할 수도 있으며, 상기 패널(100)은, 상기한 바와 같은 DRD 방식을 이용하여 형성될 수도 있다. The basic structure of the panel 100 applied to the display device according to the third embodiment of the present invention may be the same as that of a panel applied to a general display device, and the panel 100 may be It may be formed using the DRD method.

상기 제1클럭라인그룹(411a)과 상기 제2클럭라인그룹(411b)은, 도 6에 도시된 바와 같이, 두 개의 상기 게이트 드라이버들(200)이 형성되어 있는 상기 제2비표시영역에 형성되어 있으며, 서로 분리되어 있다. The first clock line group 411a and the second clock line group 411b are formed in the second non-display area in which the two gate drivers 200 are formed, as shown in FIG. 6. And separated from each other.

이 경우, 상기 제1게이트 드라이버(도 6의 좌측에 도시되어 있는 게이트 드라이버(200))는, 상기 제1클럭라인그룹(411a)으로부터 공급된 클럭들을 이용하여, 제1수평 게이트 라인(HGL1)으로부터 제g/2수평 게이트 라인(HGL/2)으로 순차적으로 스캔펄스를 공급한다.In this case, the first gate driver (the gate driver 200 shown on the left side of FIG. 6) uses the clocks supplied from the first clock line group 411a to the first horizontal gate line HGL1. From, scan pulses are sequentially supplied to the g/2-th horizontal gate line HGL/2.

상기 제2게이트 드라이버(도 6의 우측에 도시되어 있는 게이트 드라이버(200))는, 상기 제2클럭라인그룹(411b)으로부터 공급된 클럭들을 이용하여, 제(g/2)+1수평 게이트 라인(HGL(g/2)+1)으로부터 제g수평 게이트 라인(HLGg)으로 순차적으로 스캔펄스를 공급한다.The second gate driver (the gate driver 200 shown on the right side of FIG. 6) uses clocks supplied from the second clock line group 411b to provide a (g/2)+1th horizontal gate line. Scan pulses are sequentially supplied from (HGL(g/2)+1) to the g-th horizontal gate line HLGg.

따라서, 상기 DRD 방식을 이용하며, FHD(full high definition) 해상도를 갖는 상기 패널(100)에, 2160(= 1080 x 2)개의 수평 게이트 라인(HGL)이 형성되어 있고, 두 개의 상기 게이트 드라이버들(200) 각각이 6개의 클럭들로 구동되는 경우, 상기 제1클럭라인그룹(411a)을 통해 공급되는 6개의 클럭들 각각은, 180(= 1080 / 6)개의 수평 게이트 라인(HGL)을 담당한다. 또한, 상기 제2클럭라인그룹(411b)을 통해 공급되는 6개의 클럭들 각각은, 180(= 1080 / 6)개의 수평 게이트 라인(HGL)을 담당한다.Therefore, 2160 (= 1080 x 2) horizontal gate lines (HGL) are formed on the panel 100 using the DRD method and having a full high definition (FHD) resolution, and two gate drivers (200) When each is driven by six clocks, each of the six clocks supplied through the first clock line group 411a is responsible for 180 (= 1080 / 6) horizontal gate lines (HGL). do. In addition, each of the six clocks supplied through the second clock line group 411b is responsible for 180 (= 1080/6) horizontal gate lines HGL.

부연하여 설명하면, 본 발명의 제3실시예에 따른 표시장치는, 더블 피딩(Double Feeding) 방식을 이용하지 못하는 대신, 각 클럭이 구동시키는 수평 게이트 라인(HGL)의 갯수를 줄임으로써, 결론적으로, 각 클럭의 로드를 감소시킬 수 있다. To further explain, the display device according to the third embodiment of the present invention does not use a double feeding method, but by reducing the number of horizontal gate lines HGL driven by each clock, in conclusion, , Can reduce the load of each clock.

본 발명의 제3실시예에 따른 표시장치에서, 상기 제1게이트 드라이버는, 상기 제1수평 게이트 라인(HGL1)으로부터 제g/2수평 게이트 라인(HGL/2)으로 순차적으로 스캔펄스를 공급한 이후, 상기 제g/2수평 게이트 라인(HGL/2)으로 공급되는 제g/2스캔펄스를 상기 제2게이트 드라이버로 공급한다. 상기 제2게이트 드라이버는, 상기 제g/2스캔펄스를 게이트 스타트 신호로 이용하여, 제(g/2)+1수평 게이트 라인(HGL(g/2)+1)으로부터 제g수평 게이트 라인(HLGg)으로 순차적으로 스캔펄스를 공급한다.In the display device according to the third embodiment of the present invention, the first gate driver sequentially supplies scan pulses from the first horizontal gate line HGL1 to the g/2-th horizontal gate line HGL/2. Thereafter, the g/2-th scan pulse supplied to the g/2-th horizontal gate line HGL/2 is supplied to the second gate driver. The second gate driver uses the g/2th scan pulse as a gate start signal, from the (g/2)+1th horizontal gate line (HGL(g/2)+1) to the gth horizontal gate line ( HLGg) sequentially supplies scan pulses.

따라서, 상기 제2게이트 드라이버에서 사용될 게이트 스타트 신호의 공급을 위해, 별도의 라인이 형성될 필요가 없으며, 이에 따라 상기 제2게이트 드라이버의 회로 구성이 간단해 질 수 있다.
Accordingly, in order to supply a gate start signal to be used in the second gate driver, a separate line does not need to be formed, and thus, the circuit configuration of the second gate driver can be simplified.

도 7은 본 발명의 제4실시예에 따른 표시장치의 일실시예 구성도이다. 7 is a configuration diagram of a display device according to a fourth embodiment of the present invention.

본 발명의 제4실시예에 따른 표시장치는, 도 3 및 도 7에 도시된 바와 같이, 상기 패널(100), 상기 데이터 드라이버(300), 상기 제1게이트 드라이버(도 6에서 좌측에 도시되어 있는 게이트 드라이버(200))와 상기 제2게이트 드라이버(도 6에서 우측에 도시되어 있는 게이트 드라이버(200)) 및 상기 타이밍 컨트롤러(400)를 포함한다.In the display device according to the fourth embodiment of the present invention, as shown in FIGS. 3 and 7, the panel 100, the data driver 300, and the first gate driver (shown on the left in FIG. A gate driver 200), the second gate driver (the gate driver 200 shown on the right in FIG. 6), and the timing controller 400.

상기 표시영역(101)에는, 두 개의 상기 게이트 드라이버들(200)로부터 연장되어 상기 데이터 라인(DL)들과 평행하게 형성되어 있는 수직 게이트 라인(VGL)들이, 상기 수평 게이트 라인(HGL)들과 연결되어 있다. 상기 제1게이트 드라이버(200)는, 상기 타이밍 컨트롤러(400)로부터 상기 제3비표시영역을 통해 상기 제2비표시영역으로 연장되어 있는 제1클럭라인그룹(411a)으로부터 공급된 클럭들을 이용하여, 상기 수평 게이트 라인들(HGL1 to GHLg)로 상기 스캔신호를 출력한다. 상기 제2게이트 드라이버(200)는, 상기 타이밍 컨트롤러(400)로부터 상기 제4비표시영역을 통해 상기 제2비표시영역으로 연장되어 있는 제2클럭라인그룹(411b)으로부터 공급된 클럭들을 이용하여, 상기 수평 게이트 라인들(HGL1 to HGLg)로 상기 스캔신호를 출력한다. In the display area 101, vertical gate lines VGL extending from the two gate drivers 200 and formed in parallel with the data lines DL are provided with the horizontal gate lines HGL. connected. The first gate driver 200 uses clocks supplied from the first clock line group 411a extending from the timing controller 400 to the second non-display area through the third non-display area. , Outputs the scan signal to the horizontal gate lines HGL1 to GHLg. The second gate driver 200 uses clocks supplied from the second clock line group 411b extending from the timing controller 400 to the second non-display area through the fourth non-display area. , Outputs the scan signal to the horizontal gate lines HGL1 to HGLg.

본 발명의 제4실시예에 따른 표시장치의 구성 및 기능은, 상기 제1클럭라인그룹(411a)과 상기 제2클럭라인그룹(411b)이 서로 연결되어 있다는 점을 제외하고는, 도 6에 도시된 본 발명의 제3실시예에 따른 표시장치의 구성 및 기능과 동일하다. The configuration and function of the display device according to the fourth embodiment of the present invention is shown in FIG. 6 except that the first clock line group 411a and the second clock line group 411b are connected to each other. It is the same as the configuration and function of the display device according to the third embodiment of the present invention.

따라서, 상기 제1게이트 드라이버(도 6의 좌측에 도시되어 있는 게이트 드라이버(200))는, 상기 제1클럭라인그룹(411a)으로부터 공급된 클럭들을 이용하여, 제1수평 게이트 라인(HGL1)으로부터 제g/2수평 게이트 라인(HGL/2)으로 순차적으로 스캔펄스를 공급한다.Accordingly, the first gate driver (the gate driver 200 shown on the left side of FIG. 6) uses the clocks supplied from the first clock line group 411a, from the first horizontal gate line HGL1. Scan pulses are sequentially supplied to the g/2-th horizontal gate line HGL/2.

또한, 상기 제2게이트 드라이버(도 6의 우측에 도시되어 있는 게이트 드라이버(200))는, 상기 제2클럭라인그룹(411b)으로부터 공급된 클럭들을 이용하여, 제(g/2)+1수평 게이트 라인(HGL(g/2)+1)으로부터 제g수평 게이트 라인(HLGg)으로 순차적으로 스캔펄스를 공급한다.In addition, the second gate driver (the gate driver 200 shown on the right side of FIG. 6) uses clocks supplied from the second clock line group 411b to obtain a (g/2)+1 horizontal level. Scan pulses are sequentially supplied from the gate line HGL(g/2)+1 to the g-th horizontal gate line HLGg.

상기 제1게이트 드라이버는, 상기 제1수평 게이트 라인(HGL1)으로부터 제g/2수평 게이트 라인(HGL/2)으로 순차적으로 스캔펄스를 공급한 이후, 상기 제g/2수평 게이트 라인(HGL/2)으로 공급되는 제g/2스캔펄스를 상기 제2게이트 드라이버로 공급한다. 상기 제2게이트 드라이버는, 상기 제g/2스캔펄스를 게이트 스타트 신호로 이용하여, 제(g/2)+1수평 게이트 라인(HGL(g/2)+1)으로부터 제g수평 게이트 라인(HLGg)으로 순차적으로 스캔펄스를 공급한다.After the first gate driver sequentially supplies scan pulses from the first horizontal gate line HGL1 to the g/2-th horizontal gate line HGL/2, the g/2-th horizontal gate line HGL/ The g/2th scan pulse supplied to 2) is supplied to the second gate driver. The second gate driver uses the g/2th scan pulse as a gate start signal, from the (g/2)+1th horizontal gate line (HGL(g/2)+1) to the gth horizontal gate line ( HLGg) sequentially supplies scan pulses.

이 경우, 상기 DRD 방식을 이용하며, FHD(full high definition) 해상도를 갖는 상기 패널(100)에, 2160(= 1080 x 2)개의 수평 게이트 라인(HGL)이 형성되어 있고, 두 개의 상기 게이트 드라이버들(200) 각각이 6개의 클럭들로 구동되는 경우, 상기 제1클럭라인그룹(411a)과 상기 제2클럭라인그룹(411b)을 통해 공급되는 6개의 클럭들 각각은, 360(= 2160 / 6)개의 수평 게이트 라인(HGL)을 담당한다. 종래기술에서도, 6개의 클럭들 각각이, 360(= 2160 / 6)개의 수평 게이트 라인(HGL)들을 담당하고 있다. In this case, 2160 (= 1080 x 2) horizontal gate lines (HGL) are formed on the panel 100 using the DRD method and having a full high definition (FHD) resolution, and two gate drivers When each of the s 200 is driven by six clocks, each of the six clocks supplied through the first clock line group 411a and the second clock line group 411b is 360 (= 2160 / It is in charge of 6) horizontal gate lines HGL. Even in the prior art, each of the six clocks is responsible for 360 (= 2160 / 6) horizontal gate lines HGL.

따라서, 본 발명의 제4실시예에 따른 표시장치에서는, 하나의 클럭이, 종래의 표시장치의 하나의 클럭이 담당하는 수평 게이트 라인들의 갯수와 동일한 갯수의 수평 게이트 라인들을 담당한다. Accordingly, in the display device according to the fourth embodiment of the present invention, one clock handles the same number of horizontal gate lines as the number of horizontal gate lines handled by one clock of the conventional display device.

그러나, 본 발명의 제4실시예에서는, 상기 두 개의 게이트 드라이버들(200) 각각으로 전원이 공급되기 때문에, 상기 두 개의 게이트 드라이버들은, 충분한 전원을 이용하여 상기 스캔펄스를 생성할 수 있다.However, in the fourth embodiment of the present invention, since power is supplied to each of the two gate drivers 200, the two gate drivers can generate the scan pulse using sufficient power.

따라서, 상기 클럭들 각각의 로드가 감소되지 않더라도, 상기 스캔펄스가 품질이 향상될 수 있다. Accordingly, even if the load of each of the clocks is not reduced, the quality of the scan pulse can be improved.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.　 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다. Those skilled in the art to which the present invention pertains will appreciate that the present invention can be implemented in other specific forms without changing the technical spirit or essential features thereof. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not limiting. The scope of the present invention is indicated by the claims to be described later rather than the detailed description, and all changes or modified forms derived from the meaning and scope of the claims and their equivalent concepts should be interpreted as being included in the scope of the present invention. do.

100 : 패널 200 : 게이트 드라이버
300 : 데이터 드라이버 400 : 타이밍 컨트롤러
VGL : 수직 게이트 라인 HGL : 수평 게이트 라인
DL : 데이터 라인 GDL : 게이트 구동 라인100: panel 200: gate driver
300: data driver 400: timing controller
VGL: Vertical gate line HGL: Horizontal gate line
DL: data line GDL: gate drive line

Claims

A panel in which first, second, third, and fourth non-display areas are formed on the bottom, left, and right sides of the outer edge of the display area;
A data driver formed in the first non-display area to drive data lines formed in a first direction in the display area;
A gate driver formed in the second non-display area to output a scan signal to g horizontal gate lines formed in a second direction perpendicular to the first direction in the display area; And
A timing controller for driving the data driver and the gate driver,
In the display area, vertical gate lines extending from the gate driver and formed parallel to the data lines are connected to the horizontal gate lines,
The gate driver includes clocks supplied from a first clock line group extending from the timing controller to the second non-display area through the third non-display area, and the fourth non-display area from the timing controller. Outputting the scan signal to the horizontal gate lines by using clocks supplied from the second clock line group extending to the second non-display area through
And clocks supplied to the first clock line group and clocks supplied to the second clock line group are the same.

The method of claim 1,
The gate driver,
And the second non-display area is formed in a gate-in panel (GIP) method.

The method of claim 1,
The P pixels arranged on one horizontal line of the display area are driven using the two horizontal gate lines and the P/2 data lines.

The method of claim 1,
The gate driver,
Using the clocks supplied from the first clock line group, scan pulses are sequentially supplied from the first horizontal gate line to the g/2-th horizontal gate line,
And sequentially supplying scan pulses from a (g/2)+1th horizontal gate line to a gth horizontal gate line using clocks supplied from the second clock line group.

The method of claim 1,
The gate driver,
By using the clocks supplied from the first clock line group, scan pulses are sequentially supplied to odd-numbered horizontal gate lines,
And sequentially supplying scan pulses to even-numbered horizontal gate lines using clocks supplied from the second clock line group.

A panel in which first, second, third, and fourth non-display areas are formed on the bottom, left, and right sides of the outer edge of the display area;
A data driver formed in the first non-display area to drive data lines formed in a first direction in the display area;
A first gate driver and a second gate formed in the second non-display area to output scan signals to g horizontal gate lines formed in a second direction perpendicular to the first direction in the display area. driver; And
A timing controller for driving the data driver and the two gate drivers,
In the display area, vertical gate lines extending from the two gate drivers and formed in parallel with the data lines are connected to the horizontal gate lines,
The first gate driver uses clocks supplied from a first clock line group extending from the timing controller to the second non-display area through the third non-display area, and the second gate driver comprises: Using clocks supplied from a second clock line group extending from a timing controller to the second non-display area through the fourth non-display area, outputs the scan signal to the horizontal gate lines,
And clocks supplied to the first clock line group and clocks supplied to the second clock line group are the same.

The method of claim 6,
The first gate driver and the second gate driver,
And the second non-display area is formed in a gate-in panel (GIP) method.

The method of claim 6,
The P pixels arranged on one horizontal line of the display area are driven using the two horizontal gate lines and the P/2 data lines.

The method of claim 6,
The first gate driver sequentially supplies scan pulses from a first horizontal gate line to a g/2-th horizontal gate line using clocks supplied from the first clock line group,
Wherein the second gate driver sequentially supplies scan pulses from a (g/2)+1th horizontal gate line to a gth horizontal gate line using clocks supplied from the second clock line group. Display device.

The method of claim 9,
And the first clock line group and the second clock line group are connected to each other.