KR102138591B1 - Display device - Google Patents

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윤재웅
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Abstract

본 발명은 표시장치에 관한 것으로서, 특히, 수평 게이트 라인으로 스캔신호를 공급하기 위한 게이트 드라이버가, 패널 상에, 데이터 드라이버와 마주보도록 형성되어 있으며, 상기 패널에 형성되어 있는 픽셀들로 공통전압을 공급하기 위한 수직 공통전압 공급라인이, 상기 데이터 드라이버로부터 연장되어 있는 데이터 라인과 나란하게 형성되어 있는, 표시장치를 제공하는 것을 기술적 과제로 한다. The present invention relates to a display device, and in particular, a gate driver for supplying a scan signal to a horizontal gate line is formed to face a data driver on a panel, and a common voltage is applied to pixels formed in the panel. A technical problem is to provide a display device in which a vertical common voltage supply line for supplying is formed in parallel with a data line extending from the data driver.

Description

표시장치{DISPLAY DEVICE}Display device {DISPLAY DEVICE}

본 발명은 표시장치에 관한 것으로서, 특히, 네로우 베젤(narrow bezel)의 구현이 가능한 표시장치에 관한 것이다. The present invention relates to a display device, and more particularly, to a display device capable of implementing a narrow bezel (narrow bezel).

휴대전화, 테블릿PC, 노트북 등을 포함한 다양한 종류의 전자제품에는 평판표시장치(FPD : Flat Panel Display)가 이용되고 있다. 평판표시장치에는, 액정표시장치(LCD : Liquid Crystal Display), 플라즈마 디스플레이 패널(PDP : Plasma Display Panel), 유기발광표시장치(OLED : Organic Light Emitting Display Device) 등이 있으며, 최근에는 전기영동표시장치(EPD : ELECTROPHORETIC DISPLAY)도 널리 이용되고 있다. Flat panel displays (FPDs) are used in various types of electronic products, including mobile phones, tablet PCs, and laptops. The flat panel display device includes a liquid crystal display (LCD), a plasma display panel (PDP), an organic light emitting display device (OLED), and recently, an electrophoretic display device. (EPD: ELECTROPHORETIC DISPLAY) is also widely used.

평판표시장치(이하, 간단히 '표시장치'라 함)들 중에서, 액정표시장치(LCD)는 액정의 광학적 이방성을 이용하여 화상을 표시하는 장치로서, 박형, 소형, 저소비전력 및 고화질 등의 장점이 있기 때문에, 널리 이용되고 있다.Among flat panel display devices (hereinafter simply referred to as'display devices'), liquid crystal display devices (LCDs) are devices that display images using optical anisotropy of liquid crystals, and have advantages such as thinness, small size, low power consumption, and high image quality. Therefore, it is widely used.

또한, 표시장치들 중에서, 유기발광표시장치(Organic Light Emitting Display Device)는, 응답속도가 1ms 이하로서 고속의 응답속도를 갖고, 소비 전력이 낮으며, 자체 발광함으로 시야각에 문제가 없기 때문에, 차세대 평판표시장치로 주목받고 있다.
In addition, among the display devices, the organic light emitting display device (Organic Light Emitting Display Device) has a high response speed with a response speed of 1 ms or less, low power consumption, and no problem in viewing angle due to self-emission. It is attracting attention as a flat panel display device.

도 1은 종래의 표시장치에 적용되는 패널의 구성을 개략적으로 나타낸 예시도이다. 1 is an exemplary view schematically showing a configuration of a panel applied to a conventional display device.

종래의 표시장치에 적용되는 패널은, 도 1에 도시된 바와 같이, 상기 패널의 수평 방향으로 복수의 게이트 라인(GL)들이 형성되어 있고, 수직 방향으로 데이터 라인(DL)들이 형성되어 있으며, 상기 게이트 라인(GL)들과 나란하게 공통전압 공급라인(Vcom)들이 형성되어 있다. 1, a plurality of gate lines GL are formed in a horizontal direction of the panel, and data lines DL are formed in a vertical direction, as illustrated in FIG. 1. The common voltage supply lines Vcom are formed in parallel with the gate lines GL.

이 경우, 상기 공통전압 공급라인(Vcom)은 상기 패널의 좌우측에 형성되어 있는 비표시영역에 형성되어 있는 공통전압라인과 연결되어 있다.
In this case, the common voltage supply line Vcom is connected to the common voltage line formed in the non-display area formed on the left and right sides of the panel.

표시장치에 대한 연구는 기술적인 면과, 디자인적인 면으로 구분될 수 있으며, 최근에는, 수요자들에게 보다 어필할 수 있는 디자인적인 면에서의 연구개발의 필요성이 특히 부각되고 있다. 이에 따라, 표시장치의 두께를 최소화(슬림화)하는 노력이 꾸준히 진행되고 있다. 또한, 표시장치의 테두리 부분을 좁게 형성하는 기술(Narrow bezel)에 대한 연구도 활발히 진행되고 있다. 이에 따라, 게이트 드라이버가 데이터 드라이버(30)와 마주보는 방향에 형성되는 게이트 링크 인 어레이(GLA : Gate Link in Array) 방식이 이용되고 있다.
The research on the display device can be divided into a technical aspect and a design aspect, and in recent years, the need for research and development in a design aspect that is more appealing to consumers is particularly highlighted. Accordingly, efforts to minimize (slim) the thickness of the display device are steadily progressing. In addition, research on a technique of narrowly forming a border portion of a display device (Narrow bezel) has been actively conducted. Accordingly, a gate link in array (GLA) method in which a gate driver is formed in a direction facing the data driver 30 is used.

도 2은 종래의 표시장치의 구성을 나타낸 예시도로서, 특히, 게이트 링크 인 어레이(GLA) 방식을 이용하는 표시장치의 구성을 나타내고 있다. FIG. 2 is an exemplary view showing a configuration of a conventional display device, and particularly shows a configuration of a display device using a gate link in array (GLA) method.

종래의 표시장치는, 도 2에 도시된 바와 같이, 영상을 출력하는 표시영역과, 표시영역 주변의 비표시영역으로 형성된 패널(10), 상기 패널(10)에 형성된 수평 게이트 라인들(HGL1 to HGLg)을 구동하기 위한 게이트 드라이버(20), 상기 패널에 형성된 데이터 라인들(DL1 to DLd)을 구동하기 위한 데이터 드라이버(30) 및 상기 데이터 드라이버(30)와 상기 게이트 드라이버(20)를 구동하기 위한 타이밍 컨트롤러(40)를 포함한다. As shown in FIG. 2, the conventional display device includes a display area for outputting an image, a panel 10 formed of a non-display area around the display area, and horizontal gate lines HGL1 to formed on the panel 10. Gate driver 20 for driving HGLg), data driver 30 for driving data lines DL1 to DLd formed on the panel, and data driver 30 and gate driver 20 for driving It includes a timing controller 40 for.

상기 데이터 드라이버(30)는 일반적으로, TCP(Tape Carrier Package)의 IC 영역에 실장되거나, 또는, COF(Chip On Film) 방식으로 베이스필름 상에 실장되어, TAB(Tape Automated Bonding) 방식으로 상기 패널(10)에 접속되고 있다. 또한, 상기 데이터 드라이버(30)는 칩온글래스(COG) 방식으로 상기 패널(10)에 장착될 수도 있다. 이 경우, 상기 데이터드라이버는, 도 2에 도시된 바와 같이, 상기 게이트 드라이버(20)와 마주보도록, 상기 패널(10)에 장착된다. The data driver 30 is generally mounted on an IC region of a tape carrier package (TCP), or mounted on a base film using a chip on film (COF) method, and the panel is mounted on a tape automated bonding (TAB) method. (10). Also, the data driver 30 may be mounted on the panel 10 in a chip-on-glass (COG) manner. In this case, the data driver is mounted on the panel 10 so as to face the gate driver 20, as shown in FIG. 2.

상기 게이트 드라이버(20)는 TCP(Tape Carrier Package)의 IC 영역에 실장되거나, 또는, COF(Chip On Film) 방식으로 베이스필름상에 실장되어, TAB(Tape Automated Bonding) 방식으로 상기 패널(10)에 접속될 수 있다. 그러나, 상기 게이트 드라이버(20)는, 도 2에 도시된 바와 같이, GIP(Gate In Panel) 방식으로 상기 패널(10)의 비표시영역에 형성될 수도 있으며, 집적회로(IC)로 구성되어 상기 패널(10)의 비표시영역에 장착될 수 있다. 이 경우, 상기 게이트 드라이버(20)는 상기 데이터 드라이버(30)와 마주보도록, 상기 패널(10)에 형성된다. The gate driver 20 is mounted on an IC region of a tape carrier package (TCP), or mounted on a base film using a chip on film (COF) method, and the panel 10 is formed using a tape automated bonding (TAB) method. Can be connected to. However, the gate driver 20 may be formed in a non-display area of the panel 10 by a GIP (Gate In Panel) method, as shown in FIG. 2, and configured as an integrated circuit (IC). It may be mounted in the non-display area of the panel 10. In this case, the gate driver 20 is formed on the panel 10 so as to face the data driver 30.

상기 타이밍 컨트롤러(40)는 상기 패널(10)에 장착될 수도 있으나, 도 2에 도시된 바와 같이, 인쇄회로기판(50)에 장착될 수 있다. 이 경우, 상기 인쇄회로기판(50)은, 상기 게이트 드라이버(20)가 장착되는 비표시영역에서, 상기 패널(10)과 전기적으로 연결될 수 있다. The timing controller 40 may be mounted on the panel 10, but may be mounted on the printed circuit board 50, as shown in FIG. In this case, the printed circuit board 50 may be electrically connected to the panel 10 in a non-display area in which the gate driver 20 is mounted.

상기 인쇄회로기판(50)에는, 상기 패널에 형성되어 있는 각 픽셀들로 공통전압을 공급하기 위한 공통전압 공급부(60)가 장착되어 있다. 상기 공통전압 공급부(60)는 공통전압라인(61) 및 공통전압 공급라인(62)들과 연결되어 있다. A common voltage supply unit 60 for supplying a common voltage to each pixel formed in the panel is mounted on the printed circuit board 50. The common voltage supply unit 60 is connected to the common voltage line 61 and the common voltage supply lines 62.

상기한 바와 같이, 최근에는, 표시장치의 테두리 부분을 좁게 형성하는 기술(Narrow bezel)에 대한 연구가 활발히 진행되고 있다. 특히, 극한 네로우 베젤(Narrow Bezel)의 구현을 위해, 패널(10)의 좌측 및 우측에 게이트 드라이버 IC가 장착되거나, 또는 패널(10)의 좌측 및 우측에 게이트 인 패널(GIP) 방식의 게이트 드라이버가 형성되는 대신, 도 2에 도시된 바와 같이, 게이트 드라이버(20)가 데이터 드라이버(30)와 마주보는 방향에 형성되는 게이트 링크 인 어레이(GLA : Gate Link in Array) 방식이 이용되고 있다.As described above, in recent years, research into a technique for narrowly forming a border portion of a display device (Narrow bezel) has been actively conducted. In particular, for the implementation of an extreme narrow bezel, a gate driver IC is mounted on the left and right sides of the panel 10, or a gate-in-gate (GIP) type gate is installed on the left and right sides of the panel 10. Instead of forming a driver, as shown in FIG. 2, a gate link in array (GLA) method in which the gate driver 20 is formed in a direction facing the data driver 30 is used.

상기 게이트 링크 인 어레이(GLA) 방식을 이용한 표시장치에서는, 상기 게이트 드라이버(20)로부터 연장되어 있는 수직 게이트 라인(VGL)들이, 상기 데이터 드라이버(30)로부터 연장되어 있는 데이터 라인들(DL1 to DLd)과 나란하게 상기 패널(10)에 형성되어 있다. 상기 수직 게이트 라인(VGL)들은, 상기 데이터 라인(DL)과 수직하게 상기 패널(10)에 형성되어 있는 수평 게이트 라인들(HGL1 to HGLg)에 연결되어 있다. In the display device using the gate link in array (GLA) method, vertical gate lines (VGL) extending from the gate driver 20, data lines (DL1 to DLd) extending from the data driver 30 ) Is formed in the panel 10 in parallel. The vertical gate lines VGL are connected to the horizontal gate lines HGL1 to HGLg formed in the panel 10 perpendicular to the data line DL.

또한, 게이트 인 패널(GIP) 방식의 게이트 드라이버(20)가, 도 2에 도시된 바와 같이, 상기 패널(10)의 상부에 형성되어 있는 경우, 상기 게이트 드라이버(20)는 상기 패널(10)의 하부에 형성되어 있는 타이밍 컨트롤러(40) 또는 상기 패널(10)에 장착되어 있는 인쇄회로기판으로부터 게이트 구동신호들을 공급받아 구동된다. In addition, when the gate driver 20 of the gate-in-panel (GIP) method is formed on the top of the panel 10, as shown in FIG. 2, the gate driver 20 is the panel 10 It is driven by receiving gate driving signals from a timing controller 40 formed at a lower portion or a printed circuit board mounted on the panel 10.

이 경우, 상기 패널에 형성되어 있는 각 픽셀들로 공통전압을 공급하기 위한 상기 공통전압라인(61)은, 도 2에 도시된 바와 같이, 상기 패널(10)의 좌측 비표시영역 및 우측 비표시영역에 형성되어 있으며, 상기 공통전압라인(61)은 상기 표시영역에서 상기 게이트 라인(GL)들과 나란하게 형성되어 있는 상기 공통전압 공급라인(62)과 연결되어 있다. In this case, the common voltage line 61 for supplying a common voltage to each pixel formed in the panel, as shown in FIG. 2, the left non-display area and the right non-display of the panel 10 In the region, the common voltage line 61 is connected to the common voltage supply line 62 formed in parallel to the gate lines GL in the display area.

상기한 바와 같이, 상기 공통전압 공급부(60)와 상기 공통전압 공급라인(62)을 연결시키는 상기 공통전압라인(61)이, 상기 패널(10)의 좌우측 비표시영역에 형성되어 있는 경우, 상기 좌측 비표시영역 및 상기 우측 비표시영역의 폭이 커짐으로써, 네로우 베젤의 구현이 어려워진다. As described above, when the common voltage line 61 connecting the common voltage supply unit 60 and the common voltage supply line 62 is formed in the left and right non-display areas of the panel 10, the As the width of the left non-display area and the right non-display area is increased, it is difficult to implement a narrow bezel.

본 발명은 상술한 문제점을 해결하기 위해 제안된 것으로서, 수평 게이트 라인으로 스캔신호를 공급하기 위한 게이트 드라이버가, 패널 상에, 데이터 드라이버와 마주보도록 형성되어 있으며, 상기 패널에 형성되어 있는 픽셀들로 공통전압을 공급하기 위한 수직 공통전압 공급라인이, 상기 데이터 드라이버로부터 연장되어 있는 데이터 라인과 나란하게 형성되어 있는, 표시장치를 제공하는 것을 기술적 과제로 한다. The present invention has been proposed to solve the above-mentioned problems, and a gate driver for supplying a scan signal to a horizontal gate line is formed on a panel to face a data driver, and is formed of pixels formed on the panel. A technical problem is to provide a display device in which a vertical common voltage supply line for supplying a common voltage is formed in parallel with a data line extending from the data driver.

상술한 기술적 과제를 달성하기 위한 본 발명에 따른 표시장치는, 표시영역의 외곽의 하상좌우 측면에 제1, 제2, 제3 및 제4비표시영역이 형성되어 있는 패널; 상기 표시영역에서 제1방향으로 형성되어 있는 데이터 라인들을 구동하기 위해 상기 제1비표시영역에 형성되어 있는 데이터 드라이버; 상기 표시영역에서 상기 제1방향에 수직한 제2방향으로 형성되어 있는 수평 게이트 라인들로 스캔신호를 출력하기 위해, 상기 제2비표시영역에 형성되어 있는 게이트 드라이버; 상기 데이터 드라이버와 상기 게이트 드라이버를 구동시키기 위한 타이밍 컨트롤러; 및 상기 패널에 형성되어 있는 픽셀들에 공통전압을 공급하는 공통전압 공급부를 포함하고, 상기 표시영역에는, 상기 게이트 드라이버로부터 연장되어 상기 데이터 라인들과 평행하게 형성되어 있는 수직 게이트 라인들이, 상기 수평 게이트 라인들과 연결되어 있으며, 상기 표시영역에는, 상기 데이터 라인과 평행하게 형성되어 있고, 상기 공통전압 공급부와 연결되어 있으며, 상기 표시영역에 형성되어 있는 수평 공통전압 공급라인과 연결되어 있는 수직 공통전압 공급라인이 적어도 하나 이상 형성되어 있는 것을 특징으로 한다.A display device according to the present invention for achieving the above-described technical problem includes: a panel in which first, second, third and fourth non-display areas are formed on lower, upper, left, and right sides of an outer edge of the display area; A data driver formed in the first non-display area to drive data lines formed in a first direction in the display area; A gate driver formed in the second non-display area to output a scan signal from the display area to horizontal gate lines formed in a second direction perpendicular to the first direction; A timing controller for driving the data driver and the gate driver; And a common voltage supply unit supplying a common voltage to pixels formed in the panel, wherein vertical gate lines extending from the gate driver and formed parallel to the data lines are provided in the display area. Vertical common connected to the gate lines, formed in parallel to the data line, connected to the common voltage supply unit, and connected to the horizontal common voltage supply line formed in the display area in the display area. Characterized in that at least one voltage supply line is formed.

본 발명에 의하면, 데이터 라인, 수직 게이트 라인 및 수직 공통전압 공급라인들이, 일정한 규칙에 의해 반복적으로 패널에 형성됨으로, 상기 패널의 설계가 용이해 질 수 있다. According to the present invention, the data line, the vertical gate line and the vertical common voltage supply lines are repeatedly formed on the panel according to certain rules, so that the design of the panel can be facilitated.

본 발명에 의하면, 상기 수직 공통전압 공급라인이 일정한 규칙에 의해 반복적인 패턴으로 상기 패널에 형성됨으로써, 상기 수직 공통전압 공급라인의 대칭성이 확보될 수 있으며, 이에 따라, 상기 패널에서 발생되는 기생 캐패시턴스의 영향력이 감소될 수 있다. 기생 캐패시턴스의 영향력이 감소됨에 따라, 표시장치의 화상 품질이 향상될 수 있다. According to the present invention, since the vertical common voltage supply line is formed on the panel in a repetitive pattern according to a certain rule, symmetry of the vertical common voltage supply line can be secured, and accordingly, parasitic capacitance generated in the panel The influence of can be reduced. As the influence of parasitic capacitance is reduced, the image quality of the display device can be improved.

도 1은 종래의 표시장치에 적용되는 패널의 구성을 개략적으로 나타낸 예시도.
도 2은 종래의 표시장치의 구성을 나타낸 예시도.
도 3은 본 발명에 따른 표시장치의 일실시예 구성도.
도 4는 본 발명에 따른 표시장치에 적용되는 패널의 표시영역을 나타낸 예시도. 1 is an exemplary view schematically showing a configuration of a panel applied to a conventional display device.
2 is an exemplary view showing a configuration of a conventional display device.
3 is a configuration diagram of an embodiment of a display device according to the present invention.
4 is an exemplary view showing a display area of a panel applied to a display device according to the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명에 따른 표시장치의 일실시예 구성도이다. 3 is a configuration diagram of an embodiment of a display device according to the present invention.

본 발명에 따른 표시장치는, 도 3에 도시된 바와 같이, 표시영역(101)의 외곽의 하상좌우 측면에 제1, 제2, 제3 및 제4비표시영역이 형성되어 있는 패널(100), 상기 표시영역(101)에서 제1방향으로 형성되어 있는 데이터 라인들(DL1 to DLd)을 구동하기 위해 상기 제1비표시영역에 형성되어 있는 데이터 드라이버(300), 상기 표시영역(101)에서 상기 제1방향에 수직한 제2방향으로 형성되어 있는 수평 게이트 라인들(HGL1 to HGLg)로 스캔신호를 출력하기 위해, 상기 제2비표시영역에 형성되어 있는 게이트 드라이버(200), 상기 데이터 드라이버(300)와 상기 게이트 드라이버(200)를 구동시키기 위한 타이밍 컨트롤러(400) 및 상기 패널(100)에 형성되어 있는 픽셀들에 공통전압을 공급하는 공통전압 공급부(600)를 포함한다. 상기 표시영역(101)에는, 상기 게이트 드라이버(200)로부터 연장되어 상기 데이터 라인들과 평행하게 형성되어 있는 수직 게이트 라인들(VGL)이, 상기 수평 게이트 라인들(HGL1 to HGLg)과 연결되어 있다. 상기 표시영역(101)에는, 상기 데이터 라인(DL)과 평행하게 형성되어 있고, 상기 공통전압 공급부(600)와 연결되어 있으며, 상기 표시영역(101)에 형성되어 있는 수평 공통전압 공급라인(HCL)과 연결되어 있는 수직 공통전압 공급라인(VCL)이 적어도 하나 이상 형성되어 있다.
The display device according to the present invention, as shown in FIG. 3, the panel 100 in which the first, second, third and fourth non-display areas are formed on the lower, upper, left, and right sides of the outer periphery of the display area 101. The data driver 300 formed in the first non-display area to drive the data lines DL1 to DLd formed in the first direction in the display area 101, in the display area 101 In order to output a scan signal to horizontal gate lines HGL1 to HGLg formed in a second direction perpendicular to the first direction, the gate driver 200 and the data driver formed in the second non-display area It includes a 300 and a timing controller 400 for driving the gate driver 200 and a common voltage supply unit 600 that supplies a common voltage to pixels formed in the panel 100. In the display area 101, vertical gate lines VGL extending from the gate driver 200 and formed parallel to the data lines are connected to the horizontal gate lines HGL1 to HGLg. . A horizontal common voltage supply line (HCL) formed in the display area 101 in parallel with the data line DL, connected to the common voltage supply unit 600 and formed in the display area 101. ) Is connected to at least one vertical common voltage supply line (VCL).

우선, 상기 패널(100)은 액정패널, 유기발광패널 및 전기영동표시패널 등과 같은 다양한 종류의 패널이 될 수 있으며, 특히, 공통전압을 이용하여 영상을 출력하는 패널이 될 수 있다. First, the panel 100 may be various types of panels, such as a liquid crystal panel, an organic light emitting panel, and an electrophoretic display panel. In particular, the panel 100 may be a panel that outputs an image using a common voltage.

상기 패널(100)은, 제1기판과 제2기판이 합착공정을 거쳐 합착된 것이다. 상기 제1기판과 상기 제2기판 사이에는 중간층이 형성되어 있다. In the panel 100, the first substrate and the second substrate are bonded through a bonding process. An intermediate layer is formed between the first substrate and the second substrate.

상기 제1기판과 상기 제2기판은 글래스(Glass), 플라스틱(Plastic), 메탈(Metal) 등으로 제조될 수 있다. The first substrate and the second substrate may be made of glass, plastic, metal, or the like.

상기 중간층은 본 발명에 따른 표시장치의 종류에 따라 서로 다른 구성을 포함할 수 있다. 예를 들어, 상기 표시장치가, 액정표시장치(LCD: Liquid Crystal Display Device)인 경우, 상기 중간층은 액정(Liquid Crystal)을 포함할 수 있다. 상기 표시장치가 유기발광표시장치(OLED: Organic Light Emitting Display Device)인 경우, 상기 중간층은 광을 출력하는 유기화합물 등을 포함할 수 있다. 상기 표시장치가 영동표시장치(EPD: Electrophoretic Display Device)인 경우, 상기 중간층은 전기영동 분산액 등을 포함할 수 있다. The intermediate layer may include different configurations depending on the type of display device according to the present invention. For example, when the display device is a liquid crystal display device (LCD), the intermediate layer may include liquid crystal. When the display device is an organic light emitting display device (OLED), the intermediate layer may include an organic compound that outputs light. When the display device is an electrophoretic display device (EPD), the intermediate layer may include an electrophoretic dispersion liquid or the like.

이하에서는, 설명의 편의상, 상기 패널(100)이 액정패널인 경우를 일예로 하여 본 발명이 설명된다. 즉, 본 발명은 상기 게이트 드라이버(200) 및 공통전압을 이용하는 모든 종류의 표시장치에 적용될 수 있으나, 설명의 편의상, 이하에서는, 액정표시장치를 일예로 하여 본 발명이 설명된다. Hereinafter, for convenience of description, the present invention will be described taking the case where the panel 100 is a liquid crystal panel as an example. That is, the present invention can be applied to all kinds of display devices using the gate driver 200 and a common voltage, but for convenience of description, the present invention will be described below using liquid crystal display as an example.

상기 패널(100)이 액정패널인 경우, 상기 패널(100)은, 제1기판, 제2기판 및 상기 제1기판과 제2기판 사이에 형성되는 액정층을 포함한다. When the panel 100 is a liquid crystal panel, the panel 100 includes a first substrate, a second substrate, and a liquid crystal layer formed between the first substrate and the second substrate.

상기 패널(100)의 상기 제1기판은 박막트랜지스터 기판(TFT기판)이 될 수 있다. The first substrate of the panel 100 may be a thin film transistor substrate (TFT substrate).

상기 제1기판의 표시영역(101)에는, 다수의 데이터 라인들(DL1 내지 DLd), 상기 데이터 라인들과 교차되는 다수의 수평 게이트 라인들(HGL1 내지 HGLd), 상기 데이터 라인들과 나란하게 형성되는 다수의 수직 게이트 라인들(VGL), 상기 데이터 라인들(DL1 내지 DLd)과 상기 수평 게이트 라인들(HGL1 내지 HGLg)의 교차영역마다 형성되는 픽셀들에 형성되는 다수의 박막트랜지스터(TFT : Thin Film Transistor)들 및 상기 픽셀에 데이터전압을 충전시키기 위한 다수의 픽셀전극 등이 형성된다. 즉, 상기 데이터 라인들(DL1 내지 DLd)과 상기 수평 게이트 라인들(HGL1 내지 HGLg)의 교차 구조에 의해 픽셀들이 매트릭스 형태로 배치된다. 상기 하나의 수평 게이트 라인(HGL)들 각각에는, 상기 수직 게이트 라인(VGL)이 적어도 두 개 이상 연결될 수 있다. In the display area 101 of the first substrate, a plurality of data lines DL1 to DLd, a plurality of horizontal gate lines HGL1 to HGLd intersecting the data lines, and the data lines are formed in parallel. A plurality of thin film transistors (TFT: Thin) formed in the pixels formed for each cross region of the plurality of vertical gate lines (VGL), the data lines (DL1 to DLd) and the horizontal gate lines (HGL1 to HGLg) Film transistors and a plurality of pixel electrodes for charging a data voltage to the pixel are formed. That is, pixels are arranged in a matrix form by the crossing structure of the data lines DL1 to DLd and the horizontal gate lines HGL1 to HGLg. At least two vertical gate lines VGL may be connected to each of the one horizontal gate lines HGL.

상기 픽셀들에는, 상기 픽셀전극들에 대응되는 공통전극들이 형성되어 있으며, 상기 공통전극들은 상기 수평 공통전압 공급라인(HCL)들과 연결되어 있다. In the pixels, common electrodes corresponding to the pixel electrodes are formed, and the common electrodes are connected to the horizontal common voltage supply lines (HCLs).

상기 수평 공통전압 공급라인(HCL)은 하나의 수평라인 별로 형성될 수 있다. 따라서, 상기 수평 공통전압 공급라인(HCL)들의 갯수는 상기 수평 게이트 라인(HGL)들의 갯수와 동일할 수 있다. The horizontal common voltage supply line HCL may be formed for each horizontal line. Therefore, the number of horizontal common voltage supply lines HCL may be the same as the number of horizontal gate lines HGL.

상기 수평 공통전압 공급라인(HCL)은, 적어도 하나 이상의 상기 수직 공통전압 공급라인(VHL)과 연결될 수 있다. The horizontal common voltage supply line HCL may be connected to at least one of the vertical common voltage supply lines VHL.

상기 수직 공통전압 공급라인(VHL)은, 상기 데이터 라인(DL)들 및 상기 수직 게이트 라인(VGL)들과 나란하게 형성되어 있으며, 적어도 하나 이상의 상기 수평 공통전압 공급라인(HCL)과 연결될 수 있다.The vertical common voltage supply line VHL is formed in parallel with the data lines DL and the vertical gate lines VGL, and may be connected to at least one horizontal common voltage supply line HCL. .

상기 수직 공통전압 공급라인(VCL)은, 상기 공통전압 공급부(600)와 연결되어 있다. 상기 공통전압 공급부(600)가, 도 3에 도시된 바와 같이, 상기 제1비표시영역에 형성되어 있는 인쇄회로기판(500)에 장착되어 있는 경우, 상기 수직 공통전압 공급라인(VCL)은, 상기 인쇄회로기판(500)으로부터 연장되어 상기 수평 공통전압 공급라인(HCL)에 연결되어 있다.The vertical common voltage supply line VCL is connected to the common voltage supply unit 600. When the common voltage supply unit 600 is mounted on the printed circuit board 500 formed in the first non-display area, as shown in FIG. 3, the vertical common voltage supply line VCL is: It extends from the printed circuit board 500 and is connected to the horizontal common voltage supply line (HCL).

상기 제1기판의 비표시영역 중, 상기 패널(100)의 하측면에 형성되는 비표시영역(이하, 간단히 '제1비표시영역'이라 함)에는, 상기 데이터 드라이버(300)와 상기 타이밍 컨트롤러(400)와 상기 인쇄회로기판(500)이 전기적으로 연결된다.Among the non-display areas of the first substrate, the non-display area (hereinafter, simply referred to as the'first non-display area') formed on the lower surface of the panel 100 includes the data driver 300 and the timing controller. The 400 and the printed circuit board 500 are electrically connected.

상기 제1기판의 비표시영역 중, 상기 패널(100)의 상측면에 형성되는 비표시영역(이하, 간단히 '제2비표시영역'이라 함)에는, 상기 게이트 드라이버(200)가 장착된다. Among the non-display areas of the first substrate, the gate driver 200 is mounted on a non-display area (hereinafter simply referred to as a'second non-display area') formed on an upper surface of the panel 100.

상기 제1기판의 비표시영역 중, 상기 패널(100)의 좌측면에 형성되는 비표시영역(이하, 간단히 '제3비표시영역'이라 함)(C) 및 상기 패널(100)의 우측면에 형성되는 비표시영역(이하, 간단히 '제4비표시영역'이라 함)(D) 각각에는, 도 3에 도시된 바와 같이, 상기 게이트 드라이버(200)로 클럭을 공급하는 클럭라인(CLK1, CLK2, CLK5), 상기 게이트 드라이버(200)로 전원을 공급하는 전원라인 등이 형성되어 있다. Among the non-display areas of the first substrate, non-display areas (hereinafter, simply referred to as'third non-display areas') formed on the left side of the panel 100 (C) and the right side of the panel 100 In each of the non-display areas (hereinafter, simply referred to as'fourth non-display areas') D, as shown in FIG. 3, clock lines CLK1 and CLK2 that supply clock to the gate driver 200 , CLK5), a power line for supplying power to the gate driver 200, and the like.

상기에서 설명된 라인들 이외에도, 상기 제3비표시영역(C) 및 상기 제4비표시영역(D)에는 다양한 종류의 라인들(121, 122)이 형성될 수 있다. In addition to the lines described above, various types of lines 121 and 122 may be formed in the third non-display area C and the fourth non-display area D.

상기 패널(100)의 상기 제2기판은 컬러필터 기판이 될 수 있다. 상기 제2기판에는 블랙매트릭스(BM), 컬러필터 등이 형성된다.
The second substrate of the panel 100 may be a color filter substrate. A black matrix (BM), a color filter, and the like are formed on the second substrate.

다음, 상기 데이터 드라이버(300)는 상기 타이밍 컨트롤러(400)로부터 입력된 상기 영상데이터를 데이터 전압으로 변환하여, 상기 수평 게이트 라인(HGL)에 스캔펄스가 공급되는 1수평기간마다 1수평라인분의 데이터 전압을 상기 데이터라인들(DL1 to DLd)에 공급한다. 즉, 상기 데이터 드라이버(300)는 감마전압 발생부(미도시)로부터 공급되는 감마전압들을 이용하여, 상기 영상데이터를 데이터 전압으로 변환시킨 후 상기 데이터라인들로 출력시킨다.Next, the data driver 300 converts the image data input from the timing controller 400 into a data voltage, and equals one horizontal line for each horizontal period during which scan pulses are supplied to the horizontal gate line HGL. Data voltage is supplied to the data lines DL1 to DLd. That is, the data driver 300 converts the image data into a data voltage and outputs the data lines to the data lines using gamma voltages supplied from a gamma voltage generator (not shown).

상기 데이터 드라이버(300)는 상기 타이밍 컨트롤러(400)로부터 전송되어온 소스 스타트 펄스(Source Start Pulse; SSP)를 소스 쉬프트 클럭(Source Shift Clock; SSC)에 따라 쉬프트시켜 샘플링 신호를 발생한다. 그리고, 상기 데이터 드라이버(300)는 상기 소스 쉬프트 클럭(SSC)에 따라 입력되는 상기 영상데이터(RGB)를 상기 샘플링 신호에 따라 래치하여, 상기 데이터 전압으로 변경한 후, 상기 소스 출력 인에이블(Source Output Enable; SOE) 신호에 응답하여 수평 라인 단위로 상기 데이터 전압을 상기 데이터라인들에 공급한다. The data driver 300 generates a sampling signal by shifting a source start pulse (SSP) transmitted from the timing controller 400 according to a source shift clock (SSC). Then, the data driver 300 latches the image data RGB input according to the source shift clock SSC according to the sampling signal, changes the data voltage, and then enables the source output (Source). In response to an output enable (SOE) signal, the data voltage is supplied to the data lines in units of horizontal lines.

이를 위해, 상기 데이터 드라이버(300)는 쉬프트 레지스터부, 래치부, 디지털 아날로그 변환부 및 출력버퍼 등을 포함하여 구성될 수 있다.To this end, the data driver 300 may include a shift register unit, a latch unit, a digital-to-analog conversion unit, and an output buffer.

상기 쉬프트 레지스터부는, 상기 타이밍 컨트롤러(400)로부터 수신된 데이터 제어신호들을 이용하여 샘플링 신호를 출력한다.The shift register unit outputs a sampling signal using data control signals received from the timing controller 400.

상기 래치부는 상기 타이밍 컨트롤러(400)로부터 순차적으로 수신된 상기 디지털 영상데이터를 래치하고 있다가, 상기 디지털 아날로그 변환부로 동시에 출력하는 기능을 수행한다. The latch unit latches the digital image data sequentially received from the timing controller 400 and simultaneously outputs the digital image data to the digital analog converter.

상기 디지털 아날로그 변환부는 상기 래치부로부터 전송되어온 상기 영상데이터들을 동시에 정극성 또는 부극성의 데이터 전압으로 변환하여 출력한다. 즉, 상기 디지털 아날로그 변환부는, 상기 감마전압 발생부(미도시)로부터 공급되는 감마전압을 이용하여, 상기 타이밍 컨트롤러(400)로부터 전송되어온 극성제어신호에 따라, 상기 영상데이터들을 정극성 또는 부극성의 데이터 전압으로 변환하여 상기 데이터라인들로 출력한다. The digital-to-analog converter converts and outputs the image data transmitted from the latch unit to a positive or negative data voltage at the same time. That is, the digital-to-analog conversion unit, using the gamma voltage supplied from the gamma voltage generator (not shown), according to the polarity control signal transmitted from the timing controller 400, the video data is positive or negative polarity It is converted to the data voltage of and output to the data lines.

상기 출력버퍼는 상기 디지털 아날로그 변환부로부터 전송되어온 정극성 또는 부극성의 데이터 전압을, 상기 타이밍 컨트롤러(400)로부터 전송되어온 소스출력인에이블신호에 따라, 상기 패널의 상기 데이터라인들로 출력한다. The output buffer outputs the positive or negative data voltage transmitted from the digital-to-analog converter to the data lines of the panel according to the source output enable signal transmitted from the timing controller 400.

상기 데이터 드라이버(300)는, 상기 게이트 드라이버(200)가 형성되어 있는 제2비표시영역과 마주보고 있는 제1비표시영역에 형성되어 있다.The data driver 300 is formed in a first non-display area facing the second non-display area in which the gate driver 200 is formed.

상기 데이터 드라이버(300)로부터 연장되어 있는 상기 데이터 라인들(DL1 to DLd)은 상기 수평 게이트 라인들(HGL1 to HGLg)과는 수직을 이루고 있으며, 상기 게이트 드라이버(200)로부터 연장되어 있는 상기 수직 게이트 라인(VGL)들과는 평행을 이루고 있다. The data lines DL1 to DLd extending from the data driver 300 are perpendicular to the horizontal gate lines HGL1 to HGLg, and the vertical gate extending from the gate driver 200. It is parallel to the lines VGL.

상기 데이터드라이버(300)는, COG(Chip On Glass) 방식으로 상기 제1비표시영역에 형성될 수도 있으나, 도 3에 도시된 바와 같이, TCP(Tape Carrier Package)의 IC 영역에 실장되거나, 또는, COF(Chip On Film) 방식으로 베이스필름 상에 실장되어, TAB(Tape Automated Bonding) 방식으로 상기 제1비표시영역에 전기적으로 연결될 수 있다.The data driver 300 may be formed in the first non-display area by a COG (Chip On Glass) method, but as illustrated in FIG. 3, the data driver 300 is mounted in an IC area of a tape carrier package (TCP), or , COF (Chip On Film) is mounted on the base film, it can be electrically connected to the first non-display area by a TAB (Tape Automated Bonding) method.

상기 데이터 드라이버(300)는, 하나의 집적회로로 구성될 수도 있으나, 도 2에 도시된 바와 같이, 두 개의 집적회로로 구성될 수도 있으며, 세 개 이상의 집적회로로 구성될 수도 있다.
The data driver 300 may be composed of one integrated circuit, but as illustrated in FIG. 2, may be composed of two integrated circuits, or may be composed of three or more integrated circuits.

다음, 상기 게이트 드라이버(200)는 상기 타이밍 컨트롤러(400)에서 생성된 게이트 제어신호들을 이용하여 상기 수평 게이트 라인들(HGL1 to HGLg)에 순차적으로 스캔펄스를 공급한다. 상기 스캔펄스에 응답하여 상기 패널(100)의 박막트랜지스터들(TFT)은 상기 패널(100)의 수평라인 단위로 구동된다. Next, the gate driver 200 sequentially supplies scan pulses to the horizontal gate lines HGL1 to HGLg using the gate control signals generated by the timing controller 400. In response to the scan pulse, the thin film transistors TFT of the panel 100 are driven in units of horizontal lines of the panel 100.

상기 게이트 드라이버(200)는, 도 2에 도시된 바와 같이, 상기 데이터 드라이버(300)가 형성되어 있는 상기 제1비표시영역과 마주보고 있는 상기 제2비표시영역에 형성되어 있다. 즉, 상기 게이트 드라이버(200)는 상기 데이터 드라이버(300)와 마주보도록, 상기 패널(100)에 형성된다. 2, the gate driver 200 is formed in the second non-display area facing the first non-display area in which the data driver 300 is formed. That is, the gate driver 200 is formed on the panel 100 so as to face the data driver 300.

상기 게이트 드라이버(200)로부터 연장되어 있는 상기 수직 게이트 라인(VGL)들은, 상기 데이터 라인들(DL)과 평행하게, 상기 표시영역(101)에 형성되어 있다. 상기 수평 게이트 라인(HGL)에는, 적어도 하나 이상의 상기 수직 게이트 라인(VGL)이 연결될 수 있다. 상기 수평 게이트 라인(VGL)들은, 상기 수평 게이트 라인(HGL)들과 수직을 이룬 상태로 상기 표시영역(101)에 형성되어 있다.The vertical gate lines VGL extending from the gate driver 200 are formed in the display area 101 in parallel with the data lines DL. At least one vertical gate line VGL may be connected to the horizontal gate line HGL. The horizontal gate lines VGL are formed in the display area 101 in a state perpendicular to the horizontal gate lines HGL.

따라서, 상기 게이트 드라이버(200)로부터 순차적으로 출력되는 스캔펄스들은, 상기 수직 게이트 라인(VGL)을 통해 순차적으로 출력되어, 상기 수직 게이트 라인(VGL)들에 연결되어 있는 상기 수평 게이트 라인(HGL)들에 순차적으로 출력된다. Accordingly, the scan pulses sequentially output from the gate driver 200 are sequentially output through the vertical gate line VGL, and the horizontal gate line HGL connected to the vertical gate lines VGL. Are sequentially output to the field.

이 경우, 상기 수평 게이트 라인들(HGL1 to GLg)에는 상기 수직 게이트 라인(VGL)들을 통해 상기 스캔펄스가 오버랩되어 공급될 수 있다. 즉, 각 픽셀에 충전되는 전하량을 늘리기 위해, 상기 게이트 드라이버(200)는, 적어도 두 개 이상의 상기 수직 게이트 라인(VGL)들을 통해, 중첩되는 복수의 스캔펄스들을, 하나의 수평 게이트 라인(HGL)으로 공급할 수도 있다. In this case, the scan pulses may be overlapped and supplied to the horizontal gate lines HGL1 to GLg through the vertical gate lines VGL. That is, in order to increase the amount of charge charged in each pixel, the gate driver 200, through at least two or more of the vertical gate lines (VGL), overlaps a plurality of scan pulses, one horizontal gate line (HGL) Can also be supplied.

상기 게이트 드라이버(200)는 TCP(Tape Carrier Package)의 IC 영역에 실장되거나, 또는, COF(Chip On Film) 방식으로 베이스필름상에 실장되어, TAB(Tape Automated Bonding) 방식으로 상기 패널(100)에 접속될 수도 있다. 그러나, 도 3에 도시된 바와 같이, 상기 게이트 드라이버(200)는, 게이트 인 패널(GIP : Gate In Panel) 방식으로 상기 패널(100)의 제2비표시영역에 형성될 수도 있으며, 집적회로(IC)로 구성되어 상기 제2비표시영역에 장착될 수 있다. The gate driver 200 is mounted on an IC region of a tape carrier package (TCP), or mounted on a base film using a chip on film (COF) method, and the panel 100 is mounted on a tape automated bonding (TAB) method. It may be connected to. However, as shown in FIG. 3, the gate driver 200 may be formed in a second non-display area of the panel 100 in a gate-in-panel (GIP) method, and may be integrated circuit ( IC) and may be mounted in the second non-display area.

부연하여 설명하면, 상기 게이트 드라이버(200)는, 필름에 장착되어 상기 필름을 통해 상기 제2비표시영역에서 상기 패널(100)과 전기적으로 연결될 수 있고, 집적회로(IC)로 형성되어 상기 제2비표시영역에 장착될 수도 있으며, 게이트 인 패널(GIP) 방식으로 상기 제2비표시영역에 형성될 수도 있다.In more detail, the gate driver 200 is mounted on a film and can be electrically connected to the panel 100 in the second non-display area through the film, and is formed of an integrated circuit (IC). It may be mounted on the second non-display area, or may be formed on the second non-display area by a gate-in-panel (GIP) method.

본 발명은, 상기 게이트 드라이버(200)가 상기 집적회로(IC)로 형성되거나, 또는 상기 게이트 인 패널(GIP) 방식으로 형성된 경우에 유용하며, 특히, 상기 게이트 인 패널(GIP) 방식으로 형성된 경우에 유용하다. The present invention is useful when the gate driver 200 is formed of the integrated circuit (IC) or is formed by the gate-in-panel (GIP) method, particularly when it is formed by the gate-in-panel (GIP) method Useful for

상기 게이트 드라이버(200)는, 멀티 블럭(Muli Block)으로 구성될 수 있다. 즉, 상기 게이트 드라이버(200)는, 두 개 이상의 블럭으로 구분되어 개별적으로 구동될 수 있다. 이 경우, 하나의 수평 게이트 라인(HGL)에 두 개 이상의 수직 게이트 라인이 연결될 수 있으며, 이에 따라, 멀티 피딩(Multi Feeding) 방식이 적용될 수 있다.
The gate driver 200 may be configured as a multi-block (Muli Block). That is, the gate driver 200 may be divided into two or more blocks and driven individually. In this case, two or more vertical gate lines may be connected to one horizontal gate line HGL, and accordingly, a multi-feeding method may be applied.

다음, 상기 타이밍 컨트롤러(400)는 외부 시스템으로부터 입력되는 타이밍 신호, 즉, 표시장치에서 기준클럭으로 이용되는 도트클럭, 수직동기신호, 수평동기신호 및 데이터 인에이블 신호 등을 이용하여, 상기 게이트 드라이버(200)의 동작 타이밍을 제어하기 위한 게이트 제어신호 및 상기 데이터 드라이버(300)의 동작 타이밍을 제어하기 위한 데이터 제어신호를 생성하고, 상기 데이터 드라이버(300)에 영상데이터를 공급한다.Next, the timing controller 400 uses the timing signal input from an external system, that is, a dot clock used as a reference clock in a display device, a vertical synchronization signal, a horizontal synchronization signal, and a data enable signal. A gate control signal for controlling the operation timing of 200 and a data control signal for controlling the operation timing of the data driver 300 are generated, and image data is supplied to the data driver 300.

상기 타이밍 컨트롤러(400)에서 발생되는 상기 게이트 제어신호들에는 게이트 스타트 펄스, 게이트 쉬프트 클럭, 게이트 출력 인에이블 신호, 게이트 스타트 신호, 클럭, 리셋신호 등이 있다. The gate control signals generated by the timing controller 400 include a gate start pulse, a gate shift clock, a gate output enable signal, a gate start signal, a clock, and a reset signal.

상기 타이밍 컨트롤러(400)에서 발생되는 상기 데이터 제어신호들에는 소스 스타트 펄스, 소스 쉬프트 클럭신호, 소스 출력 이네이블 신호, 극성제어신호 등이 포함된다. The data control signals generated by the timing controller 400 include a source start pulse, a source shift clock signal, a source output enable signal, and a polarity control signal.

상기 타이밍 컨트롤러(400)는, 도 3에 도시된 바와 같이, 상기 인쇄회로기판(500)에 장착될 수도 있으나, 상기 제1비표시영역에서, 상기 데이터 드라이버(300)와 일체로 형성될 수도 있다.
The timing controller 400 may be mounted on the printed circuit board 500 as shown in FIG. 3, but may be integrally formed with the data driver 300 in the first non-display area. .

다음, 상기 인쇄회로기판(500)은, 상기 제1비표시영역에 장착되어 있다. 이 경우, 상기 인쇄회로기판(500)은, 상기 데이터 드라이버(300)가 장착되어 있는 필름을 통해 간접적으로, 상기 제1비표시영역에 연결될 수도 있으며, 상기 데이터 드라이버(300)가 상기 제1비표시영역에 장착되어 있는 경우에는, 상기 제1비표시영역에 직접 연결될 수도 있다. Next, the printed circuit board 500 is mounted on the first non-display area. In this case, the printed circuit board 500 may be indirectly connected to the first non-display area through a film on which the data driver 300 is mounted, and the data driver 300 may be connected to the first ratio. When mounted in the display area, it may be directly connected to the first non-display area.

상기 인쇄회로기판(500)에는, 상기 타이밍 컨트롤러(400)가 장착될 수 있으며, 상기 타이밍 컨트롤러(400)와 상기 데이터 드라이버(300)와 상기 게이트 드라이버(200)에 필요한 전원을 공급하기 위한 전원공급부가 장착될 수도 있다.The timing controller 400 may be mounted on the printed circuit board 500, and power supply for supplying power required for the timing controller 400, the data driver 300, and the gate driver 200 may be provided. Additional parts may be mounted.

또한, 상기 인쇄회로기판(500)에는, 상기 패널(100)의 각 픽셀들에 형성되어 있는 상기 공통전극으로 상기 공통전압을 공급하기 위한 상기 공통전압 공급부(600)가 형성될 수도 있다.
In addition, the common voltage supply unit 600 for supplying the common voltage to the common electrode formed in each pixel of the panel 100 may be formed on the printed circuit board 500.

마지막으로, 상기 공통전압 공급부(600)는, 상기한 바와 같이, 상기 패널(100)의 각 픽셀들에 형성되어 있는 상기 공통전극으로 상기 공통전압을 공급하는 기능을 수행한다. Finally, the common voltage supply unit 600 performs a function of supplying the common voltage to the common electrode formed in each pixel of the panel 100, as described above.

상기 공통전압 공급부(600)는, 상기 인쇄회로기판(500)에 장착되어 있는 상기 타이밍 컨트롤러(400)에 내장될 수도 있으며, 상기 패널(100)의 상기 제1비표시영역에 장착되어 있는 상기 타이밍 컨트롤러(400)에 내장될 수도 있다. The common voltage supply unit 600 may be embedded in the timing controller 400 mounted on the printed circuit board 500, and the timing mounted on the first non-display area of the panel 100. It may be embedded in the controller 400.

상기 공통전압 공급부(600)는 상기 수직 공통전압 공급라인(VCL)들과 연결되어 있고, 상기 수직 공통전압 공급라인(VCL)들은 상기 수평 공통전압 공급라인(HCL)들과 연결되어 있으며, 상기 수평 공통전압 공급라인(HCL)들은 상기 공통전극(미도시)들과 연결되어 있다. 따라서, 상기 공통전압 공급부(600)로부터 공급되는 상기 공통전압은, 상기 수직 공통전압 공급라인(VCL)과 상기 수평 공통전압 공급라인(HCL)을 통해 상기 공통전극으로 공급된다.The common voltage supply unit 600 is connected to the vertical common voltage supply lines VCL, and the vertical common voltage supply lines VCL are connected to the horizontal common voltage supply lines HCL, and the horizontal The common voltage supply lines HCL are connected to the common electrodes (not shown). Therefore, the common voltage supplied from the common voltage supply unit 600 is supplied to the common electrode through the vertical common voltage supply line VCL and the horizontal common voltage supply line HCL.

상기 공통전압 공급부(600)가 상기 인쇄회로기판(500)에 형성되어 있는 경우, 상기 수직 공통전압 공급라인(VCL)은 상기 인쇄회로기판(500), 상기 제1비표시영역 및 상기 표시영역(101)에 형성될 수 있다.When the common voltage supply unit 600 is formed on the printed circuit board 500, the vertical common voltage supply line VCL includes the printed circuit board 500, the first non-display area, and the display area ( 101).

상기 공통전압 공급부(600)가 상기 제1비표시영역에 형성되어 있는 상기 타이밍 컨트롤러(400)에 내장되어 있는 경우, 상기 수직 공통전압 공급라인(VCL)은, 상기 제1비표시영역 및 상기 표시영역(101)에 형성될 수 있다.
When the common voltage supply unit 600 is built in the timing controller 400 formed in the first non-display area, the vertical common voltage supply line VCL includes the first non-display area and the display. It may be formed in the region 101.

도 4는 본 발명에 따른 표시장치에 적용되는 패널의 표시영역을 나타낸 예시도이다. 4 is an exemplary view showing a display area of a panel applied to a display device according to the present invention.

본 발명에 따른 표시장치는, 상기에서 설명된 바와 같이, 표시영역(101)의 외곽의 하상좌우 측면에 제1, 제2, 제3 및 제4비표시영역이 형성되어 있는 패널(100), 상기 표시영역(101)에서 제1방향으로 형성되어 있는 데이터 라인들(DL1 to DLd)을 구동하기 위해 상기 제1비표시영역에 형성되어 있는 데이터 드라이버(300), 상기 표시영역(101)에서 상기 제1방향에 수직한 제2방향으로 형성되어 있는 수평 게이트 라인들(HGL1 to HGLg)로 스캔신호를 출력하기 위해, 상기 제2비표시영역에 형성되어 있는 게이트 드라이버(200), 상기 데이터 드라이버(300)와 상기 게이트 드라이버(200)를 구동시키기 위한 타이밍 컨트롤러(400) 및 상기 패널(100)에 형성되어 있는 픽셀들에 공통전압을 공급하는 공통전압 공급부(600)를 포함한다. 상기 표시영역(101)에는, 상기 게이트 드라이버(200)로부터 연장되어 상기 데이터 라인들과 평행하게 형성되어 있는 수직 게이트 라인들(VGL)이, 상기 수평 게이트 라인들(HGL1 to HGLg)과 연결되어 있다. 상기 표시영역(101)에는, 상기 데이터 라인(DL)과 평행하게 형성되어 있고, 상기 공통전압 공급부(600)와 연결되어 있으며, 상기 표시영역(101)에 형성되어 있는 수평 공통전압 공급라인(HCL)과 연결되어 있는 수직 공통전압 공급라인(VCL)이 적어도 하나 이상 형성되어 있다.The display device according to the present invention, as described above, the first, second, third and fourth non-display areas are formed on the lower left, right and left sides of the outer periphery of the display area 101, The data driver 300 formed in the first non-display area to drive the data lines DL1 to DLd formed in the first direction in the display area 101, the display area 101, the In order to output a scan signal to horizontal gate lines HGL1 to HGLg formed in a second direction perpendicular to the first direction, the gate driver 200 and the data driver formed in the second non-display area ( 300) and a timing controller 400 for driving the gate driver 200 and a common voltage supply unit 600 for supplying a common voltage to pixels formed in the panel 100. In the display area 101, vertical gate lines VGL extending from the gate driver 200 and formed parallel to the data lines are connected to the horizontal gate lines HGL1 to HGLg. . The horizontal common voltage supply line HCL formed in the display area 101 in parallel with the data line DL, connected to the common voltage supply unit 600, and formed in the display area 101. ) And at least one vertical common voltage supply line VCL connected therewith.

상기 패널(100), 상기 게이트 드라이버(200), 상기 데이터 드라이버(300), 상기 타이밍 컨트롤러(400), 상기 인쇄회로기판(500) 및 상기 게이트 구동신호 공급부(600)에 대해서는 상기에서 상세히 설명되었음으로, 이에 대해서는 간단히 설명된다. The panel 100, the gate driver 200, the data driver 300, the timing controller 400, the printed circuit board 500 and the gate driving signal supply unit 600 have been described in detail above. As such, this is briefly described.

본 발명에 따른 표시장치에 적용되는 상기 패널(100)의 픽셀들 구조는, 일반적인 표시장치에 적용되는 패널에 형성되어 있는 픽셀들의 구조와 동일하다.The structure of the pixels of the panel 100 applied to the display device according to the present invention is the same as the structure of the pixels formed on the panel applied to the general display device.

이하에서, 수직라인이라 함은, 도 4에 도시된 패널(100)의 상하 방향의 라인을 말하는 것으로서, 도 4에서 하나의 수직라인에는, 네 개의 픽셀들이 형성되어 있다. 즉, 상기 수직라인은 상기 패널의 상하방향으로 정렬되어 있는 픽셀들의 라인을 의미한다. Hereinafter, the vertical line means a line in the vertical direction of the panel 100 shown in FIG. 4, and four pixels are formed in one vertical line in FIG. 4. That is, the vertical line means a line of pixels arranged in the vertical direction of the panel.

상기 패널(100) 중, 하나의 수직라인을 구성하는 픽셀들과, 상기 수직라인에 인접되어 있는 또 다른 수직라인을 구성하는 픽셀들 사이에는, 도 4에 도시된 바와 같이, 상기 데이터 라인(DL)이 두 개씩 형성되어 있다.As illustrated in FIG. 4, between the pixels constituting one vertical line and pixels constituting another vertical line adjacent to the vertical line among the panels 100, the data line DL ) Are formed two by two.

두 개의 상기 데이터 라인(DL)들은 두 개의 수직라인들을 형성하는 픽셀들 사이에 형성되어 있고, 상기 수직 게이트 라인(VGL)은 두 개의 또 다른 수직라인들 사이에 독립적으로 형성되어 있으며, 상기 수직 공통전압 공급라인(VCL)은 두 개의 또 다른 수직라인들 사이에 독립적으로 형성되어 있다. The two data lines DL are formed between pixels forming two vertical lines, and the vertical gate line VGL is formed independently between two other vertical lines, and the vertical common The voltage supply line VCL is formed independently between two other vertical lines.

부연하여 설명하면, 두 개의 상기 데이터 라인(DL)들과, 상기 수직 게이트 라인(VGL)과, 상기 수직 공통전압 공급라인(VCL)은, 상기 수직라인들을 경계로 하여 서로 이격되어 있다. In more detail, the two data lines DL, the vertical gate line VGL, and the vertical common voltage supply line VCL are spaced apart from each other with the vertical lines as boundaries.

상기 데이터 라인(DL)들과, 상기 수직 게이트 라인(VGL)과, 상기 수직 공통전압 공급라인(VCL)은, 일정한 규칙을 가지고 있으며, 반복적인 패턴으로, 상기 패널(100)에 형성된다. The data lines DL, the vertical gate line VGL, and the vertical common voltage supply line VCL have certain rules and are formed in the panel 100 in a repetitive pattern.

상기 데이터 라인(DL)들과 상기 수직 게이트 라인(VGL)들과 상기 수직 공통전압 공급라인(VCL)은, 복수 개의 수직라인들마다 반복되는 패턴으로, 상기 패널(100)에 형성되어 있다. The data lines DL, the vertical gate lines VGL, and the vertical common voltage supply line VCL are formed in the panel 100 in a pattern repeated for each of the plurality of vertical lines.

예를 들어, 상기 데이터 라인(DL)들과 상기 수직 게이트 라인(VGL)들과 상기 수직 공통전압 공급라인(VCL)은, 도 4에서 A로 표시되어 있는 영역을 하나의 기본 단위로 하여, 형성되어 있다. 즉, 본 발명에 적용되는 상기 패널(100)에는, A로 표시되어 있는 상기 패턴(A)이, 상기 수평 게이트 라인(HGL)을 따라, 반복적으로 형성되어 있다. 부연하여 설명하면, 하나의 상기 패턴(A)은 상기 패널(100)의 상부로부터 하부로, 즉, 상기 제2비표시영역으로부터 상기 제1비표시영역으로 형성되어 있으며, 상기 패턴(A)은 상기 패널(100)의 좌우측 방향으로 복수 개가 형성될 수 있다. For example, the data lines DL, the vertical gate lines VGL, and the vertical common voltage supply line VCL are formed with an area indicated by A in FIG. 4 as one basic unit. It is done. That is, in the panel 100 applied to the present invention, the pattern A indicated by A is repeatedly formed along the horizontal gate line HGL. In more detail, one of the patterns A is formed from the top to the bottom of the panel 100, that is, from the second non-display area to the first non-display area, and the pattern A is A plurality of panels 100 may be formed in left and right directions.

상기 패턴(A)의 구조를 상세히 설명하면 다음과 같다. The structure of the pattern (A) will be described in detail as follows.

첫째, 상기 패턴(A)에서, 제n수직라인을 형성하는 픽셀들과, 제n+1수직라인을 형성하는 픽셀들 사이에는 두 개의 상기 데이터 라인들이 형성되어 있으며(n은 홀수), 제n+1수직라인을 형성하는 픽셀들과, 제n+2수직라인을 형성하는 픽셀들 사이에는 상기 수직 게이트 라인 또는 상기 수직 공통전압 공급라인이 형성되어 있다. First, in the pattern A, two data lines are formed between pixels forming an n-th vertical line and pixels forming an n+1 vertical line (n is odd), and n The vertical gate line or the vertical common voltage supply line is formed between pixels forming a +1 vertical line and pixels forming an n+2 vertical line.

예를 들어, n이 1인 경우, 도 4에서, 제1(=n)수직라인을 형성하는 픽셀들과, 제2(=n+1)수직라인을 형성하는 픽셀들 사이에는, 두 개의 상기 데이터 라인(DL)들이 형성되어 있으며, 제2(=n+1)수직라인을 형성하는 픽셀들과, 제3(=n+2)수직라인을 형성하는 픽셀들 사이에는, 상기 수직 게이트 라인(VGL)이 형성되어 있다. 또한, n이 5인 경우, 도 4에서, 제5(=n)수직라인을 형성하는 픽셀들과, 제6(=n+1)수직라인을 형성하는 픽셀들 사이에는, 두 개의 상기 데이터 라인(DL)들이 형성되어 있으며, 제6(=n+1)수직라인을 형성하는 픽셀들과, 제7(=n+2)수직라인을 형성하는 픽셀들 사이에는, 상기 수직 게이트 라인(VGL)이 형성되어 있다. 또한, n이 7인 경우, 도 4에서, 제7(=n)수직라인을 형성하는 픽셀들과, 제8(=n+1)수직라인을 형성하는 픽셀들 사이에는, 두 개의 상기 데이터 라인(DL)들이 형성되어 있으며, 제8(=n+1)수직라인을 형성하는 픽셀들과, 제9(=n+2)수직라인을 형성하는 픽셀들 사이에는, 상기 수직 공통전압 공급라인(VCL)이 형성되어 있다. For example, when n is 1, in FIG. 4, between the pixels forming the first (=n) vertical line and the pixels forming the second (=n+1) vertical line, two Data lines DL are formed, and between the pixels forming the second (=n+1) vertical line and the pixels forming the third (=n+2) vertical line, the vertical gate line ( VGL) is formed. Also, when n is 5, in FIG. 4, between the pixels forming the fifth (=n) vertical line and the pixels forming the sixth (=n+1) vertical line, two data lines (DL) are formed, and between the pixels forming the sixth (=n+1) vertical line and the pixels forming the seventh (=n+2) vertical line, the vertical gate line (VGL) Is formed. In addition, when n is 7, in FIG. 4, between the pixels forming the seventh (=n) vertical line and the pixels forming the eighth (=n+1) vertical line, two data lines (DL) are formed, and between the pixels forming the eighth (=n+1) vertical line and the pixels forming the ninth (=n+2) vertical line, the vertical common voltage supply line ( VCL) is formed.

둘째, 상기 패널(100) 중 8개의 상기 데이터 라인(DL)들이 형성되어 있는 영역에는, 세 개의 상기 수직 게이트 라인(VGL)들과, 하나의 상기 수직 공통전압 공급라인(VCL)이 형성되어 있다.Second, three vertical gate lines VGL and one vertical common voltage supply line VCL are formed in an area in which the eight data lines DL are formed in the panel 100. .

예를 들어, 상기 패턴(A)에는 8개의 상기 데이터 라인(DL)들이 형성되어 있고, 세 개의 상기 수직 게이트 라인(VGL)들이 형성되어 있으며, 하나의 상기 수직 공통전압 공급라인(VCL)이 형성되어 있다. For example, eight data lines DL are formed in the pattern A, three vertical gate lines VGL are formed, and one vertical common voltage supply line VCL is formed. It is done.

따라서, 상기 패널(100)에서는, 8개의 상기 수직라인들마다, 상기 데이터 라인(DL)들과, 상기 수직 게이트 라인(VGL)들과, 상기 수직 공통전압 공급라인(VCL)의 배치 구조가 반복된다. Therefore, in the panel 100, every eight vertical lines, the arrangement structure of the data lines DL, the vertical gate lines VGL, and the vertical common voltage supply line VCL is repeated. do.

부연하여 설명하면, 상기 패널(100)에 형성되어 있는 8개의 상기 수직라인들 사이에는, 8개의 상기 데이터 라인(DL)들과, 세 개의 상기 수직 게이트 라인(VGL)들과, 하나의 상기 수직 공통전압 공급라인(VCL)이 형성되어 있다.In more detail, between the eight vertical lines formed in the panel 100, eight data lines DL, three vertical gate lines VGL, and one vertical line. The common voltage supply line VCL is formed.

이 경우, 세 개의 상기 수직 게이트 라인(VGL)들은 서로 인접되어 있으며, 상기 수직 공통전압 공급라인(VCL)은 세 개의 상기 수직 게이트 라인(VGL)들의 외곽에 형성되어 있다.In this case, the three vertical gate lines VGL are adjacent to each other, and the vertical common voltage supply line VCL is formed outside the three vertical gate lines VGL.

셋째, 8개의 상기 데이터 라인들과, 세 개의 상기 수직 게이트 라인들과, 상기 수직 공통전압 공급라인으로 형성된 하나의 상기 패턴(A)은, 상기 수평 게이트 라인(HGL)을 따라, 복수 개가 형성되어 있다. Third, a plurality of the data lines, three vertical gate lines, and one pattern A formed of the vertical common voltage supply line are formed along the horizontal gate line HGL. have.

예를 들어, 하나의 상기 패턴(A)은 상기 패널(100)의 상부로부터 하부로, 즉, 상기 제2비표시영역으로부터 상기 제1비표시영역으로 형성되어 있으며, 상기 패턴(A)은 상기 패널(100)의 좌우측 방향으로 복수 개가 형성될 수 있다. For example, one pattern A is formed from the top to the bottom of the panel 100, that is, from the second non-display area to the first non-display area, and the pattern A is the A plurality of panels 100 may be formed in the left and right directions.

상기한 바와 같이, 본 발명에 따른 표시장치에서는, 두 개의 상기 데이터 라인(DL)들은 쌍으로 형성되며, 상기 수직 게이트 라인(VGL) 또는 상기 수직 공통전압 라인(VCL)은 단독으로 형성된다.As described above, in the display device according to the present invention, the two data lines DL are formed in pairs, and the vertical gate line VGL or the vertical common voltage line VCL is formed alone.

따라서, 본 발명에 적용되는 상기 패널(100)이 FHD(full high definition) 해상도를 갖는 패널이며, 상기 패널(100)에, 5760(= 1920 x 3)개의 데이터 라인(DL)들 및 2160(= 1080 x 2)개의 수직 게이트 라인(VGL)들이 형성되어 있을 때, 총 720(= (5760/2) - 2160 = 2880 - 2160)개의 상기 수직 공통전압 공급라인(VCL)들이 상기 패널(100)에 형성될 수 있다. Accordingly, the panel 100 applied to the present invention is a panel having a full high definition (FHD) resolution, and in the panel 100, 5760 (= 1920 x 3) data lines (DL) and 2160 (= When 1080 x 2) vertical gate lines (VGLs) are formed, a total of 720 (= (5760/2)-2160 = 2880-2160) of the vertical common voltage supply lines (VCLs) are provided to the panel 100. Can be formed.

상기 예에서는, 더블 피딩(Double Feeding) 방식이 적용되고 있기 때문에, 상기 수평 게이트 라인(HGL)들의 갯수가 1080개 이면, 상기 수직 게이트 라인(VGL)은 상기 수평 게이트 라인들의 갯수의 두 배가 된다. 즉, 상기 예에서는 하나의 수평 게이트 라인(HGL)에 두 개의 수직 게이트 라인(VGL)이 연결되어 있다.In the above example, since the double feeding method is applied, if the number of horizontal gate lines HGL is 1080, the vertical gate line VGL is double the number of horizontal gate lines. That is, in the above example, two vertical gate lines VGL are connected to one horizontal gate line HGL.

부연하여 설명하면, 본 발명에서는, 상기 데이터 라인(DL)들은 쌍으로 형성되어 있으나, 상기 수직 게이트 라인(VGL) 또는 상기 수직 공통전압 공급라인(VCL)은 단독으로 형성되어 있기 때문에, 상기 수직 게이트 라인(VGL)의 갯수(2160) 및 상기 수직 공통전압 공급라인(VCL)의 갯수(720)를 합산한 갯수는, 상기 데이터 라인(DL)의 갯수(5760)의 1/2과 동일하다. In more detail, in the present invention, since the data lines DL are formed in pairs, the vertical gate line VGL or the vertical common voltage supply line VCL is formed solely, so the vertical gate The number of the lines 2160 and the number 720 of the vertical common voltage supply line VCL is the same as 1/2 of the number 5606 of the data line DL.

따라서, 상기 데이터 라인(DL)들의 갯수가 5760개이고, 상기 수직 게이트 라인(VGL)의 갯수가 2160개 라면, 상기 패널(100)에 형성될 수 있는 상기 공통전압 공급라인(VCL)들의 갯수는 720(=2880 - 2160)개가 된다.Therefore, if the number of data lines DL is 5760 and the number of vertical gate lines VGL is 2160, the number of common voltage supply lines VCL that can be formed in the panel 100 is 720. (=2880-2160).

상기 예에서, 상기 패널(100)이 더블 피딩 방식을 이용하지 않는다면, 상기 수직 게이트 라인(VGL)의 갯수는 1080개가 된다. 이 경우, 상기 패널(100)에 형성될 수 있는 상기 수직 공통전압 공급라인(VCL)들의 갯수는 1800(= 2880 - 1080)개 이다.In the above example, if the panel 100 does not use a double feeding method, the number of vertical gate lines VGL is 1080. In this case, the number of vertical common voltage supply lines (VCLs) that can be formed in the panel 100 is 1800 (= 2880-1080).

즉, FHD(full high definition) 해상도를 갖는 상기 패널(100)에서, 상기 수직 공통전압 공급라인(VCL)의 총 갯수는, 720개 또는 1800개가 될 수 있다. That is, in the panel 100 having full high definition (FHD) resolution, the total number of the vertical common voltage supply lines VCL may be 720 or 1800.

상기 패널(100)의 구동방법을 간단히 설명하면 다음과 같다. 도 4에는, 상기 패널(100)이 도트 인버젼 방식을 이용하여 구동되는 경우를 일예로 하여, 상기 패널(100)이 도시되어 있다. 그러나, 상기 패널(100)은 다양한 인버젼 방식을 통해 구동될 수 있다.The driving method of the panel 100 will be briefly described as follows. 4, the panel 100 is illustrated as an example when the panel 100 is driven using a dot inversion method. However, the panel 100 may be driven through various inversion methods.

우선, 제1수평기간 동안, 상기 수직 게이트 라인(VGL)을 통해, 도 4에 도시된 상기 패널(100)의 최상단에 형성된 제1수평라인에 대응되는 수평 게이트 라인(HGL)으로 제1스캔펄스가 공급되면, 상기 제1수평라인의 홀수 번째 픽셀들이 구동된다. 이 경우, 상기 홀수 번째 픽셀들에는 (+)극성을 갖는 데이터 전압들이 공급된다. First, during the first horizontal period, the first scan pulse through the vertical gate line VGL to the horizontal gate line HGL corresponding to the first horizontal line formed at the top of the panel 100 shown in FIG. 4. When is supplied, odd-numbered pixels of the first horizontal line are driven. In this case, data voltages having a (+) polarity are supplied to the odd-numbered pixels.

다음, 제2수평기간 동안, 제2수평라인에 대응되는 수평 게이트 라인(HGL)으로 제2스캔펄스가 공급되면, 상기 제2수평라인의 짝수 번째 픽셀들이 구동된다. 이 경우, 상기 짝수 번째 픽셀들에는 (+)극성을 갖는 데이터 전압들이 공급된다.Next, during the second horizontal period, when the second scan pulse is supplied to the horizontal gate line HGL corresponding to the second horizontal line, even-numbered pixels of the second horizontal line are driven. In this case, data voltages having a (+) polarity are supplied to the even-numbered pixels.

다음, 상기한 바와 같은 방법에 의해, 제4수평라인에 대응되는 수평 게이트 라인으로 제4스캔펄스가 공급되면, 상기 제4수평라인의 짝수 번째 픽셀들이 구동된다. 이 경우, 상기 짝수 번째 픽셀들에는 (+)극성을 갖는 데이터 전압들이 공급된다.Next, by the method described above, when the fourth scan pulse is supplied to the horizontal gate line corresponding to the fourth horizontal line, even-numbered pixels of the fourth horizontal line are driven. In this case, data voltages having a (+) polarity are supplied to the even-numbered pixels.

다음, 상기 패널(100)이, 도 4에 도시된 바와 같이, 4개의 수평라인으로 형성되어 있다고 할 때, 제5수평기간 동안, 상기 제1수평라인에 대응되는 수평 게이트 라인(HGL)으로 제5스캔펄스가 공급되면, 상기 제1수평라인의 짝수 번째 픽셀들이 구동된다. 이 경우, 상기 짝수 번째 픽셀들에는 (-)극성을 갖는 데이터 전압들이 공급된다.Next, when the panel 100 is formed of four horizontal lines, as shown in FIG. 4, during the fifth horizontal period, the panel 100 is formed with a horizontal gate line HGL corresponding to the first horizontal line. When 5 scan pulses are supplied, even-numbered pixels of the first horizontal line are driven. In this case, data voltages having a negative polarity are supplied to the even-numbered pixels.

다음, 제6수평기간 동안, 상기 제2수평라인에 대응되는 수평 게이트 라인(HGL)으로 제6스캔펄스가 공급되면, 상기 제2수평라인의 홀수 번째 픽셀들이 구동된다. 이 경우, 상기 홀수 번째 픽셀들에는 (-)극성을 갖는 데이터 전압들이 공급된다.Next, during the sixth horizontal period, when the sixth scan pulse is supplied to the horizontal gate line HGL corresponding to the second horizontal line, odd-numbered pixels of the second horizontal line are driven. In this case, data voltages having a negative polarity are supplied to the odd-numbered pixels.

마지막으로, 상기한 바와 같은 방법에 의해, 상기 제4수평라인에 대응되는 수평 게이트 라인으로 제8스캔펄스가 공급되면, 상기 제4수평라인의 홀수 번째 픽셀들이 구동된다. 이 경우, 상기 홀수 번째 픽셀들에는 (-)극성을 갖는 데이터 전압들이 공급된다.Finally, by the method described above, when the eighth scan pulse is supplied to the horizontal gate line corresponding to the fourth horizontal line, odd-numbered pixels of the fourth horizontal line are driven. In this case, data voltages having a negative polarity are supplied to the odd-numbered pixels.

상기 과정에 의해, 1프레임 동안, 상기 패널(100)을 형성하는 모든 픽셀들이 구동되어, 상기 패널(100)에 영상이 출력된다. 그러나, 상기한 바와 같이, 상기 패널(100)은, 다양한 구동 방법에 의해 구동될 수 있다.
Through the above process, during one frame, all pixels forming the panel 100 are driven, and an image is output to the panel 100. However, as described above, the panel 100 may be driven by various driving methods.

본 발명에 따른 표시장치의 특징을 간단히 정리하면 다음과 같다. The characteristics of the display device according to the present invention are briefly summarized as follows.

본 발명에 따른 표시장치는, 네로우 베젤(Narrow Bezel)의 구현을 위해, 게이트 링크 인 어레이(GLA : Gate Link in Array) 방식을 이용하고 있다. 이 경우, 상기 패널(100)에 형성되는 상기 데이터 라인(DL), 상기 수직 게이트 라인(VGL) 및상기 수직 공통전압 공급라인(VCL)들이, 일정한 패턴(A)으로, 반복되게 상기 패널(100)에 형성된다. The display device according to the present invention uses a gate link in array (GLA) method to implement a narrow bezel. In this case, the data line DL, the vertical gate line VGL, and the vertical common voltage supply lines VCL formed in the panel 100 are repeatedly repeated in a constant pattern A. ).

이러한, 반복 구조에 의해, 상기 패턴(100)의 제조 공정이 단순화될 수 있다. 또한, 상기한 바와 같은 반복 구조에 의해, 상기 라이들의 대칭성이 확보될 수 있으며, 이에 따라, 상기 패널(100)에서 발생되는 기생 캐패시턴스의 영향력이 감소될 수 있다. 기생 캐패시턴스의 영향력이 감소됨에 따라, 표시장치의 화상 품질이 향상될 수 있다. By such a repeating structure, the manufacturing process of the pattern 100 can be simplified. In addition, by the repeating structure as described above, the symmetry of the rider can be secured, and accordingly, the influence of parasitic capacitance generated in the panel 100 can be reduced. As the influence of parasitic capacitance is reduced, the image quality of the display device can be improved.

상기 패널(100)에서 두 개의 수직라인 사이에 형성되어 있는 상기 두 개의 e이터 라인(DL)들 간의 간격은, 20㎛ 이하로 형성될 수 있다. The distance between the two e-eater lines DL formed between the two vertical lines in the panel 100 may be 20 μm or less.

상기 수직 게이트 라인(VGL)은, 상기 데이터 라인(DL) 또는 상기 수직 공통전압 공급라인(VCL)과, 최소한 상기 픽셀의 간격 만큼 이격되어 있다. The vertical gate line VGL is spaced apart from the data line DL or the vertical common voltage supply line VCL by at least an interval of the pixels.

상기 수직 공통전압 공급라인(VCL)은, 상기 데이터 라인(DL) 또는 상기 수직 게이트 라인(VGL)과, 최소한 상기 픽셀의 간격 만큼 이격되어 있다. The vertical common voltage supply line VCL is spaced apart from the data line DL or the vertical gate line VGL by at least an interval of the pixels.

상기 데이터 라인(DL)을 커버하는 블랙메트릭스(BM)의 선폭과, 상기 수직 게이트 라인(VGL) 및 상기 수직 공통전압 공급라인(VCL)을 커버하는 블랙메트릭스(BM)의 선폭은 동일하게 형성될 수도 있으며, 또는, 다르게 형성될 수도 있다. The line width of the black matrix BM covering the data line DL and the line width of the black matrix BM covering the vertical gate line VGL and the vertical common voltage supply line VCL are the same. It may be, or may be formed differently.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.　 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다. Those skilled in the art to which the present invention pertains will appreciate that the present invention may be implemented in other specific forms without changing its technical spirit or essential characteristics. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive. The scope of the present invention is indicated by the following claims rather than the above detailed description, and it should be interpreted that all changes or modifications derived from the meaning and scope of the claims and equivalent concepts are included in the scope of the present invention. do.

100 : 패널 200 : 게이트 드라이버
300 : 데이터 드라이버 400 : 타이밍 컨트롤러
VGL : 수직 게이트 라인 HGL : 수평 게이트 라인
DL : 데이터 라인 VCL : 수직 공통전압 공급라인
HCL : 수평 공통전압 공급라인100: panel 200: gate driver
300: data driver 400: timing controller
VGL: Vertical gate line HGL: Horizontal gate line
DL: Data line VCL: Vertical common voltage supply line
HCL: Horizontal common voltage supply line

Claims (10)

표시영역의 외곽의 하상좌우 측면에 제1, 제2, 제3 및 제4비표시영역이 형성되어 있는 패널;
상기 표시영역에서 제1방향으로 형성되어 있는 데이터 라인들을 구동하기 위해 상기 제1비표시영역에 형성되어 있는 데이터 드라이버;
상기 표시영역에서 상기 제1방향에 수직한 제2방향으로 형성되어 있는 수평 게이트 라인들로 스캔신호를 출력하기 위해, 상기 제2비표시영역에 형성되어 있는 게이트 드라이버;
상기 데이터 드라이버와 상기 게이트 드라이버를 구동시키기 위한 타이밍 컨트롤러; 및
상기 패널에 형성되어 있는 픽셀들에 공통전압을 공급하는 공통전압 공급부를 포함하고,
상기 표시영역에는, 상기 게이트 드라이버로부터 연장되어 상기 데이터 라인들과 평행하게 형성되어 있는 수직 게이트 라인들이, 상기 수평 게이트 라인들과 연결되어 있으며,
상기 표시영역에는, 상기 데이터 라인과 평행하게 형성되어 있고, 상기 공통전압 공급부와 연결되어 있으며, 상기 표시영역에 형성되어 있는 수평 공통전압 공급라인과 연결되어 있는 수직 공통전압 공급라인이 적어도 하나 이상 형성되어 있고,
두 개의 상기 데이터 라인들은 두 개의 수직라인들을 형성하는 픽셀들 사이에 형성되어 있고,
상기 수직 게이트 라인은 두 개의 또 다른 수직라인들 사이에 독립적으로 형성되어 있으며,
상기 수직 공통전압 공급라인은 두 개의 또 다른 수직라인들 사이에 독립적으로 형성되어 있는 것을 특징으로 하는 표시장치. A panel in which first, second, third, and fourth non-display areas are formed on lower, left, and right sides of the outer periphery of the display area;
A data driver formed in the first non-display area to drive data lines formed in the first direction in the display area;
A gate driver formed in the second non-display area to output a scan signal from the display area to horizontal gate lines formed in a second direction perpendicular to the first direction;
A timing controller for driving the data driver and the gate driver; And
It includes a common voltage supply for supplying a common voltage to the pixels formed in the panel,
In the display area, vertical gate lines extending from the gate driver and formed parallel to the data lines are connected to the horizontal gate lines,
At least one vertical common voltage supply line formed in parallel to the data line, connected to the common voltage supply unit, and connected to a horizontal common voltage supply line formed in the display area is formed in the display area. And
The two data lines are formed between pixels forming two vertical lines,
The vertical gate line is formed independently between two other vertical lines,
The vertical common voltage supply line is a display device, characterized in that formed independently between two other vertical lines. 제 1 항에 있어서,
상기 게이트 드라이버는,
상기 비표시영역에 게이트인패널(GIP) 방식으로 형성되어 있거나, 또는 집적회로(IC)로 형성되어 상기 비표시영역에 장착되어 있는 것을 특징으로 하는 표시장치.According to claim 1,
The gate driver,
A display device formed in the non-display area by a gate-in-panel (GIP) method or an integrated circuit (IC) mounted in the non-display area. 제 1 항에 있어서,
상기 데이터 라인들과 상기 수직 게이트 라인들과 상기 수직 공통전압 공급라인은, 복수 개의 수직라인들마다 반복되는 패턴으로, 상기 패널에 형성되어 있는 것을 특징으로 하는 표시장치. According to claim 1,
And the data lines, the vertical gate lines, and the vertical common voltage supply line are formed on the panel in a repeating pattern for each of the plurality of vertical lines. 삭제delete 제 1 항에 있어서,
제n수직라인을 형성하는 픽셀들과, 제n+1수직라인을 형성하는 픽셀들 사이에는 두 개의 상기 데이터 라인들이 형성되어 있으며(n은 홀수),
제n+1수직라인을 형성하는 픽셀들과, 제n+2수직라인을 형성하는 픽셀들 사이에는 상기 수직 게이트 라인 또는 상기 수직 공통전압 공급라인이 형성되어 있는 것을 특징으로 하는 표시장치.According to claim 1,
Two data lines are formed between the pixels forming the n-th vertical line and the pixels forming the n+1 vertical line (n is an odd number),
The vertical gate line or the vertical common voltage supply line is formed between pixels forming an n+1 vertical line and pixels forming an n+2 vertical line. 제 5 항에 있어서,
상기 패널 중, 8개의 상기 수직라인들 사이에는, 8개의 상기 데이터 라인들과, 세 개의 상기 수직 게이트 라인들과, 하나의 상기 수직 공통전압 공급라인이 형성되어 있는 것을 특징으로 하는 표시장치. The method of claim 5,
Among the panels, between the eight vertical lines, eight data lines, three vertical gate lines, and one vertical common voltage supply line are formed. 제 5 항에 있어서,
8개의 상기 수직라인들마다, 상기 데이터 라인들과, 상기 수직 게이트 라인들과, 상기 수직 공통전압 공급라인의 배치 구조가 반복되는 것을 특징으로 하는 표시장치. The method of claim 5,
A display device characterized in that the arrangement structure of the data lines, the vertical gate lines, and the vertical common voltage supply line is repeated for each of the eight vertical lines. 제 6 항에 있어서,
세 개의 상기 수직 게이트 라인들은 서로 인접되어 있으며, 상기 수직 공통전압 공급라인은 세 개의 상기 수직 게이트 라인들의 외곽에 형성되어 있는 것을 특징으로 하는 표시장치. The method of claim 6,
The three vertical gate lines are adjacent to each other, and the vertical common voltage supply line is formed on the outside of the three vertical gate lines. 제 7 항에 있어서,
8개의 상기 데이터 라인들과, 세 개의 상기 수직 게이트 라인들과, 상기 수직 공통전압 공급라인으로 형성된 하나의 패턴은, 상기 수평 게이트 라인을 따라, 복수 개가 형성되어 있는 것을 특징으로 하는 표시장치. The method of claim 7,
A display device comprising a plurality of eight data lines, three vertical gate lines, and one pattern formed of the vertical common voltage supply line along the horizontal gate line. 제 1 항에 있어서,
상기 공통전압 공급부는, 상기 제1비표시영역에 형성되어 있는 인쇄회로기판에 장착되어 있으며, 상기 수직 공통전압 공급라인은, 상기 인쇄회로기판으로부터 연장되어 상기 수평 공통전압 공급라인에 연결되어 있는 것을 특징으로 하는 표시장치. According to claim 1,
The common voltage supply unit is mounted on a printed circuit board formed in the first non-display area, and the vertical common voltage supply line extends from the printed circuit board and is connected to the horizontal common voltage supply line. Characterized display device.
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