KR101878495B1 - Liquid crystal display device and driving method for comprising the same - Google Patents

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Abstract

화소의 배치를 변경하여 수직 무라(Mura)의 발생을 최소화 할 수 있고, 이에 따라 제조 비용을 최소화 할 수 있는 액정표시장치가 제공된다. 액정표시장치는 수직방향으로 형성된 다수의 데이터 라인, 상기 다수의 데이터 라인과 교차하도록 이격 거리를 갖고 형성된 제1 및 제2 게이트 라인, 상기 제2 게이트 라인의 하부에 형성된 제3 게이트 라인, 상기 제3 게이트 라인과 이격 거리를 갖도록 형성된 제4 게이트 라인, 상기 제1 및 제2 게이트 라인 사이에 배치되며, 제1 및 제2 서브 화소를 포함하는 다수의 제1 화소, 상기 제3 및 제4 게이트 라인 사이에 배치되며, 제1 및 제2 서브 화소를 포함하는 다수의 제2 화소를 포함하는 액정패널, 상기 액정패널을 구동하기 위한 다수의 제어 신호를 생성하는 타이밍 제어부, 상기 타이밍 제어부로터 제공되는 제어 신호에 의해 상기 다수의 데이터 라인을 구동시키는 다수의 데이터 구동부 및 상기 타이밍 제어부로터 제공되는 제어 신호에 의해 상기 다수의 게이트 라인을 구동시키는 다수의 게이트 구동부를 포함하며, 상기 제1 게이트 라인에는 홀수번째 제1 화소들의 상기 제1 서브 화소들과 연결되는 제1 박막트랜지스터가 연결되어 있고, 짝수번째 제1 화소들의 상기 제2 서브 화소들과 연결되는 제2 박막트랜지스터가 연결되며, 상기 제2 게이트 라인에는 홀수번째 제1 화소들의 상기 제2 서브 화소들과 연결되는 제3 박막트랜지스터가 연결되어 있고, 짝수번째 제1 화소들의 상기 제1 서브 화소들과 연결되는 제4 박막트랜지스터가 연결되고, 상기 제3 게이트 라인에는 홀수번째 제2 화소들의 상기 제2 서브 화소들과 연결되는 제5 박막트랜지스터가 연결되어 있고, 짝수번째 제2 화소들의 상기 제1 서브 화소들과 연결되는 제6 트랜지스터가 연결되며, 상기 제4 게이트 라인에는 홀수번째 제2 화소들의 상기 제1 서브 화소들과 연결되는 제7 박막트랜지스터가 연결되어 있고, 짝수번째 제2 화소들의 상기 제2 서브 화소들과 연결되는 제8 박막트랜지스터가 연결된다.There is provided a liquid crystal display device which can minimize the occurrence of vertical mura by changing the arrangement of pixels, thereby minimizing the manufacturing cost. A liquid crystal display device includes a plurality of data lines formed in a vertical direction, first and second gate lines formed so as to intersect with the plurality of data lines, third gate lines formed under the second gate lines, A fourth gate line formed between the first gate line and the third gate line, a fourth gate line formed between the first gate line and the third gate line, a fourth gate line formed between the third gate line and the third gate line, A liquid crystal panel including a plurality of second pixels including first and second sub-pixels, a timing controller for generating a plurality of control signals for driving the liquid crystal panel, A plurality of data drivers for driving the plurality of data lines by a control signal and a plurality of data drivers for driving the plurality of data lines by a control signal provided to the timing controller, Wherein the first gate line is connected to the first thin film transistor connected to the first sub-pixels of the odd-numbered first pixels, and the first thin-film transistor connected to the first sub- A third thin film transistor connected to the second sub pixels is connected to the second gate line, and a third thin film transistor connected to the second sub pixels of the odd first pixels is connected to the second gate line, Pixels connected to the first sub-pixels of the pixels, and a fifth thin film transistor connected to the second sub-pixels of the odd-numbered second pixels is connected to the third gate line, Th second pixels of the odd-numbered second pixels are connected to a sixth transistor connected to the first sub- A seventh thin film transistor connected to the sub pixels is connected, and an eighth thin film transistor connected to the second sub pixels of the even second pixels is connected.

Description

액정표시장치 및 이의 구동방법{Liquid crystal display device and driving method for comprising the same}[0001] The present invention relates to a liquid crystal display device and a method of driving the same,

본 발명은 액정표시장치 및 이의 구동방법에 관한 것으로, 보다 상세하게는 화소의 배치를 변경하여 수직 무라(Mura)의 발생을 최소화 할 수 있고, 이에 따라 제조 비용을 최소화 할 수 있는 액정표시장치 및 이의 구동방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device and a driving method thereof, and more particularly, to a liquid crystal display device and a liquid crystal display device which can minimize the occurrence of vertical mura by changing the arrangement of pixels, And a driving method thereof.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(LCD : liquid crystal display), 플라즈마표시장치(PDP : plasma display panel), 유기발광소자 (OLED : organic light emitting diode)와 같은 여러가지 평판표시장치(flat display device)가 활용되고 있다.2. Description of the Related Art [0002] As an information-oriented society develops, demands for a display device for displaying an image have increased in various forms. Recently, a liquid crystal display (LCD), a plasma display panel (PDP) Various flat display devices such as an organic light emitting diode (OLED) have been utilized.

이들 평판표시장치 중에서, 액정표시장치는 소형화, 경량화, 박형화, 저전력 구동의 장점을 가지고 있어 현재 널리 사용되고 있다.Of these flat panel display devices, liquid crystal display devices are widely used today because they have advantages of miniaturization, weight reduction, thinness, and low power driving.

일반적으로 액정표시장치(Liquid Crystal Display; LCD)는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시한다. 2. Description of the Related Art In general, a liquid crystal display (LCD) displays an image by controlling the light transmittance of a liquid crystal having dielectric anisotropy using an electric field.

이러한 액정표시장치는 타이밍 제어부(미도시)로부터 제어신호를 제공받아 게이트 신호를 생성하고, 생성된 게이트 신호를 게이트 라인(미도시)에 순차적으로 공급하여 게이트 라인에 연결되어 있는 TFT를 턴온시키는 게이트 구동부와, 타이밍 제어부로부터 제어신호와 영상 신호를 제공받아 액정패널에 형성된 데이터 라인(미도시)에 영상 신호에 해당하는 데이터 전압을 인가하는 데이터 구동부와, 게이트 구동부와 데이터 구동부를 제어하는 타이밍 제어부를 포함한다.Such a liquid crystal display device receives a control signal from a timing control unit (not shown) to generate a gate signal, and sequentially supplies the generated gate signal to a gate line (not shown) to turn on a TFT connected to the gate line A data driver for receiving a control signal and a video signal from the timing controller to apply a data voltage corresponding to a video signal to a data line (not shown) formed on the liquid crystal panel, and a timing controller for controlling the gate driver and the data driver .

도 1은 종래 액정표시장치의 액정패널에 형성된 화소의 배치 구조를 나타내는 도면이고, 도 2는 N번째 프레임에 화소에 인가되는 도트 패턴(dot pattern)의 극성을 나타낸 도면이고, 도 3은 (N+1)번째 프레임에 인가되는 도트 패턴(dot pattern)의 극성을 나타낸 도면이다. FIG. 2 is a diagram showing a polarity of a dot pattern applied to a pixel in an N-th frame, and FIG. 3 is a diagram showing a polarity of a dot pattern 1) -th frame of the first embodiment of the present invention.

도 1에 도시된 바와 같이, 종래 액정표시장치의 액정패널(110)에는 다수의 게이트 라인(GL1 내지 GL6) 및 다수의 데이터 라인(DL1 내지 DL4)이 서로 교차되도록 형성되며, 다수의 게이트 라인(GL1 내지 GL6)과 다수의 데이터 라인(DL1 내지 DL4)이 수직 교차하는 영역에 단위 화소(P)가 형성되어 있다.1, a plurality of gate lines GL1 to GL6 and a plurality of data lines DL1 to DL4 are formed in a liquid crystal panel 110 of a liquid crystal display device, GL1 to GL6 and the plurality of data lines DL1 to DL4 are perpendicular to each other.

여기서, 게이트 라인(GL1 내지 GL6)은 가로 방향으로 한 쌍씩 형성되어 있다. 예를 들면, 제1 게이트 라인(GL1)과 제2 게이트 라인(GL2)이 가로 방향으로 순차적으로 한 쌍씩 형성된다. Here, the gate lines GL1 to GL6 are formed in pairs in the lateral direction. For example, a pair of the first gate line GL1 and the second gate line GL2 are sequentially formed in the lateral direction.

이때, 하나의 단위 화소(P)는 두 개의 서브 화소(P11, P12)를 각각 포함한다. 제1 서브 화소(P11)는 제1 박막트랜지스터(T11)에 연결되어 있으며, 제2 서브 화소(P12)는 제2 박막트랜지스터(T12)에 연결되어 있다. At this time, one unit pixel P includes two sub-pixels P11 and P12, respectively. The first sub-pixel P11 is connected to the first thin film transistor T11 and the second sub-pixel P12 is connected to the second thin film transistor T12.

여기서, 제1 박막트랜지스터(T11)의 게이트는 제2 게이트 라인(GL2)에 연결되어 있고, 소스는 제1 데이터 라인(DL1)에 연결되며, 드레인은 제1 서브 화소(P11)에 연결되어 있다. 또한, 제2 박막트랜지스터(T12)의 게이트는 제3 게이트 라인(GL3)에 연결되어 있고, 소스는 제1 데이터 라인(DL1)에 연결되며, 드레인은 제2 서브 화소(P12)에 연결되어 있다. Here, the gate of the first thin film transistor T11 is connected to the second gate line GL2, the source is connected to the first data line DL1, and the drain is connected to the first sub-pixel P11 . Further, the gate of the second thin film transistor T12 is connected to the third gate line GL3, the source is connected to the first data line DL1, and the drain is connected to the second sub-pixel P12 .

이에 따라 제2 게이트 라인(GL2)에 연결되어 있는 서브 화소들(P11, P13, P15)은 정극성(+)의 전압 및 부극성(-)의 전압이 교대로 인가되며, 제3 게이트 라인(GL3)에 연결되어 있는 서브 화소들(P12, P14, P16)도 정극성(+)의 전압 및 부극성(-)의 전압이 교대로 인가된다. 이때, 단위 화소(P)에 포함되는 제1 및 제2 서브 화소(P11, P12)는 서로 동일한 극성을 갖는다. 또한, 수평 라인을 기준으로 홀수번째 단위 화소의 서브 화소들은 서로 동일한 극성을 갖으며, 예를 들면, 제1 및 제2 서브 화소(P11, P12)와 제5 및 제6 서브 화소(P15, P16)들은 서로 동일한 극성을 갖는다. 그리고, 제2 데이터 라인(DL2)에 연결되어 있는 제3 및 제4 서브 화소(P13, P14)와 제1 및 제2 서브 화소(P21, P22)는 서로 동일한 데이터 전압을 갖는다. 이를 더블 레이트 드라이빙 제트 인버젼(Double Rate Driving Z-inversion) 방식이라고 한다.Accordingly, the positive (+) voltage and the negative (-) voltage are alternately applied to the sub-pixels P11, P13 and P15 connected to the second gate line GL2, and the third gate line The positive voltage and the negative voltage are alternately applied to the sub-pixels P12, P14 and P16 connected to the pixels GL1, GL2 and GL3. At this time, the first and second sub-pixels P11 and P12 included in the unit pixel P have the same polarity. For example, the first and second subpixels P11 and P12 and the fifth and sixth subpixels P15 and P16 have the same polarity as the subpixels of the odd- Have the same polarity to each other. The third and fourth sub-pixels P13 and P14 connected to the second data line DL2 and the first and second sub-pixels P21 and P22 have the same data voltage. This is called a double rate driving z-inversion method.

상기와 같은 화소 구조를 갖는 액정패널을 구동하기 위해 다수의 데이터 라인(DL1 내지 DL4)에 정극성(+)의 전압과 부극성(-)의 전압이 교대로 인가하게 된다. In order to drive the liquid crystal panel having the above-described pixel structure, a positive voltage and a negative voltage are alternately applied to the plurality of data lines DL1 to DL4.

또한, 상기와 같은 화소 구조를 갖는 액정패널을 테스트하기 위해 N번째 프레임에서 도 2에서와 같은 도트 패턴을 인가하고, (N+1) 번째 프레임에서 도 3에서와 같은 도트 패턴을 인가한다. In order to test the liquid crystal panel having the above-described pixel structure, a dot pattern as shown in FIG. 2 is applied to the Nth frame and a dot pattern as shown in FIG. 3 is applied to the (N + 1) th frame.

도 2에 도시된 바와 같이, 제1 수평 라인(L1)의 제1 내지 제3 서브 화소에는 순차적으로 정극성(+), 정극성(+), 부극성(-)의 전압을 인가하고, 제4 내지 제6 서브 화소에는 데이터 전압을 인가하지 않은 상태이고, 제7 내지 제9 서브 화소에는 부극성(-), 부극성(-), 정극성(+)의 전압을 인가하며, 제10 내지 제12 서브 화소에는 데이터 전압을 인가하지 않은 상태이다.As shown in FIG. 2, voltages of positive (+), positive (+), and negative (-) are sequentially applied to the first to third sub-pixels of the first horizontal line L1, (-), negative (-), and positive (+) voltages are applied to the seventh to ninth sub-pixels and the data voltages are not applied to the seventh to eighth sub- And the data voltage is not applied to the twelfth sub-pixel.

또한, 제2 수평 라인(L2)의 제1 내지 제3 서브 화소에는 데이터 전압을 인가하지 않은 상태이고, 제4 내지 제6 서브 화소에는 순차적으로 정극성(+), 부극성(-), 부극성(-)의 전압을 인가하고, 제7 내지 제9 서브 화소에는 데이터 전압을 인가하지 않은 상태이며, 제10 내지 제12 서브 화소에는 순차적으로 부극성(-), 정극성(+), 정극성(+)의 전압을 인가한다.In addition, data voltages are not applied to the first to third sub-pixels of the second horizontal line L2, and the positive (+), negative (-), and negative (-), positive (+), negative (-), and negative (-) voltages are applied to the seventh to ninth sub-pixels and the data voltages are not applied to the seventh to ninth sub- A voltage of positive polarity is applied.

여기서, 제3 및 제4 수평라인(L3, L4)은 각각 제1 및 제2 수평라인(L1, L2)과 동일하게 데이터 전압이 인가된다. Here, the data voltages are applied to the third and fourth horizontal lines L3 and L4 in the same manner as the first and second horizontal lines L1 and L2, respectively.

도 3에 도시된 바와 같이, 제1 수평 라인(L1)의 제1 내지 제3 서브 화소에는 순차적으로 부극성(-), 부극성(-), 정극성(+)의 전압을 인가하고, 제4 내지 제6 서브 화소에는 데이터 전압을 인가하지 않은 상태이고, 제7 내지 제9 서브 화소에는 정극성(+), 정극성(+), 부극성(-)의 전압을 인가하며, 제10 내지 제12 서브 화소에는 데이터 전압을 인가하지 않은 상태이다.As shown in FIG. 3, voltages of negative (-), negative (-) and positive (+) are sequentially applied to the first to third sub-pixels of the first horizontal line L1, (+), Positive (+), and negative (-) voltages are applied to the seventh to ninth sub-pixels and the data voltages are not applied to the seventh to eighth sub- And the data voltage is not applied to the twelfth sub-pixel.

또한, 제2 수평 라인(L2)의 제1 내지 제3 서브 화소에는 데이터 전압을 인가하지 않은 상태이고, 제4 내지 제6 서브 화소에는 순차적으로 부극성(-), 정극성(+), 정극성(+)의 전압을 인가하고, 제7 내지 제9 서브 화소에는 데이터 전압을 인가하지 않은 상태이며, 제10 내지 제12 서브 화소에는 순차적으로 정극성(+), 부극성(-), 부극성(-)의 전압을 인가한다.In addition, data voltages are not applied to the first to third sub-pixels of the second horizontal line L2, and the negative (-), positive (+), and positive (+), Negative (-), negative (-), and negative (-) voltages are sequentially applied to the tenth to twelfth sub-pixels in a state in which no voltage is applied to the seventh to ninth sub- Apply a voltage of polarity (-).

여기서, 제3 및 제4 수평라인(L3, L4)은 각각 제1 및 제2 수평라인(L1, L2)과 동일하게 데이터 전압이 인가된다. Here, the data voltages are applied to the third and fourth horizontal lines L3 and L4 in the same manner as the first and second horizontal lines L1 and L2, respectively.

상기와 같은 도트 패턴을 구동시 도 2에서 제1 수평라인(L1)의 제1 내지 제3 서브 화소의 극성은 정극성(+), 정극성(+), 부극성(-)을 갖는 반면, 제7 내지 제9 서브 화소의 극성은 부극성(-), 부극성(-), 정극성(+)의 전압을 갖게 되어 서로 극성이 일치하지 않는다. 또한, 제2 수평라인(L2)에서도 제4 내지 제6 서브 화소의 극성은 정극성(+), 부극성(-), 부극성(-)의 전압을 갖는 반면, 제7 내지 제9 서브 화소의 극성은 부극성(-), 정극성(+), 정극성(+)의 전압을 갖게 되어 서로 극성이 일치하지 않는다. When driving the dot pattern as described above, the polarities of the first to third sub-pixels of the first horizontal line L1 in FIG. 2 are positive (+), positive (+), negative (-), The polarities of the seventh to ninth sub-pixels have voltages of negative (-), negative (-), and positive (+), so that the polarities do not coincide with each other. In addition, the polarities of the fourth to sixth sub-pixels in the second horizontal line L2 have positive (+), negative (-) and negative (-) voltages, while the seventh to ninth sub- The polarity of the negative polarity is negative, the polarity is positive, and the polarity is positive.

그리고, 도 3에서 제1 수평라인(L1)의 제1 내지 제3 서브 화소의 극성은 부극성(-), 부극성(-), 정극성(+)을 갖는 반면, 제7 내지 제9 서브 화소의 극성은 정극성(+), 정극성(-), 부극성(-)의 전압을 갖게 되어 서로 극성이 일치하지 않는다. 또한, 제2 수평라인(L2)에서도 제4 내지 제6 서브 화소의 극성은 부극성(-), 정극성(+), 정극성(+)의 전압을 갖는 반면, 제7 내지 제9 서브 화소의 극성은 정극성(+), 부극성(-), 부극성(-)의 전압을 갖게 되어 서로 극성이 일치하지 않는다. 3, the polarities of the first to third sub-pixels of the first horizontal line L1 are negative (-), negative (-) and positive (+) while the seventh to ninth sub- The polarity of the pixel has the positive polarity (+), the positive polarity (-), and the negative polarity (-) so that the polarities do not coincide with each other. In addition, the polarities of the fourth to sixth sub-pixels in the second horizontal line L2 have negative (-), positive (+) and positive (+) voltages, while the seventh to ninth sub- (+), Negative (-), and negative (-) polarities, and the polarities of the polarities do not coincide with each other.

아울러,도 3 및 도 4에서 적(R), 녹(G), 청(B)색은 각각 서로 극성이 동일해야 하나, 한 프레임 내에서도 서로 다른 극성을 갖게 된다. In FIG. 3 and FIG. 4, the red (R), green (G), and blue (B) colors must have the same polarity but have different polarities within one frame.

따라서, 상기와 같은 화소 구조를 갖는 액정패널은 도 3 및 도 4와 같은 도트 패턴 구동시 고개를 양쪽으로 흔들 경우, 수직 무라(mura)가 발생하게 되는 문제점이 있다. 이를 해결하기 위해 도 2 및 도 3에서 도트 패턴을 프레임 메모리를 사용하여 패턴 인식 알고리즘을 사용하는 하게 되는데, 이때에 프레임 메모리 사용으로 비용이 증가하게 되는 문제점이 있다. Therefore, in the liquid crystal panel having the above-described pixel structure, there is a problem that a vertical mura is generated when the head is shaken on both sides when the dot pattern as shown in FIGS. 3 and 4 is driven. In order to solve this problem, a pattern recognition algorithm is used using a frame memory as a dot pattern in FIG. 2 and FIG. 3. In this case, there is a problem in that a cost increases due to use of a frame memory.

본 발명은 상기한 문제를 해결하기 위한 것으로, 화소의 배치를 변경하여 수직 무라(Mura)의 발생을 최소화 할 수 있고, 이에 따라 제조 비용을 최소화 할 수 있는 액정표시장치 및 이의 구동방법을 제공함에 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems and provides a liquid crystal display device and a method of driving the same that can minimize the occurrence of vertical mura by changing the arrangement of pixels, have.

본 발명의 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.Other objects and features of the present invention will be described in the following description of the invention and claims.

상기한 목적들을 달성하기 위하여, 본 발명의 일 실시예에 따른 액정표시장치는 수직방향으로 형성된 다수의 데이터 라인, 상기 다수의 데이터 라인과 교차하도록 이격 거리를 갖고 형성된 제1 및 제2 게이트 라인, 상기 제2 게이트 라인의 하부에 형성된 제3 게이트 라인, 상기 제3 게이트 라인과 이격 거리를 갖도록 형성된 제4 게이트 라인, 상기 제1 및 제2 게이트 라인 사이에 배치되며, 제1 및 제2 서브 화소를 포함하는 다수의 제1 화소, 상기 제3 및 제4 게이트 라인 사이에 배치되며, 제1 및 제2 서브 화소를 포함하는 다수의 제2 화소를 포함하는 액정패널, 상기 액정패널을 구동하기 위한 다수의 제어 신호를 생성하는 타이밍 제어부, 상기 타이밍 제어부로터 제공되는 제어 신호에 의해 상기 다수의 데이터 라인을 구동시키는 다수의 데이터 구동부 및 상기 타이밍 제어부로터 제공되는 제어 신호에 의해 상기 다수의 게이트 라인을 구동시키는 다수의 게이트 구동부를 포함하며, 상기 제1 게이트 라인에는 홀수번째 제1 화소들의 상기 제1 서브 화소들과 연결되는 제1 박막트랜지스터가 연결되어 있고, 짝수번째 제1 화소들의 상기 제2 서브 화소들과 연결되는 제2 박막트랜지스터가 연결되며, 상기 제2 게이트 라인에는 홀수번째 제1 화소들의 상기 제2 서브 화소들과 연결되는 제3 박막트랜지스터가 연결되어 있고, 짝수번째 제1 화소들의 상기 제1 서브 화소들과 연결되는 제4 박막트랜지스터가 연결되고, 상기 제3 게이트 라인에는 홀수번째 제2 화소들의 상기 제2 서브 화소들과 연결되는 제5 박막트랜지스터가 연결되어 있고, 짝수번째 제2 화소들의 상기 제1 서브 화소들과 연결되는 제6 트랜지스터가 연결되며, 상기 제4 게이트 라인에는 홀수번째 제2 화소들의 상기 제1 서브 화소들과 연결되는 제7 박막트랜지스터가 연결되어 있고, 짝수번째 제2 화소들의 상기 제2 서브 화소들과 연결되는 제8 박막트랜지스터가 연결된다.According to an aspect of the present invention, there is provided a liquid crystal display device including a plurality of data lines formed in a vertical direction, first and second gate lines formed with a distance to intersect the plurality of data lines, A third gate line formed below the second gate line, a fourth gate line formed so as to be spaced apart from the third gate line, a second gate line disposed between the first and second gate lines, And a plurality of second pixels arranged between the third and fourth gate lines and including first and second sub-pixels, a liquid crystal panel including a plurality of second pixels including first and second sub-pixels arranged between the third and fourth gate lines, A timing controller for generating a plurality of control signals, a plurality of data drivers for driving the plurality of data lines by a control signal provided to the timing controller, And a plurality of gate drivers for driving the plurality of gate lines by a control signal provided to the first gate line, wherein the first gate line includes a first thin film connected to the first sub- And a second thin film transistor connected to the second sub-pixels of the first even-numbered pixels is connected to the first sub-pixel, and the second gate line is connected to the second sub-pixels of the odd- And a fourth thin film transistor connected to the first sub-pixels of even-numbered first pixels is connected to the third thin-film transistor, and the third sub-pixels of the odd-numbered second pixels are connected to the third thin- And a sixth transistor connected to the first sub-pixels of the even-numbered second pixels is connected to the fifth thin- And the seventh thin film transistor connected to the first sub-pixels of the odd-numbered second pixels is connected to the fourth gate line, and the eighth thin film transistor connected to the second sub- A transistor is connected.

상기 홀수번째 제1 화소들의 상기 제1 서브 화소들과 상기 짝수번째 제1 화소들의 상기 제1 서브 화소들은 서로 동일한 극성을 갖는다.The first sub-pixels of the odd-numbered first pixels and the first sub-pixels of the even-numbered first pixels have the same polarity.

상기 홀수번째 제1 화소들의 상기 제2 서브 화소들과 상기 짝수번째 제2 화소들의 상기 제2 서브 화소들은 서로 동일한 극성을 갖는다.The second sub-pixels of the odd-numbered first pixels and the second sub-pixels of the even-numbered second pixels have the same polarity.

상기 홀수번째 제2 화소들의 상기 제1 서브 화소들과 상기 짝수번째 제2 화소들의 상기 제1 서브 화소들은 서로 동일한 극성을 갖는다.The first sub-pixels of the odd-numbered second pixels and the first sub-pixels of the even-numbered second pixels have the same polarity.

상기 홀수번째 제2 화소들의 상기 제2 서브 화소들과 상기 짝수번째 제2 화소들의 상기 제2 서브 화소들은 서로 동일한 극성을 갖는다.The second sub-pixels of the odd-numbered second pixels and the second sub-pixels of the even-numbered second pixels have the same polarity.

상기 홀수번째 제1 화소들의 상기 제1 서브 화소들과 상기 짝수번째 제1 화소들의 상기 제1 서브 화소들은 상기 홀수번째 제2 화소들의 상기 제2 서브 화소들과 상기 짝수번째 제2 화소들의 상기 제2 서브 화소들과 서로 동일한 극성을 갖는다.And the first sub-pixels of the odd-numbered first pixels and the first sub-pixels of the even-numbered first pixels are connected to the second sub-pixels of the odd- And have the same polarity as the two sub pixels.

상기 홀수번째 제1 화소들의 상기 제2 서브 화소들과 상기 짝수번째 제1 화소들의 상기 제2 서브 화소들은 상기 홀수번째 제2 화소들의 상기 제1 서브 화소들과 상기 짝수번째 제2 화소들의 상기 제1 서브 화소들과 서로 동일한 극성을 갖는다.And the second sub-pixels of the odd-numbered first pixels and the second sub-pixels of the even-numbered first pixels are connected to the first sub-pixels of the odd-numbered second pixels and the second sub- And have the same polarity as one sub-pixel.

상기 다수의 제1 화소들과 상기 다수의 제2 화소들은 서로 반대의 극성을 갖는다.The plurality of first pixels and the plurality of second pixels have opposite polarities.

상기 다수의 제1 및 제2 화소들은 도트 인버젼 구동을 한다.The plurality of first and second pixels are dot inversion driven.

또한, 본 발명의 일 실시예에 따른 액정표시장치의 구동방법은 수직방향으로 형성된 다수의 데이터 라인, 상기 다수의 데이터 라인과 교차하도록 이격 거리를 갖고 형성된 제1 및 제2 게이트 라인, 상기 제2 게이트 라인의 하부에 형성된 제3 게이트 라인, 상기 제3 게이트 라인과 이격 거리를 갖도록 형성된 제4 게이트 라인, 상기 제1 및 제2 게이트 라인 사이에 배치되며, 제1 및 제2 서브 화소를 포함하는 다수의 제1 화소, 상기 제3 및 제4 게이트 라인 사이에 배치되며, 제1 및 제2 서브 화소를 포함하는 다수의 제2 화소를 포함하며, 상기 제1 게이트 라인에는 홀수번째 제1 화소들의 상기 제1 서브 화소들과 연결되는 제1 박막트랜지스터가 연결되어 있고, 짝수번째 제1 화소들의 상기 제2 서브 화소들과 연결되는 제2 박막트랜지스터가 연결되며, 상기 제2 게이트 라인에는 홀수번째 제1 화소들의 상기 제2 서브 화소들과 연결되는 제3 박막트랜지스터가 연결되어 있고, 짝수번째 제1 화소들의 상기 제1 서브 화소들과 연결되는 제4 박막트랜지스터가 연결되고, 상기 제3 게이트 라인에는 홀수번째 제2 화소들의 상기 제2 서브 화소들과 연결되는 제5 박막트랜지스터가 연결되어 있고, 짝수번째 제2 화소들의 상기 제1 서브 화소들과 연결되는 제6 트랜지스터가 연결되고, 상기 제4 게이트 라인에는 홀수번째 제2 화소들의 상기 제1 서브 화소들과 연결되는 제7 박막트랜지스터가 연결되어 있고, 짝수번째 제2 화소들의 상기 제2 서브 화소들과 연결되는 제8 박막트랜지스터가 연결되는 액정패널을 제공하는 단계, 게이트 구동부에서 출력되는 게이트 신호를 상기 제1 게이트 라인에 인가하는 단계, 상기 제1 게이트 라인에 연결된 상기 제1 및 제2 박막트랜지스터를 턴 온시켜 상기 서브 화소들에 데이터 구동부로부터 제공되는 해당 데이터 전압을 충전하는 단계, 상기 게이트 신호를 상기 제2 게이트 라인에 인가하는 단계, 상기 제2 게이트 라인에 연결된 상기 제3 및 제4 박막트랜지스터를 턴 온시켜 상기 서브 화소들에 데이터 구동부로부터 제공되는 해당 데이터 전압을 충전하는 단계, 상기 게이트 신호를 상기 제3 게이트 라인에 인가하는 단계, 상기 제2 게이트 라인에 연결된 상기 제5 및 제6 박막트랜지스터를 턴 온시켜 상기 서브 화소들에 데이터 구동부로터 제공되는 해당 데이터 전압을 충전하는 단계, 상기 게이트 신호를 상기 제4 게이트 라인에 인가하는 단계 및 상기 제4 게이트 라인에 연결된 상기 제7 및 제8 박막트랜지스터를 턴 온시켜 상기 서브 화소들에 데이터 구동부로터 제공되는 해당 데이터 전압을 충전하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of driving a liquid crystal display including a plurality of data lines formed in a vertical direction, first and second gate lines formed so as to intersect the plurality of data lines, A third gate line formed at a lower portion of the gate line, a fourth gate line formed so as to be spaced apart from the third gate line, a second gate line disposed between the first gate line and the second gate line, And a plurality of second pixels arranged between the plurality of first pixels, the third and fourth gate lines, and including first and second sub-pixels, A first thin film transistor connected to the first sub pixels and a second thin film transistor connected to the second sub pixels of even first pixels are connected, The third thin film transistor connected to the second sub pixels of odd-numbered first pixels is connected to the first thin film transistor, the fourth thin film transistor connected to the first sub pixels of the first even pixels is connected, The fifth transistor connected to the second sub-pixels of the odd-numbered second pixels is connected to the third gate line, and the sixth transistor connected to the first sub-pixels of the second- And the seventh thin film transistor connected to the first sub-pixels of the odd-numbered second pixels is connected to the fourth gate line, and the eighth thin film transistor connected to the second sub- Providing a liquid crystal panel to which a transistor is connected, applying a gate signal output from the gate driver to the first gate line, The method comprising the steps of: turning on the first and second thin film transistors connected to each other to charge the corresponding data voltage supplied from the data driver to the sub-pixels; applying the gate signal to the second gate line; Applying a gate signal to the third gate line, turning on the third and fourth TFTs connected to the second gate line to charge the corresponding data voltage supplied from the data driver to the sub-pixels, The method comprising the steps of: turning on the fifth and sixth TFTs connected to the line to charge the corresponding data voltage to be supplied to the data driver to the sub-pixels; applying the gate signal to the fourth gate line; The seventh and eighth thin film transistors connected to the gate line are turned on to turn on the sub pixels And charging the corresponding data voltage provided to the rotor of the rotor.

상기 홀수번째 제1 화소들의 상기 제1 서브 화소들과 상기 짝수번째 제1 화소들의 상기 제1 서브 화소들은 서로 동일한 극성을 갖는다.The first sub-pixels of the odd-numbered first pixels and the first sub-pixels of the even-numbered first pixels have the same polarity.

상기 홀수번째 제1 화소들의 상기 제2 서브 화소들과 상기 짝수번째 제2 화소들의 상기 제2 서브 화소들은 서로 동일한 극성을 갖는다.The second sub-pixels of the odd-numbered first pixels and the second sub-pixels of the even-numbered second pixels have the same polarity.

상기 홀수번째 제2 화소들의 상기 제1 서브 화소들과 상기 짝수번째 제2 화소들의 상기 제1 서브 화소들은 서로 동일한 극성을 갖는다.The first sub-pixels of the odd-numbered second pixels and the first sub-pixels of the even-numbered second pixels have the same polarity.

상기 홀수번째 제2 화소들의 상기 제2 서브 화소들과 상기 짝수번째 제2 화소들의 상기 제2 서브 화소들은 서로 동일한 극성을 갖는다.The second sub-pixels of the odd-numbered second pixels and the second sub-pixels of the even-numbered second pixels have the same polarity.

상기 홀수번째 제1 화소들의 상기 제1 서브 화소들과 상기 짝수번째 제1 화소들의 상기 제1 서브 화소들은 상기 홀수번째 제2 화소들의 상기 제2 서브 화소들과 상기 짝수번째 제2 화소들의 상기 제2 서브 화소들과 서로 동일한 극성을 갖는다.And the first sub-pixels of the odd-numbered first pixels and the first sub-pixels of the even-numbered first pixels are connected to the second sub-pixels of the odd- And have the same polarity as the two sub pixels.

상기 홀수번째 제1 화소들의 상기 제2 서브 화소들과 상기 짝수번째 제1 화소들의 상기 제2 서브 화소들은 상기 홀수번째 제2 화소들의 상기 제1 서브 화소들과 상기 짝수번째 제2 화소들의 상기 제1 서브 화소들과 서로 동일한 극성을 갖는다.And the second sub-pixels of the odd-numbered first pixels and the second sub-pixels of the even-numbered first pixels are connected to the first sub-pixels of the odd-numbered second pixels and the second sub- And have the same polarity as one sub-pixel.

상기 다수의 제1 화소들과 상기 다수의 제2 화소들은 서로 반대의 극성을 갖는다.The plurality of first pixels and the plurality of second pixels have opposite polarities.

상기 다수의 제1 및 제2 화소들은 도트 인버젼 구동을 한다.The plurality of first and second pixels are dot inversion driven.

상술한 바와 같이, 본 발명에 따른 액정표시장치 및 이의 구동방법은 화소의 배치를 변경하여 수직 무라(Mura)의 발생을 최소화 할 수 있는 효과를 제공한다.As described above, the liquid crystal display device and the driving method thereof according to the present invention provide the effect of minimizing the generation of vertical mura by changing the arrangement of pixels.

또한, 본 발명에 따른 액정표시장치 및 이의 구동방법은 화소의 배치를 변경함으로써 프레임 메모리를 사용하지 않아도 되므로, 제조 비용을 최소화 할 수 있는 효과를 제공한다.Further, since the liquid crystal display device and the driving method thereof according to the present invention do not require the use of the frame memory by changing the arrangement of the pixels, the manufacturing cost can be minimized.

도 1은 종래 액정표시장치의 액정패널에 형성된 화소의 배치 구조를 나타내는 도면.
도 2는 N번째 프레임에 화소에 인가되는 도트 패턴(dot pattern)의 극성을 나타낸 도면.
도 3은 (N+1)번째 프레임에 인가되는 도트 패턴(dot pattern)의 극성을 나타낸 도면.
도 4는 본 발명의 일 실시예에 따른 액정표시장치를 나타내는 도면.
도 5는 본 발명의 일 실시예에 따른 액정패널에 형성된 화소의 배치 구조를 나타내는 도면.
도 6은 본 발명의 일 실시예에 따른 N번째 프레임에 화소에 인가되는 도트 패턴(dot pattern)의 극성을 나타낸 도면.
도 7은 본 발명의 일 실시예에 따른 (N+1)번째 프레임에 인가되는 도트 패턴(dot pattern)의 극성을 나타낸 도면.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a view showing an arrangement structure of pixels formed on a liquid crystal panel of a conventional liquid crystal display device. Fig.
2 is a diagram showing the polarity of a dot pattern applied to a pixel in an Nth frame;
3 is a diagram showing the polarity of a dot pattern applied to the (N + 1) th frame;
4 is a view illustrating a liquid crystal display device according to an embodiment of the present invention.
5 is a view showing an arrangement structure of pixels formed in a liquid crystal panel according to an embodiment of the present invention;
6 is a diagram illustrating a polarity of a dot pattern applied to a pixel in an Nth frame according to an exemplary embodiment of the present invention.
7 is a diagram illustrating a polarity of a dot pattern applied to an (N + 1) th frame according to an embodiment of the present invention;

이하, 첨부한 도면을 참조하여 본 발명에 따른 액정표시장치 및 이의 구동방법의 바람직한 실시예를 상세히 설명한다.Hereinafter, preferred embodiments of a liquid crystal display device and a driving method thereof according to the present invention will be described in detail with reference to the accompanying drawings.

도 4는 본 발명의 일 실시예에 따른 액정표시장치를 나타내는 도면이고, 도 5는 본 발명의 일 실시예에 따른 액정패널에 형성된 화소의 배치 구조를 나타내는 도면이다. FIG. 4 is a view illustrating a liquid crystal display device according to an embodiment of the present invention, and FIG. 5 is a view illustrating an arrangement structure of pixels formed in a liquid crystal panel according to an embodiment of the present invention.

도 4에 도시된 바와 같이, 본 발명의 일 실시예에 따른 액정표시장치는 액정패널(110)과, 액정패널(110)에 형성된 게이트 라인(GL)을 순차적으로 구동하기 위한 게이트 구동부(120)와, 액정패널(110)에 형성된 데이터 라인(DL)에 데이터 전압을 공급하기 위한 데이터 구동부(130)와, 데이터 구동부(130) 및 게이트 구동부(120)를 제어하기 위한 타이밍 제어부(140)와, 액정패널(110)에 공통전압(Vcom)을 공급하기 위한 공통전압 생성부(150)을 포함한다.4, a liquid crystal display according to an exemplary embodiment of the present invention includes a liquid crystal panel 110, a gate driver 120 for sequentially driving a gate line GL formed on the liquid crystal panel 110, A data driver 130 for supplying a data voltage to a data line DL formed in the liquid crystal panel 110, a timing controller 140 for controlling the data driver 130 and the gate driver 120, And a common voltage generator 150 for supplying the common voltage Vcom to the liquid crystal panel 110. [

도 5에 도시된 바와 같이, 본 발명의 일 실시예에 따른 액정패널(110)은 도트 인버젼(dot inversion) 방식으로 구동하기 위해 게이트 신호를 전달하는 다수의 게이트 라인(GL1 내지 GL4)과, 게이트 라인(GL1 내지 GL4)에 교차하며 데이터 전압을 전달하는 데이터 라인(DL1 내지 DL4)을 포함하며, 이들 게이트 라인(GL1 내지 GL4)과 데이터 라인(DL1 내지 DL4)이 수직 교차하는 영역에 형성된 다수의 단위 화소(P1 내지 P6)를 포함한다.5, a liquid crystal panel 110 according to an exemplary embodiment of the present invention includes a plurality of gate lines GL1 to GL4 for transmitting gate signals for driving in a dot inversion manner, And data lines DL1 to DL4 for crossing the gate lines GL1 to GL4 and transferring the data voltages and a plurality of data lines DL1 to DL4 formed in regions where the gate lines GL1 to GL4 and the data lines DL1 to DL4 cross each other Of the unit pixels P1 to P6.

여기서, 제1 단위 화소(P1)는 제1 및 제2 서브 화소(P31, P32)를 포함하며, 제1 단위 화소(P1)의 상부와 하부에 가로방향으로 제2 및 제3 게이트 라인(GL2, GL3)이 형성되어 있다. Here, the first unit pixel P1 includes first and second sub-pixels P31 and P32, and the second and third gate lines GL2 , And GL3 are formed.

이때, 제1 서브 화소(P31)은 제1 박막트랜지스터(T31)의 드레인과 연결되어 있으며, 제1 박막트랜지스터(T31)의 소스는 제2 서브 화소(P32)와 인접한 제2 데이터 라인(DL2)과 연결되어 있다. 제2 서브 화소(P32)는 제2 박막트랜지스터(T32)의 드레인과 연결되어 있으며, 제2 박막트랜지스터(T32)의 소스는 제1 서브 화소(P31)와 인접한 제1 데이터 라인(DL1)과 연결되어 있다. The first sub-pixel P31 is connected to the drain of the first thin film transistor T31 and the source of the first thin film transistor T31 is connected to the second data line DL2 adjacent to the second sub- Lt; / RTI > The second sub-pixel P32 is connected to the drain of the second thin film transistor T32 and the source of the second thin film transistor T32 is connected to the first data line DL1 adjacent to the first sub- .

제2 단위 화소(P2)는 제3 및 4 서브 화소(P33, P34)를 포함하며, 제2 단위 화소(P2)를 중심으로 상부와 하부에 가로방향으로 제2 및 제3 게이트 라인(GL2, GL3)이 형성되어 있다. The second unit pixel P2 includes the third and fourth subpixels P33 and P34 and the second and third gate lines GL2 and GL4 are arranged in the horizontal direction on the upper and lower sides of the second unit pixel P2, GL3 are formed.

이때, 제3 서브 화소(P33)은 제3 박막트랜지스터(T33)의 드레인과 연결되어 있으며, 제3 박막트랜지스터(T33)의 소스는 제2 서브 화소(P32)와 인접한 제2 데이터 라인(DL2)과 연결되어 있다. 제4 서브 화소(P34)는 제4 박막트랜지스터(T34)의 드레인과 연결되어 있으며, 제4 박막트랜지스터(T34)의 소스는 제3 데이터 라인(DL3)과 연결되어 있다. The source of the third thin film transistor T33 is connected to the second data line DL2 adjacent to the second subpixel P32 and the third subpixel P33 is connected to the drain of the third thin film transistor T33. Lt; / RTI > The fourth sub-pixel P34 is connected to the drain of the fourth thin film transistor T34 and the source of the fourth thin film transistor T34 is connected to the third data line DL3.

제3 단위 화소(P3)는 제5 및 6 서브 화소(P41, P42)를 포함하며, 제3 단위 화소(P3)를 중심으로 상부와 하부에 가로방향으로 제4 및 제5 게이트 라인(GL4, GL5)이 형성되어 있다. The third unit pixel P3 includes the fifth and sixth subpixels P41 and P42 and the fourth and fifth gate lines GL4 and GL5 are arranged in the horizontal direction on the upper and lower sides of the third unit pixel P3, GL5 are formed.

이때, 제5 서브 화소(P41)은 제5 박막트랜지스터(T41)의 드레인과 연결되어 있으며, 제5 박막트랜지스터(T41)의 소스는 제1 데이터 라인(DL1)과 연결되어 있다. 제6 서브 화소(P42)는 제6 박막트랜지스터(T42)의 드레인과 연결되어 있으며, 제6 박막트랜지스터(T42)의 소스는 제2 데이터 라인(DL2)과 연결되어 있다. At this time, the fifth sub-pixel P41 is connected to the drain of the fifth thin-film transistor T41, and the source of the fifth thin-film transistor T41 is connected to the first data line DL1. The sixth subpixel P42 is connected to the drain of the sixth thin film transistor T42 and the source of the sixth thin film transistor T42 is connected to the second data line DL2.

제4 단위 화소(P4)는 제7 및 8 서브 화소(P43, P44)를 포함하며, 제4 단위 화소(P4)를 중심으로 상부와 하부에 가로방향으로 제4 및 제5 게이트 라인(GL4, GL5)이 형성되어 있다. The fourth unit pixel P4 includes seventh and eighth sub-pixels P43 and P44. The fourth unit pixel P4 includes fourth and fifth gate lines GL4, GL5 are formed.

이때, 제7 서브 화소(P43)은 제7 박막트랜지스터(T43)의 드레인과 연결되어 있으며, 제7 박막트랜지스터(T43)의 소스는 제3 데이터 라인(DL3)과 연결되어 있다. 제8 서브 화소(P44)는 제8 박막트랜지스터(T44)의 드레인과 연결되어 있으며, 제8 박막트랜지스터(T44)의 소스는 제2 데이터 라인(DL2)과 연결되어 있다. At this time, the seventh sub-pixel P43 is connected to the drain of the seventh thin film transistor T43, and the source of the seventh thin film transistor T43 is connected to the third data line DL3. The eighth sub-pixel P44 is connected to the drain of the eighth thin-film transistor T44 and the source of the eighth thin-film transistor T44 is connected to the second data line DL2.

여기서, 제1 및 제2 단위 화소(P1, P2)의 제1 및 제3 서브 화소(P31, 33)와, 제3 및 제4 단위 화소(P3, P4)의 제6 및 제8 서브 화소(P36, P38)는 서로 동일한 극성을 갖으며, 예를 들면, 부극성(-)의 전압일 수 있다. 또한, 제2 및 제5 단위 화소(P2, P5)의 제2 및 제10 서브 화소(P34, P40)와, 제4 및 제6 단위 화소(P4, P6)의 제7 및 제11 서브 화소(P37, P41)는 서로 동일한 극성을 갖으며, 예를 들면, 정극성(+)의 전압일 수 있다. 이와 같은 구조를 제트 인버젼(Z-inversion) 방식이라고 한다.Here, the first and third sub-pixels P31 and 33 of the first and second unit pixels P1 and P2 and the sixth and eighth sub-pixels P3 and P4 of the third and fourth unit pixels P3 and P4 P36, and P38 have the same polarity to each other, and may be, for example, negative (-) voltage. The second and tenth sub-pixels P34 and P40 of the second and fifth unit pixels P2 and P5 and the seventh and eleventh sub-pixels P4 and P6 of the fourth and sixth unit pixels P4 and P6 P37, and P41 have the same polarity to each other, and may be, for example, positive (+) voltage. Such a structure is called a Z-inversion method.

본 발명의 일 실시예에서는 액정패널(110)에 제1 내지 제4 단위 화소(P1 내지 P4)가 반복적으로 배치된다.  In an embodiment of the present invention, the first to fourth unit pixels P1 to P4 are repeatedly arranged in the liquid crystal panel 110. [

게이트 구동부(120)는 타이밍 제어부(140)로부터 제공되는 게이트 제어신호(CONT1)에 응답하여 다수의 게이트라인(GL1 내지 GL(N))에 순차적으로 게이트 신호를 공급한다. 이러한 게이트 신호에 의해 게이트 라인(GL1 내지 GL(N))에 연결된 박막트랜지스터(TFT)가 게이트 라인(GL1 내지 GL(N)) 별로 구동되게 한다.The gate driver 120 sequentially supplies the gate signals to the plurality of gate lines GL1 to GL (N) in response to the gate control signal CONT1 provided from the timing controller 140. [ The thin film transistors TFT connected to the gate lines GL1 to GL (N) are driven for each of the gate lines GL1 to GL (N) by these gate signals.

데이터 구동부(130)는 타이밍 제어부(140)로부터 제공된 데이터 제어신호(CONT2)에 응답하여 수평기간(H1, H2..)마다 1라인 분씩의 데이터 전압을 데이터 라인(DL1 내지 DL(N))에 공급한다. 또한, 데이터 구동부(130)는 타이밍 제어부(140)로부터 제공된 R, G, B 데이터를 아날로그 데이터 전압으로 변환하여 데이터 라인(DL1 내지 DL(N))에 공급한다. The data driver 130 applies a data voltage of one line for each of the horizontal periods H1 and H2 .. to the data lines DL1 to DL (N) in response to the data control signal CONT2 provided from the timing controller 140. [ Supply. The data driver 130 converts the R, G, and B data provided from the timing controller 140 into analog data voltages and supplies them to the data lines DL1 to DL (N).

타이밍 제어부(140)는 외부로부터 제공되는 R, G, B 데이터를 액정패널(110)의 구동에 알맞도록 정렬하여 데이터 구동부(130)에 공급한다. 그리고 외부로부터 제공되는 동기 신호(DCLK, DE, Hsync, Vsync)를 이용하여 데이터 제어신호(CONT2)를 생성하여 데이터 구동부(130)로 제공한다. The timing controller 140 aligns the R, G, and B data provided from the outside to be suitable for driving the liquid crystal panel 110, and supplies the data to the data driver 130. The data driver 130 generates the data control signal CONT2 using the synchronization signals DCLK, DE, Hsync, and Vsync provided from the outside and provides the data control signal CONT2 to the data driver 130.

공통전압 생성부(150)는 DC/DC 컨버터부(미도시)에서 생성된 공급전압(Vdd)을 이용하여 액정패널(110)을 구동시키기 위한 공통전압(Vcom)을 생성한다.The common voltage generator 150 generates the common voltage Vcom for driving the liquid crystal panel 110 using the supply voltage Vdd generated by the DC / DC converter unit (not shown).

상기와 같은 이하, 도 4 내지 도 7을 참조하여 본 발명의 일 실시예에 따른 액정표시장치의 구동방법에 대해 설명하기로 한다.Hereinafter, a method of driving a liquid crystal display according to an embodiment of the present invention will be described with reference to FIGS. 4 to 7. FIG.

도 6은 본 발명의 일 실시예에 따른 N번째 프레임에 화소에 인가되는 도트 패턴(dot pattern)의 극성을 나타낸 도면이고, 도 7은 본 발명의 일 실시예에 따른 (N+1)번째 프레임에 인가되는 도트 패턴(dot pattern)의 극성을 나타낸 도면이다.6 is a diagram illustrating a polarity of a dot pattern applied to a pixel in an Nth frame according to an exemplary embodiment of the present invention. The dot pattern of FIG.

먼저, 도 5에 도시된 바와 같이, 본 발명의 일 실시예에 따른 액정패널(110)에는 제1 내지 제4 단위 화소(P1 내지 P4)를 반복적으로 배치한다. First, as shown in FIG. 5, first to fourth unit pixels P1 to P4 are repeatedly arranged in a liquid crystal panel 110 according to an embodiment of the present invention.

그리고, 타이밍 제어부(140)에서 제공되는 게이트 제어 신호(CONT1)에 따라 게이트 구동부(120)는 게이트 신호를 제2 게이트 라인(GL2)에 공급하여 제2 게이트 라인(GL2)에 연결된 제1, 제4 및 제9 박막트랜지스터(T31, T34, T39)를 턴 온시킨다. The gate driver 120 supplies a gate signal to the second gate line GL2 in accordance with the gate control signal CONT1 provided by the timing controller 140 and supplies the first and second gate lines GL1 and GL2, 4 and the ninth thin film transistors T31, T34, T39.

그러면, 타이밍 제어부(140)로부터 제공된 데이터 제어신호(CONT2)에 응답하여 수평기간(H1, H2..)마다 1라인 분씩의 데이터 전압을 데이터 라인(DL1 내지 DL4)에 공급하여 제1, 제4 및 제9 박막트랜지스터(T31, T34, T39)에 연결된 제1, 제4 및 제9 서브 화소(P31, P34, P39)에 각각 데이터 전압을 충전한다. 이때, 제1, 제4 및 제9 서브 화소(P31, P34, P39)에는 예를 들면, 부극성(-) 전압이 각각 충전된다. In response to the data control signal CONT2 provided from the timing controller 140, the data lines DL1 to DL4 are supplied with the data voltages for one line for each of the horizontal periods H1 and H2 .., And the ninth sub-pixels P31, P34 and P39 connected to the ninth thin film transistors T31, T34 and T39, respectively. At this time, the first, fourth, and ninth sub-pixels P31, P34, and P39 are charged with, for example, negative (-) voltages.

그 다음, 게이트 구동부(120)는 게이트 신호를 제3 게이트 라인(GL3)에 공급하여 제3 게이트 라인(GL3)에 연결된 제2, 제3 및 제10 박막트랜지스터(T32, T33, T40)를 턴 온시킨다. 그러면, 제2, 제3 및 제10 박막트랜지스터(T32, T33, T40)에 연결된 제2, 제3 및 제10 서브 화소(P32, P33, P40)에 각각 데이터 전압을 충전한다. 이때, 제2, 제3 및 제10 서브 화소(P32, P33, P40)에 예를 들면, 정극성(+) 전압이 각각 충전된다.Next, the gate driver 120 supplies the gate signal to the third gate line GL3 to turn on the second, third and tenth TFTs T32, T33 and T40 connected to the third gate line GL3 Turn on. Then, the data voltages are respectively charged into the second, third and tenth sub-pixels P32, P33 and P40 connected to the second, third and tenth TFTs T32, T33 and T40. At this time, for example, the positive (+) voltage is charged in each of the second, third and tenth sub-pixels P32, P33 and P40.

여기서, 제4 및 제5 게이트 라인에 연결되어 있는 박막트랜지스터들은 제2 및 제3 게이트 라인에 연결되어 있는 박막트랜지스터들과 반대로 동작한다. Here, the thin film transistors connected to the fourth and fifth gate lines operate as opposed to the thin film transistors connected to the second and third gate lines.

좀 더 자세하게 설명하면, 게이트 구동부(120)는 게이트 신호를 제4 게이트 라인(GL4)에 공급하여 제4 게이트 라인(GL2)에 연결된 제6, 제7 및 제12 박막트랜지스터(T36, T37, T42)를 턴 온시킨다. 그러면, 제6, 제7 및 제12 박막트랜지스터(T36, T37, T42)에 연결된 제6, 제7 및 제12 서브 화소(P36, P37, P42)에 각각 데이터 전압을 충전한다. 이때, 제6, 제7 및 제12 서브 화소(P36, P37, P42)에는 예를 들면, 부극성(-) 전압이 각각 충전된다. More specifically, the gate driver 120 supplies the gate signal to the fourth gate line GL4 and the sixth, seventh, and twelfth thin film transistors T36, T37, and T42 connected to the fourth gate line GL2. ). Then, the data voltages are respectively charged in the sixth, seventh and twelfth sub-pixels P36, P37 and P42 connected to the sixth, seventh and twelfth thin film transistors T36, T37 and T42. At this time, for example, negative (-) voltages are charged in the sixth, seventh and twelfth sub-pixels P36, P37 and P42.

이어서, 게이트 구동부(120)는 게이트 신호를 제5 게이트 라인(GL5)에 공급하여 제5 게이트 라인(GL5)에 연결된 제5, 제8 및 제11 박막트랜지스터(T35, T38, T41)를 턴 온시킨다. 그러면, 제5, 제8 및 제11 박막트랜지스터(T35, T38, T41)에 연결된 제5, 제8 및 제11 서브 화소(P35, P38, P41)에 각각 데이터 전압을 충전한다. 이때, 제5, 제8 및 제11 서브 화소(P35, P38, P41)에는 예를 들면, 정극성(+) 전압이 각각 충전된다. The gate driver 120 supplies the gate signal to the fifth gate line GL5 to turn on the fifth, eighth, and eleventh thin film transistors T35, T38, and T41 connected to the fifth gate line GL5. . Then, the data voltages are respectively charged in the fifth, eighth and eleventh sub-pixels P35, P38 and P41 connected to the fifth, eighth and eleventh thin film transistors T35, T38 and T41. At this time, for example, the positive (+) voltage is charged in each of the fifth, eighth, and eleventh sub-pixels P35, P38, and P41.

상기와 같이, 본 발명의 일 실시예에서는 도 5에서와 같이, 단위 화소를 제1 및 제2 서브 화소로 나누고, 단위 화소의 상부와 하부에 각각 제1 및 제2 서브 화소와 연결되는 게이트 라인을 배치함으로써 도 6 및 도 7에서와 같이, 도트 패턴 구동시 한 프레임의 제1 내지 제4 수평라인(L1 내지 L4)에서 적(R), 녹(G), 청(B)색은 각각 서로 동일한 극성을 갖도록 구현된다. 5, a unit pixel is divided into a first sub-pixel and a second sub-pixel, and a gate line connected to the first and second sub- The red (R), green (G), and blue (B) colors in the first to fourth horizontal lines (L1 to L4) of one frame at the time of driving the dot pattern as shown in FIG. 6 and FIG. And is implemented to have the same polarity.

도 6에 도시된 바와 같이, N번째 프레임 내에서 제1 수평 라인(L1)의 제1 내지 제3 서브 화소에는 순차적으로 정극성(+), 부극성(-), 정극성(+)의 전압을 인가하고, 제4 내지 제6 서브 화소에는 데이터 전압을 인가하지 않은 상태이고, 제7 내지 제9 서브 화소에는 정극성(+),부극성(-), 정극성(+)의 전압을 인가하며, 제10 내지 제12 서브 화소에는 데이터 전압을 인가하지 않은 상태이다.6, voltages of positive (+), negative (-) and positive (+) are sequentially applied to the first to third sub-pixels of the first horizontal line L1 in the Nth frame, (+), Negative (-), and positive (+) voltages are applied to the seventh to ninth sub-pixels, while the data voltages are not applied to the fourth to sixth sub- And the data voltage is not applied to the 10th to 12th sub-pixels.

또한, 제2 수평 라인(L2)의 제1 내지 제3 서브 화소에는 데이터 전압을 인가하지 않은 상태이고, 제4 내지 제6 서브 화소에는 순차적으로 정극성(+), 부극성(-), 정극성(+)의 전압을 인가하고, 제7 내지 제9 서브 화소에는 데이터 전압을 인가하지 않은 상태이며, 제10 내지 제12 서브 화소에는 순차적으로 정극성(+), 부극성(-), 정극성(+)의 전압을 인가한다.Further, the data voltages are not applied to the first to third sub-pixels of the second horizontal line L2, and the fourth to sixth sub-pixels are sequentially supplied with the positive (+), negative (-), (-), negative (-), negative (-), and negative (-) voltages are sequentially applied to the tenth to twelfth sub-pixels in a state in which no voltage is applied to the seventh to ninth sub- A voltage of positive polarity is applied.

여기서, 제3 및 제4 수평라인(L3, L4)은 각각 제1 및 제2 수평라인(L1, L2)과 동일하게 데이터 전압이 인가된다. Here, the data voltages are applied to the third and fourth horizontal lines L3 and L4 in the same manner as the first and second horizontal lines L1 and L2, respectively.

도 7에 도시된 바와 같이, (N+1) 번째 프레임 내에서 제1 수평 라인(L1)의 제1 내지 제3 서브 화소에는 순차적으로 부극성(-), 정극성(+), 부극성(-)의 전압을 인가하고, 제4 내지 제6 서브 화소에는 데이터 전압을 인가하지 않은 상태이고, 제7 내지 제9 서브 화소에는 부극성(-), 정극성(+), 부극성(-)의 전압을 인가하며, 제10 내지 제12 서브 화소에는 데이터 전압을 인가하지 않은 상태이다.As shown in FIG. 7, in the (N + 1) th frame, the first to third sub-pixels of the first horizontal line L1 sequentially have negative (-), positive (+), negative -), the data voltages are not applied to the fourth to sixth sub-pixels, and the negative (-), positive (+), negative (-) and negative And no data voltage is applied to the 10th to 12th sub-pixels.

또한, 제2 수평 라인(L2)의 제1 내지 제3 서브 화소에는 데이터 전압을 인가하지 않은 상태이고, 제4 내지 제6 서브 화소에는 순차적으로 부극성(-), 정극성(+), 부극성(-)의 전압을 인가하고, 제7 내지 제9 서브 화소에는 데이터 전압을 인가하지 않은 상태이며, 제10 내지 제12 서브 화소에는 순차적으로 부극성(-), 정극성(+), 부극성(-)의 전압을 인가한다.In addition, data voltages are not applied to the first to third sub-pixels of the second horizontal line L2, and the negative (-), positive (+), and negative (-), positive (+), negative (-), and negative (-) voltages are applied to the seventh to ninth sub-pixels and the data voltages are not applied to the seventh to ninth sub- Apply a voltage of polarity (-).

여기서, 제3 및 제4 수평라인(L3, L4)은 각각 제1 및 제2 수평라인(L1, L2)과 동일하게 데이터 전압이 인가된다. Here, the data voltages are applied to the third and fourth horizontal lines L3 and L4 in the same manner as the first and second horizontal lines L1 and L2, respectively.

또한, 본 발명의 일 실시예에서는 단위 화소를 제1 및 제2 서브 화소로 나누고, 단위 화소의 상부와 하부에 각각 제1 및 제2 서브 화소와 연결되는 게이트 라인을 배치함으로써 한 프레임 내에서 수직 라인 간 적(R), 녹(G), 청(B)색의 극성이 동일하도록 구현된다. 따라서, 도 6 및 도 7과 같은 도트 패턴 구동시 고개를 양쪽으로 흔들 경우, 수직 무라(mura)의 발생을 최소화 할 수 있다In an embodiment of the present invention, a unit pixel is divided into a first sub pixel and a second sub pixel, and a gate line connected to the first and second sub pixels is arranged on the upper and lower sides of the unit pixel, (R), green (G), and blue (B) colors are the same. Therefore, when the head pattern is wobbled in both directions when driving the dot pattern as shown in Figs. 6 and 7, generation of vertical mura can be minimized

아울러, 본 발명의 일 실시예에서는 수직 무라의 발생을 최소화 시키기 위해 프레임 메모리를 사용하여 패턴 인식 알고리즘을 사용하는 종래 기술과 달리, 프레임 메모리의 사용 없이 화소의 배치의 변경만으로 액정패널을 도트 인버젼 방식으로 구동시킬 수 있으며, 또한, 제조 비용을 절감할 수 있다.In addition, unlike the prior art in which a pattern recognition algorithm is used to minimize the occurrence of vertical irregularities, in an embodiment of the present invention, a liquid crystal panel is dot- And the manufacturing cost can be reduced.

110: 액정패널 120: 게이트 구동부
130: 데이터 구동부 140: 타이밍 컨트롤러
150: 공통전압 생성부 110: liquid crystal panel 120: gate driver
130: Data driver 140: Timing controller
150: common voltage generator

Claims (19)

수직방향으로 형성된 다수의 데이터 라인, 상기 다수의 데이터 라인과 교차하도록 이격 거리를 갖고 형성된 제1 및 제2 게이트 라인, 상기 제2 게이트 라인의 하부에 형성된 제3 게이트 라인, 상기 제3 게이트 라인과 이격 거리를 갖도록 형성된 제4 게이트 라인, 상기 제1 및 제2 게이트 라인 사이에 배치되며, 제1 및 제2 서브 화소를 포함하는 다수의 제1 화소, 상기 제3 및 제4 게이트 라인 사이에 배치되며, 제1 및 제2 서브 화소를 포함하는 다수의 제2 화소를 포함하는 액정패널;
상기 액정패널을 구동하기 위한 다수의 제어 신호를 생성하는 타이밍 제어부;
상기 타이밍 제어부로터 제공되는 제어 신호에 의해 상기 다수의 데이터 라인을 구동시키는 다수의 데이터 구동부; 및
상기 타이밍 제어부로터 제공되는 제어 신호에 의해 상기 다수의 게이트 라인을 구동시키는 다수의 게이트 구동부를 포함하며,
상기 제1 게이트 라인에는 홀수번째 제1 화소들의 상기 제1 서브 화소들과 연결되는 제1 박막트랜지스터가 연결되어 있고, 짝수번째 제1 화소들의 상기 제2 서브 화소들과 연결되는 제2 박막트랜지스터가 연결되며,
상기 제2 게이트 라인에는 홀수번째 제1 화소들의 상기 제2 서브 화소들과 연결되는 제3 박막트랜지스터가 연결되어 있고, 짝수번째 제1 화소들의 상기 제1 서브 화소들과 연결되는 제4 박막트랜지스터가 연결되고,
상기 제3 게이트 라인에는 홀수번째 제2 화소들의 상기 제2 서브 화소들과 연결되는 제5 박막트랜지스터가 연결되어 있고, 짝수번째 제2 화소들의 상기 제1 서브 화소들과 연결되는 제6 트랜지스터가 연결되고,
상기 제4 게이트 라인에는 홀수번째 제2 화소들의 상기 제1 서브 화소들과 연결되는 제7 박막트랜지스터가 연결되어 있고, 짝수번째 제2 화소들의 상기 제2 서브 화소들과 연결되는 제8 박막트랜지스터가 연결되고,
상기 제1 화소들의 상기 제1 서브 화소들과 상기 제2 화소들의 상기 제1 서브 화소들은 동일 열에 배치되고,
상기 제1 화소들의 상기 제2 서브 화소들과 상기 제2 화소들의 상기 제2 서브 화소들은 동일 열에 배치되는 것을 특징으로 하는 액정표시장치.A plurality of data lines formed in a vertical direction, first and second gate lines formed so as to intersect with the plurality of data lines, a third gate line formed at a lower portion of the second gate line, A plurality of first pixels arranged between the first and second gate lines and including first and second sub-pixels, a second gate line arranged between the third and fourth gate lines, A liquid crystal panel including a plurality of second pixels including first and second sub-pixels;
A timing controller for generating a plurality of control signals for driving the liquid crystal panel;
A plurality of data drivers driving the plurality of data lines by a control signal provided to the timing control unit rotor; And
And a plurality of gate drivers for driving the plurality of gate lines by a control signal provided to the timing control unit rotor,
A first thin film transistor connected to the first sub pixels of the odd-numbered first pixels is connected to the first gate line, and a second thin film transistor connected to the second sub pixels of the even- Connected,
A third thin film transistor connected to the second sub pixels of the odd-numbered first pixels is connected to the second gate line, and a fourth thin film transistor connected to the first sub pixels of the even- Connected,
The fifth transistor connected to the second sub-pixels of the odd-numbered second pixels is connected to the third gate line, and the sixth transistor connected to the first sub-pixels of the second- And,
A seventh thin film transistor connected to the first sub-pixels of odd-numbered second pixels is connected to the fourth gate line, and an eighth thin film transistor connected to the second sub-pixels of the even- Connected,
The first sub-pixels of the first pixels and the first sub-pixels of the second pixels are arranged in the same column,
Wherein the second sub-pixels of the first pixels and the second sub-pixels of the second pixels are arranged in the same column. 제1항에 있어서,
상기 홀수번째 제1 화소들의 상기 제1 서브 화소들과 상기 짝수번째 제1 화소들의 상기 제1 서브 화소들은 서로 동일한 극성을 갖는 것을 특징으로 하는 액정표시장치.The method according to claim 1,
And the first sub-pixels of the odd-numbered first pixels and the first sub-pixels of the even-numbered first pixels have the same polarity. 제1항에 있어서,
상기 홀수번째 제1 화소들의 상기 제2 서브 화소들과 상기 짝수번째 제1 화소들의 상기 제2 서브 화소들은 서로 동일한 극성을 갖는 것을 특징으로 하는 액정표시장치.The method according to claim 1,
And the second sub-pixels of the odd-numbered first pixels and the second sub-pixels of the even-numbered first pixels have the same polarity. 제1항에 있어서,
상기 홀수번째 제2 화소들의 상기 제1 서브 화소들과 상기 짝수번째 제2 화소들의 상기 제1 서브 화소들은 서로 동일한 극성을 갖는 것을 특징으로 하는 액정표시장치.The method according to claim 1,
And the first sub-pixels of the odd-numbered second pixels and the first sub-pixels of the even-numbered second pixels have the same polarity. 제1항에 있어서,
상기 홀수번째 제2 화소들의 상기 제2 서브 화소들과 상기 짝수번째 제2 화소들의 상기 제2 서브 화소들은 서로 동일한 극성을 갖는 것을 특징으로 하는 액정표시장치.The method according to claim 1,
And the second sub-pixels of the odd-numbered second pixels and the second sub-pixels of the even-numbered second pixels have the same polarity. 제1항에 있어서,
상기 홀수번째 제1 화소들의 상기 제1 서브 화소들과 상기 짝수번째 제1 화소들의 상기 제1 서브 화소들은 상기 홀수번째 제2 화소들의 상기 제2 서브 화소들과 상기 짝수번째 제2 화소들의 상기 제2 서브 화소들과 서로 동일한 극성을 갖는 것을 특징으로 하는 액정표시장치.The method according to claim 1,
And the first sub-pixels of the odd-numbered first pixels and the first sub-pixels of the even-numbered first pixels are connected to the second sub-pixels of the odd- The sub-pixels having the same polarity as the sub-pixels. 제1항에 있어서,
상기 홀수번째 제1 화소들의 상기 제2 서브 화소들과 상기 짝수번째 제1 화소들의 상기 제2 서브 화소들은 상기 홀수번째 제2 화소들의 상기 제1 서브 화소들과 상기 짝수번째 제2 화소들의 상기 제1 서브 화소들과 서로 동일한 극성을 갖는 것을 특징으로 하는 액정표시장치.The method according to claim 1,
And the second sub-pixels of the odd-numbered first pixels and the second sub-pixels of the even-numbered first pixels are connected to the first sub-pixels of the odd-numbered second pixels and the second sub- The sub-pixels having the same polarity as the sub-pixels. 제1항에 있어서,
상기 다수의 제1 화소들과 상기 다수의 제2 화소들은 서로 반대의 극성을 갖는 것을 특징으로 하는 액정표시장치.The method according to claim 1,
Wherein the plurality of first pixels and the plurality of second pixels have opposite polarities. 제1항에 있어서,
상기 다수의 제1 및 제2 화소들은 도트 인버젼 구동을 하는 것을 특징으로 하는 액정표시장치.The method according to claim 1,
Wherein the plurality of first and second pixels perform dot inversion driving. 수직방향으로 형성된 다수의 데이터 라인, 상기 다수의 데이터 라인과 교차하도록 이격 거리를 갖고 형성된 제1 및 제2 게이트 라인, 상기 제2 게이트 라인의 하부에 형성된 제3 게이트 라인, 상기 제3 게이트 라인과 이격 거리를 갖도록 형성된 제4 게이트 라인, 상기 제1 및 제2 게이트 라인 사이에 배치되며, 제1 및 제2 서브 화소를 포함하는 다수의 제1 화소, 상기 제3 및 제4 게이트 라인 사이에 배치되며, 제1 및 제2 서브 화소를 포함하는 다수의 제2 화소를 포함하며, 상기 제1 게이트 라인에는 홀수번째 제1 화소들의 상기 제1 서브 화소들과 연결되는 제1 박막트랜지스터가 연결되어 있고, 짝수번째 제1 화소들의 상기 제2 서브 화소들과 연결되는 제2 박막트랜지스터가 연결되며, 상기 제2 게이트 라인에는 홀수번째 제1 화소들의 상기 제2 서브 화소들과 연결되는 제3 박막트랜지스터가 연결되어 있고, 짝수번째 제1 화소들의 상기 제1 서브 화소들과 연결되는 제4 박막트랜지스터가 연결되고, 상기 제3 게이트 라인에는 홀수번째 제2 화소들의 상기 제2 서브 화소들과 연결되는 제5 박막트랜지스터가 연결되어 있고, 짝수번째 제2 화소들의 상기 제1 서브 화소들과 연결되는 제6 트랜지스터가 연결되고, 상기 제4 게이트 라인에는 홀수번째 제2 화소들의 상기 제1 서브 화소들과 연결되는 제7 박막트랜지스터가 연결되어 있고, 짝수번째 제2 화소들의 상기 제2 서브 화소들과 연결되는 제8 박막트랜지스터가 연결되는 액정패널을 제공하는 단계;
게이트 구동부에서 출력되는 게이트 신호를 상기 제1 게이트 라인에 인가하는 단계;
상기 제1 게이트 라인에 연결된 상기 제1 및 제2 박막트랜지스터를 턴 온시켜 상기 서브 화소들에 데이터 구동부로부터 제공되는 해당 데이터 전압을 충전하는 단계;
상기 게이트 신호를 상기 제2 게이트 라인에 인가하는 단계;
상기 제2 게이트 라인에 연결된 상기 제3 및 제4 박막트랜지스터를 턴 온시켜 상기 서브 화소들에 데이터 구동부로부터 제공되는 해당 데이터 전압을 충전하는 단계;
상기 게이트 신호를 상기 제3 게이트 라인에 인가하는 단계;
상기 제2 게이트 라인에 연결된 상기 제5 및 제6 박막트랜지스터를 턴 온시켜 상기 서브 화소들에 데이터 구동부로터 제공되는 해당 데이터 전압을 충전하는 단계;
상기 게이트 신호를 상기 제4 게이트 라인에 인가하는 단계; 및
상기 제4 게이트 라인에 연결된 상기 제7 및 제8 박막트랜지스터를 턴 온시켜 상기 서브 화소들에 데이터 구동부로터 제공되는 해당 데이터 전압을 충전하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 구동방법.A plurality of data lines formed in a vertical direction, first and second gate lines formed so as to intersect with the plurality of data lines, a third gate line formed at a lower portion of the second gate line, A plurality of first pixels arranged between the first and second gate lines and including first and second sub-pixels, a second gate line arranged between the third and fourth gate lines, And a plurality of second pixels including first and second sub-pixels, wherein a first thin film transistor connected to the first sub-pixels of odd-numbered first pixels is connected to the first gate line And a second thin film transistor connected to the second sub-pixels of the first even-numbered pixels is connected to the second sub-pixel, and the second gate line is connected to the second sub- And a fourth thin film transistor connected to the first sub-pixels of even-numbered first pixels is connected, and the third gate line is connected to the second sub-pixel of the odd-numbered second pixels Numbered second pixels are connected to a sixth transistor connected to the first sub-pixels of the even-numbered second pixels, and the fourth gate line is connected to the fifth thin- Providing a liquid crystal panel in which a seventh thin film transistor connected to one subpixel is connected and an eighth thin film transistor connected to the second subpixels of even second pixels is connected;
Applying a gate signal output from the gate driver to the first gate line;
Turning on the first and second thin film transistors connected to the first gate line to charge the corresponding data voltage supplied from the data driver to the sub-pixels;
Applying the gate signal to the second gate line;
Turning on the third and fourth TFTs connected to the second gate line to charge the corresponding data voltage supplied from the data driver to the sub-pixels;
Applying the gate signal to the third gate line;
Turning on the fifth and sixth TFTs connected to the second gate line to charge the corresponding data voltage provided to the data driver to the sub-pixels;
Applying the gate signal to the fourth gate line; And
And turning on the seventh and eighth thin film transistors connected to the fourth gate line to charge the corresponding data voltage supplied to the data driving unit rotor to the sub-pixels. 제10항에 있어서,
상기 홀수번째 제1 화소들의 상기 제1 서브 화소들과 상기 짝수번째 제1 화소들의 상기 제1 서브 화소들은 서로 동일한 극성을 갖는 것을 특징으로 하는 액정표시장치의 구동방법.11. The method of claim 10,
And the first sub-pixels of the odd-numbered first pixels and the first sub-pixels of the even-numbered first pixels have the same polarity to each other. 제10항에 있어서,
상기 홀수번째 제1 화소들의 상기 제2 서브 화소들과 상기 짝수번째 제1 화소들의 상기 제2 서브 화소들은 서로 동일한 극성을 갖는 것을 특징으로 하는 액정표시장치의 구동방법.11. The method of claim 10,
And the second sub-pixels of the odd-numbered first pixels and the second sub-pixels of the even-numbered first pixels have the same polarity to each other. 제10항에 있어서,
상기 홀수번째 제2 화소들의 상기 제1 서브 화소들과 상기 짝수번째 제2 화소들의 상기 제1 서브 화소들은 서로 동일한 극성을 갖는 것을 특징으로 하는 액정표시장치의 구동방법.11. The method of claim 10,
And the first sub-pixels of the odd-numbered second pixels and the first sub-pixels of the even-numbered second pixels have the same polarity. 제10항에 있어서,
상기 홀수번째 제2 화소들의 상기 제2 서브 화소들과 상기 짝수번째 제2 화소들의 상기 제2 서브 화소들은 서로 동일한 극성을 갖는 것을 특징으로 하는 액정표시장치의 구동방법.11. The method of claim 10,
And the second sub-pixels of the odd-numbered second pixels and the second sub-pixels of the even-numbered second pixels have the same polarity. 제10항에 있어서,
상기 홀수번째 제1 화소들의 상기 제1 서브 화소들과 상기 짝수번째 제1 화소들의 상기 제1 서브 화소들은 상기 홀수번째 제2 화소들의 상기 제2 서브 화소들과 상기 짝수번째 제2 화소들의 상기 제2 서브 화소들과 서로 동일한 극성을 갖는 것을 특징으로 하는 액정표시장치의 구동방법.11. The method of claim 10,
And the first sub-pixels of the odd-numbered first pixels and the first sub-pixels of the even-numbered first pixels are connected to the second sub-pixels of the odd- The sub-pixels having the same polarity as the sub-pixels. 제10항에 있어서,
상기 홀수번째 제1 화소들의 상기 제2 서브 화소들과 상기 짝수번째 제1 화소들의 상기 제2 서브 화소들은 상기 홀수번째 제2 화소들의 상기 제1 서브 화소들과 상기 짝수번째 제2 화소들의 상기 제1 서브 화소들과 서로 동일한 극성을 갖는 것을 특징으로 하는 액정표시장치의 구동방법.11. The method of claim 10,
And the second sub-pixels of the odd-numbered first pixels and the second sub-pixels of the even-numbered first pixels are connected to the first sub-pixels of the odd-numbered second pixels and the second sub- The sub-pixels having the same polarity as the sub-pixels. 제10항에 있어서,
상기 다수의 제1 화소들과 상기 다수의 제2 화소들은 서로 반대의 극성을 갖는 것을 특징으로 하는 액정표시장치의 구동방법.11. The method of claim 10,
Wherein the plurality of first pixels and the plurality of second pixels have polarities opposite to each other. 제10항에 있어서,
상기 다수의 제1 및 제2 화소들은 도트 인버젼 구동을 하는 것을 특징으로 하는 액정표시장치의 구동방법.11. The method of claim 10,
Wherein the plurality of first and second pixels perform dot inversion driving. 제1항에 있어서,
상기 제1 화소들의 상기 제1 서브 화소와 상기 제2 서브 화소는 상기 다수의 데이터 라인 중 서로 상이한 상기 데이터 라인에 연결되고,
상기 제2 화소들의 상기 제1 서브 화소와 상기 제2 서브 화소는 상기 다수의 데이터 라인 중 서로 상이한 상기 데이터 라인에 연결되는 것을 특징으로 하는 액정표시장치.The method according to claim 1,
The first sub-pixel and the second sub-pixel of the first pixels are connected to the different data lines among the plurality of data lines,
And the first sub-pixel and the second sub-pixel of the second pixels are connected to the different data lines among the plurality of data lines.
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