KR102208397B1 - Gate driver of display device - Google Patents
Gate driver of display device Download PDFInfo
- Publication number
- KR102208397B1 KR102208397B1 KR1020140100675A KR20140100675A KR102208397B1 KR 102208397 B1 KR102208397 B1 KR 102208397B1 KR 1020140100675 A KR1020140100675 A KR 1020140100675A KR 20140100675 A KR20140100675 A KR 20140100675A KR 102208397 B1 KR102208397 B1 KR 102208397B1
- Authority
- KR
- South Korea
- Prior art keywords
- node
- gate
- channel
- pull
- output
- Prior art date
Links
- 238000000034 method Methods 0.000 claims description 11
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 claims description 7
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 claims description 5
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 claims description 4
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 claims description 4
- 239000010409 thin film Substances 0.000 abstract description 8
- 239000004973 liquid crystal related substance Substances 0.000 description 24
- 238000010586 diagram Methods 0.000 description 15
- 239000000758 substrate Substances 0.000 description 7
- 101100313728 Vitis vinifera VINST1 gene Proteins 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 102100040858 Dual specificity protein kinase CLK4 Human genes 0.000 description 2
- 101000749298 Homo sapiens Dual specificity protein kinase CLK4 Proteins 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 102100040856 Dual specificity protein kinase CLK3 Human genes 0.000 description 1
- 101000749304 Homo sapiens Dual specificity protein kinase CLK3 Proteins 0.000 description 1
- 210000002858 crystal cell Anatomy 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1345—Conductors connecting electrodes to cell terminals
- G02F1/13454—Drivers integrated on the active matrix substrate
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3648—Control of matrices with row and column drivers using an active matrix
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Nonlinear Science (AREA)
- General Physics & Mathematics (AREA)
- Crystallography & Structural Chemistry (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- Mathematical Physics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Optics & Photonics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Ceramic Engineering (AREA)
- Theoretical Computer Science (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
본 발명은 GIP(gate in panel)의 4채널을 구성하기 위해 필요한 박막트랜지스터의 개수를 줄여 베젤 사이즈를 줄일 수 있는 디스플레이 장치의 게이트 드라이버에 관한 것이다.
본 발명의 실시 예에 따른 디스플레이 장치의 게이트 드라이버는, GIP(Gate In Panel) 방식의 게이트 드라이버에 있어서, 디스플레이 패널에 형성된 복수의 게이트 라인에 게이트 구동 신호를 순차적으로 공급하는 복수의 채널을 포함하고, 하나의 Q노드를 2채널이 공유하여 하이(high) 게이트 구동 신호를 출력하고, 하나의 QB노드를 4채널이 공유하여 로우(low) 게이트 구동 신호를 출력한다.The present invention relates to a gate driver of a display device capable of reducing a bezel size by reducing the number of thin film transistors required to configure 4 channels of a GIP (gate in panel).
A gate driver of a display device according to an embodiment of the present invention is a gate driver of a GIP (Gate In Panel) type, and includes a plurality of channels sequentially supplying a gate driving signal to a plurality of gate lines formed on the display panel. , Two channels share one Q node to output a high gate driving signal, and four channels share one QB node to output a low gate driving signal.
Description
본 발명은 게이트 드라이버에 관한 것으로, 특히 GIP(gate in panel)의 4채널을 구성하기 위해 필요한 박막트랜지스터의 개수를 줄여 베젤 사이즈를 줄일 수 있는 디스플레이 장치의 게이트 드라이버에 관한 것이다.The present invention relates to a gate driver, and more particularly, to a gate driver of a display device capable of reducing a bezel size by reducing the number of thin film transistors required to configure four channels of a gate in panel (GIP).
이동통신 단말기, 노트북 컴퓨터와 같은 각종 휴대용 전자기기가 발전함에 따라 이에 적용할 수 있는 평판 디스플레이 장치(Flat Panel Display Device)에 대한 요구가 점차 증대되고 있다.As various portable electronic devices such as mobile communication terminals and notebook computers are developed, the demand for a flat panel display device that can be applied thereto is gradually increasing.
평판 디스플레이 장치로는 디스플레이 장치(LCD: Liquid Crystal Display apparatus), 플라즈마 디스플레이 패널(PDP: Plasma Display Panel), 전계 방출 디스플레이 장치(FED: Field Emission Display apparatus), 유기발광 다이오드 디스플레이 장치(OLED: Organic Light Emitting Diode Display apparatus) 등이 연구되고 있다.Flat panel display devices include a liquid crystal display apparatus (LCD), a plasma display panel (PDP), a field emission display apparatus (FED), and an organic light emitting diode display (OLED). Emitting Diode Display apparatus), etc. are being studied.
이러한 평판 디스플레이 장치 중에서, 액정 디스플레이 장치는 양산 기술, 구동수단의 용이성, 고화질, 저전력 소비 및 대화면 구현의 장점으로 적용 분야가 확대되고 있다.Among these flat panel display devices, the liquid crystal display device is expanding its application fields due to the advantages of mass production technology, ease of driving means, high quality, low power consumption, and large screen realization.
도 1은 종래 기술에 따른 디스플레이 장치를 간략히 나타내는 도면이다.1 is a diagram schematically illustrating a display device according to the prior art.
도 1을 참조하면, 액정 디스플레이 장치는 입력되는 영상 신호에 따라 화소(pixel) 별로 광 투과율을 조절함으로써 화상을 표시하게 된다. 이를 위해, 디스플레이 장치는 액정셀들이 매트릭스 형태로 배열된 액정 패널(10)과, 액정 패널(10)에 광을 공급하기 위한 백라이트 유닛(미도시)과, 상기 액정 패널(10) 및 백라이트를 구동시키기 위한 구동 회로부를 포함하여 이루어진다.Referring to FIG. 1, the liquid crystal display device displays an image by adjusting light transmittance for each pixel according to an input image signal. To this end, the display device drives the
액정 패널(10)은 화상이 디스플레이 되는 액티브 영역(20)과, 비 표시 영역으로써 게이트 드라이버(60) 및 데이터 패드가 형성된 패드 영역(30)을 포함한다.The
상기 구동 회로부는 타이밍 컨트롤러, 데이터 드라이버(50) 및 게이트 드라이버(60)를 포함한다. 패드 영역(30)의 상단부(또는 하단부)에는 데이터 패드(40)가 형성되고, 데이터 드라이버(50)는 PCB(Printed Circuit Board) 또는 COF(chip on film)에 형성될 수 있으며, FPC(flexible printed circuit)를 통해 데이터 패드(40)와 연결될 수 있다.The driving circuit unit includes a timing controller, a
게이트 드라이버(60)는 각 화소에 형성된 박막 트랜지스터(TFT: Thin Film Transistor)를 턴온(turn-on) 시키기 위한 스캔 신호(게이트 구동 신호)를 복수의 게이트 라인들 각각에 순차적으로 공급한다. 이를 통해, 액정 패널(10)의 화소들을 순차적으로 구동시킨다.The
이를 위해, 게이트 드라이버는 쉬프트 레지스터 및 쉬프트 레지스터의 출력신호를 박막 트랜지스터의 구동에 적합한 스윙 폭으로 변환하기 위한 레벨 쉬프터를 포함하는 복수의 게이트 드라이버를 포함하여 구성된다.To this end, the gate driver includes a plurality of gate drivers including a shift register and a level shifter for converting an output signal of the shift register into a swing width suitable for driving a thin film transistor.
아몰퍼스 실리콘(a-Si)을 이용하여 액정 패널(10)의 하부 기판(TFT 어레이 기판) 상에 박막 트랜지스터(TFT)를 형성함과 아울러, 게이트 드라이버(60)를 액정 패널에 집적화시키는 방식, 즉, 액정 패널에 게이트 드라이버(60)를 내장시키는 GIP(Gate In Panel) 방식이 적용되고 있다. 이때, 게이트 드라이버(60)는 TFT 어레이 기판의 패드 영역 좌우측에 GIP 방식으로 형성될 수 있다.A method of forming a thin film transistor (TFT) on the lower substrate (TFT array substrate) of the
도 2는 종래 기술에 따른 GIP 중에서 4개 채널을 나타내는 도면이고, 도 3은 종래 기술에 디스플레이 장치의 따른 GIP 회로를 나타내는 도면이다.2 is a diagram illustrating four channels of GIP according to the prior art, and FIG. 3 is a diagram illustrating a GIP circuit according to a display device according to the prior art.
도 2 및 도 3을 참조하면, 도 2를 참조하면, 종래 기술에 따른 GIP 방식의 게이트 드라이버(60)는 스캔 신호를 생성하여 게이트 라인 각각에 공급하는 복수의 스테이지를 포함하여 구성된다. 복수의 스테이지 각각이 게이트 드라이버의 채널이 된다.2 and 3, referring to FIG. 2, the GIP
GIP 방식의 게이트 드라이버(60)는 복수의 채널을 통해 게이트 라인들에 스캔 신호를 공급한다. 게이트 드라이버(60)의 전체 채널은 2개 채널 단위로 QB노드를 공유하고, 각각의 채널 개별적으로 Q 노드를 가지도록 구성되어 있다. 하나의 게이트 라인에 스캔 신호를 공급하기 위해, 게이트 드라이버(60)의 각 채널은 17개의 트랜지스터(TR)을 포함하여 구성된다.The GIP
게이트 드라이버 회로의 동작은 입력신호(VST)가 인가되면, Q 노드에 하이(High) 상태의 전압을 인가하는 프리차지(pre-charge) 동작, 게이트 드라이버의 출력이 로우(Low) 상태에서 하이(High) 상태로 되는 충전 동작, 하이(High)에서 로우(Low)로 전환되는 방전동작, 로우(Low) 상태를 유지하는 홀딩(holding) 구간을 반복하게 된다. 여기서, 각 채널의 출력은 각각의 해당하는 Q 노드에 의해 프리차지 및 출력이 이루어지게 된다.The operation of the gate driver circuit is a pre-charge operation in which a high voltage is applied to the Q node when the input signal VST is applied, and the output of the gate driver is low to high ( A charging operation to become a high state, a discharging operation to change from high to low, and a holding period to maintain a low state are repeated. Here, the output of each channel is precharged and output by each corresponding Q node.
제1 채널의 T1과 제2 채널의 T1는 리셋 TR로서 리셋 신호가 입력되면 각 채널이 리셋 된다. 제1 채널의 T2과 제2 채널의 T2은 서로 다른 스테이지의 출력을 VST1 신호로 입력받아 서로 다른 시간에 턴온 된다. T15는 풀업(full up) TR로서, T1의 출력에 의해 턴온되어 VSS 전압을 출력하거나, 또는 T2의 출력에 의해 턴온되어 CLK에 따른 출력 전압(Vout) 즉, 스캔 신호를 출력시킨다.T1 of the first channel and T1 of the second channel are reset TRs, and each channel is reset when a reset signal is input. T2 of the first channel and T2 of the second channel are turned on at different times by receiving outputs of different stages as a VST1 signal. T15 is a full up TR, which is turned on by the output of T1 to output the VSS voltage, or is turned on by the output of T2 to output an output voltage Vout according to CLK, that is, a scan signal.
도 2 및 도 3에 도시된, 종래 기술에 따른 GIP 방식의 게이트 드라이버(60)는 Q 노드가 Q1/ Q2로 분리되어 동작되도록 설계되어 있고, 2채널 당 1개의 QB노드를 공유하도록 설계되어 Q 노드의 디스차징 및 출력 전압의 홀딩을 제어한다.2 and 3, the GIP-
이러한, 종래 기술에 따른 GIP 회로는 1개 스테이지의 출력을 얻기 위해 17개의 TR이 필요하고, 4개 스테이지의 출력을 얻기 위해서는 68개의 TR이 필요하게 된다. The GIP circuit according to the prior art requires 17 TRs to obtain an output of one stage, and 68 TRs to obtain an output of four stages.
Full-HD 해상도인 경우, 1,920개의 채널로 구성되는 경우, GIP 회로에는 1스테이지의 TR 개수(17)×전체 채널 개수(1,920)인 32,640개의 TR이 필요하게 된다. 이로 인해, 비 표시 영역인 패드 영역에 형성되는 GIP의 사이즈가 증가하게 된다. 해상도가 U-HD로 높아지면 GIP회로의 TR 개수가 2배로 증가하게 되고, 비 표시 영역인 패드 영역에 형성되는 GIP의 사이즈가 증가하게 된다.In the case of a full-HD resolution, in the case of 1,920 channels, the GIP circuit requires 32,640 TRs, which is the number of TRs in one stage (17) × the total number of channels (1,920). As a result, the size of the GIP formed in the pad area, which is the non-display area, increases. When the resolution is increased to U-HD, the number of TRs in the GIP circuit is doubled, and the size of the GIP formed in the pad area, which is a non-display area, increases.
결과적으로, GIP의 사이즈에 따라서, 비 표시 영역을 감싸도록 형성되는 베젤(Bezel)의 사이즈가 정해지므로 GIP의 사이즈가 큰 경우에 베젤(Bezel) 사이즈도 증가하게 되어 디스플레이 장치의 디자인 미감이 떨어지는 문제점이 있다.As a result, the size of the bezel formed to surround the non-display area is determined according to the size of the GIP, so when the size of the GIP is large, the size of the bezel increases and the aesthetics of the design of the display device decreases. There is this.
또한, 종래 기술에서는 베젤 사이즈의 증가로 인해서 마더 기판에서 1번에 제조 가능한 패널의 개수가 감소하는 단점이 있다.In addition, in the prior art, the number of panels that can be manufactured at one time on the mother substrate decreases due to an increase in the bezel size.
본 발명은 앞에서 설명한 문제점을 해결하기 위한 것으로서, 4채널을 구성하기 위해 필요한 박막트랜지스터의 개수를 줄일 수 있는 디스플레이 장치의 게이트 드라이버를 제공하는 것을 기술적 과제로 한다.The present invention has been made to solve the above-described problem, and it is an object of the present invention to provide a gate driver for a display device capable of reducing the number of thin film transistors required to configure 4 channels.
본 발명은 앞에서 설명한 문제점을 해결하기 위한 것으로서, GIP(gate in panel) 방식의 게이트 드라이버의 사이즈를 감소시킬 수 있는 디스플레이 장치의 게이트 드라이버를 제공하는 것을 기술적 과제로 한다.The present invention has been made to solve the above-described problem, and it is an object of the present invention to provide a gate driver for a display device capable of reducing the size of a gate in panel (GIP) type gate driver.
본 발명은 앞에서 설명한 문제점을 해결하기 위한 것으로서, 고해상도(UHD/UHD) 급 디스플레이 장치에 적용할 수 있는 GIP 방식의 게이트 드라이버를 제공하는 것을 기술적 과제로 한다.The present invention is to solve the above-described problem, and it is an object of the present invention to provide a GIP type gate driver applicable to a high-resolution (UHD/UHD) class display device.
본 발명은 앞에서 설명한 문제점을 해결하기 위한 것으로서, 네로우 베젤(narrow bezel)을 구현할 수 있는 디스플레이 장치의 게이트 드라이버를 제공하는 것을 기술적 과제로 한다.The present invention is to solve the above-described problem, and it is an object of the present invention to provide a gate driver of a display device capable of implementing a narrow bezel.
본 발명은 앞에서 설명한 문제점을 해결하기 위한 것으로서, 본 발명은 상술한 문제점을 해결하기 위한 것으로서, 디스플레이 장치의 디자인 미감을 향상시키는 것을 기술적 과제로 한다.The present invention is to solve the above-described problem, the present invention is to solve the above-described problem, it is a technical problem to improve the aesthetics of the design of the display device.
위에서 언급된 본 발명의 기술적 과제 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.In addition to the technical problems of the present invention mentioned above, other features and advantages of the present invention will be described below or will be clearly understood by those of ordinary skill in the art from such technology and description.
본 발명의 실시 예에 따른 디스플레이 장치의 게이트 드라이버는, IP(Gate In Panel) 방식의 게이트 드라이버에 있어서, 디스플레이 패널에 형성된 복수의 게이트 라인에 게이트 구동 신호를 순차적으로 공급하는 복수의 채널을 포함하고, 하나의 Q노드를 2채널이 공유하여 하이(high) 게이트 구동 신호를 출력하고, 하나의 QB노드를 4채널이 공유하여 로우(low) 게이트 구동 신호를 출력한다.A gate driver of a display device according to an exemplary embodiment of the present invention includes a plurality of channels for sequentially supplying a gate driving signal to a plurality of gate lines formed on the display panel in a gate driver of the IP (Gate In Panel) type, , Two channels share one Q node to output a high gate driving signal, and four channels share one QB node to output a low gate driving signal.
본 발명의 실시 예에 따른 디스플레이 장치의 게이트 드라이버는, 1개의 채널 당 10개의 트랜지스터가 구성되어 있다.In the gate driver of the display device according to the exemplary embodiment of the present invention, 10 transistors are configured per channel.
본 발명의 실시 예에 따른 디스플레이 장치의 게이트 드라이버의 상기 하나의 Q노드를 공유하는 제1 채널과 제2 채널은, 제1 클럭 신호(CLK1)에 따른 제1 출력 전압을 제1 게이트 라인에 하이 게이트 구동 신호로 출력하는 제1 풀업 트랜지스터 및 제2 클럭 신호(CLK2)에 따른 제2 출력 전압을 제2 게이트 라인에 하이 게이트 구동 신호로 출력하는 제2 풀업 트랜지스터를 포함한다.The first channel and the second channel sharing the one Q node of the gate driver of the display device according to the exemplary embodiment of the present invention increase a first output voltage according to the first clock signal CLK1 to the first gate line. And a first pull-up transistor outputting a gate driving signal and a second pull-up transistor outputting a second output voltage according to the second clock signal CLK2 to a second gate line as a high gate driving signal.
이와 같이, 제1 채널의 제1 풀업 트랜지스터와 제2 채널에 제2 풀업 트랜지스터를 별도로 형성하고, 제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2)를 이용하여 제1 채널과 제2 채널의 하이 게이트 구동 신호의 출력이 순차적으로 이루지게 할 수 있다.In this way, the first pull-up transistor of the first channel and the second pull-up transistor are separately formed in the second channel, and the first channel and the second channel are formed using the first clock signal CLK1 and the second clock signal CLK2. The output of the high gate driving signal of may be sequentially performed.
본 발명의 실시 예에 따른 디스플레이 장치의 게이트 드라이버는, 상기 하나의 Q노드를 공유하는 제1 채널과 제2 채널 중에서, 상기 제1 채널에서 하이 게이트 구동 신호를 출력할 때 상기 제2 채널에서 로우 게이트 구동 신호를 출력한다.In the gate driver of the display device according to an embodiment of the present invention, among a first channel and a second channel sharing the one Q node, when a high gate driving signal is output from the first channel, the second channel is Outputs a gate driving signal.
본 발명의 실시 예에 따른 디스플레이 장치의 게이트 드라이버의 상기 QB노드는 오드 QB노드와 이븐 QB노드를 포함하고, 상기 하나의 QB노드를 공유하는 제1 내지 제4 채널은 상기 오드 QB노드와 상기 이븐 QB노드가 교번적으로 구동된다. The QB node of the gate driver of the display device according to an embodiment of the present invention includes an odd QB node and an even QB node, and the first to fourth channels sharing the one QB node are the odd QB node and the even QB node. QB nodes are driven alternately.
본 발명의 실시 예에 따른 디스플레이 장치의 게이트 드라이버의 상기 하나의 QB노드를 공유하는 제1 내지 제4 채널은, 상기 오드 QB노드의 신호에 의해 턴온되어 기저 전압을 출력하는 오드 풀다운 트랜지스터 및 상기 이븐 QB 노드의 신호에 의해 턴온되어 기저 전압을 출력하는 이븐 풀다운 트랜지스터를 포함한다.The first to fourth channels sharing the one QB node of the gate driver of the display device according to an embodiment of the present invention are turned on by a signal from the odd QB node to output a base voltage, and the odd pull-down transistor and the even. It includes an even pull-down transistor that is turned on by a signal from a QB node to output a base voltage.
본 발명의 실시 예에 따른 디스플레이 장치는 GIP(gate in panel)의 4채널을 구성하기 위해 필요한 박막트랜지스터(TFT)의 개수를 줄여 GIP의 사이즈를 감소시킬 수 있다.The display device according to an exemplary embodiment of the present invention may reduce the size of the GIP by reducing the number of thin film transistors (TFTs) required to configure 4 channels of a gate in panel (GIP).
본 발명의 실시 예에 따른 디스플레이 장치는 GIP(gate in panel)에 형성된 TFT의 개수를 줄여 낼로우 베젤(narrow bezel)을 구현할 수 있다.The display device according to the exemplary embodiment of the present invention may implement a narrow bezel by reducing the number of TFTs formed on a gate in panel (GIP).
본 발명은 고해상도(UHD/UHD) 급 디스플레이 장치에 적용할 수 있는 GIP 방식의 게이트 드라이버를 제공할 수 있다.The present invention can provide a GIP type gate driver applicable to a high-resolution (UHD/UHD) class display device.
실시 예에 따른 본 발명은 디스플레이 장치의 디자인 미감을 향상시킬 수 있다.The present invention according to the embodiment may improve the aesthetics of the design of the display device.
이 밖에도, 본 발명의 실시 예들을 통해 본 발명의 또 다른 특징 및 이점들이 새롭게 파악될 수도 있을 것이다.In addition, other features and advantages of the present invention may be newly recognized through embodiments of the present invention.
도 1은 종래 기술에 따른 디스플레이 장치를 간략히 나타내는 도면이다.
도 2는 종래 기술에 따른 GIP 중에서 4개 채널을 나타내는 도면.
도 3은 종래 기술에 디스플레이 장치의 따른 GIP 회로를 나타내는 도면이다.
도 4는 본 발명의 실시 예에 따른 디스플레이 장치를 간략히 나타내는 도면이다.
도 5는 본 발명의 실시 예에 따른 GIP 중에서 4개 채널을 나타내는 도면이다.
도 6은 본 발명의 실시 예들에 따른 디스플레이 장치의 GIP 회로를 나타낸 도면이다.
도 7은 본 발명의 실시 예에 따른 GIP 중에서 4 채널의 Q 노드 및 QB노드 출력을 나타내는 도면이다.
도 8은 게이트 드라이버 회로부의 면적을 감소시켜 베젤 사이즈를 줄인 효과를 나타내는 도면이다.1 is a diagram schematically illustrating a display device according to the prior art.
2 is a diagram showing four channels of GIP according to the prior art.
3 is a diagram showing a GIP circuit according to a conventional display device.
4 is a schematic diagram of a display device according to an exemplary embodiment of the present invention.
5 is a diagram illustrating four channels of GIP according to an embodiment of the present invention.
6 is a diagram illustrating a GIP circuit of a display device according to embodiments of the present invention.
7 is a diagram illustrating outputs of a Q node and a QB node of 4 channels among GIP according to an embodiment of the present invention.
8 is a view showing the effect of reducing the bezel size by reducing the area of the gate driver circuit.
도면을 참조한 설명에 앞서, 본 발명의 게이트 드라이버가 액정 디스플레이 장치에 적용된 것을 일 예로서 설명한다.Prior to the description with reference to the drawings, the gate driver of the present invention will be applied to a liquid crystal display device as an example.
액정 디스플레이 장치는 액정층의 배열을 조절하는 방식에 따라 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 모드 등 다양하게 개발되어 있다.Liquid crystal display devices have been developed in various ways such as TN (Twisted Nematic) mode, VA (Vertical Alignment) mode, IPS (In Plane Switching) mode, FFS (Fringe Field Switching) mode, etc. according to a method of adjusting the arrangement of the liquid crystal layer.
본 발명의 실시 예에 따른 디스플레이 장치는 액정층을 구동시키는 모드에 제한이 없으며, 본 발명의 기술적 사항이 모드에 제한되지 않고 동일하게 적용될 수 있다.The display device according to an embodiment of the present invention is not limited in a mode for driving the liquid crystal layer, and the technical matters of the present invention are not limited to the mode and may be applied in the same manner.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 따른 디스플레이 장치의 게이트 드라이버에 대하여 설명하기로 한다.Hereinafter, a gate driver of a display device according to an embodiment of the present invention will be described with reference to the accompanying drawings.
도 4는 본 발명의 실시 예에 따른 디스플레이 장치를 간략히 나타내는 도면이다.4 is a schematic diagram of a display device according to an exemplary embodiment of the present invention.
디스플레이 장치는 액정 화소들이 매트릭스 형태로 배열된 액정 패널(100)과, 액정 패널(100)에 광을 공급하기 위한 백라이트 유닛(미도시)과, 상기 액정 패널(100) 및 백라이트를 구동시키기 위한 구동 회로부를 포함하여 이루어진다.The display device includes a
액정 패널(100)은 화상이 디스플레이 되는 액티브 영역(120)과, 비 표시 영역으로써 게이트 드라이버(300) 및 데이터 패드(140)가 형성된 패드 영역(130)을 포함한다.The
상기 구동 회로부는 타이밍 컨트롤러, 데이터 드라이버(200) 및 게이트 드라이버(300)를 포함한다. 패드 영역(130)의 상단부(또는 하단부)에는 데이터 패드(140)가 형성되고, 데이터 드라이버(200)는 PCB(Printed Circuit Board) 또는 COF(chip on film)에 형성될 수 있으며, FPC(flexible printed circuit)를 통해 데이터 패드(140)와 연결될 수 있다.The driving circuit unit includes a timing controller, a
게이트 드라이버(300)는 각 화소에 형성된 박막 트랜지스터(TFT: Thin Film Transistor)를 턴온(turn-on) 시키기 위한 스캔 신호(게이트 구동 신호)를 복수의 게이트 라인들 각각에 순차적으로 공급한다. 이를 통해, 액정 패널(100)의 화소들을 순차적으로 구동시킨다. 게이트 드라이버(300)는 GIP(Gate In Panel) 방식으로 TFT 어레이 기판에 내장되어 있다. 이하, 설명에서는 "게이트 드라이버(300)"를 "GIP(300)"이라 칭한다.The
본 발명은 디스플레이 장치의 GIP 사이즈를 감소시켜, 베젤(Bezel) 사이즈를 감소시키는 것을 주요 내용으로 한다. 따라서, GIP 회로를 제외한 구동 회로부 및 액정 패널에 빛을 공급하는 백라이트 유닛에 대한 상세한 설명과 도면은 생략될 수 있다.The main content of the present invention is to reduce the size of a bezel by reducing the GIP size of the display device. Accordingly, detailed descriptions and drawings of the driving circuit unit excluding the GIP circuit and the backlight unit supplying light to the liquid crystal panel may be omitted.
도 5는 본 발명의 실시 예에 따른 GIP 중에서 4개 채널을 나타내는 도면이고, 도 6은 본 발명의 실시 예들에 따른 디스플레이 장치의 GIP 회로를 나타낸 도면이다.5 is a diagram illustrating four channels of GIP according to an exemplary embodiment of the present invention, and FIG. 6 is a diagram illustrating a GIP circuit of a display device according to exemplary embodiments of the present invention.
도 5 및 도 6에서는 GIP의 전체 채널 중에서 4개의 채널을 도시하고 있다.5 and 6 show four channels among all channels of the GIP.
도 5를 참조하면, 본 발명의 실시 예에 따른 디스플레이 장치의 GIP(300)는 스캔 신호를 생성하고, 채널을 통해 게이트 라인들에 스캔 신호를 공급한다. 이를 위해, GIP(300)는 각 채널에 스캔 신호를 공급하기 위한 복수의 스테이지(110)를 포함하여 구성된다. 복수의 스테이지(110) 각각의 출력은 게이트의 1채널이 되어, 게이트 라인에 스캔 신호가 공급되게 된다.Referring to FIG. 5, a
본 발명의 실시 예에 따른 GIP(300)는 시프트 레지스터의 트랜지스터의 수를 줄이면서 게이트 드라이버 설계 면적을 획기적으로 줄이는 것을 특징으로 한다.The
도 6을 참조하면, 4 채널을 기준으로 1채널 당 TR의 개수를 10개로 감소시켜 40개의 트랜지스터로 4채널을 구성할 수 있다. 기존에 1채널 당 17개의 트랜지스터가 필요하던 것을 1 채널 당 10개의 트랜지스터로 감소시켜 GIP 설계 면적을 줄일 수 있다.Referring to FIG. 6, the number of TRs per channel is reduced to 10 based on 4 channels, so that 4 channels can be configured with 40 transistors. The GIP design area can be reduced by reducing the existing 17 transistors per channel to 10 transistors per channel.
GIP(300)의 스테이지 마다 형성된 풀업 트랜지스터(TR15, TR18)를 구동시키기 위한 Q 노드와, 풀다운 트랜지스터(TR16, TR17, TR19, TR20)을 구동시키기 위한 QB노드를 포함한다.A Q node for driving the pull-up transistors TR15 and TR18 formed for each stage of the
도 6에서는 4채널 단위로 1개의 QB노드를 공유, 즉, 하나의 QB노드를 4개의 채널을 공유한다. 그리고, 2채널 단위로 1개의 Q 노드를 공유, 즉, 하나의 QB노드를 2개 채널이 공유하는 GIP 회로를 도시하고 있다. 이와 같이, Q 노드와 QB노드를 공유하여 4채널에서 순차적으로 게이트 구동신호를 출력할 수 있다. 이를 통해, GIP의 설계 면적을 줄일 수 있다.In FIG. 6, one QB node is shared in units of four channels, that is, one QB node shares four channels. In addition, a GIP circuit in which one Q node is shared in units of two channels, that is, one QB node is shared by two channels is shown. In this way, by sharing the Q node and the QB node, the gate driving signals can be sequentially output in 4 channels. Through this, the design area of the GIP can be reduced.
제1 채널의 T15 및 제2 채널의 T18은 풀업 트랜지스터이다. 이와 동일하게, 제3 채널의 T15 및 제4 채널의 T18은 풀업 트랜지스터이다. 풀다운 트랜지스터의 열화를 방지하기 위해서, 각 채널의 QB노드를 오드(odd)와 이븐(even)으로 나누어 구동시킨다.T15 of the first channel and T18 of the second channel are pull-up transistors. Similarly, T15 of the third channel and T18 of the fourth channel are pull-up transistors. In order to prevent deterioration of the pull-down transistor, the QB node of each channel is divided into odd and even and driven.
제1 채널과 제2 채널은 동일한 Q 노드를 공유함으로, 제1 채널 풀업 트랜지스터(T15)가 턴온되어 제1 채널에서 게이트 구동신호가 하이(high)로 출력될 때에는 제2 채널의 풀업 트랜지스터(T18)은 턴오프되어 제2 채널에서는 게이트 구동신호가 로우(low)로 출력된다.Since the first channel and the second channel share the same Q node, when the first channel pull-up transistor T15 is turned on and the gate driving signal is output high from the first channel, the pull-up transistor T18 of the second channel is ) Is turned off and the gate driving signal is output low in the second channel.
이와 동일하게, 제3 채널과 제4 채널은 동일한 Q 노드를 공유함으로, 제3 채널 풀업 트랜지스터(T15)가 턴온되어 제3 채널에서 게이트 구동신호가 하이(high)로 출력될 때에는 제4 채널의 풀업 트랜지스터(T18)은 턴오프되어 제4 채널에서는 게이트 구동신호가 로우(low)로 출력된다.Similarly, since the third channel and the fourth channel share the same Q node, when the third channel pull-up transistor T15 is turned on and the gate driving signal is output high from the third channel, the fourth channel is The pull-up transistor T18 is turned off and the gate driving signal is output low through the fourth channel.
제1 채널의 T16 및 제2 채널의 T19는 오드 풀다운 트랜지스터이다. 이와 동일하게, 제3 채널의 T16 및 제4 채널의 T19는 오드 풀다운 트랜지스터이다. 그리고, 제1 채널의 T17 및 제2 채널의 T20은 이븐 풀다운 트랜지스터이다. 이와 동일하게, 제3 채널의 T17 및 제4 채널의 T20은 이븐 풀다운 트랜지스터이다.T16 of the first channel and T19 of the second channel are odd pull-down transistors. Similarly, T16 of the third channel and T19 of the fourth channel are odd pull-down transistors. Further, T17 of the first channel and T20 of the second channel are even pull-down transistors. Similarly, T17 of the third channel and T20 of the fourth channel are even pull-down transistors.
제1 채널 내지 제4 채널은 동일한 QB노드(odd/oven)를 공유한다. 각 채널의 오드 QB노드와 이븐 QB노드가 교번적으로 구동되고, 제1 채널 내지 제4 채널이 오드 QB노드와 이븐 QB노드를 공유한다.The first to fourth channels share the same QB node (odd/oven). The odd QB nodes and the even QB nodes of each channel are alternately driven, and the first to fourth channels share the odd QB nodes and the even QB nodes.
제1 채널 및 제2 채널에 공통으로 형성된 T1은 리셋 TR로서 리셋 신호가 입력되면 제1 채널 및 제2 채널이 리셋 된다. 이와 동일하게, 제3 채널 및 제4 채널에 공통으로 형성된 T1은 리셋 TR로서 리셋 신호가 입력되면 제3 채널 및 제4 채널이 리셋 된다.T1, which is commonly formed in the first channel and the second channel, is a reset TR, and when a reset signal is input, the first channel and the second channel are reset. In the same way, T1, which is commonly formed in the third and fourth channels, is a reset TR, and when a reset signal is input, the third and fourth channels are reset.
제1 채널과 제2 채널에 구동 전원을 공급하는 T2 및 T3가 구동 전원(VDD)과 기저 전원(VSS2) 사이에 직렬로 연결되어 형성되어 있다.T2 and T3 supplying driving power to the first channel and the second channel are formed by being connected in series between the driving power supply VDD and the base power supply VSS2.
제1 채널 및 제2 채널의 T2의 게이트에 입력되는 VST1 신호는 n-4번째 채널의 출력 전압이 이용될 수 있다. 그리고, T3의 게이트에 입력되는 VNEXT 신호는 n+4번째 채널의 출력 전압이 이용될 수 있다.The output voltage of the n-4th channel may be used as the VST1 signal input to the gates of T2 of the first and second channels. Further, the output voltage of the n+4th channel may be used as the VNEXT signal input to the gate of T3.
T2의 게이트에는 VST1 신호가 공급되고, 소스에는 구동 전원(VDD)가 공급된다. 그리고, T2이 출력단(드레인)은 Q 노드를 통해 풀업 트랜지스터(T15)의 게이트와 접속된다.The VST1 signal is supplied to the gate of T2, and the driving power VDD is supplied to the source. Then, the output terminal (drain) of T2 is connected to the gate of the pull-up transistor T15 through the Q node.
한편, T3의 게이트에는 VNEXT1 신호가 공급되고, 소스에는 기저 전원(VSS2)가 공급된다. 그리고, T3의 출력단(드레인)은 Q 노드를 통해 풀업 트랜지스터(T15)의 게이트와 접속된다.On the other hand, the VNEXT1 signal is supplied to the gate of T3, and the base power supply VSS2 is supplied to the source. The output terminal (drain) of T3 is connected to the gate of the pull-up transistor T15 through the Q node.
QB노드를 통해 구동 전원(VDD)을 풀다운 트랜지스터(T16, T17, T19, T20)의 게이트에 공급한다.The driving power VDD is supplied to the gates of the pull-down transistors T16, T17, T19, and T20 through the QB node.
제1 채널과 제2 채널에는, 제1 클럭 신호(CLK1)에 따른 제1 출력 전압을 제1 채널에 공급하는 제1 풀업 트랜지스터(T15) 및 제2 클럭 신호(CLK2)에 따른 제2 출력 전압을 제2 채널에 공급하는 제2 풀업 트랜지스터(TR18)가 형성되어 있다.In the first channel and the second channel, a first pull-up transistor T15 for supplying a first output voltage according to the first clock signal CLK1 to the first channel and a second output voltage according to the second clock signal CLK2 A second pull-up transistor TR18 is formed to supply a second channel.
제3 채널과 제4 채널에는, 제3 클럭 신호(CLK3)에 따른 제3 출력 전압을 제3 채널에 공급하는 제1 풀업 트랜지스터(T15) 및 제4 클럭 신호(CLK4)에 따른 제4 출력 전압을 제4 채널에 공급하는 제2 풀업 트랜지스터(TR18)가 형성되어 있다.In the third and fourth channels, a first pull-up transistor T15 supplying a third output voltage according to the third clock signal CLK3 to the third channel and a fourth output voltage according to the fourth clock signal CLK4 A second pull-up transistor TR18 is formed to supply a second channel to the fourth channel.
제1 풀업 트랜지스터(T15)는 1번째 게이트 라인에 스캔 신호 공급하기 위한 제1 채널의 풀업 트랜지스터 이다. 그리고, 제2 풀업 트랜지스터(TR18)는 N+1번째 게이트 라인에 스캔 신호 공급하기 위한 제2 채널의 풀업 트랜지스터 이다. 제1 풀업 트랜지스터(T15) 및 제2 풀업 트랜지스터(TR18)는 상기 T2 및 T3의 출력에 의해 턴온 된다.The first pull-up transistor T15 is a pull-up transistor of a first channel for supplying a scan signal to the first gate line. In addition, the second pull-up transistor TR18 is a pull-up transistor of a second channel for supplying a scan signal to the N+1 th gate line. The first pull-up transistor T15 and the second pull-up transistor TR18 are turned on by the outputs of T2 and T3.
제1 풀업 트랜지스터(T15)의 출력단(드레인)은 N번째 게이트 라인의 채널과 접속되고, 제2 풀업 트랜지스터(TR18)의 출력단(드레인)은 N+1번째 게이트 라인의 채널과 접속된다.The output terminal (drain) of the first pull-up transistor T15 is connected to the channel of the Nth gate line, and the output terminal (drain) of the second pull-up transistor TR18 is connected to the channel of the N+1th gate line.
풀업 트랜지스터(T15)의 제1 출력 전압을 상기 기저 전원으로 풀다운 시키는 풀다운 트랜지스터(T16, T17, T19, T20)가 형성되어 있다.Pull-down transistors T16, T17, T19, and T20 for pulling down the first output voltage of the pull-up transistor T15 to the base power supply are formed.
T16, T17 풀다운 트랜지스터의 게이트는 QB노드의 오드 또는 이븐에 접속되고, 소스는 풀업 트랜지스터(T15)의 출력단에 접속되며, 드레인은 기저 전원에 접속된다.The gates of the T16 and T17 pull-down transistors are connected to the odds or evens of the QB node, the source is connected to the output terminal of the pull-up transistor T15, and the drain is connected to the base power supply.
T19, T20 풀다운 트랜지스터의 게이트는 QB노드의 오드 또는 이븐에 접속되고, 소스는 풀업 트랜지스터(TR18)의 출력단에 접속되며, 드레인은 기저 전원에 접속된다.The gates of the T19 and T20 pull-down transistors are connected to the odd or even of the QB node, the source is connected to the output terminal of the pull-up transistor TR18, and the drain is connected to the base power supply.
여기서, 풀다운 트랜지스터(T16, T17, T19, T20)는 VDD 오드 전압 또는 VDD 이븐 전압에 의해 턴온된다. 풀다운 트랜지스터(T16, T17, T19, T20)는 N번째부터 N+3번째 게이트 라인에 공급되는 스캔 신호를 다운 시킨다.Here, the pull-down transistors T16, T17, T19, and T20 are turned on by the VDD odd voltage or the VDD even voltage. The pull-down transistors T16, T17, T19, and T20 turn down the scan signals supplied to the Nth to N+3th gate lines.
VDD 오드 전압 또는 VDD 이븐 전압을 풀다운 트랜지스터(T16, T17, T19, T20)의 게이트에 공급하는 T6~T8, T11가 형성되어 있다. T6의 게이트 및 소스에는 VDD 오드 전압 또는 VDD 이븐 전압이 교번적으로 공급되고, T8과 T11을 경유하여 VDD 오드 전압 또는 VDD 이븐 전압이 풀다운 트랜지스터(T16, T17, T19, T20)에 공급된다.T6 to T8 and T11 for supplying the VDD odd voltage or the VDD even voltage to the gates of the pull-down transistors T16, T17, T19, and T20 are formed. VDD odd voltage or VDD even voltage is alternately supplied to the gate and source of T6, and VDD odd voltage or VDD even voltage is supplied to pull-down transistors T16, T17, T19, and T20 via T8 and T11.
상기 QB노드에는 상기 풀다운 트랜지스터(T16, T17, T19, T20)의 구동신호가 공급되어 게이트 라인에 공급되던 스캔 신호의 전압 레벨을 기저 전원으로 다운시킨다.The driving signals of the pull-down transistors T16, T17, T19, and T20 are supplied to the QB node to reduce the voltage level of the scan signal supplied to the gate line to the base power.
상기 Q 노드는 상기 T2의 출력단과 제1 풀업 트랜지스터(T15)의 게이트 및 제2 풀업 트랜지스터(TR18)의 게이트 사이에 형성된다. 그리고, QB노드는 상기 풀다운 트랜지스터(T16, T17, T19, T20)의 게이트와 T8, T9, T10의 출력단 및 기저 전원 사이에 형성된다.The Q node is formed between the output terminal of the T2 and the gate of the first pull-up transistor T15 and the gate of the second pull-up transistor TR18. In addition, the QB node is formed between the gates of the pull-down transistors T16, T17, T19, and T20, the output terminals of T8, T9, and T10, and the base power supply.
도 7은 본 발명의 실시 예에 따른 GIP 중에서 4 채널의 Q 노드 및 QB노드 출력을 나타내는 도면이다.7 is a diagram illustrating output of a Q node and a QB node of 4 channels among GIP according to an embodiment of the present invention.
도 7을 참조하면, 본 발명의 실시 예에 따른 디스플레이 장치의 GIP(300)는 하나의 QB노드를 4개의 채널을 공유하고, 하나의 QB노드를 2개 채널이 공유하여 4채널에서 순차적으로 게이트 구동신호를 출력할 수 있다. 또한, 상기 제1 클럭 신호(CLK1) 내지 제4 클럭 신호(CLK4)를 이용하여 4 채널에서 출력되는 게이트 구동 신호를 분리시킬 수 있다.Referring to FIG. 7, in the
Q 노드를 공유함으로써 2개의 CLK 신호에 의해 부스트랩(Bootstrap) 이 두번 발생하게 된다. 그 결과, N번째 출력단 VGOUT(N)과 N+1번째 출력단 VGOUT(N+1) 라이징(rasing), 폴링(falling) 타임에 약간의 차이가 있으나, 정상적으로 화소 전압을 차징 및 홀딩 시킬 수 있다.By sharing the Q node, booststrap occurs twice by two CLK signals. As a result, although there is a slight difference in the rising and falling times of the Nth output terminal VGOUT(N) and the N+1th output terminal VGOUT(N+1), the pixel voltage can be normally charged and held.
도 8은 게이트 드라이버 회로부의 면적을 감소시켜 베젤 사이즈를 줄인 효과를 나타내는 도면이다.8 is a diagram illustrating an effect of reducing the bezel size by reducing the area of the gate driver circuit.
도 8을 참조하면, 종래 기술에 따른 GIP 회로는 1개 스테이지의 출력을 얻기 위해 17개의 트랜지스터가 필요하고, 4개 채널의 출력을 얻기 위해서는 총 68개의 트랜지스터가 필요하였다. 이로 인해, 게이트 드라이버 회로부의 면적이 증가하고, 베젤의 사이즈가 커지는 문제점이 있었다.Referring to FIG. 8, a GIP circuit according to the prior art requires 17 transistors to obtain an output of one stage, and a total of 68 transistors to obtain an output of four channels. Accordingly, there is a problem in that the area of the gate driver circuit is increased and the size of the bezel is increased.
반면, 본 발명의 실시 예에 따른 디스플레이 장치의 게이트 드라이버는 1개의 채널 당 10개의 트랜지스터가 형성되어, 4개 채널의 출력을 얻는데 40개의 트랜지스터만 필요하다. 따라서, 종래 기술 대비 게이트 드라이버 회로부의 면적을 40% 정도 저감시켜, 베젤 사이즈를 줄일 수 있는 장점이 있다.On the other hand, in the gate driver of the display device according to the exemplary embodiment of the present invention, 10 transistors are formed per channel, and only 40 transistors are required to obtain outputs of 4 channels. Accordingly, there is an advantage of reducing the size of the bezel by reducing the area of the gate driver circuit by about 40% compared to the prior art.
이와 같이, 게이트 드라이버 회로부의 면적을 줄이면서도, GIP의 전체 채널에서 정상적으로 게이트 구동신호를 출력시킬 수 있어 고해상도(UHD/UHD) 급 디스플레이 장치에 적용 시 베젤 사이즈의 감소 및 디자인 미감이 향상되는 효과를 얻을 수 있다.In this way, while reducing the area of the gate driver circuit, the gate driving signal can be normally output from all channels of the GIP, so when applied to a high-resolution (UHD/UHD) class display device, the bezel size is reduced and the aesthetics of the design is improved. Can be obtained.
종래 기술에서는 베젤 사이즈의 증가로 인해서 마더 기판에서 1번에 제조 가능한 패널의 개수가 감소하는 단점이 있지만, 본 발명의 게이트 드라이버를 적용하면 마더 기판에서 1번에 제조 가능한 패널의 개수가 감소하는 것을 방지할 수 있다.In the prior art, there is a disadvantage in that the number of panels that can be manufactured at one time on a mother substrate decreases due to an increase in bezel size, but when the gate driver of the present invention is applied, the number of panels that can be manufactured at one time on a mother substrate is reduced. Can be prevented.
본 발명이 속하는 기술분야의 당 업자는 상술한 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다.Those skilled in the art to which the present invention pertains will be able to understand that the above-described present invention can be implemented in other specific forms without changing the technical spirit or essential features thereof. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not limiting.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.The scope of the present invention is indicated by the claims to be described later rather than the detailed description, and all changes or modified forms derived from the meaning and scope of the claims and their equivalent concepts should be interpreted as being included in the scope of the present invention. do.
100: 액정 패널
200: 데이터 드라이버
300: 게이트 드라이버(GIP)100: liquid crystal panel
200: data driver
300: gate driver (GIP)
Claims (8)
디스플레이 패널에 형성된 복수의 게이트 라인에 게이트 구동 신호를 순차적으로 공급하는 복수의 채널을 포함하고,
하나의 Q노드를 2채널이 공유하여 하이(high) 게이트 구동 신호를 출력하고, 하나의 QB노드를 4채널이 공유하여 로우(low) 게이트 구동 신호를 출력하고,
상기 복수의 채널 각각의 상기 QB노드는 오드 QB노드와 이븐 QB노드를 포함하고,
상기 하나의 QB노드를 공유하는 제1 내지 제4 채널은 상기 오드 QB노드와 상기 이븐 QB노드가 교번적으로 구동되는 디스플레이 장치의 게이트 드라이버.In the GIP (Gate In Panel) type gate driver,
A plurality of channels sequentially supplying a gate driving signal to a plurality of gate lines formed on the display panel,
Two channels share one Q node to output a high gate drive signal, and four channels share one QB node to output a low gate drive signal,
The QB node of each of the plurality of channels includes an odd QB node and an even QB node,
A gate driver of a display device in which the odd QB nodes and the even QB nodes are alternately driven in the first to fourth channels sharing the one QB node.
1개의 채널 당 10개의 트랜지스터가 구성된 디스플레이 장치의 게이트 드라이버.The method of claim 1,
A gate driver for a display device with 10 transistors per channel.
상기 하나의 Q노드를 공유하는 제1 채널과 제2 채널은,
제1 클럭 신호(CLK1)에 따른 제1 출력 전압을 제1 게이트 라인에 하이 게이트 구동 신호로 출력하는 제1 풀업 트랜지스터 및 제2 클럭 신호(CLK2)에 따른 제2 출력 전압을 제2 게이트 라인에 하이 게이트 구동 신호로 출력하는 제2 풀업 트랜지스터를 포함하는 디스플레이 장치의 게이트 드라이버.The method of claim 1,
The first channel and the second channel sharing the one Q node,
A first pull-up transistor that outputs a first output voltage according to the first clock signal CLK1 as a high gate driving signal to the first gate line and a second output voltage according to the second clock signal CLK2 to the second gate line. A gate driver of a display device including a second pull-up transistor outputting a high gate driving signal.
상기 하나의 Q노드를 공유하는 제1 채널과 제2 채널 중에서, 상기 제1 채널에서 하이 게이트 구동 신호를 출력할 때 상기 제2 채널에서 로우 게이트 구동 신호를 출력하는 디스플레이 장치의 게이트 드라이버.The method of claim 3,
A gate driver of a display device configured to output a low gate driving signal from the second channel when a high gate driving signal is output from the first channel among a first channel and a second channel sharing the one Q node.
상기 하나의 QB노드를 공유하는 제1 내지 제4 채널은,
상기 오드 QB노드의 신호에 의해 턴온되어 기저 전압을 출력하는 오드 풀다운 트랜지스터; 및
상기 이븐 QB 노드의 신호에 의해 턴온되어 기저 전압을 출력하는 이븐 풀다운 트랜지스터를 포함하는 디스플레이 장치의 게이트 드라이버.The method of claim 1,
The first to fourth channels sharing the one QB node,
An odd pull-down transistor that is turned on by the signal of the odd QB node to output a ground voltage; And
A gate driver of a display device comprising an even pull-down transistor that is turned on by the signal of the even QB node to output a base voltage.
상기 복수의 채널 각각은,
상기 Q노드의 신호에 의해 턴온되어 클럭신호를 상기 하이(high) 게이트 구동 신호로서 출력하는 풀업 트랜지스터; 및
상기 QB노드의 신호에 의해 턴온되어 기저 전압을 상기 로우(low) 게이트 구동 신호로서 출력하는 풀다운 트랜지스터를 포함하는 디스플레이 장치의 게이트 드라이버.The method of claim 1,
Each of the plurality of channels,
A pull-up transistor turned on by the signal of the Q node to output a clock signal as the high gate driving signal; And
A gate driver of a display device comprising a pull-down transistor that is turned on by the signal of the QB node and outputs a base voltage as the low gate driving signal.
상기 복수의 채널 각각의 상기 QB노드는 오드 QB노드와 이븐 QB노드를 포함하고,
상기 복수의 채널 각각의 상기 풀다운 트랜지스터는,
상기 오드 QB노드의 신호에 의해 턴온되어 상기 기저 전압을 상기 로우(low) 게이트 구동 신호로서 출력하는 오드 풀다운 트랜지스터; 및
상기 이븐 QB노드의 신호에 의해 턴온되어 상기 기저 전압을 상기 로우(low) 게이트 구동 신호로서 출력하는 이븐 풀다운 트랜지스터를 포함하는 디스플레이 장치의 게이트 드라이버.
The method of claim 7,
The QB node of each of the plurality of channels includes an odd QB node and an even QB node,
The pull-down transistor of each of the plurality of channels,
An odd pull-down transistor turned on by a signal of the odd QB node to output the base voltage as the low gate driving signal; And
A gate driver of a display device including an even pull-down transistor that is turned on by the signal of the even QB node to output the base voltage as the low gate driving signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140100675A KR102208397B1 (en) | 2014-08-05 | 2014-08-05 | Gate driver of display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140100675A KR102208397B1 (en) | 2014-08-05 | 2014-08-05 | Gate driver of display device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20160017390A KR20160017390A (en) | 2016-02-16 |
| KR102208397B1 true KR102208397B1 (en) | 2021-01-27 |
Family
ID=55447884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020140100675A KR102208397B1 (en) | 2014-08-05 | 2014-08-05 | Gate driver of display device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102208397B1 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20170079997A (en) * | 2015-12-31 | 2017-07-10 | 엘지디스플레이 주식회사 | Gate driver and display device including the same |
| US11869406B1 (en) | 2022-08-31 | 2024-01-09 | Samsung Display Co., Ltd. | Scan driver |
| US11984058B2 (en) | 2022-04-08 | 2024-05-14 | Samsung Display Co., Ltd. | Scan driver |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106023933B (en) * | 2016-07-21 | 2019-02-15 | 深圳市华星光电技术有限公司 | A kind of GOA circuit and liquid crystal display |
| KR102578837B1 (en) | 2016-09-30 | 2023-09-15 | 엘지디스플레이 주식회사 | Gate driving circuit and display device using the same |
| CN106448607B (en) * | 2016-11-28 | 2019-01-29 | 深圳市华星光电技术有限公司 | GOA driving circuit and liquid crystal display device |
| CN107591135B (en) * | 2017-08-25 | 2019-07-12 | 南京中电熊猫平板显示科技有限公司 | A kind of gated sweep driving circuit and liquid crystal display device |
| KR102416888B1 (en) * | 2017-10-19 | 2022-07-04 | 엘지디스플레이 주식회사 | Display panel |
| CN110299116B (en) * | 2018-03-23 | 2021-01-26 | 京东方科技集团股份有限公司 | Shifting register unit, driving method, grid driving circuit and display device |
| KR20210086295A (en) | 2019-12-31 | 2021-07-08 | 엘지디스플레이 주식회사 | Gate driving circuit and display apparatus comprising the same |
| CN113724635A (en) * | 2021-08-18 | 2021-11-30 | 惠科股份有限公司 | Array substrate row driving circuit, array substrate and display panel |
| KR102597413B1 (en) * | 2022-01-20 | 2023-11-03 | 성균관대학교산학협력단 | Integrated driver circuit for display |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100853720B1 (en) * | 2002-06-15 | 2008-08-25 | 삼성전자주식회사 | Shift resister for driving amorphous-silicon thin film transistor gate and liquid crystal display device having the same |
| KR20060037898A (en) * | 2004-10-29 | 2006-05-03 | 엘지.필립스 엘시디 주식회사 | Liquid crystal display device and driving method of thereof |
| KR101252572B1 (en) * | 2006-06-15 | 2013-04-09 | 엘지디스플레이 주식회사 | Gate driving circuit and driving method thereof for LCD |
| KR101633602B1 (en) * | 2010-03-31 | 2016-06-27 | 엘지디스플레이 주식회사 | Apparatus for driving liquid crystal display device |
| KR101904277B1 (en) * | 2011-12-02 | 2018-10-05 | 엘지디스플레이 주식회사 | Iquid crystal display apparatus |
| KR101977225B1 (en) * | 2012-06-18 | 2019-09-10 | 엘지디스플레이 주식회사 | Liquid crystal display device and method for driving the same |
-
2014
- 2014-08-05 KR KR1020140100675A patent/KR102208397B1/en active IP Right Grant
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20170079997A (en) * | 2015-12-31 | 2017-07-10 | 엘지디스플레이 주식회사 | Gate driver and display device including the same |
| KR102499314B1 (en) | 2015-12-31 | 2023-02-10 | 엘지디스플레이 주식회사 | Gate driver and display device including the same |
| US11984058B2 (en) | 2022-04-08 | 2024-05-14 | Samsung Display Co., Ltd. | Scan driver |
| US11869406B1 (en) | 2022-08-31 | 2024-01-09 | Samsung Display Co., Ltd. | Scan driver |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20160017390A (en) | 2016-02-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102536784B1 (en) | Gate driver and display device including the same | |
| KR102208397B1 (en) | Gate driver of display device | |
| US10643563B2 (en) | Display device | |
| US10741139B2 (en) | Goa circuit | |
| US20170004760A1 (en) | Built-in gate driver and display device using the same | |
| US10242637B2 (en) | CMOS GOA circuit | |
| US9922589B2 (en) | Emission electrode scanning circuit, array substrate and display apparatus | |
| KR101904277B1 (en) | Iquid crystal display apparatus | |
| US8963823B2 (en) | Liquid crystal display panel and gate driver circuit of a liquid crystal display panel including shift registers | |
| KR102020932B1 (en) | Scan Driver and Display Device Using the same | |
| KR102230370B1 (en) | Display Device | |
| CN102831860A (en) | Shifting register, drive method thereof, gate driver and display device | |
| US9799294B2 (en) | Liquid crystal display device and GOA scanning circuit of the same | |
| US10692454B2 (en) | Gate driver on array having a circuit start signal applied to a pull-down maintenance module | |
| US10332471B2 (en) | Pulse generation device, array substrate, display device, drive circuit and driving method | |
| KR102040659B1 (en) | Scan Driver and Display Device Using the same | |
| KR102172387B1 (en) | Display Panel With Narrow Bezel And Display Device Including The Same | |
| KR102411379B1 (en) | Display panel and display device using the same | |
| KR102541938B1 (en) | Display Device | |
| KR102168822B1 (en) | Display Device | |
| KR102156068B1 (en) | Display Device | |
| KR102171465B1 (en) | Display device | |
| KR102274434B1 (en) | Display device | |
| KR20160083400A (en) | Shift resister, display device using the same and method of driving the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |