KR20060037898A - Liquid crystal display device and driving method of thereof - Google Patents

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문수환
윤수영
전민두
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엘지.필립스 엘시디 주식회사
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Abstract

장수명을 갖는 액정표시장치가 개시된다.A liquid crystal display device having a long life is disclosed.

본 발명의 액정표시장치는, 매트릭스 형태로 배열된 픽셀 어레이를 구비한 액정패널과, 픽셀 어레이로 제1 및/또는 제2 스캔신호를 공급하는 제1 및 제2 게이트 드라이버와, 픽셀 어레이로 소정의 데이터전압을 공급하는 데이터 드라이버와, 제1 및/또는 제2 게이트 드라이버의 구동을 제어하는 구동전압을 생성하고, 데이터 드라이버를 제어하는 제어신호를 생성하는 제어부를 포함한다.The liquid crystal display device of the present invention includes a liquid crystal panel having pixel arrays arranged in a matrix, first and second gate drivers for supplying first and / or second scan signals to the pixel array, and predetermined pixel arrays. And a controller for generating a driving voltage for controlling the driving of the first and / or second gate driver and generating a control signal for controlling the data driver.

따라서, 본 발명에 의하면, 제1 및 제2 게이트 드라이버를 교대로 구동함으로써, 열화를 방지하여 수명을 연장할 수 있다.
Therefore, according to the present invention, by driving the first and second gate drivers alternately, the degradation can be prevented and the life can be extended.

액정표시장치, 내장형 게이트 드라이버, 시프트레지스터LCD, Built-in Gate Driver, Shift Register

Description

액정표시장치 및 그 구동방법{Liquid crystal display device and driving method of thereof} Liquid crystal display device and driving method thereof             

도 1은 종래의 내장형 액정표시장치를 개략적으로 도시한 도면.1 is a view schematically showing a conventional built-in liquid crystal display device.

도 2는 도 1의 게이트 드라이버의 구성을 도시한 블록도.2 is a block diagram showing the configuration of the gate driver of FIG.

도 3은 도 1의 게이트 드라이버를 구동하기 위한 신호 파형을 도시한 도면.3 shows signal waveforms for driving the gate driver of FIG.

도 4는 도 2의 게이트 드라이버의 제1 시프트레지스터의 내부 회로 구성을 도시한 도면.4 is a diagram illustrating an internal circuit configuration of a first shift register of the gate driver of FIG.

도 5는 본 발명의 바람직한 일 실시예에 따른 내장형 액정표시장치의 구성을 도시한 블록도.FIG. 5 is a block diagram illustrating a configuration of a built-in liquid crystal display according to an exemplary embodiment of the present invention. FIG.

도 6은 도 5의 제어부를 상세히 도시한 도면.6 is a detailed view of the control unit of FIG. 5;

도 7은 도 5의 제1 게이트 드라이버의 구성을 도시한 블록도.FIG. 7 is a block diagram illustrating a configuration of the first gate driver of FIG. 5. FIG.

도 8은 도 5의 제2 게이트 드라이버의 구성을 도시한 블록도.8 is a block diagram illustrating a configuration of a second gate driver of FIG. 5.

도 9는 도 5의 제1 게이트 드라이버의 제1 시프트레지스터의 내부 회로 구성을 도시한 도면.FIG. 9 is a diagram illustrating an internal circuit configuration of a first shift register of the first gate driver of FIG. 5. FIG.

도 10은 도 5의 제1 게이트 드라이버의 제1 시프트레지스터의 내부 회로 구성을 도시한 도면. FIG. 10 is a diagram illustrating an internal circuit configuration of a first shift register of the first gate driver of FIG. 5. FIG.                 

도 11은 도 5의 제1 게이트 드라이버를 구동하기 위한 신호 파형을 도시한 도면.FIG. 11 illustrates a signal waveform for driving the first gate driver of FIG. 5; FIG.

도 12는 도 5의 제2 게이트 드라이버를 구동하기 위한 신호 파형을 도시한 도면.FIG. 12 illustrates a signal waveform for driving the second gate driver of FIG. 5. FIG.

도 13은 도 5의 제1 및 제2 게이트 드라이버를 구동하기 위한 신호 파형을 도시한 도면.FIG. 13 illustrates signal waveforms for driving the first and second gate drivers of FIG. 5; FIG.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

10 : 제어부 12 : 타이밍 콘트롤러10 control unit 12 timing controller

14 : 구동전압 생성부 20 : 데이터 드라이버14: driving voltage generation unit 20: data driver

30 : 액정패널 40 : 제1 게이트 드라이버30: liquid crystal panel 40: first gate driver

50 : 제2 게이트 드라이버 60 : 픽셀 어레이
50: second gate driver 60: pixel array

본 발명은 액정표시장치에 관한 것으로, 특히 게이트 드라이버를 내장한 액정표시장치 및 그 구동방법에 관한 것이다.The present invention relates to a liquid crystal display device, and more particularly, to a liquid crystal display device having a gate driver and a driving method thereof.

일반적으로, 액정표시장치(LCD : Liquid Crystal Display device) 또는 유기발광다이오드(OLED: Organic Light Emitting Diode)와 같이 액티브 매트릭스(active matrix) 형태로 배열된 화소들을 구동하여 화상을 표시하는 장치 가 활발하게 연구되고 있다.In general, an apparatus for displaying an image by driving pixels arranged in an active matrix form such as a liquid crystal display device (LCD) or an organic light emitting diode (OLED) is actively active. Is being studied.

상기 액정표시장치는 액티브 매트릭스 형태로 배열된 화소들에 화상 정보에 따른 데이터전압을 공급하여 액정층의 광투과율을 조절함으로써, 원하는 화상을 표시한다. 이를 위해, 상기 액정표시장치는 화소들이 매트릭스 형태로 배열된 액정패널과 상기 액정패널을 구동하기 위한 구동회로를 구비한다.The liquid crystal display device displays a desired image by supplying data voltages corresponding to image information to pixels arranged in an active matrix to adjust light transmittance of the liquid crystal layer. To this end, the liquid crystal display includes a liquid crystal panel in which pixels are arranged in a matrix and a driving circuit for driving the liquid crystal panel.

최근 들어, 제조단가를 낮추기 위해 상기 게이트 드라이버 및/또는 상기 데이터 드라이버를 상기 액정패널 상에 내장한 내장형 액정표시장치가 개발되고 있다. 이러한 경우 상기 액정패널은 아몰퍼스 실리콘(Armorphous Si)으로 이루어진 유리기판일 수 있다. Recently, in order to reduce the manufacturing cost, a built-in liquid crystal display device having the gate driver and / or the data driver embedded on the liquid crystal panel has been developed. In this case, the liquid crystal panel may be a glass substrate made of amorphous silicon.

상기 내장형 액정표시장치는 도 1에 도시된 바와 같이, 아몰퍼스 실리콘으로 이루어진 액정패널(1) 상에 다수의 픽셀들이 매트릭스 형태로 배열된 픽셀 어레이(5)와, 상기 픽셀 어레이(5)의 일측에 상기 픽셀 어레이(5)를 구동하기 위한 스캔신호를 출력하기 위한 게이트 드라이버(3)를 구비한다. 즉, 상기 게이트 드라이버(3)는 상기 픽셀 어레이(5)와 같이 반도체 공정을 통해 다수의 트랜지스터들을 제조한다. As shown in FIG. 1, the built-in liquid crystal display includes a pixel array 5 in which a plurality of pixels are arranged in a matrix form on a liquid crystal panel 1 made of amorphous silicon, and on one side of the pixel array 5. A gate driver 3 for outputting a scan signal for driving the pixel array 5 is provided. That is, the gate driver 3 manufactures a plurality of transistors through a semiconductor process like the pixel array 5.

이에 반해, 기존의 액정표시장치는 액정패널의 외부에 게이트 드라이버를 칩형태로 제조하여 배치한다. 또한, 상기 게이트 드라이버와 액정패널 간에 신호 전달을 위한 라인패턴을 갖는 FPC 기판을 구비한다. 따라서, 종래의 액정표시장치는 칩형태의 게이트 드라이버 및 FPC 기판 등이 추가됨으로 인해 비용이 증가되고, 상기 게이트 드라이버와 FPC 기판을 상기 액정패널과 연결해야 하는 공정으로 인해 공정이 복잡해진다. In contrast, the conventional liquid crystal display device manufactures and arranges a gate driver in the form of a chip on the outside of the liquid crystal panel. In addition, an FPC substrate having a line pattern for signal transmission between the gate driver and the liquid crystal panel is provided. Therefore, the conventional liquid crystal display device has an increased cost due to the addition of a chip type gate driver and an FPC substrate, and the process is complicated by the process of connecting the gate driver and the FPC substrate with the liquid crystal panel.

하지만, 도 1에 도시된 바와 같이, 종래의 내장형 액정표시장치는 게이트 드라이버(3)를 직접 액정패널(1) 상에 내장함으로써, 비용을 줄이고 공정을 단순화시킬 수 있다.However, as shown in FIG. 1, the conventional embedded liquid crystal display device directly embeds the gate driver 3 on the liquid crystal panel 1, thereby reducing costs and simplifying the process.

상기 픽셀 어레이(5)는 다수의 게이트라인들과 다수의 데이터라인들이 교차되고, 상기 다수의 게이트라인들과 상기 데이터라인들의 교차에 의해 픽셀이 정의되고, 상기 각 픽셀에는 박막트랜지스터와 화소전극이 구비된다. In the pixel array 5, a plurality of gate lines and a plurality of data lines intersect each other, and pixels are defined by intersections of the plurality of gate lines and the data lines. Each pixel includes a thin film transistor and a pixel electrode. It is provided.

상기 다수의 게이트라인들은 상기 게이트 드라이버(3)와 연결된다. 상기 게이트 드라이버(3)에서 생성된 스캔신호가 상기 다수의 게이트라인들에 순차적으로 공급된다. 상기 다수의 데이터라인들은 데이터 드라이버(미도시)에 연결된다. 상기 데이터 드라이버에서 소정의 데이터전압이 상기 다수의 데이터라인들로 공급된다. The plurality of gate lines are connected to the gate driver 3. Scan signals generated by the gate driver 3 are sequentially supplied to the plurality of gate lines. The plurality of data lines are connected to a data driver (not shown). A predetermined data voltage is supplied to the plurality of data lines in the data driver.

도 2는 도 1의 게이트 드라이버의 구성을 도시한 블록도이다. FIG. 2 is a block diagram illustrating a configuration of the gate driver of FIG. 1.

도 2에 도시된 바와 같이, 상기 게이트 드라이버(3)에는 다수의 시프트레지스터들(ST1 내지 STn)이 종속 연결(cascading)된다. 각 시프트레지스터(ST1 내지 STn)의 출력단은 다음 시프트레지스터의 입력단에 연결되는 한편, 이전 시프트레지스터의 입력단에 연결된다. 상기 시프트레지스터들(ST1 내지 STn) 각각에는 제1 및 제2 클럭신호(C1, C2), 제1 공급전압(VDD), 제2 공급전압(VSS)이 입력된다. 상기 제1 공급전압(VDD)은 하이상태의 직류전압(대략 20~25V)을 갖고, 상기 제2 공급전압(VSS)은 로우상태의 직류전압(대략 -5V)을 갖는다. 특히, 상기 제1 시프트레지스터(ST1)에는 개시신호(VST)가 입력된다. As shown in FIG. 2, a plurality of shift registers ST1 to STn are cascaded in the gate driver 3. The output end of each shift register ST1 to STn is connected to the input end of the next shift register, while being connected to the input end of the previous shift register. First and second clock signals C1 and C2, a first supply voltage VDD, and a second supply voltage VSS are input to each of the shift registers ST1 to STn. The first supply voltage VDD has a high DC voltage (about 20 to 25 V), and the second supply voltage VSS has a low DC voltage (about -5 V). In particular, a start signal VST is input to the first shift register ST1.                         

상기 시프트레지스터들(ST1 내지 STn)의 출력신호(Vg1 내지 Vgn)는 각 게이트라인(GL1 내지 GLn)에 연결된다. 도 3에 도시된 바와 같이, 상기 제1 및 제2 클럭신호(C1, C2)는 원 클록만큼씩 위상 지연된 펄스 신호이다. 즉, 상기 제1 및 제2 클럭신호(C1, C2)는 원 클럭씩 교대로 하이상태 및 로우상태의 펄스전압을 갖는다. 상기 개시신호(VST)는 한 프레임의 구동을 개시하기 위한 펄스 신호이다. 상기 개시신호(VST)는 상기 수직동기신호(Vsync)를 이용하여 생성될 수 있다. 상기 개시신호(VST)는 한 프레임동안 1번씩 하이상태의 펄스전압을 갖는다. The output signals Vg1 to Vgn of the shift registers ST1 to STn are connected to the respective gate lines GL1 to GLn. As shown in FIG. 3, the first and second clock signals C1 and C2 are pulse signals delayed in phase by one clock. That is, the first and second clock signals C1 and C2 have pulse voltages of a high state and a low state alternately by one clock. The start signal VST is a pulse signal for starting driving of one frame. The start signal VST may be generated using the vertical synchronization signal Vsync. The start signal VST has a high pulse voltage once per frame.

도 3에 도시된 신호 파형에 의해 각 시프트레지스터들(ST1 내지 STn)이 구동된다. 즉, 홀수번째 시프트레지스터들(ST1, ST3, ...)에는 제1 클럭신호(C1)가 입력되고, 짝수번째 시프트레지스터들(ST2, ...,STn)에는 제2 클럭신호(C2)가 입력된다.Each of the shift registers ST1 to STn is driven by the signal waveform shown in FIG. 3. That is, the first clock signal C1 is input to the odd-numbered shift registers ST1, ST3, ..., and the second clock signal C2 is input to the even-numbered shift registers ST2, ..., STn. Is input.

제1 시프트레지스터(ST1)는 개시신호(VST)에 응답하여 제1 클럭신호(C1)를 갖는 제1 출력신호(Vg1)를 제1 게이트라인(GL1)으로 출력한다. 상기 제1 출력신호(Vg1)는 상기 제2 시프트레지스터(ST2)로 입력된다.The first shift register ST1 outputs the first output signal Vg1 having the first clock signal C1 to the first gate line GL1 in response to the start signal VST. The first output signal Vg1 is input to the second shift register ST2.

상기 제2 시프트레지스터(ST2)는 상기 제1 출력신호(Vg1)에 응답하여 제2 클럭신호(C2)를 갖는 제2 출력신호(Vg2)를 제2 게이트라인(GL2)으로 출력한다. 상기 제2 출력신호(Vg2)는 상기 제1 시프트레지스터(ST1) 및 제3 시프트레지스터(ST3)로 입력된다. 상기 제2 출력신호(Vg2)에 의해 상기 제1 시프트레지스터(ST1)의 출력은 디세이블(disable)된다.The second shift register ST2 outputs the second output signal Vg2 having the second clock signal C2 to the second gate line GL2 in response to the first output signal Vg1. The second output signal Vg2 is input to the first shift register ST1 and the third shift register ST3. The output of the first shift register ST1 is disabled by the second output signal Vg2.

상기 제2 시프트레지스터(ST3)는 상기 제2 출력신호(Vg2)에 응답하여 제1 클 럭신호(C1)를 갖는 제3 출력신호(Vg3)를 출력한다.The second shift register ST3 outputs a third output signal Vg3 having the first clock signal C1 in response to the second output signal Vg2.

이와 같은 과정에 의해 각 시프트레지스터들(ST1 내지 STn)로부터 대응되는 출력신호들(Vg1 내지 Vgn)이 출력된다.By this process, corresponding output signals Vg1 to Vgn are output from the respective shift registers ST1 to STn.

도 4의 제1 시프트레지스터를 참조하여 이를 더욱 상세히 설명한다.This will be described in more detail with reference to the first shift register of FIG. 4.

도 4는 도 2의 게이트 드라이버의 제1 시프트레지스터의 내부 회로 구성을 도시한 도면이다.FIG. 4 is a diagram illustrating an internal circuit configuration of a first shift register of the gate driver of FIG. 2.

도 4는 제1 시프트레지스터(ST1)의 내부 회로 구성을 도시한 도면으로서, 나머지 시프트레지스터들(ST2 내지 STn)의 내부 회로 구성도 상기 제1 시프트레지스터(ST1)와 동일하다. 다만, 상기 제1 시프트레지스터(ST1)에는 개시신호(VST)가 입력되는 반면에 다른 시프트레지스터들(ST2 내지 STn)에는 이전 시프트레지스터의 출력신호가 입력된다. FIG. 4 is a diagram illustrating an internal circuit configuration of the first shift register ST1, and the internal circuit configurations of the remaining shift registers ST2 to STn are the same as those of the first shift register ST1. However, the start signal VST is input to the first shift register ST1 while the output signal of the previous shift register is input to the other shift registers ST2 to STn.

도 3을 참조하여 설명하면, 제2 클럭신호(C2)에 동기되어 개시신호(VST)가 입력되면, 제1 트랜지스터(M1)가 턴-온되고, 제1 공급전압(VDD)이 상기 제1 트랜지스터(M1)를 경유하여 제1 노드(Q)에 충전된다. 이러한 경우, 상기 제1 클럭신호(C1)는 로우상태의 펄스전압을 가지게 되므로, 상기 제1 노드(Q)에 충전된 제1 공급전압(VDD)에 의해 제6 트랜지스터(M6)가 서서히 턴-온될 때, 로우상태의 펄스전압이 출력된다. Referring to FIG. 3, when the start signal VST is input in synchronization with the second clock signal C2, the first transistor M1 is turned on and the first supply voltage VDD is turned on. The first node Q is charged via the transistor M1. In this case, since the first clock signal C1 has a low pulse voltage, the sixth transistor M6 is gradually turned on by the first supply voltage VDD charged in the first node Q. When turned on, a low pulse voltage is output.

상기 제1 공급전압(VDD)에 의해 제2 및 제3 트랜지스터(M2, M3)가 턴-온된다. 이때, 전류 흐름을 좋게 하기 위해 상기 제3 트랜지스터(M3)의 사이즈를 제2 트랜지스터(M2)의 사이즈보다 훨씬 크게 제조함에 따라, 제2 노드(QB)에는 제2 공 급전압(VSS)이 충전된다. 상기 제2 트랜지스터(M2)는 순방향으로만 전류가 흐르고 역방향으로 전류가 흐르지 않도록 하는 다이오드 기능을 갖는다. 따라서, 상기 제2 노드(QB)에 충전된 제2 공급전압(VSS)은 상기 제2 트랜지스터(M2)에 의해 차단되어 상기 제1 공급전압(VDD) 측으로 흐르지 않게 된다.Second and third transistors M2 and M3 are turned on by the first supply voltage VDD. At this time, as the size of the third transistor M3 is made much larger than that of the second transistor M2 in order to improve current flow, the second supply voltage VSS is charged to the second node QB. do. The second transistor M2 has a diode function to prevent current from flowing in the forward direction only and not from the reverse direction. Therefore, the second supply voltage VSS charged in the second node QB is blocked by the second transistor M2 and does not flow toward the first supply voltage VDD.

다음구간에 상기 제2 클럭신호(C2)가 로우상태의 펄스전압을 갖는 반면, 제1 클럭신호(C1)가 하이상태의 펄스전압을 갖는다. 이러한 경우, 하이상태의 펄스전압을 갖는 제1 클럭신호(C1)에 의해 브트스트래핑(bootstrapping) 현상이 발생되어 상기 제1 노드(Q)에는 이미 충전된 제1 공급전압(VDD)에 하이상태의 펄스전압을 갖는 제1 클럭신호(C1)가 합쳐진 전압(VDD+C1)으로 충전되다. 이러한 합쳐진 전압에 의해 상기 제6 트랜지스터(M6)가 완전하게 턴-온되므로, 상기 제1 클럭신호(C1)의 하이상태의 펄스전압이 출력된다. In the next section, the second clock signal C2 has a low pulse voltage while the first clock signal C1 has a high pulse voltage. In this case, a bootstrapping phenomenon is generated by the first clock signal C1 having the pulse voltage of the high state, and the first node Q is in a high state to the first supply voltage VDD that is already charged. The first clock signal C1 having a pulse voltage is charged to the combined voltage VDD + C1. Since the sixth transistor M6 is completely turned on by the combined voltage, a high pulse voltage of the first clock signal C1 is output.

다음구간에 제2 시프트레지스터(ST2)에서 출력된 하이상태의 펄스전압을 갖는 제2 출력신호(Vg2)에 의해 제4 트랜지스터(M4)가 턴-온되어 제2 공급전압(VSS)이 상기 제1 노드(Q)에 충전된다. 또한, 로우상태의 펄스전압을 갖는 개시신호(VST)에 의해 상기 제1 트랜지스터(M1)가 턴-오프됨에 따라 상기 제3 트랜지스터(M3)도 턴-온프되게 되어 상기 제2 공급전압(VSS)이 상기 제3 트랜지스터(M3)를 경유하여 상기 제2 노드(QB)에 충전되지 못하게 된다. 이에 따라, 상기 제1 공급전압(VDD)이 상기 제2 트랜지스터(M2)를 경유하여 상기 제2 노드(QB)에 충전된다. 상기 제2 노드(QB)에 충전된 제1 공급전압(VDD)에 의해 제7 트랜지스터(M7)가 턴-온되어 상기 제2 공급전압(VSS)의 로우상태의 직류전압이 출 력되게 된다. 상기 제2 노드(QB)노드에 충전된 제1 공급전압(VDD)에 의해 상기 제5 트랜지스터(M5)가 턴-온되어 상기 제1 노드(Q)에 상기 제2 공급전압(VSS)이 보다 신속히 충전될 수 있다. In the next section, the fourth transistor M4 is turned on by the second output signal Vg2 having the high pulse voltage output from the second shift register ST2 so that the second supply voltage VSS is turned on. It is charged to one node Q. In addition, as the first transistor M1 is turned off by the start signal VST having a low pulse voltage, the third transistor M3 is turned on so that the second supply voltage VSS is turned on. The second node QB cannot be charged via the third transistor M3. Accordingly, the first supply voltage VDD is charged to the second node QB via the second transistor M2. The seventh transistor M7 is turned on by the first supply voltage VDD charged in the second node QB so that the DC voltage in the low state of the second supply voltage VSS is output. The fifth transistor M5 is turned on by the first supply voltage VDD charged in the second node QB node so that the second supply voltage VSS is higher than that of the first node Q. It can be charged quickly.

따라서, 상기 제1 시프트레지스터(ST1)는 한 프레임의 원 클럭구간만 하이상태의 펄스전압이 출력되고 나머지 구간동안에는 로우상태의 펄스전압이 출력된다. 따라서, 나머지 구간동안에는 로우상태의 펄스전압이 출력되도록 하기 위해 상기 제7 트랜지스터(M7)에 연결된 제2 노드(QB)에는 항상 하이상태의 제1 공급전압(VDD)이 충전되게 된다. 결국, 상기 제7 트랜지스터(M7)의 게이트 단자는 한 프레임의 대부분동안 하이상태의 제1 공급전압(VDD)이 인가되게 된다. Accordingly, the first shift register ST1 outputs a high pulse voltage only in one frame of one frame and a low pulse voltage during the remaining period. Therefore, the second node QB connected to the seventh transistor M7 is always charged with the first supply voltage VDD in the high state in order to output the low voltage pulse voltage for the remaining period. As a result, the gate terminal of the seventh transistor M7 is applied with the first supply voltage VDD in the high state for most of one frame.

이러한 과정은 매 프레임 별로 반복적으로 수행된다. This process is repeatedly performed every frame.

일반적으로, 디스플레이 장치는 제품 성능 측면에서 화상을 오랫동안 표시할 수 있는 장수명이 절대적으로 요구된다. In general, a display device is absolutely required for a long life that can display an image for a long time in terms of product performance.

하지만, 이와 같이 스트레스 전압이 지속적으로 누적됨에 따라 열화가 발생되고, 이러한 열화에 의해 제7 트랜지스터(T7)의 문턱전압(Vth)이 변동되고 이동도(mobility)도 감소되게 된다. However, as the stress voltage continues to accumulate as described above, deterioration occurs. As a result, the threshold voltage Vth of the seventh transistor T7 is changed and mobility is reduced.

이에 따라, 상기 제7 트랜지스터(T7)의 동작이 정확하게 제어되지 않게 됨으로써, 오동작이 발생되고 또한 수명이 단축되는 문제가 있다. As a result, the operation of the seventh transistor T7 is not accurately controlled, thereby causing a malfunction and shortening the lifespan.

한편, 상기와 같이 내장형 게이트 드라이버를 픽셀 어레이의 일측에 구비하는 경우, 상기 내장형 게이트 드라이버의 출력신호가 타측의 픽셀 어레이 영역에 공급되는 동안 라인 전항에 의한 전압 강하가 발생되어 타측 픽셀 어레이 영역에는 전압강하된 출력신호가 공급되게 된다. 따라서, 일측 픽셀 어레이 영역과 타측 픽셀 어레이 영역 간의 출력신호가 상이해짐에 따라 화질 불량을 초래되는 문제가 있다.
On the other hand, when the built-in gate driver is provided on one side of the pixel array as described above, while the output signal of the built-in gate driver is supplied to the pixel array region on the other side, a voltage drop due to the line term occurs and the voltage is applied to the other pixel array region. The dropped output signal is supplied. Therefore, there is a problem that the image quality is poor as the output signal between the one pixel array region and the other pixel array region is different.

본 발명은 양측에 각각 내장형 게이트 드라이버를 구비하여 주기적으로 교차 구동함으로서, 수명을 연장할 수 있는 액정표시장치 및 그 구동방법을 제공함에 그 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a liquid crystal display device and a method of driving the same, having a built-in gate driver at both sides and periodically crossing each other to prolong its life.

본 발명은 양측에 각각 내장형 게이트 드라이버를 구비하여 동시 구동함으로써, 화질을 향상시킬 수 있는 액정표시장치 및 그 구동방법을 제공함에 그 목적이 있다.
SUMMARY OF THE INVENTION An object of the present invention is to provide a liquid crystal display device and a driving method thereof capable of improving image quality by simultaneously driving a built-in gate driver on both sides.

상기 목적을 달성하기 위한 본 발명의 바람직한 일 실시예에 따르면, 액정표시장치는, 매트릭스 형태로 배열된 픽셀 어레이를 구비한 액정패널; 상기 픽셀 어레이로 제1 및/또는 제2 스캔신호를 공급하는 제1 및 제2 게이트 드라이버; 상기 픽셀 어레이로 소정의 데이터전압을 공급하는 데이터 드라이버; 및 상기 제1 및/또는 제2 게이트 드라이버의 구동을 제어하는 구동전압을 생성하고, 상기 데이터 드라이버를 제어하는 제어신호를 생성하는 제어부를 포함한다.According to a preferred embodiment of the present invention for achieving the above object, a liquid crystal display device, the liquid crystal panel having a pixel array arranged in a matrix form; First and second gate drivers configured to supply first and / or second scan signals to the pixel array; A data driver for supplying a predetermined data voltage to the pixel array; And a controller configured to generate a driving voltage for controlling driving of the first and / or second gate driver and to generate a control signal for controlling the data driver.

상기 제1 및 제2 게이트 드라이버는 상기 액정패널에 내장될 수 있다. The first and second gate drivers may be embedded in the liquid crystal panel.                     

본 발명의 바람직한 다른 실시예에 따르면, 액정패널을 구동하기 위한 제1 및 제2 게이트 드라이버를 구비한 액정표시장치의 구동방법은, 구동신호 및 제어신호를 생성하는 단계; 상기 구동신호에 응답하여 상기 제1 및/또는 제2 게이트 드라이버의 구동을 제어하는 구동전압을 생성하는 단계; 상기 구동전압에 따라 상기 제1 및/또는 제2 게이트 드라이버를 구동하는 단계; 상기 구동된 게이트 드라이버의 스캔신호를 상기 액정패널로 공급하는 단계; 및 상기 제어신호에 따라 소정의 데이터전압을 상기 액정패널로 공급하는 단계를 포함한다.According to another preferred embodiment of the present invention, a method of driving a liquid crystal display device having first and second gate drivers for driving a liquid crystal panel includes: generating a driving signal and a control signal; Generating a driving voltage for controlling driving of the first and / or second gate driver in response to the driving signal; Driving the first and / or second gate driver according to the driving voltage; Supplying a scan signal of the driven gate driver to the liquid crystal panel; And supplying a predetermined data voltage to the liquid crystal panel according to the control signal.

상기 구동전압에 따라 상기 제1 및 제2 게이트 드라이버가 일정 주기로 교대로 구동될 수 있다. The first and second gate drivers may be alternately driven at regular intervals according to the driving voltage.

상기 구동전압에 따라 상기 제1 및 제2 게이트 드라이버가 동시에 구동될 수 있다.The first and second gate drivers may be driven simultaneously according to the driving voltage.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

도 5는 본 발명의 바람직한 일 실시예에 따른 내장형 액정표시장치의 구성을 도시한 블록도이다.5 is a block diagram illustrating a configuration of a built-in liquid crystal display according to an exemplary embodiment of the present invention.

도 5에서, 본 발명의 액정표시장치는 제어부(10), 데이터 드라이버(20), 제1 및 제2 게이트 드라이버(40, 50)를 내장한 액정패널(30)을 구비한다. 또한, 상기 액정표시장치는 제1 및 제2 게이트 드라이버(40, 50)에 공급할 제3 공급전압(VSS)을 생성하는 전원공급부(70)를 더 구비할 수 있다.In FIG. 5, the liquid crystal display of the present invention includes a liquid crystal panel 30 in which a control unit 10, a data driver 20, and first and second gate drivers 40 and 50 are incorporated. In addition, the liquid crystal display may further include a power supply unit 70 for generating a third supply voltage VSS to be supplied to the first and second gate drivers 40 and 50.

상기 액정패널(30)은 아몰퍼스 실리콘으로 이루어질 수 있다. 상기 액정패널(30)은 다수의 픽셀들이 매트릭스 형태로 배열된 픽셀 어레이(60)와, 상기 픽셀 어레이(60)의 양측에 구비되어 상기 픽셀 어레이(60)를 구동하기 위한 제1 및/또는 제2 스캔신호를 출력하기 위한 제1 및 제2 게이트 드라이버(40, 50)를 구비한다. The liquid crystal panel 30 may be made of amorphous silicon. The liquid crystal panel 30 includes a pixel array 60 in which a plurality of pixels are arranged in a matrix form, and first and / or first electrodes provided on both sides of the pixel array 60 to drive the pixel array 60. And first and second gate drivers 40 and 50 for outputting two scan signals.

상기 픽셀 어레이(60)는 다수의 게이트라인들과 다수의 데이터라인들이 교차되고, 상기 다수의 게이트라인들과 상기 데이터라인들의 교차에 의해 픽셀이 정의되고, 상기 각 픽셀에는 박막트랜지스터와 화소전극이 구비된다. In the pixel array 60, a plurality of gate lines and a plurality of data lines intersect each other, and pixels are defined by intersections of the plurality of gate lines and the data lines. Each pixel includes a thin film transistor and a pixel electrode. It is provided.

상기 다수의 게이트라인들은 일측이 상기 제1 게이트 드라이버(40)에 연결되고 타측이 상기 제2 게이트 드라이버(50)에 연결된다. 상기 제1 및 제2 게이트 드라이버(40, 50)는 상기 픽셀 어레이(60)와 같이 반도체 공정을 통해 다수의 트랜지스터들을 제조한다. 상기 제1 게이트 드라이버(40)는 상기 다수의 게이트라인들의 일측에 순차적으로 공급하기 위한 제1 스캔신호를 출력한다. 상기 제2 게이트 드라이버(50)는 상기 다수의 게이트라인들의 타측에 순차적으로 공급하기 위한 제2 스캔신호를 출력한다. One side of the plurality of gate lines is connected to the first gate driver 40 and the other side is connected to the second gate driver 50. The first and second gate drivers 40 and 50 manufacture a plurality of transistors through a semiconductor process like the pixel array 60. The first gate driver 40 outputs a first scan signal for sequentially supplying to one side of the plurality of gate lines. The second gate driver 50 outputs a second scan signal for sequentially supplying to the other side of the plurality of gate lines.

상기 다수의 데이터라인들은 상기 데이터 드라이버(20)에 연결된다. 상기 데이터 드라이버(20)는 소정의 데이터전압이 상기 다수의 데이터라인들로 공급된다. The plurality of data lines are connected to the data driver 20. The data driver 20 is supplied with a predetermined data voltage to the plurality of data lines.

한편, 상기 제1 및 제2 게이트 드라이버(40, 50) 그리고 상기 데이터 드라이버(20)는 상기 제어부(10)에 의해 제어된다. The first and second gate drivers 40 and 50 and the data driver 20 are controlled by the controller 10.

상기 제어부(10)는 상기 데이터 드라이버(20)를 제어하기 위한 제어신호(SSC, SSP, SOE 등)를 생성하여 외부로부터 입력된 디지털 비디오 데이터를 함께 상기 데이터 드라이버(20)로 공급한다. 상기 데이터 드라이버(20)는 상기 제어신호에 따라 상기 디지털 비디오 데이터를 감마변환하여 아날로그 데이터전압을 상기 픽셀 어레이(60)의 다수의 데이터라인에 공급한다.The controller 10 generates a control signal (SSC, SSP, SOE, etc.) for controlling the data driver 20 and supplies digital video data input from the outside to the data driver 20 together. The data driver 20 gamma-converts the digital video data according to the control signal and supplies an analog data voltage to a plurality of data lines of the pixel array 60.

상기 제어부(10)는 상기 제1 및 제2 게이트 드라이버(40, 50)를 제어하기 위한 제어신호(예컨대, 개시신호(VST), 클럭신호(C1, C2), 구동전압(VDDL, VDDR, RESETL, RESETR))를 생성한다.The controller 10 controls a control signal (for example, a start signal VST, a clock signal C1 and C2), a driving voltage VDDL, VDDR, and RESETL to control the first and second gate drivers 40 and 50. , RESETR)).

상기 구동전압에 따라 상기 제1 게이트 드라이버(40)만이 구동되든지, 상기 제2 게이트 드라이버(50)만이 구동되든지 또는 상기 제1 및 제2 게이트 드라이버(40, 50) 모두가 구동될 수 있다.Depending on the driving voltage, only the first gate driver 40, only the second gate driver 50, or both the first and second gate drivers 40 and 50 may be driven.

이와 같이 상기 구동전압에 따라 구동되는 해당 게이트 드라이버(40, 50)는 상기 개시신호, 클럭신호 등에 의해 소정의 스캔신호를 생성하여 상기 픽셀 어레이(60)의 다수의 게이트라인들에 공급한다.As described above, the gate drivers 40 and 50 driven according to the driving voltage generate a predetermined scan signal based on the start signal and the clock signal, and supply the predetermined scan signal to the plurality of gate lines of the pixel array 60.

도 6은 도 5의 제어부를 상세히 도시한 도면이다.6 is a view illustrating in detail the control unit of FIG. 5.

도 6에 도시된 바와 같이, 상기 제어부(10)는 개시신호, 클럭신호 및 구동신호를 생성하는 타이밍 콘트롤러(12)와, 상기 구동신호에 따라 상기 제1 및 제2 게이트 드라이버(40, 50)를 구동시킬 수 있는 구동전압을 생성하는 구동전압 생성부(14)를 구비한다. 상기 구동전압은 상기 제1 게이트 드라이버(40)로 공급되기 위한 제1 공급전압(VDDL) 및 제1 리셋전압(RESETL)과, 상기 제2 게이트 드라이버(50)로 공급되기 위한 제2 공급전압(VDDR) 및 제2 리셋전압(RESETR)을 포함한다.As shown in FIG. 6, the controller 10 includes a timing controller 12 generating a start signal, a clock signal, and a driving signal, and the first and second gate drivers 40 and 50 according to the driving signal. And a driving voltage generation unit 14 for generating a driving voltage capable of driving the driving voltage. The driving voltage may include a first supply voltage VDDL and a first reset voltage RESETL to be supplied to the first gate driver 40, and a second supply voltage to be supplied to the second gate driver 50. VDDR) and a second reset voltage RESETR.

상기 구동전압 생성부(14)는 상기 구동신호에 따라 상기 제1 공급전압(VDDL) 및 제2 리셋전압(RESETL)을 생성하는 제1 구동전압 생성부(16)와, 상기 구동신호에 따라 상기 제2 공급전압(VDDR) 및 제2 리셋전압(RESETR)을 생성하는 제2 구동전압 생성부(18)를 포함한다.The driving voltage generator 14 may generate the first supply voltage VDDL and the second reset voltage RESETL according to the driving signal, and the driving voltage generator 14 may generate the driving voltage. And a second driving voltage generator 18 generating a second supply voltage VDDR and a second reset voltage RESETR.

상기 구동신호에 따라 상기 제1 구동전압 생성부(16)에서 상기 제1 공급전압(VDDL) 및 상기 제1 리셋전압(RESETL)이 발생되고, 상기 제2 구동전압 생성부(18)에서 상기 제2 구동전압(VDDR) 및 상기 제2 리셋전압(RESETR)이 발생된다. 이러한 경우, 상기 제1 및 제2 공급전압(VDDL, VDDR)과 상기 제1 및 제2 리셋전압(RESETL, RESETR)은 상기 제1 및 제2 게이트 드라이버(40, 50) 중 어떤 것을 구동하고 어떤 것을 구동시키지 않는가에 따라 그 신호 파형이 상이해진다.According to the driving signal, the first supply voltage VDDL and the first reset voltage RESETL are generated in the first driving voltage generator 16, and the second driving voltage generator 18 generates the first driving voltage VDDL and the first reset voltage RESETL. The second driving voltage VDDR and the second reset voltage RESETR are generated. In this case, the first and second supply voltages VDDL and VDDR and the first and second reset voltages RESETL and RESETR may drive any of the first and second gate drivers 40 and 50. The signal waveform is different depending on whether or not the drive is driven.

상기 구동신호는 2비트의 조합으로 이루어질 수 있다. 예를 들어, 상기 구동신호가 '01'신호인 경우, 상기 제1 및 제2 구동전압 생성부(16, 18)에서 상기 제1 게이트 드라이버(40)만을 구동하도록 하는 제1 및 제2 공급전압(VDDL, VDDR) 그리고 제1 및 제2 리셋전압(RESETL, RESETR)이 발생될 수 있다. 이러한 경우, 도 11에 도시된 바와 같이, 상기 제1 공급전압(VDDL)이 하이상태의 전압이고, 상기 제1 리셋전압(RESETL)이 로우상태의 전압이고, 상기 제2 공급전압(VDDR)이 로우상태의 전압이며, 상기 제2 리셋전압(RESETR)이 하이상태의 전압이 될 수 있다.The driving signal may be a combination of two bits. For example, when the driving signal is a '01' signal, the first and second supply voltages for driving only the first gate driver 40 by the first and second driving voltage generators 16 and 18. (VDDL, VDDR) and first and second reset voltages RESETL and RESETR may be generated. In this case, as shown in FIG. 11, the first supply voltage VDDL is a high state voltage, the first reset voltage RESETL is a low state voltage, and the second supply voltage VDDR is The voltage may be in a low state, and the second reset voltage RESETR may be a voltage in a high state.

상기 구동신호가 '10'신호인 경우, 상기 제1 및 제2 구동전압 생성부(16, 18)에서 상기 제2 게이트 드라이버(50)만을 구동하도록 하는 제1 및 제2 공급전압(VDDL, VDDR) 그리고 제1 및 제2 리셋전압(RESETL, RESETR)이 발생될 수 있다. 이러한 경우, 도 12에 도시된 바와 같이, 상기 제1 공급전압(VDDL)은 로우상태의 전압이고, 상기 제1 리셋전압(RESETL)은 하이상태의 전압이고, 상기 제2 공급 전압(VDDR)은 하이상태의 전압이며, 상기 제2 리셋전압(RESETR)은 로우상태의 전압이 될 수 있다. When the driving signal is a '10' signal, the first and second supply voltages VDDL and VDDR to drive only the second gate driver 50 by the first and second driving voltage generators 16 and 18. In addition, first and second reset voltages RESETL and RESETR may be generated. In this case, as shown in FIG. 12, the first supply voltage VDDL is a low state voltage, the first reset voltage RESETL is a high state voltage, and the second supply voltage VDDR is The voltage may be in a high state, and the second reset voltage RESETR may be a voltage in a low state.

상기 구동신호가 '11'신호인 경우, 상기 제1 및 제2 구동전압 생성부(16, 18)에서 상기 제1 및 제2 게이트 드라이버(40, 50) 모두를 구동하도록 하는 제1 및 제2 공급전압(VDDL, VDDR) 그리고 제1 및 제2 리셋전압(RESETL, RESETR)이 발생될 수 있다. 이러한 경우, 도 13에 도시된 바와 같이, 상기 제1 및 제2 공급전압(VDDL, VDDR)은 하이상태의 전압이며, 상기 제1 및 제2 리셋전압(RESETL, RESETR)은 로우상태의 전압이 될 수 있다. When the driving signal is the '11' signal, the first and second driving voltage generators 16 and 18 drive the first and second gate drivers 40 and 50 to drive both the first and second gate drivers 40 and 50. Supply voltages VDDL and VDDR and first and second reset voltages RESETL and RESETR may be generated. In this case, as shown in FIG. 13, the first and second supply voltages VDDL and VDDR are high voltages, and the first and second reset voltages RESETL and RESETR are low voltages. Can be.

이와 같이, 상기 제1 및 제2 공급전압(VDDL, VDDR)과 상기 제1 및 제2 리셋전압(RESETL, RESETR)에 따라 상기 제1 게이트 드라이버(40)만이 구동되거나 상기 제2 게이트 드라이버(50)만이 구동되거나 상기 제1 및 제2 게이트 드라이버(40, 50) 모두가 구동될 수 있다.As such, only the first gate driver 40 may be driven or the second gate driver 50 may be driven according to the first and second supply voltages VDDL and VDDR and the first and second reset voltages RESETL and RESETR. ) May be driven or both the first and second gate drivers 40 and 50 may be driven.

한편, 상기 제1 및 제2 공급전압(VDDL, VDDR)과 상기 제1 및 제2 리셋전압(RESETL, RESETR)은 일정한 주기로 반전될 수 있다. 상기 반전 주기는 n프레임(여기서, n은 자연수)이다. 상기 제1 및 제2 공급전압(VDDL, VDDR)과 상기 제1 및 제2 리셋전압(RESETL, RESETR)은 프레임의 타임 블랭크(time blanking) 구간에서 반전될 수 있다. 이와 같이 프레임의 시작 전에 미리 반전시킴으로써, 오동작을 방지할 수 있다. 따라서, 상기 제1 및 제2 공급전압(VDDL, VDDR)과 상기 제1 및 제2 리셋전압(RESETL, RESETR)은 한 프레임별, 두 프레임별 또는 다수 프레임별로 반전될 수 있다. 이와 같이 일정한 주기로 상기 제1 및 제2 공급전압(VDDL, VDDR) 과 상기 제1 및 제2 리셋전압(RESETL, RESETR)됨에 따라 상기 제1 및 제2 게이트 드라이버(40, 50)가 주기별로 구동될 수 있다. 즉, 상기 제1 및 제2 게이트 드라이버(40, 50)는 프레임별로 교대로 구동될 수 있다. 예를 들어, 상기 제1 게이트 드라이버(40)가 제1 프레임동안 구동되고, 이어서 상기 제2 게이트 드라이버(50)가 제2 프레임동안 구동될 수 있다. 또한, 제3 프레임동안 다시 상기 제1 게이트 드라이버(40)가 구동되고 이어서 제4 프레임동안 상기 제2 게이트 드라이버(50)가 구동될 수 있다. 이와 같이 상기 제1 및 제2 게이트 드라이버(40, 50)가 주기별로 교대로 구동됨으로써, 상기 게이트 드라이버의 열화를 방지하여 수명을 연장시킬 수 있다. Meanwhile, the first and second supply voltages VDDL and VDDR and the first and second reset voltages RESETL and RESETR may be inverted at regular intervals. The inversion period is n frames, where n is a natural number. The first and second supply voltages VDDL and VDDR and the first and second reset voltages RESETL and RESETR may be inverted in a time blanking period of a frame. By inverting before the start of the frame in this way, a malfunction can be prevented. Therefore, the first and second supply voltages VDDL and VDDR and the first and second reset voltages RESETL and RESETR may be inverted by one frame, by two frames, or by multiple frames. As the first and second supply voltages VDDL and VDDR and the first and second reset voltages RESETL and RESETR are driven at regular intervals, the first and second gate drivers 40 and 50 are driven in cycles. Can be. That is, the first and second gate drivers 40 and 50 may be alternately driven for each frame. For example, the first gate driver 40 may be driven during the first frame, and then the second gate driver 50 may be driven during the second frame. In addition, the first gate driver 40 may be driven again during the third frame, and then the second gate driver 50 may be driven during the fourth frame. As described above, the first and second gate drivers 40 and 50 are alternately driven for each cycle, thereby preventing deterioration of the gate driver and extending life.

따라서, 상기 타이밍 콘트롤러(12)는 일정 주기별로 '01'신호와 '01'신호를 포함하는 구동신호를 교대로 상기 구동전압 생성부(14)로 공급하고, 상기 구동전압 생성부(14)는 상기 '01'신호와 '10'신호에 따라 그에 상응하는 제1 및 제2 공급전압(VDDL, VDDR)과 제1 및 제2 리셋전압(RESETL, RESETR)을 교대로 상기 제1 및 제2 게이트 드라이버(40, 50)로 공급한다. 상기 제1 및 제2 게이트 드라이버(40, 50)는 상기 제1 및 제2 공급전압(VDDL, VDDR)과 제1 및 제2 리셋전압(RESETL, RESETR)에 따라 일정 주기별로 교대로 구동될 수 있다. Accordingly, the timing controller 12 alternately supplies a driving signal including a '01' signal and a '01' signal to the driving voltage generator 14 at regular intervals, and the driving voltage generator 14 The first and second gates alternately correspond to the first and second supply voltages VDDL and VDDR and the first and second reset voltages RESETL and RESETR according to the '01' and '10' signals. Supply to the drivers 40 and 50. The first and second gate drivers 40 and 50 may be alternately driven at predetermined intervals according to the first and second supply voltages VDDL and VDDR and the first and second reset voltages RESETL and RESETR. have.

도 7은 도 5의 제1 게이트 드라이버의 구성을 도시한 블록도이다. FIG. 7 is a block diagram illustrating a configuration of the first gate driver of FIG. 5.

도 7에서, 상기 제1 게이트 드라이버(40)는 다수의 시프트레지스터들(STL1 내지 STLn)이 종속 연결(cascading)된다. 각 시프트레지스터(STL1 내지 STLn)의 출력단은 다음 시프트레지스터의 입력단에 연결되는 한편, 이전 시프트레지스터의 입 력단에 연결된다. 상기 시프트레지스터들(STL1 내지 STLn) 각각에는 제1 및 제2 클럭신호(C1, C2), 제1 공급전압(VDDL), 제1 리셋전압(RESETL) 및 제3 공급전압(VSS)이 입력된다. 상기 제1 공급전압(VDDL) 및 상기 제1 리셋전압(RESETL)은 일정 주기별로 하이상태의 전압(대략 20~25V) 및 로우상태의 전압(-5V)으로 반전된다. 상기 제3 공급전압(VSS)은 로우상태의 직류전압(대략 -5V)을 갖는다. 특히, 상기 제1 시프트레지스터(STL1)에는 개시신호(VST)가 입력된다. In FIG. 7, the first gate driver 40 is cascaded with a plurality of shift registers STL1 to STLn. The output end of each shift register STL1 to STLn is connected to the input end of the next shift register, while connected to the input end of the previous shift register. First and second clock signals C1 and C2, a first supply voltage VDDL, a first reset voltage RESETL, and a third supply voltage VSS are input to each of the shift registers STL1 to STLn. . The first supply voltage VDDL and the first reset voltage RESETL are inverted into a high voltage (about 20 to 25 V) and a low voltage (-5 V) at predetermined intervals. The third supply voltage VSS has a low DC voltage (about -5V). In particular, a start signal VST is input to the first shift register STL1.

상기 시프트레지스터들(STL1 내지 STLn)의 출력신호(예컨대, 스캔신호)(Vg1 내지 Vgn)는 각 게이트라인(GL1 내지 GLn)에 연결된다. 상기 제1 및 제2 클럭신호(C1, C2)는 원 클럭만큼씩 위상 지연된 펄스 신호이다. 즉, 상기 제1 및 제2 클럭신호(C1, C2)는 원 클럭씩 교대로 하이상태 및 로우상태의 펄스전압을 갖는다. 상기 개시신호(VST)는 한 프레임의 구동을 개시하기 위한 펄스 신호이다. 상기 개시신호(VST)는 상기 수직동기신호(Vsync)를 이용하여 생성될 수 있다. 즉, 상기 개시신호(VST)는 상기 수직동기신호에 동기되어 한 프레임동안 1번씩 하이상태의 펄스전압을 갖는다. Output signals (eg, scan signals) Vg1 to Vgn of the shift registers STL1 to STLn are connected to the respective gate lines GL1 to GLn. The first and second clock signals C1 and C2 are pulse signals delayed in phase by one clock. That is, the first and second clock signals C1 and C2 have pulse voltages of a high state and a low state alternately by one clock. The start signal VST is a pulse signal for starting driving of one frame. The start signal VST may be generated using the vertical synchronization signal Vsync. That is, the start signal VST has a high pulse voltage once every frame for one frame in synchronization with the vertical synchronization signal.

상기 각 시프트레지스터들(STL1 내지 STLn)은 도 11 내지 도 13의 신호 파형에 의해 구동된다. 즉, 상기 각 시프트레지스터들(STL1 내지 STLn)은 제1 공급전압(VDDL) 및 제1 리셋전압(RESETL)의 신호 파형에 따라 구동될 수도 있고 구동되지 않을 수도 있다. 상기 제1공급전압(VDDL)이 하이상태의 전압을 가지고, 상기 제1 리셋전압(RESETL)이 로우상태의 전압을 가지는 경우, 상기 각 시프트레지스터들(STL1 내지 STLn)은 구동될 수 있다. 반대로, 상기 제1 공급전압(VDDL)이 로우 상태의 전압을 가지고, 상기 제1 리셋전압(RESETL)이 하이상태의 전압을 가지는 경우, 상기 각 시프트레지스터들(STL1 내지 STLn)은 구동되지 않는다.Each of the shift registers STL1 to STLn is driven by the signal waveform of FIGS. 11 to 13. That is, each of the shift registers STL1 to STLn may or may not be driven according to the signal waveform of the first supply voltage VDDL and the first reset voltage RESETL. When the first supply voltage VDDL has a high state voltage and the first reset voltage RESETL has a low state voltage, each of the shift registers STL1 to STLn may be driven. On the contrary, when the first supply voltage VDDL has a low state voltage and the first reset voltage RESETL has a high state voltage, the respective shift registers STL1 to STLn are not driven.

상기 제1 공급전압(VDDL) 및 상기 제1 리셋전압(RESETL)에 의해 상기 각 시프트레지스터들(STL1 내지 STLn)이 구동되는 경우, 제1 시프트레지스터(STL1)는 개시신호(VST)에 응답하여 제1 클럭신호(C1)를 갖는 제1 출력신호(Vg1)를 제1 게이트라인(GL1)으로 출력한다. 상기 제1 출력신호(Vg1)는 상기 제2 시프트레지스터(STL2)로 입력된다.When the shift registers STL1 to STLn are driven by the first supply voltage VDDL and the first reset voltage RESETL, the first shift register STL1 responds to the start signal VST. The first output signal Vg1 having the first clock signal C1 is output to the first gate line GL1. The first output signal Vg1 is input to the second shift register STL2.

상기 제2 시프트레지스터(STL2)는 상기 제1 출력신호(Vg1)에 응답하여 제2 클럭신호(C2)를 갖는 제2 출력신호(Vg2)를 제2 게이트라인(GL2)으로 출력한다. 상기 제2 출력신호(Vg2)는 상기 제1 시프트레지스터(STL1) 및 제3 시프트레지스터(STL3)로 입력된다. 상기 제2 출력신호(Vg2)에 의해 상기 제1 시프트레지스터(STL1)의 출력은 디세이블(disable)된다.The second shift register STL2 outputs the second output signal Vg2 having the second clock signal C2 to the second gate line GL2 in response to the first output signal Vg1. The second output signal Vg2 is input to the first shift register STL1 and the third shift register STL3. The output of the first shift register STL1 is disabled by the second output signal Vg2.

상기 제2 시프트레지스터(STL3)는 상기 제2 출력신호(Vg2)에 응답하여 제1 클럭신호(C1)를 갖는 제3 출력신호(Vg3)를 출력한다.The second shift register STL3 outputs a third output signal Vg3 having the first clock signal C1 in response to the second output signal Vg2.

이와 같은 과정에 의해 각 시프트레지스터들(STL1 내지 STLn)로부터 대응되는 출력신호들(Vg1 내지 Vgn)이 출력된다.By this process, corresponding output signals Vg1 to Vgn are output from the respective shift registers STL1 to STLn.

도 9의 제1 시프트레지스터를 참조하여 이를 더욱 상세히 설명한다. 도 9에 도시된 상기 제1 시프트레지스터의 내부 회로 구성은 일 예이고, 상기 제1 시프트레지스터의 내부 회로 구성은 얼마든지 변경이 가능하다.This will be described in more detail with reference to the first shift register of FIG. 9. The internal circuit configuration of the first shift register shown in FIG. 9 is an example, and the internal circuit configuration of the first shift register may be changed as much as possible.

도 9는 도 5의 제1 게이트 드라이버의 제1 시프트레지스터의 내부 회로 구성 을 도시한 도면이다.9 is a diagram illustrating an internal circuit configuration of a first shift register of the first gate driver of FIG. 5.

도 9는 제1 시프트레지스터(STL1)의 내부 회로 구성을 도시한 도면으로서, 나머지 시프트레지스터들(STL2 내지 STLn)의 내부 회로 구성도 상기 제1 시프트레지스터(STL1)와 동일하다. 다만, 상기 제1 시프트레지스터(STL1)에는 개시신호(VST)가 입력되는 반면에 다른 시프트레지스터들(STL2 내지 STLn)에는 이전 시프트레지스터의 출력신호가 입력된다. FIG. 9 is a diagram illustrating an internal circuit configuration of the first shift register STL1. The internal circuit configuration of the remaining shift registers STL2 to STLn is also the same as that of the first shift register STL1. However, the start signal VST is input to the first shift register STL1 while the output signal of the previous shift register is input to the other shift registers STL2 to STLn.

도 9를 참조하여 상기 제1 시프트레지스터(STL1)를 설명하면, 제1 트랜지스터(M1)는 게이트 단자가 개시신호에 연결되고 소오스 단자가 제1 공급전압(VDDL)에 연결되며 드레인 단자가 제1 노드(Q)에 연결된다. 제2 트랜지스터(M2)는 게이트 단자가 소오스 단자에 연결되며 드레인 단자가 제2 노드(QB)에 연결된다. 제3 트랜지스터(M3)는 게이트 단자가 상기 제1 노드(Q)에 연결되고 소오스 단자가 상기 제2 노드(QB)에 연결되며 드레인 단자가 제3 공급전압(VSS)에 연결된다. 제4 트랜지스터(M4)는 게이트 단자가 다음 시프트레지스터(STL2)의 출력신호(Vg2)에 연결되고 소오스 단자가 상기 제3 공급전압(VSS)에 연결되며 드레인 단자가 상기 제1 노드(Q)에 연결된다. 제5 트랜지스터(M5)는 게이트 단자가 상기 제2 노드(QB)에 연결되고 소오스 단자가 상기 제1 노드(Q)에 연결되며 드레인 단자가 상기 제3 공급전압(VSS)에 연결된다. 제6 트랜지스터(M6)는 게이트 단자가 제1 노드(Q)에 연결되고 소오스 단자가 제1 클럭신호(C1)에 연결된다. 제7 트랜지스터(M7)는 게이트 단자가 상기 제2 노드(QB)에 연결되고 소오스 단자가 상기 제6 트랜지스터(M6)의 드레인 단자에 연결되며 드레인 단자가 상기 제3 공급전압(VSS)에 연결된다. 제8 트 랜지스터(M8)는 게이트 단자가 제1 리셋전압(RESETL)에 연결되고 소오스 단자가 상기 제1 노드(Q)에 연결되며 드레인 단자가 상기 제3 공급전압(VSS)에 연결된다. 제9 트랜지스터(M9)는 게이트 단자가 상기 제1 리셋전압(RESETL)에 연결되고 소오스 단자가 상기 제2 노드(QB)에 연결되며 드레인 단자가 상기 제3 공급전압(VSS)에 연결된다. 여기서, 제1 출력 차단부(42)는 상기 제8 및 제9 트랜지스터(M8, M9)를 포함한다. 상기 제1 출력 차단부(42)는 상기 제1 리셋전압(RESETL)이 로우상태의 전압을 가질 때 상기 제8 및 제9 트랜지스터(M8, M9)를 턴-온시켜 제1 시프트레지스터(STL1)의 출력을 차단한다. Referring to FIG. 9, when the first shift register STL1 is described, the first transistor M1 has a gate terminal connected to a start signal, a source terminal connected to a first supply voltage VDDL, and a drain terminal connected to a first terminal. Is connected to node Q. In the second transistor M2, a gate terminal is connected to the source terminal, and a drain terminal is connected to the second node QB. In the third transistor M3, a gate terminal is connected to the first node Q, a source terminal is connected to the second node QB, and a drain terminal is connected to the third supply voltage VSS. The fourth transistor M4 has a gate terminal connected to the output signal Vg2 of the next shift register STL2, a source terminal connected to the third supply voltage VSS, and a drain terminal connected to the first node Q. Connected. A fifth transistor M5 has a gate terminal connected to the second node QB, a source terminal connected to the first node Q, and a drain terminal connected to the third supply voltage VSS. In the sixth transistor M6, a gate terminal is connected to the first node Q, and a source terminal is connected to the first clock signal C1. A seventh transistor M7 has a gate terminal connected to the second node QB, a source terminal connected to a drain terminal of the sixth transistor M6, and a drain terminal connected to the third supply voltage VSS. . In an eighth transistor M8, a gate terminal is connected to the first reset voltage RESETL, a source terminal is connected to the first node Q, and a drain terminal is connected to the third supply voltage VSS. A ninth transistor M9 has a gate terminal connected to the first reset voltage RESETL, a source terminal connected to the second node QB, and a drain terminal connected to the third supply voltage VSS. Here, the first output blocker 42 includes the eighth and ninth transistors M8 and M9. The first output blocking unit 42 turns on the eighth and ninth transistors M8 and M9 when the first reset voltage RESETL has a low voltage, and thus the first shift register STL1. Cut off the output.

상기와 같이 구성된 제1 시프트레지스터(STL1)는 상기 제1 공급전압(VDDL) 및 상기 제1 리셋전압(RESETL)에 따라 구동될 수도 있고 구동되지 않을 수도 있다. The first shift register STL1 configured as described above may or may not be driven according to the first supply voltage VDDL and the first reset voltage RESETL.

상기 제1 공급전압(VDDL)이 로우상태의 전압을 가지고 상기 제1 리셋전압(RESETL)이 하이상태의 전압을 가지는 경우, 상기 제1 시프트레지스터(STL1)는 구동되지 않는다. 즉, 상기 개시신호(VST)에 의해 상기 제1 트랜지스터(M1)가 턴-온되더라도 상기 제1 노드(Q)에는 로우상태의 전압을 갖는 상기 제1 공급전압(VDDL)이 충전된다. 또한, 로우상태의 전압을 갖는 상기 제1 공급전압(VDDL)에 의해 상기 제3 트랜지스터(M3)가 턴-온되지 않기 때문에 로우상태의 전압을 갖는 상기 제1 공급전압(VDDL)이 상기 제2 트랜지스터(M2)를 경유하여 상기 제2 노드(QB)노드에 충전된다. 한편, 하이상태의 전압을 갖는 상기 제1 리셋전압(RESETL)에 의해 상기 제8 및 제9 트랜지스터(M8, M9)가 턴-온된다. 이에 따라, 상기 제1 및 제2 노드(Q, QB)에 상기 제3 공급전압(VSS)이 충전된다. 그러므 로, 상기 제1 공급전압(VDDL)이 로우상태의 전압을 가지고 상기 제1 리셋전압(RESETL)이 하이상태의 전압을 가지는 경우, 상기 제1 및 제2 노드(Q, QB) 모두에 항상 로우상태의 전압을 갖는 제1 공급전압(VDDL)이 충전되므로, 이러한 상기 제1 공급전압(VDDL)에 의해 상기 제6 및 제7 트랜지스터(M6, M7)가 턴-오프되게 됨으로써, 상기 제1 게이트라인(GL1)에는 어떠한 출력신호도 출력되지 않게 된다. When the first supply voltage VDDL has a low state voltage and the first reset voltage RESETL has a high state voltage, the first shift register STL1 is not driven. That is, even when the first transistor M1 is turned on by the start signal VST, the first node Q is charged with the first supply voltage VDDL having a low voltage. Further, since the third transistor M3 is not turned on by the first supply voltage VDDL having the low voltage, the first supply voltage VDDL having the low voltage is the second supply voltage. The second node QB is charged to the node via transistor M2. The eighth and ninth transistors M8 and M9 are turned on by the first reset voltage RESETL having a high voltage. Accordingly, the third supply voltage VSS is charged to the first and second nodes Q and QB. Therefore, when the first supply voltage VDDL has a low state voltage and the first reset voltage RESETL has a high state voltage, the first and second nodes Q and QB are always present. Since the first supply voltage VDDL having the voltage in the low state is charged, the sixth and seventh transistors M6 and M7 are turned off by the first supply voltage VDDL. No output signal is output to the gate line GL1.

상기 제1 공급전압(VDDL)이 하이상태의 전압을 가지고 상기 제1 리셋전압(RESETL)이 로우상태의 전압을 가지는 경우, 상기 제1 시프트레지스터(STL1)는 구동된다. 이러한 경우, 제2 클럭신호(C2)에 동기되어 개시신호(VST)가 입력되면, 상기 제1 트랜지스터(M1)가 턴-온되고, 하이상태의 전압을 갖는 제1 공급전압(VDDL)이 상기 제1 트랜지스터(M1)를 경유하여 상기 제1 노드(Q)에 충전된다. 이때, 상기 제1 클럭신호(C1)는 로우상태의 펄스전압을 가지게 되므로, 상기 제1 노드(Q)에 충전된 제1 공급전압(VDDL)에 의해 상기 제6 트랜지스터(M6)가 서서히 턴-온될 때, 로우상태의 펄스전압이 출력된다. When the first supply voltage VDDL has a high state voltage and the first reset voltage RESETL has a low state voltage, the first shift register STL1 is driven. In this case, when the start signal VST is input in synchronization with the second clock signal C2, the first transistor M1 is turned on, and the first supply voltage VDDL having the high state voltage is turned on. The first node Q is charged via the first transistor M1. In this case, since the first clock signal C1 has a pulse voltage in a low state, the sixth transistor M6 is gradually turned on by the first supply voltage VDDL charged in the first node Q. When turned on, a low pulse voltage is output.

하이상태의 전압을 갖는 제1 공급전압(VDDL)에 의해 상기 제2 및 제3 트랜지스터(M2, M3)가 턴-온된다. 이때, 전류 흐름을 좋게 하기 위해 상기 제3 트랜지스터(M3)의 사이즈를 제2 트랜지스터(M2)의 사이즈보다 훨씬 크게 제조함에 따라, 상기 제2 노드(QB)에는 제3 공급전압(VSS)이 충전된다. 상기 제2 트랜지스터(M2)는 순방향으로만 전류가 흐르고 역방향으로 전류가 흐르지 않도록 하는 다이오드 기능을 갖는다. 따라서, 상기 제2 노드(QB)에 충전된 제3 공급전압(VSS)은 상기 제2 트랜지스터(M2)에 의해 차단되어 상기 제1 공급전압(VDD) 측으로 흐르지 않게 된다. The second and third transistors M2 and M3 are turned on by the first supply voltage VDDL having a high voltage. In this case, as the size of the third transistor M3 is made much larger than the size of the second transistor M2 in order to improve current flow, the third supply voltage VSS is charged to the second node QB. do. The second transistor M2 has a diode function to prevent current from flowing in the forward direction only and not from the reverse direction. Accordingly, the third supply voltage VSS charged in the second node QB is not blocked by the second transistor M2 and does not flow toward the first supply voltage VDD.                     

다음구간에 상기 제2 클럭신호(C2)가 로우상태의 펄스전압을 갖는 반면, 제1 클럭신호(C1)가 하이상태의 펄스전압을 갖는다. 이러한 경우, 하이상태의 펄스전압을 갖는 제1 클럭신호(C1)에 의해 브트스트래핑(bootstrapping) 현상이 발생되어 상기 제1 노드(Q)에는 이미 충전된 제1 공급전압(VDDL)에 하이상태의 펄스전압을 갖는 제1 클럭신호(C1)가 합쳐진 전압(VDDL+C1)으로 충전되다. 이러한 합쳐진 전압에 의해 상기 제6 트랜지스터(M6)가 완전하게 턴-온되므로, 상기 제1 클럭신호(C1)의 하이상태의 펄스전압이 출력된다. In the next section, the second clock signal C2 has a low pulse voltage while the first clock signal C1 has a high pulse voltage. In this case, a bootstrapping phenomenon is generated by the first clock signal C1 having the pulse voltage of the high state, and the first node Q is in a high state to the first supply voltage VDDL that is already charged. The first clock signal C1 having a pulse voltage is charged with the combined voltage VDDL + C1. Since the sixth transistor M6 is completely turned on by the combined voltage, a high pulse voltage of the first clock signal C1 is output.

다음구간에 제2 시프트레지스터(STL2)에서 출력된 하이상태의 펄스전압을 갖는 제2 출력신호(Vg2)에 의해 제4 트랜지스터(M4)가 턴-온되어 제3 공급전압(VSS)이 상기 제1 노드(Q)에 충전된다. 또한, 로우상태의 펄스전압을 갖는 개시신호(VST)에 의해 상기 제1 트랜지스터(M1)가 턴-오프됨에 따라 상기 제3 트랜지스터(M3)도 턴-온프되게 되어 상기 제3 공급전압(VSS)이 상기 제3 트랜지스터(M3)를 경유하여 상기 제2 노드(QB)에 충전되지 못하게 된다. 이에 따라, 상기 제1 공급전압(VDDL)이 상기 제2 트랜지스터(M2)를 경유하여 상기 제2 노드(QB)에 충전된다. 상기 제2 노드(QB)에 충전된 제1 공급전압(VDDL)에 의해 제7 트랜지스터(M7)가 턴-온되어 상기 제3 공급전압(VSS)의 로우상태의 직류전압이 출력되게 된다. 상기 제2 노드(QB)노드에 충전된 제1 공급전압(VDDL)에 의해 상기 제5 트랜지스터(M5)가 턴-온되어 상기 제1 노드(Q)에 상기 제3 공급전압(VSS)이 보다 신속히 충전될 수 있다. In the next section, the fourth transistor M4 is turned on by the second output signal Vg2 having the high pulse voltage output from the second shift register STL2 so that the third supply voltage VSS is turned on. It is charged to one node Q. In addition, as the first transistor M1 is turned off by the start signal VST having a low pulse voltage, the third transistor M3 is turned on so that the third supply voltage VSS is turned on. The second node QB cannot be charged via the third transistor M3. Accordingly, the first supply voltage VDDL is charged to the second node QB via the second transistor M2. The seventh transistor M7 is turned on by the first supply voltage VDDL charged in the second node QB to output a DC voltage having a low state of the third supply voltage VSS. The fifth transistor M5 is turned on by the first supply voltage VDDL charged in the second node QB, so that the third supply voltage VSS is greater than that of the first node Q. It can be charged quickly.

따라서, 상기 제1 시프트레지스터(STL1)는 한 프레임 중에서 한 클럭구간만 큼 하이상태의 펄스전압이 출력된다. Accordingly, the first shift register STL1 outputs a pulse voltage having a high state for one clock period of one frame.

다음 프레임에서 상기 제1 공급전압(VDDL) 및 상기 제1 리셋전압(RESETL)이 반전되어 상기 제1 공급전압(VDDL)이 하이상태의 전압을 가지고 상기 제1 리셋전압(RESETL)이 로우상태의 전압을 가지는 경우, 상기 제1 시프트레지스터(STL1)는 구동되지 않는다. 그 다음 프레임에서 상기 제1 공급전압(VDDL) 및 상기 제1 리셋전압(RESETL)이 다시 반전되는 경우, 상기 시프트레지스터(STL1)는 다시 구동된다. 따라서, 상기 시프트레지스터(STL1)는 일정 주기로 구동될 수 있다.In the next frame, the first supply voltage VDDL and the first reset voltage RESETL are inverted so that the first supply voltage VDDL has a high state and the first reset voltage RESETL is low. When the voltage has a voltage, the first shift register STL1 is not driven. When the first supply voltage VDDL and the first reset voltage RESETL are inverted again in the next frame, the shift register STL1 is driven again. Therefore, the shift register STL1 may be driven at a predetermined period.

도 8은 도 5의 제2 게이트 드라이버의 구성을 도시한 블록도이다. 상기 제2 게이트 드라이버(50)의 내부 구성은 상기 제1 게이트 드라이버(40)와 동일하다. FIG. 8 is a block diagram illustrating a configuration of the second gate driver of FIG. 5. The internal configuration of the second gate driver 50 is the same as the first gate driver 40.

도 8에서, 상기 제2 게이트 드라이버(50)는 다수의 시프트레지스터들(STR1 내지 STRn)이 종속 연결(cascading)된다. 각 시프트레지스터(STR1 내지 STRn)의 출력단은 다음 시프트레지스터의 입력단에 연결되는 한편, 이전 시프트레지스터의 입력단에 연결된다. 상기 시프트레지스터들(STR1 내지 STRn) 각각에는 제1 및 제2 클럭신호(C1, C2), 제2 공급전압(VDDR), 제2 리셋전압(RESETR) 및 제3 공급전압(VSS)이 입력된다. 상기 제2 공급전압(VDDR) 및 상기 제2 리셋전압(RESETR)은 일정 주기별로 하이상태의 전압(대략 20~25V) 및 로우상태의 전압(-5V)으로 반전된다. 상기 제3 공급전압(VSS)은 로우상태의 직류전압(대략 -5V)을 갖는다. 특히, 상기 제1 시프트레지스터(STR1)에는 개시신호(VST)가 입력된다. In FIG. 8, the second gate driver 50 is cascaded with a plurality of shift registers STR1 to STRn. The output end of each shift register STR1 to STRn is connected to the input end of the next shift register, while being connected to the input end of the previous shift register. First and second clock signals C1 and C2, a second supply voltage VDDR, a second reset voltage RESETR, and a third supply voltage VSS are input to each of the shift registers STR1 to STRn. . The second supply voltage VDDR and the second reset voltage RESETR are inverted into a high voltage (about 20 to 25 V) and a low voltage (-5 V) at predetermined intervals. The third supply voltage VSS has a low DC voltage (about -5V). In particular, a start signal VST is input to the first shift register STR1.

상기 시프트레지스터들(STR1 내지 STRn)의 출력신호(예컨대, 스캔신호)(Vg1 내지 Vgn)는 각 게이트라인(GL1 내지 GLn)에 연결된다. 상기 제1 및 제2 클럭신호(C1, C2)는 원 클럭만큼씩 위상 지연된 펄스 신호이다. 즉, 상기 제1 및 제2 클럭신호(C1, C2)는 원 클럭씩 교대로 하이상태 및 로우상태의 펄스전압을 갖는다. 상기 개시신호(VST)는 한 프레임의 구동을 개시하기 위한 펄스 신호이다. 상기 개시신호(VST)는 상기 수직동기신호(Vsync)를 이용하여 생성될 수 있다. 즉, 상기 개시신호(VST)는 상기 수직동기신호에 동기되어 한 프레임동안 1번씩 하이상태의 펄스전압을 갖는다. Output signals (eg, scan signals) Vg1 to Vgn of the shift registers STR1 to STRn are connected to the respective gate lines GL1 to GLn. The first and second clock signals C1 and C2 are pulse signals delayed in phase by one clock. That is, the first and second clock signals C1 and C2 have pulse voltages of a high state and a low state alternately by one clock. The start signal VST is a pulse signal for starting driving of one frame. The start signal VST may be generated using the vertical synchronization signal Vsync. That is, the start signal VST has a high pulse voltage once every frame for one frame in synchronization with the vertical synchronization signal.

상기 각 시프트레지스터들(STR1 내지 STRn)은 도 11 내지 도 13의 신호 파형에 의해 구동된다. 즉, 상기 각 시프트레지스터들(STR1 내지 STRn)은 제2 공급전압(VDDR) 및 제2 리셋전압(RESETR)의 신호 파형에 따라 구동될 수도 있고 구동되지 않을 수도 있다. 상기 제2 공급전압(VDDR)이 하이상태의 전압을 가지고, 상기 제2 리셋전압(RESETR)이 로우상태의 전압을 가지는 경우, 상기 각 시프트레지스터들(STR1 내지 STRn)은 구동될 수 있다. 반대로, 상기 제2 공급전압(VDDR)이 로우상태의 전압을 가지고, 상기 제2 리셋전압(RESETR)이 하이상태의 전압을 가지는 경우, 상기 각 시프트레지스터들(STR1 내지 STRn)은 구동되지 않는다.Each of the shift registers STR1 to STRn is driven by the signal waveform of FIGS. 11 to 13. That is, each of the shift registers STR1 to STRn may or may not be driven according to the signal waveform of the second supply voltage VDDR and the second reset voltage RESETR. When the second supply voltage VDDR has a high state voltage and the second reset voltage RESETR has a low state voltage, each of the shift registers STR1 to STRn may be driven. On the contrary, when the second supply voltage VDDR has a low state voltage and the second reset voltage RESETR has a high state voltage, the respective shift registers STR1 to STRn are not driven.

상기 제2 공급전압(VDDR) 및 상기 제2 리셋전압(RESETR)에 의해 상기 각 시프트레지스터들(STR1 내지 STRn)이 구동되는 경우, 제1 시프트레지스터(STR1)는 개시신호(VST)에 응답하여 제1 클럭신호(C1)를 갖는 제1 출력신호(Vg1)를 제1 게이트라인(GL1)으로 출력한다. 상기 제1 출력신호(Vg1)는 상기 제2 시프트레지스터(STR2)로 입력된다. When each of the shift registers STR1 to STRn is driven by the second supply voltage VDDR and the second reset voltage RESETR, the first shift register STR1 responds to the start signal VST. The first output signal Vg1 having the first clock signal C1 is output to the first gate line GL1. The first output signal Vg1 is input to the second shift register STR2.                     

상기 제2 시프트레지스터(STR2)는 상기 제1 출력신호(Vg1)에 응답하여 제2 클럭신호(C2)를 갖는 제2 출력신호(Vg2)를 제2 게이트라인(GL2)으로 출력한다. 상기 제2 출력신호(Vg2)는 상기 제1 시프트레지스터(STR1) 및 제3 시프트레지스터(STL3)로 입력된다. 상기 제2 출력신호(Vg2)에 의해 상기 제1 시프트레지스터(STR1)의 출력은 디세이블(disable)된다.The second shift register STR2 outputs the second output signal Vg2 having the second clock signal C2 to the second gate line GL2 in response to the first output signal Vg1. The second output signal Vg2 is input to the first shift register STR1 and the third shift register STL3. The output of the first shift register STR1 is disabled by the second output signal Vg2.

상기 제2 시프트레지스터(STL3)는 상기 제2 출력신호(Vg2)에 응답하여 제1 클럭신호(C1)를 갖는 제3 출력신호(Vg3)를 출력한다.The second shift register STL3 outputs a third output signal Vg3 having the first clock signal C1 in response to the second output signal Vg2.

이와 같은 과정에 의해 각 시프트레지스터들(STR1 내지 STRn)로부터 대응되는 출력신호들(Vg1 내지 Vgn)이 출력된다.By this process, corresponding output signals Vg1 to Vgn are output from the respective shift registers STR1 to STRn.

도 10의 제1 시프트레지스터를 참조하여 이를 더욱 상세히 설명한다.This will be described in more detail with reference to the first shift register of FIG. 10.

도 10은 도 5의 제1 게이트 드라이버의 제1 시프트레지스터의 내부 회로 구성을 도시한 도면이다. 도 10에 도시된 상기 제1 시프트레지스터의 내부 회로 구성은 일 예이고, 상기 제1 시프트레지스터의 내부 회로 구성은 얼마든지 변경이 가능하다.FIG. 10 is a diagram illustrating an internal circuit configuration of a first shift register of the first gate driver of FIG. 5. The internal circuit configuration of the first shift register shown in FIG. 10 is an example, and the internal circuit configuration of the first shift register may be changed as much as possible.

도 10은 제1 시프트레지스터(STR1)의 내부 회로 구성을 도시한 도면으로서, 나머지 시프트레지스터들(STR2 내지 STLn)의 내부 회로 구성도 상기 제1 시프트레지스터(STR1)와 동일하다. 다만, 상기 제1 시프트레지스터(STR1)에는 개시신호(VST)가 입력되는 반면에 다른 시프트레지스터들(STR2 내지 STLn)에는 이전 시프트레지스터의 출력신호가 입력된다. FIG. 10 is a diagram illustrating an internal circuit configuration of the first shift register STR1. The internal circuit configuration of the remaining shift registers STR2 to STLn is also the same as that of the first shift register STR1. However, the start signal VST is input to the first shift register STR1 while the output signal of the previous shift register is input to the other shift registers STR2 to STLn.

도 10을 참조하여 상기 제1 시프트레지스터(STR1)를 설명하면, 제1 트랜지스 터(M1)는 게이트 단자가 개시신호에 연결되고 소오스 단자가 제2 공급전압(VDDR)에 연결되며 드레인 단자가 제1 노드(Q)에 연결된다. 제2 트랜지스터(M2)는 게이트 단자가 소오스 단자에 연결되며 드레인 단자가 제2 노드(QB)에 연결된다. 제3 트랜지스터(M3)는 게이트 단자가 상기 제1 노드(Q)에 연결되고 소오스 단자가 상기 제2 노드(QB)에 연결되며 드레인 단자가 제3 공급전압(VSS)에 연결된다. 제4 트랜지스터(M4)는 게이트 단자가 다음 시프트레지스터(STR2)의 출력신호(Vg2)에 연결되고 소오스 단자가 상기 제3 공급전압(VSS)에 연결되며 드레인 단자가 상기 제1 노드(Q)에 연결된다. 제5 트랜지스터(M5)는 게이트 단자가 상기 제2 노드(QB)에 연결되고 소오스 단자가 상기 제1 노드(Q)에 연결되며 드레인 단자가 상기 제3 공급전압(VSS)에 연결된다. 제6 트랜지스터(M6)는 게이트 단자가 제1 노드(Q)에 연결되고 소오스 단자가 제1 클럭신호(C1)에 연결된다. 제7 트랜지스터(M7)는 게이트 단자가 상기 제2 노드(QB)에 연결되고 소오스 단자가 상기 제6 트랜지스터(M6)의 드레인 단자에 연결되며 드레인 단자가 상기 제3 공급전압(VSS)에 연결된다. 제8 트랜지스터(M8)는 게이트 단자가 제2 리셋전압(RESETR)에 연결되고 소오스 단자가 상기 제1 노드(Q)에 연결되며 드레인 단자가 상기 제3 공급전압(VSS)에 연결된다. 제9 트랜지스터(M9)는 게이트 단자가 상기 제2 리셋전압(RESETR)에 연결되고 소오스 단자가 상기 제2 노드(QB)에 연결되며 드레인 단자가 상기 제3 공급전압(VSS)에 연결된다. 여기서, 제2 출력 차단부(52)는 상기 제8 및 제9 트랜지스터(M8, M9)를 포함한다. 상기 제2 출력 차단부(52)는 상기 제1 리셋전압(RESETR)이 로우상태의 전압을 가질 때 상기 제8 및 제9 트랜지스터(M8, M9)를 턴-온시켜 제1 시프트레지 스터(STR1)의 출력을 차단한다. Referring to FIG. 10, the first shift register STR1 includes a gate terminal connected to the start signal, a source terminal connected to the second supply voltage VDDR, and a drain terminal connected to the first transistor M1. It is connected to the first node Q. In the second transistor M2, a gate terminal is connected to the source terminal, and a drain terminal is connected to the second node QB. In the third transistor M3, a gate terminal is connected to the first node Q, a source terminal is connected to the second node QB, and a drain terminal is connected to the third supply voltage VSS. The fourth transistor M4 has a gate terminal connected to the output signal Vg2 of the next shift register STR2, a source terminal connected to the third supply voltage VSS, and a drain terminal connected to the first node Q. Connected. A fifth transistor M5 has a gate terminal connected to the second node QB, a source terminal connected to the first node Q, and a drain terminal connected to the third supply voltage VSS. In the sixth transistor M6, a gate terminal is connected to the first node Q, and a source terminal is connected to the first clock signal C1. A seventh transistor M7 has a gate terminal connected to the second node QB, a source terminal connected to a drain terminal of the sixth transistor M6, and a drain terminal connected to the third supply voltage VSS. . In an eighth transistor M8, a gate terminal is connected to the second reset voltage RESETR, a source terminal is connected to the first node Q, and a drain terminal is connected to the third supply voltage VSS. A ninth transistor M9 has a gate terminal connected to the second reset voltage RESETR, a source terminal connected to the second node QB, and a drain terminal connected to the third supply voltage VSS. Here, the second output blocking unit 52 includes the eighth and ninth transistors M8 and M9. The second output cut-off unit 52 turns on the eighth and ninth transistors M8 and M9 when the first reset voltage RESETR has a low voltage to turn on the first shift register STR1. ) To block the output.

상기와 같이 구성된 제1 시프트레지스터(STR1)는 상기 제2 공급전압(VDDR) 및 상기 제2 리셋전압(RESETR)에 따라 구동될 수도 있고 구동되지 않을 수도 있다. The first shift register STR1 configured as described above may or may not be driven according to the second supply voltage VDDR and the second reset voltage RESETR.

상기 제2 공급전압(VDDR)이 로우상태의 전압을 가지고 상기 제2 리셋전압(RESETR)이 하이상태의 전압을 가지는 경우, 상기 제1 시프트레지스터(STR1)는 구동되지 않는다. 즉, 상기 개시신호(VST)에 의해 상기 제1 트랜지스터(M1)가 턴-온되더라도 상기 제1 노드(Q)에는 로우상태의 전압을 갖는 상기 제2 공급전압(VDDR)이 충전된다. 또한, 로우상태의 전압을 갖는 상기 제2 공급전압(VDDR)에 의해 상기 제3 트랜지스터(M3)가 턴-온되지 않기 때문에 로우상태의 전압을 갖는 상기 제2 공급전압(VDDR)이 상기 제2 트랜지스터(M2)를 경유하여 상기 제2 노드(QB)노드에 충전된다. 한편, 하이상태의 전압을 갖는 상기 제2 리셋전압(RESETR)에 의해 상기 제8 및 제9 트랜지스터(M8, M9)가 턴-온된다. 이에 따라, 상기 제1 및 제2 노드(Q, QB)에 상기 제3 공급전압(VSS)이 충전된다. 그러므로, 상기 제2 공급전압(VDDR)이 로우상태의 전압을 가지고 상기 제2 리셋전압(RESETR)이 하이상태의 전압을 가지는 경우, 상기 제1 및 제2 노드(Q, QB) 모두에 항상 로우상태의 전압을 갖는 제2 공급전압(VDDR)이 충전되므로, 이러한 상기 제2 공급전압(VDDR)에 의해 상기 제6 및 제7 트랜지스터(M6, M7)가 턴-오프되게 됨으로써, 상기 제1 게이트라인(GL1)에는 어떠한 출력신호도 출력되지 않게 된다. When the second supply voltage VDDR has a low state voltage and the second reset voltage RESETR has a high state voltage, the first shift register STR1 is not driven. That is, even when the first transistor M1 is turned on by the start signal VST, the second supply voltage VDDR having a low voltage is charged in the first node Q. In addition, since the third transistor M3 is not turned on by the second supply voltage VDDR having the low voltage, the second supply voltage VDDR having the low voltage is the second supply voltage. The second node QB is charged to the node via transistor M2. Meanwhile, the eighth and ninth transistors M8 and M9 are turned on by the second reset voltage RESETR having the high voltage. Accordingly, the third supply voltage VSS is charged to the first and second nodes Q and QB. Therefore, when the second supply voltage VDDR has a low state voltage and the second reset voltage RESETR has a high state voltage, it is always low to both the first and second nodes Q and QB. Since the second supply voltage VDDR having the voltage of the state is charged, the sixth and seventh transistors M6 and M7 are turned off by the second supply voltage VDDR, so that the first gate is turned off. No output signal is output to the line GL1.

상기 제2 공급전압(VDDR)이 하이상태의 전압을 가지고 상기 제2 리셋전압(RESETR)이 로우상태의 전압을 가지는 경우, 상기 제1 시프트레지스터(STR1)는 구동된다. 이러한 경우, 제2 클럭신호(C2)에 동기되어 개시신호(VST)가 입력되면, 상기 제1 트랜지스터(M1)가 턴-온되고, 하이상태의 전압을 갖는 제2 공급전압(VDDR)이 상기 제1 트랜지스터(M1)를 경유하여 상기 제1 노드(Q)에 충전된다. 이때, 상기 제1 클럭신호(C1)는 로우상태의 펄스전압을 가지게 되므로, 상기 제1 노드(Q)에 충전된 제2 공급전압(VDDR)에 의해 상기 제6 트랜지스터(M6)가 서서히 턴-온될 때, 로우상태의 펄스전압이 출력된다. When the second supply voltage VDDR has a high state voltage and the second reset voltage RESETR has a low state voltage, the first shift register STR1 is driven. In this case, when the start signal VST is input in synchronization with the second clock signal C2, the first transistor M1 is turned on, and the second supply voltage VDDR having the high state voltage is set to the first signal. The first node Q is charged via the first transistor M1. In this case, since the first clock signal C1 has a low pulse voltage, the sixth transistor M6 is gradually turned on by the second supply voltage VDDR charged in the first node Q. When turned on, a low pulse voltage is output.

하이상태의 전압을 갖는 제2 공급전압(VDDR)에 의해 상기 제2 및 제3 트랜지스터(M2, M3)가 턴-온된다. 이때, 전류 흐름을 좋게 하기 위해 상기 제3 트랜지스터(M3)의 사이즈를 제2 트랜지스터(M2)의 사이즈보다 훨씬 크게 제조함에 따라, 상기 제2 노드(QB)에는 제3 공급전압(VSS)이 충전된다. 상기 제2 트랜지스터(M2)는 순방향으로만 전류가 흐르고 역방향으로 전류가 흐르지 않도록 하는 다이오드 기능을 갖는다. 따라서, 상기 제2 노드(QB)에 충전된 제3 공급전압(VSS)은 상기 제2 트랜지스터(M2)에 의해 차단되어 상기 제1 공급전압(VDD) 측으로 흐르지 않게 된다.The second and third transistors M2 and M3 are turned on by the second supply voltage VDDR having a high voltage. In this case, as the size of the third transistor M3 is made much larger than the size of the second transistor M2 in order to improve current flow, the third supply voltage VSS is charged to the second node QB. do. The second transistor M2 has a diode function to prevent current from flowing in the forward direction only and not from the reverse direction. Accordingly, the third supply voltage VSS charged in the second node QB is not blocked by the second transistor M2 and does not flow toward the first supply voltage VDD.

다음구간에 상기 제2 클럭신호(C2)가 로우상태의 펄스전압을 갖는 반면, 제1 클럭신호(C1)가 하이상태의 펄스전압을 갖는다. 이러한 경우, 하이상태의 펄스전압을 갖는 제1 클럭신호(C1)에 의해 브트스트래핑(bootstrapping) 현상이 발생되어 상기 제1 노드(Q)에는 이미 충전된 제2 공급전압(VDDR)에 하이상태의 펄스전압을 갖는 제1 클럭신호(C1)가 합쳐진 전압(VDDR+C1)으로 충전되다. 이러한 합쳐진 전압에 의해 상기 제6 트랜지스터(M6)가 완전하게 턴-온되므로, 상기 제1 클럭신호(C1)의 하이상태의 펄스전압이 출력된다. In the next section, the second clock signal C2 has a low pulse voltage while the first clock signal C1 has a high pulse voltage. In this case, a bootstrapping phenomenon is generated by the first clock signal C1 having the pulse voltage of the high state, and the first node Q is in a high state to the second supply voltage VDDR that is already charged. The first clock signal C1 having a pulse voltage is charged with the combined voltage VDDR + C1. Since the sixth transistor M6 is completely turned on by the combined voltage, a high pulse voltage of the first clock signal C1 is output.                     

다음구간에 제2 시프트레지스터(STR2)에서 출력된 하이상태의 펄스전압을 갖는 제2 출력신호(Vg2)에 의해 제4 트랜지스터(M4)가 턴-온되어 제3 공급전압(VSS)이 상기 제1 노드(Q)에 충전된다. 또한, 로우상태의 펄스전압을 갖는 개시신호(VST)에 의해 상기 제1 트랜지스터(M1)가 턴-오프됨에 따라 상기 제3 트랜지스터(M3)도 턴-온프되게 되어 상기 제3 공급전압(VSS)이 상기 제3 트랜지스터(M3)를 경유하여 상기 제2 노드(QB)에 충전되지 못하게 된다. 이에 따라, 상기 제2 공급전압(VDDR)이 상기 제2 트랜지스터(M2)를 경유하여 상기 제2 노드(QB)에 충전된다. 상기 제2 노드(QB)에 충전된 제2 공급전압(VDDR)에 의해 제7 트랜지스터(M7)가 턴-온되어 상기 제3 공급전압(VSS)의 로우상태의 직류전압이 출력되게 된다. 상기 제2 노드(QB)노드에 충전된 제2 공급전압(VDDR)에 의해 상기 제5 트랜지스터(M5)가 턴-온되어 상기 제1 노드(Q)에 상기 제3 공급전압(VSS)이 보다 신속히 충전될 수 있다. In the next section, the fourth transistor M4 is turned on by the second output signal Vg2 having the high pulse voltage output from the second shift register STR2 so that the third supply voltage VSS is turned on. It is charged to one node Q. In addition, as the first transistor M1 is turned off by the start signal VST having a low pulse voltage, the third transistor M3 is turned on so that the third supply voltage VSS is turned on. The second node QB cannot be charged via the third transistor M3. Accordingly, the second supply voltage VDDR is charged to the second node QB via the second transistor M2. The seventh transistor M7 is turned on by the second supply voltage VDDR charged in the second node QB to output a DC voltage having a low state of the third supply voltage VSS. The fifth transistor M5 is turned on by the second supply voltage VDDR charged in the second node QB, so that the third supply voltage VSS is higher than that of the first node Q. It can be charged quickly.

따라서, 상기 제1 시프트레지스터(STR1)는 한 프레임 중에서 한 클럭구간만큼 하이상태의 펄스전압이 출력된다. Accordingly, the first shift register STR1 outputs a pulse voltage of a high state for one clock period of one frame.

다음 프레임에서 상기 제2 공급전압(VDDR) 및 상기 제2 리셋전압(RESETR)이 반전되어 상기 제2 공급전압(VDDR)이 하이상태의 전압을 가지고 상기 제2 리셋전압(RESETR)이 로우상태의 전압을 가지는 경우, 상기 제1 시프트레지스터(STR1)는 구동되지 않는다. 그 다음 프레임에서 상기 제2 공급전압(VDDR) 및 상기 제2 리셋전압(RESETR)이 다시 반전되는 경우, 상기 시프트레지스터(STR1)는 다시 구동된다. 따라서, 상기 시프트레지스터(STR1)는 일정 주기 로 구동될 수 있다.In the next frame, the second supply voltage VDDR and the second reset voltage RESETR are inverted so that the second supply voltage VDDR has a high state and the second reset voltage RESETR is low. When the voltage has a voltage, the first shift register STR1 is not driven. When the second supply voltage VDDR and the second reset voltage RESETR are inverted again in the next frame, the shift register STR1 is driven again. Therefore, the shift register STR1 may be driven at a predetermined period.

이하에서 도 5 내지 도 13을 참조하여 본 발명의 액정표시장치의 구동방법을 설명한다.Hereinafter, a driving method of the liquid crystal display of the present invention will be described with reference to FIGS. 5 to 13.

상기 제어부(10)의 타이밍 콘트롤러(12)는 상기 액정패널(30)의 제1 및 제2 게이트 드라이버(40, 50)를 제어하기 위한 제1 제어신호(개시신호(VST), 클럭신호(C1, C2) 및 구동신호)와 상기 데이터 드라이버(20)를 제어하기 위한 제2 제어신호(SSP, SSC, SOE 등)를 생성한다. 상기 구동전압 생성부(14)는 상기 구동신호에 응답하여 상기 제1 및 제2 게이트 드라이버(40, 50)의 구동 여부에 관한 구동전압(제1 및 제2 공급전압(VDDL, VDDR) 및 제1 및 제2 리셋전압(RESETL, RESETR))을 생성한다. The timing controller 12 of the controller 10 may include a first control signal (starting signal VST and a clock signal C1) for controlling the first and second gate drivers 40 and 50 of the liquid crystal panel 30. , C2) and driving signals) and second control signals SSP, SSC, SOE, etc. for controlling the data driver 20. The driving voltage generator 14 may drive driving voltages (first and second supply voltages VDDL and VDDR) and whether the first and second gate drivers 40 and 50 are driven in response to the driving signal. The first and second reset voltages RESETL and RESETR are generated.

상기 구동전압 생성부(14)는 상기 개시신호(VST) 및 상기 클럭신호(C1, C2)를 상기 제1 및 제2 게이트 드라이버(40, 50)로 공급하고, 상기 제1 공급전압(VDDL) 및 상기 제1 리셋전압(RESETL)을 상기 제1 게이트 드라이버(40)로 공급하며, 상기 제2 공급전압(VDDR) 및 상기 제2 리셋전압(RESETR)을 상기 제2 게이트 드라이버(50)로 공급한다. 따라서, 상기 구동전압에 따라 상기 제1 및 제2 게이트 드라이버(40, 50)가 일정 주기로 교대로 구동되고 또는 상기 제1 및 제2 게이트 드라이버(40, 50)가 동시에 구동될 수 있다. 상기 제1 및 제2 게이트 드라이버(40, 50)가 일정 주기로 교대로 구동되는 경우에는 상기 구동전압이 일정 주기로 반전된다. 상기 제1 및 제2 게이트 드라이버(40, 50)가 동시에 구동되는 경우에는 상기 구동전압은 주기에 관계없이 구동전압이 일정한 직류전압을 갖는다. 즉, 상기 제1 및 제2 공급전압(VDDL, VDDR)은 하이상태의 일정한 직류전압을 가지고 상기 제1 및 제2 리셋전압(RESETL, RESETR)은 로우상태의 일정한 직류전압을 가질 수 있다.The driving voltage generation unit 14 supplies the start signal VST and the clock signals C1 and C2 to the first and second gate drivers 40 and 50, and the first supply voltage VDDL. And supply the first reset voltage RESETL to the first gate driver 40, and supply the second supply voltage VDDR and the second reset voltage RESETR to the second gate driver 50. do. Therefore, the first and second gate drivers 40 and 50 may be alternately driven at regular intervals or the first and second gate drivers 40 and 50 may be simultaneously driven according to the driving voltage. When the first and second gate drivers 40 and 50 are alternately driven at regular cycles, the driving voltage is inverted at regular cycles. When the first and second gate drivers 40 and 50 are driven at the same time, the driving voltage has a DC voltage with a constant driving voltage regardless of the period. That is, the first and second supply voltages VDDL and VDDR may have a constant DC voltage in a high state, and the first and second reset voltages RESETL and RESETR may have a constant DC voltage in a low state.

즉, 상기 제1 공급전압(VDDL)이 하이상태의 전압을 가지고 상기 제1 리셋전압(RESETL)이 로우상태의 전압을 가기는 경우, 상기 제1 게이트 드라이버(40)는 구동된다. 상기 제1 공급전압(VDDL)이 로우상태의 전압을 가지고 상기 제1 리셋전압(RESETL)이 하이상태의 전압을 가지는 경우, 상기 제1 게이트 드라이버(40)는 구동되지 않는다. That is, when the first supply voltage VDDL has a high state voltage and the first reset voltage RESETL goes low, the first gate driver 40 is driven. When the first supply voltage VDDL has a low state voltage and the first reset voltage RESETL has a high state voltage, the first gate driver 40 is not driven.

상기 제2 공급전압(VDDR)이 하이상태의 전압을 가지고 상기 제2 리셋전압(RESETR)이 로우상태의 전압을 가지는 경우, 상기 제2 게이트 드라이버(50)는 구동된다. 상기 제2 공급전압(VDDR)이 로우상태의 전압을 가지고 상기 제2 리셋전압(RESETR)이 하이상태의 전압을 가지는 경우, 상기 제2 게이트 드라이버(50)는 구동되지 않는다.When the second supply voltage VDDR has a high state voltage and the second reset voltage RESETR has a low state voltage, the second gate driver 50 is driven. When the second supply voltage VDDR has a low state voltage and the second reset voltage RESETR has a high state voltage, the second gate driver 50 is not driven.

이하에서 제1 및 제2 게이트 드라이버를 일정 주기로 교대로 구동하는 경우와, 상기 제1 및 제2 게이트 드라이버를 동시에 구동하는 경우를 설명한다.Hereinafter, a case in which the first and second gate drivers are alternately driven at a predetermined cycle and a case in which the first and second gate drivers are simultaneously driven will be described.

I) 제1 및 제2 게이트 드라이버를 일정 주기로 교대로 구동하는 경우I) When the first and second gate drivers are alternately driven at regular intervals

이러한 경우, 상기 제1 및 제2 게이트 드라이버(40, 50)는 일정 주기별로 구동된다. 상기 일정 주기는 n프레임(n은 자연수)일 수 있다. 이를 위해 상기 구동전압 생성부(14)는 상기 타이밍 콘트롤러(12)에서 생성된 구동신호에 응답하여 상기 제1 게이트 드라이버(40)로 공급되기 위한 제1 공급전압(VDDL) 및 제1 리셋전압(RESETL)과 상기 제2 게이트 드라이버(50)로 공급되기 위한 제2 공급전압(VDDR) 및 제2 리셋전압(RESETR)을 발생한다. 상기 구동신호는 '01'신호, '10'신호 및 '11'신호를 포함한다. 상기 '01'신호는 상기 제1 게이트 드라이버(40)를 구동시키는 신호이고, 상기 '10'신호는 상기 제2 게이트 드라이버(50)를 구동시키는 신호이며, 상기 '11'신호는 상기 제1 및 제2 게이트 드라이버(40, 50) 모두를 동시에 구동시키는 신호이다. In this case, the first and second gate drivers 40 and 50 are driven at predetermined periods. The predetermined period may be n frames (n is a natural number). To this end, the driving voltage generator 14 may supply a first supply voltage VDDL and a first reset voltage to be supplied to the first gate driver 40 in response to a driving signal generated by the timing controller 12. RESETL and a second supply voltage VDDR and a second reset voltage RESETR to be supplied to the second gate driver 50 are generated. The driving signal includes a '01' signal, a '10' signal, and a '11' signal. The '01' signal is a signal for driving the first gate driver 40, the '10' signal is a signal for driving the second gate driver 50, and the '11' signal is the first and second signals. This signal drives both of the second gate drivers 40 and 50 simultaneously.

상기 제1 및 제2 게이트 드라이버(40, 50)를 일정 주기에 따라 교대로 구동시키기 위해서 상기 타이밍 콘트롤러(12)는 일정 주기로 상기 '01'신호와 상기 '10'신호를 반복적으로 생성한다. 또한, 상기 제1 및 제2 게이트 드라이버(40, 50) 모두를 동시에 구동시키기 위해서 상기 타이밍 콘트롤러(12)는 '11'신호를 생성한다. The timing controller 12 repeatedly generates the '01' signal and the '10' signal at predetermined cycles in order to alternately drive the first and second gate drivers 40 and 50 at predetermined cycles. In addition, the timing controller 12 generates an '11' signal to simultaneously drive both the first and second gate drivers 40 and 50.

상기 제1 및 제2 게이트 드라이버(40, 50)를 교대로 구동하기 위해 상기 구동전압 생성부(14)는 상기 타이밍 콘트롤러(12)에서 일정 주기로 반복되는 '01'신호와 '10'신호를 제공받아 이러한 신호에 응답하여 상기 제1 게이트 드라이버(40)를 구동하기 위한 제1 공급전압(VDDL) 및 제1 리셋전압(RESETL)과 상기 제2 게이트 드라이버(50)를 구동하기 위한 제2 공급전압(VDDR) 및 제2 리셋전압(RESETR)을 생성한다. 따라서, 상기 '01'신호에 응답하여 하이상태의 전압을 갖는 제1 공급전압(VDDL)과 로우상태의 전압을 갖는 제1 리셋전압(RESETL)이 생성되고, 로우상태의 전압을 갖는 제2 공급전압(VDDR)과 하이상태의 전압을 갖는 제2 리셋전압(RESETR)이 생성된다. 상기 '10'신호에 응답하여 로우상태의 전압을 갖는 제1 공급전압(VDDL)과 하이상태의 전압을 갖는 제1 리셋전압(RESETL)이 생성되고 하이상태의 전압을 갖는 제2 공급전압(VDDR)과 로우상태의 전압을 갖는 제2 리셋전압(RESETR)이 생성된다.In order to alternately drive the first and second gate drivers 40 and 50, the driving voltage generator 14 provides a '01' signal and a '10' signal which are repeated at a predetermined period by the timing controller 12. In response to the signal, a first supply voltage VDDL and a first reset voltage RESETL for driving the first gate driver 40 and a second supply voltage for driving the second gate driver 50. Generates a VDDR and a second reset voltage RESETR. Therefore, in response to the signal '01', a first supply voltage VDDL having a high state voltage and a first reset voltage RESETL having a low state voltage are generated, and a second supply having a low state voltage is generated. A second reset voltage RESETR having a voltage VDDR and a high state voltage is generated. In response to the '10' signal, a first supply voltage VDDL having a low state voltage and a first reset voltage RESETL having a high state voltage are generated and a second supply voltage VDDR having a high state voltage. And a second reset voltage RESETR having a low voltage.

따라서, 상기 '01'신호인 경우, 상기 제1 공급전압(VDDL) 및 상기 제1 리셋전압(RESETL)에 의해 상기 제1 게이트 드라이버(40)가 구동되고 상기 제2 공급전압(VDDR) 및 상기 제2 리셋전압(RESETR)에 의해 상기 제2 게이트드라이버(50)가 구동되지 않는다. 일정 주기가 지난 뒤의 상기 '10'신호인 경우, 상기 제1 공급전압(VDDL) 및 상기 제1 리셋전압(RESETL)에 의해 상기 제1 게이트 드라이버(40)가 구동되지 않고 상기 제2 공급전압(VDDR) 및 상기 제2 리셋전압(RESETR)에 의해 상기 제2 게이트드라이버(50)가 구동된다. Therefore, in the case of the '01' signal, the first gate driver 40 is driven by the first supply voltage VDDL and the first reset voltage RESETL, and the second supply voltage VDDR and the The second gate driver 50 is not driven by the second reset voltage RESETR. In the case of the '10' signal after a predetermined period, the first gate driver 40 is not driven by the first supply voltage VDDL and the first reset voltage RESETL, and the second supply voltage is not driven. The second gate driver 50 is driven by the VDDR and the second reset voltage RESETR.

해당 주기동안 구동되는 상기 제1 및 제2 게이트 드라이버(40, 50)에 의해 출력신호(스캔신호)가 순차적으로 액정패널(30)의 픽셀 어레이(60)로 공급된다. Output signals (scan signals) are sequentially supplied to the pixel array 60 of the liquid crystal panel 30 by the first and second gate drivers 40 and 50 which are driven during the period.

이때, 상기 데이터 드라이버(20)는 상기 타이밍 콘트롤러(12)에서 공급된 제2 제어신호에 따라 소정의 데이터전압이 상기 픽셀 어레이(60)로 공급된다. 따라서, 상기 액정패널(30)에 소정의 화상이 표시된다. In this case, the data driver 20 supplies a predetermined data voltage to the pixel array 60 according to the second control signal supplied from the timing controller 12. Thus, a predetermined image is displayed on the liquid crystal panel 30.

본 발명은 일정 주기로 상기 제1 및 제2 게이트 드라이버(40, 50)를 교대로 구동함으로써, 각 게이트 드라이버의 열화를 방지하여 수명을 연장할 수 있다.According to the present invention, the first and second gate drivers 40 and 50 are alternately driven at regular cycles, thereby preventing deterioration of each gate driver and extending the life.

II) 제1 및 제2 게이트 드라이버를 동시에 구동하는 경우II) driving the first and second gate drivers at the same time

이러한 경우, 상기 구동전압 생성부(14)는 상기 타이밍 콘트롤러(12)에서 '11'신호를 제공받아 이러한 신호에 응답하여 상기 제1 게이트 드라이버(40)를 구 동하기 위한 제1 공급전압(VDDL) 및 제1 리셋전압(RESETL)과 상기 제2 게이트 드라이버(50)를 구동하기 위한 제2 공급전압(VDDR) 및 제2 리셋전압(RESETR)을 생성한다. 여기서, 상기 제1 및 제2 공급전압(VDDL, VDDR)과 상기 제1 및 제2 리셋전압(RESETL, RESETR)은 주기에 관계없이 일정한 직류전압을 갖는다. 따라서, 상기 '11'신호에 응답하여 하이상태의 전압을 갖는 제1 및 제2 공급전압(VDDL, VDDR)과 로우상태의 전압을 갖는 제1 및 제2 리셋전압(RESETL, RESETR))이 생성된다. In this case, the driving voltage generator 14 receives the '11' signal from the timing controller 12 and supplies a first supply voltage VDDL for driving the first gate driver 40 in response to the signal. ) And a first reset voltage RESETL, a second supply voltage VDDR, and a second reset voltage RESETR for driving the second gate driver 50. Here, the first and second supply voltages VDDL and VDDR and the first and second reset voltages RESETL and RESETR have a constant DC voltage regardless of the period. Accordingly, the first and second supply voltages VDDL and VDDR having the high state voltage and the first and second reset voltages RESETL and RESETR having the low state voltage are generated in response to the '11' signal. do.

따라서, 상기 '11'신호인 경우, 하이상태의 전압을 갖는 제1 공급전압(VDDL) 및 로우상태의 전압을 갖는 제1 리셋전압(RESETL)에 의해 상기 제1 게이트 드라이버(40)가 구동되고 하이상태의 전압을 갖는 제2 공급전압(VDDR) 및 로우상태의 전압을 갖는 제2 리셋전압(RESETR)에 의해 상기 제2 게이트드라이버(50)가 구동된다. Accordingly, in the case of the '11' signal, the first gate driver 40 is driven by the first supply voltage VDDL having the high voltage and the first reset voltage RESETL having the low voltage. The second gate driver 50 is driven by the second supply voltage VDDR having the high voltage and the second reset voltage RESETR having the low voltage.

따라서, 상기 제1 및 제2 게이트 드라이버(40, 50)에서 동시에 제1 및 제2 스캔신호가 순차적으로 액정패널(30)의 픽셀 어레이(60)로 공급된다. 이때, 상기 데이터 드라이버(20)는 상기 타이밍 콘트롤러(12)에서 공급된 제2 제어신호에 따라 소정의 데이터전압이 상기 픽셀 어레이(60)로 공급된다. 따라서, 상기 액정패널(30)에 소정의 화상이 표시된다. Therefore, the first and second scan signals are simultaneously supplied from the first and second gate drivers 40 and 50 to the pixel array 60 of the liquid crystal panel 30. In this case, the data driver 20 supplies a predetermined data voltage to the pixel array 60 according to the second control signal supplied from the timing controller 12. Thus, a predetermined image is displayed on the liquid crystal panel 30.

본 발명은 제1 및 제2 게이트라인 모두에서 동시에 제1 및 제2 스캔신호를 상기 액정패널(30)에 공급함으로써, 픽셀 어레이(60)의 라인 저항에 따른 전압강하로 인한 화질 저하를 방지할 수 있다.
According to the present invention, the first and second scan signals are simultaneously supplied to the liquid crystal panel 30 in both the first and second gate lines, thereby preventing deterioration in image quality due to voltage drop due to line resistance of the pixel array 60. Can be.

이상에서 살펴본 바와 같이, 본 발명에 의하면, 일정 주기로 제1 및 제2 게이트 드라이버를 구동함으로써, 액정패널의 수명을 연장시킬 수 있다.As described above, according to the present invention, the lifespan of the liquid crystal panel can be extended by driving the first and second gate drivers at a predetermined cycle.

본 발명에 의하면, 제1 및 제2 게이트 드라이버를 동시에 구동함으로써, 화질을 향상시킬 수 있다.According to the present invention, the image quality can be improved by simultaneously driving the first and second gate drivers.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims (17)

매트릭스 형태로 배열된 픽셀 어레이를 구비한 액정패널;A liquid crystal panel having pixel arrays arranged in a matrix form; 상기 픽셀 어레이로 제1 및/또는 제2 스캔신호를 공급하는 제1 및 제2 게이트 드라이버;First and second gate drivers configured to supply first and / or second scan signals to the pixel array; 상기 픽셀 어레이로 소정의 데이터전압을 공급하는 데이터 드라이버; 및A data driver for supplying a predetermined data voltage to the pixel array; And 상기 제1 및/또는 제2 게이트 드라이버의 구동을 제어하는 구동전압을 생성하고, 상기 데이터 드라이버를 제어하는 제어신호를 생성하는 제어부A controller configured to generate a driving voltage for controlling driving of the first and / or second gate drivers and to generate a control signal for controlling the data driver 를 포함하는 것을 특징으로 하는 액정표시장치.Liquid crystal display comprising a. 제1항에 있어서, 상기 제1 및 제2 게이트 드라이버는 상기 액정패널에 내장되는 것을 특징으로 하는 액정표시장치.The liquid crystal display of claim 1, wherein the first and second gate drivers are embedded in the liquid crystal panel. 제1항에 있어서, 상기 구동전압은 상기 제1 게이트 드라이버의 구동을 제어하기 위한 제1 공급전압 및 제1 리셋전압과 상기 제2 게이트 드라이버의 구동을 제어하기 위한 제2 공급전압 및 제2 리셋전압을 포함하는 것을 특징으로 하는 액정표시장치.The driving circuit of claim 1, wherein the driving voltage includes a first supply voltage and a first reset voltage for controlling the driving of the first gate driver, and a second supply voltage and a second reset for controlling the driving of the second gate driver. A liquid crystal display comprising a voltage. 제1항에 있어서, 상기 제어부는, The method of claim 1, wherein the control unit, 상기 제어신호 및 구동신호를 생성하는 타이밍 콘트롤러; 및A timing controller generating the control signal and the driving signal; And 상기 구동신호에 응답하여 상기 구동전압을 생성하는 구동전압 생성부A driving voltage generator configured to generate the driving voltage in response to the driving signal; 를 포함하는 것을 특징으로 하는 액정표시장치.Liquid crystal display comprising a. 제1항에 있어서, 상기 구동전압은 일정 주기로 반전되는 것을 특징으로 하는 액정표시장치.The liquid crystal display of claim 1, wherein the driving voltage is inverted at a predetermined cycle. 제5항에 있어서, 상기 반전주기는 n프레임(n은 자연수)인 것을 특징으로 하는 액정표시장치.6. The liquid crystal display device according to claim 5, wherein the inversion period is n frames (n is a natural number). 제1항에 있어서, 상기 구동전압은 프레임의 타임 블랭크 구간에서 반전되는 것을 특징으로 하는 액정표시장치.The liquid crystal display of claim 1, wherein the driving voltage is inverted in a time blank period of a frame. 제1항에 있어서, 상기 구동전압은 일정한 직류전압을 갖는 것을 특징으로 하는 액정표시장치.The liquid crystal display of claim 1, wherein the driving voltage has a constant direct current voltage. 제1항에 있어서, 상기 제1 및 제2 게이트 드라이버는 종속 연결된 다수의 시프트레지스터들로 이루어지는 것을 특징으로 하는 액정표시장치.The liquid crystal display of claim 1, wherein the first and second gate drivers comprise a plurality of shift registers cascaded. 제9항에 있어서, 상기 제1 게이트 드라이버의 시프트레지스터들 각각에는 상기 상기 제1 게이트 드라이버의 구동을 제어하기 위한 제1 리셋전압에 응답하여 그 출력을 차단하기 위한 제1 출력 차단부가 구비되는 것을 특징으로 하는 액정표시장치.10. The method of claim 9, wherein each of the shift registers of the first gate driver is provided with a first output blocking unit for blocking the output in response to a first reset voltage for controlling the driving of the first gate driver. A liquid crystal display device. 제9항에 있어서, 상기 제2 게이트 드라이버의 시프트레지스터들 각각에는 상기 상기 제2 게이트 드라이버의 구동을 제어하기 위한 제2 리셋전압에 의해 그 출력을 차단하기 위한 제2 출력 차단부가 구비되는 것을 특징으로 하는 액정표시장치.10. The display device of claim 9, wherein each of the shift registers of the second gate driver includes a second output blocking unit for blocking an output of the shift registers by a second reset voltage for controlling driving of the second gate driver. A liquid crystal display device. 제3항에 있어서, 상기 구동전압이 하이상태의 전압을 갖는 상기 제1 공급전압, 로우상태의 전압을 갖는 상기 제1 리셋전압, 로우상태의 전압을 갖는 상기 제2 공급전압 및 하이상태의 전압을 갖는 상기 제2 리셋전압인 경우, 상기 제1 게이트 드라이버는 구동되고 상기 제2 게이트 드라이버는 구동되지 않는 것을 특징으로 하는 액정표시장치. 4. The voltage supply method of claim 3, wherein the driving voltage is the first supply voltage having a high state voltage, the first reset voltage having a low state voltage, the second supply voltage having a low state voltage and the voltage at a high state. And the second gate driver is driven while the second gate driver is not driven. 제3항에 있어서, 상기 구동전압이 로우상태의 전압을 갖는 상기 제1 공급전압, 하이상태의 전압을 갖는 상기 제1 리셋전압, 하이상태의 전압을 갖는 상기 제2 공급전압 및 로우상태의 전압을 갖는 상기 제2 리셋전압인 경우, 상기 제1 게이트 드라이버는 구동되지 않고 상기 제2 게이트 드라이버는 구동되는 것을 특징으로 하는 액정표시장치.4. The voltage supply method of claim 3, wherein the driving voltage is the first supply voltage having a low state voltage, the first reset voltage having a high state voltage, the second supply voltage having a high state voltage and the low state voltage. And the second gate driver is not driven and the second gate driver is driven. 제3항에 있어서, 상기 구동전압이 하이상태의 전압을 갖는 상기 제1 및 제2 공급전압 및 로우상태의 전압을 갖는 상기 제1 및 제2 리셋전압인 경우, 상기 제1 및 제2 게이트 드라이버는 동시에 구동되는 것을 특징으로 하는 액정표시장치.The first and second gate drivers of claim 3, wherein the driving voltages are the first and second reset voltages having a high state voltage and the first and second reset voltages having a low state voltage. Is driven at the same time. 액정패널을 구동하기 위한 제1 및 제2 게이트 드라이버를 구비한 액정표시장치의 구동방법에 있어서, A driving method of a liquid crystal display device having first and second gate drivers for driving a liquid crystal panel, 구동신호 및 제어신호를 생성하는 단계;Generating a driving signal and a control signal; 상기 구동신호에 응답하여 상기 제1 및/또는 제2 게이트 드라이버의 구동을 제어하는 구동전압을 생성하는 단계;Generating a driving voltage for controlling driving of the first and / or second gate driver in response to the driving signal; 상기 구동전압에 따라 상기 제1 및/또는 제2 게이트 드라이버를 구동하는 단계;Driving the first and / or second gate driver according to the driving voltage; 상기 구동된 게이트 드라이버의 스캔신호를 상기 액정패널로 공급하는 단계; 및Supplying a scan signal of the driven gate driver to the liquid crystal panel; And 상기 제어신호에 따라 소정의 데이터전압을 상기 액정패널로 공급하는 단계Supplying a predetermined data voltage to the liquid crystal panel according to the control signal 를 포함하는 것을 특징으로 하는 액정표시장치의 구동방법.Method of driving a liquid crystal display device comprising a. 제15항에 있어서, 상기 구동전압에 따라 상기 제1 및 제2 게이트 드라이버가 일정 주기로 교대로 구동되는 것을 특징으로 하는 액정표시장치의 구동방법.The method of claim 15, wherein the first and second gate drivers are alternately driven at regular intervals according to the driving voltage. 제15항에 있어서, 상기 구동전압에 따라 상기 제1 및 제2 게이트 드라이버가 동시에 구동되는 것을 특징으로 하는 액정표시장치의 구동방법.The method of claim 15, wherein the first and second gate drivers are driven simultaneously in accordance with the driving voltage.
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KR20160017390A (en) * 2014-08-05 2016-02-16 엘지디스플레이 주식회사 Gate driver of display device

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