KR102171127B1 - 열 처리 및/또는 솔벤트 처리에 의한 다공성 유전체 ｋ 값 복원 - Google Patents

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Abstract

다공성 낮은-k 유전체 층 아래의 기판 상에 반도체 디바이스들을 형성하기 위한 방법이 제공되며, 여기서, 피쳐들이 다공성 낮은-k 유전체 층에 형성되고, 장벽층이 다공성 낮은-k 유전체 층 위에 형성된다. 콘택트들이 피쳐들에 형성된다. 장벽층이 평탄화된다. 캡 층은 콘택트들 위에 형성되며, 캡 층을 형성하는 것은, 다공성 낮은-k 유전체 층에 금속 및 유기 오염물들을 제공한다. 금속 오염물들은 제 1 습식 프로세스를 이용하여 다공성 낮은-k 유전체 층으로부터 제거된다. 유기 오염물들은 제 2 습식 프로세스를 이용하여 다공성 낮은-k 유전체 층으로부터 제거된다.

Description

열 처리 및/또는 솔벤트 처리에 의한 다공성 유전체 Ｋ 값 복원{POROUS DIELECTRICS K VALUE RESTORATION BY THERMAL TREATMENT AND OR SOLVENT TREATMENT}
본 발명은 반도체 웨이퍼 상에서 반도체 디바이스들을 형성하는 방법에 관한 것이다. 더 상세하게, 본 발명은 낮은-k 유전체 층들에서 금속 상호접속부들을 형성하는 것에 관한 것이다.
반도체 디바이스들을 형성할 시에, 도전성 금속 상호접속부들은 낮은-k 유전체 층들에 배치된다. 이것은, 낮은-k 유전체 층으로 에칭된 피쳐들로 구리 또는 구리 합금을 증착시킴으로써 행해질 수도 있다. 부가적으로, 캡 층들은 도전성 금속 상호접속부들 위에 배치될 수도 있다. 그러나, 이들 캡들의 형성 동안, 유전체 층은 금속 및 유기 오염물들로 오염되게 될 수도 있다. 금속 및 유기 오염물들은 차례로, 원하는 레벨 위로 k-값을 증가시킬 수도 있다.
전술한 것을 달성하기 위해 및 본 발명의 목적에 따르면, 다공성 낮은-k 유전체 층 아래의 기판 상에 반도체 디바이스들을 형성하기 위한 방법이 제공되며, 여기서, 피쳐들은 다공성 낮은-k 유전체 층에 형성되고, 장벽층은 다공성 낮은-k 유전체 층 위에 형성된다. 콘택트 (contact) 들이 피쳐들에 형성된다. 장벽층은 평탄화된다. 캡 층은 콘택트들 위에 형성되며, 여기서, 캡 층을 형성하는 것은, 다공성 낮은-k 유전체 층에서 금속 및 유기 오염물들을 제공한다. 금속 오염물들은 제 1 습식 프로세스를 이용하여 다공성 낮은-k 유전체 층으로부터 제거된다. 유지 오염물들은 제 2 습식 프로세스를 이용하여 다공성 낮은-k 유전체 층으로부터 제거된다.
본 발명의 다른 표현에서, 다공성 낮은-k 유전체 층 아래의 기판 상에 반도체 디바이스들을 형성하기 위한 방법이 제공되며, 여기서, 피쳐들은 다공성 낮은-k 유전체 층에 형성되고, 장벽층은 다공성 낮은-k 유전체 층 위에 형성된다. 콘택트들이 피쳐들에 형성된다. 장벽층은 평탄화된다. 캡 층은 콘택트들의 신뢰도를 개선시키기 위해 콘택트들 위에 형성되며, 여기서, 갭 층을 형성하는 것은 다공성 낮은-k 유전체 층에 금속 및 유기 오염물들을 제공한다. 금속 및 유기 오염물들은 다공성 낮은-k 유전체 층으로부터 제거된다.
본 발명의 이들 및 다른 특성들은 본 발명의 상세한 설명에서 및 다음의 도면들과 함께 더 상세히 후술될 것이다.
본 발명은, 첨부한 도면들의 도들에서 제한이 아닌 예로서 도시되며, 여기서, 유사한 참조 번호들은 유사한 엘리먼트들을 지칭한다.
도 1은 본 발명의 일 실시형태의 흐름도이다.
도 2a-c는 본 발명의 프로세스를 사용하는 구조들의 형성의 개략도들이다.
도 2d-f는 본 발명의 프로세스를 사용하는 오염물들의 제거의 개략도들이다.
도 3은 k-복원 처리들의 영향에 기초한 ELD 프로세스들의 비교이다.
본 발명은 이제, 첨부한 도면들에 도시된 바와 같은 본 발명의 몇몇 바람직한 실시형태들을 참조하여 상세히 설명될 것이다. 다음의 설명에서, 다수의 특정한 세부사항들은 본 발명의 완전한 이해를 제공하기 위해 기재된다. 그러나, 본 발명이 이들 특정한 세부사항들 중 몇몇 또는 전부 없이도 실시될 수도 있음은 당업자에게 명백할 것이다. 다른 예시들에서, 잘 알려진 프로세스 단계들 및/또는 구조들은 본 발명을 불필요하게 불명료하게 하지 않기 위해 상세히 설명되지 않는다.
반도체 디바이스들의 형성에서, 트렌치들 또는 비아들과 같은 피쳐들은 낮은-k 유전체 층에서 형성된다. 부가적으로, 구리 상호접속부들과 같은 금속 상호접속부들이 피쳐들 내에 형성된다. 일 예에서, 구리 포이즈닝 (poisoning) 을 방지하기 위해, 탄탈륨 질화물/탄탈륨 (TaN/Ta) 과 같은 장벽층이 낮은-k 유전체 층과 구리 상호접속부 사이에 배치된다. 추가적으로, 구리 콘택트들이 형성된다. 일 예에서, 구리/구리 합금 시드층이 장벽층 위에 형성된다. 이러한 시드층은 구리 콘택트를 성장시키도록 전기도금을 위해 사용된다. 일단 구리 콘택트들이 형성되면, 캡퍼 (capper) 및 장벽층들은 유전체 층을 노출시키도록 평탄화된다. 추가적으로 캡 층 (예를 들어, 무전해 도금 또는 화학 기상 증착에 의해 증착된 코발트 층 또는 코발트 합금층) 은 구리 콘택트들 위에 형성된다. 특히, 캡 층은 구리 상호접속부의 신뢰도를 개선시키기 위해 형성될 수도 있다. 그러나, 오염물들은 캡 층의 형성 동안 유전체 층에 증착될 수도 있다. 오염물들은 유전체 층의 k-값을 바람직하지 않은 레벨로 증가시킬 수도 있다. 따라서, 일단 캡 층이 형성되면, 오염물들은 낮은-k 값을 복원하기 위해 유전체 층으로부터 제거된다.
도 1은 본 발명의 일 실시형태의 고레벨 흐름도이다. 이러한 실시형태에서, 피쳐들은 웨이퍼의 일 층에 제공된다 (단계 (102)). 특히, 피쳐들은 웨이퍼의 유전체 층에 형성된다. 장벽층이 형성된다 (단계 (104)). 부가적으로 콘택트들은 피쳐들에 형성된다 (단계 (106)). 특히, 피쳐들은 구리로 채워진다. 추가적으로, 장벽층은 평탄화된다 (단계 (108)). 특히, 화학적 기계적 연마 (CMP) 가 장벽층을 평탄화시키기 위해 사용된다. 부가적으로, 구리층은 또한, 장벽층과 함께 평탄화될 수도 있다. CMP 동안, 유전체 층의 일부들이 노출된다. 추가적으로, 캡 층이 콘택트들 위에 형성된다 (단계 (110)). 일 예에서, 선택적인 코발트 텅스텐 인 (CoWP) 도금이 구리 증착의 상단들 상에 제공된다. 특히, 선택적인 CoWP 도금은 습식 프로세스를 사용하여 구리 증착물의 상단들 상에 제공된다. 이러한 예에서, 습식 프로세스는 금속 및 유기 오염물들로 노출된 유전체 층을 오염시킨다. 제 1 습식 프로세스를 사용하여, 금속 오염물들이 제거된다 (단계 (112)). 추가적으로, 제 2 습식 프로세스를 사용하여, 유기 오염물들이 제거된다 (단계 (114)). 부가적으로, 습기가 제거된다 (단계 (116)). 일 예에서, 습기는 스핀 린스를 사용하여 제거된다. 다른 예에서, 습기는 이소프로필 알콜 (IPA) 의 적용을 사용하여 제거된다. 다른 예에서, 구리 증착 및 CoWP 층이 어닐링 (anneal) 된다.
본 발명의 바람직한 실시형태에서, 피쳐들이 층에 제공된다 (단계 (102)). 도 2a는 피쳐들 (220) 을 갖는 층 (208) 을 갖춘 기판 (204) 을 가진 스택 (200) 의 개략적인 단면도이다. 이러한 예에서, 하나 이상의 중간층들 (216) 이 기판 (204) 과 층 (208) 사이에 배치된다. 이러한 예에서, 피쳐들 (220) 을 갖는 층 (208) 은 유전체 층이다. 더 바람직하게, 층 (208) 은 2.7 미만의 k-값을 갖는 다공성 낮은-k 유전체 층이다. 부가적으로, 층 (208) 은 다공성 유기실리케이트 유리 (OSG) 일 수도 있다. 추가적으로, 피쳐들 (220) 은 층 (208) 을 에칭함으로써 형성될 수도 있다.
장벽층 (212) 이 피쳐들 (220) 위에 형성될 수도 있다 (단계 (104)). 특히, 탄탈륨 질화물/탄탈륨 (TaN/Ta) 과 같은 장벽층 (212) 은 피쳐들 (222) 에 걸쳐 배치될 수도 있다. 장벽층 (212) 은 구리 포이즈닝과 같은 금속 포이즈닝을 방지하도록 형성될 수도 있다. 추가적으로, 콘택트들 (224) 은 피쳐들 (220) 에 형성될 수도 있다 (단계 (106)). 그로써, 도 2b는 장벽층 (212) 으로 커버된 피쳐들 (220) 을 갖는 층 (208) 을 갖춘 기판 (204) 을 가진 스택 (200) 의 개략적인 단면도이다. 부가적으로, 도 2b에서, 피쳐들 (220) 은 구리 증착 콘택트들과 같은 콘택트들 (224) 로 채워진다. 이러한 예에서, 구리 증착 콘택트들은, 무전해 구리 증착을 사용하여 제공되는 것이 바람직하다. 다른 실시형태들에서, 전기도금이 사용될 수도 있다. 부가적으로, 다른 실시형태들에서, 다른 단계들이 콘택트들을 형성하기 위해 제공될 수도 있다.
일단 콘택트들 (224) 이 피쳐들 (220) 에서 형성되면, 콘택트들 및 장벽층 (212) 은 평탄화될 수도 있다. 특히, 구리 증착 콘택트들과 같은 콘택트들 (224) 및 장벽층 (212) 은, 콘택트들 (224) 과 같은 높이에 있을 경우 (be even with) 유전체 층 (208) 을 노출시키도록 평탄화될 수도 있다 (단계 (108)). 화학적 기계적 연마 (CMP) 가 피쳐들 (220) 의 상단들로 구리를 다시 연마시켜, 유전체 층 상단에 있는 장벽층 (212) 을 제거할 뿐만 아니라 피쳐들 (220) 외부의 과도한 증착된 구리를 제거하는데 사용될 수도 있다. 도 2c는 유전체 층 (208) 상단에 있는 장벽층 (212) 뿐만 아니라 피쳐들 (220) 외부의 과도한 증착된 구리가 제거된 이후의 스택 (200) 의 개략적인 단면도이다. 구리 증착 콘택트들 (224) 의 상단들 (228) 은, 스택 (200) 의 층 (208) 의 상단들 (232) 과 같은 높이에 있다. 다른 실시형태들에서, 구리 증착 콘택트들의 상단들 (228) 은, 스택 (200) 의 층 (208) 의 상단들 (232) 과 같은 높이에 있지 않다. 추가적으로, 다른 실시형태들에서, 다른 방법들이 스택 (200) 위의 과도한 구리를 제거하고 콘택트들의 상단들을 노출시키는데 사용될 수도 있다.
단계 (110) 에서, 캡 층이 형성된다. 일 예에서, 선택적인 도금은, 구리 증착 콘택트들과 같은 각각의 콘택트 (224) 의 상단 상에 캡 (240) 을 제공한다. 도 2d는, 캡들 (240) 이 콘택트들 (224) 의 상단들 (228) 상에 선택적으로 증착된 이후의 스택 (200) 의 개략적인 단면도이다. 특히, 도금은 코발트 텅스텐 인 (CoWP) 일 수도 있다. CoWP 도금은, 콘택트들 (224) 내의 금속에 기초하여 콘택트들 (224) 의 상단들 (228) 상에 선택적으로 증착된다. 예를 들어, CoWP의 캡들은 구리 콘택트들 상에 선택적으로 형성될 수도 있다. 추가적으로, 캡들 (240) 은 층 (208) 의 상단들 (232) 에 관해 형성될 수도 있다. 그러한 선택적인 증착은 무전해 도금 또는 전기도금을 사용하여 제공될 수도 있다. 그러나, 습식 프로세스를 사용하는 캡들 (240) 의 형성 동안, 금속 오염물들 및 유기 오염물들이 증착된다. 금속 오염물들은 원들 (250) 로서 도 2d에 표현되고, 유기 오염물들은 삼각형들 (252) 로서 도 2d에 표면된다.
금속 오염물들 (250) 은 유전체 층으로부터 제거될 수도 있다 (단계 (112)). 시트르산 또는 옥살산과 같은 산성 용액은, 유전체 층으로부터 금속 오염물들을 제거하기 위해 사용될 수도 있다. 특히, 사후-세정 용액은, 원들 (250) 로서 표현된 금속 오염물들을 제거하기 위해 사용될 수도 있다. 사후-세정 용액은 금속 이온들과의 복합 화합물들을 형성하기 위한 몇몇 착화제 (complexing agent) 를 포함할 수도 있어서, 그 화합물들을 그 용액에 용해되게 유지한다. 도 2e에서 관측된 바와 같이, 캡들 (240) 이 콘택트들 (224) 의 상단들 (228) 상에 선택적으로 증착된 이후 및 금속 오염물들 (250) 이 제거된 이후의 스택 (200) 의 개략적인 단면도가 제공된다.
유기 오염물들 (252) 이 유전체 층으로부터 제거될 수도 있다 (단계 (114)). 특히, 디메틸 술폭시드 (DMSO) 와 같은 유기 솔벤트가 원들 (252) 로서 표현된 유기 오염물들을 제거하기 위해 사용될 수도 있다. 부가적으로, IPA가 유기 오염물들을 제거하기 위해 사용될 수도 잇다. 도 2f에서 관측된 바와 같이, 갭들 (240) 이 콘택트들 (224) 의 상단들 (228) 상에 선택적으로 증착된 이후 및 금속 오염물들 (250) 뿐만 아니라 유기 오염물들 (252) 이 제거된 이후의 스택 (200) 의 개략적인 단면도가 제공된다.
부가적으로, 습기가 유전체 층으로부터 제거될 수도 있다 (단계 (116)). 특히, 유전체 층이 어닐링될 수도 있다. 특히, 처리된 웨이퍼가 100℃ 내지 200℃ 사이의 온도로 가열될 수도 있다. 더 선호되는 실시형태에서, 처리된 웨이퍼는 120℃ 내지 170℃ 사이의 온도로 가열될 수도 있다. 가장 선호되는 실시형태에서, 처리된 유전체 웨이퍼는 1 또는 2분 동안 150℃의 온도로 가열된다. 유전체 웨이퍼의 가열은, 과도한 습기가 증발하게 하며, 이는, 차례로 유전체 웨이퍼의 k-값을 낮춘다.
CoWP 무전해 증착 (ELD) 프로세스에 의해 초래된 k-값 시프트는, DMSO와 같은 솔벤트를 사용하는 솔벤트 처리로 감소될 수도 있다. 부가적으로, CoWP ELD 프로세스에 의해 초래된 k-값 시프트를 감소시키기 위해 웨이퍼 건조 단계 이후에 열 어닐링이 또한 사용될 수도 있다. 열 어닐링은 형성 가스 또는 비활성 가스 환경에서 수행될 수도 있다. 일 예에서, CoWP 무전해 증착 프로세스는 에칭된 웨이퍼의 사전-세정을 포함할 수도 있다. 그 후, 사전세정된 웨이퍼는 탈이온수를 이용한 린스를 경험할 수도 있다. 추가적으로, CoWP는 무전해 증착을 사용하여 에칭된 웨이퍼 상에 증착될 수도 있다. 그 후, 웨이퍼는 사후-세정 단계를 경험할 수도 있다. 추가적으로, 웨이퍼는 솔벤트 처리를 경험할 수도 있다. 특히, 솔벤트 처리는 DMSO를 포함할 수도 있다. 부가적으로, 웨이퍼는 탈 이온수를 이용한 린스 및 이소프로필 알콜의 사용을 통한 건조를 경험할 수도 있다. 건조 이후, 웨이퍼는 열 어닐링과 같은 열 k-복원 처리를 가질 수도 있다.
도 3은 솔벤트 처리 및 어닐링 처리와 같은 k-값 복원 처리들과 함께 상이한 ELD 프로세싱 방법들의 비교 (300) 를 도시한다. 특히, 도 3은 제 1 낮은-k 유전체 웨이퍼 ("낮은 K-1") 및 제 2 낮은-k 유전체 웨이퍼 ("낮은 K-2") 에 대한 k-복원 처리들의 영향을 도시한다. 도 3에 관측된 바와 같이, ELD 프로세스 (310) 는 k-복원 처리들로서 솔벤트 없음 및 어닐링 없음을 포함한다. 따라서, 낮은 K-1 (312) 은 ~0.3의 k 시프트 값을 갖고, 낮은 K-2 (314) 는 ~0.9의 k 시프트 값을 갖는다.
ELD 프로세스 (320) 는, k-복원 처리들로서 어닐링은 없지만 솔벤트를 포함한다. 그러나, 솔벤트 단독의 사용은 낮은-k 값들을 부분적으로 복원하도록 작동한다. 따라서, 낮은 K-1 (322) 은 ~0.1의 k 시프트 값을 갖고, 낮은 K-2 (324) 는 ~0.5의 k 시프트 값을 갖는다. 대조적으로, ELD 프로세스 (330) 는 k-복원 처리로서 솔벤트를 포함하지 않지만 어닐링을 갖는다. 그러나, 어닐링 단독의 사용은 또한, 낮은-k 값들을 부분적으로 복원하도록 작동한다. 따라서, 낮은 K-1 (332) 는 ~0.02의 k 시프트 값을 갖지만, 낮은 K-2 (334) 는 ~0.1의 k 시프트 값을 갖는다. 솔벤트 k-복원 처리 및 어닐링 k-복원 처리 양자의 사용이 낮은-k 처리들을 독립적으로 복원하도록 작동하지만, 양자의 처리들이 사용된 경우 낮은-k 복원은, 양자가 사용된 경우 합성된다. 그로써, ELD 프로세스 (340) 는 k-복원 처리들로서 솔벤트 뿐만 아니라 어닐링을 포함한다. ELD 프로세스 (340) 이후, 낮은 K-1 (342) 은 ~0.02의 k 시프트 값을 갖고, 낮은 K-2 (344) 는 ~0 또는 약간 음의 k 시프트 값을 갖는다.
CoWP 이외에, 다른 금속들이 갭 층들에서 또한 사용될 수도 있다. 예를 들어, 몇몇 구리 합금들은 갭 층들에서 사용될 수도 있으며, 주석, 코발트, 니켈, 인듐, 루테늄, 레늄, 텅스텐, 몰리브덴, 팔라듐, 갈륨, 게르마늄, 아연, 또는 망간 중 적어도 하나의 합금 컴포넌트를 갖는 구리일 수도 있다. 바람직하게, 합금 컴포넌트는 구리 합금의 적어도 1%이다. 부가적으로, 캡 층들은 주석, 코발트, 니켈, 인듐, 루테늄, 레늄, 텅스텐, 몰리브덴, 팔라듐, 갈륨, 게르마늄, 아연, 또는 망간 중 적어도 하나를 포함할 수도 있다. 갭 층은 무전해 도금, 또는 화학 기상 증착 또는 다른 증착 방법들에 의해 형성될 수도 있다.
상술된 실시형태들에서, 낮은-k 유전체 층은 다공성 낮은-k 유전체 재료이다. 일반적으로, 낮은-k 유전체 재료는, 캘리포니아 샌호세 소재의 노벨러스로부터의 CORALTM; 캘리포니아 산타클라라 소재의 어플라이드 머트리얼스로부터의 Black DiamondTM; 네덜란드의 ASM 인터네셔널 N.V.으로부터 입수가능한 AuroraTM; 캘리포니아 산타클라라 소재의 Sumitomo Chemical America Inc. 으로부터 입수가능한 Sumika Film
Figure 112013117282559-pat00001
; 뉴저지 모리스톤 소재의 Allied Signal로부터의 HOSPTM; DOW 케미컬 컴패니로부터의 SiLKTM 또는 진보된 다공성 SiLK; Trikon으로부터의 Orion
Figure 112013117282559-pat00002
FlowfillTM; 및 JSR Corp로부터의 LKDTM 일 수도 있다. 더 상세하게, 이러한 예에서, 낮은-k 유전체 층은 다공성 유기실리케이트 유리 (OSG) 이다. 다른 실시형태들에서, 다른 낮은-k 유전체 재료들이 사용될 수도 있다. 설명 및 클래임들에서, 낮은-k 유전체 재료는 2.7 미만의 유전 상수를 갖는다.
본 발명이 수 개의 선호되는 실시형태들의 관점들에서 설명되었지만, 본 발명의 범위 내에 있는 수정물들, 치환물들, 및 대체적인 등가물들이 존재한다. 또한, 본 발명의 방법들 및 장치들을 구현하는 많은 대안적인 방식들이 존재함을 유의해야 한다. 따라서, 다음의 첨부된 청구항들이 본 발명의 실제 사상 및 범위 내에 있는 그러한 모든 수정물들, 치환물들, 및 대체적인 등가물들을 포함하는 것으로 해석됨이 의도된다.

Claims (18)

  1. 다공성 낮은-k 유전체 층 아래의 기판 상에 반도체 디바이스들을 형성하기 위한 방법으로서,
    피쳐들이 상기 다공성 낮은-k 유전체 층에 형성되고, 장벽층이 상기 다공성 낮은-k 유전체 층 위에 형성되며,
    상기 방법은,
    상기 피쳐들에 콘택트 (contact) 들을 형성하는 단계;
    상기 장벽층을 평탄화하는 단계;
    상기 콘택트들 위에 캡 층을 형성하는 단계로서, 상기 캡 층을 형성하는 단계는 상기 다공성 낮은-k 유전체 층에 금속 및 유기 오염물들을 제공하는, 상기 캡 층을 형성하는 단계;
    제 1 습식 프로세스를 이용하여 상기 다공성 낮은-k 유전체 층으로부터 상기 금속 오염물들을 제거하는 단계; 및
    제 2 습식 프로세스를 이용하여 상기 다공성 낮은-k 유전체 층으로부터 상기 유기 오염물들을 제거하는 단계를 포함하는, 기판 상에 반도체 디바이스들을 형성하기 위한 방법.
  2. 제 1 항에 있어서,
    상기 다공성 낮은-k 유전체 층으로부터 상기 금속 및 유기 오염물들을 제거한 이후, 상기 기판을 어닐링하는 단계를 더 포함하는, 기판 상에 반도체 디바이스들을 형성하기 위한 방법.
  3. 제 2 항에 있어서,
    상기 다공성 낮은-k 유전체 층으로부터 유기 오염물들을 제거하는 단계는, DMSO 또는 IPA 중 적어도 하나의 솔벤트를 제공하는 단계를 포함하는, 기판 상에 반도체 디바이스들을 형성하기 위한 방법.
  4. 제 3 항에 있어서,
    상기 캡 층을 형성하는 단계는 습식 또는 건식 프로세스를 사용하는 단계를 포함하는, 기판 상에 반도체 디바이스들을 형성하기 위한 방법.
  5. 제 4 항에 있어서,
    상기 기판을 어닐링하는 단계는, 90도씨와 400도씨 사이의 온도로 상기 기판을 가열시키는 단계를 포함하는, 기판 상에 반도체 디바이스들을 형성하기 위한 방법.
  6. 제 5 항에 있어서,
    상기 다공성 낮은-k 유전체 층으로부터 금속 오염물들을 제거하는 단계는, 시트르산을 사용하는 단계를 포함하는, 기판 상에 반도체 디바이스들을 형성하기 위한 방법.
  7. 제 5 항에 있어서,
    상기 다공성 낮은-k 유전체 층으로부터 금속 오염물들을 제거하는 단계는, 옥살산을 사용하는 단계를 포함하는, 기판 상에 반도체 디바이스들을 형성하기 위한 방법.
  8. 제 1 항에 있어서,
    상기 콘택트들은 구리층을 포함하는, 기판 상에 반도체 디바이스들을 형성하기 위한 방법.
  9. 제 8 항에 있어서,
    상기 구리층을 평탄화하는 단계를 더 포함하는, 기판 상에 반도체 디바이스들을 형성하기 위한 방법.
  10. 제 9 항에 있어서,
    상기 장벽층 및 상기 구리층은 동시에 평탄화되는, 기판 상에 반도체 디바이스들을 형성하기 위한 방법.
  11. 제 1 항에 있어서,
    상기 다공성 낮은-k 유전체 층으로부터 습기를 제거하는 단계를 더 포함하는, 기판 상에 반도체 디바이스들을 형성하기 위한 방법.
  12. 제 1 항에 있어서,
    상기 다공성 낮은-k 유전체 층은 다공성 유기실리케이트 유리인, 기판 상에 반도체 디바이스들을 형성하기 위한 방법.
  13. 제 1 항에 있어서,
    콘택트들은, 무전해 구리 증착 또는 전기도금 중 적어도 하나를 사용하여 형성되는, 기판 상에 반도체 디바이스들을 형성하기 위한 방법.
  14. 제 1 항에 있어서,
    상기 다공성 낮은-k 유전체 층으로부터 유기 오염물들을 제거하는 단계는, DMSO 또는 IPA 중 적어도 하나의 솔벤트를 제공하는 단계를 포함하는, 기판 상에 반도체 디바이스들을 형성하기 위한 방법.
  15. 제 1 항에 있어서,
    상기 캡 층을 형성하는 단계는 습식 또는 건식 프로세스를 사용하는 단계를 포함하는, 기판 상에 반도체 디바이스들을 형성하기 위한 방법.
  16. 제 2 항에 있어서,
    상기 기판을 어닐링하는 단계는, 90도씨와 400도씨 사이의 온도로 상기 기판을 가열시키는 단계를 포함하는, 기판 상에 반도체 디바이스들을 형성하기 위한 방법.
  17. 제 1 항에 있어서,
    상기 다공성 낮은-k 유전체 층은, 2.7 미만의 유전 상수를 갖는 다공성 낮은-k 유전체 재료를 포함하는, 기판 상에 반도체 디바이스들을 형성하기 위한 방법.
  18. 다공성 낮은-k 유전체 층 아래의 기판 상에 반도체 디바이스들을 형성하기 위한 방법으로서,
    피쳐들이 상기 다공성 낮은-k 유전체 층에 형성되고, 장벽층이 상기 다공성 낮은-k 유전체 층 위에 형성되며,
    상기 방법은,
    상기 피쳐들에 콘택트들을 형성하는 단계;
    상기 장벽층을 평탄화하는 단계;
    콘택트들의 신뢰도를 개선시키기 위해 상기 콘택트들 위에 캡 층을 형성하는 단계로서, 상기 캡 층을 형성하는 단계는 상기 다공성 낮은-k 유전체 층에 금속 및 유기 오염물들을 제공하는, 상기 캡 층을 형성하는 단계;
    상기 다공성 낮은-k 유전체 층으로부터 상기 금속 및 유기 오염물들을 제거하는 단계를 포함하는, 기판 상에 반도체 디바이스들을 형성하기 위한 방법.
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