JP2004342977A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】配線やビアにＳｉを導入する際にＳｉの析出を抑制すると共に、配線やビア内部、特に配線やビア下部でもマイグレーションを抑制し、接続の信頼性を向上させることができる半導体装置の製造方法の提供。
【解決手段】Ｃｕのメッキ成長後、シラン系ガスを照射してＣｕ中にＳｉを導入し、その後、アニールによってＣｕをグレイン成長させると共にＳｉを拡散させてＣｕＳｉ合金とし、ＣＭＰにより平坦化して配線やビアを形成する。これにより、Ｓｉの導入段階ではＣｕとバリアメタルとの界面が露出しておらずＣｕのグレイン成長も行われていないため、Ｓｉを高濃度に添加してもＳｉの析出を防止することができ、配線やビア中に均一にＳｉが導入されているため配線やビア全体のマイグレーションを抑制することができる。その結果、ダマシン法で形成する微細配線の接続信頼性を高めることができる。
【選択図】図２
【解決手段】Ｃｕのメッキ成長後、シラン系ガスを照射してＣｕ中にＳｉを導入し、その後、アニールによってＣｕをグレイン成長させると共にＳｉを拡散させてＣｕＳｉ合金とし、ＣＭＰにより平坦化して配線やビアを形成する。これにより、Ｓｉの導入段階ではＣｕとバリアメタルとの界面が露出しておらずＣｕのグレイン成長も行われていないため、Ｓｉを高濃度に添加してもＳｉの析出を防止することができ、配線やビア中に均一にＳｉが導入されているため配線やビア全体のマイグレーションを抑制することができる。その結果、ダマシン法で形成する微細配線の接続信頼性を高めることができる。
【選択図】図２
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、ダマシン法により形成した微細配線を備える半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の高集積化及びチップサイズの縮小化に伴い、配線の微細化及び多層配線化が進められており、多層配線構造を形成する方法として、いわゆるダマシン（Ｄａｍａｓｃｅｎｅ）法と呼ばれるプロセスが一般的に行われている。このダマシン法は、絶縁膜にビア孔又は配線溝を形成した後、基板全面に導電材料を堆積し、化学機械的研磨法（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によって研磨することにより配線やビアを形成するものである。この方法は、エッチング法による加工が困難なＣｕ系の導電材料を用いた多層配線の形成方法として適している。
【０００３】
上記Ｃｕ系の導電材料を用いて形成される配線は抵抗が低く、エレクトロマイグレーション耐性に優れているという特徴があるが、一方、Ｃｕは酸化されやすいという欠点があり、Ｃｕが酸化されると配線とビアとの接触抵抗が増加し、接続信頼性が低下するという問題が生じる。そこで、このようなＣｕの酸化を抑制するために、特開２０００−１５０５１７号公報には、Ｃｕ配線の表面にシリサイド層を形成する方法が開示されている。
【０００４】
上記公報記載のダマシンプロセスについて図１３及び図１４を参照して説明する。まず、図１３（ａ）に示すように、例えば、ＭＯＳトランジスタ等が形成された基板１に、ＳｉＮ等の第１エッチングストッパ膜２とＳｉＯ２等の第１配線間絶縁膜３とを順次堆積し、その上に形成したレジストパターン（図示せず）をマスクとして、公知のドライエッチング技術を用いて第１配線間絶縁膜３と第１エッチングストッパ膜２とをエッチングして第１配線溝３ａを形成する。
【０００５】
次に、図１３（ｂ）に示すように、配線材料の拡散を防止するためのバリア膜となるＴｉＮ等の第１バリアメタル膜４ａと配線材料となるＣｕのメッキ成長を容易にするための第１シードメタル４ｂとをスパッタリング法により堆積した後、図１３（ｃ）に示すように、電解メッキ法等によりＣｕ５を成長させ、第１配線溝３ａをＣｕ５で埋設する。
【０００６】
次に、図１３（ｄ）に示すように、Ｃｕ５の結晶性を改善するためのアニールを行い、Ｃｕ５をグレイン成長させた後、図１４（ａ）に示すように、ＣＭＰ法によって第１配線間絶縁膜３上のＣｕ５及び第１バリアメタル膜４ａを除去して平坦化し、第１配線溝３ａ内に第１配線７を形成する。次に、図１４（ｂ）に示すように、所定の減圧状態においてモノシランなどのシラン系ガス雰囲気中で３５０℃程度の熱処理を施し、図１４（ｃ）に示すように、第１配線７のＣｕ５の表面に、５〜５０ｎｍ程度の膜厚のシリサイド層２１を形成する。その後、同様の工程を繰り返すことにより、所望の多層配線構造の半導体装置が形成される。
【０００７】
【特許文献１】
特開２０００−１５０５１７号公報（第３−５頁、第１図）
【０００８】
【発明が解決しようとする課題】
しかしながら、上記公報記載の方法では以下に示す問題がある。まず、第１の問題は、Ｃｕとバリアメタルとの界面やＣｕのグレイン界面（グレインバウンダリー）にＳｉが析出することにより、配線間のショートや導通不良が生じるということである。一般に、金属膜を形成するとその表面は酸化される。配線材料が銅の場合は銅酸化膜が配線表面に形成される。また、アニールによりＣｕをグレイン成長させるとＣｕ中の酸素等の不純物はグレイン界面に集中するためＣｕグレイン界面やＣｕとバリアメタルとの界面での酸素濃度は高い。よって、ＣＭＰ後の配線表面は酸化銅が形成されており、Ｃｕグレイン界面やＣｕとバリアメタルとの界面では酸化銅の膜厚が厚い。ここで、銅と酸化銅とではＳｉの拡散のしやすさが異なり、酸化銅ではＳｉは拡散しにくいため、図１４（ｃ）に示すように、シリサイド処理で導入されたＳｉは酸化銅が存在する上記界面部分で凝集してＳｉ析出物２２として配線表面に析出してしまう。
【０００９】
このＳｉ析出物２２の大きさが配線やビアのサイズに比べて十分に小さい場合はよいが、配線やビアが微細化されてくると、図１５（ａ）に示すように、隣接する配線のＣｕとバリアメタルとの界面に析出したＳｉ析出物２２同士が接触してしまい、配線のショートが発生する。また、図１５（ｂ）に示すように、配線中のＣｕのグレイン界面がその上部に接続されるビア下部に存在する場合、グレイン界面に析出したＳｉ析出物２２によって配線とビアとの間に配設する絶縁膜がエッチングされずに残ってしまい、その結果、導通不良が発生するという問題が生じる。
【００１０】
また、第２の問題は、上記Ｓｉ析出物２２の発生を抑えようとすると配線間の接続信頼性が低下してしまうということである。すなわち、Ｓｉの析出を抑えるためにＳｉの導入量を減らしてシリサイド層２１を薄く形成すると、図１５（ｃ）に示すように、ビア下部のシリサイド層２１の厚さが不十分となり、その結果、接続状態が不安定になってしまう。この問題を回避するためにはシリサイド層２１の厚さを正確に制御すればよいが、形成されるシリサイド層２１の膜厚はＣｕの面方位によって異なるため、アニールによってＣｕをグレイン成長させた後にＳｉを導入する方法ではシリサイド層２１の厚さを均一に制御することはできない。
【００１１】
また、第３の問題点は、配線やビアの下部でのマイグレーションを抑制することができず、信頼性を向上させることができないということである。エレクトロマイグレーションやストレスマイグレーションは電流や応力等によりＣｕが移動することによって生じるが、シリサイド層を形成するとシリサイド層近傍のＣｕの移動を抑制することができる。しかしながら、上記公報記載の方法は配線表面のみにシリサイド層２１を形成する方法であり、配線やビアの内部、特に下部にはＳｉは導入されないため、マイグレーションを有効に抑制することができない。
【００１２】
本発明は、上記問題点に鑑みてなされたものであって、その第１の目的は、配線やビアにＳｉを導入する際に、Ｓｉの析出を抑制し、接続の信頼性を向上させることができる半導体装置の製造方法を提供することにある。
【００１３】
また、第２の目的は、配線叉はビアにシリサイド層を形成させること無く、均一にＳｉを拡散させることにより、配線やビア内部、特に配線やビア下部でもマイグレーションを抑制し、接続の信頼性を向上させることができる半導体装置の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体装置の製造方法は、半導体基板上に積層された層間絶縁膜に配線溝又はビア孔を形成する工程と、少なくとも前記配線溝又は前記ビア孔にＣｕを主たる元素とする配線材料を堆積する工程と、前記配線材料をシラン系ガスに曝して該配線材料中にＳｉを導入する工程と、アニールにより、導入した前記Ｓｉを前記配線材料全体に拡散してＣｕとＳｉとを含む合金を形成する工程と、ＣＭＰ法又はエッチバック法により平坦化して、前記配線溝又は前記ビア孔内部に、前記ＣｕとＳｉとを含む合金からなる配線又はビアを形成する工程と、を含むものである。
【００１５】
また、本発明の半導体装置の製造方法は、半導体基板上に積層された層間絶縁膜に配線溝又はビア孔を形成する工程と、少なくとも前記配線溝又は前記ビア孔の露出面にバリアメタルを形成する工程と、前記バリアメタル上にシードメタルを形成する工程と、前記シードメタル上にＣｕを成長させ、Ｃｕを主たる元素とする配線材料を堆積する工程と、前記配線材料をシラン系ガスに曝して該配線材料中にＳｉを導入する工程と、アニールにより、導入した前記Ｓｉを前記配線材料全体に拡散してＣｕとＳｉとを含む合金を形成する工程と、ＣＭＰ法又はエッチバック法により平坦化して、前記配線溝又は前記ビア孔内部に、前記ＣｕとＳｉとを含む合金からなる配線又はビアを形成する工程と、を含むものである。
【００１６】
また、本発明の半導体装置の製造方法は、半導体基板上に積層された層間絶縁膜に配線溝又はビア孔を形成する工程と、少なくとも前記配線溝又は前記ビア孔の露出面にバリアメタルを形成する工程と、前記バリアメタル上にＣｕを含むシードメタルを形成する工程と、前記シードメタル上にＣｕを成長させ、Ｃｕを主たる元素とする配線材料を堆積する工程と、前記配線材料表面の酸化膜を除去した後、該配線材料表面に酸化防止膜を形成する工程と、前記酸化防止膜で覆われた前記配線材料をシラン系ガスに曝して該配線材料中にＳｉを導入する工程と、アニールにより、導入した前記Ｓｉを前記配線材料全体に拡散してＣｕとＳｉとを含む合金を形成する工程と、ＣＭＰ法又はエッチバック法により平坦化して、前記配線溝又は前記ビア孔内部に、前記ＣｕとＳｉとを含む合金からなる配線又はビアを形成する工程と、を含むものである。
【００１７】
本発明においては、前記配線材料は、Ｃｕ中に前記シードメタルを構成する添加元素を含み、前記ＣｕとＳｉとを含む合金は、ＣｕとＳｉと前記添加元素とからなる合金を含む構成とすることができ、前記添加元素は、Ａｌ、Ａｕ、Ａｇ、Ｎｉ、Ｔｉ、Ｃｏ、Ｓｎ、Ｉｎ、Ｚｒ、Ｍｇ、Ｂｅ、Ｐｄ、Ｂ、Ｚｎ、Ｃａ、Ｇａ及びＭｏの中から選択される少なくとも１種類の元素を含むことが好ましい。
【００１８】
また、本発明においては、前記アニールを、前記Ｓｉが前記配線材料全体に実質的に均一に拡散される条件で行う構成とすることもできる。
【００１９】
このように本発明の構成によれば、Ｃｕの成長後、表面の銅酸化膜を除去した状態でシラン系ガスを照射してＣｕ中にＳｉを導入し、その後、アニールによってＣｕをグレイン成長させると共にＳｉを拡散させて合金化し、ＣＭＰやエッチバックにより平坦化して配線やビアを形成しているため、配線やビア中に均一にＳｉを添加することができ、配線やビア全体のマイグレーションを抑制することができる。また、シラン系ガスの照射段階ではＣｕとバリアメタルとの界面が露出しておらず、また、Ｃｕのグレイン成長も行われていないため、Ｓｉを高濃度に添加してもＳｉの析出を防止することができ、その結果、Ｓｉの析出に起因する配線間のショートや配線とビアとの導通不良を防止することができる。これにより、ダマシン法で形成する微細配線の接続信頼性を高めることができる。
【００２０】
【発明の実施の形態】
従来技術で説明したように、Ｃｕをグレイン成長させてＣＭＰにより平坦化した後、Ｃｕ表面にシリサイド層を形成する方法では、Ｃｕとバリアメタルとの界面やＣｕのグレイン界面でＳｉが析出して配線間ショートや配線とビアとの導通不良が発生するという問題や、シリサイド層の膜厚制御が難しく、シリサイド層を薄く形成すると配線とビアとの接続部分のシリサイド層の膜厚が不十分となって接続状態が不安定になるという問題、配線やビア内部、特に配線やビア下部のマイグレーションを抑制することができず、信頼性が低下するという問題が生じる。
【００２１】
これらの問題について考察すると、Ｃｕとバリアメタルとの界面にＳｉが析出してしまうのはシリサイド層形成段階でＣｕとバリアメタルとの界面が露出しているからである。また、Ｃｕのグレイン界面でＳｉが析出したりシリサイド層の膜厚が制御できないのはシリサイド層形成前にＣｕのグレイン成長が行われているからである。そこで、本発明では、アニールやＣＭＰを行ってからＣｕにＳｉを導入するのではなく、アニールやＣＭＰの前にＣｕにＳｉを導入するという方法を用いることにより、Ｓｉの析出に起因する問題やシリサイド層の膜厚に起因する問題の解決を図っている。更に、ＣｕにＳｉを導入した後にアニールを行うことにより、導入したＳｉを配線やビアのＣｕ中に均一に拡散させることができ、これにより、配線やビア下部のマイグレーションも同時に抑制することが可能となる。
【００２２】
なお、特開平３−２６２１２５号公報には、金属配線におけるエレクトロマイグレーション耐性及びストレスマイグレーション耐性の向上を図ることを目的として、配線溝にＣｕＳｉを直接スパッタ法あるいはＣＶＤ法で埋設する方法が開示されているが、スパッタ法あるいはＣＶＤ法では、アスペクト比の大きい配線溝やビア孔にＣｕＳｉを埋設することは困難であり、本願発明の方法を用いることによってのみ、微細な配線構造においても高い接続信頼性を実現することが可能となる。
【００２３】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して説明する。
【００２４】
［実施例１］
まず、本発明の第１の実施例に係る半導体装置及びその製造方法について、図１乃至図９を参照して説明する。図１乃至図６は、第１の実施例に係る半導体装置の製造方法を示す工程断面図であり、作図の都合上、分図したものである。また、図７乃至図９は、本発明の効果を説明するための図であり、図７は、Ｓｉ析出物の発生状況を示す電子顕微鏡写真、図８は、Ｓｉ析出物に起因する欠陥数のシラン照射時間依存性を示す図、図９は、Ｃｕ配線中のＳｉ濃度分布を示す図である。なお、本実施例は、本発明の製造方法をシングルダマシンプロセスに適用するものである。以下、その具体的な手順について説明する。
【００２５】
まず、図１（ａ）に示すように、ＭＯＳトランジスタ等が形成された基板１上に、ＣＶＤ法、プラズマＣＶＤ法等を用いて、第１エッチングストッパ膜２と第１配線間絶縁膜３とを順次形成し、その上に、例えば、露光の反射を抑制するための反射防止膜と化学増幅型レジストを塗布し、ＫｒＦフォトリソグラフィーによる露光、現像を行い、第１配線溝３ａを形成するためのレジストパターン（図示せず）を形成する。続いて、公知のドライエッチングを用いて第１配線間絶縁膜３、第１エッチングストッパ膜２を順次エッチングして、それらを貫通する第１配線溝３ａを形成する。その後、酸素プラズマアッシング及び有機剥離液を用いたウェット処理などによりレジストパターンと反射防止膜とを剥離し、ドライエッチングの残留物を除去する。なお、第１エッチングストッパ膜２と第１配線間絶縁膜３の材料は特に限定されず、エッチングの選択比が得られる材料の組み合わせであればよく、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ＳｉＣ、ＳｉＣＮ、炭素含有シリコン酸化膜（ＳｉＯＣ又はＳｉＣＯＨ）、梯子型水素化シロキサン（Ｌｏｄｄｅｒ ＯｘｉｄｅＴＭ）、水素化シロキサン（ＨＳＱ）、フッ素含有シリコン酸化膜（ＳｉＯＦ）、メチルシルセスオキサン（ＭＳＱ）、有機ポリマー系低誘電率膜（ポリフェニレン、ポリアリルエーテル、ベンゾシクロブテン）、又は上記絶縁膜膜をポーラス化したものでも良い。
【００２６】
次に、図１（ｂ）に示すように、スパッタ法やＣＶＤ法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＷＮ等の単層膜、又はそれらを組み合わせた２層以上の積層膜からなる第１バリアメタル膜４ａを成膜（例えば、Ｔａ／ＴａＮを２０ｎｍ／２０ｎｍ程度成膜）し、続いて、配線材料となるＣｕのメッキ成長を容易にするためのＣｕ、またはＣｕとＡｌ、Ａｕ、Ａｇ、Ｎｉ、Ｔｉ、Ｃｏ、Ｓｎ、Ｉｎ、Ｚｒ、Ｍｇ、Ｂｅ、Ｐｄ、Ｂ、Ｚｎ、Ｃａ、Ｇａ又はＭｏ等の添加元素との合金からなる第１シードメタル４ｂを１００ｎｍ程度形成する。次に、図１（ｃ）に示すように、電解めっき法、ＣＶＤ法、スパッタリフロー等によりＣｕ５を６００ｎｍ程度形成して第１配線溝３ａ内をＣｕ５で埋設する。
【００２７】
次に、従来の半導体装置の製造方法では、埋設したＣｕ５の結晶性を向上させるためのアニールを行ったが、Ｓｉの導入前にアニール処理を行うと、Ｃｕのグレインが成長することにより、グレイン界面に酸化銅が形成されて導入したＳｉが析出したり、Ｃｕ５の面方位の違いによりＳｉの拡散状態が不均一になるという問題が生じる。そこで、本実施例では、アニール前にＣｕ５にＳｉを導入することにより上記問題の解決を図っている。
【００２８】
その際、Ｃｕ５の表面に銅酸化膜が形成されているとＳｉを均一かつ高濃度に導入することができなくなるため、Ｃｕ５を形成した後、例えば、基板１をシュウ酸を０．０１〜１．０％程度含んだ水溶液中に１０〜１２０秒程度浸漬してＣｕ５の表面に形成された銅の自然酸化膜５ｂを除去した後、図１（ｄ）に示すように、酸化膜の形成を抑制するために、ＢＴＡ（Ｂｅｎｚｏｔｒｉａｚｏｌｅ）を０．０１〜１．０％程度含んだ水溶液中に１０〜６０秒程度浸漬してＣｕ５の表面にＢＴＡ膜（酸化防止膜）６を形成する。なお、銅酸化膜の除去方法は上記に限定されず、ＮＨ３やＨ２などの還元雰囲気に曝したり、ＮＨ３やＨ２などを用いてプラズマ処理を行うことにより、酸化層を除去しても良い。
【００２９】
次に、Ｃｕ５の表面に銅酸化膜が形成されていない状態で、ＳｉＨ４やＳｉ２Ｈ６、ＳｉＨ３Ｃｌ２等のシラン系ガスに曝してＣｕ５にＳｉを導入する。例えば、モノシラン（ＳｉＨ４）ガスを用いる場合は、モノシランを流量：１０〜５０００ｓｃｃｍ、Ｎ２を流量：１００〜５０００ｓｃｃｍで導入し、圧力：２０Ｔｏｒｒ程度、温度：３５０℃程度で１２０秒間基板を保持する。なお、本実施例の製造方法の場合、シラン系ガスを照射する段階ではＣｕのグレインは成長しておらず、Ｓｉの析出やＣｕの面方位に起因するＳｉの拡散のばらつきが生じないため、Ｃｕ５中にＳｉを均一かつ高濃度に導入することができる。
【００３０】
次に、図２（ｂ）に示すように、Ｃｕ５の結晶性を向上させるためのアニールを行うが、本実施例では既にＣｕ５中にＳｉが導入されており、このアニール工程でＣｕ５のグレイン成長が行われると共にＳｉがＣｕ５全体に拡散するため、均一な組成のＣｕＳｉ合金５ｃ（第１シードメタル４ｂとしてＣｕと上記添加元素との合金を用いた場合はＣｕ、Ｓｉ、添加元素の多元合金となり、例えば、ＣｕＡｌを用いた場合はＣｕ、Ｓｉ、Ａｌの３元合金、ＣｕＳｎを用いた場合はＣｕ、Ｓｉ、Ｓｎの３元合金となる。）を形成することができ、従来例のように配線下部でマイグレーションを抑制できないといった問題を回避することができる。なお、アニールの条件は特に限定されないが、Ｃｕ５全体にＳｉが拡散されるような条件でアニールすることが好ましく、例えば、２５０℃〜４００℃の温度で３０分間の処理をすることができる。また、本実施例ではＳｉの添加とアニールの工程を別々に行ったが、勿論Ｓｉを添加しながらアニールをおこなっても良い。また、シラン系のガスの他にメタルＣＶＤのソースとして用いられている、ＴｉＣｌ４やＴＤＭＡＴ（Ｔｅｔｒａ− Ｄｉｍｅｔｈｙｌ−Ａｍｉｎｏ−Ｔｉｔａｎｉｕｍ）、ＰＤＭＡＴ（Ｐｅｎｔａ−Ｄｉｍｅｔｈｙｌ−Ａｍｉｎｏ−Ｔａｎｔａｌｕｍ）、ＷＦ６等を用いて、Ｃｕ膜中にＴｉ、Ｔａ、Ｗ等を添加しても良い。
【００３１】
次に、図２（ｃ）に示すように、ＣＭＰ法を用いて第１配線間絶縁膜３上のＣｕＳｉ合金５ｃ（又はＣｕＡｌＳｉ合金、ＣｕＳｎＳｉ合金等のＣｕとＳｉと添加元素の多元合金）及び第１バリアメタル膜４ａを除去することによりＣｕ５中にＳｉが均一に添加されたＣｕＳｉ合金５ｃ（又はＣｕとＳｉと添加元素の多元合金）からなる第１配線７を形成する。なお、この工程でＣｕＳｉ合金５ｃと第１バリアメタル４ａとの界面が露出するが、本実施例では、既にＳｉの導入が行われているため、界面部分の酸化膜にＳｉが析出することはなく、隣接する配線間でＳｉ析出物２２が接触して配線がショートするという問題も生じない。
【００３２】
次に、図２（ｄ）に示すように、第１配線間絶縁膜３上に、ＣＶＤ法、プラズマＣＶＤ法等を用いて、第２エッチングストッパ膜８とビア層間絶縁膜９を形成し、その上に形成したレジストパターン（図示せず）をマスクとしてビア層間絶縁膜９、第２エッチングストッパ膜８を順次エッチングして、それらを貫通するビア孔９ａを形成する。
【００３３】
その際、従来の半導体装置の製造方法では、ビア孔９ａの下部にＣｕのグレイン界面が存在する場合、Ｓｉ析出物２２によってビア層間絶縁膜９や第２エッチングストッパ膜８を完全に除去することができない場合があり、導通不良が生じるという問題があったが、本実施例では、Ｓｉの導入、アニールによる拡散後にＣＭＰによって平坦化しているため、このような問題を回避することができる。また、従来の方法ではシリサイド層が第１配線７の表面のみに形成されていたため、ビア孔９ａの底部に十分な膜厚のシリサイド層を残すことができない場合もあったが、本実施例の方法では、第１配線７中に均一にＳｉが導入されているため、ビア孔９ａをエッチングしすぎた場合であっても、上記問題が生じることがなく、プロセス条件を緩和することができるという効果も得られる。
【００３４】
次に、第１配線７と同様に、図３（ａ）に示すように、スパッタ法やＣＶＤ法、ＡＬＤ法等を用いて、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＷＮ等の単層膜、又はそれらを組み合わせた２層以上の積層膜からなる第２バリアメタル膜１０ａ、Ｃｕ又はＣｕＡｌ、ＣｕＳｎなどのＣｕと添加元素の合金からなる第２シードメタル１０ｂを形成した後、図３（ｂ）に示すように、電解めっき法、ＣＶＤ法、スパッタリフロー等によりＣｕ１１を形成してビア孔９ａ内をＣｕ１１で埋設する。その後、シュウ酸を含んだ水溶液を用いてＣｕ５の表面に形成された自然酸化膜１１ｂを除去した後、図３（ｃ）に示すように、酸化膜の形成を抑制するためのＢＴＡ膜１２を形成する。次に、図３（ｄ）に示すように、基板１を還元雰囲気に曝した後、シラン系ガスに曝してＣｕ１１中にＳｉを添加した後、図４（ａ）に示すように、Ｃｕ１１の結晶性を向上及びＳｉの拡散のためのアニールを行い、図４（ｂ）に示すように、ＣＭＰ法を用いてＣｕ１１中にＳｉが均一に導入されたＣｕＳｉ合金１１ｃ（又はＣｕとＳｉと添加元素の多元合金）からなるビア１３を形成する。
【００３５】
このように、Ｃｕを成長させた後、シラン系ガスを照射し、その後アニール、ＣＭＰを行う方法を用いることにより、サイズが小さいビア１３であってもＣｕ１１中にＳｉを均一に導入することができる。その後、同様に図４（ｃ）〜図６（ｃ）の処理を行うことにより、ＣｕＳｉ合金１７Ｃ（又はＣｕとＳｉと添加元素の多元合金）からなる第２配線１９が形成され、上記工程を繰り返すことにより本実施例の半導体装置が製造される。
【００３６】
本発明の効果を確認するために、Ｃｕのメッキ成長→シラン系ガス照射→アニール→ＣＭＰの順で処理した本発明の半導体装置と、Ｃｕのメッキ成長→アニール→ＣＭＰ→シラン系ガス照射の順で処理した従来の半導体装置を電子顕微鏡で観察した。その結果を図７に示す。図７（ａ）に示す従来の半導体装置では、配線全体でＳｉ析出物２２が観察され、隣接する配線の端部のＳｉ析出物２２同士が接触すると配線がショートする恐れがあるのに対して、図７（ｂ）に示す本発明の半導体装置では、このようなＳｉ析出物２２は観察されず、本発明の方法によりＳｉの析出が抑制されることを分かる。
【００３７】
また、Ｓｉ析出物２２に起因する欠陥発生数のシランの照射時間に対する依存性を調べるために、従来方法及び本発明の方法におけるシラン照射時間を変えたサンプルを作成し、その欠陥数を測定した。その結果を図８に示す。図８の縦軸は、キャップ膜（配線上に形成する保護膜）成膜前の状態（従来例の場合は、ＣＭＰ後にシラン照射を行った状態、本発明の場合は、メッキ後にシラン照射を行い、アニール、ＣＭＰを行った状態）での相対的な欠陥数を示しており、１を越えるものが外観不良と判断され多層配線の形成が不可能となる。図８より、従来例（図の四角マーカー）ではシラン照射時間が約３０秒を越えると外観不良となってしまうのに対して、本発明では、基板温度が３５０℃の場合（図の丸マーカー）は１８０秒まで、３００℃の場合（図の三角マーカー）は２４０秒まで外観不良は生じず、この結果からもアニールやＣＭＰの前にシラン照射を行うことによりＳｉ析出物２２の発生が抑制されることが分かる。
【００３８】
なお、本発明においても、シラン照射時間が長くなると欠陥数が増加しているが、これはＣＭＰ時にスクラッチなどが生じるためと考えられる。また、基板温度が低い方が外観不良となるまでの時間が長いのは、基板温度を下げることによりＣｕとシランガスの反応速度が遅くなり、Ｃｕのグレイン成長が進まない状態でＳｉが添加されてＳｉの析出がより抑制されるためと考えられる。このことから、より高濃度のＳｉを含んだＣｕＳｉ合金を形成するためには、基板温度を下げてＳｉを添加すればよいことが分かる。
【００３９】
また、シラン照射後にアニールを行うことにより、配線全体にＳｉが拡散されていることを確認するために、基板温度を３００℃とし、３０秒又は２４０秒シランを照射し、その後３５０℃、３０分のアニールを行った本発明のサンプルと、３５０℃、３０分のアニール後、ＣＭＰを行い、基板温度３５０℃で３０秒シランを照射した従来例のサンプルとを作成しＳＩＭＳで分析した。その結果を図９に示す。図９より、従来例のサンプル（図９（ｃ）参照）では、Ｃｕ配線の表面近傍（図のエポキシとの境界近傍）にはＳｉが導入されているが、内部には殆どＳｉが導入されていないのに対して、同一の基板温度、照射時間で形成した本発明のサンプル（図９（ａ）参照）では、Ｃｕ配線の表面から下部（図のバリアメタルとの境界）に至る全ての領域でＳｉが１Ｅ１９ａｔｏｍｓ／ｃｍ３程度の濃度で導入されており、シラン照射後にアニールを行うことによりＳｉがＣｕ中に均一に拡散されていることが分かる。また、照射時間を２４０秒に増やした本発明のサンプル（図９（ｂ）参照）では、Ｓｉの濃度が１Ｅ２０〜１Ｅ２１ａｔｏｍｓ／ｃｍ３程度にまで増加しており、本発明の方法では、照射時間を増やすことによって簡単にＳｉを高濃度に導入できることが分かる。
【００４０】
このように、本実施例の半導体装置及びその製造方法によれば、Ｃｕを成長した後、シラン系ガスを照射してＣｕ（又はＣｕと添加元素との合金）中にＳｉを導入し、その後、アニール、ＣＭＰを行うという方法を用いることにより、Ｃｕとバリアメタルとの界面やＣｕのグレイン界面が露出していない状態でＳｉが導入されるために、銅酸化膜が形成されやすい上記界面でもＳｉ析出物２２の発生を防止することができ、これにより隣接する配線間のショートや配線とビアとの導通不良を防止することができる。また、Ｓｉ導入後にアニールを行うことにより、配線やビア内全体にＳｉを均一に拡散させることができるため、配線やビア内部、特に下部のマイグレーションを抑制することができ、また、従来例のようにビア下部のシリサイド層の膜厚が不十分なために接続信頼性が低下するという問題も回避することができる。
【００４１】
［実施例２］
次に、本発明の第２の実施例に係る半導体装置の製造方法について、図１０乃至図１２を参照して説明する。図１０乃至図１２は、第２の実施例に係る半導体装置の製造方法を示す工程断面図であり、作図の都合上、分図したものである。なお、本実施例は、本発明の製造方法をビアファーストデュアルダマシンプロセスに適用したものである。以下、その具体的な手順について説明する。
【００４２】
まず、前記した第１の実施例（図１（ａ）乃至図２（ｃ）参照）と同様の処理を行い、ＣｕＳｉ合金５ｃ（第１シードメタル４ｂとしてＣｕと上記添加元素との合金を用いた場合はＣｕ、Ｓｉ、添加元素の多元合金）からなる第１配線７を形成する。
【００４３】
次に、図１０（ａ）に示すように、第１配線間絶縁膜３上に、ＣＶＤ法、プラズマＣＶＤ法等を用いて、第２エッチングストッパ膜８とビア層間絶縁膜９と第２配線溝１５ａのエッチングストッパとなる第３エッチングストッパ膜１４と第２配線間絶縁膜１５とを順次形成し、その上に、ビア孔９ａを形成するためのレジストパターン（図示せず）を形成した後、公知のドライエッチングを用いて第２配線間絶縁膜１５、第３エッチングストッパ膜１４、ビア層間絶縁膜９を順次エッチングして、それらを貫通するビア孔９ａを形成する。なお、第２エッチングストッパ膜８、ビア層間絶縁膜９、第３エッチングストッパ膜１４、第２配線間絶縁膜１５の材料は特に限定されず、エッチングの選択比が得られる材料の組み合わせであればよく、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ＳｉＣ、ＳｉＣＮ、炭素含有シリコン酸化膜（ＳｉＯＣ又はＳｉＣＯＨ）、梯子型水素化シロキサン（Ｌｏｄｄｅｒ ＯｘｉｄｅＴＭ）、水素化シロキサン（ＨＳＱ）、フッ素含有シリコン酸化膜（ＳｉＯＦ）、メチルシルセスオキサン（ＭＳＱ）、有機ポリマー系低誘電率膜（ポリフェニレン、ポリアリルエーテル、ベンゾシクロブテン）、又は上記絶縁膜膜をポーラス化したものでも良い。
【００４４】
次に、図１０（ｂ）に示すように、第２配線間絶縁膜１５上に、第２配線溝１５ａを形成するためのレジストパターン（図示せず）を形成した後、公知のドライエッチングを用いて第３エッチングストッパ膜１４をエッチングストッパとして第２配線間絶縁膜１５をエッチングして第２配線溝１５ａを形成した後、図１０（ｃ）に示すように、ビア孔９ａ底部の第２エッチングストッパ膜８を除去する。
【００４５】
次に、図１１（ａ）に示すように、スパッタ法やＣＶＤ法、ＡＬＤ法等を用いて、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＷＮ等の単層膜、又はそれらを組み合わせた２層以上の積層膜からなる第３バリアメタル１６ａを成膜し、続いて、Ｃｕ、叉はＣｕＡｌ、ＣｕＳｎ等のＣｕと添加元素との合金からなる第３シードメタル１６ｂを形成し、図１１（ｂ）に示すように、電解めっき法、ＣＶＤ法、スパッタリフロー等によりビア孔９ａ及び第２配線溝１５ａをＣｕ１７で埋設した後、シュウ酸を０．０１〜１．０％程度含んだ水溶液を用いてＣｕ１７表面の自然酸化膜１７ｂを除去し、図１１（ｃ）に示すように、ＢＴＡを０．０１〜１．０％程度含んだ水溶液を用いて酸化防止のためのＢＴＡ膜１８を形成する。なお、第１の実施例と同様に、ＮＨ３やＨ２などの還元雰囲気に曝したり、ＮＨ３やＨ２などを用いてプラズマ処理を行うことにより、酸化層を除去しても良い。
【００４６】
次に、基板１をプラズマ処理装置に導入し、ＮＨ３やＨ２などの還元雰囲気に曝した後、ＳｉＨ４やＳｉ２Ｈ６、ＳｉＨ３Ｃｌ２等のシラン系ガスに曝してＣｕ１７中にＳｉを導入した後、図１２（ｂ）に示すように、Ｃｕ１７のグレイン成長及びＳｉの拡散のためのアニールを行う。ここで、従来の製造方法では、Ｃｕ１７の表面近傍のみにシリサイド層２１が形成されるため、第２配線下部やビアにはＳｉが導入できず、マイグレーションを抑制することができなかったが、本発明では、Ｓｉを導入した後にアニールを行うため、デュアルダマシンプロセスのように配線とビアとを一体的に形成する構造においても、Ｃｕ１７中に均一にＳｉを拡散することができ、接続信頼性を高めることができる。本実施例においても、Ｓｉを添加しながらアニールを行っても良く、また、シラン系のガスの他にメタルＣＶＤのソースとして用いられている、ＴｉＣｌ４やＴＤＭＡＴ、ＰＤＭＡＴ、ＷＦ６等を用いて、Ｃｕ膜中にＴｉ、Ｔａ、Ｗ等を添加しても良い。
【００４７】
その後、図１２（ｃ）に示すように、ＣＭＰ法を用いて第２配線間絶縁膜１３上のＣｕＳｉ１７ｃ及び第３バリアメタル膜１６ａを除去して第１配線７と接続されるビアと一体となった第２配線１９を形成する。そして、上記工程を所望の回数繰り返して本実施例の半導体装置が製造される。
【００４８】
このように、本実施例の半導体装置及びその製造方法によっても、Ｃｕ（又はＣｕＡｌ、ＣｕＳｎ）中にＳｉを導入した後にアニールを行ってＣｕのグレイン成長及びＳｉの拡散を行い、その後ＣＭＰによって平坦化しているため、Ｓｉの析出に起因する問題やシリサイド層の膜厚が不十分になることによる信頼性の低下を防止することができ、接続信頼性の高い半導体装置を製造することができる。特に、配線溝とビアとを同時に形成する場合においてもＳｉをＣｕの配線やビアに均一に拡散することができるため、マイグレーションを確実に抑制することができる。
【００４９】
なお、第２の実施例では、デュアルダマシンプロセスの一形態であるビアファーストデュアルダマシンプロセスについて記載したが、第２配線間絶縁膜１５上にハードマスクを形成して配線溝を形成するデュアルハードマスクプロセスやその他のデュアルダマシンプロセス（トレンチファースト法、ミドルファースト法）についても同様に適用することができる。
【００５０】
また、上記各実施例では、配線及びビアの双方にＳｉを導入してＣｕＳｉ合金（又はＣｕＡｌＳｉ、ＣｕＳｉＳｎ合金等のＣｕとＳｉと添加元素との多元合金）を形成する場合について記載したが、本発明は上記実施例に限定されるものではなく、いずれか１つの配線又はビアにＳｉが導入されていればよく、また、合金はＣｕＳｉ合金又はＣｕとＳｉと添加元素との多元合金に限定されず、ＣｕとＳｉとを含む任意の合金とすることができる。
【００５１】
【発明の効果】
以上説明したように、本発明の半導体装置の製造方法によれば下記記載の効果を奏する。
【００５２】
本発明の第１の効果は、酸化膜が形成されやすいＣｕとバリアメタルとの界面やＣｕのグレイン界面におけるＳｉの析出が抑制され、隣接する配線間のショートや配線とビア間の導通不良が生じない、接続信頼性の高い半導体装置を提供することができるということである。
【００５３】
その理由は、アニール及びＣＭＰ後にＳｉの導入を行うのではなく、Ｃｕの成長後にシラン系ガスに曝してＳｉを導入し、その後、アニールによってＣｕのグレイン成長とＳｉの拡散とを行い、ＣＭＰによって平坦化する方法を用いるため、Ｓｉ導入時に、Ｃｕとバリアメタルの界面が露出しておらず、また、Ｃｕのグレイン成長も行われていないため、Ｓｉの析出を抑制することができるからである。
【００５４】
また、本発明の第２の効果は、マイグレーションが抑制された接続信頼性の高い半導体装置を提供することができるということである。
【００５５】
その理由は、Ｃｕの配線やビアの表面にシリサイド層を形成するのではなく、Ｃｕ全体にＳｉを拡散してＣｕＳｉ合金（又はＣｕＡｌＳｉやＣｕＳｎＳｉ合金等のＣｕとＳｉと添加元素の多元合金）等からなる配線やビアを形成しているからであり、配線やビア内部、特に下部までＳｉを導入することができるため、配線やビア全体のマイグレーションを確実に抑制することができ、また、配線とビアとの接続部分のシリサイド層の膜厚が不十分になることもないからである。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る半導体装置の製造方法を示す工程断面図である。
【図２】本発明の第１の実施例に係る半導体装置の製造方法を示す工程断面図である。
【図３】本発明の第１の実施例に係る半導体装置の製造方法を示す工程断面図である。
【図４】本発明の第１の実施例に係る半導体装置の製造方法を示す工程断面図である。
【図５】本発明の第１の実施例に係る半導体装置の製造方法を示す工程断面図である。
【図６】本発明の第１の実施例に係る半導体装置の製造方法を示す工程断面図である。
【図７】本発明の効果を示す図であり、Ｓｉ析出物の発生状況を示す電子顕微鏡写真である。
【図８】本発明の効果を示す図であり、Ｓｉ析出物に起因する欠陥発生数のシラン照射時間依存性を示す図である。
【図９】本発明の効果を示す図であり、Ｃｕ中のＳｉ濃度分布を示す図である。
【図１０】本発明の第２の実施例に係る半導体装置の製造方法を示す工程断面図である。
【図１１】本発明の第２の実施例に係る半導体装置の製造方法を示す工程断面図である。
【図１２】本発明の第２の実施例に係る半導体装置の製造方法を示す工程断面図である。
【図１３】従来の半導体装置の製造方法を示す工程断面図である。
【図１４】従来の半導体装置の製造方法を示す工程断面図である。
【図１５】従来の半導体装置の問題点を示す断面図である。
【符号の説明】
１ 基板
２ 第１エッチングストッパ膜
３ 第１配線間絶縁膜
３ａ 第１配線溝
４ａ 第１バリアメタル膜
４ｂ 第１シードメタル
５ Ｃｕ
５ａ グレインバウンダリー
５ｂ 自然酸化膜
５ｃ ＣｕＳｉ
６ ＢＴＡ膜
７ 第１配線
８ 第２エッチングストッパ膜
９ ビア層間絶縁膜
９ａ ビア孔
１０ａ 第２バリアメタル膜
１０ｂ 第２シードメタル
１１ Ｃｕ
１１ａ グレインバウンダリー
１１ｂ 自然酸化膜
１１ｃ ＣｕＳｉ
１２ ＢＴＡ膜
１３ ビア
１４ 第３エッチングストッパ膜
１５ 第２配線間絶縁膜
１５ａ 第２配線溝
１６ａ 第３バリアメタル膜
１６ｂ 第３シードメタル
１７ Ｃｕ
１７ａ グレインバウンダリー
１７ｂ 自然酸化膜
１７ｃ ＣｕＳｉ
１８ ＢＴＡ膜
１９ 第２配線
２０ ＳｉＨ４
２１ シリサイド層
２２ Ｓｉ析出物
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、ダマシン法により形成した微細配線を備える半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の高集積化及びチップサイズの縮小化に伴い、配線の微細化及び多層配線化が進められており、多層配線構造を形成する方法として、いわゆるダマシン（Ｄａｍａｓｃｅｎｅ）法と呼ばれるプロセスが一般的に行われている。このダマシン法は、絶縁膜にビア孔又は配線溝を形成した後、基板全面に導電材料を堆積し、化学機械的研磨法（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によって研磨することにより配線やビアを形成するものである。この方法は、エッチング法による加工が困難なＣｕ系の導電材料を用いた多層配線の形成方法として適している。
【０００３】
上記Ｃｕ系の導電材料を用いて形成される配線は抵抗が低く、エレクトロマイグレーション耐性に優れているという特徴があるが、一方、Ｃｕは酸化されやすいという欠点があり、Ｃｕが酸化されると配線とビアとの接触抵抗が増加し、接続信頼性が低下するという問題が生じる。そこで、このようなＣｕの酸化を抑制するために、特開２０００−１５０５１７号公報には、Ｃｕ配線の表面にシリサイド層を形成する方法が開示されている。
【０００４】
上記公報記載のダマシンプロセスについて図１３及び図１４を参照して説明する。まず、図１３（ａ）に示すように、例えば、ＭＯＳトランジスタ等が形成された基板１に、ＳｉＮ等の第１エッチングストッパ膜２とＳｉＯ２等の第１配線間絶縁膜３とを順次堆積し、その上に形成したレジストパターン（図示せず）をマスクとして、公知のドライエッチング技術を用いて第１配線間絶縁膜３と第１エッチングストッパ膜２とをエッチングして第１配線溝３ａを形成する。
【０００５】
次に、図１３（ｂ）に示すように、配線材料の拡散を防止するためのバリア膜となるＴｉＮ等の第１バリアメタル膜４ａと配線材料となるＣｕのメッキ成長を容易にするための第１シードメタル４ｂとをスパッタリング法により堆積した後、図１３（ｃ）に示すように、電解メッキ法等によりＣｕ５を成長させ、第１配線溝３ａをＣｕ５で埋設する。
【０００６】
次に、図１３（ｄ）に示すように、Ｃｕ５の結晶性を改善するためのアニールを行い、Ｃｕ５をグレイン成長させた後、図１４（ａ）に示すように、ＣＭＰ法によって第１配線間絶縁膜３上のＣｕ５及び第１バリアメタル膜４ａを除去して平坦化し、第１配線溝３ａ内に第１配線７を形成する。次に、図１４（ｂ）に示すように、所定の減圧状態においてモノシランなどのシラン系ガス雰囲気中で３５０℃程度の熱処理を施し、図１４（ｃ）に示すように、第１配線７のＣｕ５の表面に、５〜５０ｎｍ程度の膜厚のシリサイド層２１を形成する。その後、同様の工程を繰り返すことにより、所望の多層配線構造の半導体装置が形成される。
【０００７】
【特許文献１】
特開２０００−１５０５１７号公報（第３−５頁、第１図）
【０００８】
【発明が解決しようとする課題】
しかしながら、上記公報記載の方法では以下に示す問題がある。まず、第１の問題は、Ｃｕとバリアメタルとの界面やＣｕのグレイン界面（グレインバウンダリー）にＳｉが析出することにより、配線間のショートや導通不良が生じるということである。一般に、金属膜を形成するとその表面は酸化される。配線材料が銅の場合は銅酸化膜が配線表面に形成される。また、アニールによりＣｕをグレイン成長させるとＣｕ中の酸素等の不純物はグレイン界面に集中するためＣｕグレイン界面やＣｕとバリアメタルとの界面での酸素濃度は高い。よって、ＣＭＰ後の配線表面は酸化銅が形成されており、Ｃｕグレイン界面やＣｕとバリアメタルとの界面では酸化銅の膜厚が厚い。ここで、銅と酸化銅とではＳｉの拡散のしやすさが異なり、酸化銅ではＳｉは拡散しにくいため、図１４（ｃ）に示すように、シリサイド処理で導入されたＳｉは酸化銅が存在する上記界面部分で凝集してＳｉ析出物２２として配線表面に析出してしまう。
【０００９】
このＳｉ析出物２２の大きさが配線やビアのサイズに比べて十分に小さい場合はよいが、配線やビアが微細化されてくると、図１５（ａ）に示すように、隣接する配線のＣｕとバリアメタルとの界面に析出したＳｉ析出物２２同士が接触してしまい、配線のショートが発生する。また、図１５（ｂ）に示すように、配線中のＣｕのグレイン界面がその上部に接続されるビア下部に存在する場合、グレイン界面に析出したＳｉ析出物２２によって配線とビアとの間に配設する絶縁膜がエッチングされずに残ってしまい、その結果、導通不良が発生するという問題が生じる。
【００１０】
また、第２の問題は、上記Ｓｉ析出物２２の発生を抑えようとすると配線間の接続信頼性が低下してしまうということである。すなわち、Ｓｉの析出を抑えるためにＳｉの導入量を減らしてシリサイド層２１を薄く形成すると、図１５（ｃ）に示すように、ビア下部のシリサイド層２１の厚さが不十分となり、その結果、接続状態が不安定になってしまう。この問題を回避するためにはシリサイド層２１の厚さを正確に制御すればよいが、形成されるシリサイド層２１の膜厚はＣｕの面方位によって異なるため、アニールによってＣｕをグレイン成長させた後にＳｉを導入する方法ではシリサイド層２１の厚さを均一に制御することはできない。
【００１１】
また、第３の問題点は、配線やビアの下部でのマイグレーションを抑制することができず、信頼性を向上させることができないということである。エレクトロマイグレーションやストレスマイグレーションは電流や応力等によりＣｕが移動することによって生じるが、シリサイド層を形成するとシリサイド層近傍のＣｕの移動を抑制することができる。しかしながら、上記公報記載の方法は配線表面のみにシリサイド層２１を形成する方法であり、配線やビアの内部、特に下部にはＳｉは導入されないため、マイグレーションを有効に抑制することができない。
【００１２】
本発明は、上記問題点に鑑みてなされたものであって、その第１の目的は、配線やビアにＳｉを導入する際に、Ｓｉの析出を抑制し、接続の信頼性を向上させることができる半導体装置の製造方法を提供することにある。
【００１３】
また、第２の目的は、配線叉はビアにシリサイド層を形成させること無く、均一にＳｉを拡散させることにより、配線やビア内部、特に配線やビア下部でもマイグレーションを抑制し、接続の信頼性を向上させることができる半導体装置の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体装置の製造方法は、半導体基板上に積層された層間絶縁膜に配線溝又はビア孔を形成する工程と、少なくとも前記配線溝又は前記ビア孔にＣｕを主たる元素とする配線材料を堆積する工程と、前記配線材料をシラン系ガスに曝して該配線材料中にＳｉを導入する工程と、アニールにより、導入した前記Ｓｉを前記配線材料全体に拡散してＣｕとＳｉとを含む合金を形成する工程と、ＣＭＰ法又はエッチバック法により平坦化して、前記配線溝又は前記ビア孔内部に、前記ＣｕとＳｉとを含む合金からなる配線又はビアを形成する工程と、を含むものである。
【００１５】
また、本発明の半導体装置の製造方法は、半導体基板上に積層された層間絶縁膜に配線溝又はビア孔を形成する工程と、少なくとも前記配線溝又は前記ビア孔の露出面にバリアメタルを形成する工程と、前記バリアメタル上にシードメタルを形成する工程と、前記シードメタル上にＣｕを成長させ、Ｃｕを主たる元素とする配線材料を堆積する工程と、前記配線材料をシラン系ガスに曝して該配線材料中にＳｉを導入する工程と、アニールにより、導入した前記Ｓｉを前記配線材料全体に拡散してＣｕとＳｉとを含む合金を形成する工程と、ＣＭＰ法又はエッチバック法により平坦化して、前記配線溝又は前記ビア孔内部に、前記ＣｕとＳｉとを含む合金からなる配線又はビアを形成する工程と、を含むものである。
【００１６】
また、本発明の半導体装置の製造方法は、半導体基板上に積層された層間絶縁膜に配線溝又はビア孔を形成する工程と、少なくとも前記配線溝又は前記ビア孔の露出面にバリアメタルを形成する工程と、前記バリアメタル上にＣｕを含むシードメタルを形成する工程と、前記シードメタル上にＣｕを成長させ、Ｃｕを主たる元素とする配線材料を堆積する工程と、前記配線材料表面の酸化膜を除去した後、該配線材料表面に酸化防止膜を形成する工程と、前記酸化防止膜で覆われた前記配線材料をシラン系ガスに曝して該配線材料中にＳｉを導入する工程と、アニールにより、導入した前記Ｓｉを前記配線材料全体に拡散してＣｕとＳｉとを含む合金を形成する工程と、ＣＭＰ法又はエッチバック法により平坦化して、前記配線溝又は前記ビア孔内部に、前記ＣｕとＳｉとを含む合金からなる配線又はビアを形成する工程と、を含むものである。
【００１７】
本発明においては、前記配線材料は、Ｃｕ中に前記シードメタルを構成する添加元素を含み、前記ＣｕとＳｉとを含む合金は、ＣｕとＳｉと前記添加元素とからなる合金を含む構成とすることができ、前記添加元素は、Ａｌ、Ａｕ、Ａｇ、Ｎｉ、Ｔｉ、Ｃｏ、Ｓｎ、Ｉｎ、Ｚｒ、Ｍｇ、Ｂｅ、Ｐｄ、Ｂ、Ｚｎ、Ｃａ、Ｇａ及びＭｏの中から選択される少なくとも１種類の元素を含むことが好ましい。
【００１８】
また、本発明においては、前記アニールを、前記Ｓｉが前記配線材料全体に実質的に均一に拡散される条件で行う構成とすることもできる。
【００１９】
このように本発明の構成によれば、Ｃｕの成長後、表面の銅酸化膜を除去した状態でシラン系ガスを照射してＣｕ中にＳｉを導入し、その後、アニールによってＣｕをグレイン成長させると共にＳｉを拡散させて合金化し、ＣＭＰやエッチバックにより平坦化して配線やビアを形成しているため、配線やビア中に均一にＳｉを添加することができ、配線やビア全体のマイグレーションを抑制することができる。また、シラン系ガスの照射段階ではＣｕとバリアメタルとの界面が露出しておらず、また、Ｃｕのグレイン成長も行われていないため、Ｓｉを高濃度に添加してもＳｉの析出を防止することができ、その結果、Ｓｉの析出に起因する配線間のショートや配線とビアとの導通不良を防止することができる。これにより、ダマシン法で形成する微細配線の接続信頼性を高めることができる。
【００２０】
【発明の実施の形態】
従来技術で説明したように、Ｃｕをグレイン成長させてＣＭＰにより平坦化した後、Ｃｕ表面にシリサイド層を形成する方法では、Ｃｕとバリアメタルとの界面やＣｕのグレイン界面でＳｉが析出して配線間ショートや配線とビアとの導通不良が発生するという問題や、シリサイド層の膜厚制御が難しく、シリサイド層を薄く形成すると配線とビアとの接続部分のシリサイド層の膜厚が不十分となって接続状態が不安定になるという問題、配線やビア内部、特に配線やビア下部のマイグレーションを抑制することができず、信頼性が低下するという問題が生じる。
【００２１】
これらの問題について考察すると、Ｃｕとバリアメタルとの界面にＳｉが析出してしまうのはシリサイド層形成段階でＣｕとバリアメタルとの界面が露出しているからである。また、Ｃｕのグレイン界面でＳｉが析出したりシリサイド層の膜厚が制御できないのはシリサイド層形成前にＣｕのグレイン成長が行われているからである。そこで、本発明では、アニールやＣＭＰを行ってからＣｕにＳｉを導入するのではなく、アニールやＣＭＰの前にＣｕにＳｉを導入するという方法を用いることにより、Ｓｉの析出に起因する問題やシリサイド層の膜厚に起因する問題の解決を図っている。更に、ＣｕにＳｉを導入した後にアニールを行うことにより、導入したＳｉを配線やビアのＣｕ中に均一に拡散させることができ、これにより、配線やビア下部のマイグレーションも同時に抑制することが可能となる。
【００２２】
なお、特開平３−２６２１２５号公報には、金属配線におけるエレクトロマイグレーション耐性及びストレスマイグレーション耐性の向上を図ることを目的として、配線溝にＣｕＳｉを直接スパッタ法あるいはＣＶＤ法で埋設する方法が開示されているが、スパッタ法あるいはＣＶＤ法では、アスペクト比の大きい配線溝やビア孔にＣｕＳｉを埋設することは困難であり、本願発明の方法を用いることによってのみ、微細な配線構造においても高い接続信頼性を実現することが可能となる。
【００２３】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して説明する。
【００２４】
［実施例１］
まず、本発明の第１の実施例に係る半導体装置及びその製造方法について、図１乃至図９を参照して説明する。図１乃至図６は、第１の実施例に係る半導体装置の製造方法を示す工程断面図であり、作図の都合上、分図したものである。また、図７乃至図９は、本発明の効果を説明するための図であり、図７は、Ｓｉ析出物の発生状況を示す電子顕微鏡写真、図８は、Ｓｉ析出物に起因する欠陥数のシラン照射時間依存性を示す図、図９は、Ｃｕ配線中のＳｉ濃度分布を示す図である。なお、本実施例は、本発明の製造方法をシングルダマシンプロセスに適用するものである。以下、その具体的な手順について説明する。
【００２５】
まず、図１（ａ）に示すように、ＭＯＳトランジスタ等が形成された基板１上に、ＣＶＤ法、プラズマＣＶＤ法等を用いて、第１エッチングストッパ膜２と第１配線間絶縁膜３とを順次形成し、その上に、例えば、露光の反射を抑制するための反射防止膜と化学増幅型レジストを塗布し、ＫｒＦフォトリソグラフィーによる露光、現像を行い、第１配線溝３ａを形成するためのレジストパターン（図示せず）を形成する。続いて、公知のドライエッチングを用いて第１配線間絶縁膜３、第１エッチングストッパ膜２を順次エッチングして、それらを貫通する第１配線溝３ａを形成する。その後、酸素プラズマアッシング及び有機剥離液を用いたウェット処理などによりレジストパターンと反射防止膜とを剥離し、ドライエッチングの残留物を除去する。なお、第１エッチングストッパ膜２と第１配線間絶縁膜３の材料は特に限定されず、エッチングの選択比が得られる材料の組み合わせであればよく、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ＳｉＣ、ＳｉＣＮ、炭素含有シリコン酸化膜（ＳｉＯＣ又はＳｉＣＯＨ）、梯子型水素化シロキサン（Ｌｏｄｄｅｒ ＯｘｉｄｅＴＭ）、水素化シロキサン（ＨＳＱ）、フッ素含有シリコン酸化膜（ＳｉＯＦ）、メチルシルセスオキサン（ＭＳＱ）、有機ポリマー系低誘電率膜（ポリフェニレン、ポリアリルエーテル、ベンゾシクロブテン）、又は上記絶縁膜膜をポーラス化したものでも良い。
【００２６】
次に、図１（ｂ）に示すように、スパッタ法やＣＶＤ法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＷＮ等の単層膜、又はそれらを組み合わせた２層以上の積層膜からなる第１バリアメタル膜４ａを成膜（例えば、Ｔａ／ＴａＮを２０ｎｍ／２０ｎｍ程度成膜）し、続いて、配線材料となるＣｕのメッキ成長を容易にするためのＣｕ、またはＣｕとＡｌ、Ａｕ、Ａｇ、Ｎｉ、Ｔｉ、Ｃｏ、Ｓｎ、Ｉｎ、Ｚｒ、Ｍｇ、Ｂｅ、Ｐｄ、Ｂ、Ｚｎ、Ｃａ、Ｇａ又はＭｏ等の添加元素との合金からなる第１シードメタル４ｂを１００ｎｍ程度形成する。次に、図１（ｃ）に示すように、電解めっき法、ＣＶＤ法、スパッタリフロー等によりＣｕ５を６００ｎｍ程度形成して第１配線溝３ａ内をＣｕ５で埋設する。
【００２７】
次に、従来の半導体装置の製造方法では、埋設したＣｕ５の結晶性を向上させるためのアニールを行ったが、Ｓｉの導入前にアニール処理を行うと、Ｃｕのグレインが成長することにより、グレイン界面に酸化銅が形成されて導入したＳｉが析出したり、Ｃｕ５の面方位の違いによりＳｉの拡散状態が不均一になるという問題が生じる。そこで、本実施例では、アニール前にＣｕ５にＳｉを導入することにより上記問題の解決を図っている。
【００２８】
その際、Ｃｕ５の表面に銅酸化膜が形成されているとＳｉを均一かつ高濃度に導入することができなくなるため、Ｃｕ５を形成した後、例えば、基板１をシュウ酸を０．０１〜１．０％程度含んだ水溶液中に１０〜１２０秒程度浸漬してＣｕ５の表面に形成された銅の自然酸化膜５ｂを除去した後、図１（ｄ）に示すように、酸化膜の形成を抑制するために、ＢＴＡ（Ｂｅｎｚｏｔｒｉａｚｏｌｅ）を０．０１〜１．０％程度含んだ水溶液中に１０〜６０秒程度浸漬してＣｕ５の表面にＢＴＡ膜（酸化防止膜）６を形成する。なお、銅酸化膜の除去方法は上記に限定されず、ＮＨ３やＨ２などの還元雰囲気に曝したり、ＮＨ３やＨ２などを用いてプラズマ処理を行うことにより、酸化層を除去しても良い。
【００２９】
次に、Ｃｕ５の表面に銅酸化膜が形成されていない状態で、ＳｉＨ４やＳｉ２Ｈ６、ＳｉＨ３Ｃｌ２等のシラン系ガスに曝してＣｕ５にＳｉを導入する。例えば、モノシラン（ＳｉＨ４）ガスを用いる場合は、モノシランを流量：１０〜５０００ｓｃｃｍ、Ｎ２を流量：１００〜５０００ｓｃｃｍで導入し、圧力：２０Ｔｏｒｒ程度、温度：３５０℃程度で１２０秒間基板を保持する。なお、本実施例の製造方法の場合、シラン系ガスを照射する段階ではＣｕのグレインは成長しておらず、Ｓｉの析出やＣｕの面方位に起因するＳｉの拡散のばらつきが生じないため、Ｃｕ５中にＳｉを均一かつ高濃度に導入することができる。
【００３０】
次に、図２（ｂ）に示すように、Ｃｕ５の結晶性を向上させるためのアニールを行うが、本実施例では既にＣｕ５中にＳｉが導入されており、このアニール工程でＣｕ５のグレイン成長が行われると共にＳｉがＣｕ５全体に拡散するため、均一な組成のＣｕＳｉ合金５ｃ（第１シードメタル４ｂとしてＣｕと上記添加元素との合金を用いた場合はＣｕ、Ｓｉ、添加元素の多元合金となり、例えば、ＣｕＡｌを用いた場合はＣｕ、Ｓｉ、Ａｌの３元合金、ＣｕＳｎを用いた場合はＣｕ、Ｓｉ、Ｓｎの３元合金となる。）を形成することができ、従来例のように配線下部でマイグレーションを抑制できないといった問題を回避することができる。なお、アニールの条件は特に限定されないが、Ｃｕ５全体にＳｉが拡散されるような条件でアニールすることが好ましく、例えば、２５０℃〜４００℃の温度で３０分間の処理をすることができる。また、本実施例ではＳｉの添加とアニールの工程を別々に行ったが、勿論Ｓｉを添加しながらアニールをおこなっても良い。また、シラン系のガスの他にメタルＣＶＤのソースとして用いられている、ＴｉＣｌ４やＴＤＭＡＴ（Ｔｅｔｒａ− Ｄｉｍｅｔｈｙｌ−Ａｍｉｎｏ−Ｔｉｔａｎｉｕｍ）、ＰＤＭＡＴ（Ｐｅｎｔａ−Ｄｉｍｅｔｈｙｌ−Ａｍｉｎｏ−Ｔａｎｔａｌｕｍ）、ＷＦ６等を用いて、Ｃｕ膜中にＴｉ、Ｔａ、Ｗ等を添加しても良い。
【００３１】
次に、図２（ｃ）に示すように、ＣＭＰ法を用いて第１配線間絶縁膜３上のＣｕＳｉ合金５ｃ（又はＣｕＡｌＳｉ合金、ＣｕＳｎＳｉ合金等のＣｕとＳｉと添加元素の多元合金）及び第１バリアメタル膜４ａを除去することによりＣｕ５中にＳｉが均一に添加されたＣｕＳｉ合金５ｃ（又はＣｕとＳｉと添加元素の多元合金）からなる第１配線７を形成する。なお、この工程でＣｕＳｉ合金５ｃと第１バリアメタル４ａとの界面が露出するが、本実施例では、既にＳｉの導入が行われているため、界面部分の酸化膜にＳｉが析出することはなく、隣接する配線間でＳｉ析出物２２が接触して配線がショートするという問題も生じない。
【００３２】
次に、図２（ｄ）に示すように、第１配線間絶縁膜３上に、ＣＶＤ法、プラズマＣＶＤ法等を用いて、第２エッチングストッパ膜８とビア層間絶縁膜９を形成し、その上に形成したレジストパターン（図示せず）をマスクとしてビア層間絶縁膜９、第２エッチングストッパ膜８を順次エッチングして、それらを貫通するビア孔９ａを形成する。
【００３３】
その際、従来の半導体装置の製造方法では、ビア孔９ａの下部にＣｕのグレイン界面が存在する場合、Ｓｉ析出物２２によってビア層間絶縁膜９や第２エッチングストッパ膜８を完全に除去することができない場合があり、導通不良が生じるという問題があったが、本実施例では、Ｓｉの導入、アニールによる拡散後にＣＭＰによって平坦化しているため、このような問題を回避することができる。また、従来の方法ではシリサイド層が第１配線７の表面のみに形成されていたため、ビア孔９ａの底部に十分な膜厚のシリサイド層を残すことができない場合もあったが、本実施例の方法では、第１配線７中に均一にＳｉが導入されているため、ビア孔９ａをエッチングしすぎた場合であっても、上記問題が生じることがなく、プロセス条件を緩和することができるという効果も得られる。
【００３４】
次に、第１配線７と同様に、図３（ａ）に示すように、スパッタ法やＣＶＤ法、ＡＬＤ法等を用いて、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＷＮ等の単層膜、又はそれらを組み合わせた２層以上の積層膜からなる第２バリアメタル膜１０ａ、Ｃｕ又はＣｕＡｌ、ＣｕＳｎなどのＣｕと添加元素の合金からなる第２シードメタル１０ｂを形成した後、図３（ｂ）に示すように、電解めっき法、ＣＶＤ法、スパッタリフロー等によりＣｕ１１を形成してビア孔９ａ内をＣｕ１１で埋設する。その後、シュウ酸を含んだ水溶液を用いてＣｕ５の表面に形成された自然酸化膜１１ｂを除去した後、図３（ｃ）に示すように、酸化膜の形成を抑制するためのＢＴＡ膜１２を形成する。次に、図３（ｄ）に示すように、基板１を還元雰囲気に曝した後、シラン系ガスに曝してＣｕ１１中にＳｉを添加した後、図４（ａ）に示すように、Ｃｕ１１の結晶性を向上及びＳｉの拡散のためのアニールを行い、図４（ｂ）に示すように、ＣＭＰ法を用いてＣｕ１１中にＳｉが均一に導入されたＣｕＳｉ合金１１ｃ（又はＣｕとＳｉと添加元素の多元合金）からなるビア１３を形成する。
【００３５】
このように、Ｃｕを成長させた後、シラン系ガスを照射し、その後アニール、ＣＭＰを行う方法を用いることにより、サイズが小さいビア１３であってもＣｕ１１中にＳｉを均一に導入することができる。その後、同様に図４（ｃ）〜図６（ｃ）の処理を行うことにより、ＣｕＳｉ合金１７Ｃ（又はＣｕとＳｉと添加元素の多元合金）からなる第２配線１９が形成され、上記工程を繰り返すことにより本実施例の半導体装置が製造される。
【００３６】
本発明の効果を確認するために、Ｃｕのメッキ成長→シラン系ガス照射→アニール→ＣＭＰの順で処理した本発明の半導体装置と、Ｃｕのメッキ成長→アニール→ＣＭＰ→シラン系ガス照射の順で処理した従来の半導体装置を電子顕微鏡で観察した。その結果を図７に示す。図７（ａ）に示す従来の半導体装置では、配線全体でＳｉ析出物２２が観察され、隣接する配線の端部のＳｉ析出物２２同士が接触すると配線がショートする恐れがあるのに対して、図７（ｂ）に示す本発明の半導体装置では、このようなＳｉ析出物２２は観察されず、本発明の方法によりＳｉの析出が抑制されることを分かる。
【００３７】
また、Ｓｉ析出物２２に起因する欠陥発生数のシランの照射時間に対する依存性を調べるために、従来方法及び本発明の方法におけるシラン照射時間を変えたサンプルを作成し、その欠陥数を測定した。その結果を図８に示す。図８の縦軸は、キャップ膜（配線上に形成する保護膜）成膜前の状態（従来例の場合は、ＣＭＰ後にシラン照射を行った状態、本発明の場合は、メッキ後にシラン照射を行い、アニール、ＣＭＰを行った状態）での相対的な欠陥数を示しており、１を越えるものが外観不良と判断され多層配線の形成が不可能となる。図８より、従来例（図の四角マーカー）ではシラン照射時間が約３０秒を越えると外観不良となってしまうのに対して、本発明では、基板温度が３５０℃の場合（図の丸マーカー）は１８０秒まで、３００℃の場合（図の三角マーカー）は２４０秒まで外観不良は生じず、この結果からもアニールやＣＭＰの前にシラン照射を行うことによりＳｉ析出物２２の発生が抑制されることが分かる。
【００３８】
なお、本発明においても、シラン照射時間が長くなると欠陥数が増加しているが、これはＣＭＰ時にスクラッチなどが生じるためと考えられる。また、基板温度が低い方が外観不良となるまでの時間が長いのは、基板温度を下げることによりＣｕとシランガスの反応速度が遅くなり、Ｃｕのグレイン成長が進まない状態でＳｉが添加されてＳｉの析出がより抑制されるためと考えられる。このことから、より高濃度のＳｉを含んだＣｕＳｉ合金を形成するためには、基板温度を下げてＳｉを添加すればよいことが分かる。
【００３９】
また、シラン照射後にアニールを行うことにより、配線全体にＳｉが拡散されていることを確認するために、基板温度を３００℃とし、３０秒又は２４０秒シランを照射し、その後３５０℃、３０分のアニールを行った本発明のサンプルと、３５０℃、３０分のアニール後、ＣＭＰを行い、基板温度３５０℃で３０秒シランを照射した従来例のサンプルとを作成しＳＩＭＳで分析した。その結果を図９に示す。図９より、従来例のサンプル（図９（ｃ）参照）では、Ｃｕ配線の表面近傍（図のエポキシとの境界近傍）にはＳｉが導入されているが、内部には殆どＳｉが導入されていないのに対して、同一の基板温度、照射時間で形成した本発明のサンプル（図９（ａ）参照）では、Ｃｕ配線の表面から下部（図のバリアメタルとの境界）に至る全ての領域でＳｉが１Ｅ１９ａｔｏｍｓ／ｃｍ３程度の濃度で導入されており、シラン照射後にアニールを行うことによりＳｉがＣｕ中に均一に拡散されていることが分かる。また、照射時間を２４０秒に増やした本発明のサンプル（図９（ｂ）参照）では、Ｓｉの濃度が１Ｅ２０〜１Ｅ２１ａｔｏｍｓ／ｃｍ３程度にまで増加しており、本発明の方法では、照射時間を増やすことによって簡単にＳｉを高濃度に導入できることが分かる。
【００４０】
このように、本実施例の半導体装置及びその製造方法によれば、Ｃｕを成長した後、シラン系ガスを照射してＣｕ（又はＣｕと添加元素との合金）中にＳｉを導入し、その後、アニール、ＣＭＰを行うという方法を用いることにより、Ｃｕとバリアメタルとの界面やＣｕのグレイン界面が露出していない状態でＳｉが導入されるために、銅酸化膜が形成されやすい上記界面でもＳｉ析出物２２の発生を防止することができ、これにより隣接する配線間のショートや配線とビアとの導通不良を防止することができる。また、Ｓｉ導入後にアニールを行うことにより、配線やビア内全体にＳｉを均一に拡散させることができるため、配線やビア内部、特に下部のマイグレーションを抑制することができ、また、従来例のようにビア下部のシリサイド層の膜厚が不十分なために接続信頼性が低下するという問題も回避することができる。
【００４１】
［実施例２］
次に、本発明の第２の実施例に係る半導体装置の製造方法について、図１０乃至図１２を参照して説明する。図１０乃至図１２は、第２の実施例に係る半導体装置の製造方法を示す工程断面図であり、作図の都合上、分図したものである。なお、本実施例は、本発明の製造方法をビアファーストデュアルダマシンプロセスに適用したものである。以下、その具体的な手順について説明する。
【００４２】
まず、前記した第１の実施例（図１（ａ）乃至図２（ｃ）参照）と同様の処理を行い、ＣｕＳｉ合金５ｃ（第１シードメタル４ｂとしてＣｕと上記添加元素との合金を用いた場合はＣｕ、Ｓｉ、添加元素の多元合金）からなる第１配線７を形成する。
【００４３】
次に、図１０（ａ）に示すように、第１配線間絶縁膜３上に、ＣＶＤ法、プラズマＣＶＤ法等を用いて、第２エッチングストッパ膜８とビア層間絶縁膜９と第２配線溝１５ａのエッチングストッパとなる第３エッチングストッパ膜１４と第２配線間絶縁膜１５とを順次形成し、その上に、ビア孔９ａを形成するためのレジストパターン（図示せず）を形成した後、公知のドライエッチングを用いて第２配線間絶縁膜１５、第３エッチングストッパ膜１４、ビア層間絶縁膜９を順次エッチングして、それらを貫通するビア孔９ａを形成する。なお、第２エッチングストッパ膜８、ビア層間絶縁膜９、第３エッチングストッパ膜１４、第２配線間絶縁膜１５の材料は特に限定されず、エッチングの選択比が得られる材料の組み合わせであればよく、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ＳｉＣ、ＳｉＣＮ、炭素含有シリコン酸化膜（ＳｉＯＣ又はＳｉＣＯＨ）、梯子型水素化シロキサン（Ｌｏｄｄｅｒ ＯｘｉｄｅＴＭ）、水素化シロキサン（ＨＳＱ）、フッ素含有シリコン酸化膜（ＳｉＯＦ）、メチルシルセスオキサン（ＭＳＱ）、有機ポリマー系低誘電率膜（ポリフェニレン、ポリアリルエーテル、ベンゾシクロブテン）、又は上記絶縁膜膜をポーラス化したものでも良い。
【００４４】
次に、図１０（ｂ）に示すように、第２配線間絶縁膜１５上に、第２配線溝１５ａを形成するためのレジストパターン（図示せず）を形成した後、公知のドライエッチングを用いて第３エッチングストッパ膜１４をエッチングストッパとして第２配線間絶縁膜１５をエッチングして第２配線溝１５ａを形成した後、図１０（ｃ）に示すように、ビア孔９ａ底部の第２エッチングストッパ膜８を除去する。
【００４５】
次に、図１１（ａ）に示すように、スパッタ法やＣＶＤ法、ＡＬＤ法等を用いて、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＷＮ等の単層膜、又はそれらを組み合わせた２層以上の積層膜からなる第３バリアメタル１６ａを成膜し、続いて、Ｃｕ、叉はＣｕＡｌ、ＣｕＳｎ等のＣｕと添加元素との合金からなる第３シードメタル１６ｂを形成し、図１１（ｂ）に示すように、電解めっき法、ＣＶＤ法、スパッタリフロー等によりビア孔９ａ及び第２配線溝１５ａをＣｕ１７で埋設した後、シュウ酸を０．０１〜１．０％程度含んだ水溶液を用いてＣｕ１７表面の自然酸化膜１７ｂを除去し、図１１（ｃ）に示すように、ＢＴＡを０．０１〜１．０％程度含んだ水溶液を用いて酸化防止のためのＢＴＡ膜１８を形成する。なお、第１の実施例と同様に、ＮＨ３やＨ２などの還元雰囲気に曝したり、ＮＨ３やＨ２などを用いてプラズマ処理を行うことにより、酸化層を除去しても良い。
【００４６】
次に、基板１をプラズマ処理装置に導入し、ＮＨ３やＨ２などの還元雰囲気に曝した後、ＳｉＨ４やＳｉ２Ｈ６、ＳｉＨ３Ｃｌ２等のシラン系ガスに曝してＣｕ１７中にＳｉを導入した後、図１２（ｂ）に示すように、Ｃｕ１７のグレイン成長及びＳｉの拡散のためのアニールを行う。ここで、従来の製造方法では、Ｃｕ１７の表面近傍のみにシリサイド層２１が形成されるため、第２配線下部やビアにはＳｉが導入できず、マイグレーションを抑制することができなかったが、本発明では、Ｓｉを導入した後にアニールを行うため、デュアルダマシンプロセスのように配線とビアとを一体的に形成する構造においても、Ｃｕ１７中に均一にＳｉを拡散することができ、接続信頼性を高めることができる。本実施例においても、Ｓｉを添加しながらアニールを行っても良く、また、シラン系のガスの他にメタルＣＶＤのソースとして用いられている、ＴｉＣｌ４やＴＤＭＡＴ、ＰＤＭＡＴ、ＷＦ６等を用いて、Ｃｕ膜中にＴｉ、Ｔａ、Ｗ等を添加しても良い。
【００４７】
その後、図１２（ｃ）に示すように、ＣＭＰ法を用いて第２配線間絶縁膜１３上のＣｕＳｉ１７ｃ及び第３バリアメタル膜１６ａを除去して第１配線７と接続されるビアと一体となった第２配線１９を形成する。そして、上記工程を所望の回数繰り返して本実施例の半導体装置が製造される。
【００４８】
このように、本実施例の半導体装置及びその製造方法によっても、Ｃｕ（又はＣｕＡｌ、ＣｕＳｎ）中にＳｉを導入した後にアニールを行ってＣｕのグレイン成長及びＳｉの拡散を行い、その後ＣＭＰによって平坦化しているため、Ｓｉの析出に起因する問題やシリサイド層の膜厚が不十分になることによる信頼性の低下を防止することができ、接続信頼性の高い半導体装置を製造することができる。特に、配線溝とビアとを同時に形成する場合においてもＳｉをＣｕの配線やビアに均一に拡散することができるため、マイグレーションを確実に抑制することができる。
【００４９】
なお、第２の実施例では、デュアルダマシンプロセスの一形態であるビアファーストデュアルダマシンプロセスについて記載したが、第２配線間絶縁膜１５上にハードマスクを形成して配線溝を形成するデュアルハードマスクプロセスやその他のデュアルダマシンプロセス（トレンチファースト法、ミドルファースト法）についても同様に適用することができる。
【００５０】
また、上記各実施例では、配線及びビアの双方にＳｉを導入してＣｕＳｉ合金（又はＣｕＡｌＳｉ、ＣｕＳｉＳｎ合金等のＣｕとＳｉと添加元素との多元合金）を形成する場合について記載したが、本発明は上記実施例に限定されるものではなく、いずれか１つの配線又はビアにＳｉが導入されていればよく、また、合金はＣｕＳｉ合金又はＣｕとＳｉと添加元素との多元合金に限定されず、ＣｕとＳｉとを含む任意の合金とすることができる。
【００５１】
【発明の効果】
以上説明したように、本発明の半導体装置の製造方法によれば下記記載の効果を奏する。
【００５２】
本発明の第１の効果は、酸化膜が形成されやすいＣｕとバリアメタルとの界面やＣｕのグレイン界面におけるＳｉの析出が抑制され、隣接する配線間のショートや配線とビア間の導通不良が生じない、接続信頼性の高い半導体装置を提供することができるということである。
【００５３】
その理由は、アニール及びＣＭＰ後にＳｉの導入を行うのではなく、Ｃｕの成長後にシラン系ガスに曝してＳｉを導入し、その後、アニールによってＣｕのグレイン成長とＳｉの拡散とを行い、ＣＭＰによって平坦化する方法を用いるため、Ｓｉ導入時に、Ｃｕとバリアメタルの界面が露出しておらず、また、Ｃｕのグレイン成長も行われていないため、Ｓｉの析出を抑制することができるからである。
【００５４】
また、本発明の第２の効果は、マイグレーションが抑制された接続信頼性の高い半導体装置を提供することができるということである。
【００５５】
その理由は、Ｃｕの配線やビアの表面にシリサイド層を形成するのではなく、Ｃｕ全体にＳｉを拡散してＣｕＳｉ合金（又はＣｕＡｌＳｉやＣｕＳｎＳｉ合金等のＣｕとＳｉと添加元素の多元合金）等からなる配線やビアを形成しているからであり、配線やビア内部、特に下部までＳｉを導入することができるため、配線やビア全体のマイグレーションを確実に抑制することができ、また、配線とビアとの接続部分のシリサイド層の膜厚が不十分になることもないからである。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る半導体装置の製造方法を示す工程断面図である。
【図２】本発明の第１の実施例に係る半導体装置の製造方法を示す工程断面図である。
【図３】本発明の第１の実施例に係る半導体装置の製造方法を示す工程断面図である。
【図４】本発明の第１の実施例に係る半導体装置の製造方法を示す工程断面図である。
【図５】本発明の第１の実施例に係る半導体装置の製造方法を示す工程断面図である。
【図６】本発明の第１の実施例に係る半導体装置の製造方法を示す工程断面図である。
【図７】本発明の効果を示す図であり、Ｓｉ析出物の発生状況を示す電子顕微鏡写真である。
【図８】本発明の効果を示す図であり、Ｓｉ析出物に起因する欠陥発生数のシラン照射時間依存性を示す図である。
【図９】本発明の効果を示す図であり、Ｃｕ中のＳｉ濃度分布を示す図である。
【図１０】本発明の第２の実施例に係る半導体装置の製造方法を示す工程断面図である。
【図１１】本発明の第２の実施例に係る半導体装置の製造方法を示す工程断面図である。
【図１２】本発明の第２の実施例に係る半導体装置の製造方法を示す工程断面図である。
【図１３】従来の半導体装置の製造方法を示す工程断面図である。
【図１４】従来の半導体装置の製造方法を示す工程断面図である。
【図１５】従来の半導体装置の問題点を示す断面図である。
【符号の説明】
１ 基板
２ 第１エッチングストッパ膜
３ 第１配線間絶縁膜
３ａ 第１配線溝
４ａ 第１バリアメタル膜
４ｂ 第１シードメタル
５ Ｃｕ
５ａ グレインバウンダリー
５ｂ 自然酸化膜
５ｃ ＣｕＳｉ
６ ＢＴＡ膜
７ 第１配線
８ 第２エッチングストッパ膜
９ ビア層間絶縁膜
９ａ ビア孔
１０ａ 第２バリアメタル膜
１０ｂ 第２シードメタル
１１ Ｃｕ
１１ａ グレインバウンダリー
１１ｂ 自然酸化膜
１１ｃ ＣｕＳｉ
１２ ＢＴＡ膜
１３ ビア
１４ 第３エッチングストッパ膜
１５ 第２配線間絶縁膜
１５ａ 第２配線溝
１６ａ 第３バリアメタル膜
１６ｂ 第３シードメタル
１７ Ｃｕ
１７ａ グレインバウンダリー
１７ｂ 自然酸化膜
１７ｃ ＣｕＳｉ
１８ ＢＴＡ膜
１９ 第２配線
２０ ＳｉＨ４
２１ シリサイド層
２２ Ｓｉ析出物
Claims (6)
- 半導体基板上に積層された層間絶縁膜に配線溝又はビア孔を形成する工程と、
少なくとも前記配線溝又は前記ビア孔にＣｕを主たる元素とする配線材料を堆積する工程と、
前記配線材料をシラン系ガスに曝して該配線材料中にＳｉを導入する工程と、アニールにより、導入した前記Ｓｉを前記配線材料全体に拡散してＣｕとＳｉとを含む合金を形成する工程と、
ＣＭＰ法又はエッチバック法により平坦化して、前記配線溝又は前記ビア孔内部に、前記ＣｕとＳｉとを含む合金からなる配線又はビアを形成する工程と、を含むことを特徴とする半導体装置の製造方法。 - 半導体基板上に積層された層間絶縁膜に配線溝又はビア孔を形成する工程と、
少なくとも前記配線溝又は前記ビア孔の露出面にバリアメタルを形成する工程と、
前記バリアメタル上にＣｕを含むシードメタルを形成する工程と、
前記シードメタル上にＣｕを成長させ、Ｃｕを主たる元素とする配線材料を堆積する工程と、
前記配線材料をシラン系ガスに曝して該配線材料中にＳｉを導入する工程と、
アニールにより、導入した前記Ｓｉを前記配線材料全体に拡散してＣｕとＳｉとを含む合金を形成する工程と、
ＣＭＰ法又はエッチバック法により平坦化して、前記配線溝又は前記ビア孔内部に、前記ＣｕとＳｉとを含む合金からなる配線又はビアを形成する工程と、を含むことを特徴とする半導体装置の製造方法。 - 半導体基板上に積層された層間絶縁膜に配線溝又はビア孔を形成する工程と、
少なくとも前記配線溝又は前記ビア孔の露出面にバリアメタルを形成する工程と、
前記バリアメタル上にＣｕを含むシードメタルを形成する工程と、
前記シードメタル上にＣｕを成長させ、Ｃｕを主たる元素とする配線材料を堆積する工程と、
前記配線材料表面の銅酸化膜を除去した後、該配線材料表面に酸化防止膜を形成する工程と、
前記酸化防止膜で覆われた前記配線材料をシラン系ガスに曝して該配線材料中にＳｉを導入する工程と、
アニールにより、導入した前記Ｓｉを前記配線材料全体に拡散してＣｕとＳｉとを含む合金を形成する工程と、
ＣＭＰ法又はエッチバック法により平坦化して、前記配線溝又は前記ビア孔内部に、前記ＣｕとＳｉとを含む合金からなる配線又はビアを形成する工程と、を含むことを特徴とする半導体装置の製造方法。 - 前記配線材料は、Ｃｕ中に前記シードメタルを構成する添加元素を含み、前記ＣｕとＳｉとを含む合金は、ＣｕとＳｉと前記添加元素とからなる合金を含むことを特徴とする請求項２又は３に記載の半導体装置の製造方法。
- 前記添加元素は、Ａｌ、Ａｕ、Ａｇ、Ｎｉ、Ｔｉ、Ｃｏ、Ｓｎ、Ｉｎ、Ｚｒ、Ｍｇ、Ｂｅ、Ｐｄ、Ｂ、Ｚｎ、Ｃａ、Ｇａ及びＭｏの中から選択される少なくとも１種類の元素を含むことを特徴とする請求項４記載の半導体装置の製造方法。
- 前記アニールを、前記Ｓｉが前記配線材料全体に実質的に均一に拡散される条件で行うことを特徴とする請求項１乃至５のいずれか一に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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