JP2010153487A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】半導体装置において、微細パターンへのＣｕの埋め込みを良好にし、且つＣｕの層間絶縁膜中への拡散を抑制する。
【解決手段】半導体装置は、半導体基板上の層間絶縁膜１０１に形成されたトレンチ１０２と、トレンチ１０２の底部及び側壁を覆うように形成され、白金族元素、高融点金属及び窒素を含有する導電体からなる第１のバリアメタル膜１０３と、トレンチ１０２において、第１のバリアメタル膜１０３上に形成された金属膜１０５とを備える。
【選択図】図１

Description

本発明は、ダマシン法により形成されたＣｕ配線を有する半導体装置及びその製造方法に関するものである。
０．１３μｍルールのＣＭＯＳ（Complementary Metal Oxide Semiconductor ）デバイス以降、配線抵抗の低減、配線遅延の抑制等を目的として、システムＬＳＩ（Large Scale Integration ）にＣｕ配線が適用されている。しかし、継続的な微細化の進行に伴い、配線、ビアプラグ等の埋め込みの難易度は増加傾向にある。
そこで、現在、埋め込み特性及び信頼性向上を目的に、バリア材料として、従来用いられてきたＴａに比べてＣｕ原子に対する濡れ性が良好なＲｕを用いることが提唱されている。
バリアメタル材料としてＲｕを使用することについては、特許文献１に記載されている。該文献では、半導体装置中の拡散防止層１５としてＲｕ合金（ＲｕＴａ）を用いることが提案されている。
特開２００７−２５８３９０号公報
しかしながら、Ｒｕ合金（ＲｕＴａ）では十分にＣｕの拡散を抑制することができず、結果として、Ｃｕ濡れ性とバリア性とを両立できない。よって、この解決が課題となっている。
この点に鑑み、本発明は、Ｃｕの濡れ性とバリア性とを両立したバリア膜を備える半導体装置と、その製造方法とを提供することを目的とする。
前記の目的を達成するため、本発明に係る半導体装置は、半導体基板上の層間絶縁膜に形成されたトレンチと、トレンチの底部及び側壁を覆うように形成され、白金族元素、高融点金属及び窒素を含有する導電体からなる第１のバリアメタル膜と、トレンチにおいて、第１のバリアメタル膜上に形成された金属膜とを備える。
本発明の半導体装置において、第１のバリアメタル膜は、Ｃｕとの濡れ性及びＣｕ拡散に対するバリア性を両立するバリアメタル膜となっている。この結果、半導体装置において、微細パターンへのＣｕの埋め込みを良好にし、且つ、Ｃｕの層間絶縁膜中への拡散を抑制することができる。
尚、第１のバリアメタル膜は、単層構造であっても良い。
また、第１のバリアメタル膜の厚さ方向について、金属膜の側に向かって窒素量が減少していることが好ましい。
白金族元素、高融点金属及び窒素を含有する導電体は、窒素量が少ない方がＣｕとの濡れ性に優れる。このため、銅又は銅合金からなる金属膜の側において窒素量が少ないようになっていると、埋め込み特性及び信頼性向上のために有利である。ここで、窒素量が減少している結果、金属膜と接する部分においては窒素が含まれないようになっていることが特に好ましい。
また、第１のバリアメタル膜と、金属膜との間に形成され、白金族元素及び高融点金属を含有する導電体からなる第２のバリアメタル膜を備えることが好ましい。
このようにすると、銅又は銅合金からなる金属膜の埋め込み特性及び信頼性向上のために有利である。これは、第２のバリアメタル膜が窒素を含まないこと（又は、第１のバリアメタル膜に比べて窒素量が少ないこと）により、Ｃｕとの濡れ性に優れるためである。
また、第１のバリアメタル膜に含有される高融点金属の濃度は、白金族元素に対する高融点金属の固溶限以上であることが好ましい。
このようにすると、第１のバリアメタル膜のＣｕに対するバリア性が向上する。
また、白金族元素は、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）及び白金（Ｐｔ）の少なくとも一つであることが好ましい。また、高融点金属は、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）及びバナジウム（Ｖ）の少なくとも一つであることが好ましい。
白金族元素、高融点金属の例として、このような元素を挙げることができる。
また、第１のバリアメタル膜は、高融点金属の窒化物を含有することが好ましい。これにより、熱処理等による窒素の脱離を避けることができ、銅に対するバリア性をより確実に発揮することができる。
前記の目的を達成するため、本発明に係る半導体装置の製造方法は、半導体基板上の層間絶縁膜にトレンチを形成する工程（ａ）と、トレンチの側壁及び底部を覆うように、白金族元素、高融点金属及び窒素を含有する導電体からなる第１のバリアメタル膜を形成する工程（ｂ）と、第１のバリアメタル膜を覆うように、銅又は銅合金を堆積する工程（ｃ）と、工程（ｃ）の後に、トレンチ内に銅膜を埋め込む工程（ｄ）と、工程（ｄ）の後に、トレンチ外にはみ出た部分の第１のバリアメタル膜及び銅膜を除去して配線を形成する工程（ｅ）とを備える。
本発明の半導体装置の製造方法によると、白金族元素、高融点金属及び窒素を含有する導電体からなる第１のバリアメタル膜が銅との濡れ性及び銅バリア性に共に優れるため、これらを両立した半導体装置を製造することができる。
尚、工程（ｂ）の後で且つ工程（ｃ）の前に、第１のバリアメタル膜を覆うように、白金族元素及び高融点金属を含有する導電体からなる第２のバリアメタル膜を形成する工程（ｆ）を更に備え、工程（ｃ）において、第２のバリアメタル膜を覆うように銅又は銅合金を堆積し、工程（ｅ）において、トレンチ外にはみ出た部分の第２のバリアメタル膜についても除去することが好ましい。
白金族元素及び高融点金属を含有し、窒素を含まない（又は、第１のバリアメタル膜よりも窒素量が少ない）第２のバリアメタル膜は、第１のバリアメタル膜よりもＣｕとの濡れ性に優れる。このため、第２のバリアメタル膜を備えることにより銅又は銅合金を堆積する際に、埋め込み特性及び信頼性の点で有利である。
また、工程（ｂ）において、単層構造の第１のバリアメタル膜を形成してもよい。
また、工程（ｂ）において、トレンチの内側に向かって窒素量が減少している第１のバリアメタル膜を形成することが好ましい。
窒素量を少なくした方がＣｕとの濡れ性に優れるため、第１のバリアメタル膜における後の工程にて銅又は銅合金の堆積を行なう側の窒素量を減少させることにより、信頼性を向上することができる。
第１のバリアメタル膜に含有される高融点金属の濃度は、白金族元素に対する高融点金属の固溶限以上であることが好ましい。
このようにすると、第１のバリアメタル膜のＣｕに対するバリア性が向上する。
また、白金族元素は、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）及び白金（Ｐｔ）の少なくとも一つであることが好ましい。また、高融点金属は、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）及びバナジウム（Ｖ）の少なくとも一つであることが好ましい。
白金族元素、高融点金属の例として、このような元素を挙げることができる。
本発明の半導体装置及びその製造方法によると、Ｃｕの濡れ性とＣｕ拡散に対するバリア性とを両立することができるバリア膜を実現し、その結果、微細パターンへのＣｕの埋め込みが良好になり且つＣｕの層間絶縁膜中への拡散が抑制される。
以下、本発明の実施形態について、図面を参照しながら説明する。尚、複数の図面において、同一の構成要素には同一の符号を付すことにより個別の説明を省略する場合がある。また、本発明は、以下の実施形態には限定されない。
（第１の実施形態）
第１の実施形態において例とする半導体装置１００と、その製造方法について、以下に説明する。図１（ａ）〜（ｅ）は、半導体装置１００の製造工程を説明する断面図である。
初めに、図１（ａ）に示す工程を行なう。まず、トランジスタ等の素子が形成された半導体基板（図示省略）上に、ＣＶＤ（Chemical Vapor Deposition）法により、例えばＳｉＯＣ膜からなる層間絶縁膜１０１を形成する。
次に、フォトリソグラフィ法により、層間絶縁膜１０１上に、トレンチパターンを有するフォトレジスト（図示省略）を堆積する。その後、該フォトレジストをマスクとするドライエッチング処理を行ない、所定の部分の層間絶縁膜１０１を除去してトレンチ１０２を形成する。ここで、エッチングガスとしては、弗化炭素（ＣＦ）系のガスを用いる。該ドライエッチング処理が終了した後、アッシングを行ない、トレンチパターンを有するフォトレジストを除去する。尚、トレンチ１０２の寸法について、例えば、幅４５ｎｍ、深さ９０ｎｍとする。
次に、図１（ｂ）に示す工程を行なう。本工程では、スパッタ法を用い、トレンチ１０２の側壁及び底部を覆うように、第１のバリアメタル膜１０３を形成する。そのための方法としては、例えば、ＲｕＴａ合金ターゲットを用い且つ窒素（Ｎ2 ）ガスを導入するリアクティブスパッタ法を用いるのが望ましい。
この際のスパッタによる成膜の条件は、例えば、ターゲットパワー：１００００Ｗ、基板Ｂｉａｓパワー：５００Ｗ、ＤＣ−Ｃｏｉｌパワー：０Ｗ、ＲＦ−Ｃｏｉｌパワー：２０００Ｗ、Ａｒ流量：１５sccm、Ｎ2 流量：３５sccmとする。但し、sccmとは、標準状態（０℃、1013hPa）におけるｍＬ／分を意味する。
このようにして形成される本実施形態の第１のバリアメタル膜１０３は、単層のＲｕＴａＮ膜である。
ここで、合金ターゲットのＴａ濃度について説明する。まず、Ｔａ濃度が１０アトミックパーセント（at.％ ）であるＲｕＴａターゲットを用いてＲｕＴａ膜及びＲｕＴａＮ膜を形成し、それぞれの膜特性評価を行なった結果を説明する。
図２に、形成したＲｕＴａ膜及びＲｕＴａＮ膜についての結晶性評価結果を示す。具体的には、Ｘ線回折の測定結果である。図２から、ＲｕＴａ膜に比べてＲｕＴａＮ膜の方がピークが低くなっている、つまり、アモルファス構造又は微結晶構造になっていることが分かる。これは、ＲｕＴａ膜に比べてＲｕＴａＮ膜の方が結晶粒界の数が少なくなっており、結晶粒界をパスとするＣｕ拡散を抑制する効果が高いことを意味する。
しかしながら、ＲｕＴａＮ膜の熱的安定性を評価するため、ＴＤＳ（Thermal Desorption Spectroscopy）により窒素（Ｎ2 ）の脱ガス評価を行ったところ、図３に示すように、２００〜６００℃の熱処理によってＮが脱離していることが分かった。従って、ＲｕＴａＮ膜は、一般的な配線構造を形成するためのプロセスに伴う熱処理（例えば、４００℃程度にて行なわれる）によって窒素（Ｎ2 ）が脱離して再結晶化し、Ｃｕ拡散に対するバリア性が低い膜となる。尚、ＲｕＴａＮ膜については、同様の温度範囲において大きな変化を示さない。
これは、Ｔａ濃度が１０at.％ のＲｕＴａＮ膜の場合、Ｒｕ中にＴａが固溶している状態であるため、窒素がＲｕ及びＴａのいずれとも結合せずに、非平衡状態にて存在するためと考えられる。
そこで、スパッタ法のターゲットに用いるＲｕＴａ合金中のＴａ濃度を、Ｒｕ中におけるＴａの固溶限（２０at.％ ）以上とすることが望ましい。このようにすると、形成されたＲｕＴａＮ膜中においてＴａが析出するため、ＮとＴａとが熱的に安定なＴａＮを形成する。この結果、ＲｕＴａＮ膜に対して熱処理を行なってもＮは脱離せず、Ｃｕに対するバリア性を確保できる。よって、Ｃｕ濡れ性及びＣｕバリア性を両立することができる。また、Ｔａ濃度は５０at.％ 以下とするのが良い。
尚、スパッタにより形成されたＲｕＴａＮ膜におけるＴａ濃度は、ターゲットとして用いるＲｕＴａ合金におけるＴａ濃度と概ね一致すると考えて良い。多少のずれを生じる場合はあるが、誤差の範囲である。よって、ターゲットにおいてＴａ濃度が固溶限を越えていれば、実用上、形成されるＲｕＴａＮ膜においてもＴａ濃度は固溶限を越えていると考えることができる。
次に、第１のバリアメタル膜１０３の厚さについては、層間絶縁膜１０１上において２ｎｍ以上で且つ１０ｎｍ以下となるようにする。このようにすると、トレンチ１０２の側壁及び底部を覆うように第１のバリアメタル膜１０３を形成することができ、銅拡散に対して十分なバリア性を確保することができる。但し、上記の範囲の膜厚を有する第１のバリアメタル膜１０３とすることが好ましいが、これに限定されることはない。Ｃｕ拡散に対して十分なバリア性を確保することができ、且つ、トレンチ１０２の側壁及び底部を覆うことができるのであれば、上記範囲外の膜厚としても構わない。
続いて、図１（ｃ）に示すように、スパッタ法を用いて、第１のバリアメタル膜１０３上にＣｕシード膜１０４を堆積する。
続いて、図１（ｄ）に示すように、電界めっき法により、トレンチ１０２内にＣｕ膜１０５（金属膜）を形成する。ここで、Ｃｕシード膜１０４についてはＣｕ膜１０５と一体化したものとして、図１（ｄ）には示していない。
続いて、図１（ｅ）に示すように、ＣＭＰ（Chemical Mechanical Polishing ）法により、トレンチ１０２からはみ出た余剰部分のＣｕ膜１０５と第１のバリアメタル膜１０３とを除去する。これにより、トレンチ１０２以外の部分において層間絶縁膜１０１の上面を露出させると共に、トレンチ１０２内にＣｕ膜１０５を残す。これにより、トレンチ１０２内には、第１のバリアメタル膜１０３上にＣｕ膜１０５が積層された上層配線１０６が形成される。
以上に説明した図１（ａ）〜（ｅ）の工程を必要に応じて繰り返すことにより、多層配線構造を有する半導体装置を製造することができる。このような半導体装置は、微細なパターンに対するＣｕの埋め込みが良好であり、且つ、層間絶縁膜等に対するＣｕの拡散が抑制された半導体装置となっている。
このようにして製造される半導体装置１００においては、第１のバリアメタル膜１０３によりＣｕ拡散に対するバリア性が向上している。第１のバリアメタル膜１０３を形成する際に窒素ガスを導入しており、この窒素ガスは、第１のバリアメタル膜１０３をアモルファス構造とするために有用である。つまり、窒素ガスの導入により第１のバリアメタル膜１０３は原子配列が不規則なアモルファス構造となるため、Ｃｕの支配的な拡散経路である結晶粒界が少なくなり、Ｃｕ拡散に対するバリア性が向上する。
また、スパッタのターゲットであるＲｕＴａ中のＴａ濃度を、Ｒｕ中におけるＴａの固溶限（２０at.％ ）以上とすることにより、ＲｕＴａＮ膜は熱的安定性に優れた膜となる。このため、配線形成プロセスにおける熱処理の際にも膜中のＮが脱離せず、アモルファス構造から変化しない。よって、Ｃｕ拡散に対するバリア性を維持することができる。
尚、先の説明においては、第１のバリアメタル膜１０３を１ステップで成膜した。しかし、複数のステップをかけて成膜しても良い。この場合に、ステップ毎に徐々に窒素を低流量化し、最後は０とするのが望ましい。これにより、トレンチ１０２の内側（Ｃｕ膜１０５の側）に向かって窒素量が減少し、第１のバリアメタル膜１０３とＣｕシード膜１０４との界面において、第１のバリアメタル膜１０３は窒素を含まないＲｕＴａとなる。この結果、ＲｕＴａの方がＲｕＴａＮよりもＣｕ濡れ性が良好であるため、Ｃｕの埋め込み特性が更に向上する。
このように、単層の第１のバリアメタル膜１０３においても、窒素量を変化させることにより、Ｃｕ拡散に対するバリア性を維持しながらＣｕ濡れ性を更に向上することができる。
（第２の実施形態）
第２の実施形態において例とする半導体装置１００ａと、その製造方法について、以下に説明する。図４（ａ）〜（ｅ）は、半導体装置１００の製造工程を説明する断面図である。
図４（ａ）及び（ｂ）の工程については、第１の実施形態において図１（ａ）及び（ｂ）を参照して説明した工程と同様である。これにより、層間絶縁膜１０１に設けられたトレンチ１０２の側壁及び底部を覆う第１のバリアメタル膜１０３が形成された構造を得る。
続いて、図４（ｃ）に示すように、第１のバリアメタル膜１０３上に、第２のバリアメタル膜１０７を堆積させる。このためには、ＲｕＴａ合金ターゲットを用いたスパッタ法により、ＲｕＴａ膜を形成するのが望ましい。
この際のスパッタによる成膜の条件は、例えば、ターゲットパワー：１００００Ｗ、基板Ｂｉａｓパワー：５００Ｗ、ＤＣ−Ｃｏｉｌパワー：０Ｗ、ＲＦ−Ｃｏｉｌパワー：２０００Ｗ、Ａｒ流量：１５sccmとする。この例の条件は、第１のバリアメタル膜１０３の成膜条件と比較すると、Ｎ2 を用いない点が異なっている。
この後、図４（ｄ）〜（ｆ）の工程を順次行ない、図４（ｆ）に示すような、層間絶縁膜１０１に設けたトレンチ１０２内に、第１のバリアメタル膜１０３、第２のバリアメタル膜１０７及びＣｕ膜１０５がこの順に積層された構造の上層配線１０６ａを形成する。この工程は、第１実施形態において図１（ｃ）〜（ｅ）を参照して説明したのと同様であるため、詳しい説明は省略する。
このようにして製造される半導体装置１００ａにおいては、第１の実施形態の場合と同様、第１のバリアメタル膜１０３によりＣｕ拡散に対するバリア性が向上している。窒素の導入により第１のバリアメタル膜１０３がアモルファス構造を有すること、それによってバリア性が向上していること、Ｔａ濃度を固溶限以上とすることにより熱安定性に優れた膜となること等についても、第１の実施形態の場合と同様である。
また、窒素バリア性に優れたＲｕＴａＮ膜である第１のバリアメタル膜１０３上に、Ｃｕ濡れ性に優れたＲｕＴａ膜である第２のバリアメタル膜１０７を形成することにより、Ｃｕの埋め込み特性が更に向上している。
尚、第２のバリアメタル膜１０７は、スパッタ法によって形成した。しかし、これには限定されない。例えば、ＡＬＤ（Atomic Layer Deposition）法を用いても良い。この場合、プリカーサとしては例えばビス（エチルシクロペンタジエニル）ルテニウム（Ｒｕ(ＥｔＣｐ）2 )、キャリアガスとしては例えばアルゴン（Ａｒ）を用いることができる。このような方法によっても、Ｃｕ濡れ性が高くＣｕの埋め込み特性を向上できる第２のバリアメタル膜１０７を形成することができる。
また、第１及び第２の実施形態において、Ｃｕシード膜１０４として純Ｃｕからなる膜を用いたが、これには限らない。例えば、Ｃｕ−Ａｌ等のＣｕ合金シード膜を用いても良い。Ｃｕ合金シード膜を用いると、純Ｃｕを用いた場合に比べて、Ｒｕを含有するバリア膜に対する濡れ性が向上する。このため、Ｃｕの埋め込み特性を向上させることができる。尚、Ｃｕ合金シード膜を用いた場合、トレンチ内を埋め込んで配線の本体となるＣｕ膜１０５に対しても、Ｃｕ合金を成す他の成分（Ａｌ等）が拡散することになる。しかしながら、その量は僅かである。
また、第１及び第２の実施形態において、第１のバリアメタル膜１０３に使用する金属として、白金族元素にはルテニウム（Ｒｕ）を、高融点金属にはタンタル（Ｔａ）を用いたが、これらには限らない。第１のバリアメタル膜１０３の白金族元素には、例えばロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）又は白金（Ｐｔ）を用いても良い。また、高融点金属には、例えばチタン（Ｔｉ）、タングステン（Ｗ）又はバナジウム（Ｖ）を用いても良い。更には、それぞれ例示した元素を複数含んでいても良い。
また、以上に説明した構成は、デュアルダマシン構造に適用することも可能である。
本発明の半導体装置及びその製造方法は、高い信頼性を実現するため、微細化且つ集積化されたＬＳＩ（Large Scale Integration）等、特に、ダマシン法により形成された配線を有する半導体装置において有用である。
図１（ａ）〜（ｅ）は、本発明の第１の実施形態に例示する半導体装置及びその製造工程を示す断面図である。 図２は、ＲｕＴａ膜及びＲｕＴａＮ膜について、結晶性を評価した結果を示す図である。 図３は、ＲｕＴａ膜及びＲｕＴａＮ膜について、ＴＤＳによって脱ガスを評価した結果を示す図である。 図４（ａ）〜（ｆ）は、本発明の第２の実施形態に例示する半導体装置及びその製造工程を示す断面図である。
符号の説明
１００ 半導体装置
１００ａ 半導体装置
１０１ 層間絶縁膜
１０２ トレンチ
１０３ 第１のバリアメタル膜
１０４ Ｃｕシード膜
１０５ Ｃｕ膜
１０６ 上層配線
１０６ａ 上層配線
１０７ 第２のバリアメタル膜

Claims (15)

  1. 半導体基板上の層間絶縁膜に形成されたトレンチと、
    前記トレンチの底部及び側壁を覆うように形成され、白金族元素、高融点金属及び窒素を含有する導電体からなる第１のバリアメタル膜と、
    前記トレンチにおいて、前記第１のバリアメタル膜上に形成された金属膜とを備えることを特徴とする半導体装置。
  2. 請求項１において、
    前記第１のバリアメタル膜は、単層構造であることを特徴とする半導体装置。
  3. 請求項１又は２において、
    前記第１のバリアメタル膜の厚さ方向について、前記金属膜の側に向かって窒素量が減少していることを特徴とする半導体装置。
  4. 請求項１〜３のいずれか一つにおいて、
    前記第１のバリアメタル膜と、前記金属膜との間に形成され、白金族元素及び高融点金属を含有する導電体からなる第２のバリアメタル膜を備えることを特徴とする半導体装置。
  5. 請求項１〜４のいずれか一つにおいて、
    前記第１のバリアメタル膜に含有される前記高融点金属の濃度は、前記白金族元素に対する前記高融点金属の固溶限以上であることを特徴とする半導体装置。
  6. 請求項１〜５のいずれか一つにおいて、
    前記白金族元素は、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）及び白金（Ｐｔ）の少なくとも一つであることを特徴とする半導体装置。
  7. 請求項１〜６のいずれか一つにおいて、
    前記高融点金属は、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）及びバナジウム（Ｖ）の少なくとも一つであることを特徴とする半導体装置。
  8. 請求項１〜７のいずれか一つにおいて、
    前記第１のバリアメタル膜は、前記高融点金属の窒化物を含有することを特徴とする半導体装置。
  9. 半導体基板上の層間絶縁膜にトレンチを形成する工程（ａ）と、
    前記トレンチの側壁及び底部を覆うように、白金族元素、高融点金属及び窒素を含有する導電体からなる第１のバリアメタル膜を形成する工程（ｂ）と、
    前記第１のバリアメタル膜を覆うように、銅又は銅合金を堆積する工程（ｃ）と、
    前記工程（ｃ）の後に、前記トレンチ内に銅膜を埋め込む工程（ｄ）と、
    前記工程（ｄ）の後に、前記トレンチ外にはみ出た部分の前記第１のバリアメタル膜及び銅膜を除去して配線を形成する工程（ｅ）とを備えることを特徴とする半導体装置の製造方法。
  10. 請求項９において、
    前記工程（ｂ）の後で且つ前記工程（ｃ）の前に、前記第１のバリアメタル膜を覆うように、白金族元素及び高融点金属を含有する導電体からなる第２のバリアメタル膜を形成する工程（ｆ）を更に備え、
    前記工程（ｃ）において、前記第２のバリアメタル膜を覆うように銅又は銅合金を堆積し、
    前記工程（ｅ）において、前記トレンチ外にはみ出た部分の前記第２のバリアメタル膜についても除去することを特徴とする半導体装置の製造方法。
  11. 請求項９又は１０において、
    前記工程（ｂ）において、単層構造の前記第１のバリアメタル膜を形成することを特徴とする半導体装置の製造方法。
  12. 請求項９〜１１のいずれか一つにおいて、
    前記工程（ｂ）において、前記トレンチの内側に向かって窒素量が減少している前記第１のバリアメタル膜を形成することを特徴とする半導体装置の製造方法。
  13. 請求項９〜１２のいずれか一つにおいて、
    前記第１のバリアメタル膜に含有される前記高融点金属の濃度は、前記白金族元素に対する前記高融点金属の固溶限以上であることを特徴とする半導体装置の製造方法。
  14. 請求項９〜１３のいずれか一つにおいて、
    前記白金族元素は、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）及び白金（Ｐｔ）の少なくとも一つであることを特徴とする半導体装置の製造方法。
  15. 請求項９〜１４のいずれか一つにおいて、
    前記高融点金属は、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）及びバナジウム（Ｖ）の少なくとも一つであることを特徴とする半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013534370A (ja) * 2010-08-20 2013-09-02 マイクロン テクノロジー， インク． 半導体構造ならびに導電性材料を開口内に提供するための方法
JP2014123605A (ja) * 2012-12-20 2014-07-03 Tokyo Electron Ltd Ｃｕ配線の形成方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9558999B2 (en) 2013-09-12 2017-01-31 Globalfoundries Inc. Ultra-thin metal wires formed through selective deposition
US9659939B1 (en) 2015-11-30 2017-05-23 International Business Machines Corporation Integrated circuit having MIM capacitor with refractory metal silicided strap and method to fabricate same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001053077A (ja) * 1999-08-13 2001-02-23 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2005203569A (ja) * 2004-01-15 2005-07-28 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法及び半導体装置
JP2008047886A (ja) * 2006-07-21 2008-02-28 Toshiba Corp 半導体装置の製造方法及び半導体装置
US20080206982A1 (en) * 2007-02-26 2008-08-28 Tokyo Electron Limited Interconnect structures with a metal nitride diffusion barrier containing ruthenium and method of forming
JP2008541428A (ja) * 2005-05-05 2008-11-20 アプライド マテリアルズ インコーポレイテッド 導電性バリヤ層、特にルテニウムとタンタルの合金及びそのスパッタ堆積

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007258390A (ja) 2006-03-23 2007-10-04 Sony Corp 半導体装置、および半導体装置の製造方法
TW200814156A (en) 2006-07-21 2008-03-16 Toshiba Kk Method for manufacturing semiconductor device and semiconductor device
US20080132050A1 (en) * 2006-12-05 2008-06-05 Lavoie Adrien R Deposition process for graded cobalt barrier layers
US8026605B2 (en) * 2006-12-14 2011-09-27 Lam Research Corporation Interconnect structure and method of manufacturing a damascene structure
GB2446824B (en) * 2007-02-26 2009-06-17 Thermo Fisher Scientific Inc Apparatus and method for detecting incomplete combustion in a combustion analyser
US20090166867A1 (en) * 2007-12-31 2009-07-02 Harsono Simka Metal interconnect structures for semiconductor devices

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001053077A (ja) * 1999-08-13 2001-02-23 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2005203569A (ja) * 2004-01-15 2005-07-28 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法及び半導体装置
JP2008541428A (ja) * 2005-05-05 2008-11-20 アプライド マテリアルズ インコーポレイテッド 導電性バリヤ層、特にルテニウムとタンタルの合金及びそのスパッタ堆積
JP2008047886A (ja) * 2006-07-21 2008-02-28 Toshiba Corp 半導体装置の製造方法及び半導体装置
US20080206982A1 (en) * 2007-02-26 2008-08-28 Tokyo Electron Limited Interconnect structures with a metal nitride diffusion barrier containing ruthenium and method of forming

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013534370A (ja) * 2010-08-20 2013-09-02 マイクロン テクノロジー， インク． 半導体構造ならびに導電性材料を開口内に提供するための方法
US9177917B2 (en) 2010-08-20 2015-11-03 Micron Technology, Inc. Semiconductor constructions
US10121697B2 (en) 2010-08-20 2018-11-06 Micron Technology, Inc. Semiconductor constructions; and methods for providing electrically conductive material within openings
US10879113B2 (en) 2010-08-20 2020-12-29 Micron Technology, Inc. Semiconductor constructions; and methods for providing electrically conductive material within openings
JP2014123605A (ja) * 2012-12-20 2014-07-03 Tokyo Electron Ltd Ｃｕ配線の形成方法

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