KR102159869B1 - 기판 처리 방법 및 기판 처리 장치 - Google Patents

기판 처리 방법 및 기판 처리 장치 Download PDF

Info

Publication number
KR102159869B1
KR102159869B1 KR1020187011703A KR20187011703A KR102159869B1 KR 102159869 B1 KR102159869 B1 KR 102159869B1 KR 1020187011703 A KR1020187011703 A KR 1020187011703A KR 20187011703 A KR20187011703 A KR 20187011703A KR 102159869 B1 KR102159869 B1 KR 102159869B1
Authority
KR
South Korea
Prior art keywords
gas
film
etching
processing
layer
Prior art date
Application number
KR1020187011703A
Other languages
English (en)
Other versions
KR20180054841A (ko
Inventor
마사히코 도미타
히로유키 다카하시
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20180054841A publication Critical patent/KR20180054841A/ko
Application granted granted Critical
Publication of KR102159869B1 publication Critical patent/KR102159869B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02043—Cleaning before device manufacture, i.e. Begin-Of-Line process
    • H01L21/02046—Dry cleaning only
    • H01L21/02049—Dry cleaning only with gaseous HF
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67069—Apparatus for fluid treatment for etching for drying etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67207—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H01L21/67248—Temperature monitoring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68707—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a robot blade, or gripped by a gripper for conveyance

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Robotics (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

평탄한 피처리 막을 얻을 수 있는 기판 처리 방법을 제공한다. 산화막 제거 처리가 실시된 웨이퍼(W)의 홈의 코너부에 잔존하는 코너부 SiO2층(49)에 HF 가스의 분자를 흡착시키고, 잉여의 HF 가스를 배출하고, HF 가스의 분자가 흡착된 코너부 SiO2층(49)을 향해서 NH3 가스를 공급하여, 코너부 SiO2층(49), HF 가스 및 NH3 가스를 반응시켜 AFS(48)를 생성하고, AFS(48)를 승화시켜서 제거한다.

Description

기판 처리 방법 및 기판 처리 장치
본 발명은, 반도체 웨이퍼를 사용하는 기판 처리 방법 및 기판 처리 장치에 관한 것이다.
반도체 웨이퍼(이하, 간단히 「웨이퍼」라고 함)를 사용한 전자 디바이스의 제조 방법에서는, 예를 들어 웨이퍼의 표면에 도전막이나 절연막을 성막하는 성막 공정, 성막된 도전막이나 절연막 상에 소정의 패턴의 포토레지스트층을 형성하는 리소그래피 공정, 포토레지스트층을 마스크로서 사용하여, 처리 가스로부터 생성된 플라스마에 의해 도전막을 게이트 전극에 성형하고, 또는, 절연막에 배선 홈이나 콘택트 홀을 성형하는 에칭 공정 등이 실행된다.
예를 들어, 어떤 전자 디바이스의 제조 방법에서는, 웨이퍼(W)의 표면에 형성된 폴리실리콘막(80)에 소정의 패턴으로 홈을 형성한 후에, 이 홈을 매립하는 산화막인 SiO2층(81)을 형성하고(도 7a), 계속해서, 형성된 SiO2층(81)을, 소정의 두께가 되도록 에칭 등에 의해 부분적으로 제거한다.
이때, SiO2층(81)의 제거 방법으로서, 웨이퍼(W)에 COR(Chemical Oxide Removal) 처리 및 PHT(Post Heat Treatment) 처리를 실시하는 기판 처리 방법이 알려져 있다. COR 처리는 SiO2층(81)과 가스 분자를 화학 반응시켜 반응 생성물을 생성하는 처리이다. PHT 처리는 COR 처리가 실시된 웨이퍼(W)를 가열하여, COR 처리에서 생성된 반응 생성물을 승화시켜 웨이퍼(W)로부터 제거하는 처리이다.
COR 처리 및 PHT 처리로 이루어지는 기판 처리 방법을 실행하는 기판 처리 장치로서, 화학 반응 처리실(COR 처리실)과, 화학 반응 처리실에 접속된 열 처리실(PHT 처리실)을 구비하는 기판 처리 장치가 알려져 있다(예를 들어, 특허문헌 1 참조). 또한, 동일한 처리실 내에서, 웨이퍼(W)에 대하여 저온에서 COR 처리를 행한 후에, 웨이퍼(W)를 가열해서 소정 온도로 승온함으로써 PHT 처리를 행하는 기판 처리 장치가 알려져 있다(예를 들어, 특허문헌 2 참조). 어느 기판 처리 장치에서든, COR 처리에서 불화수소(HF) 가스와 암모니아(NH3) 가스를 사용하여, SiO2층(81)으로부터 반응 생성물을 생성한다.
일본 특허 공개 제2008-160000호 공보 일본 특허 공개 제2007-266455호 공보
그러나, COR 처리에서 사용되는 HF 가스는 반응성이 높아, NH3 가스나 SiO2층(81)과 접하는 즉시 화학 반응을 일으켜서 반응 생성물을 생성한다. 즉, HF 가스는 가스가 확산하기 어려운 장소, 예를 들어 홈의 코너부에 도달하기 전에 NH3 가스나 SiO2층(81)과 화학 반응을 일으키기 때문에, 홈의 코너부의 SiO2층(이하, 「코너부 SiO2층」이라고 함)(82)은 반응 생성물로 변질되지 않아, 계속되는 PHT 처리에서 승화시킬 수 없다. 즉, COR 처리 및 PHT 처리로 이루어지는 기판 처리 방법을 실행해도 코너부 SiO2층(82)이 잔존해서(도 7b), 평탄한 SiO2층(81)을 얻는 것은 곤란하다.
그래서, 홈의 코너부까지 HF 가스를 확산할 수 있을 만큼 COR 처리를 장시간에 걸쳐서 실행하여, 코너부 SiO2층(82)을 억지로 반응 생성물로 변질시키는 것도 생각할 수 있지만, 이 경우, 코너부 SiO2층(82) 이외의 SiO2층(81)이 필요 이상으로 반응 생성물로 변질되어, 역시 평탄한 SiO2층(81)을 얻는 것은 곤란하다(도 7c).
본 발명의 목적은, 평탄한 피처리 막을 얻을 수 있는 기판 처리 방법 및 기판 처리 장치를 제공하는 데 있다.
상기 목적을 달성하기 위해서, 본 발명에 따르면, 기판의 표면에 형성된 피처리 막을 적어도 부분적으로 제거하는 기판 처리 방법이며, 상기 피처리 막에 제1 에칭을 실시하는 제1 에칭 공정과, 상기 제1 에칭이 실시된 피처리 막에 제2 에칭을 실시하는 제2 에칭 공정을 구비하고, 상기 제2 에칭 공정은, 상기 제1 에칭이 실시된 피처리 막에 제1 처리 가스의 분자를 흡착시키는 흡착 공정과, 상기 제1 처리 가스의 분자가 흡착된 피처리 막을 향해서 제2 처리 가스를 공급해서 상기 피처리 막, 상기 제1 처리 가스 및 상기 제2 처리 가스를 반응시켜 생성물을 생성하는 생성 공정과, 상기 생성된 생성물을 승화시켜 제거하는 제거 공정을 갖는 기판 처리 방법이 제공된다.
상기 목적을 달성하기 위해서, 본 발명에 따르면, 표면에 피처리 막이 형성된 기판을 적재하는 적재대와, 상기 적재대를 수용하는 처리실과, 상기 처리실의 내부에 제1 처리 가스 및 제2 처리 가스를 공급하는 처리 가스 공급부와, 상기 처리 가스 공급부의 동작을 제어하는 제어부를 구비하고, 상기 제어부는, 상기 적재대에 상기 기판이 적재될 때, 상기 피처리 막에 제1 에칭을 실시하는 제1 에칭 공정과, 상기 제1 에칭이 실시된 피처리 막에 제2 에칭을 실시하는 제2 에칭 공정을 실행하고, 상기 제어부는, 상기 제2 에칭 공정에서, 상기 처리 가스 공급부의 동작을 제어함으로써, 상기 제1 에칭이 실시된 피처리 막에 제1 처리 가스의 분자를 흡착시키고, 또한 상기 제1 처리 가스의 분자가 흡착된 피처리 막을 향해서 제2 처리 가스를 공급하여, 상기 피처리 막, 상기 제1 처리 가스 및 상기 제2 처리 가스를 반응시켜 생성물을 생성하는 기판 처리 장치가 제공된다.
본 발명에 따르면, 제1 에칭이 실시된 피처리 막에 제1 처리 가스의 분자를 흡착시키고, 제1 처리 가스의 분자가 흡착된 피처리 막을 향해서 제2 처리 가스가 공급되어, 제1 처리 가스 및 제2 처리 가스가 반응해서 생성물이 생성되고, 생성된 생성물이 승화되어 제거된다. 제1 에칭이 실시된 후에 잔존하는 피처리 막의 비평탄 부분은, 제1 에칭에 의해 구조가 성기게 되어 있기 때문에 표면적이 증가하여, 다량의 제1 처리 가스의 분자가 흡착된다. 따라서, 제2 처리 가스가 공급되면, 피처리 막의 비평탄 부분은 피처리 막의 다른 부분보다도 적극적으로 제2 처리 가스와 반응하여, 피처리 막의 비평탄 부분은 거의 생성물로 변질된다. 그 결과, 생성물을 승화시킴으로써, 비평탄 부분을 거의 제거할 수 있고, 따라서, 평탄한 피처리 막을 얻을 수 있다.
도 1은 본 발명의 실시 형태에 관한 기판 처리 장치를 구비하는 기판 처리 시스템의 구성을 개략적으로 도시하는 평면도이다.
도 2는 도 1에서의 에칭 장치의 구성을 개략적으로 도시하는 단면도이다.
도 3a 내지 도 3f는 본 실시 형태에 관한 기판 처리 방법을 설명하기 위한 공정도이다.
도 4는 코너부 SiO2층의 미소한 오목부나 미소한 공극의 표면에 HF 가스의 분자가 흡착되는 모습을 설명하기 위한 확대 부분 단면도이다.
도 5a 내지 도 5f는 본 실시 형태에 관한 기판 처리 방법의 변형예를 설명하기 위한 공정도이다.
도 6a는 본 발명의 비교예에서의 웨이퍼의 표면의 SEM 사진이다.
도 6b는 본 발명의 실시예 1에서의 웨이퍼의 표면의 SEM 사진이다.
도 6c는 본 발명의 실시예 2에서의 웨이퍼의 표면의 SEM 사진이다.
도 6d는 본 발명의 실시예 3에서의 웨이퍼의 표면의 SEM 사진이다.
도 7a 내지 도 7c는 종래의 산화막 제거 처리를 설명하기 위한 공정도이다.
이하, 본 발명의 실시 형태에 대해서, 도면을 참조하여 상세하게 설명한다.
도 1은, 본 발명의 실시 형태에 관한 기판 처리 장치를 구비하는 기판 처리 시스템의 구성을 개략적으로 도시하는 평면도이다.
도 1에서, 기판 처리 시스템(1)은, 기판으로서의 웨이퍼(W)를 반출입하는 반출입부(2)와, 반출입부(2)에 인접시켜 설치된 2개의 로드 로크실(L/L)(3)과, 각 로드 로크실(3)에 각각 인접해서 설치되어, 웨이퍼(W)에 열처리를 실시하는 열처리 장치(4)와, 각 열처리 장치(4)에 각각 인접해서 설치되고, 웨이퍼(W)에 대하여 에칭 처리의 일례인 산화막 제거 처리(후술하는 COR 처리와 PHT 처리)(제1 에칭 공정)를 실시하는 에칭 장치(5)와, 제어부(6)를 구비한다.
반출입부(2)는, 웨이퍼(W)를 반송하는 제1 웨이퍼 반송 기구(7)가 내부에 설치된 반송실(L/M)(8)을 갖는다. 제1 웨이퍼 반송 기구(7)는, 웨이퍼(W)를 대략 수평으로 유지하는 2개의 반송 아암(7a, 7b)을 갖는다. 반송실(8)의 길이 방향의 측부에는 적재대(9)가 설치되고, 적재대(9)에는, 웨이퍼(W)를 복수매 배열하여 수용 가능한 캐리어(C)가, 예를 들어 3개 정도 적재, 접속할 수 있다. 또한, 반송실(8)에 인접하고, 웨이퍼(W)를 회전시켜 편심량을 광학적으로 구해서 위치 정렬을 행하는 오리엔터(10)가 설치된다.
반출입부(2)에 있어서, 웨이퍼(W)는 반송 아암(7a, 7b)에 의해 유지되고, 제1 웨이퍼 반송 기구(7)의 구동에 의해 대략 수평면 내에서 직진 이동, 승강됨으로써, 원하는 위치로 반송된다. 그리고, 반송 아암(7a, 7b)이 진퇴함으로써, 적재대(9) 상의 캐리어(C), 오리엔터(10), 로드 로크실(3)에 대하여 각각 웨이퍼(W)를 반출입시킬 수 있다.
각 로드 로크실(3)은, 반송실(8)과의 사이에 각각 게이트 밸브(11)가 개재된 상태에서, 반송실(8)에 각각 연결된다. 각 로드 로크실(3) 내에는, 웨이퍼(W)를 반송하는 제2 웨이퍼 반송 기구(12)가 설치된다. 또한, 로드 로크실(3)은, 소정의 진공도까지 진공화 가능하게 구성된다.
제2 웨이퍼 반송 기구(12)는 다관절 아암(도시 생략)을 갖고, 또한 다관절 아암의 선단에 설치되어 웨이퍼(W)를 대략 수평으로 유지하는 피크(12a)를 갖고 있다. 제2 웨이퍼 반송 기구(12)에서는, 다관절 아암을 수축시킨 상태로 피크(12a)가 로드 로크실(3) 내에 위치하고, 다관절 아암을 신장시킴으로써 피크(12a)가 열처리 장치(4)에 도달하고, 더 신장시킴으로써 에칭 장치(5)에 도달할 수 있다. 즉, 제2 웨이퍼 반송 기구(12)는, 웨이퍼(W)를 로드 로크실(3), 열처리 장치(4) 및 에칭 장치(5)의 사이에서 반송할 수 있다.
열처리 장치(4)는 진공화 가능한 챔버(13)를 갖는다. 챔버(13)의 내부에는 웨이퍼(W)를 적재하는 도시하지 않은 적재대가 설치되고, 적재대에는 도시하지 않은 히터가 매설된다. 열처리 장치(4)에서는, 에칭 장치(5)에서 산화막 제거 처리가 실시된 후의 웨이퍼(W)가 적재대에 적재되고, 히터가 웨이퍼(W)를 가열함으로써 웨이퍼(W)에 잔존하는 잔사를 기화시키는 열처리를 실시한다. 챔버(13)의 로드 로크실(3)측에는, 로드 로크실(3)과의 사이에서 웨이퍼(W)를 반송하는 반출입구(도시 생략)가 설치되고, 이 반출입구는 게이트 밸브(14)에 의해 개폐 가능하게 되어 있다. 또한, 챔버(13)의 에칭 장치(5)측에는 에칭 장치(5)와의 사이에서 웨이퍼(W)를 반송하는 반출입구(도시 생략)가 설치되고, 이 반출입구는 게이트 밸브(15)에 의해 개폐 가능하게 되어 있다.
챔버(13)의 측벽 상부에는, 도시하지 않은 가스 공급로가 접속되고, 이 가스 공급로는 도시하지 않은 가스 공급 유닛에 접속된다. 또한, 챔버(13)의 저벽에는 도시하지 않은 배기로가 접속되고, 이 배기로는 도시하지 않은 진공 펌프에 접속된다. 또한, 가스 공급 유닛으로부터 챔버(13)에의 가스 공급로에는 유량 조절 밸브가 설치되고, 한편, 배기로에는 압력 조정 밸브가 설치되어, 이들 밸브를 조정함으로써, 챔버(13) 내를 소정 압력으로 유지해서 열처리를 행할 수 있다.
도 2는, 도 1에서의 에칭 장치(5)의 구성을 개략적으로 도시하는 단면도이다.
도 2에서, 에칭 장치(5)는, 처리실 용기인 챔버(16)와, 챔버(16) 내에 배치되어 웨이퍼(W)를 적재하는 적재대(17)와, 챔버(16)의 상방에서 적재대(17)와 대향하도록 배치된 샤워 헤드(18)를 갖는다. 또한, 에칭 장치(5)는, 챔버(16) 내의 가스 등을 배기하는 배기 유닛으로서, TMP(Turbo Molecular Pump)(19)와, TMP(19) 및 챔버(16)에 접속된 배기 덕트(20)의 사이에 배치되어, 챔버(16) 내의 압력을 제어하는 가변식 밸브로서의 APC(Adaptive Pressure Control) 밸브(21)를 갖는다.
샤워 헤드(18)는, 각각 판상의 하층부(22) 및 상층부(23)로 이루어지는 2층 구조를 갖고, 하층부(22) 및 상층부(23) 각각은 제1 버퍼실(24) 및 제2 버퍼실(25)을 갖는다. 제1 버퍼실(24) 및 제2 버퍼실(25)은, 각각 가스 통기 구멍(26, 27)을 통해서 챔버(16) 내에 연통한다. 즉, 샤워 헤드(18)는, 제1 버퍼실(24) 및 제2 버퍼실(25)에 각각 공급되는 가스의 챔버(16) 내에의 내부 통로를 갖는 계층 형상으로 적층된 2개의 판상체(하층부(22), 상층부(23))로 이루어진다.
챔버(16)는, 암모니아(NH3) 가스 공급계(28)(처리 가스 공급부)와 불화수소(HF) 가스 공급계(29)(처리 가스 공급부)를 갖는 가스 공급 유닛과 접속된다. 샤워 헤드(18)의 하층부(22)는 NH3 가스 공급계(28)에 접속된다. NH3 가스 공급계(28)는, 하층부(22)의 제1 버퍼실(24)에 연통하는 NH3 가스 공급관(30)과, NH3 가스 공급관(30)에 배치된 NH3 가스 밸브(31)와, NH3 가스 공급관(30)에 접속된 NH3 가스 공급부(32)를 갖는다. NH3 가스 공급부(32)는 NH3 가스 공급관(30)을 통해서 제1 버퍼실(24)에 NH3 가스를 공급하고, 또한 공급하는 NH3 가스의 유량을 조절한다. NH3 가스 밸브(31)는, NH3 가스 공급관(30)의 차단·연통을 자유롭게 행한다.
NH3 가스 공급계(28)는, 질소(N2) 가스 공급부(33)와, N2 가스 공급부(33)에 접속된 N2 가스 공급관(34)과, N2 가스 공급관(34)에 배치된 N2 가스 밸브(35)를 갖는다. 또한, N2 가스 공급관(34)은, 제1 버퍼실(24) 및 NH3 가스 밸브(31)의 사이에서 NH3 가스 공급관(30)에 접속된다. N2 가스 공급부(33)는, N2 가스 공급관(34) 및 NH3 가스 공급관(30)을 통해서 제1 버퍼실(24)에 N2 가스를 공급한다. 또한, N2 가스 공급부(33)는 공급하는 N2 가스의 유량을 조절한다. N2 가스 밸브(35)는 N2 가스 공급관(34)의 차단·연통을 자유롭게 행한다. NH3 가스 공급계(28)에서는, NH3 가스 밸브(31) 및 N2 가스 밸브(35)의 개폐를 전환함으로써 제1 버퍼실(24), 나아가 챔버(16) 내에 공급하는 가스종을 선택적으로 전환할 수 있다.
샤워 헤드(18)의 상층부(23)는 HF 가스 공급계(29)에 접속된다. HF 가스 공급계(29)는, 상층부(23)의 제2 버퍼실(25)에 연통하는 HF 가스 공급관(36)과, HF 가스 공급관(36)에 배치된 HF 가스 밸브(37)와, HF 가스 공급관(36)에 접속된 HF 가스 공급부(38)을 구비한다. HF 가스 공급부(38)는, HF 가스 공급관(36)을 통해서 제2 버퍼실(25)에 HF 가스를 공급하고, 또한 공급하는 HF 가스의 유량을 조절한다. HF 가스 밸브(37)는 HF 가스 공급관(36)의 차단·연통을 자유롭게 행한다. 샤워 헤드(18)의 상층부(23)는 도시하지 않은 히터를 내장하고, 이 히터에 의해 제2 버퍼실(25) 내의 HF 가스를 가열할 수 있다.
HF 가스 공급계(29)는, 아르곤(Ar) 가스 공급부(39)와, Ar 가스 공급부(39)에 접속된 Ar 가스 공급관(40)과, Ar 가스 공급관(40)에 배치된 Ar 가스 밸브(41)를 갖는다. Ar 가스 공급관(40)은, 제2 버퍼실(25) 및 HF 가스 밸브(37)의 사이에서 HF 가스 공급관(36)에 접속된다. Ar 가스 공급부(39)는, Ar 가스 공급관(40) 및 HF 가스 공급관(36)을 통해서 제2 버퍼실(25)에 Ar 가스를 공급한다. 또한, Ar 가스 공급부(39)는 공급하는 Ar 가스의 유량을 조절한다. Ar 가스 밸브(41)는, Ar 가스 공급관(40)의 차단·연통을 자유롭게 행한다.
에칭 장치(5)에서는, NH3 가스 공급계(28)의 NH3 가스 공급부(32)와 HF 가스 공급계(29)의 HF 가스 공급부(38)가 협동하여, 샤워 헤드(18)로부터 챔버(16) 내에 공급되는 NH3 가스와 HF 가스의 체적 유량비를 조정한다. 또한, 에칭 장치(5)는, 챔버(16) 내에서 처음으로 NH3 가스 및 HF 가스가 혼합하도록 설계(포스트 믹스 설계)된다. 이에 의해, NH3 가스와 HF 가스가 챔버(16) 내에 도입되기 전에 혼합되어 반응하는 것을 방지한다. 또한, 에칭 장치(5)는, 챔버(16)의 측벽에 도시하지 않은 히터를 내장하고, 이에 의해, 챔버(16) 내의 분위기 온도의 저하를 방지할 수 있으며, 나아가 산화막 제거 처리의 재현성을 향상시킬 수 있다. 또한, 측벽의 온도를 제어함으로써, 산화막 제거 처리 시에 챔버(16) 내에서 승화한 반응 생성물이나 기화한 부생성물이 측벽의 내측에 재부착되는 것을 억제할 수 있다.
적재대(17)는 평면에서 보아 대략 원형을 나타내고, 챔버(16)의 저부에 고정된다. 적재대(17)의 내부에는 해당 적재대(17)의 온도를 조절하는 온도 조절기(42)(온도 조절부)가 설치된다. 온도 조절기(42)는, 예를 들어 물 등의 온도 조절용 매체가 순환하는 관로를 구비하고, 해당 관로 내를 흐르는 온도 조절용 매체와 열교환이 행해짐으로써, 적재대(17)의 온도가 조절되어, 적재대(17) 상의 웨이퍼(W)의 온도 제어가 행하여진다. 또한, 적재대(17)는, 제2 웨이퍼 반송 기구(12)와의 사이에서 웨이퍼(W)의 수수를 행하기 위해서, 웨이퍼(W)를 적재대(17)의 상면 상에서 승강시키는 도시하지 않은 리프트 핀을 갖는다. 또한, 에칭 장치(5)에서 실행되는 산화막 제거 처리의 상세에 대해서는 후술한다.
도 1의 설명으로 돌아가서, 제어부(6)는, 기판 처리 시스템(1)의 각 구성 요소를 제어하는 마이크로프로세서(컴퓨터)를 구비한 프로세스 컨트롤러(43)를 갖는다. 프로세스 컨트롤러(43)에는, 오퍼레이터가 기판 처리 시스템(1)을 관리하기 위해 커맨드의 입력 조작 등을 행하는 키보드(도시 생략)나, 기판 처리 시스템(1)의 가동 상황을 가시화해서 표시하는 디스플레이 등을 갖는 유저 인터페이스(44)가 접속된다. 또한, 프로세스 컨트롤러(43)에는, 기판 처리 시스템(1)에서 실행되는 각종 처리, 예를 들어 에칭 장치(5)에서 행하여지는 산화막 제거 처리에 사용되는 처리 가스의 공급이나 챔버(16) 내의 배기 등을 프로세스 컨트롤러(43)의 제어로 실현하기 위한 제어 프로그램, 처리 조건에 따라서 기판 처리 시스템(1)의 각 구성 요소에 소정의 처리를 실행시키기 위한 제어 프로그램인 처리 레시피 및 각종 데이터베이스 등이 저장되는 기억부(45)가 접속된다. 또한, 처리 레시피 등은, 기억부(45) 중의 기억 매체(도시하지 않음)에 기억된다. 그리고, 필요에 따라, 임의의 처리 레시피를 기억부(45)로부터 호출해서 프로세스 컨트롤러(43)에 실행시킴으로써, 프로세스 컨트롤러(43)의 제어 하에서 기판 처리 시스템(1)에서의 원하는 처리가 행하여진다.
본 실시 형태에서는, 예를 들어 먼저, 에칭 장치(5)에서의 산화막 제거 처리의 대상이 되는 SiO2층(피처리 막)을 갖는 웨이퍼(W)가 캐리어(C) 내에 수납되어, 기판 처리 시스템(1)에 반송된다. 그 후, 기판 처리 시스템(1)에서는, 대기측의 게이트 밸브(11)를 개방한 상태에서 반출입부(2)의 캐리어(C)로부터 제1 웨이퍼 반송 기구(7)의 반송 아암(7a, 7b) 중 어느 하나에 의해 웨이퍼(W)를 1매, 로드 로크실(3)에 반송하고, 로드 로크실(3) 내의 제2 웨이퍼 반송 기구(12)의 피크(12a)에 전달한다. 그 후, 대기측의 게이트 밸브(11)를 폐쇄해서 로드 로크실(3) 내를 진공 배기하고, 계속해서, 게이트 밸브(15)를 개방하고, 피크(12a)를 에칭 장치(5)까지 이동시켜 웨이퍼(W)를 에칭 장치(5)에 반송한다.
그 후, 피크(12a)를 로드 로크실(3)로 되돌리고, 게이트 밸브(15)를 폐쇄하고, 에칭 장치(5)에서 후술하는 산화막 제거 처리를 행한다. 산화막 제거 처리가 종료된 후, 게이트 밸브(14, 15)를 개방하고, 제2 웨이퍼 반송 기구(12)의 피크(12a)에 의해 산화막 제거 처리 후의 웨이퍼(W)를 열처리 장치(4)에 반송하여, 열처리 장치(4)에 설치된 적재대에 적재한다. 계속해서, 챔버(13) 내에 N2 가스 등을 도입하면서, 히터에 의해 적재대 상의 웨이퍼(W)를 가열하여, 웨이퍼(W)의 잔사 등을 가열해서 제거한다.
계속해서, 열처리 장치(4)에서의 열처리가 종료된 후, 게이트 밸브(14)를 개방하여, 제2 웨이퍼 반송 기구(12)의 피크(12a)에 의해 열처리 장치(4)의 적재대 상의 웨이퍼(W)를 로드 로크실(3)에 퇴피시키고, 제1 웨이퍼 반송 기구(7)의 반송 아암(7a, 7b) 중 어느 하나에 의해 캐리어(C)로 되돌린다. 이에 의해, 1매의 웨이퍼 처리가 완료된다.
또한, 기판 처리 시스템(1)에 있어서, 열처리 장치(4)는 필수적이지 않다. 열처리 장치(4)를 설치하지 않는 경우에는, 산화막 제거 처리가 종료된 후의 웨이퍼(W)를 제2 웨이퍼 반송 기구(12)의 피크(12a)에 의해 로드 로크실(3)에 퇴피시키고, 제1 웨이퍼 반송 기구(7)의 반송 아암(7a, 7b) 중 어느 것에 의해 캐리어(C)로 되돌리면 된다.
이어서, 에칭 장치(5)에서 실행되는 산화막 제거 처리에 대해서 상세하게 설명한다.
산화막 제거 처리에서는, 먼저, SiO2층(피처리 막)을 갖는 웨이퍼(W)가 에칭 장치(5)에 반송되어 적재대(17)에 적재되면, N2 가스 공급부(33) 및 Ar 가스 공급부(39)로부터 챔버(16) 내에 N2 가스 및 Ar 가스가 공급된다. 또한, TMP(19)의 가동에 의해, 챔버(16) 내의 압력이 대기압보다도 낮은 소정의 진공도로 감압된 상태로 유지된다. 또한, 온도 조절기(42)에 의해, 웨이퍼(W)의 온도가 70℃ 내지 120℃의 범위의 일정 온도, 예를 들어 120℃로 유지된다. 또한, 웨이퍼(W)는, 산화막 제거 처리가 종료될 때까지의 동안에, 적재대(17) 상에서 일정 온도로 유지된다.
계속해서, SiO2층의 일부를 NH3 가스 및 HF 가스와 반응시켜 반응 생성물(다른 생성물)로 변화시키는 반응 공정(이하, 「COR 공정」이라고 함)을 실행한다. COR 공정에서는, 먼저, NH3 가스 공급부(32)로부터 챔버(16) 내에 NH3 가스가 공급된다. 이때, 챔버(16) 내에는 Ar 가스도 공급되지만 N2 가스의 공급은 정지된다. 또한, 반대로, N2 가스를 공급해서 Ar 가스의 공급을 정지해도 되고, 또는, N2 가스와 Ar 가스 모두 계속해서 공급해도 된다.
그 후, 챔버(16) 내에 NH3 가스를 계속해서 공급하면서, HF 가스 공급부(38)로부터 챔버(16) 내에 HF 가스를 공급하기 시작한다. 이때, 챔버(16) 내에는, 미리 NH3 가스가 공급되어 있으므로, HF 가스가 공급됨으로써, 챔버(16) 내의 분위기는 HF 가스와 NH3 가스를 포함하는 혼합 가스로 된다. 그리고, SiO2층이 혼합 가스에 폭로됨으로써, 이하의 반응식에 따라, 플루오로규산암모늄((NH4)2SiF6: Ammonium hexa-fluorosilicate) 등의 반응 생성물로 변질되어, 반응 생성물이 생성된다.
SiO2+4HF → SiF4+2H2O↑
SiF4+2NH3+2HF →(NH4)2SiF6
계속해서, COR 공정에서 생성한 반응 생성물(주로 플루오로규산암모늄)을 승화시킴으로써 웨이퍼(W)로부터 제거하기 위한 승화 공정(이하, 「PHT 공정」이라고 함)(다른 제거 공정)을 실행한다. PHT 공정에서는, 챔버(16) 내에의 HF 가스와 NH3 가스의 공급을 정지함과 함께, Ar 가스 또는 N2 가스를 공급한다. 이때, 웨이퍼(W)의 온도는 COR 공정과 동일한 온도로 유지되는데, COR 공정에서 생성한 반응 생성물은 열에 의해 승화하여, TMP(19)의 가동에 의해, 챔버(16) 내로부터 배출된다.
즉, 산화막 제거 처리에서는, COR 공정 및 PHT 공정을 통해서, SiO2층으로부터 반응 생성물을 생성하고, 또한 생성된 반응 생성물을 승화시킴으로써, SiO2층을 제거한다. 또한, SiO2층의 제거량은, 주로 COR 공정에서의 NH3 가스나 HF 가스의 공급량에 따라 제어된다.
그런데, COR 공정에서 챔버(16) 내에 HF 가스를 공급하기 시작했을 때, HF 가스는 반응성이 높아, NH3 가스나 SiO2층과 접하는 즉시 화학 반응을 일으켜서 반응 생성물을 생성한다. 즉, HF 가스는 가스가 확산하기 어려운 장소, 예를 들어 웨이퍼(W)의 표면에 형성된 홈의 코너부에 도달하기 전에 NH3 가스나 SiO2층과 화학 반응을 일으키기 때문에, 홈의 코너부의 SiO2층은 반응 생성물로 변질되지 않아, 계속되는 PHT 공정에서 승화시킬 수 없다. 즉, 에칭 장치(5)에서 산화막 제거 처리를 실행해도, 웨이퍼(W)에서 홈의 코너부에 SiO2층이 잔존한다. 본 실시 형태에서는, 이것에 대응하여, 에칭 장치(5)에서 산화막 제거 처리를 실행한 후, 홈의 코너부에 잔존하는 SiO2층의 제거 처리를 실행한다.
도 3a 내지 도 3f는, 본 실시 형태에 관한 기판 처리 방법을 설명하기 위한 공정도이다. 도 3a 내지 도 3f의 기판 처리 방법은, 기억부(45)로부터 호출된 처리 레시피를 프로세스 컨트롤러(43)가 실행함으로써 실현된다. 또한, 도 3a 내지 도 3f의 기판 처리 방법이 실시되는 웨이퍼(W)는, 실리콘(Si)으로 이루어지는 기초부의 표면에 형성된 폴리실리콘막(46)에 소정의 패턴으로 홈이 형성되고, 이 홈을 매립하도록 SiO2층(47)이 형성된 구조를 갖는다. 도 3a 내지 도 3f의 기판 처리 방법에서는 SiO2층(47)의 일부를 제거하는 것으로 한다.
도 3a 내지 도 3f의 기판 처리 방법에서는, 최초로 산화막 제거 처리를 실행한다. 예를 들어, 웨이퍼(W)가 에칭 장치(5)에 반송되어 적재대(17)에 적재되면, 먼저 COR 공정을 실행한다. 즉, 웨이퍼(W)의 온도를 70℃ 내지 120℃의 범위의 일정 온도, 예를 들어 120℃로 유지한 채, 챔버(16) 내의 압력을 대기압보다도 낮은 소정의 진공도로 감압하고, 또한 챔버(16) 내에 Ar 가스 및 NH3 가스를 공급한 후, HF 가스를 공급한다(도 3a). 이때, 상술한 바와 같이, SiO2층(47)의 일부가 NH3 가스나 HF 가스와 반응해서 주된 반응 생성물인 플루오로규산암모늄(이하, 「AFS」라고 함)(48)으로 변질된다(도 3b). 한편, 홈의 코너부의 SiO2층(이하, 「코너부 SiO2층」이라고 함)(49)은, 상술한 이유에 의해 AFS(48)로 변질되지 않는다. 또한, SiO2층(47)의 변질량은 NH3 가스나 HF 가스의 공급량에 따라 제어된다.
계속해서, PHT 공정을 실행한다. 즉, 웨이퍼(W)의 온도를 COR 공정과 동일한 온도로 유지한 채, 챔버(16) 내에의 HF 가스와 NH3 가스의 공급을 정지한다. 이에 의해, SiO2층(47)의 AFS(48)에의 변질은 정지되고, 생성된 AFS(48)는 열에 의해 승화되어, 챔버(16) 내로부터 배출된다. 그 결과, 산화막 제거 처리에 의해, SiO2층(47)의 일부가 제거되어, 홈의 중앙부에 잔존하는 SiO2층(47)은 평탄화된다. 한편, AFS(48)로 변질되어 있지 않은 코너부 SiO2층(49)은 승화되지 않고 잔존한다.
계속해서, 코너부 SiO2층(49)의 제거 처리(이하, 「코너부 제거 처리」라고 함)(제2 에칭 공정)를 실행한다. 코너부 SiO2층(49)의 제거 처리에서는, 피처리 막의 표면에 대략 1층의 처리 가스의 분자를 흡착시켜 당해 피처리 막을 화학 반응으로 제거하는 ALE(Atomic Layer Etching) 공정을 사용한다. 구체적으로는, 웨이퍼(W)의 온도를 산화막 제거 처리와 동일한 온도로 유지한 채, COR 공정에서 변질된 AFS(48)를 PHT 공정에서 완전히 승화시킨 후, 먼저, N2 가스 공급부(33) 및 Ar 가스 공급부(39)로부터 챔버(16) 내에 N2 가스 및 Ar 가스를 공급하고, 또한 소정의 기간에 한하여, HF 가스 공급부(38)로부터 챔버(16) 내에 HF 가스(제1 처리 가스)를 공급한다(도 3c). 이때, 챔버(16) 내에는 NH3 가스가 존재하지 않기 때문에, HF 가스는 산화막 제거 처리 후에 홈의 중앙부에 잔존하는 SiO2층(47)이나 코너부 SiO2층(49)과 반응하지 않고 그대로 홈의 중앙부에 잔존하는 SiO2층(47)이나 코너부 SiO2층(49)의 표면에 도달하고, 코너부 SiO2층(49) 등의 표면에는 HF 가스의 분자가 흡착된다(흡착 공정)(도 3d).
계속해서, 챔버(16) 내에의 N2 가스 및 Ar 가스의 공급을 계속한 상태에서, HF 가스의 공급을 정지하고, 또한 적극적으로 TMP(19)를 가동시킴으로써, 코너부 SiO2층(49) 등의 표면에 흡착되지 않은 잉여의 HF 가스를 챔버(16) 내로부터 배출한다(배출 공정).
그런데, COR 공정에서는, 코너부 SiO2층(49)에 전혀 HF 가스가 도달하지 않는 것이 아니라, 미량의 HF 가스가 도달한다. 따라서, 코너부 SiO2층(49)의 극히 일부가 미량의 AFS(48)로 변질되어, 계속되는 PHT 공정에서 코너부 SiO2층(49)에 포함되는 미량의 AFS(48)가 승화한다. 그 결과, 코너부 SiO2층(49)의 구조는, 산화막 제거 처리 후에 홈의 중앙부에 잔존하는 SiO2층(47)의 구조보다도 성기게 되어, 코너부 SiO2층(49)의 표면에는 미소한 오목부가 수많이 존재하고, 또한 내부에 미소한 공극이 수많이 존재한다. 그리고, 코너부 SiO2층(49)에 HF 가스의 분자가 흡착될 때, 도 4에 도시한 바와 같이, 코너부 SiO2층(49)의 미소한 오목부나 미소한 공극의 표면에 HE 가스의 분자가 흡착된다. 이에 의해, 코너부 SiO2층(49)의 각 표면에 흡착되는 HF 가스의 분자 수는, 홈의 중앙부에 잔존하는 SiO2층(47)의 표면에 흡착되는 HF 가스의 분자 수보다도 훨씬 많아진다. 즉, 잉여의 HF 가스를 챔버(16) 내로부터 배출한 후, 코너부 SiO2층(49)의 각 표면에는, 홈의 중앙부에 잔존하는 SiO2층(47)의 표면에 흡착되는 HF 가스의 분자 수보다도 훨씬 많은 수의 HF 가스의 분자가 흡착된다. 또한, 상술한 바와 같이, 잉여의 HF 가스가 챔버(16) 내로부터 배출되기 때문에, 코너부 SiO2층(49)의 각 표면에 과잉으로 HF 가스의 분자가 흡착되는 것을 방지할 수 있고, 결과로서 코너부 SiO2층(49)의 각 표면은 대략 1층의 HF 가스의 분자에 의해 덮인다.
계속해서, 챔버(16) 내에의 N2 가스 및 Ar 가스의 공급을 계속한 상태에서, 소정의 기간에 한하여, NH3 가스 공급부(32)로부터 챔버(16) 내에 NH3 가스(제2 처리 가스)를 공급한다. 챔버(16) 내에 NH3 가스는 홈의 중앙부에 잔존하는 SiO2층(47)이나 코너부 SiO2층(49)의 표면에 도달하는데, 상술한 바와 같이, 코너부 SiO2층(49)의 각 표면에는, 홈의 중앙부에 잔존하는 SiO2층(47)의 표면에 흡착되는 HF 가스의 분자 수보다도 훨씬 많은 수의 HF 가스의 분자가 흡착되어 있기 때문에, 코너부 SiO2층(49)은 홈의 중앙부에 잔존하는 SiO2층(47)보다도 적극적으로 HF 가스나 NH3 가스와 반응하여, 코너부 SiO2층(49)은 거의 AFS(48)로 변질되어, AFS(48)가 생성된다(생성 공정)(도 3e). 한편, 홈의 중앙부에 잔존하는 SiO2층(47)의 표면에 흡착되는 HF 가스의 분자 수는 적기 때문에, 홈의 중앙부에 잔존하는 SiO2층(47)은 거의 AFS(48)로 변질되지 않는다.
계속해서, 챔버(16) 내에의 N2 가스 및 Ar 가스의 공급을 계속한 상태에서, HF 가스의 공급을 정지하고, AFS(48)에의 변질을 정지시킨다. 이때, 변질된 AFS(48)는 적재대(17)의 온도 조절기(42)로부터의 열에 의해 승화되어, 챔버(16) 내로부터 배출되는데, 홈의 중앙부에 잔존하는 SiO2층(47)은 거의 AFS(48)로 변질되지 않은 한편, 코너부 SiO2층(49)은 거의 AFS(48)로 변질되어 있기 때문에, 결과로서 코너부 SiO2층(49)이 선택적으로 제거된다(제거 공정)(도 3f). 그 후, 본 방법을 종료한다.
도 3a 내지 도 3f의 기판 처리 방법에 의하면, 산화막 제거 처리가 실시된 웨이퍼(W)에 잔존하는 코너부 SiO2층(49)에 HF 가스의 분자를 흡착시키고, HF 가스의 분자가 흡착된 코너부 SiO2층(49)을 향해서 NH3 가스가 공급되어, 코너부 SiO2층(49), HF 가스 및 NH3 가스가 반응해서 AFS(48)가 생성되고, AFS(48)가 승화되어 제거된다. 산화막 제거 처리가 실시된 후에 웨이퍼(W)에 잔존하는 코너부 SiO2층(49)은, 산화막 제거 처리에 의해 구조가 성기게 되어 있기 때문에 표면적이 증가하여, 다량의 HF 가스의 분자가 흡착된다. 따라서, NH3 가스가 공급되면, 코너부 SiO2층(49)은 홈의 중앙부에 잔존하는 SiO2층(47)보다도 적극적으로 NH3 가스와 반응하여, 코너부 SiO2층(49)은 거의 AFS(48)로 변질된다. 그 결과, AFS(48)를 승화시킴으로써, 코너부 SiO2층(49)을 선택적으로 제거할 수 있고, 따라서, 홈에 있어서 평탄한 SiO2층(47)을 얻을 수 있다.
또한, 통상, 소정의 패턴의 홈을 매립하도록 형성된 SiO2층(47)에 산화막 제거 처리를 실시해서 평탄한 SiO2층(47)을 얻기 위해서는, 1회의 COR 공정을 실행하는 기간을 최대한 짧게 해서 HF 가스의 확산 정도의 차를 적게 하여 HF 가스가 도달하기 어려운 영역을 저감시키는 것도 생각할 수 있다. 그러나, 이 경우, 일정량의 SiO2층(47)을 제거하기 위해서, 기간이 최대한 짧아진 COR 공정을 수많이 반복할 필요가 있기 때문에, 스루풋이 저하된다는 문제가 있다. 이에 반해, 도 3a 내지 도 3f의 기판 처리 방법에서는, 1회의 산화막 제거 처리에서 SiO2층(47)을 크게 제거하고, 잔존하는 코너부 SiO2층(49)을 1회의 코너부 제거 처리에서 제거할 수 있기 때문에, 대폭 스루풋을 향상시킬 수 있다.
또한, 도 3a 내지 도 3f의 기판 처리 방법에서는, 코너부 SiO2층(49)에 HF 가스의 분자를 흡착시킨 후, 또한 코너부 SiO2층(49)을 향해서 NH3 가스를 공급하기 전에, 잉여의 HF 가스를 챔버(16) 내로부터 배출한다. 이에 의해, 홈의 중앙부에 잔존하는 SiO2층(47)에 과잉으로 HF 가스의 분자가 흡착되는 것을 방지할 수 있고, 따라서, 홈의 중앙부에 잔존하는 SiO2층(47)이 필요 이상으로 AFS(48)로 변질되어서 제거되어, 코너부 SiO2층(49)의 형상이 무너지는 것을 방지할 수 있다. 또한, 코너부 SiO2층(49)의 각 표면에도 과잉으로 HF 가스의 분자가 흡착되는 것을 방지할 수 있어, 코너부 SiO2층(49)의 각 표면은 대략 1층의 HF 가스의 분자에 의해 덮인다. 이에 의해, 코너부 SiO2층(49)의 각 표면을 미크로하게 관찰하면, 코너부 SiO2층(49)의 각 표면에서 미량의 AFS(48)가 발생하게 된다. 그 결과, 소위 사이즈 효과에 의해 AFS(48)의 승화에 필요한 시간을 극단적으로 짧게 할 수 있어, 보다 스루풋을 향상시킬 수 있다. 또한, 여기에서의 사이즈 효과란, 물질의 크기를 작게 해 나가면, 어떤 특정한 크기보다도 작아지면 물질의 성질(물성)이 바뀌는 효과이며, 예를 들어 통상의 금(Au)의 융점이 1064℃임에도 불구하고, 직경 2.4nm의 입자의 금은, 융점이 100℃ 가까이까지 저하되는 효과로서 알려져 있다. 사이즈 효과의 요인은, 물질을 구성하는 입자의 크기가 작아지면 1개의 입자에서의 원자나 분자의 표면적의 비율이 커져, 외적 작용 등의 영향을 받는 부분이 커지는 것에 있다.
또한, 도 3a 내지 도 3f의 기판 처리 방법에서는, 코너부 제거 처리에서 사용되는 가스의 종류가, 산화막 제거 처리에서 사용되는 가스의 종류와 동일하다. 따라서, 어느 처리든 에칭 장치(5)가 실행할 수 있고, 이것에 의해서도 스루풋을 더욱 향상시킬 수 있다. 또한, 산화막 제거 처리 및 코너부 제거 처리를 동일한 에칭 장치(5)에서 실행하는 경우, 에칭 장치(5)의 가스 공급계의 종류를 증가시킬 필요가 없기 때문에, 에칭 장치(5)의 구성이 복잡해지는 것을 방지할 수 있다.
상술한 도 3a 내지 도 3f의 기판 처리 방법에서의 코너부 제거 처리에서는, 흡착 공정, 배출 공정, 생성 공정 및 제거 공정의 어떤 경우든 챔버(16) 내에의 N2 가스 및 Ar 가스가 공급되었지만, 어느 공정에서든, N2 가스 및 Ar 가스의 한쪽만이 챔버(16) 내에 공급되어도 된다.
또한, 상술한 도 3a 내지 도 3f의 기판 처리 방법에서의 코너부 제거 처리에서는, 흡착 공정에서 챔버(16) 내에 HF 가스를 공급하고, 그 후, 배출 공정에서 잉여의 HF 가스를 챔버(16) 내로부터 배출하고, 또한 생성 공정에서 챔버(16) 내에 NH3 가스를 공급했지만, 가스의 공급 순서는 이것에 한정되지 않는다. 예를 들어, 먼저, 흡착 공정에서 챔버(16) 내에 NH3 가스를 공급해서 코너부 SiO2층(49) 등의 표면에 흡착시키고, 그 후, 배출 공정에서 잉여의 NH3 가스를 챔버(16) 내로부터 배출하고, 또한 생성 공정에서 챔버(16) 내에 HF 가스를 공급해서 코너부 SiO2층(49)을 AFS(48)로 변질시켜도 된다.
도 5a 내지 도 5f는, 본 실시 형태에 관한 기판 처리 방법의 변형예를 설명하기 위한 공정도이다. 도 5a 내지 도 5f의 기판 처리 방법도 기억부(45)로부터 호출된 처리 레시피를 프로세스 컨트롤러(43)가 실행함으로써 실현된다. 또한, 도 5a 내지 도 5f의 기판 처리 방법이 실시되는 웨이퍼(W)는, Si로 이루어지는 기초부(50)의 표면에 한 쌍의 질화규소(SiN)의 벽부(51)가 형성되고, 한 쌍의 벽부(51)에 의해 구성되는 홈의 저부에 게이트 산화막(52)이 형성되고, 또한 게이트 산화막(52)의 상방을 폴리실리콘막(53)이 홈의 내부에서 덮는 구조를 갖는다. 도 5a 내지 도 5f의 기판 처리 방법에서는 폴리실리콘막(53)을 모두 제거하는 것으로 한다. 또한, 도 5a 내지 도 5f의 기판 처리 방법도 에칭 장치(5)가 실행하는데, 사용되는 가스의 종류가 도 3a 내지 도 3f의 기판 처리 방법과 상이하다.
도 5a 내지 도 5f의 기판 처리 방법에서는, 최초로 폴리실리콘막 제거 처리(제1 에칭 공정)를 실행한다. 예를 들어, 웨이퍼(W)가 에칭 장치(5)에 반송되어 적재대(17)에 적재되면, 먼저 COR 공정을 실행한다. 구체적으로는, 웨이퍼(W)의 온도를 70℃ 내지 120℃의 범위의 일정 온도로 유지한 채, 챔버(16) 내의 압력을 대기압보다도 낮은 소정의 진공도로 감압하고, 또한 챔버(16) 내에 Ar 가스 및 NH3 가스를 공급한 후, F2 가스를 공급한다(도 5a). 이때, 폴리실리콘막(53)이 NH3 가스나 F2 가스와 반응해서 AFS(48)로 변질되는데(도 5b), 이 F2 가스도 HF 가스와 마찬가지로 반응성이 높아, 가스가 확산하기 어려운 장소, 예를 들어 벽부(51)에 의해 구성된 홈의 코너부에 도달하기 전에 NH3 가스나 폴리실리콘막(53)과 화학 반응을 일으키기 때문에, 홈의 코너부의 폴리실리콘막(이하, 「코너부 폴리실리콘막」이라고 함)(54)은 AFS(48)로 변질되지 않는다.
계속해서, PHT 공정을 실행한다. 구체적으로는, 웨이퍼(W)의 온도를 COR 공정과 동일한 온도로 유지한 채, 챔버(16) 내에의 F2 가스와 NH3 가스의 공급을 정지한다. 이에 의해, 폴리실리콘막(53)의 AFS(48)에의 변질은 정지하고, 생성된 AFS(48)는 열에 의해 승화되어, 챔버(16) 내로부터 배출된다. 그 결과, 폴리실리콘막 제거 처리에 의해, 대부분의 폴리실리콘막(53)이 제거되지만, AFS(48)로 변질되지 않은 코너부 폴리실리콘막(54)은 승화되지 않고 잔존한다.
계속해서, 코너부 폴리실리콘막(54)의 제거 처리(제2 에칭 공정)를 실행한다. 코너부 폴리실리콘막(54)의 제거 처리에서도, ALE 공정을 사용한다. 구체적으로는, 웨이퍼(W)의 온도를 폴리실리콘막 제거 처리와 동일한 온도로 유지한 채, COR 공정에서 변질된 AFS(48)를 PHT 공정에서 완전히 승화시킨 후, 먼저, 챔버(16) 내에 N2 가스 및 Ar 가스를 공급하고, 또한 소정의 기간에 한하여, 챔버(16) 내에 F2 가스(제1 처리 가스)를 공급한다(도 5c). 이때, 챔버(16) 내에는 NH3 가스가 존재하지 않기 때문에, F2 가스는 잔존하는 코너부 폴리실리콘막(54)과 반응하지 않고 코너부 폴리실리콘막(54)의 표면에 도달하여, 코너부 폴리실리콘막(54)의 표면에는 F2 가스의 분자가 흡착된다(흡착 공정)(도 5d).
계속해서, 챔버(16) 내에의 N2 가스 및 Ar 가스의 공급을 계속한 채, F2 가스의 공급을 정지하고, 또한 적극적으로 TMP(19)를 가동시킴으로써, 코너부 폴리실리콘막(54) 등의 표면에 흡착되지 않은 잉여의 F2 가스를 챔버(16) 내로부터 배출한다(배출 공정).
그런데, 도 5a 내지 도 5f의 기판 처리 방법에서도, 도 3a 내지 도 3f의 기판 처리 방법과 마찬가지로, COR 공정에서는, 코너부 폴리실리콘막(54)에 전혀 F2 가스가 도달하지 않는 것이 아니라, 미량의 F2 가스가 도달한다. 따라서, 코너부 폴리실리콘막(54)의 극히 일부가 미량의 AFS(48)로 변질되고, 계속되는 PHT 공정에서 코너부 폴리실리콘막(54)에 포함되는 미량의 AFS(48)가 승화한다. 그 결과, 코너부 폴리실리콘막(54)의 구조는 성기게 되어, 코너부 SiO2층(49)과 마찬가지로, 코너부 폴리실리콘막(54)의 표면에는 미소한 오목부가 수많이 존재하고, 또한 내부에 미소한 공극이 수많이 존재한다. 그리고, 코너부 폴리실리콘막(54)에 F2 가스의 분자가 흡착될 때, 코너부 폴리실리콘막(54)의 미소한 오목부나 미소한 공극의 표면에 F2 가스의 분자가 흡착된다. 이에 의해, 코너부 폴리실리콘막(54)의 각 표면에 흡착되는 F2 가스의 분자 수는 매우 많아진다. 또한, 상술한 바와 같이, 잉여의 F2 가스가 챔버(16) 내로부터 배출되기 때문에, 코너부 폴리실리콘막(54)의 각 표면에 과잉으로 F2 가스의 분자가 흡착되는 것을 방지할 수 있고, 결과로서 코너부 폴리실리콘막(54)의 각 표면은 대략 1층의 F2 가스의 분자에 의해 덮인다.
계속해서, 챔버(16) 내에의 N2 가스 및 Ar 가스의 공급을 계속한 채, 소정의 기간에 한하여, 챔버(16) 내에 NH3 가스(제2 처리 가스)를 공급한다. 챔버(16) 내에 NH3 가스는 코너부 폴리실리콘막(54)의 표면에 도달하는데, 상술한 바와 같이, 코너부 폴리실리콘막(54)의 각 표면에는 매우 많은 수의 F2 가스의 분자가 흡착되어 있기 때문에, 코너부 폴리실리콘막(54)은 적극적으로 F2 가스나 NH3 가스와 반응하여, 코너부 폴리실리콘막(54)은 거의 AFS(48)로 변질되어, AFS(48)가 생성된다(생성 공정)(도 5e).
계속해서, 챔버(16) 내에의 N2 가스 및 Ar 가스의 공급을 계속한 채, F2 가스의 공급을 정지하고, AFS(48)에의 변질을 정지시킨다. 이때, 변질된 AFS(48)는 적재대(17)의 온도 조절기(42)로부터의 열에 의해 승화되어, 챔버(16) 내로부터 배출되는데, 코너부 폴리실리콘막(54)은 거의 AFS(48)로 변질되어 있기 때문에, 결과로서 코너부 폴리실리콘막(54)을 선택적으로 제거할 수 있다(제거 공정)(도 5f). 그 결과, 홈에 있어서 벽부(51)에 의해 구성된 홈으로부터 폴리실리콘막(53)을 완전히 제거할 수 있고, 이로써, 홈의 저부에 게이트 산화막(52)을 노출시킬 수 있다. 그 후, 본 방법을 종료한다.
상술한 도 5a 내지 도 5f의 기판 처리 방법의 변형예에서의 코너부 제거 처리에서는, 흡착 공정에서 챔버(16) 내에 F2 가스를 공급하고, 그 후, 배출 공정에서 잉여의 F2 가스를 챔버(16) 내로부터 배출하고, 또한 생성 공정에서 챔버(16) 내에 NH3 가스를 공급했지만, 가스의 공급 순서는 이것에 한정되지 않는다. 예를 들어, 먼저, 흡착 공정에서 챔버(16) 내에 NH3 가스를 공급해서 코너부 폴리실리콘막(54) 등의 표면에 흡착시키고, 그 후, 배출 공정에서 잉여의 NH3 가스를 챔버(16) 내로부터 배출하고, 또한 생성 공정에서 챔버(16) 내에 F2 가스를 공급해서 코너부 폴리실리콘막(54)을 AFS(48)로 변질시켜도 된다.
이상, 본 발명의 실시 형태에 대해서 설명했지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니다. 예를 들어, 도 3a 내지 도 3f 및 도 5a 내지 도 5f의 기판 처리 방법에서는, COR 공정, PHT 공정 및 ALE 공정이 1회씩 실행되었지만, 각 공정의 실시 횟수는 1회에 한정되지 않는다. 구체적으로는, COR 공정 및 PHT 공정을 복수회 반복할 경우, COR 공정, PHT 공정 및 웨이퍼(W)를 냉각하는 CST(Cooling Storage) 공정을 조합하여, 해당 조합을 복수회 반복해서 실행한 후, ALE 공정을 1회 실행하거나, ALE 공정 및 PHT 공정을 1회씩 실행하거나, 또는, COR 공정, ALE 공정 및 PHT 공정을 1회씩 실행해도 된다. 또한, COR 공정에서 AFS(48)가 거의 발생하지 않을 경우, 기판 처리 방법에서, PHT 공정을 생략하고 COR 공정 및 ALE 공정을 1회씩 실행하기만 해도 되고, 또는, COR 공정 및 ALE 공정을 1회씩 실행한 후에 PHT 공정을 1회만 실행해도 된다.
또한, 도 3a 내지 도 3f 및 도 5a 내지 도 5f의 기판 처리 방법에서는, 제1 에칭 공정에서 화학 반응을 주로 하는 에칭(COR 공정, PHT 공정)을 이용했지만, 제1 에칭 공정에서는 건식 에칭을 이용할 수 있으면 되고, 예를 들어 플라스마 에칭을 이용해도 된다.
또한, 도 3a 내지 도 3f 및 도 5a 내지 도 5f의 기판 처리 방법에서는, ALE 공정을 사용해서 SiO2나 실리콘으로 이루어지고, 또한 홈의 코너부에 잔존하는 층(코너부 SiO2층(49)이나 코너부 폴리실리콘막(54))을 제거했지만, 마찬가지로, ALE 공정을 사용해서 SiN으로 이루어지고, 또한 홈의 코너부에 잔존하는 층을 제거해도 된다. 이 경우도, 홈의 코너부에 잔존하는, SiN으로 이루어지는 층을 선택적으로 제거할 수 있다.
또한, 본 발명의 목적은, 예를 들어 상술한 본 실시 형태의 기능을 실현하는 소프트웨어의 프로그램 코드를 기록한 기억 매체를, 프로세스 컨트롤러(43)에 공급하고, 프로세스 컨트롤러(43)가 기억 매체에 저장된 프로그램 코드를 판독해서 실행함으로써도 달성된다.
이 경우, 기억 매체로부터 판독된 프로그램 코드 자체가 상술한 본 실시 형태의 기능을 실현하게 되고, 그 프로그램 코드 및 해당 프로그램 코드를 기억한 기억 매체는 본 발명을 구성하게 된다.
실시예
다음으로 본 발명의 실시예에 대해서 설명한다.
먼저, 실리콘으로 이루어지는 기초부의 표면에 형성된 폴리실리콘막(46)의 소정의 패턴의 홈을 매립하도록 SiO2층(47)이 형성된 구조를 갖는 테스트용 웨이퍼(W)를 비교예로서 준비하여, 당해 웨이퍼(W)를 에칭 장치(5)에 반송하고, 에칭 장치(5)에서 도 3a 내지 도 3f의 기판 처리 방법에서의 산화막 제거 처리를 실행한 후, 웨이퍼(W)를 기판 처리 시스템(1)으로부터 취출하여, 웨이퍼(W)의 표면을 SEM으로 확인했다(도 6a).
계속해서, 비교예 1과 동일한 웨이퍼(W)를 실시예 1로서 준비하여, 에칭 장치(5)에서 도 3a 내지 도 3f의 기판 처리 방법에서의 산화막 제거 처리 및 코너부 제거 처리를 당해 웨이퍼(W)에 실시한 후, 웨이퍼(W)를 기판 처리 시스템(1)으로부터 취출하여, 웨이퍼(W)의 표면을 SEM으로 확인했다(도 6b). 실시예 1의 코너부 제거 처리에서는 적재대(17)의 온도 조절기(42)에 의해 웨이퍼(W)의 온도가 100℃로 유지되었다.
계속해서, 비교예 1과 동일한 웨이퍼(W)를 실시예 2로서 준비하여, 에칭 장치(5)에서 도 3a 내지 도 3f의 기판 처리 방법에서의 산화막 제거 처리 및 코너부 제거 처리를 당해 웨이퍼(W)에 실시한 후, 웨이퍼(W)를 기판 처리 시스템(1)으로부터 취출하여, 웨이퍼(W)의 표면을 SEM으로 확인했다(도 6c). 실시예 2의 코너부 제거 처리에서는 웨이퍼(W)의 온도가 80℃로 유지되었다.
계속해서, 비교예 1과 동일한 웨이퍼(W)를 실시예 3으로서 준비하여, 에칭 장치(5)에서 도 3a 내지 도 3f의 기판 처리 방법에서의 산화막 제거 처리 및 코너부 제거 처리를 당해 웨이퍼(W)에 실시한 후, 웨이퍼(W)를 기판 처리 시스템(1)으로부터 취출하여, 웨이퍼(W)의 표면을 SEM으로 확인했다(도 6d). 실시예 3의 코너부 제거 처리에서는 웨이퍼(W)의 온도가 60℃로 유지되었다.
비교예 1 및 실시예 1 내지 3의 SEM의 확인 결과로부터, 비교예 1에서는 코너부 SiO2층(49)이 제거되지 않은 것이 확인된 한편, 실시예 1, 2에서는 코너부 SiO2층(49)이 제거되고, 특히, 실시예 2에서는 코너부 SiO2층(49)이 거의 잔존하지 않는 것이 확인되었다. 따라서, 코너부 SiO2층(49)의 제거에 ALE 공정을 이용하는 코너부 제거 처리가 매우 유효한 것을 알았다.
또한, 상술한 바와 같이, 실시예 1, 2에서는 코너부 SiO2층(49)이 제거된 것이 확인된 한편, 실시예 3에서는 코너부에 AFS(48)가 잔존하고 있는 것이 확인되었다. 이것은, 실시예 3의 코너부 제거 처리에서의 웨이퍼(W)의 온도가 60℃로 낮아, 코너부 제거 처리에서 코너부 SiO2층(49)으로부터 변질된 AFS(48)가 충분히 승화하지 않았기 때문이라고 추정되었다.
이상에서, ALE 공정을 이용하는 코너부 제거 처리에서는, 코너부 SiO2층(49)을 제거하기 위해서, 웨이퍼(W)의 온도를 70℃ 내지 120℃의 사이로 유지하는 것이 좋고, 바람직하게는 80℃ 내지 100℃의 사이, 나아가 100℃에 가까운 온도로 유지하는 것이 좋은 것을 알았다.
본 출원은, 2015년 11월 5일에 출원된 일본 출원 제2015-217701호에 기초하는 우선권을 주장하는 것이며, 당해 일본 출원에 기재된 전체 내용을 본 출원에 원용한다.
W : 웨이퍼 1 : 기판 처리 시스템
5 : 에칭 장치 17 : 적재대
16 : 챔버 42 : 온도 조절기
43 : 프로세스 컨트롤러 47 : SiO2층
48 : AFS 49 : 코너부 SiO2층
53 : 폴리실리콘막 54 : 코너부 폴리실리콘막
55 : SiN층 56 : 코너부 SiN층

Claims (10)

  1. 기판의 표면에 형성된 피처리 막을 적어도 부분적으로 제거하는 기판 처리 방법이며,
    상기 피처리 막에 제1 에칭을 실시하는 제1 에칭 공정과,
    상기 제1 에칭이 실시된 피처리 막에 제2 에칭을 실시하는 제2 에칭 공정을 포함하고,
    상기 제1 에칭 공정에서는,
    우선, 제2 처리 가스를 상기 피처리 막을 향해서 공급하고, 상기 제2 처리 가스를 상기 피처리 막을 향해서 계속 공급하면서 제1 처리 가스를 상기 피처리 막을 향해 공급하고, 상기 피처리 막을 상기 제1 처리 가스와 상기 제2 처리 가스를 포함하는 혼합 가스에 노출시키는 것으로 반응 생성물로 변질시키고, 또한 상기 반응 생성물을 승화시키고,
    상기 제2 에칭 공정은,
    상기 제1 에칭이 실시된 피처리 막에 상기 제1 처리 가스의 분자를 흡착시키는 흡착 공정과,
    잉여의 상기 제1 처리 가스를 배출하는 배출 공정과,
    상기 제1 처리 가스의 분자가 흡착된 피처리 막을 향해서 상기 제2 처리 가스를 공급해서 상기 피처리 막, 상기 제1 처리 가스 및 상기 제2 처리 가스를 반응시켜 제1 생성물을 생성하는 생성 공정과,
    상기 생성된 제1 생성물을 승화시켜 제거하는 제1 제거 공정을 포함하고,
    상기 제2 에칭 공정은 ALE 공정이며,
    상기 ALE 공정에서는 상기 피처리막을 완전히 제거하지 않고, 일부를 잔류시키는 것을 특징으로 하는 기판 처리 방법.
  2. 제1항에 있어서,
    상기 제1 에칭 공정은, 상기 피처리 막을 제2 생성물로 변질시키는 반응 공정과, 상기 제2 생성물을 승화시켜 제거하는 제2 제거 공정을 포함하는 기판 처리 방법.
  3. 제1항에 있어서,
    상기 제1 에칭 공정을 복수회 반복해서 실행한 후, 상기 제2 에칭 공정을 실행하는 기판 처리 방법.
  4. 제1항에 있어서,
    상기 피처리 막은 상기 기판의 표면에 형성된 홈의 내부에 형성되는 기판 처리 방법.
  5. 제1항에 있어서,
    상기 제1 처리 가스는 할로겐계 가스이며, 상기 제2 처리 가스는 염기계 가스이며, 상기 피처리 막은 실리콘계 막인 기판 처리 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제2 에칭 공정에서 상기 기판의 온도는 70℃ 내지 120℃의 사이로 유지되는 기판 처리 방법.
  7. 표면에 피처리 막이 형성된 기판을 적재하는 적재대와,
    상기 적재대를 수용하는 처리실과,
    상기 처리실의 내부에 제1 처리 가스 및 제2 처리 가스를 공급하는 처리 가스 공급부와,
    상기 처리 가스 공급부의 동작을 제어하는 제어부를 포함하고,
    상기 제어부는, 상기 적재대에 상기 기판이 적재될 때, 상기 피처리 막에 제1 에칭을 실시하는 제1 에칭 공정과, 상기 제1 에칭이 실시된 피처리 막에 제2 에칭을 실시하는 제2 에칭 공정을 실행하고,
    상기 제어부는, 상기 제1 에칭 공정에서, 상기 제2 처리 가스를 상기 피처리막을 향해서 공급하고, 상기 제2 처리 가스를 상기 피처리 막을 향해서 계속 공급하면서, 상기 제1 처리 가스를 상기 피처리 막을 향해서 공급하여 상기 피처리 막을 상기 제1 처리 가스와 상기 제2 처리 가스를 포함하는 혼합 가스에 노출시킴으로써 반응 생성물에 변질시키고, 또한 상기 반응 생성물을 승화시키고,
    상기 제어부는, 상기 제2 에칭 공정에서, 상기 제1 에칭이 실시된 피처리 막에 제1 처리 가스의 분자를 흡착시키고, 잉여의 상기 제1 처리 가스를 배출시키고, 또한 상기 제1 처리 가스의 분자가 흡착된 피처리 막을 향해서 제2 처리 가스를 공급하여, 상기 피처리 막, 상기 제1 처리 가스 및 상기 제2 처리 가스를 반응시켜서 생성물을 생성하고,
    상기 제2 에칭 공정은 ALE 공정이며,
    상기 ALE 공정에서는 상기 피처리막을 완전히 제거하지 않고, 일부를 잔류시키는 것을 특징으로 하는 기판 처리 장치.
  8. 제7항에 있어서,
    상기 적재대에 적재된 기판의 온도를 조절하는 온도 조절부를 더 포함하고,
    상기 제어부는, 상기 제2 에칭 공정에서, 상기 온도 조절부의 동작을 제어함으로써, 상기 생성된 생성물을 승화시켜 제거하는 기판 처리 장치.
  9. 제1항 내지 제5항 중 어느 한 항에 있어서,
    제1 에칭 공정에서는 홈을 매립하도록 형성된 피처리 막 중 상기 홈의 코너부에 있어서 잔존하는 피처리 막의 구조가 성기게 되는 것을 특징으로하는 기판 처리 방법.
  10. 삭제
KR1020187011703A 2015-11-05 2016-10-14 기판 처리 방법 및 기판 처리 장치 KR102159869B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2015-217701 2015-11-05
JP2015217701A JP6643045B2 (ja) 2015-11-05 2015-11-05 基板処理方法及び基板処理装置
PCT/JP2016/081190 WO2017077876A1 (ja) 2015-11-05 2016-10-14 基板処理方法及び基板処理装置

Publications (2)

Publication Number Publication Date
KR20180054841A KR20180054841A (ko) 2018-05-24
KR102159869B1 true KR102159869B1 (ko) 2020-09-24

Family

ID=58662403

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020187011703A KR102159869B1 (ko) 2015-11-05 2016-10-14 기판 처리 방법 및 기판 처리 장치

Country Status (6)

Country Link
US (1) US10629446B2 (ko)
JP (1) JP6643045B2 (ko)
KR (1) KR102159869B1 (ko)
CN (1) CN108352309B (ko)
TW (1) TWI692806B (ko)
WO (1) WO2017077876A1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6308637B1 (ja) 2017-05-08 2018-04-11 国立大学法人福井大学 特徴量を用いた３次元計測方法およびその装置
JP7113681B2 (ja) * 2018-06-28 2022-08-05 株式会社日立ハイテク エッチング処理方法およびエッチング処理装置
JP7137976B2 (ja) * 2018-07-04 2022-09-15 東京エレクトロン株式会社 基板処理方法及び基板処理装置
JP7138529B2 (ja) * 2018-09-28 2022-09-16 東京エレクトロン株式会社 エッチング方法
JP7415594B2 (ja) * 2020-01-24 2024-01-17 東京エレクトロン株式会社 基板処理方法及び基板処理装置
JP7550534B2 (ja) * 2020-05-15 2024-09-13 東京エレクトロン株式会社 エッチング方法およびエッチング装置
JP2022148452A (ja) * 2021-03-24 2022-10-06 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法および処理液
JP7529902B2 (ja) 2021-04-08 2024-08-06 東京エレクトロン株式会社 エッチング方法及びプラズマ処理システム

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004128382A (ja) * 2002-10-07 2004-04-22 Tokyo Electron Ltd 処理方法及び処理装置
JP4933789B2 (ja) * 2006-02-13 2012-05-16 東京エレクトロン株式会社 基板処理装置、基板処理方法及び記憶媒体
JP2007266455A (ja) 2006-03-29 2007-10-11 Tokyo Electron Ltd 基板処理装置、基板処理方法及び記憶媒体
US7416989B1 (en) * 2006-06-30 2008-08-26 Novellus Systems, Inc. Adsorption based material removal process
JP5084250B2 (ja) 2006-12-26 2012-11-28 東京エレクトロン株式会社 ガス処理装置およびガス処理方法ならびに記憶媒体
JP4968861B2 (ja) * 2009-03-19 2012-07-04 東京エレクトロン株式会社 基板のエッチング方法及びシステム
KR101882531B1 (ko) * 2010-08-03 2018-07-26 도쿄엘렉트론가부시키가이샤 기판 처리 방법 및 기판 처리 장치

Also Published As

Publication number Publication date
CN108352309B (zh) 2022-06-24
KR20180054841A (ko) 2018-05-24
TWI692806B (zh) 2020-05-01
TW201727728A (zh) 2017-08-01
US20180330962A1 (en) 2018-11-15
CN108352309A (zh) 2018-07-31
US10629446B2 (en) 2020-04-21
JP6643045B2 (ja) 2020-02-12
JP2017092144A (ja) 2017-05-25
WO2017077876A1 (ja) 2017-05-11

Similar Documents

Publication Publication Date Title
KR102159869B1 (ko) 기판 처리 방법 및 기판 처리 장치
KR101840923B1 (ko) 기판 처리 방법 및 기판 처리 장치
KR102030232B1 (ko) 기판 처리 방법 및 기판 처리 장치
JP5084250B2 (ja) ガス処理装置およびガス処理方法ならびに記憶媒体
JP5374039B2 (ja) 基板処理方法、基板処理装置及び記憶媒体
TWI648791B (zh) Etching method
KR101100466B1 (ko) 기판 처리 장치
KR101882531B1 (ko) 기판 처리 방법 및 기판 처리 장치
JP5881612B2 (ja) 半導体装置の製造方法および製造装置
KR101715460B1 (ko) 가스 처리 방법
KR20180116327A (ko) 기판 처리 방법
KR101725711B1 (ko) 에칭 방법 및 기록 매체
US10622205B2 (en) Substrate processing method and substrate processing apparatus
KR101389187B1 (ko) 에칭 방법, 에칭 시스템 및 에칭 장치
JP2017157660A (ja) 半導体装置の製造方法および基板処理装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right