KR102156690B1 - Electronic component mounting device and mounting method, and method for manufacturing package component - Google Patents

Electronic component mounting device and mounting method, and method for manufacturing package component Download PDF

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Abstract

[과제] 실장 영역마다 위치 검출용 마크 등이 형성되어 있지 않은 지지 기판에, 전자 부품을 정밀도 좋게 또한 효율적으로 실장하는 실장 장치를 제공한다.
[해결수단] 실시형태의 실장 장치(1)는, 복수의 실장 영역을 갖는 지지 기판(W)이 배치된 스테이지(21)를 이동시키는 스테이지부(20)와, 복수의 실장 툴(43a, 43b)을 갖는 제1 및 제2 실장 헤드(43)를 이동시키는 실장부(40)와, 지지 기판(W)의 전체 위치를 인식하는 제1 인식부와, 실장 툴(43a, 43b)에 유지된 전자 부품의 위치를 인식하는 제2 인식부를 구비하고, 스테이지(21)와 제1 및 제2 실장 헤드(43)의 이동은, 지지 기판(W) 및 전자 부품의 위치 데이터, 스테이지 및 툴의 보정 데이터에 기초하여, 실장 영역의 열을 X 방향으로 설정된 실장 라인 상에 배치하고, 복수의 실장 영역에 전자 부품을 제1 및 제2 실장 헤드(43)로 분담하여 실장하도록 제어된다.[Problem] There is provided a mounting apparatus that accurately and efficiently mounts electronic components on a supporting substrate on which a mark for position detection or the like is not formed for each mounting region.
[Solution means] The mounting apparatus 1 of the embodiment includes a stage portion 20 for moving a stage 21 on which a support substrate W having a plurality of mounting regions is disposed, and a plurality of mounting tools 43a, 43b ), a mounting portion 40 for moving the first and second mounting heads 43, a first recognition portion for recognizing the entire position of the support substrate W, and held in the mounting tools 43a, 43b. Equipped with a second recognition unit that recognizes the position of the electronic component, the movement of the stage 21 and the first and second mounting heads 43, the support substrate (W) and position data of the electronic component, correction of the stage and tool Based on the data, a row of the mounting area is arranged on a mounting line set in the X direction, and electronic components are divided into the first and second mounting heads 43 to be mounted in a plurality of mounting areas.

Description

전자 부품의 실장 장치와 실장 방법 및 패키지 부품의 제조 방법{ELECTRONIC COMPONENT MOUNTING DEVICE AND MOUNTING METHOD, AND METHOD FOR MANUFACTURING PACKAGE COMPONENT}Electronic component mounting device, mounting method, and manufacturing method of package components {ELECTRONIC COMPONENT MOUNTING DEVICE AND MOUNTING METHOD, AND METHOD FOR MANUFACTURING PACKAGE COMPONENT}

본 발명의 실시형태는 전자 부품의 실장 장치와 실장 방법 및 패키지 부품의 제조 방법에 관한 것이다.Embodiments of the present invention relate to an electronic component mounting apparatus, a mounting method, and a manufacturing method of a package component.

종래부터 CSP(Chip Size Package)나 BGA(Ball Grid Array) 등과 같이, 인터포저 기판(중계용 기판)을 이용하여 행해지는 반도체 패키지의 제조 프로세스가 알려져 있다. 이와는 별도로, 인터포저 기판을 이용하지 않고서 반도체 칩마다 분할하지 않고서 웨이퍼 상태 그대로 패키지화하는 웨이퍼 레벨 패키지(Wafer Level Package: WLP)라고 불리는 제조 프로세스가 알려져 있다. WLP는, 인터포저 기판을 사용하지 않는 만큼 반도체 패키지의 박형화나 제조 비용을 저감할 수 있다고 하는 이점을 갖는다.BACKGROUND ART Conventionally, a process for manufacturing a semiconductor package performed using an interposer substrate (relay substrate), such as a CSP (Chip Size Package) or a BGA (Ball Grid Array), has been known. Separately, a manufacturing process called a wafer level package (WLP) is known in which an interposer substrate is not used, and a wafer is packaged as it is without being divided for each semiconductor chip. WLP has the advantage of being able to reduce the thickness and manufacturing cost of a semiconductor package by not using an interposer substrate.

WLP에서는, 반도체 칩의 전극 패드가 형성되어 있는 면 위의 영역을 비어져 나오지 않게 반도체 칩 상에 반도체 패키지의 I/O 단자를 포함하는 재배선층을 형성하는, 팬인-웨이퍼 레벨 패키지(fan in-WLP: FI-WLP)가 알려져 있다. 또한, 최근에는 반도체 칩의 영역을 비어져 나와 반도체 패키지의 I/O 단자를 포함하는 재배선층을 형성하는 팬아웃-웨이퍼 레벨 패키지(fan out-WLP: FO-WLP)도 제안되어 있다. FO-WLP는, 하나의 패키지 내에 RAM, 플래시 메모리, CPU 등의 반도체 칩이나 다이오드, 콘덴서 등의 복수 종류의 전자 부품을 탑재한 멀티 칩 패키지(Multi Chip Package: MCP)에도 적용 가능하기 때문에 주목을 받고 있다.In the WLP, a fan-in-wafer level package, in which a redistribution layer including an I/O terminal of a semiconductor package is formed on a semiconductor chip so as not to protrude from a region on a surface on which the electrode pad of the semiconductor chip is formed. WLP: FI-WLP) is known. In addition, recently, a fan out-wafer level package (FO-WLP) has also been proposed in which a region of a semiconductor chip is protruded to form a redistribution layer including an I/O terminal of a semiconductor package. FO-WLP draws attention because it can be applied to a multi-chip package (MCP) in which semiconductor chips such as RAM, flash memory, CPU, etc., or a plurality of electronic components such as diodes and capacitors are mounted in one package. Receiving.

여기서, MCP란 상술한 것과 같이 하나의 패키지 내에 복수 종류의 전자 부품을 탑재한 것이다. 이러한 MCP에서는, 동일 패키지에 탑재하는 전자 부품 개개의 실장 위치의 어긋남이 그 패키지의 전기적 특성에 서로 영향을 미치게 하기 때문에, 각각의 전자 부품의 실장에 높은 위치 정밀도가 요구되고 있다. 상술한 인터포저 기판을 이용하여 행해지는 반도체 패키지의 제조 프로세스에서는, 인터포저 기판 상의 각 실장 영역에 위치 인식용의 얼라인먼트 마크가 마련되어 있기 때문에, 실장 영역마다 얼라인먼트 마크를 인식하여 전자 부품을 실장 영역에 위치 결정하여 실장하는 방식(이하, 로컬 인식 방식이라고 부른다)을 적용함으로써, 높은 위치 정밀도에 의한 실장을 실현하고 있다.Here, as described above, the MCP is one in which a plurality of types of electronic components are mounted in one package. In such an MCP, since the displacement of the mounting positions of individual electronic components mounted on the same package affects the electrical characteristics of the package, high positioning accuracy is required for mounting each electronic component. In the semiconductor package manufacturing process performed using the interposer substrate described above, since alignment marks for position recognition are provided in each mounting area on the interposer substrate, the alignment mark is recognized for each mounting area and the electronic component is placed in the mounting area. By applying a method of positioning and mounting (hereinafter, referred to as a local recognition method), mounting with high positional accuracy is realized.

FO-WLP의 제조 프로세스에서는, 우선 지지 기판 상에 복수의 반도체 칩을 간격을 둔 상태로 행렬형으로 실장하고, 그 후 반도체 칩 사이의 간극을 수지로 밀봉하여 복수의 반도체 칩을 일체화함으로써, 마치 반도체 제조 프로세스에서 형성되는 웨이퍼와 같이 성형된 의사(擬似) 웨이퍼를 형성한다. 이 의사 웨이퍼 상에, I/O 단자를 설치하기 위한 재배선층을 형성한다. 복수의 반도체 칩을 수지 밀봉하여 일체화한 후에는 지지 기판은 벗겨져 제거된다. 그러나, FO-WLP로 MCP를 제조하고자 한 경우, 지지 기판 상에는 반도체 칩을 실장하는 실장 영역마다 위치 인식에 이용할 수 있는 화상 인식 가능한 패턴이 존재하지 않기 때문에, 인터포저 기판에 대하여 행해지고 있었던 로컬 인식 방식을 적용하는 것은 실용적이지 못하다.In the FO-WLP manufacturing process, first, a plurality of semiconductor chips are mounted in a matrix with spaced apart on a support substrate, and then the gaps between the semiconductor chips are sealed with resin to integrate the plurality of semiconductor chips. A pseudo wafer shaped like a wafer formed in a semiconductor manufacturing process is formed. On this pseudo wafer, a rewiring layer for providing an I/O terminal is formed. After the plurality of semiconductor chips are resin-sealed and integrated, the supporting substrate is peeled off and removed. However, in the case of attempting to manufacture an MCP with FO-WLP, there is no image recognizable pattern that can be used for position recognition in each mounting area where the semiconductor chip is mounted on the support substrate, so the local recognition method used for the interposer substrate It is impractical to apply.

로컬 인식을 할 수 없는 경우, 지지 기판의 외형 위치나 기판 전체의 위치를 나타내는 얼라인먼트 마크를 인식함으로써 지지 기판의 전체 위치를 인식하고, 이 지지 기판의 전체 위치에 의존하여 지지 기판 상의 각 실장 영역에 반도체 칩을 실장하는 방식(이하, 글로벌 인식 방식이라고 부른다)을 적용하게 된다. 또한, MCP에서의 반도체 칩의 실장 위치 어긋남은, 예컨대 표준적인 전극 패드의 직경(20 ㎛)과 형성 피치(35 ㎛)를 갖는 반도체 칩을 생각한 경우, 반도체 칩의 단자와 재배선층에 의해 형성되는 단자와의 접촉 면적의 확보나 인접하는 단자와의 접촉을 피함에 있어서 ±7 ㎛ 이하로 억제할 것이 요구된다.When local recognition is not possible, the entire position of the support substrate is recognized by recognizing the external position of the support substrate or the alignment mark indicating the position of the entire substrate, and depending on the overall position of the support substrate, each mounting area on the support substrate is A method of mounting a semiconductor chip (hereinafter referred to as a global recognition method) is applied. In addition, the displacement of the mounting position of the semiconductor chip in the MCP, for example, when considering a semiconductor chip having a standard electrode pad diameter (20 μm) and a formation pitch (35 μm), is formed by the terminal of the semiconductor chip and the redistribution layer. In order to secure a contact area with a terminal or avoid contact with an adjacent terminal, it is required to be kept within ±7 µm.

그러나, 인터포저 기판 등의 실장 영역마다 얼라인먼트 마크를 갖는 기판에 반도체 칩을 실장하기 위한 실장 장치를, 글로벌 인식 방식의 설정을 실시하여, FO-WLP의 제조 프로세스에 그대로 이용해 본 바, 실장 정밀도에 ±7 ㎛를 넘는 실장 오차가 생겨 버려, 실장 영역마다 얼라인먼트 마크가 마련되어 있지 않은 지지 기판에 정밀도 좋게 반도체 칩을 실장할 수는 없었다. 이 때문에, 글로벌 인식 방식을 적용한 FO-WLP의 제조 프로세스에 있어서, ±7 ㎛ 이하의 위치 정밀도로 반도체 칩을 실장할 수 있는 실장 장치는 존재하지 않았다.However, a mounting device for mounting a semiconductor chip on a substrate having an alignment mark for each mounting area such as an interposer substrate was set in a global recognition method and used as it is in the manufacturing process of FO-WLP. A mounting error of more than ±7 µm occurred, and a semiconductor chip could not be accurately mounted on a support substrate in which an alignment mark was not provided for each mounting region. For this reason, in the manufacturing process of the FO-WLP to which the global recognition method was applied, there was no mounting device capable of mounting a semiconductor chip with a positional accuracy of ±7 µm or less.

실장 정밀도를 향상시킬 뿐이라면, FO-WLP의 제조 프로세스에 이용하는 지지 기판에, 각 실장 영역에 대응시켜 얼라인먼트 마크를 미리 마련해 두고서 로컬 인식 방식을 적용하는 것을 생각할 수 있다. 그러나, FO-WLP의 지지 기판은, 의사 웨이퍼를 형성한 후에 의사 웨이퍼로부터 벗겨져 제거되는 것으로, 제품으로서는 이용되지 않는다. 이러한 지지 기판을 위해서 마크를 형성하는 설비 및 공정을 두는 것은 설비 비용, 설비의 설치 스페이스, 공정수 등의 증가를 초래할 뿐만 아니라, 실장 공정에서도 반도체 칩을 실장할 때마다 로컬 마크를 인식하는 동작이 필요하게 되어 하나의 반도체 칩의 실장 공정 시간도 증가한다. 이러한 점에서, 로컬 인식 방식의 적용은 반도체 패키지의 제조 비용을 증가시켜 WLP의 이점을 해치게 된다.If only improving the mounting accuracy, it is conceivable to apply a local recognition method by providing an alignment mark in advance corresponding to each mounting area on a support substrate used in the manufacturing process of FO-WLP. However, the FO-WLP support substrate is peeled off and removed from the pseudo wafer after the pseudo wafer is formed, and is not used as a product. Placing a mark-forming facility and process for such a support substrate not only increases the cost of equipment, installation space of the facility, and the number of processes, but also the operation of recognizing the local mark every time a semiconductor chip is mounted in the mounting process. As it becomes necessary, the mounting process time of one semiconductor chip also increases. In this respect, the application of the local recognition method increases the manufacturing cost of the semiconductor package, thereby damaging the advantages of WLP.

또한, 반도체 칩의 실장 오차에 대응하기 위해서, 반도체 칩의 실장 오차를 고려하여 재배선층을 형성하는 기술이 제안되어 있다. 이 기술은, 의사 웨이퍼에 재배선층의 회로 패턴을 노광할 때, 노광에 앞서서 의사 웨이퍼 상의 각 반도체 칩의 실장 오차(이상 위치로부터의 위치 어긋남)를 미리 개별적으로 측정해 두고서 노광용의 레이저광을 반도체 칩마다 주사할 때에, 묘화 데이터에 포함되는 각 회로패턴의 위치 정보를 노광 대상의 반도체 칩의 실장 오차에 기초하여 보정하는 것이다. 이 기술은 하나의 반도체 패키지에 하나의 반도체 칩을 집어넣는 싱글 칩 패키지에는 적용 가능하다. 그러나, MCP의 경우, 회로 패턴의 묘화 데이터는 패키지 단위로 작성되기 때문에, 동일 패키지 내에서의 반도체 칩 사이의 상대적인 위치 어긋남이 생긴 경우에는, 묘화하는 회로 패턴의 위치 정보를 보정하는 것만으로는 대응할 수 없다.In addition, in order to cope with the mounting error of the semiconductor chip, a technique of forming a rewiring layer in consideration of the mounting error of the semiconductor chip has been proposed. In this technology, when exposing the circuit pattern of the redistribution layer to the pseudo wafer, prior to exposure, the mounting error of each semiconductor chip on the pseudo wafer (position shift from the abnormal position) is individually measured, and the laser beam for exposure is used as a semiconductor. When scanning for each chip, the positional information of each circuit pattern included in the drawing data is corrected based on the mounting error of the semiconductor chip to be exposed. This technology is applicable to a single chip package in which one semiconductor chip is put in one semiconductor package. However, in the case of the MCP, since the drawing data of the circuit pattern is created in units of packages, if there is a relative positional shift between semiconductor chips in the same package, it is only necessary to correct the positional information of the circuit pattern to be drawn. Can't.

게다가, FO-WLP의 제조 프로세스에 이용되는 실장 장치에는, 반도체 칩의 실장 시간을 단축할 것이 요구된다. 즉, 의사 웨이퍼 상의 재배선층의 형성 공정은 통상 1장의 의사 웨이퍼에 대하여 일괄적으로 행해지는 데 대하여, 지지 기판에 대한 반도체 칩의 실장 공정은, 반도체 칩 1개씩 실시된다. 이들의 처리 시간을 고려하면, 재배선층의 형성 공정에 비해서 반도체 칩의 실장 공정 쪽이 시간이 필요하게 되기 때문에, 반도체 칩의 실장 시간을 단축할 것이 요구된다. 실장 시간을 단축할 뿐이라면, 복수의 실장 헤드를 갖는 실장 장치를 적용하는 것을 생각할 수 있다. 그러나, 단순히 복수의 실장 헤드를 적용할 뿐이라면, 실장 헤드마다 생기는 이동 오차의 영향에 의해서 반도체 칩의 실장 정밀도가 더욱 저하해 버린다. 이와 같이, FO-WLP의 제조 프로세스에 이용되는 실장 장치에는, 반도체 칩 등의 전자 부품의 실장 정밀도의 향상과 실장 시간의 단축을 양립시킬 것이 요구되고 있다.In addition, in the mounting apparatus used in the manufacturing process of FO-WLP, it is required to shorten the mounting time of the semiconductor chip. That is, the step of forming the redistribution layer on the pseudo wafer is usually performed collectively for one pseudo wafer, whereas the step of mounting the semiconductor chip to the support substrate is performed one by one semiconductor chip. In consideration of these processing times, the semiconductor chip mounting step requires more time than the redistribution layer forming step, and thus it is required to shorten the mounting time of the semiconductor chip. If only shortening the mounting time, it is conceivable to apply a mounting device having a plurality of mounting heads. However, if a plurality of mounting heads are simply applied, the mounting precision of the semiconductor chip is further deteriorated due to the influence of the movement error generated for each mounting head. As described above, in the mounting apparatus used in the manufacturing process of the FO-WLP, it is required to achieve both an improvement in mounting accuracy of electronic components such as semiconductor chips and a reduction in mounting time.

그런데, FO-WLP의 제조 프로세스는, 「웨이퍼 레벨」이라고 불리는 웨이퍼 베이스, 즉 지지 기판에 웨이퍼를 이용하는 프로세스이다. 이에 대하여, 요즘 프린트 기판(Printed Circuit Board)의 제조 프로세스에 이용하는 유리·에폭시(FR-4) 기판 등의 유기 기판이나 액정 표시 패널의 제조에 이용하는 유리 기판을 지지 기판으로서 이용하는, 팬아웃·패널 레벨 패키지(FO-PLP)라고 불리는, 기판 베이스의 제조 프로세스가 제안되어 있다.By the way, the manufacturing process of FO-WLP is a process of using a wafer for a wafer base called "wafer level", that is, a support substrate. On the other hand, fan-out/panel level using organic substrates such as glass/epoxy (FR-4) substrates used in the manufacturing process of printed circuit boards these days, or glass substrates used in manufacturing liquid crystal display panels as support substrates. A substrate-based manufacturing process called a package (FO-PLP) has been proposed.

FO-WLP의 제조 프로세스에서는, 웨이퍼 레벨이라고 불리고 있는 것과 같이, 지지 기판에 실리콘 웨이퍼가 이용되고 있다. 이것은, 재배선층의 형성 프로세스에, 실리콘 웨이퍼의 배선층의 형성 프로세스에 이용하는 설비를 유용할 수 있기 때문이다. 마찬가지로, 프린트 기판의 제조 프로세스나 액정 표시 패널의 제조 프로세스에서도 배선층의 형성 프로세스가 이용되고 있다. 따라서, 프린트 기판의 제조 프로세스나 액정 표시 패널의 제조 프로세스에 이용하는 설비를 FO-PLP의 제조 프로세스에 유용할 수 있다.In the manufacturing process of FO-WLP, a silicon wafer is used as a supporting substrate, as is referred to as a wafer level. This is because, for the process of forming the rewiring layer, a facility used in the process of forming the wiring layer of a silicon wafer can be useful. Similarly, a process for forming a wiring layer is also used in a manufacturing process for a printed circuit board or a manufacturing process for a liquid crystal display panel. Therefore, equipment used in the manufacturing process of the printed circuit board or the manufacturing process of the liquid crystal display panel can be useful in the manufacturing process of the FO-PLP.

지지 기판에 유기 기판이나 유리 기판을 이용하는 경우, 실리콘 웨이퍼를 이용하는 경우와 비교하여 비용을 절감할 수 있는 이점이 있다. 또한, 지지 기판의 크기를 실리콘 웨이퍼에 비해서 크게 할 수 있다고 하는 이점이 있다. 지지 기판이 커질수록 한 번에 생산할 수 있는 MCP 등의 반도체 패키지의 수를 증대시킬 수 있기 때문에 생산성을 향상시킬 수 있게 된다. 이 때문에, 그와 같은 FO-PLP의 제조 프로세스에 이용하기에 적합한 전자 부품의 실장 장치에 대한 요구가 생긴다고 예측된다.In the case of using an organic substrate or a glass substrate as a support substrate, there is an advantage of reducing cost compared to the case of using a silicon wafer. In addition, there is an advantage that the size of the supporting substrate can be made larger than that of a silicon wafer. As the support substrate increases, the number of semiconductor packages, such as MCP, that can be produced at one time can be increased, so that productivity can be improved. For this reason, it is predicted that there will be a demand for an electronic component mounting device suitable for use in such a FO-PLP manufacturing process.

여기서, 프린트 기판의 제조 프로세스에 있어서, 현재로서는 기재가 되는 동박 적층판의 치수는 1020×1020 mm 또는 1020×1220 mm로 되어 있다. 한 변이 1000 mm를 넘는 기판을 지지 기판으로 한 경우, 취급 편리성이 손상되는 것이 생각되기 때문에, FO-PLP의 제조 프로세스에서는, 동박 적층판을 4 분할 정도로 하여 지지 기판으로서 이용한다고 예측된다. 한편, 액정 표시 패널의 제조 프로세스에 있어서는, 제5 세대 이상(대략 1000×1200 mm 이상), 특히 현재 주로 생산에 이용되고 있는 제7 세대 이상(대략 1900×2200 mm 이상)의 유리 기판(소위 마더 유리)을 이용하는 제조 설비를 유용하는 것은 생각하기 어렵고, 액정 표시 패널의 대형화에 의해서 사용되지 않게 된 제3 세대에서 제4 세대(대략 550×650 mm∼680×880 mm)의 제조 설비를 유용하는 것을 추측할 수 있다. 이들로부터, FO-PLP의 제조 프로세스에 있어서, 전자 부품의 실장 장치에 대응이 요구되는 지지 기판의 크기는, 종래의 FO-WLP의 제조 프로세스에 있어서의 지지 기판의 크기인 300×300 mm에 비해서 면적으로 하여 약 4배 정도인 600×600 mm 정도의 크기가 된다고 예측된다.Here, in the manufacturing process of a printed circuit board, the dimensions of the copper clad laminate used as the base material are currently 1020 x 1020 mm or 1020 x 1220 mm. When a substrate having a side exceeding 1000 mm is used as a supporting substrate, it is considered that handling convenience is impaired. In the FO-PLP manufacturing process, a copper-clad laminate is predicted to be used as a supporting substrate in about four divisions. On the other hand, in the manufacturing process of a liquid crystal display panel, a glass substrate (so-called mother) of the fifth generation or higher (approximately 1000 × 1200 mm or more), especially the seventh generation or higher (approximately 1900 × 2200 mm or more) currently mainly used in production. It is difficult to think of the use of manufacturing facilities using glass), and the use of manufacturing facilities of the 3rd to 4th generation (approximately 550×650 mm to 680×880 mm), which became obsolete due to the large-sized liquid crystal display panel I can guess. From these, in the FO-PLP manufacturing process, the size of the supporting substrate required to correspond to the electronic component mounting device is compared to the size of the supporting substrate in the conventional FO-WLP manufacturing process, 300 x 300 mm. It is predicted to be about 4 times the size of 600×600 mm in area.

상술한 600×600 mm의 크기를 갖는 지지 기판에 반도체 칩을 실장하는 경우, 지지 기판을 배치하는 스테이지가 커져, 그만큼 실장 헤드의 이동 거리가 커진다. 이 때문에, 반도체 칩의 반송에 드는 시간이 길어져, 반도체 칩의 실장 효율이 저하하는 것이 예상된다. 또한, MCP의 경우, 즉 품종이 다른 복수의 반도체 칩 등을 실장하는 경우, 반도체 칩의 크기나 반도체 칩의 실장에 이용하는 접착제의 종류 등에 따라 실장에 드는 시간(가압 시간 또는 가압·가열 시간)이 다르므로, 실장 시간이 긴 반도체 칩에 실장 효율이 지배되게 된다. 이 때문에, 실장에 드는 시간이 긴 반도체 칩에 의해 패키지의 전체적인 실장 효율이 저하한다. 이 때문에, FO-PLP의 제조 프로세스에 이용되는 실장 장치에는, 반도체 칩 등의 전자 부품의 실장 정밀도의 향상을 도모하고, 지지 기판의 대형화에 대응하여 더한층 실장 시간의 단축을 도모할 것이 요구된다고 추측된다.When a semiconductor chip is mounted on a support substrate having a size of 600 x 600 mm as described above, the stage on which the support substrate is disposed increases, and the moving distance of the mounting head increases accordingly. For this reason, it is expected that the time required for transportation of the semiconductor chip becomes longer, and the mounting efficiency of the semiconductor chip decreases. In the case of MCP, that is, when mounting a plurality of semiconductor chips of different types, the mounting time (pressing time or pressing/heating time) depends on the size of the semiconductor chip or the type of adhesive used to mount the semiconductor chip. Therefore, mounting efficiency is dominated by semiconductor chips with a long mounting time. For this reason, the overall mounting efficiency of the package decreases due to the semiconductor chip having a long mounting time. Therefore, it is assumed that the mounting device used in the manufacturing process of FO-PLP is required to improve the mounting accuracy of electronic components such as semiconductor chips, and to further shorten the mounting time in response to an increase in the size of the supporting substrate. do.

특허문헌 1: 일본 특허공개 2008-041976호 공보Patent Document 1: Japanese Patent Laid-Open No. 2008-041976 특허문헌 2: 일본 특허공개 2009-259917호 공보Patent Document 2: Japanese Patent Laid-Open No. 2009-259917 특허문헌 3: 국제공개 제2007/072714호Patent Document 3: International Publication No. 2007/072714 특허문헌 4: 일본 특허공개 2013-058520호 공보Patent Document 4: Japanese Patent Laid-Open No. 2013-058520

본 발명이 해결하고자 하는 과제는, 실장 영역마다 위치 검출용 마크 등의 패턴이 형성되어 있지 않은 지지 기판, 특히 대형화가 예상되는 지지 기판에 대하여도, 각 실장 영역에 반도체 칩 등의 전자 부품을 정밀도 좋으며 또한 효율적으로 실장하는 것을 가능하게 한 전자 부품의 실장 장치와 실장 방법 및 그와 같은 실장 방법을 적용한 패키지 부품의 제조 방법을 제공하는 데에 있다.The problem to be solved by the present invention is to provide precision for electronic components such as semiconductor chips in each mounting area, even for supporting substrates in which a pattern such as a position detection mark is not formed for each mounting area, especially supporting substrates that are expected to increase in size. It is to provide an electronic component mounting apparatus and a mounting method, which enables efficient and efficient mounting, and a method of manufacturing a package component to which the mounting method is applied.

실시형태의 전자 부품의 실장 장치는, 지지 기판에 전자 부품을 실장하는 전자 부품의 실장 장치로서, 상기 전자 부품이 실장되는 복수의 실장 영역을 갖는 상기 지지 기판이 배치되는 스테이지와, 수평 방향을 따르는 한 방향인 X 방향과는 직교하는 Y 방향으로 상기 스테이지를 이동시키는 스테이지 이동 기구를 구비하는 스테이지부와, 상기 X 방향을 따라서 배치되고, 상기 전자 부품을 유지하는 복수의 실장 툴을 각각 갖는 제1 및 제2 실장 헤드와, 상기 복수의 실장 툴에 의해 상기 전자 부품을 유지한 상기 제1 및 제2 실장 헤드를 상기 X 방향을 따라서 설정된 실장 라인 위로 이동시키는 실장 헤드 이동 기구를 구비하는 실장부와, 상기 스테이지 상에 배치된 상기 지지 기판의 전체 위치를 인식하는 제1 인식부와, 상기 제1 및 제2 실장 헤드의 상기 복수의 실장 툴에 유지된 상기 전자 부품의 위치를 인식하는 제2 인식부와, 상기 스테이지 이동 기구에 의한 상기 스테이지의 이동 위치 오차를 보정하는 스테이지 보정 데이터와, 상기 실장 헤드 이동 기구에 의한 상기 실장 라인 상에 있어서의 상기 제1 및 제2 실장 헤드의 상기 복수의 실장 툴마다의 이동 위치 오차를 보정하는 툴 보정 데이터를 기억하는 기억부와, 상기 제1 인식부에 의해 인식된 상기 지지 기판의 위치 데이터, 상기 기억부에 기억된 상기 스테이지 보정 데이터, 상기 제2 인식부에 의해 인식된 상기 복수의 실장 툴에 유지된 상기 전자 부품의 위치 데이터 및 상기 기억부에 기억된 상기 툴 보정 데이터에 기초하여, 상기 지지 기판에 있어서의 상기 X 방향을 따르는 상기 실장 영역의 열을 상기 실장 라인 상에 순차 배치하고, 상기 실장 라인에 배치된 복수의 상기 실장 영역에 상기 전자 부품을 상기 제1 및 제2 실장 헤드로 분담하여 실장하도록 상기 스테이지 이동 기구와 상기 실장 헤드 이동 기구의 동작을 제어하는 제어부를 구비하고 있다.The electronic component mounting apparatus of the embodiment is an electronic component mounting device for mounting an electronic component on a support substrate, a stage in which the support substrate having a plurality of mounting regions in which the electronic component is mounted, and a horizontal direction A first stage having a stage unit including a stage moving mechanism for moving the stage in a Y direction orthogonal to the X direction, which is one direction, and a plurality of mounting tools disposed along the X direction and holding the electronic components. And a mounting unit including a second mounting head, and a mounting head moving mechanism for moving the first and second mounting heads holding the electronic components by the plurality of mounting tools on a mounting line set along the X direction. , A first recognition unit for recognizing the entire position of the support substrate disposed on the stage, and a second recognition for recognizing the positions of the electronic components held in the plurality of mounting tools of the first and second mounting heads A unit, stage correction data for correcting an error in a moving position of the stage by the stage moving mechanism, and the plurality of mounting of the first and second mounting heads on the mounting line by the mounting head moving mechanism A storage unit storing tool correction data for correcting a movement position error for each tool, position data of the support substrate recognized by the first recognition unit, the stage correction data stored in the storage unit, and the second recognition A row of the mounting area along the X direction in the support substrate based on the position data of the electronic component held in the plurality of mounting tools recognized by the unit and the tool correction data stored in the storage unit The stage moving mechanism and the mounting head moving mechanism are sequentially disposed on the mounting line, and the electronic component is divided and mounted to the first and second mounting heads in a plurality of mounting regions disposed on the mounting line. It has a control unit that controls the operation.

실시형태의 전자 부품의 실장 방법은, 지지 기판에 전자 부품을 실장하는 전자 부품의 실장 방법으로서, 상기 전자 부품이 실장되는 복수의 실장 영역을 갖는 지지 기판이 배치되는 스테이지의 이동 위치 오차를 취득하여, 상기 이동 위치 오차를 보정하는 스테이지 보정 데이터를 기억부에 기억시키는 공정과, 수평 방향을 따르는 한 방향인 X 방향을 따라서 배치된 제1 및 제2 실장 헤드에 각각 설치되어 상기 전자 부품을 유지하는 복수의 실장 툴의 이동 위치 오차를, 상기 X 방향을 따라서 설정된 실장 라인 상에 있어서 취득하여, 상기 이동 위치 오차를 보정하는 툴 보정 데이터를 상기 기억부에 기억시키는 공정과, 상기 스테이지 상에 상기 지지 기판을 배치하고, 상기 스테이지 상에 배치된 상기 지지 기판의 전체 위치를 인식하는 공정과, 상기 지지 기판의 위치 인식 공정에 의해 얻은 상기 지지 기판의 위치 데이터와 상기 스테이지 보정 데이터에 기초하여 상기 스테이지의 이동을 보정하면서, 상기 복수의 실장 영역에 있어서의 상기 X 방향을 따르는 상기 실장 영역의 열을 상기 실장 라인에 순차 위치시키도록 상기 스테이지를 이동시키는 공정과, 상기 제1 및 제2 실장 헤드의 상기 복수의 실장 툴로 상기 전자 부품을 교대로 수취하여 상기 복수의 실장 툴에 유지된 상기 전자 부품의 위치를 인식하고, 인식된 상기 전자 부품의 위치 데이터 및 상기 툴 보정 데이터에 기초하여 상기 제1 및 제2 실장 헤드의 상기 복수의 실장 툴의 이동을 보정하면서, 상기 제1 및 제2 실장 헤드를 상기 실장 라인 상으로 이동시키고, 상기 제1 및 제2 실장 헤드의 상기 복수의 실장 툴에 의해 상기 전자 부품을, 상기 실장 라인에 위치하게 된 상기 실장 영역에 상기 제1 및 제2 실장 헤드로 분담하여 실장하는 공정을 구비한다.The electronic component mounting method of the embodiment is an electronic component mounting method in which an electronic component is mounted on a support substrate, wherein a moving position error of a stage in which a support substrate having a plurality of mounting regions in which the electronic component is mounted is disposed is obtained, , A process of storing stage correction data for correcting the moving position error in a storage unit, and each of the first and second mounting heads disposed along the X direction, which is one direction along the horizontal direction, to hold the electronic component. A step of acquiring a moving position error of a plurality of mounting tools on a mounting line set along the X direction, and storing tool correction data for correcting the moving position error in the storage unit, and the support on the stage A process of arranging a substrate and recognizing the entire position of the support substrate disposed on the stage, and of the stage based on the position data of the support substrate and the stage correction data obtained by the position recognition process of the support substrate. A step of moving the stage to sequentially position the rows of the mounting regions along the X direction in the mounting lines while correcting movement, and the first and second mounting heads of the first and second mounting heads The electronic components are alternately received by a plurality of mounting tools to recognize the positions of the electronic components held in the plurality of mounting tools, and the first and second components based on the recognized position data of the electronic components and the tool correction data 2 While correcting the movement of the plurality of mounting tools of the mounting head, the first and second mounting heads are moved on the mounting line, and the electrons are moved by the plurality of mounting tools of the first and second mounting heads. And a step of distributing and mounting a component to the mounting area positioned on the mounting line by the first and second mounting heads.

실시형태의 패키지 부품의 제조 방법은, 지지 기판의 복수의 실장 영역의 각각에 전자 부품을 실장하는 공정과, 상기 복수의 실장 영역에 실장된 상기 전자 부품을 일괄적으로 밀봉함으로써 의사 웨이퍼 또는 의사 패널을 형성하는 공정과, 상기 의사 웨이퍼 또는 의사 패널의 상기 전자 부품 상에 재배선층을 형성함으로써 패키지 부품을 제조하는 공정을 구비한다. 실시형태의 패키지 부품의 제조 방법에 있어서, 상기 전자 부품의 실장 공정은, 상기 지지 기판이 배치되는 스테이지의 이동 위치 오차를 취득하여, 상기 이동 위치 오차를 보정하는 스테이지 보정 데이터를 기억부에 기억시키는 공정과, 수평 방향을 따르는 한 방향인 X 방향을 따라서 배치된 제1 및 제2 실장 헤드에 각각 설치되어 상기 전자 부품을 유지하는 복수의 실장 툴의 이동 위치 오차를, 상기 X 방향을 따라서 설정된 실장 라인 상에 있어서 취득하여, 상기 이동 위치 오차를 보정하는 툴 보정 데이터를 상기 기억부에 기억시키는 공정과, 상기 스테이지 상에 상기 지지 기판을 배치하고, 상기 스테이지 상에 배치된 상기 지지 기판의 전체 위치를 인식하는 공정과, 상기 지지 기판의 위치 인식 공정에 의해 얻은 상기 지지 기판의 위치 데이터와 상기 스테이지 보정 데이터에 기초하여 상기 스테이지의 이동을 보정하면서, 상기 복수의 실장 영역에 있어서의 상기 X 방향을 따르는 상기 실장 영역의 열을 상기 실장 라인에 순차 위치시키도록 상기 스테이지를 이동시키는 공정과, 상기 제1 및 제2 실장 헤드의 상기 복수의 실장 툴로 상기 전자 부품을 교대로 수취하여, 상기 복수의 실장 툴에 유지된 상기 전자 부품의 위치를 인식하고, 인식된 상기 전자 부품의 위치 데이터 및 상기 툴 보정 데이터에 기초하여 상기 제1 및 제2 실장 헤드의 상기 복수의 실장 툴의 이동을 보정하면서, 상기 제1 및 제2 실장 헤드를 상기 실장 라인 상에 이동시키고, 상기 제1 및 제2 실장 헤드의 상기 복수의 실장 툴에 의해 상기 전자 부품을, 상기 실장 라인에 위치하게 된 상기 실장 영역에 상기 제1 및 제2 실장 헤드로 분담하여 실장하는 공정을 구비한다.The method of manufacturing a package component of the embodiment includes a step of mounting an electronic component in each of a plurality of mounting regions of a support substrate, and a pseudo wafer or a pseudo panel by collectively sealing the electronic components mounted in the plurality of mounting regions. And a step of forming a package component by forming a redistribution layer on the electronic component of the pseudo wafer or the pseudo panel. In the package component manufacturing method of the embodiment, in the mounting step of the electronic component, a moving position error of a stage on which the support substrate is disposed is acquired, and stage correction data for correcting the moving position error is stored in a storage unit. Process and moving position errors of a plurality of mounting tools that are respectively installed in the first and second mounting heads arranged along the X direction, which is one direction along the horizontal direction, to hold the electronic component, are set along the X direction. A step of storing tool correction data acquired on a line and correcting the moving position error in the storage unit, and the support substrate is disposed on the stage, and the total position of the support substrate disposed on the stage The X-direction in the plurality of mounting regions is corrected based on the step of recognizing and the position data of the support substrate and the stage correction data obtained by the step of recognizing the position of the support substrate. The step of moving the stage to sequentially position the row of the mounting region following the mounting line, and the plurality of mounting by alternately receiving the electronic components by the plurality of mounting tools of the first and second mounting heads Recognizing the position of the electronic component held in the tool, and correcting movement of the plurality of mounting tools of the first and second mounting heads based on the recognized position data of the electronic component and the tool correction data, the The first and second mounting heads are moved on the mounting line, and the electronic component is placed in the mounting area positioned on the mounting line by the plurality of mounting tools of the first and second mounting heads. A step of mounting by sharing the first and second mounting heads is provided.

도 1은 실시형태의 실장 장치를 도시하는 평면도이다.
도 2는 실시형태의 실장 장치를 도시하는 정면도이다.
도 3은 실시형태의 실장 장치를 도시하는 우측면도이다.
도 4는 실시형태의 실장 장치의 구성을 도시하는 블럭도이다.
도 5는 실시형태의 실장 장치의 실장 툴에 의한 실장 동작의 조합을 도시하는 도면이다.
도 6은 실시형태의 실장 장치에 있어서의 기판 스테이지 및 실장 툴의 캘리브레이션 공정의 준비 공정을 도시하는 도면이다.
도 7은 실시형태의 실장 장치에 있어서의 기판 스테이지 및 실장 툴의 캘리브레이션 공정을 도시하는 도면이다.
도 8은 실시형태의 실장 장치의 동작 상태의 일례를 도시하는 평면도이며, 웨이퍼링을 교환하는 동작 상태를 도시하는 도면이다.
도 9는 실시형태의 실장 장치에 있어서의 기판 스테이지의 이동 위치 오차의 보정 방법을 설명하기 위한 도면이다.
도 10은 실시형태의 실장 장치의 동작 상태의 일례를 도시하는 평면도이며, 좌우의 이송 헤드 및 좌우의 실장 헤드가 각각 다른 위치에 있는 상태를 도시하는 도면이다.
도 11은 실시형태의 실장 장치를 도시하는 정면도이며, 부품 공급부와 좌우의 이송 배치부를 생략하여 도시하는 도면이다.
도 12는 실시형태의 실장 장치를 도시하는 정면도이며, 부품 공급부와 이송 배치부 전체를 생략하여 도시하는 도면이다.
도 13은 실시형태의 실장 장치를 이용하여 하나의 실장 영역에 실장되는 전자 부품의 일례를 도시하는 평면도이다.
도 14는 실시형태의 패키지 부품의 제조 공정을 도시하는 흐름도이다.
도 15는 실시예 1 및 비교예 1의 실장 장치를 이용하여 반도체 칩을 실장하는 지지 기판을 도시하는 평면도이다.1 is a plan view showing a mounting device according to an embodiment.
2 is a front view showing a mounting device according to the embodiment.
3 is a right side view showing the mounting device of the embodiment.
4 is a block diagram showing a configuration of a mounting apparatus according to an embodiment.
5 is a diagram showing a combination of mounting operations by a mounting tool of the mounting device of the embodiment.
6 is a diagram showing a preparation step of a calibration step of a substrate stage and a mounting tool in the mounting apparatus of the embodiment.
7 is a diagram showing a calibration process of a substrate stage and a mounting tool in the mounting apparatus of the embodiment.
Fig. 8 is a plan view showing an example of the operating state of the mounting apparatus of the embodiment, and is a diagram showing the operating state of replacing the wafer ring.
9 is a diagram for explaining a method of correcting a movement position error of a substrate stage in the mounting apparatus of the embodiment.
Fig. 10 is a plan view showing an example of an operating state of the mounting apparatus of the embodiment, and is a diagram showing a state in which the left and right transfer heads and the left and right mounting heads are at different positions.
Fig. 11 is a front view showing a mounting apparatus according to an embodiment, and is a diagram illustrating a component supply unit and a left and right transfer arrangement unit omitted.
Fig. 12 is a front view showing a mounting device according to an embodiment, and is a view showing the parts supplying unit and the transfer arrangement unit entirely omitted.
13 is a plan view showing an example of an electronic component mounted in one mounting area using the mounting device of the embodiment.
14 is a flowchart showing a manufacturing process of the package component of the embodiment.
15 is a plan view showing a support substrate on which a semiconductor chip is mounted using the mounting devices of Example 1 and Comparative Example 1. FIG.

이하, 실시형태의 전자 부품의 실장 장치와 실장 방법에 관해서 도면을 참조하여 설명한다. 도면은 모식적인 것이며, 두께와 평면 치수의 관계, 각 부의 두께의 비율 등은 현실의 것과는 다른 경우가 있다. 설명 중에서 상하 방향을 나타내는 용어는, 특별히 명기하지 않는 경우에는 후술하는 지지 기판의 전자 부품의 실장면을 위로 한 경우의 상대적인 방향을 나타내고, 좌우의 방향을 나타내는 용어는, 특별히 명기하지 않는 경우에는 도 2의 정면도를 기준으로 한 방향을 나타낸다.Hereinafter, an electronic component mounting apparatus and a mounting method of the embodiment will be described with reference to the drawings. The drawings are schematic, and the relationship between the thickness and the plane dimension, the ratio of the thickness of each part, etc. may differ from that of the actual one. In the description, the term indicating the vertical direction refers to the relative direction when the mounting surface of the electronic component of the supporting substrate to be described later is facing upward, unless otherwise specified, and the term indicating the left and right direction is illustrated in FIG. It represents the direction based on the front view of 2.

[실장 장치의 구성][Configuration of mounting device]

도 1은 실시형태에 의한 전자 부품 실장 장치의 구성을 도시하는 평면도, 도 2는 도 1에 도시하는 실장 장치의 정면도, 도 3은 도 1에 도시하는 실장 장치의 우측면도, 도 4는 도 1에 도시하는 실장 장치의 구성을 도시하는 블럭도이다. 도 1내지 도 3에 있어서, 도 1을 기준으로 하여 실장 장치(1)에 있어서의 좌우 방향을 X 방향, 전후 방향을 Y 방향, 상하 방향을 Z 방향으로 한다. 이들 도면에 도시하는 실장 장치(1)는, 반도체 칩(t) 등의 전자 부품을 공급하는 부품 공급부(10)와, 지지 기판(W)이 배치되는 스테이지(21)를 갖추는 스테이지부(20)와, 부품 공급부(10)로부터 반도체 칩(t)을 취출하는 이송 배치부(30)와, 이송 배치부(30)가 취출한 반도체 칩(t)을 수취하여 스테이지(21)에 배치된 지지 기판(W)에 실장하는 실장부(40)와, 각 부(10, 20, 30, 40)의 동작을 제어하는 제어부(50)를 구비하고 있다.1 is a plan view showing a configuration of an electronic component mounting device according to an embodiment, FIG. 2 is a front view of the mounting device shown in FIG. 1, FIG. 3 is a right side view of the mounting device shown in FIG. 1, and FIG. 4 is It is a block diagram showing the configuration of the mounting device shown in FIG. In Figs. 1 to 3, with reference to Fig. 1, the left and right directions in the mounting apparatus 1 are set as the X direction, the front and rear directions are the Y direction, and the vertical direction is the Z direction. The mounting apparatus 1 shown in these figures is a stage unit 20 including a component supply unit 10 for supplying electronic components such as a semiconductor chip t, and a stage 21 on which a support substrate W is disposed. Wow, the transfer and placement unit 30 for taking out the semiconductor chips t from the component supply unit 10 and the support substrate disposed on the stage 21 by receiving the semiconductor chips t taken out by the transfer and placement unit 30 A mounting unit 40 mounted on (W) and a control unit 50 controlling the operation of each unit 10, 20, 30, 40 are provided.

(부품 공급부(10))(Parts supply unit (10))

부품 공급부(10)는 실장 장치(1)의 베이스부(1a) 상의 전방 중앙에 배치되어 있다. 부품 공급부(10)는 지지 기판(W)에 실장하는 전자 부품으로서의 반도체 칩(t)을 공급한다. 부품 공급부(10)는, 반도체 칩(t)마다 개편화(個片化)된 반도체 웨이퍼(T)가 점착된 수지 시트(S)를 유지하는 웨이퍼링(11)과, 웨이퍼링(11)을 착탈이 자유롭게 유지하여, 도시되지 않는 XY 이동 기구에 의해 XY 방향으로 이동할 수 있는 웨이퍼링 홀더(12)와, 이송 배치부(30)에 의해서 반도체 칩(t)을 취출할 때에, 취출되는 반도체 칩(t)을 웨이퍼링(11)의 아래쪽에서 쳐올리는 도시되지 않는 푸시업 기구를 구비하고 있다. 푸시업 기구는, 이송 배치부(30)에 의한 반도체 칩(t)의 취출 포지션에 고정적으로 설치되어 있다. 푸시업 기구로서는, 공지된 구성을 갖는 기구, 예컨대 일본 특허공개 2010-056466호 공보에 기재된 기구를 갖는 것을 이용할 수 있다.The component supply unit 10 is arranged in the front center on the base portion 1a of the mounting device 1. The component supply unit 10 supplies a semiconductor chip t as an electronic component to be mounted on the support substrate W. The component supply unit 10 includes a wafer ring 11 holding a resin sheet S to which a semiconductor wafer T divided into pieces for each semiconductor chip t is adhered, and a wafer ring 11. A wafer ring holder 12 that is detachably held and can be moved in the XY direction by an XY moving mechanism (not shown), and a semiconductor chip taken out when the semiconductor chip t is taken out by the transfer arrangement unit 30 A push-up mechanism (not shown) for lifting (t) from the lower side of the wafer ring 11 is provided. The push-up mechanism is fixedly provided in the take-out position of the semiconductor chip t by the transfer arrangement unit 30. As the push-up mechanism, a mechanism having a known configuration, for example, a mechanism described in Japanese Patent Application Laid-Open No. 2010-056466 can be used.

부품 공급부(10)는 또한 도시되지 않는 웨이퍼링(11)의 교환 장치를 구비하고 있다. 교환 장치는, 베이스부(1a)의 앞면에 마련되는 수납부(웨이퍼링(11)을 수용하는 홈부를 상하 방향으로 복수 구비한 것, 매거진이라고도 한다.)와, 웨이퍼링 홀더(12)와 수납부의 사이에서 반송되는 웨이퍼링(11)을 안내하는 가이드부를 구비하고 있다. 교환 장치는, 웨이퍼링 홀더(12) 상에 미사용의 웨이퍼링(11)을 공급하고, 반도체 칩(t)의 취출이 완료된 웨이퍼링(11)을 수납부에 수납하고, 새로운 웨이퍼링(11)을 웨이퍼링 홀더(12)에 공급한다. 또한, 이 웨이퍼링(11)의 공급과 수납에는, 후술하는 이송 배치부(30)가 구비하는 웨이퍼링 유지 장치(32)가 이용된다.The component supply unit 10 is also equipped with a replacement device for the wafer ring 11, not shown. The exchange device includes a storage portion provided on the front surface of the base portion 1a (one having a plurality of groove portions for accommodating the wafer ring 11 in the vertical direction, also referred to as a magazine.), the wafer ring holder 12 and the male It is provided with a guide part which guides the wafer ring 11 conveyed between payment. The replacement device supplies an unused wafer ring 11 onto the wafer ring holder 12, accommodates the wafer ring 11 from which the semiconductor chip t has been taken out, is accommodated in a storage unit, and a new wafer ring 11 Is supplied to the wafer ring holder 12. In addition, for the supply and storage of the wafer ring 11, the wafer ring holding device 32 provided in the transfer arrangement unit 30 to be described later is used.

지지 기판(W)에 실장되는 전자 부품은, 1 종류의 반도체 칩(t)에 한정되는 것이 아니라, 복수 종류의 반도체 칩, 나아가서는 반도체 칩과 다이오드나 콘덴서 등이라도 좋다. 실시형태의 실장 장치(1)는, 반도체 칩, 다이오드, 콘덴서 등을 포함하는 복수 종류의 전자 부품을 지지 기판(W) 상에 실장하여 MCP를 제조할 때에 적합하게 이용된다. MCP의 구성예로서는, 복수 종류의 반도체 칩을 갖추는 것, 1 종류의 반도체 칩과 다이오드나 콘덴서 등을 갖추는 것, 또한 복수 종류의 반도체 칩과 다이오드나 콘덴서 등을 갖추는 것을 들 수 있다.The electronic component mounted on the support substrate W is not limited to one type of semiconductor chip t, but may be a plurality of types of semiconductor chips, furthermore, semiconductor chips, diodes, capacitors, and the like. The mounting apparatus 1 of the embodiment is suitably used when manufacturing an MCP by mounting a plurality of types of electronic components including semiconductor chips, diodes, capacitors, and the like on a support substrate W. Examples of the configuration of the MCP include having a plurality of types of semiconductor chips, having one type of semiconductor chip, diodes, capacitors, and the like, and having a plurality of types of semiconductor chips, diodes, capacitors, and the like.

(스테이지부(20))(Stage part (20))

스테이지부(20)는 베이스부(1a) 상의 후방 중앙에 배치되어 있다. 스테이지부(20)는, 복수의 실장 영역을 갖는 지지 기판(W)이 배치되는 스테이지(21)와, 스테이지(21)를 XY 방향으로 이동시키는 스테이지 이동 장치로서의 XY 이동 기구(22)를 구비한다. XY 이동 기구(22)는, 스테이지(21) 상에 배치된 지지 기판(W)의 X 방향을 따르는 실장 영역의 각 행이 후에 상세히 설명하는 X 방향을 따르는 일직선상에 설정된 일정한 실장 라인에 순차 위치하게 되도록 스테이지(21)를 이동시킨다. XY 이동 기구(22)는, 스테이지(21)에 배치되는 가장 큰 지지 기판(W)을, X 방향에 있어서는 지지 기판(W)의 X 방향 치수의 2분의 1보다 약간 큰(1/2X+α) 범위에서 이동시킬 수 있는 이동 스트로크를 가지고, Y 방향에 있어서는 지지 기판(W)의 Y 방향의 치수보다 약간 큰(Y+α) 범위에서 이동시킬 수 있는 이동 스트로크를 갖는다. 스테이지(21)는, 도시되지 않는 흡인 흡착 기구에 의해서, 배치된 지지 기판(W)을 흡착 유지할 수 있게 구성되어 있다.The stage portion 20 is disposed at the rear center on the base portion 1a. The stage unit 20 includes a stage 21 on which a support substrate W having a plurality of mounting regions is disposed, and an XY moving mechanism 22 as a stage moving device that moves the stage 21 in the XY direction. . The XY movement mechanism 22 is sequentially positioned on a fixed mounting line set on a straight line along the X direction, in which each row of the mounting area along the X direction of the support substrate W disposed on the stage 21 is described in detail later. The stage 21 is moved so as to do so. The XY moving mechanism 22 has the largest support substrate W disposed on the stage 21, in the X direction, slightly larger than half the dimensions of the support substrate W in the X direction (1/2X+ It has a movement stroke that can be moved within the range α), and has a movement stroke that can be moved in a range slightly larger (Y+α) than the dimension of the support substrate W in the Y direction in the Y direction. The stage 21 is configured to be capable of adsorbing and holding the disposed support substrate W by a suction adsorption mechanism (not shown).

스테이지(21) 상에 배치되는 지지 기판(W)은, 예컨대 FO-PLP의 제조 시에 적용되는, 의사 웨이퍼에 준하는 의사 패널의 형성에 이용되는 기판이며, 유리 기판, 유기 기판(유리·에폭시(FR-4) 기판 등), 실리콘 기판, 스테인리스와 같은 금속 기판 등이지만, 이들에 한정되는 것은 아니다. FO-WLP의 제조 시에 적용되는 의사 웨이퍼의 형성에 이용되는 기판이라도 좋다. 의사 패널이란, FO-WLP의 제조 시에 적용되는 의사 웨이퍼와 마찬가지로, 개편화된 복수의 반도체 칩 등의 전자 부품을 평면적으로 배치하고, 배치된 전자 부품 사이를 수지 밀봉하여 1장의 판 형상으로 성형한 상태의 것이다. 따라서, 의사 패널의 형성에 이용되는 지지 기판(W)의 형상은, 원형에 한정되는 것이 아니라, 사각형이나 그 이외의 다각형, 타원형 등이라도 좋으며, 그 형상은 특별히 한정되는 것은 아니다. 지지 기판(W)으로서는, 상술한 FO-PLP 프로세스에서 MCP를 제조할 때에 이용되는 기판, 즉 각 실장 영역에 복수의 반도체 칩이나 콘덴서 등의 전자 부품이 실장되는 기판이 적합하게 이용된다.The support substrate W disposed on the stage 21 is, for example, a substrate used for formation of a pseudo panel similar to a pseudo wafer, which is applied at the time of manufacturing FO-PLP, and is a glass substrate, an organic substrate (glass/epoxy ( FR-4) substrates), silicon substrates, metal substrates such as stainless steel, etc., but are not limited thereto. A substrate used for formation of a pseudo wafer applied at the time of manufacturing FO-WLP may be used. Similar to the pseudo-wafer applied in the manufacture of FO-WLP, the pseudo-panel is formed into a single plate by arranging electronic components such as a plurality of individualized semiconductor chips on a flat surface, sealing the arranged electronic components with resin. It is in one state. Therefore, the shape of the support substrate W used for formation of the pseudo panel is not limited to a circle, but may be a square, other polygons, ellipses, or the like, and the shape is not particularly limited. As the supporting substrate W, a substrate used when manufacturing an MCP in the above-described FO-PLP process, that is, a substrate on which electronic components such as a plurality of semiconductor chips and capacitors are mounted in each mounting region is suitably used.

지지 기판(W)은 반도체 칩(t) 등의 전자 부품이 실장되는 복수의 실장 영역을 갖고 있다. 단, 복수의 실장 영역은 지지 기판(W) 상에 가상적으로 설정되어 있는 것이며, 각 실장 영역을 나타내는 마크나 패턴 등은 형성되어 있지 않다. 지지 기판(W)은, 기판 전체의 위치를 나타내는 글로벌 인식용의 얼라인먼트 마크를 구비하고 있어도 좋지만, 개개의 실장 영역의 위치를 나타내는 로컬 인식용의 얼라인먼트 마크는 구비하고 있지 않다. 글로벌 인식 방식이란, 지지 기판(W)의 복수의 실장 영역에 전자 부품을 각각 실장할 때에, 1회의 기판 위치 검출로 그 기판 상의 복수의 실장 영역에 대하여 전자 부품의 실장을 행하는 방식을 말한다. 로컬 인식 방식이란, 지지 기판(W) 상의 복수의 실장 영역에 전자 부품을 각각 실장할 때에, 전자 부품을 실장할 때마다 전자 부품의 실장 영역의 위치 검출을 행하는 방식을 말한다. 또한, 지지 기판(W)은 그 크기가 300×300 mm 이상인 것이 바람직하다. 본 실시형태에서는 600×600 mm의 지지 기판(W)이 일례로서 이용된다. 즉, 본 실시형태의 실장 장치(1)에 있어서, 스테이지(21)는 600×600 mm의 지지 기판(W)을 배치할 수 있는 크기를 갖고 있다.The support substrate W has a plurality of mounting regions in which electronic components such as semiconductor chips t are mounted. However, a plurality of mounting regions are virtually set on the support substrate W, and no marks or patterns indicating each mounting region are formed. The support substrate W may have an alignment mark for global recognition indicating the position of the entire substrate, but not the alignment mark for local recognition indicating the position of individual mounting regions. The global recognition method refers to a method in which electronic components are mounted on a plurality of mounting regions on the substrate with one substrate position detection when each electronic component is mounted on a plurality of mounting regions of the support substrate W. The local recognition method refers to a method of detecting the position of the mounting area of the electronic component each time the electronic component is mounted, when each electronic component is mounted on a plurality of mounting areas on the support substrate W. In addition, it is preferable that the support substrate W has a size of 300×300 mm or more. In this embodiment, a 600 x 600 mm support substrate W is used as an example. That is, in the mounting apparatus 1 of the present embodiment, the stage 21 has a size capable of arranging the support substrate W of 600 x 600 mm.

(이송 배치부(30))(Transfer and placement unit (30))

이송 배치부(30)는, 좌우 한 쌍의 이송 배치부(30A, 30B)와 중간 스테이지(31)와 웨이퍼링 유지 장치(32)를 구비하고 있고, 2개의 이송 배치부(30A, 30B)를 좌우 반전한 상태로 배치한 것이다. 2개의 이송 배치부(30A, 30B)는, 부품 공급부(10)를 사이에 끼우도록 베이스부(1a) 상의 전방 양측에 나눠 배치되어 있고, 좌우가 반전되어 있는 것을 제외하고는 동일 구성을 갖고 있다. 이하에서는 좌측의 이송 배치부(30A)의 구성을 설명하고, 우측의 이송 배치부(30B)의 구성은 설명을 생략한다.The transfer arrangement unit 30 includes a pair of left and right transfer arrangement units 30A and 30B, an intermediate stage 31 and a wafer ring holding device 32, and includes two transfer arrangement units 30A and 30B. It was placed in a left-right inverted state. The two conveying arrangement portions 30A, 30B are dividedly arranged on both front sides of the base portion 1a so as to sandwich the parts supply portion 10 therebetween, and have the same configuration except that the left and right sides are inverted. . Hereinafter, the configuration of the transfer arrangement unit 30A on the left will be described, and the configuration of the transfer arrangement unit 30B on the right will be omitted.

이송 배치부(30A)는, 베이스부(1a)의 전방 좌측에 Y 방향을 따라서 베이스부(1a)의 전단부에서부터 중앙 부근에 걸쳐서 연장 설치된 Y 방향 이동 장치(33)를 구비하고 있다. 이 Y 방향 이동 장치(33)에는, Y 방향 이동 블록(34)이 Y 방향으로 이동이 자유롭게 지지되어 있다. Y 방향 이동 블록(34)의 상단 측의 배면에는, Y 방향 이동 블록(34)으로부터 X 방향을 따르는 수평 방향인 도시 우측 방향으로 연장 설치된 직사각판 형상의 지지체(35)가 마련되어 있다. 이 지지체(35)의 배면 측에는, 도시되지 않는 X 방향 이동 장치에 의해서 X 방향을 따라서 이동 가능하게 지지된, 평면에서 봤을 때 개략적으로 크랭크 형상인 X 방향 이동체(36)가 마련되어 있다. X 방향 이동체(36)의 도시 우측 방향의 단부에는 이송 배치 헤드(37)가 지지되어 있다. 또한, X 방향 이동체(36)의 도시 우측 방향의 단부에 있어서, 이송 배치 헤드(37)가 지지된 면과는 반대쪽의 면에는 웨이퍼 인식 카메라(38)가 설치되어 있다.The transfer arrangement unit 30A includes a Y-direction moving device 33 extending from the front end of the base 1a to the center vicinity along the Y direction along the Y direction on the front left side of the base 1a. In this Y-direction moving device 33, the Y-direction moving block 34 is supported freely to move in the Y direction. On the rear surface of the upper end side of the Y-direction movable block 34, a rectangular plate-shaped support 35 extending from the Y-direction movable block 34 in a horizontal direction along the X-direction in the illustrated right direction is provided. On the rear side of the support body 35, an X-direction movable body 36 that is roughly crank-shaped in plan view, supported so as to be movable along the X-direction by an X-direction movable device (not shown) is provided. A transfer and placement head 37 is supported at an end portion of the X-direction moving body 36 in the illustrated right direction. Further, at the end of the X-direction moving body 36 in the right-hand direction in the illustration, a wafer recognition camera 38 is provided on a surface opposite to the surface on which the transfer and placement head 37 is supported.

이송 배치 헤드(37)에는, X 방향으로 좌우 2개의 흡착 노즐(이송 배치 노즐)(37a, 37b)이 각각 Z(상하) 방향 이동 장치(37c, 37d)를 통해 상하 방향으로 이동이 자유롭게 마련되어 있다. 이송 배치 헤드(37)는, 반전 기구(37e, 37f)에 의해 각 흡착 노즐(37a, 37b)을 개별적으로 상하 반전 가능하게 지지하고 있다. 이에 따라 흡착 노즐(37a, 37b)은, 반도체 칩(t)을 흡착 유지하는 흡착면이 아래를 향한 상태와 흡착면이 위를 향한 상태로 선택적으로 자세를 전환할 수 있게 되어 있다. 웨이퍼 인식 카메라(38)는 부품 공급부(10)의 웨이퍼링(11)에 유지된 반도체 칩(t)의 위치 인식에 이용된다.In the transfer arrangement head 37, two suction nozzles (transfer arrangement nozzles) 37a and 37b left and right in the X direction are provided freely to move in the vertical direction through the Z (up and down) direction movement devices 37c and 37d, respectively. . The transfer arrangement head 37 supports each of the adsorption nozzles 37a and 37b individually so as to be vertically reversible by reversing mechanisms 37e and 37f. Accordingly, the adsorption nozzles 37a and 37b can selectively switch their postures such that the adsorption surface for adsorbing and holding the semiconductor chip t is facing downward and the adsorption surface facing upward. The wafer recognition camera 38 is used for position recognition of the semiconductor chip t held on the wafer ring 11 of the component supply unit 10.

또한, 좌측의 이송 배치부(30A)에 있어서는, 외측(도시 좌측)에 위치하는 흡착 노즐의 부품 번호를 37a로 하고, 또한 외측에 위치하는 Z 방향 이동 장치의 부품 번호를 37c로 하고, 외측에 위치하는 반전 기구의 부품 번호를 37e로 하고 있다. 단, 좌우의 이송 배치부(30A, 30B)는 좌우 반전된 상태로 배치되어 있다. 그래서, 우측의 이송 배치부(30B)에서는 도시하는 우측이 외측으로 되기 때문에, 우측에 위치하는 흡착 노즐의 부품 번호가 37a가 되고, 또한 우측에 위치하는 Z 방향 이동 장치의 부품 번호가 37c가 되고, 우측에 위치하는 반전 기구의 부품 번호가 37e가 된다. 여기서, 좌측의 이송 배치 헤드(37)가 제1 이송 배치 헤드이고, 우측의 이송 배치 헤드(37)가 제2 이송 배치 헤드이다.In addition, in the transfer arrangement part 30A on the left, the part number of the adsorption nozzle located on the outside (left side of the illustration) is set to 37a, the part number of the Z-direction moving device located on the outside is set to 37c, and The part number of the reversing mechanism to be located is 37e. However, the left and right transfer arranging portions 30A and 30B are arranged in a left and right inverted state. So, in the transfer arrangement part 30B on the right, the right side shown is to the outside, so the part number of the suction nozzle located on the right is 37a, and the part number of the Z-direction moving device located on the right is 37c. , The part number of the reversing mechanism located on the right is 37e. Here, the transfer and placement head 37 on the left is the first transfer and placement head, and the transfer and placement head 37 on the right is the second transfer and placement head.

중간 스테이지(31)는, 좌우의 이송 배치 헤드(37)의 흡착 노즐(37a, 37b)에 의해서 취출된 반도체 칩(t)을 일시적으로 배치하기 위한 것으로, 부품 공급부(10)와 스테이지부(20) 사이의 베이스부(1a)의 대략 중앙 위치에 마련되어 있다. 중간 스테이지(31)는, 좌우의 이송 배치부(30A, 30B)의 이송 배치 헤드(37)의 각각 2개의 흡착 노즐(37a, 37b)의 배치에 맞춰 4개의 배치부(31a∼31d)를 구비하고 있다.The intermediate stage 31 is for temporarily disposing the semiconductor chips t taken out by the suction nozzles 37a and 37b of the left and right transfer and placement heads 37, and the component supply unit 10 and the stage unit 20 ) It is provided at the approximately center position of the base part 1a between. The intermediate stage 31 is provided with four placement portions 31a to 31d according to the arrangement of the two suction nozzles 37a and 37b of the transfer placement head 37 of the left and right transfer placement portions 30A, 30B. Are doing.

웨이퍼링 유지 장치(32)는, 부품 공급부(10)의 웨이퍼링 홀더(12)에 웨이퍼링(11)을 공급 및 수납할 때에 이용된다. 웨이퍼링 유지 장치(32)는, 좌측의 이송 배치부(30A)의 지지체(35)에 있어서의 우측 방향 단부의, X 방향 이동체(36)가 설치된 면과는 반대쪽의 면, 즉 앞면에 마련되어 있다. 웨이퍼링 유지 장치(32)는, 에어 실린더 등의 도시되지 않는 X 방향 이동 장치에 의해서 X 방향으로 진퇴가 자유롭게 마련된 막대 형상의 지지 아암(32a)과, 이 지지 아암(32a)에 있어서의 도시하는 우측 방향의 선단에 마련되어, 웨이퍼링(11)을 파지하는 척부(32b)를 구비하여 구성되어 있다.The wafer ring holding device 32 is used to supply and receive the wafer ring 11 to the wafer ring holder 12 of the component supply unit 10. The wafer ring holding device 32 is provided on a surface opposite to the surface on which the X-direction movable body 36 is installed, that is, on the front surface of the right end of the support body 35 of the left transfer arrangement portion 30A. . The wafer ring holding device 32 includes a rod-shaped support arm 32a provided freely advancing and retreating in the X direction by a non-illustrated X-direction moving device such as an air cylinder, and shown in the support arm 32a. It is provided at the tip in the right-hand direction, and comprises a chuck part 32b for holding the wafer ring 11.

이러한 이송 배치부(30)는, 부품 공급부(10)로부터 반도체 칩(t)을 순차 취출하여, 실장부(40)로 향해 이송 배치한다. 이송 배치부(30)는, 반도체 칩(t)을 페이스업 실장(반도체 칩(t)의 전극면을 위로 하여 기판에 실장)할 때에는, 부품 공급부(10)로부터 취출한 반도체 칩(t)을 중간 스테이지(31)를 통해 실장부(40)에 건네고, 반도체 칩(t)을 페이스다운 실장(반도체 칩(t)의 전극면을 아래로 하여 기판에 실장)할 때에는, 부품 공급부(10)로부터 취출한 반도체 칩(t)을 흡착 노즐(37a, 37b)을 상하 반전시켜 반도체 칩(t)을 표리 반전시킨 상태에서 실장부(40)에 건넨다.The transfer arrangement unit 30 sequentially takes out the semiconductor chips t from the component supply unit 10 and transfers and arranges them toward the mounting unit 40. When the semiconductor chip t is face-up mounted (mounted on a substrate with the electrode surface of the semiconductor chip t facing up), the transfer and placement unit 30 removes the semiconductor chip t taken out from the component supply unit 10. When the semiconductor chip t is face-down mounted (mounted on the substrate with the electrode surface of the semiconductor chip t facing down) through the intermediate stage 31, the component supply unit 10 The taken-out semiconductor chip t is handed over to the mounting portion 40 in a state in which the suction nozzles 37a and 37b are vertically inverted and the semiconductor chip t is inverted front and back.

(실장부(40))(Mounting part (40))

실장부(40)는, 좌우 한 쌍의 이송 배치부(30A, 30B)와 마찬가지로 동일 구성을 갖는 2개의 실장부(40A, 40B)를 구비하고 있다. 2개의 실장부(40A, 40B)는, 스테이지부(20)를 사이에 끼우도록 베이스부(1a) 상의 후방 양측에 좌우 반전된 상태로 나눠 배치되어 있다. 이하에서는, 좌우 한 쌍의 실장부(40)에 관해서도, 좌측의 실장부(40A)의 구성만을 설명하고, 우측의 실장부(40B)의 구성은 설명을 생략한다. The mounting portion 40 is provided with two mounting portions 40A and 40B having the same configuration as the left and right pair of transfer and placement portions 30A and 30B. The two mounting portions 40A and 40B are arranged in a left-right inverted state on both rear sides of the base portion 1a so as to sandwich the stage portion 20 therebetween. Hereinafter, only the configuration of the left mounting portion 40A will be described with respect to the left and right pair of mounting portions 40, and the configuration of the right mounting portion 40B will be omitted.

실장부(40A)는, 베이스부(1a)의 후방 좌측에 Y 방향을 따라서 베이스부(1a)의 후단부에서부터 중앙부에 걸쳐서 연장 설치된, 측면에서 봤을 때 문(門) 형태를 이루는 지지 프레임(41)을 구비하고 있다. 이 지지 프레임(41)의 우측 측면에, Y 방향 이동 장치(41a)를 통해 Y 방향으로 이동이 자유롭게 헤드 지지체(42)가 지지되어 있다. 헤드 지지체(42)는, X 방향을 따르는 수평 방향인 도시하는 우측 방향으로 향해서 베이스부(1a)의 중앙 부근까지 연장되어 있다. 헤드 지지체(42)의 앞면에는, X 방향으로 이동 가능한 X 방향 이동 장치(42a)를 통해 실장 헤드(43)가 마련되어 있다.The mounting portion 40A is a support frame 41 extending from the rear end of the base portion 1a to the central portion along the Y direction on the rear left side of the base portion 1a and forming a door shape when viewed from the side. ). A head support body 42 is supported on the right side of the support frame 41 so as to be freely moved in the Y direction via a Y-direction moving device 41a. The head support 42 extends to the vicinity of the center of the base portion 1a toward the right side shown in the horizontal direction along the X direction. A mounting head 43 is provided on the front surface of the head support 42 via an X-direction moving device 42a movable in the X-direction.

실장 헤드(43)는, X 방향(도시하는 좌우)으로 나란하게 설치되어, 반도체 칩(t)을 흡착 유지하여 지지 기판(W)에 실장하는 2개의 실장 툴(43a, 43b)과, 2개의 실장 툴(43a, 43b)을 개별적으로 Z 방향으로 이동시키는 Z 방향 이동 장치(43c, 43d)를 구비하고 있다. 여기서, Y 방향 이동 장치(41a)와 X 방향 이동 장치(42a)와 Z 방향 이동 장치(43c, 43d)로 실장 헤드 이송 기구가 구성되어 있다. 또한, 실장부(40)는 실장 툴(43a, 43b)에 유지된 반도체 칩(t)을 촬상하기 위한 촬상 유닛(44)을 구비하고 있다.The mounting heads 43 are installed side by side in the X direction (left and right shown), and two mounting tools 43a and 43b are mounted on the support substrate W by adsorbing and holding the semiconductor chip t, and two It is provided with Z-direction moving devices 43c and 43d for individually moving the mounting tools 43a and 43b in the Z-direction. Here, the mounting head conveyance mechanism is comprised by the Y-direction moving device 41a, the X-direction moving device 42a, and the Z-direction moving devices 43c, 43d. Further, the mounting portion 40 is provided with an imaging unit 44 for imaging the semiconductor chip t held in the mounting tools 43a and 43b.

실장 툴(43a, 43b)은 이송 배치 헤드(37)의 흡착 노즐(37a, 37b)과 동일한 배치 간격으로 설치되어 있다. 또한, 실장 툴(43a, 43b)은, 반도체 칩(t)을 흡착 유지하는 부분이, 상하 방향으로 투시 가능한 부재에 의해서 구성되어 있다. 이에 따라, 실장 툴(43a, 43b)에 흡착 유지된 반도체 칩(t)을, 실장 툴(43a, 43b)의 상측에서 관찰할 수 있게 되어 있다. 실장 툴(43a, 43b)은, 도시되지 않는 수평 회동 장치를 구비하고 있어, 흡착 유지한 반도체 칩(t)을 수평 면내에서 회동시킬 수 있게 되어 있다. 또한, 실장 툴(43a, 43b) 중, 내측(베이스부(1a)의 중앙 측)에 위치하는 실장 툴(43b)에는 제1 인식부로서의 기판 인식 카메라(43f)가 부착되어 있다. 기판 인식 카메라(43f)는 스테이지(21)에 배치된 지지 기판(W)의 얼라인먼트 마크(글로벌 마크)를 촬상하기 위한 것이다.The mounting tools 43a and 43b are provided at the same arrangement interval as the suction nozzles 37a and 37b of the transfer arrangement head 37. In addition, in the mounting tools 43a and 43b, a portion for adsorbing and holding the semiconductor chip t is constituted by a member that can see through in the vertical direction. Accordingly, the semiconductor chip t adsorbed and held by the mounting tools 43a and 43b can be observed from the upper side of the mounting tools 43a and 43b. The mounting tools 43a and 43b are equipped with a horizontal rotating device (not shown), and the semiconductor chip t held by suction can be rotated in a horizontal plane. Further, of the mounting tools 43a and 43b, a substrate recognition camera 43f serving as a first recognition unit is attached to the mounting tool 43b positioned inside (the center side of the base portion 1a). The substrate recognition camera 43f is for capturing an alignment mark (global mark) of the support substrate W disposed on the stage 21.

또한, 이송 배치부(30)와 마찬가지로, 실장부(40)에 있어서도 좌우의 실장부(40A, 40B)가 좌우 반전된 상태로 배치되어 있다. 따라서, 좌우의 실장부(40A, 40B)에 있어서, 각각 외측(좌측의 실장부(40A)에서는 좌측, 우측의 실장부(40B)에서는 우측)에 위치하는 실장 툴의 부품 번호를 43a로 하고, 외측에 위치하는 Z 방향 이동 장치의 부품 번호를 43c로 하고 있다. 여기서, 좌측의 실장 헤드(43)가 제1 실장 헤드이고, 우측의 실장 헤드(43)가 제2 실장 헤드이다.In addition, similarly to the transfer arrangement unit 30, the left and right mounting portions 40A, 40B are arranged in a state in which the left and right mounting portions 40A and 40B are inverted in the mounting portion 40 as well. Therefore, in the left and right mounting portions 40A and 40B, the part number of the mounting tool positioned on the outer side (left in the left mounting portion 40A, and the right in the right mounting portion 40B) is 43a, The part number of the Z-direction moving device located on the outside is set to 43c. Here, the mounting head 43 on the left is the first mounting head, and the mounting head 43 on the right is the second mounting head.

촬상 유닛(44)은, 중간 스테이지(31)의 4개의 배치부(31a∼31d)의 상측의 위치에, 4개의 배치부(31a∼31d)에 대응하여 제2 인식부로서의 4개의 칩 인식 카메라(44a∼44d)를 구비하고 있다. 칩 인식 카메라(44a∼44d)는, 배치부(31a∼31d)에 배치된 반도체 칩(t)을 촬상할 수 있고, 칩 인식 카메라(44a∼44d)의 아래쪽으로 이동한 실장 툴(43a, 43b)에 유지된 반도체 칩(t)을, 실장 툴(43a, 43b)을 투과하여 촬상할 수 있게 되어 있다. 이들 칩 인식 카메라(44a∼44d)는, 한 쌍의 XY 이동 장치(44e, 44f)에 의해서, 2개 1조로 XY 방향으로 이동할 수 있게 지지되어 있다. 조가 되는 2개의 칩 인식 카메라(44a와 44b 및 44c와 44d)는, 실장 툴(43a, 43b) 및 흡착 노즐(37a, 37b)과 동일한 배치 간격으로 설치되어 있다. 한 쌍의 XY 이동 장치(44e, 44f)는, X 방향으로 연장 설치된 도면의 정면에서 봤을 때 문 형태를 이루는 카메라 지지 프레임(44g)의 들보(梁) 부분의 하측에 지지되어 있다. 카메라 지지 프레임(44g)은, 실장부(40)에 있어서의 좌우의 지지 프레임(41)의 상면의 전측 단부에, 좌우의 지지 프레임(41)에 가설하여 마련되어 있다.The imaging unit 44 corresponds to the four mounting portions 31a to 31d at a position above the four mounting portions 31a to 31d of the intermediate stage 31, and four chip recognition cameras serving as second recognition units. (44a to 44d) are provided. The chip recognition cameras 44a to 44d can capture an image of the semiconductor chip t disposed on the placement portions 31a to 31d, and the mounting tools 43a and 43b moved downward from the chip recognition cameras 44a to 44d. The semiconductor chip t held in) can be imaged through the mounting tools 43a and 43b. These chip recognition cameras 44a to 44d are supported by a pair of XY moving devices 44e and 44f so that they can move in the XY direction in two sets. The two chip-recognition cameras 44a and 44b and 44c and 44d used as a pair are provided at the same arrangement interval as the mounting tools 43a and 43b and the suction nozzles 37a and 37b. A pair of XY moving devices 44e and 44f are supported on the lower side of the beam (梁) part of the camera support frame 44g which forms a door as viewed from the front of the figure extended in the X direction. The camera support frame 44g is provided at the front end of the upper surface of the left and right support frames 41 in the mounting portion 40 by being installed on the left and right support frames 41.

이러한 실장부(40)는, 이송 배치부(30)에 의해서 부품 공급부(10)로부터 취출된 반도체 칩(t)을 수취하고, 수취한 반도체 칩(t)을 스테이지(21)에 배치된 지지 기판(W) 상에 실장한다. 그 때, 좌우의 실장 헤드(43)의 실장 툴(43a, 43b)은 일정한 실장 라인 상에서 반도체 칩(t)을 실장한다. 이 실장 라인은, 스테이지(21)의 Y 방향에 있어서의 이동 범위 내에 있어서, X 방향을 따라서 가상적으로 설정된 직선이며, 스테이지(21) 및 실장 툴(43a, 43b)의 이동에 이용하는 좌표에 의해서 관리된다. 즉, 실장 라인은 일정한 Y축 상에 위치하는 X축 상의 좌표점의 집합이 된다. 지지 기판(W)에는 통상 XY 방향을 따라서 행렬형으로 실장 영역이 설정된다. 따라서, 지지 기판(W) 상에 반도체 칩(t)을 실장할 때에는, 스테이지(21)는 반도체 칩(t)을 실장하고자 하는 X 방향을 따르는 실장 영역의 행이 실장 라인 상에 위치하도록 이동 제어된다. 실장 툴(43a, 43b)은 실장 라인 상에 위치하게 된 실장 영역 중, 소정의 실장 영역 상에 반도체 칩(t)을 실장하도록 이동 제어된다.Such mounting unit 40 receives the semiconductor chip t taken out from the component supply unit 10 by the transfer and placement unit 30, and places the received semiconductor chip t on the stage 21 as a support substrate. Mount on (W). At that time, the mounting tools 43a and 43b of the left and right mounting heads 43 mount the semiconductor chip t on a fixed mounting line. This mounting line is a straight line set virtually along the X direction within the moving range of the stage 21 in the Y direction, and is managed by coordinates used for moving the stage 21 and the mounting tools 43a, 43b. do. That is, the mounting line becomes a set of coordinate points on the X axis located on a certain Y axis. In the support substrate W, a mounting area is usually set in a matrix form along the XY direction. Therefore, when mounting the semiconductor chip (t) on the support substrate (W), the stage 21 is moved so that the row of the mounting area along the X direction in which the semiconductor chip (t) is to be mounted is located on the mounting line. do. The mounting tools 43a and 43b are moved and controlled to mount the semiconductor chip t on a predetermined mounting area among mounting areas positioned on the mounting line.

좌우의 실장부(40A, 40B)의 실장 헤드(43, 43)는, 각각 실장 라인 상에 있어서, 지지 기판(W) 상의 실장 영역을 X 방향으로 2등분, 즉 좌우로 2등분하여, 좌측의 영역을 좌측의 실장 헤드(43)로, 우측의 영역을 우측의 실장 헤드(43)로 분담하여 동시병행적으로 반도체 칩(t)의 실장을 행한다. 이 때, 실장 헤드(43)끼리의 물리적인 간섭을 방지하기 위해서, 2개의 실장 헤드(43, 43)가 접근할 수 있는 최소 거리를 소프트적 혹은 메카니컬적으로 제한하고 있다. 이 접근할 수 있는 최소 거리를 「최접근 거리」라고 부른다. 또한, 좌우의 실장 헤드(43, 43)가 최접근 거리에 있는 상태에서, 외측에 위치하는 실장 툴끼리, 즉 좌측의 실장 헤드(43)의 좌측의 실장 툴(43a)과 우측의 실장 헤드(43)의 우측의 실장 툴(43a)의 이격 거리를 「근접 간격」이라고 부른다. 만일 지지 기판(W)의 X 방향의 치수가 근접 간격의 2배의 길이를 만족하지 않는 경우, 좌우의 실장 헤드(43)에 의한 반도체 칩(t)의 실장을, 지지 기판(W)의 X 방향 전역에서 동시에 병행하여 행하기가 곤란하게 된다.The mounting heads 43 and 43 of the left and right mounting portions 40A and 40B, respectively, on the mounting line, divide the mounting area on the support substrate W in two in the X direction, that is, in the left and right, The semiconductor chip t is mounted in parallel by distributing the region to the left mounting head 43 and the right region to the right mounting head 43. At this time, in order to prevent physical interference between the mounting heads 43, the minimum distance that the two mounting heads 43 and 43 can approach is limited softly or mechanically. The minimum distance that can be approached is called the "nearest distance". Further, in a state in which the left and right mounting heads 43 and 43 are at the closest distance, mounting tools located outside, that is, the mounting tool 43a on the left side of the mounting head 43 on the left and the mounting head on the right side ( The separation distance of the mounting tool 43a on the right side of 43) is referred to as "proximity interval". If the dimension in the X direction of the support substrate W does not satisfy twice the length of the proximity distance, the mounting of the semiconductor chip t by the left and right mounting heads 43 is performed by the X of the support substrate W. It becomes difficult to perform simultaneously in parallel across all directions.

좌우의 실장 헤드(43, 43)에 있어서, 실장을 동시에 행하는 실장 툴(43a, 43b)의 조합은 도 5에 도시하는 네 가지가 있다. 제1 예는, 도 5(A)에 도시한 것과 같이, 좌측의 실장 헤드(43)의 우측의 실장 툴(43b)과 우측의 실장 헤드(43)의 좌측의 실장 툴(43b)로 반도체 칩(t)을 동시에 실장하는 조합이다. 제2 예는, 도 5(B)에 도시한 것과 같이, 좌측의 실장 헤드(43)의 우측의 실장 툴(43b)과 우측의 실장 헤드(43)의 우측의 실장 툴(43a)로 반도체 칩(t)을 동시에 실장하는 조합이다. 제3 예는, 도 5(C)에 도시한 것과 같이, 좌측의 실장 헤드(43)의 좌측의 실장 툴(43a)과 우측의 실장 헤드(43)의 좌측의 실장 툴(43b)로 반도체 칩(t)을 동시에 실장하는 조합이다. 제4 예는, 도 5(D)에 도시한 것과 같이, 좌측의 실장 헤드(43)의 좌측의 실장 툴(43a)과 우측의 실장 헤드(43)의 우측의 실장 툴(43a)로 반도체 칩(t)을 동시에 실장하는 조합이다.In the left and right mounting heads 43 and 43, there are four combinations of mounting tools 43a and 43b that perform mounting at the same time as shown in FIG. 5. The first example is a semiconductor chip with the mounting tool 43b on the right of the mounting head 43 on the left and the mounting tool 43b on the left of the mounting head 43 on the right, as shown in Fig. 5A. It is a combination that implements (t) at the same time. The second example is a semiconductor chip with a mounting tool 43b on the right side of the mounting head 43 on the left and a mounting tool 43a on the right side of the mounting head 43 on the right, as shown in Fig. 5(B). It is a combination that implements (t) at the same time. In a third example, as shown in Fig. 5(C), a semiconductor chip is provided with the left mounting tool 43a of the left mounting head 43 and the left mounting tool 43b of the right mounting head 43. It is a combination that implements (t) at the same time. In a fourth example, as shown in Fig. 5(D), a semiconductor chip is provided with a left mounting tool 43a of the left mounting head 43 and a right mounting tool 43a of the right mounting head 43. It is a combination that implements (t) at the same time.

이 중, 동시에 실장을 행하는 실장 툴(43a, 43b)끼리의 이격 거리(L)가 가장 긴 조합은, 도 5(D)에 도시하는 좌우의 실장 헤드(43)에 있어서의 외측에 위치하는 실장 툴(43a)끼리로 실장하는 조합이다. 그리고, 이 조합에 있어서, 좌우의 실장 헤드(43)가 최접근 거리에 있는 상태에서의 실장 툴(43a)끼리의 이격 거리(L)가 상술한 「근접 간격」이다. 따라서, 지지 기판(W)의 X 방향의 길이가 근접 간격의 2배를 만족하지 않는 경우, 도 5(D)의 조합으로는 지지 기판(W)의 X 방향의 전역에 있어서, 반도체 칩(t)을 동시에 실장할 수 없게 된다. 또한, 본 실시형태에서는 근접 간격은 150 mm로 되어 있다. 즉, 도 5(D)에 도시하는 실장 툴(43a, 43b)끼리의 이격 거리(L)가 150 mm라는 것이다.Among these, the combination of the longest separation distance L between the mounting tools 43a and 43b that perform mounting at the same time is the mounting located on the outside of the left and right mounting heads 43 shown in Fig. 5D. It is a combination of mounting between the tools 43a. And in this combination, the separation distance L between the mounting tools 43a in a state in which the left and right mounting heads 43 are at the closest distance is the above-described "proximity interval". Therefore, when the length of the support substrate W in the X direction does not satisfy twice the proximity interval, the combination of Fig. 5D shows that the semiconductor chip t ) Cannot be mounted at the same time. Further, in this embodiment, the proximity interval is 150 mm. That is, the separation distance L between the mounting tools 43a and 43b shown in Fig. 5D is 150 mm.

또한, 실장 헤드(43)의 동작 프로그램으로서, 동시에 실장을 행하는 실장 툴(43a, 43b)의 조합이, 도 5(A)∼도 5(C)의 조합으로 제한되어 있고, 도 5(D)의 조합이 존재하지 않는 경우, 「근접 간격」은 도 5(B)에 도시한 것과 같은, 좌우의 실장 헤드(43)가 최접근 거리에 있는 상태에서의 좌측의 실장 헤드(43)의 우측의 실장 툴(43b)과 우측의 실장 헤드(43)의 우측의 실장 툴(43a)과의 이격 거리, 또는 도 5(C)에 도시한 것과 같은, 좌우의 실장 헤드(43)가 최접근 거리에 있는 상태에서의 좌측의 실장 헤드(43)의 좌측의 실장 툴(43a)과 우측의 실장 헤드(43)의 좌측의 실장 툴(43b)과의 이격 거리가 된다.In addition, as the operation program of the mounting head 43, the combination of the mounting tools 43a and 43b that simultaneously mount is limited to the combination of Figs. 5A to 5C, and Fig. 5D When there is no combination of, the "proximity distance" is the right side of the left mounting head 43 in a state where the left and right mounting heads 43 are at the closest distance, as shown in Fig. 5(B). The separation distance between the mounting tool 43b and the mounting tool 43a on the right side of the mounting head 43 on the right side, or the mounting heads 43 on the left and right as shown in Fig. 5(C) are at the closest distance. It is a separation distance between the left mounting tool 43a of the left mounting head 43 and the left mounting tool 43b of the right mounting head 43 in the state.

(제어부(50))(Control unit 50)

제어부(50)는, 기억부(51)에 기억된 제어 정보에 기초하여 부품 공급부(10), 스테이지부(20), 이송 배치부(30), 실장부(40)의 동작을 제어하여, 반도체 칩(t)을 포함하는 전자 부품을 지지 기판(W)의 각 실장 영역에 순차 실장한다. 기억부(51)에는, 후술하는 스테이지(21)의 이동 위치 오차 취득 공정에 의해 얻어진 스테이지(21)의 이동 위치 오차를 보정하는 스테이지 보정 데이터나, 실장 툴(43a, 43b)의 이동 위치 오차 취득 공정에 의해 얻어진 실장 툴(43a, 43b)의 이동 위치 오차를 보정하는 툴 보정 데이터가 기억되어 있고, 이들 보정 데이터에 기초하여 스테이지(21) 및 실장부(40)의 이동이 제어된다. 또한, 기억부(51)에는, 지지 기판(W)에 대하여 반도체 칩(t)을 실장하기 위한, 이송 배치부(30)나 실장부(40) 등에 대한 동작 프로그램 등도 기억되어 있다.The control unit 50 controls the operation of the component supply unit 10, the stage unit 20, the transfer arrangement unit 30, and the mounting unit 40 based on the control information stored in the storage unit 51, The electronic components including the chip t are sequentially mounted on each mounting area of the support substrate W. In the storage unit 51, stage correction data for correcting the moving position error of the stage 21 obtained by the moving position error acquisition process of the stage 21 described later, and the moving position error of the mounting tools 43a, 43b are acquired. Tool correction data for correcting the movement position error of the mounting tools 43a and 43b obtained by the process is stored, and movement of the stage 21 and the mounting unit 40 is controlled based on these correction data. Further, the storage unit 51 also stores an operation program for the transfer and placement unit 30, the mounting unit 40, and the like for mounting the semiconductor chip t on the support substrate W.

[실장 장치의 동작(전자 부품의 실장)][Operation of mounting device (mounting of electronic components)]

이어서, 실장 장치(1)를 이용한 반도체 칩(t) 등의 전자 부품의 실장 공정에 관해서 설명한다. 지지 기판(W)의 각 실장 영역에 반도체 칩(t) 등의 전자 부품을 실장함에 있어서, 글로벌 인식 방식만을 적용하는 경우, 실장 영역의 위치 인식은 행해지지 않기 때문에, 각 실장 영역에 대한 반도체 칩(t)의 위치 결정 정밀도는, 지지 기판(W)의 글로벌 마크 등의 인식 정밀도와 스테이지(21)의 XY 이동 기구(22)의 기계 가공 정밀도 등, 그리고 실장 툴(43a, 43b)의 X 방향 이동 장치(42a), Y 방향 이동 장치(41a), Z 방향 이동 장치(43c, 43d)의 기계 가공 정밀도 등에 의지하게 된다. 그러나, 스테이지(21)나 실장 툴(43a, 43b)의 이동을 가이드하는 가이드 레일 등을 원하는 범위에 걸쳐 ±7 ㎛ 이하의 정밀도로 마무리하는 것은, 금속 가공상 실질적으로 불가능하다. 더구나, 원하는 길이를 갖는 가이드 레일을 금속 프레임 등에 ±7 ㎛ 이하의 직진성과 기복으로 조립하는 것은 더욱 불가능하다. 그래서, 스테이지(21)의 이동 위치 오차를 측정하여, 스테이지(21)의 이동을 보정하는 데이터를 취득(캘리브레이션)한다. 또한, 실장 툴(43a, 43b)의 이동 위치 오차를 실장 라인 상에 있어서 측정하여, 실장 툴(43a, 43b)의 이동을 보정하는 데이터를 취득(캘리브레이션)한다.Next, the mounting process of electronic components, such as the semiconductor chip t, using the mounting apparatus 1 is demonstrated. When electronic components such as semiconductor chips t are mounted in each mounting area of the support substrate W, when only the global recognition method is applied, the location of the mounting area is not recognized, so the semiconductor chip for each mounting area The positioning accuracy of (t) is the recognition accuracy of the global mark of the support substrate W, the machining accuracy of the XY movement mechanism 22 of the stage 21, and the X direction of the mounting tools 43a, 43b. It depends on the machining accuracy of the moving device 42a, the Y-direction moving device 41a, and the Z-direction moving devices 43c, 43d, and the like. However, it is practically impossible to finish the stage 21 or the guide rail for guiding the movement of the mounting tools 43a and 43b over a desired range with an accuracy of ±7 µm or less in terms of metal processing. Moreover, it is even more impossible to assemble a guide rail having a desired length with a straightness of ±7 µm or less and an undulation on a metal frame. Thus, the error in the movement position of the stage 21 is measured, and data for correcting the movement of the stage 21 is acquired (calibrated). Further, the moving position error of the mounting tools 43a and 43b is measured on the mounting line, and data for correcting the movement of the mounting tools 43a and 43b is acquired (calibrated).

[스테이지(21)의 이동 위치 오차(스테이지 보정 데이터)의 취득 공정(캘리브레이션 공정(1))][Acquisition process of moving position error of stage 21 (stage correction data) (calibration process (1))]

스테이지(21)의 이동 위치 오차를 보정하는 데이터는, 도 6 및 도 7에 도시한 것과 같은 교정 기판(71)을 사용하여 취득한다. 교정 기판(71)은, 예컨대 유리제의 기판에 위치 인식용의 도트 마크(72)가 미리 설정된 간격으로 행렬형으로 형성된 것이다. 교정 기판(71)의 도트 마크(72)는 예컨대 세로 600 mm×가로 600 mm 범위 내에 3 mm 간격으로 형성되어 있다. 도트 마크(72)는 금속 박막 등으로 형성되어 있고, 에칭이나 스퍼터링 등의 성막 기술을 이용하여 형성할 수 있다. 도트 마크의 직경은 예컨대 0.2 mm이다. 이러한 교정 기판(71)을 스테이지(21) 상에 정확하게 셋트한다. 교정 기판(71)의 셋트 방법은 특별히 한정되지 않지만, 예컨대 이하에 나타내는 것과 같은 방법에 의해 실시된다. 여기서, 교정 기판(71)은 지지 기판(W)과 동일한 크기를 가지고, 도트 마크가 형성된 범위는 지지 기판(W) 상의 모든 실장 영역을 포함하는 범위와 동일한 크기로 되어 있다.Data for correcting the error in the moving position of the stage 21 is acquired using a calibration substrate 71 as shown in Figs. 6 and 7. The calibration substrate 71 is, for example, formed on a glass substrate in a matrix form with dot marks 72 for position recognition at predetermined intervals. The dot marks 72 of the calibration substrate 71 are formed at intervals of 3 mm within a range of, for example, 600 mm in length x 600 mm in width. The dot mark 72 is formed of a metal thin film or the like, and can be formed using a film forming technique such as etching or sputtering. The diameter of the dot mark is, for example, 0.2 mm. This calibration substrate 71 is accurately set on the stage 21. The method of setting the calibration substrate 71 is not particularly limited, but is implemented by, for example, a method as shown below. Here, the calibration substrate 71 has the same size as the support substrate W, and the range in which the dot mark is formed is the same size as the range including all mounting areas on the support substrate W.

(교정 기판(71)의 셋트)(Set of calibration substrate 71)

상술한 것과 같은 교정 기판(71)을 작업자의 수작업에 의해서 스테이지(21) 상에 셋트한다. 교정 기판(71)의 셋트는, 교정 기판(71)을 스테이지(21) 상에 배치한 후, 교정 기판(71)의 평행 조정(도트 마크(72)의 배열 방향을 XY 방향으로 맞추는 조정)을 행함으로써 실시된다. 평행 조정은, 지지 기판(W)의 글로벌 마크의 촬상에 이용하는 기판 인식 카메라(43f) 중, 예컨대 좌측의 실장 헤드(43)의 기판 인식 카메라(43f)를 이용하여 행한다. 우선, 스테이지(21) 상에 배치된 교정 기판(71) 상에 있어서, 도 6에 도시한 것과 같이, 교정 기판(71)의 왼쪽 앞의 코너부에 위치하는 도트 마크(72)가 기판 인식 카메라(43f)의 촬상 시야(V)의 중심이 되도록 스테이지(21)의 위치를 조정한다.The calibration substrate 71 as described above is set on the stage 21 by the operator's manual operation. In the set of calibration board 71, after arranging the calibration board 71 on the stage 21, parallel adjustment of the calibration board 71 (adjustment of aligning the arrangement direction of the dot marks 72 in the XY direction) is performed. It is done by doing. The parallel adjustment is performed using, for example, the substrate recognition camera 43f of the left mounting head 43 among the substrate recognition cameras 43f used to image the global mark of the support substrate W. First, on the calibration substrate 71 disposed on the stage 21, as shown in FIG. 6, the dot mark 72 positioned at the front left corner of the calibration substrate 71 is a substrate recognition camera. The position of the stage 21 is adjusted so that it may become the center of the imaging field V of 43f.

이 상태에서 스테이지(21)를 저속(카메라(22)의 시야(V) 내를 도트 마크(72)가 천천히 흘러가는 정도의 속도)으로 X 방향 좌측으로 향해서 이동시킨다. 이 때, 작업자는 기판 인식 카메라(43f)의 촬상 화상을 모니터로 감시하여, 기판 인식 카메라(43f)에서 촬상되는 도트 마크(72)의 위치가 촬상 시야(V)에 대하여 상측 또는 하측으로 틀어져 가면 스테이지(21)의 이동을 정지시켜, 틀어짐을 없애는 방향으로 교정 기판(71)의 기울기를 수동으로 조정한다. 도 6의 촬상 시야(V)는, 스테이지(21)의 이동에 따라 촬상 시야(V) 내에 나타나는 도트 마크(72)의 위치가 서서히 하측으로 틀어지는 상태의 예를 도시하고 있다.In this state, the stage 21 is moved toward the left in the X direction at a low speed (the speed at which the dot mark 72 slowly flows in the field of view V of the camera 22). At this time, the operator monitors the image captured by the substrate recognition camera 43f with a monitor, and if the position of the dot mark 72 imaged by the substrate recognition camera 43f is shifted upward or downward with respect to the imaging field V The movement of the stage 21 is stopped, and the inclination of the calibration substrate 71 is manually adjusted in the direction of eliminating distortion. The imaging field V in FIG. 6 shows an example of a state in which the position of the dot mark 72 appearing in the imaging field V is gradually shifted downward as the stage 21 moves.

교정 기판(71)의 기울기를 조정했으면, 또 왼쪽 앞의 코너부에 위치하는 도트 마크(72)가 기판 인식 카메라(43f)의 촬상 시야(V)의 중심이 되도록 스테이지(21)의 위치를 조정하여, 스테이지(21)를 저속으로 X 방향 좌측으로 향해서 이동시킨다. 작업자는 마찬가지로 모니터로 도트 마크(72)의 위치가 틀어져 가는지 여부를 감시한다. 그리고, 위치가 틀어져 가면 스테이지(21)의 이동을 정지시켜, 교정 기판(71)의 기울기를 조정한다. 이러한 동작을, 스테이지(21)의 X 방향에 있어서의 이동 가능한 범위 전역에 있어서, 도트 마크(72)가 촬상 시야(V)에서 벗어나지 않고서 모니터 화면에 투영해 낼 때까지 반복해서 행한다. 이러한 작업자에 의한 스테이지(21)의 이동은 터치 패널과 죠이스틱의 조작 등에 의해 행한다.When the inclination of the calibration board 71 is adjusted, the position of the stage 21 is also adjusted so that the dot mark 72 located in the front left corner becomes the center of the imaging field V of the board recognition camera 43f. Thus, the stage 21 is moved at a low speed toward the left in the X direction. The operator likewise monitors whether the position of the dot mark 72 is shifted with a monitor. Then, when the position is shifted, the movement of the stage 21 is stopped, and the inclination of the calibration substrate 71 is adjusted. Such an operation is repeatedly performed over the entire movable range of the stage 21 in the X direction until the dot mark 72 is projected onto the monitor screen without deviating from the imaging field V. The movement of the stage 21 by such an operator is performed by operation of a touch panel and a joystick.

(스테이지(21)의 이동 위치 오차(보정 데이터)의 취득)(Acquisition of error in moving position (correction data) of stage 21)

이어서, 상기한 방법으로 스테이지(21) 상에 셋트된 교정 기판(71)의 도트 마크(72)의 위치를, 좌우의 실장 헤드(43)가 구비하는 기판 인식 카메라(43f)를 이용하여 인식하여, 스테이지(21)의 이동 위치 오차 및 그것에 기초한 보정 데이터를 취득한다. 도트 마크(72)의 인식은, 좌우의 기판 인식 카메라(43f)를 각각 소정의 위치에서 정지시킨 상태에서 교정 기판(71)을 이동시킴으로써 행한다. 교정 기판(71) 상의 도트 마크(72)의 촬상은, 예컨대 도 7에 도시한 것과 같이, 교정 기판(71)의 후방(베이스부(1a)의 후방 측에 위치하는 쪽) 좌측 단부에 위치하는 도트 마크(72)로부터 X 방향 우측으로 향해서 도트 마크(72)의 배치 간격인 3 mm 피치로 피치 이동을 시작하고, 전방(베이스부(1a)의 전방 측에 위치하는 쪽)으로 향해서 순차 되꺾으면서 행한다. 이 때, 교정 기판(71) 상의 도트 마크(72) 중, 좌측 반의 영역에 형성된 도트 마크(72)를 좌측의 기판 인식 카메라(43f)를 이용하여 촬상하고, 우측 반의 영역에 형성된 도트 마크(72)를 우측의 기판 인식 카메라(43f)를 이용하여 촬상한다.Subsequently, the position of the dot mark 72 of the calibration substrate 71 set on the stage 21 by the above method is recognized using the substrate recognition camera 43f provided in the left and right mounting heads 43 , The moving position error of the stage 21 and correction data based thereon are acquired. The dot mark 72 is recognized by moving the calibration substrate 71 while the left and right substrate recognition cameras 43f are stopped at respective predetermined positions. The image pickup of the dot mark 72 on the calibration substrate 71 is, for example, as shown in FIG. 7, located at the rear end of the calibration board 71 (the side located at the rear side of the base portion 1a). Starting from the dot mark 72 to the right in the X direction, starting the pitch movement at a pitch of 3 mm, which is the arrangement interval of the dot marks 72, and sequentially bending back toward the front (the side located on the front side of the base portion 1a) Do. At this time, of the dot marks 72 on the calibration substrate 71, the dot mark 72 formed in the left half region is imaged using the substrate recognition camera 43f on the left, and the dot mark 72 formed in the right half region ) Is imaged using the substrate recognition camera 43f on the right.

구체적으로는, 스테이지(21)를 XY 이동 기구(22)의 XY 방향의 이동 스트로크의 중앙에 위치(이 위치를 원점 위치라고 부른다.)시킨 상태에서, 좌측의 기판 인식 카메라(43f)를 교정 기판(71) 상의 좌측 반의 도트 마크군의 중앙(도 7에 부호 71A로 나타내는 위치)에 위치시키고, 우측의 기판 인식 카메라(43f)를 교정 기판(71) 상의 우측 반의 도트 마크군의 중앙(도 7에 부호 71B로 나타내는 위치)에 위치시킨다. 이 상태에서, 좌우의 기판 인식 카메라(43f)를 정지시킨 채로, 작업자가 모니터를 보면서 XY 이동 기구(22)를 조작하여, 좌측 반의 도트 마크군의 좌측 위의 도트 마크(72)가 좌측의 기판 인식 카메라(43f)의 촬상 시야(V)의 중심에 위치하도록 교정 기판(71)을 이동시킨다. 이에 따라, 우측 반의 도트 마크군의 좌측 위의 도트 마크(72)가 우측의 기판 인식 카메라(43f)의 촬상 시야(V) 내에 위치하게 된다. 좌우 각각의 도트 마크군에 있어서, 좌측 위의 도트 마크(72)가 1번째의 도트 마크(72)가 된다.Specifically, with the stage 21 positioned at the center of the moving stroke in the XY direction of the XY moving mechanism 22 (this position is referred to as the origin position), the substrate recognition camera 43f on the left is set to the calibration substrate. Position the dot mark group on the left half of the image (71) at the center (position indicated by reference numeral 71A in Fig. 7), and place the substrate recognition camera 43f on the right side of the dot mark group on the right half of the calibration substrate 71 (Fig. 7 At the position indicated by the symbol 71B). In this state, with the left and right substrate recognition cameras 43f stopped, the operator manipulates the XY movement mechanism 22 while looking at the monitor, and the upper left dot mark 72 of the left half dot mark group is the left substrate The calibration substrate 71 is moved so that it is located in the center of the imaging field V of the recognition camera 43f. Accordingly, the dot mark 72 on the upper left of the dot mark group on the right half is positioned within the imaging field V of the substrate recognition camera 43f on the right. In each of the left and right dot mark groups, the upper left dot mark 72 becomes the first dot mark 72.

1번째의 도트 마크(72)를 기판 인식 카메라(43f)의 촬상 시야(V)의 중심이 되도록 위치시키면, 좌우의 기판 인식 카메라(43f)에 의한 도트 마크(72)의 검출 동작이 시작된다. 이보다 앞은 제어부(50)에 의한 자동 제어로 행해진다. 검출 동작은 작업자가 터치 패널에 표시되는 검출 동작의 시작 버튼을 누름(터치함)으로써 시작된다. 도트 마크(72)의 검출 동작이 시작되면, 우선 1번째의 도트 마크(72)가 촬상된다. 촬상된 1번째의 도트 마크(72)의 화상은, 공지된 화상 인식 기술을 이용하여 처리되어, 기판 인식 카메라(43f)의 촬상 시야(V)의 중심에 대한 도트 마크(72)의 위치 어긋남이 검출된다. 검출된 위치 어긋남은, 스테이지(21)의 이동 위치(XY 좌표)와 쌍을 이루는 정보로서 기억부(51)에 기억된다. 도트 마크(72)의 위치 인식이 완료되었으면, 상술한 이동 순서에 따라서 다음(2번째)의 도트 마크(72)를 카메라의 시야 내에 위치시키도록 스테이지(21)가 이동한다. 도 7의 예에서는, 2번째의 도트 마크(72)는 1번째의 도트 마크(72)의 우측 이웃에 위치하고 있기 때문에, 스테이지(21)를 X 방향 좌측으로 3 mm 이동시킨다.When the first dot mark 72 is positioned so as to be the center of the imaging field V of the substrate recognition camera 43f, the detection operation of the dot mark 72 by the left and right substrate recognition cameras 43f starts. Before this, the control unit 50 performs automatic control. The detection operation is started by the operator pressing (touching) the start button of the detection operation displayed on the touch panel. When the detection operation of the dot mark 72 starts, the first dot mark 72 is first captured. The image of the captured first dot mark 72 is processed using a known image recognition technique, so that the positional shift of the dot mark 72 with respect to the center of the imaging field V of the substrate recognition camera 43f is Is detected. The detected positional shift is stored in the storage unit 51 as information paired with the moving position (XY coordinates) of the stage 21. When the position recognition of the dot mark 72 is completed, the stage 21 moves to position the next (second) dot mark 72 in the field of view of the camera according to the above-described movement sequence. In the example of Fig. 7, since the second dot mark 72 is located on the right side of the first dot mark 72, the stage 21 is moved 3 mm to the left in the X direction.

스테이지(21)의 이동은, 스테이지(21)의 XY 이동 기구에 마련된 리니어 인코더의 판독치에 기초하여 행해진다. 리니어 인코더의 스케일에는 열 대책으로서 열팽창 계수가 작은 유리제 스케일을 이용하는 것이 바람직하다. 스테이지(21)의 이동이 완료되었으면, 1번째의 도트 마크(72a)와 같은 식으로 2번째의 도트 마크(72)의 위치 어긋남이 검출되어, 이 때의 스테이지(21)의 XY 좌표와 쌍을 이루는 정보로서 기억부(51)에 기억된다. 도트 마크(72)의 촬상은, 스테이지(21)를 정지시킨 후, 스테이지(21)의 정지 시에 발생하는 진동이 수습될 만큼의 시간을 기다린 후에 이루어진다. 이러한 동작을 교정 기판(71) 상의 모든 도트 마크(72)에 대하여 행하고, 각각의 위치에 대응하는 도트 마크(72)의 이동 위치 어긋남 데이터를 취득하여, 스테이지 보정 데이터로서 기억부(51)에 기억한다.The movement of the stage 21 is performed based on a reading value of a linear encoder provided in the XY movement mechanism of the stage 21. For the scale of the linear encoder, it is preferable to use a glass scale having a small coefficient of thermal expansion as a heat measure. When the movement of the stage 21 is completed, the positional shift of the second dot mark 72 is detected in the same manner as the first dot mark 72a, and the XY coordinates and the pair of the stage 21 at this time are detected. It is stored in the storage unit 51 as formed information. The image pickup of the dot mark 72 is performed after stopping the stage 21 and waiting for a period of time for the vibration generated when the stage 21 is stopped to be collected. Such an operation is performed for all the dot marks 72 on the calibration substrate 71, the moving position shift data of the dot marks 72 corresponding to each position is acquired, and stored in the storage unit 51 as stage correction data. do.

(지지 기판(W)의 열팽창에 따른 보정 데이터의 취득)(Acquisition of correction data according to thermal expansion of the support substrate W)

반도체 칩(t)의 접합에 이용되는 다이 어태치 필름의 접합성을 향상시키기 위해서, 스테이지(21)에 히터를 설치하여 지지 기판(W)을 가열하는 경우가 있다. 이러한 경우, 스테이지(21)에 얹기 전과 후에 지지 기판(W)의 온도가 변하기(오르기) 때문에, 지지 기판(W)이 그만큼 열팽창한다. 지지 기판(W)이 열팽창하면, 스테이지(21)와 실장 헤드(55)를 정밀도 좋게 이동시켰다고 해도 지지 기판(W)이 연장된 만큼 실장 위치가 틀어져 버린다.In order to improve the bonding property of the die attach film used for bonding the semiconductor chips t, there is a case where a heater is provided on the stage 21 to heat the support substrate W. In this case, since the temperature of the support substrate W changes (rises) before and after it is placed on the stage 21, the support substrate W thermally expands that much. When the support substrate W is thermally expanded, even if the stage 21 and the mounting head 55 are moved with high precision, the mounting position is displaced as long as the support substrate W is extended.

그래서, 히터의 가열에 의해서 생기는 지지 기판(W)의 열팽창량을 미리 측정하거나 하여 파악해 두고서, 지지 기판(W)에 반도체 칩(t)을 실장할 때에는, 미리 파악한 열팽창량에 따른 계수(퍼센테이지)를 보정 데이터에 곱해 스테이지(21)의 이동을 제어하는 것이 바람직하다. 이 때, 히터의 형상이나 배치, 스테이지(21)의 구조 등의 요인으로 지지 기판(W) 전체가 균일하게 열팽창하는 것은 아니기 때문에, 열팽창의 분포도 아울러 파악하도록 하여도 좋다. 예컨대, 지지 기판(W) 상의 영역을 10행×10열 등의 격자형의 복수의 영역으로 분할하고, 분할한 영역마다 열팽창량(각 측정점의 열팽창에 의한 변위)을 측정한다. 그리고, 영역마다 스테이지(21)의 보정 데이터에 곱하는 계수를 전환하도록 하여도 좋다.Therefore, the coefficient (percentage) according to the amount of thermal expansion determined in advance when the semiconductor chip (t) is mounted on the support substrate (W) after measuring or grasping the amount of thermal expansion of the support substrate (W) caused by heating of the heater in advance. It is desirable to control the movement of the stage 21 by multiplying by the correction data. At this time, since the entire supporting substrate W does not uniformly expand thermally due to factors such as the shape and arrangement of the heater and the structure of the stage 21, the distribution of thermal expansion may also be grasped. For example, the region on the support substrate W is divided into a plurality of lattice-like regions such as 10 rows x 10 columns, and the amount of thermal expansion (displacement due to thermal expansion of each measurement point) is measured for each divided region. In addition, a coefficient for multiplying the correction data of the stage 21 may be switched for each region.

또한, 지지 기판(W)을 스테이지(21)에 배치하고 나서 지지 기판(W)의 열팽창이 스테이지(21)의 온도에 대하여 포화될 때까지 사이의 소정의 경과 시간마다 지지 기판(W)의 열팽창량을 측정하여, 소정의 경과 시간마다의 열팽창량에 따른 계수를 구해 놓도록 하여도 좋다. 이 때, 지지 기판(W) 위를 복수의 영역으로 분할한 영역마다 열팽창량에 따른 계수를 구하도록 하여도 좋다. 그리고, 반도체 칩(t)의 실장을 행할 때는, 지지 기판(W)이 스테이지(21) 상에 배치되고 나서의 경과 시간마다 그 경과 시간에 따른 계수로 전환하고, 그 계수를 보정 데이터에 곱해 스테이지(21)를 이동시키도록 한다. 이와 같이 함으로써, 스테이지(21)의 온도에 대하여 지지 기판(W)의 열팽창이 포화 상태가 되는 것을 기다리지 않고, 상기 지지 기판(W)에 대하여 반도체 칩(t)의 실장을 시작할 수 있어, 반도체 칩(t)의 실장을 효율적으로 게다가 정밀도 좋게 실시할 수 있다.In addition, the thermal expansion of the support substrate W at every predetermined elapsed time between placing the support substrate W on the stage 21 until the thermal expansion of the support substrate W is saturated with the temperature of the stage 21 The amount may be measured and a coefficient corresponding to the amount of thermal expansion for each predetermined elapsed time may be obtained. At this time, a coefficient according to the amount of thermal expansion may be obtained for each region of the support substrate W divided into a plurality of regions. In addition, when mounting the semiconductor chip t, each elapsed time after the support substrate W is placed on the stage 21 is converted into a coefficient corresponding to the elapsed time, and the coefficient is multiplied by the correction data to Move (21). In this way, it is possible to start mounting the semiconductor chip t with respect to the support substrate W without waiting for the thermal expansion of the support substrate W to become saturated with respect to the temperature of the stage 21. (t) can be implemented efficiently and with high precision.

(스테이지(21)의 이동 위치의 보정)(Correction of the moving position of the stage 21)

스테이지(21)를 이동시킬 때에는, 스테이지(21)의 이동 위치 오차 취득 공정에서 구한 스테이지 보정 데이터 중, 좌측의 실장 헤드(43)가 구비하는 기판 인식 카메라(43f)를 이용하여 취득한 스테이지 보정 데이터를 참조하여, 스테이지(21)의 이동 위치를 보정한다. 제어부(50)는, 스테이지(21)에 배치된 지지 기판(W) 상의 X 방향을 따르는 실장 영역의 각 행이 순차 실장 라인 상에 위치하도록 XY 이동 기구(22)를 제어한다. 이 때, 제어부(50)는 기억부(51)에 기억된 실장 영역의 위치 정보(XY 좌표)와 상술한 스테이지 보정 데이터를 참조하여, 실장 영역의 행을 실장 라인 상에 위치시킬 때에 필요한 보정치를 산출한다. 그리고, 실장 영역의 행을 실장 라인 상에 위치시킬 때의 스테이지(21)의 이동 위치를, 산출한 보정치분만큼 보정한다. 스테이지(21)가 히터를 갖는 경우에는, 상기한 지지 기판(W)의 열팽창량에 기초한 계수를 스테이지(21)의 보정 데이터에 곱하도록 하는 것이 바람직하다.When moving the stage 21, among the stage correction data obtained in the step of obtaining a moving position error of the stage 21, the stage correction data obtained using the substrate recognition camera 43f provided in the left mounting head 43 is used. With reference, the moving position of the stage 21 is corrected. The control unit 50 controls the XY movement mechanism 22 so that each row of the mounting area along the X direction on the support substrate W disposed on the stage 21 is sequentially located on the mounting line. At this time, the control unit 50 refers to the position information (XY coordinates) of the mounting area stored in the storage unit 51 and the stage correction data described above, and a correction value required for positioning the row of the mounting area on the mounting line. Calculate. Then, the moving position of the stage 21 when placing the row of the mounting area on the mounting line is corrected by the calculated correction value. When the stage 21 has a heater, it is preferable to multiply the correction data of the stage 21 by a coefficient based on the amount of thermal expansion of the support substrate W described above.

또한, 우측의 실장 헤드(43)가 구비하는 기판 인식 카메라(43f)를 이용하여 취득한 스테이지 보정 데이터는, 우측의 실장 헤드(43)의 이동 위치의 보정에 이용된다. 즉, 좌우의 실장 헤드(43)의 기판 인식 카메라(43f)는, 동일한 교정 기판(71)에 일정한 배치 간격으로 마련된 도트 마크(72)를 촬상하고 있기 때문에, 스테이지(21)(교정 기판(71))가 평행 이동하는 한은, 좌우의 기판 인식 카메라(43f)의 촬상 화상으로부터 인식되는 도트 마크(72)의 위치 어긋남은 일치하는 것이다. 그런데, 스테이지(21)는 이동 시에, 수평 면내에서 미소한 회동, 소위 요잉을 일으키는 경우가 있다. 이러한 경우에는, 좌측의 기판 인식 카메라(43f)를 이용하여 취득한 스테이지 보정 데이터를 이용하여 스테이지(21)의 이동 오차를 보정하여 이동시켰다고 해도, 우측의 실장 헤드(43)의 실장 툴(43a, 43b)에 의한 실장 정밀도가 충분한 것으로 되지 않는 경우를 생각할 수 있다. 그래서, 우측의 실장 헤드(43)의 이동 위치를, 좌측의 기판 인식 카메라(43f)에서 취득한 스테이지 보정 데이터와 우측의 기판 인식 카메라(43f)에서 취득한 스테이지 보정 데이터의 차에 기초하여 보정한다. 이와 같이 함으로써, 스테이지(21)에 요잉이 생기는 경우라도 좌우의 실장 헤드(43)에 의한 실장 정밀도를 확보할 수 있다.Further, the stage correction data acquired using the substrate recognition camera 43f provided in the right mounting head 43 is used to correct the moving position of the right mounting head 43. That is, since the substrate recognition camera 43f of the left and right mounting heads 43 is imaging the dot marks 72 provided on the same calibration board 71 at regular intervals, the stage 21 (calibration board 71 As long as )) moves in parallel, the positional shift of the dot mark 72 recognized from the captured image of the left and right substrate recognition cameras 43f coincides. By the way, when the stage 21 moves, there is a case where a minute rotation, so-called yaw, occurs in a horizontal plane. In this case, even if the movement error of the stage 21 is corrected and moved using the stage correction data acquired using the left substrate recognition camera 43f, the mounting tools 43a and 43b of the right mounting head 43 ), the mounting accuracy is not sufficient. Therefore, the moving position of the mounting head 43 on the right is corrected based on the difference between the stage correction data acquired by the substrate recognition camera 43f on the left and the stage correction data acquired by the substrate recognition camera 43f on the right. By doing in this way, even when yawing occurs in the stage 21, the mounting precision by the left and right mounting heads 43 can be ensured.

[실장 툴(43a, 43b)의 이동 위치 오차(제1 툴 보정 데이터)의 취득 공정(캘리브레이션 공정(2))][Acquisition process of moving position error (first tool correction data) of mounting tool 43a, 43b (calibration process (2))]

실장 툴(43a, 43b)의 XY 방향의 이동 위치 오차를 보정하는 데이터(제1 툴 보정 데이터)는, 스테이지(21)의 캘리브레이션과 마찬가지로 교정 기판(71)을 사용하여 취득한다. 따라서, 상술한 캘리브레이션 공정(1)과 연속하여 행하면 된다. 이 보정 데이터의 취득은, 스테이지(21)를 예컨대 원점 위치에 정지시킨 상태에서, 실장 라인을 중앙으로 하는 Y 방향으로 소정의 폭을 갖는 영역(도 7에 파선의 사선으로 나타내는 영역이며, 이하 「보정 데이터 취득 영역(Dt)」이라고 한다.) 내에 위치하는 도트 마크(72)의 위치를, 좌우의 실장 헤드(43)가 구비하는 기판 인식 카메라(43f)를 개별적으로 이동시키면서 인식함으로써 행한다. 각각의 실장 헤드(43)의 기판 인식 카메라(43f)는, X 방향에 관해서는 실장 헤드(43)의 X 방향에 있어서의 이동 가능한 범위 전역에서, Y 방향에 관해서는 설정된 소정 폭의 범위 내에서 보정 데이터 취득 영역(Dt) 내의 도트 마크(72)를 촬상한다.Data (first tool correction data) for correcting the displacement position error of the mounting tools 43a and 43b in the XY direction is acquired using the calibration substrate 71 in the same manner as the calibration of the stage 21. Therefore, it is sufficient to perform successively with the above-described calibration process (1). Acquisition of this correction data is an area having a predetermined width in the Y direction with the mounting line as the center in a state where the stage 21 is stopped at, for example, the origin position (a region indicated by a dashed line in FIG. The position of the dot mark 72 located in the correction data acquisition area Dt") is recognized while individually moving the substrate recognition camera 43f provided in the left and right mounting heads 43. The substrate recognition camera 43f of each mounting head 43 is within a range of a movable range in the X direction of the mounting head 43 in the X direction and a predetermined width set in the Y direction. The dot mark 72 in the correction data acquisition area Dt is imaged.

구체적으로는, 우선 좌측의 실장 헤드(43)의 기판 인식 카메라(43f)를, 좌측의 실장 헤드(43)의 X 방향의 이동 가능 범위의 좌측 단부이며 보정 데이터 취득 영역(Dt)의 후방 측으로 이동시키고, 그 위치에 있는 도트 마크(72)를 기판 인식 카메라(43f)의 촬상 시야(V)의 중심에 위치시킨다. 이 상태에서, 작업자가 터치 패널에 표시되는 검출 동작의 시작 버튼을 누름(터치함)으로써 검출 동작이 시작된다.Specifically, first, the substrate recognition camera 43f of the left mounting head 43 is moved to the left end of the movable range in the X direction of the left mounting head 43 and to the rear side of the correction data acquisition area Dt. And the dot mark 72 at that position is located in the center of the imaging field V of the substrate recognition camera 43f. In this state, the operator starts the detection operation by pressing (touching) the start button of the detection operation displayed on the touch panel.

검출 동작이 시작되면, 기판 인식 카메라(43f)는, X 방향의 우측으로 향해서 도트 마크(72)의 배치 간격으로 피치 이동을 시작하여, X 방향으로 이동 가능한 범위 내에 있어서 전방으로 향해서 때 되꺾으면서 보정 데이터 취득 영역(Dt) 내의 도트 마크(72)를 순차 촬상한다. 그리고, 기판 인식 카메라(43f)는, 상술한 스테이지 보정 데이터의 취득과 같은 식으로 하여 도트 마크(72)의 위치를 인식하고, 실장 툴(43a, 43b)의 이동 위치를 보정하는 보정 데이터로서의 제1 툴 보정 데이터를 취득하여 기억부(51)에 기억한다. 같은 동작을 우측의 실장 헤드(43)의 기판 인식 카메라(43f)로도 행하고, 우측의 실장 헤드(43)의 실장 툴(43a, 43b)의 제1 툴 보정 데이터를 취득하여 기억부(51)에 기억한다. 또한, 보정 데이터 취득 영역(Dt)의 소정의 폭은, 지지 기판(W)에 실장하는 전자 부품의 크기에 따라서 적절하게 설정하면 되는데, 대략 30 mm∼100 mm 범위 내에서 설정하면 된다. 또한, 전자 부품 하나분만큼의 폭이라도 좋다.When the detection operation starts, the substrate recognition camera 43f starts to move the pitch at the intervals of the dot marks 72 toward the right side in the X direction, and corrects while turning back when moving forward in the range that can be moved in the X direction. The dot marks 72 in the data acquisition area Dt are sequentially imaged. Then, the substrate recognition camera 43f recognizes the position of the dot mark 72 in the same manner as the acquisition of the stage correction data described above, and provides correction data for correcting the moving position of the mounting tools 43a and 43b. 1 Tool correction data is acquired and stored in the storage unit 51. The same operation is also performed with the substrate recognition camera 43f of the mounting head 43 on the right side, and the first tool correction data of the mounting tools 43a and 43b of the mounting head 43 on the right is acquired and stored in the storage unit 51. I remember. Further, the predetermined width of the correction data acquisition region Dt may be appropriately set according to the size of the electronic component mounted on the support substrate W, but may be set within a range of approximately 30 mm to 100 mm. In addition, it may be as wide as one electronic component.

상술한 스테이지 보정 데이터와 툴 보정 데이터의 취득 공정은, 기본적으로는 실장 장치(1)를 가동시킬 때에 실시하고, 그 측정 결과에 기초하여 스테이지(21)나 실장 헤드(43)의 이동을 제어하면 된다. 단, 스테이지(21)나 실장 헤드(43)에는 반도체 칩(t)의 실장을 보조하는 히터 등이 내장되는 경우가 있다. 이러한 경우, 장치 각 부의 온도가 상승하여 열팽창에 의해 기계 정밀도가 저하할 우려가 있다. 또한, 실장 장치(1)에 의한 반도체 칩(t)의 실장 공정의 진행에 따라, 실장 헤드(43)를 이동시키는 이동 장치의 모터 등의 발열에 의해서도 장치 각 부의 기계 정밀도가 저하하는 경우도 있다. 이러한 온도 상승에 의한 이동 오차를 고려하는 경우, 장치 가동 시의 1회에만 한하지 않고, 정기적으로 실시하여도 좋다.The above-described process of acquiring the stage correction data and the tool correction data is basically performed when the mounting device 1 is operated, and the movement of the stage 21 or the mounting head 43 is controlled based on the measurement result. do. However, the stage 21 or the mounting head 43 may have a built-in heater or the like to assist in mounting the semiconductor chip t. In this case, there is a concern that the temperature of each part of the device rises and the mechanical precision decreases due to thermal expansion. In addition, as the mounting process of the semiconductor chip t by the mounting device 1 progresses, the mechanical precision of each part of the device may decrease due to heat generated by the motor of the moving device that moves the mounting head 43. . In the case of taking into account the movement error due to such a temperature increase, it is not limited to only once during operation of the device, but may be performed regularly.

(실장 툴(43a, 43b)의 이동 위치의 보정)(Correction of the moving position of the mounting tools 43a, 43b)

좌우의 실장 헤드(43)를 이동시킬 때의 이동 위치의 보정에 관해서 설명한다. 우선, 좌측의 실장 헤드(43)를 실장 라인 상의 실장 위치로 이동시킬 때는, 실장 툴(43a, 43b)의 이동 위치 오차의 취득 공정에서 구한 제1 툴 보정 데이터 중, 좌측의 실장 헤드(43)가 구비하는 기판 인식 카메라(43f)를 이용하여 취득한 툴 보정 데이터를 참조하여, 실장 툴(43a, 43b)의 이동 위치를 보정한다. 제어부(50)는, 실장 툴(43a, 43b)에 유지된 반도체 칩(t)을 실장 라인 상에 위치하게 된 실장 영역의 행 중, 소정의 실장 영역에 실장하도록 실장 헤드(43)의 X 방향 이동 장치(42a) 및 Y 방향 이동 장치(41a)를 제어한다. 이 때, 제어부(50)는, 기억부(51)에 기억된 상기 실장 영역의 위치 정보(XY 좌표)와 상술한 제1 툴 보정 데이터를 참조하여, 상기 실장 영역의 중심에 반도체 칩(t)의 중심이 일치하도록 위치시키는 데 필요한 보정치를 산출한다. 그리고, 반도체 칩(t)을 실장 영역에 실장할 때의 실장 툴(43a, 43b)의 이동 위치를 산출한 보정치분만큼 보정한다.The correction of the moving position when moving the left and right mounting heads 43 will be described. First, when moving the left mounting head 43 to the mounting position on the mounting line, the left mounting head 43 is among the first tool correction data obtained in the acquisition process of the moving position error of the mounting tools 43a and 43b. The moving positions of the mounting tools 43a and 43b are corrected with reference to the tool correction data acquired using the substrate recognition camera 43f provided in The control unit 50 is in the X direction of the mounting head 43 so as to mount the semiconductor chips t held in the mounting tools 43a and 43b in a predetermined mounting area among rows of mounting areas positioned on the mounting line. It controls the moving device 42a and the Y direction moving device 41a. At this time, the control unit 50 refers to the position information (XY coordinates) of the mounting area stored in the storage unit 51 and the above-described first tool correction data, and the semiconductor chip (t) is located at the center of the mounting area. Calculate the correction value needed to position the center of the to coincide. Then, the moving position of the mounting tools 43a and 43b when the semiconductor chip t is mounted in the mounting region is corrected by the calculated correction value.

또한, 우측의 실장 헤드(43)의 경우에도, 좌측의 실장 헤드(43)와 마찬가지로, 우측의 실장 헤드(43)가 구비하는 기판 인식 카메라(43f)를 이용하여 취득한 제1 툴 보정 데이터를 참조하여, 실장 툴(43a, 43b)의 이동 위치를 보정한다. 또한, 본 실시형태에서는, 각 실장 헤드(43)에 있어서, 2개의 실장 툴(43a, 43b)과 기판 인식 카메라(43f)의 상대적인 위치 관계는, 지그 등에 의해서 일정한 정밀도 내에서 셋팅되도록 하는 것이 바람직하다. 이와 같이 함으로써, 반도체 칩(t) 등의 위치 결정 정밀도를 더욱 향상시킬 수 있다.Also, in the case of the right mounting head 43, the first tool correction data acquired using the substrate recognition camera 43f provided in the right mounting head 43 is referred to, similar to the left mounting head 43. Thus, the moving positions of the mounting tools 43a and 43b are corrected. In addition, in the present embodiment, in each of the mounting heads 43, it is preferable that the relative positional relationship between the two mounting tools 43a and 43b and the substrate recognition camera 43f is set within a certain precision by a jig or the like. Do. By doing in this way, the positioning accuracy of the semiconductor chip t or the like can be further improved.

[실장 툴(43a, 43b)의 이동 위치 오차(제2 툴 보정 데이터)의 취득 공정(캘리브레이션 공정(3))][Acquisition process of moving position error (second tool correction data) of mounting tools 43a, 43b (calibration process (3))]

실장 툴(43a, 43b)의 Z 방향의 이동 위치 오차를 보정하는 데이터(제2 툴 보정 데이터)는, 캘리브레이션 공정 (1), (2) 후에, 스테이지 보정 데이터 및 제1 툴 보정 데이터를 적용한 상태에서, 지지 기판(W) 또는 시험용 지지 기판(Ws)에 대하여, 실장 라인 상에 있어사 소정의 피치로 반도체 칩(t) 또는 시험용의 칩(ts)을 실장하고, 실장한 칩의 목표 위치에 대한 위치 어긋남을 측정함으로써 취득한다.The data (second tool correction data) for correcting the position error in the Z direction of the mounting tools 43a and 43b is a state in which the stage correction data and the first tool correction data are applied after the calibration steps (1) and (2). In this, the semiconductor chip (t) or the test chip (ts) is mounted at a predetermined pitch on the mounting line with respect to the support substrate (W) or the test support substrate (Ws), and the mounted chip is at a target position. It is obtained by measuring the positional deviation of the target.

구체적으로는, 스테이지(21) 상에 시험용의 지지 기판(Ws)을 배치한다. 시험용의 지지 기판(Ws)은, 제조에 이용하는 지지 기판(W)이라도 좋지만, 적어도 실장 라인 상에 있어서 실장 영역을 확보할 수 있으면 되기 때문에, 도 7에 도시하는 보정 데이터 취득 영역(Dt)과 같은 정도 크기의 기판이라도 좋다. 스테이지(21)에 지지 기판(Ws)을 배치했으면, 후술하는 반도체 칩(t)의 이송 배치 공정 및 반도체 칩(t)의 실장 공정과 같은 식의 동작에 의해, 보정 데이터 취득용으로서 실장 라인을 따라서 미리 설정된 실장 간격, 예컨대 1 mm 간격으로 시험용의 칩(ts)을 점착 테이프를 통해 실장한다. 점착 테이프는 미리 지지 기판(Ws)에 첨부해 두면 된다. 이 실장은 글로벌 인식 방식으로 행한다.Specifically, the support substrate Ws for testing is disposed on the stage 21. The test support substrate Ws may be the support substrate W used for manufacturing, but since it is sufficient to secure a mounting area at least on the mounting line, the same as the correction data acquisition area Dt shown in FIG. A substrate of about the size may be sufficient. When the support substrate Ws is disposed on the stage 21, a mounting line is provided for acquiring correction data by the same operation as the transfer and placement process of the semiconductor chip t and the mounting process of the semiconductor chip t described later. Accordingly, the test chips ts are mounted through an adhesive tape at a predetermined mounting interval, for example, 1 mm interval. The adhesive tape may be attached to the support substrate Ws in advance. This implementation is done in a global recognition method.

시험용 칩(ts)의 실장이 완료되었으면, 지지 기판(Ws)을 스테이지(21)로부터 떼어내어, 도시되지 않는 검사 장치로 각 칩(ts)의 목표 위치에 대한 실장 위치 어긋남을 측정한다. 이와 같이 하여 취득한, 실장 라인 상의 목표 위치와 이 목표 위치에 대한 실장 위치 어긋남의 관계를 나타내는 상관 데이터를, 제2 툴 보정 데이터로서 기억부(51)에 기억시킨다. 이 동작을 좌우의 실장 헤드(43)의 각 실장 툴(43a, 43b)에 있어서 개별적으로 행하여, 실장 툴(43a, 43b)마다 제2 툴 보정 데이터를 취득한다.When the mounting of the test chip ts is completed, the support substrate Ws is removed from the stage 21, and the displacement of the mounting position of each chip ts with respect to the target position is measured with an inspection device (not shown). Correlation data indicating the relationship between the thus-obtained target position on the mounting line and the mounting position shift with respect to the target position is stored in the storage unit 51 as second tool correction data. This operation is individually performed in each of the mounting tools 43a and 43b of the left and right mounting heads 43, and second tool correction data is acquired for each of the mounting tools 43a and 43b.

또한, 설정한 실장 간격이 칩(t)의 X 방향의 치수보다도 작은 경우, 예컨대 실장 간격이 1 mm이고 칩(ts)의 치수가 4×4 mm인 경우, 실장 라인 상에 칩(ts)을 연속하여 배치할 수 없다. 이러한 경우에는, 지지 기판(Ws)의 위치를 Y 방향으로 변위시키면서 여러 번으로 나눠 칩(ts)을 실장 라인을 따라서 실장하면 된다. 즉, 우선 4 mm보다도 큰 간격으로 칩(ts)을 실장 라인을 따라서 실장한다. 이후, 지지 기판(Ws)의 위치를 Y 방향으로 4 mm보다도 큰 거리로 이동시킨다. 이 위치에서, 전회에 대하여 X 방향으로 1 mm씩 위치를 변위시켜 칩(ts)을 실장 라인을 따라서 실장한다. 이 동작을 실장 간격이 메워질 때까지 반복한다고 하는 방식이다.In addition, when the set mounting interval is smaller than the dimension in the X direction of the chip t, for example, when the mounting interval is 1 mm and the dimension of the chip ts is 4×4 mm, the chip ts is placed on the mounting line. Cannot be placed consecutively. In this case, it is sufficient to displace the position of the support substrate Ws in the Y direction and divide it several times to mount the chips ts along the mounting line. That is, first, chips ts are mounted along the mounting line at intervals greater than 4 mm. Thereafter, the position of the support substrate Ws is moved to a distance greater than 4 mm in the Y direction. At this position, the chip ts is mounted along the mounting line by displacing the position by 1 mm in the X direction relative to the previous turn. This operation is repeated until the mounting gap is filled.

또한, 로컬 마크가 부여된 시험용의 지지 기판(Ws)에 대하여 글로벌 인식 방식으로 시험용의 칩(ts)을 실장하고, 기판 인식 카메라(43f)를 이용하여, 실장된 칩(ts)의 실장 위치에 대한 위치 어긋남을 인식하도록 하여도 좋다.In addition, the test chip ts is mounted in a global recognition method with respect to the test support substrate Ws to which the local mark is assigned, and the mounted chip ts is mounted at the mounting position using the substrate recognition camera 43f. It is also possible to recognize the positional deviation.

(실장 툴(43a, 43b)의 이동 위치의 보정)(Correction of the moving position of the mounting tools 43a, 43b)

각 실장 툴(43a, 43b)의 이동 위치의 보정에 관해서 설명한다. 각 실장 툴(43a, 43b)을 실장 라인 상의 실장 영역으로 이동시킬 때에는, 기억부(51)에 기억된 제2 툴 보정 데이터인 실장 라인 상의 목표 위치와 이 목표 위치에 대한 실장 위치 어긋남의 관계를 나타내는 상관 데이터를 참조하여, 이 실장 영역에 대응하는 실장 위치 어긋남의 값으로부터 보정치를 산출한다. 그리고, 실장 툴(43a, 43b)을 실장 영역으로 이동시킬 때의 실장 헤드(43)의 이동 위치를 산출한 보정치분만큼 보정한다. 또한, 제2 툴 보정 데이터 중에 실장 영역의 위치에 일치하는 목표 위치가 존재하지 않는 경우에는, 예컨대 실장 영역의 위치에 인접하는 2개의 목표 위치에 있어서의 실장 위치 어긋남을, 일차식 또는 다항식에 의해서 보간하여, 실장 영역의 위치에 대응하는 실장 위치 어긋남의 보정치를 산출하도록 하여도 좋다.The correction of the movement position of each mounting tool 43a, 43b is demonstrated. When moving each of the mounting tools 43a and 43b to the mounting area on the mounting line, the relationship between the target position on the mounting line, which is the second tool correction data stored in the storage unit 51, and the mounting position shift with respect to this target position With reference to the indicated correlation data, a correction value is calculated from the value of the mounting position shift corresponding to this mounting area. Then, the moving position of the mounting head 43 when moving the mounting tools 43a and 43b to the mounting area is corrected by the calculated correction value. In addition, when there is no target position in the second tool correction data that matches the position of the mounting area, for example, the mounting position shift at two target positions adjacent to the position of the mounting area is determined by a linear equation or a polynomial. Interpolation may be performed to calculate a correction value of the mounting position shift corresponding to the position of the mounting region.

[전자 부품의 실장 공정][Electronic component mounting process]

상기한 캘리브레이션 공정 (1)∼(3) 후에, 반도체 칩(t) 등의 전자 부품을 지지 기판(W)에 실장하는 공정을 실시한다.After the above-described calibration steps (1) to (3), a step of mounting electronic components such as the semiconductor chip t on the support substrate W is performed.

(1) 웨이퍼링(11)의 반입 공정(1) Carry-in process of the wafer ring 11

우선, 도시되지 않는 수납부로부터 웨이퍼링 홀더(12)에 미사용의 웨이퍼링(11)을 반입하고, 웨이퍼링(11)을 웨이퍼링 홀더(12) 상에 고정한다. 이 때, 도 8에 도시한 것과 같이, 좌측의 이송 배치부(30A)에 설치된 웨이퍼링 유지 장치(32)의 지지 아암(32a)을 도시하는 우측 방향으로 이동시키고, 척부(32b)를 웨이퍼링(11)의 유지 위치로 이동시킨다. 이 상태에서, 2점쇄선으로 나타내는 위치로 이동하고, 수납부 내의 웨이퍼링(11)의 후단부를 파지하여, 실선으로 나타내는 위치까지 이동시킴으로써, 수납부로부터 웨이퍼링(11)을 인출하여, 웨이퍼링 홀더(12) 상에 웨이퍼링(11)를 이동시킨다. 웨이퍼링 홀더(12) 상에 웨이퍼링(11)을 위치시켰으면, 척부(32b)에 의한 웨이퍼링(11)의 파지를 해제하고, 지지 아암(32a)을 도시하는 좌측 방향으로 이동시켜 척부(32b)를 대기 위치로 이동시킨다. 웨이퍼링 홀더(12) 상에 위치하게 된 웨이퍼링(11)은, 부품 공급부(10)가 구비하는 도시되지 않는 익스팬드(expand) 기구에 의해 수지 시트(S)가 잡아늘려진 상태로 유지된다.First, an unused wafer ring 11 is carried into the wafer ring holder 12 from a storage part (not shown), and the wafer ring 11 is fixed on the wafer ring holder 12. At this time, as shown in Fig. 8, the support arm 32a of the wafer ring holding device 32 installed on the left transfer arrangement unit 30A is moved in the right direction, and the chuck unit 32b is wafered. Move it to the holding position of (11). In this state, the wafer ring 11 is pulled out from the storage unit by moving to the position indicated by the dashed-dotted line, grasping the rear end of the wafer ring 11 in the storage unit, and moving it to the position indicated by the solid line. The wafer ring 11 is moved on the holder 12. When the wafer ring 11 is placed on the wafer ring holder 12, the holding of the wafer ring 11 by the chuck portion 32b is released, and the support arm 32a is moved in the left direction shown, and the chuck portion ( Move 32b) to the standby position. The wafer ring 11 positioned on the wafer ring holder 12 is held in a stretched state of the resin sheet S by an expand mechanism (not shown) provided in the component supply unit 10 .

(2) 지지 기판(W)의 셋트 공정(2) Setting process of support substrate (W)

(2-1: 지지 기판(W)의 공급)(2-1: Supply of support substrate (W))

도시되지 않는 반송 로봇에 의해서 유지된 지지 기판(W)이 스테이지(21)에 공급된다. 도시되지 않는 반송 로봇은, 지지 기판(W)을 배치하여 유지하는 반송 아암을 구비하고 있고, 지지 기판(W)을 실장 장치(1)의 좌측으로부터 좌측의 실장부(40A)의 지지 프레임(41)의 문 아래의 공간을 통해서 스테이지(21) 상으로 반입한다. 지지 기판(W)을 스테이지(21) 상에 공급한 후, 반송 아암은 실장 장치(1) 상에서 후퇴한다. 지지 기판(W)의 공급 공정은, 웨이퍼링(11)의 반입 공정(1)과 병행하여 행하여도 좋고, 개별적으로 행하여도 좋다.A support substrate W held by a transfer robot (not shown) is supplied to the stage 21. A transfer robot (not shown) includes a transfer arm for arranging and holding the support substrate W, and the support frame 41 of the mounting portion 40A from the left to the left of the mounting device 1 ) Through the space under the door, and carry it onto the stage 21. After supplying the support substrate W on the stage 21, the conveyance arm retreats on the mounting apparatus 1. The supplying process of the support substrate W may be performed in parallel with the carrying-in process 1 of the wafer ring 11, or may be performed individually.

(2-2: 글로벌 마크의 검출)(2-2: detection of global mark)

스테이지(21) 상에 배치된 지지 기판(W)의 글로벌 마크를 검출하여, 지지 기판(W)의 위치를 인식한다. 예컨대 도 9에 도시한 것과 같이, 지지 기판(W)의 4 모퉁이 중, 3개의 코너부에 마련된 글로벌 마크 A, B, C를, 순차 좌우의 실장 헤드(43)가 구비하는 기판 인식 카메라(43f)를 이용하여 촬상한다. 구체적으로는, 지지 기판(W)의 좌측 후방(도 9에서는 좌측 위)에 위치하는 글로벌 마크 A가 좌측의 실장 헤드(43)의 기판 인식 카메라(43f)의 바로 아래에 위치하도록 좌측의 실장 헤드(43)와 스테이지(21)를 상대적으로 이동시켜, 글로벌 마크 A를 촬상한다. 이어서, 지지 기판(W)의 우측 후방(도 9에서는 우측 위)에 위치하는 글로벌 마크 B가 우측의 실장 헤드(43)의 기판 인식 카메라(43f)의 바로 아래에 위치하도록 우측의 실장 헤드(43)와 스테이지(21)를 상대적으로 이동시켜, 글로벌 마크 B를 촬상한다. 마지막으로, 지지 기판(W)의 우측 전방(도 9에서는 우측 아래)에 위치하는 글로벌 마크 C가 우측의 실장 헤드(43)의 기판 인식 카메라(43f)의 바로 아래에 위치하도록 우측의 실장 헤드(43)와 스테이지(21)를 상대적으로 이동시켜, 글로벌 마크 C를 촬상한다. 이와 같이 하여 촬상한 촬상 화상에 기초하여 3개의 글로벌 마크 A, B, C의 위치를 검출하고, 검출한 3개의 글로벌 마크 A, B, C의 위치에 기초하여 지지 기판(W)의 XY 방향의 위치 어긋남과 θ 방향(수평 회전 방향)의 위치 어긋남을 구한다. 지지 기판(W)의 위치 어긋남은 각종 공지된 방법에 의해 구할 수 있고, 그 방법은 특별히 한정되지 않는다. The global mark of the support substrate W disposed on the stage 21 is detected, and the position of the support substrate W is recognized. For example, as shown in Fig. 9, the global marks A, B, and C provided in three corners of the four corners of the support substrate W are sequentially provided with a substrate recognition camera 43f provided by the left and right mounting heads 43. Take an image using ). Specifically, the left mounting head so that the global mark A located at the left rear (top left in FIG. 9) of the support substrate W is located directly under the substrate recognition camera 43f of the left mounting head 43 The global mark A is imaged by relatively moving 43 and the stage 21. Next, the mounting head 43 on the right so that the global mark B located at the right rear side (upper right in FIG. 9) of the support substrate W is located directly under the substrate recognition camera 43f of the mounting head 43 on the right side. ) And the stage 21 are relatively moved to capture an image of the global mark B. Finally, the global mark C positioned in front of the right side of the support substrate W (lower right in FIG. 9) is positioned directly under the substrate recognition camera 43f of the mounting head 43 on the right side. 43) and the stage 21 are moved relatively to capture an image of the global mark C. Based on the captured image captured in this way, the positions of the three global marks A, B, and C are detected, and based on the detected positions of the three global marks A, B, and C, in the XY direction of the support substrate W The positional deviation and the positional deviation in the θ direction (horizontal rotation direction) are obtained. The positional shift of the support substrate W can be determined by various known methods, and the method is not particularly limited.

이하에 위치 어긋남 검출 방법의 일례를 기재한다. 도 9에서, 실선은 스테이지(21) 상에 실제로 놓인 지지 기판(W)을 나타낸다. 2점쇄선은 스테이지(21) 상에 위치 어긋남 없이 놓인 상태의 지지 기판(W)을 나타낸다. 2점쇄선으로 표시된 지지 기판(W)이 이상적인 상태이고, 이 때의 지지 기판(W)의 중심은 스테이지(21)의 중심 위치 O(x0,y0)와 일치한다.Below, an example of a positional shift detection method is described. In FIG. 9, the solid line represents the support substrate W actually placed on the stage 21. The dashed-dotted line represents the support substrate W in a state where it is placed on the stage 21 without misalignment. The support substrate W indicated by the dashed-dotted line is in an ideal state, and the center of the support substrate W at this time coincides with the center position O(x0, y0) of the stage 21.

우선, 지지 기판(W)에 마련된 3개의 글로벌 마크 A, B, C의 위치를 공지된 화상 인식 기술을 이용하여 검출하고, 글로벌 마크 A, B를 연결하는 선분 AB의 X 방향에 대한 기울기(θ1)와 글로벌 마크 B, C를 연결하는 선분 BC의 Y 방향에 대한 기울기(θ2)의 평균치로부터 지지 기판(W)의 기울기 θ(=(θ1+θ2)/2)를 구한다. 이어서, 스테이지(21)의 중심 위치(O)를 회전 중심으로 하여 기울기(θ)를 없애도록 지지 기판(W)을 가상적으로 회전시킨다. 이 상태를 도 9에 점선으로 나타낸다. 이 때의 대각에 위치하는 글로벌 마크 A, C의 중점 M1(x1,y1)의 이동량(Δx1,Δy1)을 구한다. 구한 이동량(Δx1,Δy1)과 이동 후의 중점 M2(x2,y2)과 좌표 O의 차(Δx2,Δy2)를 합한 값(Δx1+Δx2,Δy1+Δy2)을 지지 기판(W)의 XY 방향의 위치 어긋남으로서 구한다.First, the positions of the three global marks A, B, and C provided on the support substrate W are detected using a known image recognition technology, and the inclination of the line segment AB connecting the global marks A and B with respect to the X direction (θ1) ) And the inclination θ(=(θ1+θ2)/2) of the support substrate W from the average value of the inclination θ2 in the Y direction of the line segment BC connecting the global marks B and C. Subsequently, the support substrate W is virtually rotated so that the inclination θ is eliminated with the center position O of the stage 21 as the rotation center. This state is shown by a dotted line in FIG. At this time, the moving amount (Δx1, Δy1) of the midpoints M1 (x1, y1) of the global marks A and C positioned diagonally at this time are obtained. The calculated amount of movement (Δx1,Δy1), the post-movement midpoint M2 (x2,y2), and the sum of the difference (Δx2,Δy2) between the coordinates O (Δx1+Δx2,Δy1+Δy2) is the position of the supporting substrate (W) in the XY direction. Find it as a deviation.

스테이지(21) 상에 있어서의 지지 기판(W)의 위치 어긋남이 산출되었으면, 이 위치 어긋남을 보정하면서, 지지 기판(W) 상에 맨 처음 반도체 칩(t)이 실장되는 실장 영역의 행을 실장 라인 상에 위치시키도록 스테이지(21)를 이동시킨다. 구체적으로는, 도 10에 실선으로 나타내는 위치로 스테이지(21)를 이동시켜, 지지 기판(W)의 가장 후방에 위치하는 실장 영역의 행을 실장 라인 상에 위치시킨다. 또한, 도 10에는 편의상 실장 라인을 1점쇄선으로 나타내고 있다. 이 때, 각 실장 영역의 행을 실장 라인 상에 위치시키기 위한 스테이지(21)의 이동은, 글로벌 마크 A, B, C의 인식에 의해서 취득한 지지 기판(W)의 위치 어긋남을 보정하는 데이터와 기억부(51)에 기억된 스테이지 보정 데이터에 기초하여 보정된다. 본 실시형태와 같이, 스테이지(21)의 XY 이동 기구(22)가 θ 테이블(θ 이동 기구)을 갖지 않는 경우에는, 지지 기판(W)의 기울기는 실장 헤드(43)가 구비하는 θ 조정 기구에 의해서 실장하는 반도체 칩(t)의 기울기를 조정함으로써 보정된다.When the positional deviation of the support substrate W on the stage 21 is calculated, the row of the mounting area where the semiconductor chip t is first mounted on the support substrate W is mounted while correcting the positional deviation. The stage 21 is moved to position it on the line. Specifically, the stage 21 is moved to the position indicated by the solid line in FIG. 10, and the row of the mounting area located at the rearmost side of the support substrate W is located on the mounting line. In addition, in Fig. 10, for convenience, the mounting line is indicated by a dashed-dotted line. At this time, the movement of the stage 21 to position the row of each mounting area on the mounting line is performed with data for correcting the positional deviation of the support substrate W acquired by recognition of global marks A, B, and C. It is corrected based on the stage correction data stored in the unit 51. As in the present embodiment, when the XY moving mechanism 22 of the stage 21 does not have a theta table (theta moving mechanism), the inclination of the support substrate W is a theta adjusting mechanism provided by the mounting head 43 It is corrected by adjusting the slope of the semiconductor chip t to be mounted.

(3) 반도체 칩(t)의 이송 배치 공정(3) Transfer and placement process of semiconductor chip (t)

(3-1: 반도체 칩(t)의 위치 검출)(3-1: Detecting the position of the semiconductor chip (t))

웨이퍼링 홀더(12)에 웨이퍼링(11)이 유지되면, 웨이퍼링(11) 상에서 맨 처음 취출되는 반도체 칩(t)이 취출 포지션에 위치하게 된다. 취출 포지션은, 도 10에 도시하는 상태의 웨이퍼링 홀더(12)의 중앙에 설정되어 있다. 웨이퍼링(11) 상의 반도체 칩(t)을 취출하는 순서는 기억부(51)에 미리 기억되어 있고, 이 순서에 따라서 제어부(50)가 웨이퍼링 홀더(12)의 이동을 제어한다. 따라서, 맨 처음의 반도체 칩(t)이 취출된 후에는, 기억부(51)에 기억되어 있는 순서에 따라서 웨이퍼링 홀더(12)가 웨이퍼링(11)을 피치 이동시킨다.When the wafer ring 11 is held in the wafer ring holder 12, the semiconductor chip t first taken out on the wafer ring 11 is placed in the take-out position. The take-out position is set at the center of the wafer ring holder 12 in the state shown in FIG. 10. The order of taking out the semiconductor chip t on the wafer ring 11 is stored in advance in the storage unit 51, and the control unit 50 controls the movement of the wafer ring holder 12 in accordance with this procedure. Accordingly, after the first semiconductor chip t is taken out, the wafer ring holder 12 pitches the wafer ring 11 according to the order stored in the storage unit 51.

맨 처음의 반도체 칩(t)이 취출 포지션에 위치하게 되면, 이 반도체 칩(t)과 이 반도체 칩(t)에 X 방향에서 인접하는 이어서 취출되는 반도체 칩(t)을, 좌측의이송 배치부(30A)의 웨이퍼 인식 카메라(38)의 촬상 시야에 들어가도록 Y 방향 이동 블록(34)과 X 방향 이동체(36)를 이동시킨다. 즉, 웨이퍼 인식 카메라(38)는, 웨이퍼링(11) 상에 유지된 인접하는 2개의 반도체 칩(t)을 동시에 받아들일 수 있는 크기의 촬상 시야를 갖춘다. 이들 반도체 칩(t)의 한 쌍의 코너부에 마련된 2개의 얼라인먼트 마크가 웨이퍼 인식 카메라(38)에 의해서 촬상된다. 촬상된 반도체 칩(t)마다의 2개의 얼라인먼트 마크의 위치에 기초하여, 각각의 반도체 칩(t)의 위치를 검출한다. 맨 처음 취출하는 반도체 칩(t)의 위치가 취출 포지션에 대하여 틀어져 있는 경우, 그 위치를 보정하도록 웨이퍼링 홀더(12)를 이동시킨다.When the first semiconductor chip (t) is positioned in the ejection position, the semiconductor chip (t) and the subsequent ejected semiconductor chip (t) adjacent to the semiconductor chip (t) in the X direction are transferred to the left side. The Y-direction moving block 34 and the X-direction moving body 36 are moved so as to enter the imaging field of the wafer recognition camera 38 of 30A. That is, the wafer recognition camera 38 is equipped with an imaging field of a size capable of simultaneously receiving two adjacent semiconductor chips t held on the wafer ring 11. Two alignment marks provided on a pair of corner portions of these semiconductor chips t are captured by the wafer recognition camera 38. The position of each semiconductor chip t is detected based on the positions of the two alignment marks for each semiconductor chip t captured. When the position of the first semiconductor chip t to be taken out is wrong with respect to the take out position, the wafer ring holder 12 is moved to correct the position.

또한, 취출 포지션에 위치하게 된 반도체 칩(t)의 위치 어긋남의 검출은, 특별히 한정되는 것이 아니라, 각종 공지된 방법에 따라서 실시된다. 예컨대, 반도체 칩(t) 상의 대각 위치에 마련된 2개의 얼라인먼트 마크의 촬상 화상으로부터, 공지된 화상 인식 기술을 이용하여 각 얼라인먼트 마크의 위치를 검출한다. 구한 마크의 위치로부터 2개의 마크를 연결하는 선분의 기울기를 구하고, 그 기울기와 미리 기억부(51)에 기억해 둔 위치 어긋남이 없는 반도체 칩(t)에 있어서의 마크 사이를 연결하는 선분의 기울기를 비교하여, 그 차를 반도체 칩(t)의 기울기 어긋남으로서 검출한다. 또한, 실제의 얼라인먼트 마크 사이의 중점의 위치와 기억부(51)에 기억되어 있는 위치 어긋남이 없는 반도체 칩(t)의 얼라인먼트 마크 사이의 중점의 위치의 차를 반도체 칩(t)의 XY 방향의 위치 어긋남으로서 구한다. In addition, the detection of the positional shift of the semiconductor chip t positioned in the take-out position is not particularly limited, and is performed according to various known methods. For example, from the captured images of two alignment marks provided at diagonal positions on the semiconductor chip t, the positions of each alignment mark are detected using a known image recognition technique. The inclination of the line segment connecting the two marks is obtained from the position of the obtained mark, and the inclination of the line segment connecting the marks in the semiconductor chip t with no positional shift stored in the storage unit 51 is calculated. In comparison, the difference is detected as an inclination shift of the semiconductor chip t. In addition, the difference between the position of the midpoint between the actual alignment marks and the position of the midpoint between the alignment marks of the semiconductor chip t with no positional shift stored in the storage unit 51 is determined in the XY direction of the semiconductor chip t. It is calculated as a positional misalignment.

(3-2: 반도체 칩(t)의 취출)(3-2: Taking out the semiconductor chip (t))

2개의 반도체 칩(t)의 위치 어긋남이 인식되면, 취출 포지션에 위치하게 된 반도체 칩(t)의 바로 위로, 좌측의 이송 배치 헤드(37)의 좌측의 흡착 노즐(37a)이 이동된다. 이어서, Z 방향 이동 장치(37c)를 구동시켜 흡착 노즐(37a)을 하강시켜, 흡착 노즐(37a)의 흡착면을 반도체 칩(t)의 상면(전극 형성면)에 맞닿게 한다. 흡착 노즐(37a)이 반도체 칩(t)에 맞닿았으면, 흡착 노즐(37a)에 반도체 칩(t)을 흡착 유지시킨다. 흡착 노즐(37a)에 흡착력을 작용시키는 타이밍은, 흡착 노즐(37a)이 반도체 칩(t)에 맞닿기 전이라도, 맞닿는 동시라도 또는 맞닿은 후라도, 적절한 타이밍으로 설정하면 된다.When the positional shift of the two semiconductor chips t is recognized, the suction nozzle 37a on the left side of the transfer and placement head 37 on the left is moved directly above the semiconductor chip t positioned in the take-out position. Subsequently, the Z-direction moving device 37c is driven to lower the suction nozzle 37a, so that the suction surface of the suction nozzle 37a abuts the upper surface (electrode formation surface) of the semiconductor chip t. When the adsorption nozzle 37a is in contact with the semiconductor chip t, the semiconductor chip t is adsorbed and held by the adsorption nozzle 37a. The timing of applying the adsorption force to the adsorption nozzle 37a may be set to an appropriate timing even before, at the same time or after contacting the adsorption nozzle 37a against the semiconductor chip t.

좌측의 흡착 노즐(37a)이 반도체 칩(t)을 흡착 유지했으면, 흡착 노즐(37a)을 원래의 높이까지 상승시킨다. 이 때, 흡착 노즐(37a)의 상승에 맞춰 도시되지 않는 푸시업 기구를 작동시켜, 수지 시트(S)로부터의 반도체 칩(t)의 박리를 보조한다. 반도체 칩(t)을 흡착 유지한 좌측의 흡착 노즐(37a)이 원래의 높이까지 상승하면, 또는 이 상승과 병행하여, 다음의 반도체 칩(t)이 취출 포지션에 위치하게 되고 우측의 흡착 노즐(37b)이 취출 포지션의 바로 위에 위치하게 된다. 우측의 흡착 노즐(37b)에 있어서도 좌측의 흡착 노즐(37a)과 같은 식으로 하여 반도체 칩(t)의 취출을 행한다.When the suction nozzle 37a on the left side sucks and holds the semiconductor chip t, the suction nozzle 37a is raised to its original height. At this time, a push-up mechanism (not shown) is operated in accordance with the rise of the adsorption nozzle 37a to assist the peeling of the semiconductor chip t from the resin sheet S. When the suction nozzle 37a on the left side with the semiconductor chip t sucked and held rises to the original height, or in parallel with this rise, the next semiconductor chip t is placed in the extraction position, and the suction nozzle on the right side ( 37b) is located directly above the take-out position. In the suction nozzle 37b on the right side, the semiconductor chip t is taken out in the same manner as the suction nozzle 37a on the left side.

좌측의 이송 배치 헤드(37)의 좌우의 흡착 노즐(37a, 37b)이 각각 반도체 칩(t)을 흡착 유지하면, Y 방향 이동 블록(34)과 X 방향 이동체(36)의 이동에 의해, 좌측의 이송 배치 헤드(37)의 좌우의 흡착 노즐(37a, 37b)이, 도 10에 도시한 것과 같이, 중간 스테이지(31)의 배치부(31a, 31b) 상에 위치하게 된다. 이 상태에서, 좌우의 흡착 노즐(37a, 37b)이 하강되어, 배치부(31a, 31b) 상에, 좌우의 흡착 노즐(37a, 37b)에 유지되어 있던 반도체 칩(t)이 배치된다.When the left and right suction nozzles 37a and 37b of the left transfer and placement head 37 suck and hold the semiconductor chip t, respectively, the Y-direction moving block 34 and the X-direction moving body 36 move to the left. The adsorption nozzles 37a and 37b on the left and right of the transfer arrangement head 37 are positioned on the arrangement portions 31a and 31b of the intermediate stage 31 as shown in FIG. 10. In this state, the left and right suction nozzles 37a and 37b are lowered, and the semiconductor chips t held by the left and right suction nozzles 37a and 37b are disposed on the mounting portions 31a and 31b.

또한, 상술한 취출 공정에 있어서, 취출 포지션에 위치하게 된 반도체 칩(t)의 이웃에 취출하여야 하는 반도체 칩(t)이 존재하지 않는 경우, 즉 취출 포지션에 위치하게 된 반도체 칩(t)이 그 반도체 칩(t)이 속하는 행의 종단의 반도체 칩(t)인 경우가 있다. 이러한 경우, 다음 행의 선두에 위치하는 반도체 칩(t)이 다음에 취출하여야 하는 반도체 칩(t)이 된다. 이 반도체 칩(t)이 웨이퍼 인식 카메라(38)의 촬상 시야에 받아들일 수 있는 범위에 위치하고 있는 경우는, 2개의 반도체 칩(t)을 동시에 촬상한다. 한편, 촬상 시야에 받아들일 수 있는 범위에 위치하지 않는 경우는, 2개의 반도체 칩(t)을 개별적으로 촬상한다. 개별적으로 촬상하는 경우, 다음(2번째)의 반도체 칩(t)의 촬상은, 취출 포지션에 위치하게 된 1번째의 반도체 칩(t)을 취출하기 전에 행하여도 좋고, 1번째의 반도체 칩(t)을 취출한 후에 행하여도 좋다.In addition, in the above-described take-out process, when there is no semiconductor chip t to be taken out adjacent to the semiconductor chip t positioned in the take-out position, that is, the semiconductor chip t positioned in the take-out position is In some cases, it is the semiconductor chip t at the end of the row to which the semiconductor chip t belongs. In this case, the semiconductor chip t positioned at the head of the next row becomes the semiconductor chip t to be taken out next. When this semiconductor chip t is located in a range acceptable to the imaging field of the wafer recognition camera 38, two semiconductor chips t are simultaneously imaged. On the other hand, when not located in the range acceptable to the imaging field, two semiconductor chips t are individually imaged. In the case of individual imaging, the next (second) semiconductor chip (t) may be imaged before the first semiconductor chip (t) positioned in the take-out position is taken out, or the first semiconductor chip (t) is taken out. ) May be taken out.

(3-3: 반도체 칩(t)의 전달)(3-3: Transmission of the semiconductor chip (t))

중간 스테이지(31)의 배치부(31a, 31b) 상에 반도체 칩(t)이 배치되면, 좌측의 실장부(40A)의 실장 헤드(43)가 중간 스테이지(31)로 향해서 이동되어, 도 11에 도시한 것과 같이, 좌우의 실장 툴(43a, 43b)을 배치부(31a, 31b)의 상측 위치에 위치시킨다. 좌우의 실장 툴(43a, 43b)이 배치부(31a, 31b) 상에 위치하게 되면, Z 방향 이동 장치(43c, 43d)를 구동하여 실장 툴(43a, 43b)을 하강시켜, 실장 툴(43a, 43b)을 반도체 칩(t)에 각각 맞닿게 한다. 실장 툴(43a, 43b)이 반도체 칩(t)에 맞닿았으면, 실장 툴(43a, 43b)에 반도체 칩(t)을 흡착 유지시킨다. 이 흡착 유지의 타이밍은, 실장 툴(43a, 43b)이 반도체 칩(t)에 맞닿기 전이라도, 맞닿는 동시라도 또는 맞닿은 후라도, 적절한 타이밍으로 설정하면 된다. 실장 툴(43a, 43b)이 반도체 칩(t)을 흡착 유지했으면, Z 방향 이동 장치(43c, 43d)에 의해서 실장 툴(43a, 43b)을 원래의 높이까지 상승시킨다. 이에 따라, 2개의 반도체 칩(t)을 동시에 실장 툴(43a, 43b)로 수취한다.When the semiconductor chip t is disposed on the mounting portions 31a and 31b of the intermediate stage 31, the mounting head 43 of the left mounting portion 40A is moved toward the intermediate stage 31, and Fig. 11 As shown in FIG. 2, the left and right mounting tools 43a and 43b are positioned above the placement portions 31a and 31b. When the left and right mounting tools 43a, 43b are positioned on the mounting portions 31a, 31b, the Z-direction moving devices 43c, 43d are driven to lower the mounting tools 43a, 43b, and the mounting tool 43a , 43b) are brought into contact with the semiconductor chip t, respectively. When the mounting tools 43a and 43b come into contact with the semiconductor chip t, the semiconductor chip t is attracted and held by the mounting tools 43a and 43b. The timing of the adsorption holding may be set to an appropriate timing even before, at the same time, or after the mounting tools 43a and 43b contact the semiconductor chip t. When the mounting tools 43a and 43b attract and hold the semiconductor chip t, the mounting tools 43a and 43b are raised to the original height by the Z-direction moving devices 43c and 43d. Accordingly, the two semiconductor chips t are simultaneously received by the mounting tools 43a and 43b.

여기서, 상기한 반도체 칩(t)의 전달과 병행하여, 우측의 이송 배치부(30B)에 의한, 공정(3)의 (3-1) 및 (3-2)가 행해진다. 이 때, 우측의 이송 배치 헤드(37)에 관해서도, 외측의 흡착 노즐(37a)(좌측의 이송 배치 헤드(37)와는 좌우가 반전되어 있기 때문에, 우측의 흡착 노즐(37a))에서부터 내측의 흡착 노즐(37b)의 순으로 반도체 칩(t)의 취출을 행한다. 또한, 이송 배치부(30)가 부품 공급부(10)로부터 반도체 칩(t)을 취출하는 취출 포지션은 단일의 포지션이다. 그 때문에, 좌측의 이송 배치부(30A)에 의한 반도체 칩(t)의 취출과 우측의 이송 배치부(30B)에 의한 반도체 칩(t)의 취출은 교대로 실행되게 된다.Here, in parallel with the transfer of the above-described semiconductor chip t, (3-1) and (3-2) of the step (3) are performed by the transfer arrangement portion 30B on the right side. At this time, with respect to the transfer and placement head 37 on the right side as well, the adsorption nozzle 37a on the outside (the left and right sides are reversed from the transfer and placement head 37 on the left, so the adsorption nozzle 37a on the right side) The semiconductor chips t are taken out in the order of the nozzles 37b. Further, the take-out position at which the transfer arrangement unit 30 takes out the semiconductor chip t from the component supply unit 10 is a single position. Therefore, the take-out of the semiconductor chip t by the transfer and placement unit 30A on the left and the take-out of the semiconductor chip t by the transfer and placement unit 30B on the right are alternately performed.

(4) 반도체 칩(t)의 실장 공정(4) Mounting process of semiconductor chip (t)

(4-1: 반도체 칩(t)의 위치 검출 및 이동)(4-1: Detecting and moving the position of the semiconductor chip (t))

실장 툴(43a, 43b)이 반도체 칩(t)을 수취하면, 배치부(31a, 31b)의 상측에 배치된 촬상 유닛(44)의 칩 인식 카메라(44a, 44b)에 의해서 실장 툴(43a, 43b)에 흡착 유지된 반도체 칩(t)이 촬상된다. 이 촬상은, 실장 툴(43a, 43b)의 투시 가능한 부재를 투과하여 행해진다. 칩 인식 카메라(44a, 44b)의 촬상 화상에 기초하여, 실장 툴(43a, 43b)에 흡착 유지된 반도체 칩(t)의 위치를 검출한다. 이 위치 검출은, 상술한 공정(3)의 (3-1)과 마찬가지로 공지된 화상 인식 기술을 이용하여 실시할 수 있다. 검출한 반도체 칩(t)의 위치에 기초하여 반도체 칩(t)의 위치 어긋남을 구한다.When the mounting tools 43a and 43b receive the semiconductor chip t, the mounting tool 43a and the chip recognition cameras 44a and 44b of the imaging unit 44 disposed above the placement units 31a and 31b The semiconductor chip t adsorbed and held by 43b) is imaged. This imaging is performed through the transparent member of the mounting tools 43a and 43b. Based on the captured image of the chip recognition cameras 44a and 44b, the position of the semiconductor chip t held by the mounting tools 43a and 43b is detected. This position detection can be performed using a known image recognition technique similarly to (3-1) of the above-described step (3). The positional shift of the semiconductor chip t is calculated based on the detected position of the semiconductor chip t.

또한, 반도체 칩(t)의 위치 검출은 배치부(31a, 31b) 상에서 행하도록 하여도 좋다. 이 경우에는, 인식 카메라(44a, 44b)에 의해서 반도체 칩(t)의 촬상을 행한 후, 실장 툴(43a, 43b)이 반도체 칩(t)을 흡착 유지하게 된다. 인식 카메라(44a, 44b)에 의한 반도체 칩(t)의 촬상이 완료되면, 도 12에 도시한 것과 같이, 실장 툴(43a, 43b)은 X 방향을 따른 실장 라인 상에 위치하게 된 지지 기판(W)의 실장 영역의 행 위로 향해서 이동한다.Further, the position detection of the semiconductor chip t may be performed on the mounting portions 31a and 31b. In this case, after imaging the semiconductor chip t by the recognition cameras 44a and 44b, the mounting tools 43a and 43b attract and hold the semiconductor chip t. When the imaging of the semiconductor chip t by the recognition cameras 44a and 44b is completed, as shown in FIG. 12, the mounting tools 43a and 43b are provided on the mounting line along the X direction. It moves toward the top of the row of the mounting area of W).

(4-2: 반도체 칩(t)의 실장)(4-2: Mounting of semiconductor chip (t))

실장 헤드(43)는, 좌우의 실장 툴(43a, 43b) 중, 우선 좌측의 실장 툴(43a)에 유지된 반도체 칩(t)을 실장하는 실장 영역 상으로, 좌측의 실장 툴(43a)에 유지된 반도체 칩(t)을 위치시키도록 이동한다. 이 경우, 좌측의 실장 툴(43a)에 유지되어 있는 반도체 칩(t)은 지지 기판(W)에 맨 처음 실장되는 반도체 칩(t)이므로, 실장 라인 상에 위치하게 된 실장 영역의 행 중 가장 좌측에 위치하는 실장 영역 상으로 좌측의 실장 툴(43a)이 이동된다.The mounting head 43 is, among the left and right mounting tools 43a and 43b, first on a mounting area for mounting the semiconductor chip t held in the left mounting tool 43a, and on the left mounting tool 43a. It moves to place the held semiconductor chip t. In this case, since the semiconductor chip t held in the left mounting tool 43a is the first semiconductor chip t mounted on the support substrate W, the most of the row of the mounting area positioned on the mounting line The mounting tool 43a on the left is moved onto the mounting area located on the left.

이 때의 이동 위치는, 기억부(51)에 기억된 제1 및 제2 툴 보정 데이터와 (4-1: 반도체 칩(t)의 위치 검출 및 이동) 공정에서 산출된 반도체 칩(t)의 위치 어긋남에 기초하여 보정된다. 또한, (2-2: 글로벌 마크의 검출) 공정에 있어서, 지지 기판(W)의 기울기(θ)가 검출되어 있는 경우에는, 이 기울기(θ)에 관해서도 실장 툴(43a)에 의해서 보정된다. 이후, 실장 툴(43a)을 하강시켜 반도체 칩(t)을 지지 기판(W)의 원하는 실장 영역에 실장한다.The moving position at this time is between the first and second tool correction data stored in the storage unit 51 and the semiconductor chip t calculated in the (4-1: position detection and movement of the semiconductor chip t) process. It is corrected based on the position shift. Further, in the step (2-2: detection of the global mark), when the inclination θ of the support substrate W is detected, the inclination θ is also corrected by the mounting tool 43a. Thereafter, the mounting tool 43a is lowered to mount the semiconductor chip t in a desired mounting region of the support substrate W.

지지 기판(W)에 대한 반도체 칩(t)의 접합은, 지지 기판(W)의 표면 또는 반도체 칩(t)의 하면에 미리 첨부되어 있는 점착 시트나 다이 어태치 필름(Die Attach Film: DAF) 등의 점착력을 이용하여 행한다. 반도체 칩(t)의 접합은, 스테이지(21)에 히터를 설치해 두고서, 가열된 지지 기판(W)에 대하여 반도체 칩(t)을 가압하여 실시하여도 좋다. 히터는 실장 툴(43a)에 내장시키더라도 좋다. 반도체 칩(t)을 미리 설정된 시간만큼 가압한 후, 반도체 칩(t)의 흡착을 해제하여, 실장 툴(43a)을 원래의 높이까지 상승시킨다.The bonding of the semiconductor chip t to the support substrate W is a pressure-sensitive adhesive sheet or die attach film (DAF) that is previously attached to the surface of the support substrate W or the lower surface of the semiconductor chip t. It is carried out using adhesive force such as the back. The bonding of the semiconductor chips t may be performed by pressing the semiconductor chips t against the heated support substrate W with a heater provided on the stage 21. The heater may be incorporated in the mounting tool 43a. After pressing the semiconductor chip t for a predetermined time, adsorption of the semiconductor chip t is released, and the mounting tool 43a is raised to its original height.

실장 툴(43a)에 의한 실장이 완료되었으면, 이어서 우측의 실장 툴(43b)에 유지된 반도체 칩(t)을 실장하는 실장 영역 상으로, 우측의 실장 툴(43b)에 유지된 반도체 칩(t)을 위치시키도록 실장 헤드(43)가 이동된다. 우측의 실장 툴(43b)에 유지된 반도체 칩(t)이 실장 영역 상에 위치하게 되면, 상술한 좌측의 실장 툴(43a)과 같은 식의 동작에 의해서 실장 영역에 대하여 반도체 칩(t)이 실장된다. 좌우의 실장 툴(43a, 43b)에 의한 반도체 칩(t)의 실장이 완료된 좌측의 실장 헤드(43)는 중간 스테이지(31)로 향해서 이동한다.When the mounting by the mounting tool 43a is completed, the semiconductor chip t held in the right mounting tool 43b is then placed on the mounting area for mounting the semiconductor chip t held in the right mounting tool 43b. ), the mounting head 43 is moved. When the semiconductor chip t held in the right mounting tool 43b is positioned on the mounting area, the semiconductor chip t is removed from the mounting area by the same operation as the left mounting tool 43a described above. It is implemented. The mounting head 43 on the left in which the semiconductor chip t is mounted by the left and right mounting tools 43a and 43b is moved toward the intermediate stage 31.

여기서, 상기한 반도체 칩(t)의 실장 공정과 병행하여, 좌측의 이송 배치부(30A)에 의한, 공정(3)의 (3-1) 및 (3-2)이 행해지고 있다. 그 때문에, 좌측의 실장 헤드(43)가 중간 스테이지(31)의 배치부(31a, 31b) 상으로 이동했을 때는, 이어서 실장되는 반도체 칩(t)이 배치부(31a, 31b)에 배치된 상태로 된다. 따라서, 중간 스테이지(31) 상으로 이동한 좌측의 실장 헤드(43)는, 즉시 배치부(31a, 31b) 상에서 반도체 칩(t)을 수취하고, 다시 공정(4)의 (4-1) 및 (4-2)를 실행한다. 이후, 이 동작을 지지 기판(W) 상의 모든 실장 영역에 대하여 반도체 칩(t)의 실장이 완료될 때까지 반복해서 행한다.Here, in parallel with the mounting process of the semiconductor chip t described above, (3-1) and (3-2) of the process (3) are performed by the transfer arrangement unit 30A on the left. Therefore, when the left mounting head 43 moves onto the mounting portions 31a, 31b of the intermediate stage 31, the semiconductor chip t to be subsequently mounted is placed on the mounting portions 31a, 31b. Becomes. Therefore, the mounting head 43 on the left, which has moved onto the intermediate stage 31, immediately receives the semiconductor chip t on the placement portions 31a and 31b, and again (4-1) of the step (4) and Execute (4-2). Thereafter, this operation is repeatedly performed until the mounting of the semiconductor chip t is completed for all mounting regions on the support substrate W.

좌측의 실장 헤드(43)의 실장 툴(43a, 43b)에 의한 반도체 칩(t)의 실장이 한창 행해지고 있는 와중이라도, 우측의 이송 배치부(30B)에 의해서 중간 스테이지(31)의 배치부(31c, 31d)에 대한 반도체 칩(t)의 이송 배치가 완료된 단계에서, 우측의 실장부(40B)의 실장 헤드(43)에 의한 반도체 칩(t)의 실장이 시작된다. 이 동작은, 좌측의 실장부(40A)의 예에서 설명한 상술한 공정(4)의 (4-2)와 마찬가지이다. 또한, 우측의 실장 헤드(43)에 관해서도, 외측(좌측의 실장 헤드(43)와 좌우가 반전되어 있기 때문에, 우측)의 실장 툴(43a)에서부터 내측의 실장 툴(43b)의 순으로 반도체 칩(t)의 실장을 행한다. 우측의 실장부(40B)에 의한 반도체 칩(t)의 실장에 관해서도, 좌측의 실장부(40A)와 마찬가지로, 지지 기판(W) 상의 모든 실장 영역에 대한 반도체 칩(t)의 실장이 완료될 때까지 반복해서 행한다.Even in the midst of mounting the semiconductor chip t by the mounting tools 43a and 43b of the left mounting head 43, the placement portion of the intermediate stage 31 by the transfer placement portion 30B on the right ( At the stage in which the transfer arrangement of the semiconductor chips t to 31c and 31d is completed, the mounting of the semiconductor chips t by the mounting head 43 of the mounting portion 40B on the right side is started. This operation is the same as (4-2) of the above-described step (4) described in the example of the left mounting portion 40A. Also, regarding the mounting head 43 on the right side, semiconductor chips are arranged in the order of the mounting tool 43a on the outer side (the left side is inverted from the mounting head 43 on the left and the right side) to the mounting tool 43b on the inner side. Implement (t). Regarding the mounting of the semiconductor chip t by the mounting portion 40B on the right, as in the mounting portion 40A on the left, mounting of the semiconductor chip t for all mounting areas on the support substrate W is completed. Repeat until it does.

이 때, 좌측의 실장부(40A)와 우측의 실장부(40B)는, 지지 기판(W) 상의 영역을 좌우(X 방향)로 2등분하여, 각각의 영역을 분담하여 반도체 칩(t)의 실장을 행한다. 그 때문에, 좌측의 실장부(40A)의 실장 헤드(43)와 우측의 실장부(40B)의 실장 헤드(43)는, 상술한 공정(4)의 (4-1) 및 (4-2)를 교대로 행할 뿐만 아니라, 동시병행적으로 행할 수도 있다. 또한, 상술한 반도체 칩(t)의 실장에 있어서는, 스테이지(21)의 이동도 이루어진다. 즉, 좌우의 실장 헤드(43)가 지지 기판(W)의 실장 영역에 반도체 칩(t)을 실장할 때는, 각각의 실장 헤드(43)의 외측의 실장 툴(43a)이 개개로 실장 라인 상의 미리 설정된 정위치(이하, 「실장 포지션」이라고 한다.)에서 실장을 행하도록 이동 위치가 제어된다.At this time, the left mounting portion 40A and the right mounting portion 40B divide the region on the support substrate W into two horizontally (X-direction), and divide the respective regions to form the semiconductor chip t. Implementation. Therefore, the mounting head 43 of the left mounting portion 40A and the mounting head 43 of the right mounting portion 40B are provided in (4-1) and (4-2) of the above-described step (4). Not only can be performed alternately, but can also be performed simultaneously and in parallel. In addition, in mounting the semiconductor chip t described above, the stage 21 is also moved. That is, when the left and right mounting heads 43 mount the semiconductor chip t in the mounting region of the support substrate W, the mounting tools 43a outside the respective mounting heads 43 are individually on the mounting line. The moving position is controlled so as to perform mounting at a preset position (hereinafter referred to as "mounting position").

이 실장 포지션은, 예컨대 원점 위치에 위치하게 된 스테이지(21) 상에 정규의 위치 관계로 배치된 지지 기판(W)에 대하여, 도 7의 부호 71A, 71B에 나타내는 위치와 같이 설정한다. 본 실시형태에서는, 이 2개의 실장 포지션 사이의 거리는 「실장 영역의 배치 간격(센터 사이의 거리)(P)의 2배의 거리(2P)의 정수배(n배)의 거리」로 설정하고 있다. 이 실장 포지션 사이의 거리(2P×n)가 근접 간격 이상으로 되며, 또한 그 중에서 지지 기판(W)의 실장 영역의 배치 상태에 따라서 거리(2P×n)가 좁아지도록 설정한다. 요컨대, 근접 간격 이상이며 또한 근접 간격에 가장 가까운 (2P×n)의 값을 실장 포지션 사이의 거리로서 설정하는 것이 바람직하다. 이와 같이, 각 실장 헤드(43)의 외측의 실장 툴(43a)에 의한 실장 위치가 실장 라인 상의 정위치로 설정되어 있으므로, 스테이지(21)는 지지 기판(W)에 있어서의 실장 라인 상에 위치하게 된 실장 영역의 행 중, 외측의 실장 툴(43a)에 의해서 반도체 칩(t)이 실장되는 실장 영역을 순차 실장 포지션에 위치시키도록 이동 제어된다. 물론, 이 이동 제어는 기억부(51)에 기억된 스테이지 보정 데이터를 가미하여 이루어진다.This mounting position is set, for example, as the positions indicated by reference numerals 71A and 71B in FIG. 7 with respect to the support substrate W arranged in a regular positional relationship on the stage 21 positioned at the origin position. In the present embodiment, the distance between these two mounting positions is set to "a distance of an integer multiple (n times) of a distance 2P that is twice the distance (distance between centers) P of the mounting area". The distance (2P×n) between the mounting positions is set to be equal to or larger than the proximity interval, and the distance (2P×n) is set to be narrowed according to the arrangement state of the mounting region of the support substrate W among them. In short, it is preferable to set a value of (2P×n) that is equal to or larger than the proximity interval and closest to the proximity interval as the distance between mounting positions. In this way, since the mounting position by the mounting tool 43a on the outside of each mounting head 43 is set to the correct position on the mounting line, the stage 21 is positioned on the mounting line in the support substrate W. Among the rows of mounted regions, the mounting regions on which the semiconductor chips t are mounted are controlled to be sequentially positioned in the mounting positions by the mounting tool 43a on the outside. Of course, this movement control is performed by adding the stage correction data stored in the storage unit 51.

보다 구체적으로는, 우선 스테이지(21)는 실장 라인 상에 위치하게 된 지지 기판(W) 상의 실장 영역의 행 중, 좌측의 실장 헤드(43)의 외측의 실장 툴(43a)에 의해서 반도체 칩(t)이 맨 처음 실장되는 실장 영역을 좌측의 실장 포지션에 위치시키도록 이동된다. 좌측의 실장 포지션에 위치하게 된 실장 영역에 반도체 칩(t)이 실장된 후, 이 실장 영역의 이웃의 실장 영역에 좌측의 실장 헤드(43)의 내측(우측)의 실장 툴(43b)에 의해서 반도체 칩(t)이 실장된다. 내측의 실장 툴로 이웃의 실장 영역에 반도체 칩(t)을 실장할 때의 이동은, 상술한 것과 같이 실장 헤드(43)의 이동에 의해서 행해진다. 이 때, 우측의 실장 헤드(43)의 외측(우측)의 실장 툴(43a)에 의해서 반도체 칩(t)이 맨 처음 실장되는 실장 영역은, 우측의 실장 포지션에 위치하게 되고 있기 때문에, 외측(우측)의 실장 툴(43a)에 의해 반도체 칩(t)이 실장되고, 이어서 내측(우측)의 실장 툴(43b)에 의해서 반도체 칩(t)이 실장된다.More specifically, first of all, the stage 21 is a semiconductor chip (in the row of the mounting area on the support substrate W positioned on the mounting line) by the mounting tool 43a outside the mounting head 43 on the left. t) is moved to place the first mounting area in the left mounting position. After the semiconductor chip t is mounted in the mounting area positioned at the left mounting position, the mounting tool 43b inside (right) of the left mounting head 43 is placed in the mounting area adjacent to the mounting area. The semiconductor chip t is mounted. When the semiconductor chip t is mounted in an adjacent mounting area with the inner mounting tool, the movement is performed by the movement of the mounting head 43 as described above. At this time, the mounting area where the semiconductor chip t is first mounted by the mounting tool 43a on the outside (right side) of the mounting head 43 on the right side is positioned at the mounting position on the right side, The semiconductor chip t is mounted by the mounting tool 43a (right side), and then the semiconductor chip t is mounted by the mounting tool 43b on the inner side (right side).

우측의 실장 헤드(43)의 내측(좌측)의 실장 툴(43b)에 의해서 반도체 칩(t)이 실장되었으면, 스테이지(21)는 실장 라인 상에 위치하게 된 지지 기판(W) 상의 실장 영역의 행 중, 좌측의 실장 툴(43a)에 의해서 반도체 칩(t)이 2번째로 실장되는 실장 영역을 좌측의 실장 포지션에 위치시키도록 이동된다. 이와 같이 하여, 스테이지(21)는 좌우의 실장 툴(43a)에 의해서 반도체 칩(t)이 실장되는 실장 영역을 순차 실장 포지션에 위치시킨다. 좌우의 실장 헤드(43)의 실장 툴(43a, 43b)에 의한 일련의 반도체 칩(t)의 실장(4개의 반도체 칩(t)의 실장)이 행해지고 있는 동안은, 지지 기판(W)은 일정한 위치에 정지하고 있고, 다음 반도체 칩(t)의 실장(다음 4개의 반도체 칩(t)의 실장)이 이루어지기 전에, 지지 기판(W)의 다음 실장 영역이 실장 포지션에 위치하게 되도록 지지 기판(W)이 스테이지(21)에 의해 이동된다. 또한, 상술한 캘리브레이션 공정(1)에 있어서, 좌우의 실장 헤드(43)의 기판 인식 카메라(43f)에 의한 도트 마크의 위치 인식 결과에 어긋남이 있는 경우, 그 어긋난 분량만큼은 보정하도록 이동시킨다.When the semiconductor chip t is mounted by the mounting tool 43b on the inner side (left side) of the mounting head 43 on the right, the stage 21 is in the mounting area on the support substrate W positioned on the mounting line. In the row, the left mounting tool 43a moves the mounting area where the semiconductor chip t is secondly mounted to be positioned at the left mounting position. In this way, the stage 21 sequentially positions the mounting regions on which the semiconductor chips t are mounted by the left and right mounting tools 43a in the mounting positions. While mounting of a series of semiconductor chips t (mounting of four semiconductor chips t) by the mounting tools 43a, 43b of the left and right mounting heads 43 is performed, the supporting substrate W is constant. It is stopped at the position, and before the next semiconductor chip t is mounted (the next four semiconductor chips t are mounted), the support substrate ( W) is moved by the stage 21. Further, in the above-described calibration step (1), when there is a shift in the position recognition result of the dot mark by the substrate recognition camera 43f of the left and right mounting heads 43, the shift is moved so as to correct the amount of shift.

(5) 지지 기판(W)의 반출 및 반입 공정(5) Carrying-out and carrying-in process of the supporting substrate W

지지 기판(W) 상의 모든 실장 영역에 대하여 반도체 칩(t)의 실장이 완료되었으면, 이송 배치부(30) 및 실장부(40)가 일단 정지되어, 반도체 칩(t)의 실장이 완료된 지지 기판(W)의 스테이지(21)로부터의 반출과 새로운 지지 기판(W)의 스테이지(21) 상으로의 반입이 행해진다. 스테이지(21)로부터의 지지 기판(W)의 반출은, 상술한 공정(2)에서 설명한 반송 로봇과는 다른 반송 로봇에 의해서 행해진다. 이 반송 로봇은, 실장 장치(1)의 우측으로부터 우측의 실장부(40)B)의 지지 프레임(41)의 문 아래의 공간을 통해서 반송 아암을 침입시켜, 스테이지(21) 상의 지지 기판(W)을 수취한 후, 지지 프레임(41)의 문 아래의 공간을 통해서 지지 기판(W)을 반출한다. 반출한 지지 기판(W)은 후술하는 밀봉 공정(S2)으로 반송된다. 새로운 지지 기판(W)은, 상술한 공정(2)과 같은 식으로 하여 스테이지(21) 상에 셋트된다.When the mounting of the semiconductor chip t is completed for all the mounting areas on the support substrate W, the transfer placement unit 30 and the mounting unit 40 are temporarily stopped, and the support substrate where the semiconductor chip t is mounted. The carrying out of (W) from the stage 21 and carrying-in of the new support substrate W onto the stage 21 are performed. The carrying out of the support substrate W from the stage 21 is performed by a transfer robot different from the transfer robot described in the above-described step (2). This transfer robot enters the transfer arm through the space under the door of the support frame 41 of the mounting portion 40 B on the right side from the right side of the mounting device 1, so that the support substrate W on the stage 21 After receiving ), the support substrate W is taken out through the space under the door of the support frame 41. The carrying out support substrate W is conveyed in the sealing process S2 mentioned later. The new supporting substrate W is set on the stage 21 in the same manner as in the step 2 described above.

(6) 웨이퍼링(11)의 교환 공정(6) Wafer ring 11 exchange process

상술한 것과 같이 지지 기판(W)에 대한 반도체 칩(t)의 실장을 반복해서 행함으로써 웨이퍼링(11) 상의 반도체 칩(t)이 없어진 경우, 웨이퍼링(11)이 새로운 웨이퍼링(11)과 교환된다. 이 교환은, 상술한 공정(1)과 마찬가지로, 좌측의 이송 배치부(30A)에 설치된 웨이퍼링 유지 장치(32)를 이용하여 행해진다. 즉, 웨이퍼링(11) 상의 반도체 칩(t)이 없어지면, 부품 공급부(10)가 구비하는 익스팬드 기구(도시되지 않음)에 의한 웨이퍼링(11)의 유지가 해제된다. 이후, 웨이퍼링 유지 장치(32)가 공정(1)과는 반대의 동작으로 웨이퍼링(11)을 웨이퍼링 홀더(12) 상에서 수납부(도시되지 않음) 내로 수납하고, 이어서 공정(1)의 동작으로 새로운 웨이퍼링(11)을 수납부로부터 웨이퍼링 홀더(12) 상에 공급한다.As described above, when the semiconductor chip t on the wafer ring 11 is removed by repeatedly mounting the semiconductor chip t on the support substrate W, the wafer ring 11 is replaced with a new wafer ring 11 Is exchanged with This replacement is performed using the wafer ring holding device 32 provided in the left transfer and placement unit 30A, similar to the above-described step (1). That is, when the semiconductor chip t on the wafer ring 11 disappears, the holding of the wafer ring 11 by the expand mechanism (not shown) provided in the component supply unit 10 is released. Thereafter, the wafer ring holding device 32 accommodates the wafer ring 11 on the wafer ring holder 12 into a storage unit (not shown) in an operation opposite to the process (1), and then the process (1) In operation, a new wafer ring 11 is supplied from the storage unit onto the wafer ring holder 12.

도 13에 도시한 것과 같이, 하나의 실장 영역(MA)에 복수의 반도체 칩(t1∼t3)을 실장하는 경우가 있다. 이러한 경우에는, 상술한 것과 같이 1번째 반도체 칩(t1)의 실장이 완료된 후, 부품 공급부(10)에 2번째의 반도체 칩(t2)이 탑재된 웨이퍼링(11)을 셋트하고, 스테이지(21) 상에는 1번째의 반도체 칩(t1)을 실장 완료한 지지 기판(W)을 셋트한다. 그리고, 상술한 동작과 같은 동작을 실행함으로써, 1번째의 반도체 칩(t1)이 실장된 각 실장 영역(MA)에 대하여 2번째 반도체 칩(t2)의 실장을 순차 행한다. 이와 같이 하여, 2번째의 반도체 칩(t2)이 반도체 칩(t1)의 실장된 모든 실장 영역(MA)에 실장되었으면, 부품 공급부(10)에 3번째의 반도체 칩(t3)이 탑재된 웨이퍼링(11)을 셋트하고, 또한 스테이지(21)에는 반도체 칩(t1, t2)을 실장 완료한 지지 기판(W)을 셋트하여, 같은 동작에 의해서 3번째 반도체 칩(t3)의 실장을 행한다. 이와 같이 하여, 지지 기판(W)의 각 실장 영역(MA)에 복수의 반도체 칩(t1∼t3)을 실장한다.As shown in FIG. 13, there are cases where a plurality of semiconductor chips t1 to t3 are mounted in one mounting region MA. In this case, as described above, after mounting of the first semiconductor chip t1 is completed, the wafer ring 11 on which the second semiconductor chip t2 is mounted is set in the component supply unit 10, and the stage 21 On ), a support substrate W on which the first semiconductor chip t1 has been mounted is set. Then, by performing the same operation as the above-described operation, the second semiconductor chip t2 is sequentially mounted with respect to each mounting region MA on which the first semiconductor chip t1 is mounted. In this way, if the second semiconductor chip t2 is mounted in all mounting areas MA of the semiconductor chip t1, the wafer ring in which the third semiconductor chip t3 is mounted in the component supply unit 10 (11) is set, the support substrate W on which the semiconductor chips t1 and t2 have been mounted is set on the stage 21, and the third semiconductor chip t3 is mounted by the same operation. In this way, a plurality of semiconductor chips t1 to t3 are mounted in each mounting region MA of the support substrate W.

하나의 실장 영역(MA)에 복수의 반도체 칩(t1∼t3)을 실장하는 경우, 상기한 것과 같이 1번째의 반도체 칩(t1)을 모든 지지 기판(W)에 실장 완료한 후에, 2번째의 반도체 칩(t2)으로 전환하는 실장 방법에 한정되는 것이 아니다. 예컨대, 1장의 지지 기판(W)에 대하여 1번째의 반도체 칩(t1)을 실장 완료하면 부품 공급부(10)로부터 공급하는 반도체 칩(t)을 2번째의 반도체 칩(t2)으로 전환하도록 하여도 좋다. 3번째의 반도체 칩(t3)도 마찬가지이며, 1장의 지지 기판(W)에 대하여 2번째의 반도체 칩(t2)을 실장 완료했으면 3번째의 반도체 칩(t3)으로 전환하도록 한다. 즉, 지지 기판(W) 단위로 복수 품종의 반도체 칩(t)의 실장을 행하도록 하여도 좋다. 이 경우, 하나의 지지 기판(W)에 대하여 모든 품종의 반도체 칩(t)을 실장 완료할 때까지 지지 기판(W)을 스테이지(21) 상에서 제거하지 않기 때문에, 복수 품종의 반도체 칩(t)의 실장 정밀도를 더욱 향상시킬 수 있다.In the case of mounting a plurality of semiconductor chips t1 to t3 in one mounting area MA, after mounting the first semiconductor chip t1 on all the supporting substrates W as described above, the second It is not limited to a mounting method for converting to the semiconductor chip t2. For example, when the first semiconductor chip t1 is mounted on one support substrate W, the semiconductor chip t supplied from the component supply unit 10 may be switched to the second semiconductor chip t2. good. The same is true for the third semiconductor chip t3, and when the second semiconductor chip t2 is mounted on one supporting substrate W, it is switched to the third semiconductor chip t3. That is, a plurality of types of semiconductor chips t may be mounted in units of the supporting substrate W. In this case, since the support substrate W is not removed on the stage 21 until all types of semiconductor chips t are mounted on one support substrate W, a plurality of types of semiconductor chips t The mounting precision of can be further improved.

상기한 각 품종의 반도체 칩(t)을 모든 지지 기판(W)에 실장하는 방법에 있어서, 1번째 품종의 반도체 칩(t1)을 실장 완료한 지지 기판(W)은 스테이지(21) 상에서 일단 반출되고, 2번째 품종의 반도체 칩(t2)을 실장할 때에 스테이지(21) 상에 다시 배치된다. 이 때문에, 1번째 품종의 반도체 칩(t1)을 실장할 때와 2번째 품종의 반도체 칩(t2)을 실장할 때에 있어서, 스테이지(21) 상에서의 지지 기판(W)의 위치에 틀어짐, 즉 배치 위치 어긋남이 생긴다. 스테이지(21) 상에서 종종 같은 위치가 되는 경우는 있더라도 대개는 어긋나게 된다. 글로벌 인식으로 지지 기판(W)의 위치를 인식하고 있다고는 해도, 인식 오차 등의 요인으로 지지 기판(W)의 인식 위치에 어긋남이 생길 가능성이 있다. 따라서, 그만큼 1번째 품종과 2번째 품종의 상대 위치 정밀도가 저하하는 것을 생각할 수 있다. 이에 대하여, 1번째 품종의 반도체 칩(t1)과 2번째 품종의 반도체 칩(t2)을, 스테이지(21)로부터 지지 기판(W)을 떼어내지 않고서 계속하여 실장한 경우, 인식 오차에 의한 위치 어긋남을 방지할 수 있다. 따라서, 1번째 품종과 2번째 품종의 상대 위치 정밀도를 향상시킬 수 있다.In the method of mounting the semiconductor chips (t) of each type described above to all the supporting substrates (W), the supporting substrate (W) on which the semiconductor chip (t1) of the first type has been mounted is once taken out on the stage (21). Then, when the semiconductor chip t2 of the second type is mounted, it is again disposed on the stage 21. For this reason, when mounting the semiconductor chip t1 of the first kind and when mounting the semiconductor chip t2 of the second kind, the position of the support substrate W on the stage 21 is different, that is, the placement Position misalignment occurs. Although there is a case where the position is often the same on the stage 21, it is usually shifted. Even if the position of the support substrate W is recognized by global recognition, there is a possibility that a deviation may occur in the recognition position of the support substrate W due to factors such as a recognition error. Therefore, it is conceivable that the relative positional accuracy of the first variety and the second variety decreases accordingly. In contrast, when the semiconductor chip t1 of the first type and the semiconductor chip t2 of the second type are continuously mounted without removing the support substrate W from the stage 21, the position is shifted due to a recognition error. Can be prevented. Therefore, it is possible to improve the relative positional accuracy of the first variety and the second variety.

지지 기판(W)의 복수의 실장 영역의 각각에 실장하는 반도체 칩(t)은 1 품종에 한정되는 것이 아니다. 하나의 지지 기판(W)을 복수의 영역으로 구분하여, 영역마다 다른 품종의 반도체 칩(t)을 실장하는 것도 가능하다. 예컨대, 지지 기판(W)를 Y 방향으로 2분한 한쪽 반의 제1 영역에 A 품종의 반도체 칩(ta)을 실장하고, 나머지 반의 제2 영역에 B 품종의 반도체 칩(tb)을 실장하도록 하여도 좋다. A 품종의 반도체 칩(ta)이 실장된 제1 영역으로부터는 A 품종의 반도체 패키지가 제조된다. B 품종의 반도체 칩(tb)이 실장된 영역으로부터는 B 품종의 반도체 패키지가 제조된다.The number of semiconductor chips t mounted on each of the plurality of mounting regions of the support substrate W is not limited to one type. It is also possible to divide one support substrate W into a plurality of regions, and to mount different kinds of semiconductor chips t for each region. For example, a semiconductor chip ta of type A may be mounted in the first region of one half of the supporting substrate W divided by two in the Y direction, and the semiconductor chip of type B tb may be mounted in the second region of the other half. good. A type A semiconductor package is manufactured from the first region on which the type A semiconductor chip ta is mounted. A semiconductor package of type B is manufactured from a region in which the type B semiconductor chip tb is mounted.

이 경우, A 품종의 반도체 칩(ta)과 B 품종의 반도체 칩(tb)에서는, 후속 공정에 있어서 형성되는 재배선층의 회로 패턴이 다르기 때문에, 재배선 형성용의 노광 패턴도 다르게 된다. 이 때문에, 반도체 칩(ta, tb)의 실장 오차를 노광 공정에서 보정하는 것은 점점 어렵게 되는 것을 생각할 수 있다. 실시형태의 실장 장치 및 실장 방법을 적용한 경우, A 품종의 반도체 칩(ta)과 B 품종의 반도체 칩(tb)의 사이에서도 높은 상대 위치 정밀도로 실장하는 것이 가능하다. 따라서, A 품종의 반도체 칩(ta)이 실장된 영역에 대한 노광 처리와 B 품종의 반도체 칩(tb)이 실장된 영역에 대한 노광 처리를 일괄적으로 행하는 것도 가능하게 되어, 생산 효율을 향상시킬 수 있다.In this case, since the circuit pattern of the redistribution layer formed in a subsequent step is different between the A type semiconductor chip ta and the B type semiconductor chip tb, the exposure pattern for redistribution formation is also different. For this reason, it is conceivable that it becomes increasingly difficult to correct the mounting errors of the semiconductor chips ta and tb in the exposure process. When the mounting device and the mounting method of the embodiment are applied, it is possible to mount with high relative positional accuracy even between the type A semiconductor chip ta and the type B semiconductor chip tb. Therefore, it is also possible to collectively perform exposure processing on the area where the type A semiconductor chip (ta) is mounted and the exposure processing on the area on which the type B semiconductor chip (tb) is mounted, thereby improving production efficiency. I can.

제1 영역에 A 품종의 반도체 칩(ta)을 실장하고, 제2 영역에 B 품종의 반도체 칩(tb)을 실장함에 있어서, A 품종의 반도체 칩(ta)과 B 품종의 반도체 칩(tb)의 사이즈가 다른 경우 등, A 품종의 실장 피치와 B 품종의 실장 피치가 다른 경우도 있다. 이러한 경우에는, A 품종의 반도체 칩(ta)을 실장할 때와 B 품종의 반도체 칩(tb)을 실장할 때에 있어서, 스테이지(21)의 이송량을 전환함으로써, 복수 품종의 반도체 칩(ta, tb)을 지지 기판(W)의 복수의 영역에 양호하게 실장할 수 있다. 마찬가지로, 지지 기판(W)의 제1 영역에 제1 멀티 칩 패키지를 구성하는 C 품종과 D 품종의 반도체 칩의 조합을 실장하고, 제2 영역에 제2 멀티 칩 패키지를 구성하는 E 품종과 F 품종의 반도체 칩의 조합을 실장하도록 하여도 좋다. 이들 어느 실장에 있어서나, 1 품종의 반도체 칩(t)씩 복수의 지지 기판(W)에 실장을 행하도록 하여도 좋고, 지지 기판(W) 단위로 복수 품종의 반도체 칩을 실장하도록 하여도 좋다. 이들의 구체적인 실장 공정은 상술한 것과 같다.A type semiconductor chip (ta) and a type B semiconductor chip (tb) are mounted in the first region and the type B semiconductor chip (tb) is mounted in the second region. In some cases, the mounting pitch of the A type and the mounting pitch of the B type are different, such as when the size of is different. In this case, when the type A semiconductor chip ta is mounted and when the type B semiconductor chip tb is mounted, the transfer amount of the stage 21 is switched, so that the plurality of types of semiconductor chips ta, tb ) Can be satisfactorily mounted on a plurality of regions of the support substrate W. Similarly, a combination of semiconductor chips of type C and type D constituting the first multi-chip package is mounted in the first region of the support substrate W, and types E and F constituting the second multi-chip package are mounted in the second region. A combination of types of semiconductor chips may be mounted. In any of these mountings, one type of semiconductor chip t may be mounted on a plurality of support substrates W, or a plurality of types of semiconductor chips may be mounted in units of the support substrate W. . These specific mounting steps are as described above.

또한, 이러한 경우에도, 지지 기판(W)의 글로벌 마크의 인식은 맨 처음 1회 행하면 되고, 반도체 칩(t)을 실장하는 영역이 제1 영역에서 제2 영역으로 옮겨갈 때에 다시금 지지 기판(W)의 글로벌 마크를 인식하지 않고서 끝낼 수 있다. 또한, 스테이지(21)에 히터를 설치하거나 하여 지지 기판(W)을 가열하는 경우에는, 반도체 칩(t)이 먼저 실장되는 제1 영역과 후에 실장되는 제2 영역에 있어서, 스테이지(21)의 보정 데이터를 전환하도록 하여도 좋다. 이와 같이 함으로써, 제1 영역에 A 품종의 반도체 칩(ta)을 실장하고 있는 사이에, 지지 기판(W)에 있어서의 제2 영역에 대응하는 부분의 열팽창량이 확대되었을 때라도, 그것에 대응하는 것이 가능하게 되기 때문에, 반도체 칩(t)(tb)의 실장 정밀도를 높은 정밀도로 유지할 수 있다.In addition, even in such a case, recognition of the global mark on the support substrate W may be performed once, and when the region on which the semiconductor chip t is mounted moves from the first region to the second region, the support substrate W ) Can be done without recognizing the global mark. In addition, in the case of heating the support substrate W by installing a heater on the stage 21, in the first region where the semiconductor chip t is mounted first and the second region to be mounted later, the stage 21 is The correction data may be switched. In this way, even when the amount of thermal expansion of the portion corresponding to the second region in the support substrate W is increased while the semiconductor chip ta of the type A is mounted in the first region, it is possible to respond to it. Therefore, it is possible to maintain the mounting precision of the semiconductor chip (t) (tb) with high precision.

상술한 것과 같은 지지 기판(W) 단위로 복수 품종의 반도체 칩(t)의 실장을 행하는 경우에는, 부품 공급부(10)로서 테이프 피더에 의한 칩 공급 기구를 이용하여, 복수 품종에 대응한 복수의 테이프 피더를 장비하도록 하면 된다. 테이프 피더를 이용하는 경우, 좌측의 이송 배치부(30A) 및 실장부(40A)와 우측의 이송 배치부(30B) 및 실장부(40B)에서 각각 부품 공급부(10)를 사이에 두고서 양측에 전용의 칩 공급 기구를 장비하여도 좋다. 이와 같이 한 경우, 좌우의 이송 배치부(30A, 30B) 및 실장부(40A, 40B)에 대하여 다른 품종의 반도체 칩(t) 또는 다른 조합의 반도체 칩(t)을 공급할 수 있다. 그 때문에, 상술한 것과 같은 지지 기판(W)을 2개의 영역으로 2분하여 각각 다른 반도체 패키지를 제조하는 경우에 유효하다.In the case of mounting a plurality of types of semiconductor chips t in units of the support substrate W as described above, a chip supply mechanism using a tape feeder is used as the component supply unit 10, and a plurality of types corresponding to the plurality of types are used. You just need to equip a tape feeder. In the case of using a tape feeder, the transfer arrangement part 30A and the mounting part 40A on the left, and the transfer arrangement part 30B and the mounting part 40B on the right, respectively, are dedicated to both sides with a component supply part 10 interposed therebetween. A chip feed mechanism may be provided. In this case, it is possible to supply different types of semiconductor chips t or different combinations of semiconductor chips t to the left and right transfer and placement portions 30A and 30B and mounting portions 40A and 40B. Therefore, it is effective in the case of manufacturing different semiconductor packages by dividing the support substrate W into two regions as described above.

상술한 1 품종의 반도체 칩(t) 혹은 복수 품종의 반도체 칩(t1, t2, t3) 또는 반도체 칩(ta, tb) 등의 실장이 종료된 지지 기판(W)은, 이하에 나타내는 후속 공정에 보내지고, 이에 따라 반도체 패키지와 같은 패키지 부품이 제작된다. 즉, 반도체 칩의 실장이 종료된 지지 기판(W)은, 밀봉 공정 및 재배선층 형성 공정으로 순차 보내진다. 밀봉 공정에서는, 지지 기판(W) 상에 실장된 반도체 칩 사이의 간극에 수지가 충전되고, 이에 따라 의사 패널 또는 의사 웨이퍼가 형성된다. 의사 패널 또는 의사 웨이퍼는 재배선층 형성 공정으로 보내진다. 재배선층 형성 공정에서는, 반도체 웨이퍼의 제조 프로세스, 프린트 기판의 제조 프로세스 또는 표시 패널의 제조 프로세스에 있어서의 회로의 형성 공정, 즉 레지스트 재료 등의 감광재의 도포 공정, 감광재의 노광 및 현상 공정, 에칭 공정, 이온 주입 공정, 레지스트의 박리 공정 등이 실시되고, 이들 공정에 의해 의사 패널 또는 의사 웨이퍼의 반도체 칩 상에 재배선층이 형성된다. 재배선층이 형성된 의사 패널 또는 의사 웨이퍼는 다이싱 공정으로 보내지고, 거기서 의사 패널 또는 의사 웨이퍼를 개편화함으로써 반도체 패키지와 같은 패키지 부품이 제조된다.The support substrate W on which the mounting of the semiconductor chip (t) of one type or semiconductor chips (t1, t2, t3) or semiconductor chips (ta, tb) of the above-described type has been completed is subjected to a subsequent process shown below. It is sent, and thereby a package component such as a semiconductor package is produced. That is, the support substrate W on which the semiconductor chip is mounted is sequentially sent to the sealing process and the redistribution layer forming process. In the sealing process, a resin is filled in the gap between the semiconductor chips mounted on the support substrate W, thereby forming a pseudo panel or a pseudo wafer. The pseudo panel or pseudo wafer is sent to the rewiring layer forming process. In the redistribution layer formation process, a process of forming a circuit in a process of manufacturing a semiconductor wafer, a process of manufacturing a printed board or a manufacturing process of a display panel, i.e., a process of applying a photosensitive material such as a resist material, a process of exposing and developing a photosensitive material, and an etching process. , An ion implantation step, a resist stripping step, and the like are performed, and a redistribution layer is formed on a semiconductor chip of a pseudo panel or a pseudo wafer by these steps. The pseudo-panel or pseudo-wafer on which the rewiring layer is formed is sent to a dicing process, where the pseudo-panel or pseudo-wafer is divided into pieces, whereby package components such as semiconductor packages are manufactured.

이와 같이, 실시형태의 패키지 부품의 제조 방법은, 도 14에 도시한 것과 같이, 지지 기판(W)의 복수의 실장 영역의 각각에 전자 부품을 실장하는 실장 공정(S1)과, 복수의 실장 영역에 실장된 전자 부품을 일괄적으로 밀봉함으로써 의사 패널 또는 의사 웨이퍼를 형성하는 밀봉 공정(S2)과, 의사 패널 또는 의사 웨이퍼의 전자 부품 상에 재배선층을 형성하는 재배선 공정(S3)과, 의사 패널 또는 의사 웨이퍼를 다이싱하여 패키지 부품을 제조하는 다이싱 공정(S4)을 구비한다. 재배선 공정(S3)은, 상기한 것과 같이 감광재의 도포 공정(S31), 감광재의 노광 및 현상 공정(S32), 에칭 공정(S33), 이온 주입 공정(S34), 레지스트의 박리 공정(S35) 등을 구비한다. 실시형태의 패키지 부품의 제조 방법에 있어서의 전자 부품의 실장 공정은 실시형태의 전자 부품의 실장 방법에 기초하여 실시된다. 실시형태의 패키지 부품의 제조 방법에 있어서, 지지 기판(W)의 각 실장 영역에 실장되는 전자 부품은, 상술한 것과 같이 하나의 반도체 칩(t)이라도 좋고, 또한 복수 종의 반도체 칩이나 동일한 품종의 복수의 반도체 칩이라도 좋다. 전자 부품의 품종이나 수는 특별히 한정되는 것은 아니다.As described above, the method of manufacturing a package component according to the embodiment includes a mounting step (S1) of mounting an electronic component in each of the plurality of mounting regions of the support substrate W, and a plurality of mounting regions, as shown in FIG. 14. A sealing process (S2) of forming a pseudo panel or a pseudo wafer by collectively sealing electronic components mounted on the pseudo-panel or a pseudo-wafer (S3), and A dicing step (S4) of dicing a panel or a pseudo wafer to manufacture a package component is provided. As described above, the rewiring process (S3) is a photosensitive material coating process (S31), a photosensitive material exposure and development process (S32), an etching process (S33), an ion implantation process (S34), and a resist stripping process (S35). Etc. The electronic component mounting process in the package component manufacturing method of the embodiment is performed based on the electronic component mounting method of the embodiment. In the method of manufacturing a package component of the embodiment, the electronic component mounted in each mounting region of the support substrate W may be one semiconductor chip t as described above, and a plurality of types of semiconductor chips or the same type A plurality of semiconductor chips may be used. The kind and number of electronic components are not particularly limited.

상술한 실시형태의 실장 장치(1)에 있어서는, 2개의 실장 툴(43a, 43b)을 각각 구비하는 좌우 2개의 실장 헤드(43, 43)에 의해서 지지 기판(W) 상의 복수의 실장 영역 중, X 방향을 따라서 미리 설정된 실장 라인 상에 위치하게 된 몇 개의 실장 영역에 대하여 반도체 칩(t)을 실장한다. 이 때, 스테이지부(20)의 스테이지 이동 기구로서의 XY 이동 기구(22)에 의한 스테이지(21)의 이동은, 미리 취득하여 기억부(51)에 기억된, 스테이지(21)의 이동 위치 오차를 보정하는 스테이지 보정 데이터를 이용하여 보정된다. 또한, 좌우의 실장 헤드(43)의 실장 헤드 이동 기구로서의 Y 방향 이동 장치(41a) 및 X 방향 이동 장치(42a)에 의한 각 실장 툴(43a, 43b)의 실장 라인 상에서의 이동은, 미리 취득하여 기억부(51)에 기억된, 실장 라인 상에 있어서의 좌우의 실장 툴(43a, 43b)마다의 이동 위치 오차를 보정하는 툴 보정 데이터로서의 제1 툴 보정 데이터, 또한 실장 위치로 이동한 실장 툴(43a, 43b)에 의한 실장 시의 위치 오차를 보정하는 툴 보정 데이터로서의 제2 툴 보정 데이터를 이용하여 보정된다.In the mounting apparatus 1 of the above-described embodiment, among a plurality of mounting regions on the support substrate W by the left and right two mounting heads 43 and 43 each provided with two mounting tools 43a and 43b, A semiconductor chip t is mounted on several mounting regions positioned on a predetermined mounting line along the X direction. At this time, the movement of the stage 21 by the XY movement mechanism 22 as the stage movement mechanism of the stage unit 20 is obtained in advance and stored in the storage unit 51, so that the error in the movement position of the stage 21 is It is corrected using stage correction data to be corrected. In addition, the movement on the mounting line of each of the mounting tools 43a and 43b by the Y-direction moving device 41a and the X-direction moving device 42a as mounting head moving mechanisms of the left and right mounting heads 43 is acquired in advance. The first tool correction data as tool correction data for correcting the moving position error for each of the left and right mounting tools 43a and 43b on the mounting line, stored in the storage unit 51, and the mounting moved to the mounting position It is corrected using the second tool correction data as tool correction data for correcting the position error during mounting by the tools 43a and 43b.

이들에 의해서, 좌우의 실장 헤드(43)가, 각각 2개의 실장 툴(43a, 43b)에 의해서, 지지 기판(W)에 대하여 실장 라인 상의 다른 위치에 있어서 개별적으로 반도체 칩(t)을 실장하는 경우에 있어서도, 지지 기판(W) 상의 각 실장 영역에 대한 반도체 칩(t)의 실장 오차를 저감시킬 수 있다. 또한, 각각이 복수(2개)의 실장 툴(43a, 43b)을 갖춘 좌우의 실장 헤드(43)를 이용하여 지지 기판(W)의 복수의 실장 영역에 반도체 칩(t)을 실장함으로써, 하나의 반도체 칩(t)의 실장 시간(실장 장치(1)로서의 1개의 반도체 칩(t)의 실장에 드는 택트 타임)의 저감을 도모할 수 있다. 따라서, 택트 타임의 저감과 실장 정밀도의 향상을 양립시킬 수 있다.In this way, the left and right mounting heads 43 individually mount the semiconductor chips t at different positions on the mounting line with respect to the support substrate W by two mounting tools 43a and 43b, respectively. Also in the case, it is possible to reduce the mounting error of the semiconductor chip t with respect to each mounting region on the support substrate W. In addition, by mounting the semiconductor chip t on a plurality of mounting regions of the support substrate W using the left and right mounting heads 43 each equipped with a plurality (two) mounting tools 43a, 43b, one It is possible to reduce the mounting time of the semiconductor chip t (tact time required to mount one semiconductor chip t as the mounting device 1). Therefore, it is possible to achieve both reduction in tact time and improvement in mounting accuracy.

즉, 실시형태의 실장 장치(1)에 있어서는, 좌우의 실장 헤드(43)가 각각 2개씩 구비하는 합계 4개의 실장 툴(43a, 43b)이, 항상 실장 툴(43a, 43b)의 배치 방향(X 방향)을 따라서 설정된 일정한 실장 라인 상에서 반도체 칩(t)을 실장하도록 하고 있다. 이 때문에, 4개의 실장 툴(43a, 43b)에 의한 실장 위치가 1 라인 상에 집약되게 되어, 실장 툴(43a, 43b)의 이동에 드는 시간에 기초한 실장 시간의 증가를 억제하면서, 실장을 위한 이동 시에 생기는 각 실장 툴(43a, 43b)의 이동 위치 오차의 발생 패턴을 최대한 단순화할 수 있다. 이에 따라, 간소한 보정 방법에 의해 각 실장 툴(43a, 43b)의 이동 위치 정밀도를 확보하는 것이 가능하게 되어, 실장 효율의 저하를 억제한 다음 반도체 칩(t)의 실장 정밀도를 향상시킬 수 있다.That is, in the mounting apparatus 1 of the embodiment, a total of four mounting tools 43a, 43b each provided with two mounting heads 43 on the left and right are always arranged in the mounting direction of the mounting tools 43a, 43b ( The semiconductor chip t is mounted on a fixed mounting line set along the X direction). For this reason, the mounting positions by the four mounting tools 43a and 43b are integrated on one line, and while suppressing an increase in mounting time based on the time required to move the mounting tools 43a and 43b, The pattern of occurrence of a moving position error of each of the mounting tools 43a and 43b during movement can be simplified as much as possible. Accordingly, it is possible to secure the movement position accuracy of each mounting tool 43a, 43b by a simple correction method, thereby suppressing a decrease in mounting efficiency, and then improving the mounting accuracy of the semiconductor chip t. .

또한, 스테이지(21)의 이동 위치 오차를 스테이지 보정 데이터에 의해 보정하기 때문에, 스테이지(21)를 미리 설정된 이동량으로 정밀도 좋게 이동시킬 수 있다. 이에 따라, 지지 기판(W)의 실장 영역의 각 행을 실장 라인 상에 위치시킬 때의 위치 결정 정밀도를 높일 수 있다. 또한, 스테이지 보정 데이터를 취득할 때에, 하나의 교정 기판(71) 상에 등간격으로 형성된 도트 마크(72)의 위치를 좌우의 실장 헤드(43)에 설치된 기판 인식 카메라(43f)를 이용하여 따로따로의 정위치에 있어서 인식하도록 하고 있다. 이에 따라, 동일한 스테이지(21) 상의 다른 영역 사이에서의 이동 위치 오차의 차를 파악하는 것이 가능하게 되어, 좌우의 실장 헤드(43)에 의해서, 스테이지(21)의 다른 위치(실장 라인 상의 다른 위치)에 있어서 반도체 칩(t)의 실장을 행하는 경우라도 실장 정밀도를 확보할 수 있다.Further, since the error in the movement position of the stage 21 is corrected by the stage correction data, the stage 21 can be moved with high precision with a preset movement amount. Accordingly, positioning accuracy when each row of the mounting region of the support substrate W is positioned on the mounting line can be improved. In addition, when acquiring the stage correction data, the position of the dot marks 72 formed at equal intervals on one calibration substrate 71 is separately determined by using the substrate recognition camera 43f provided on the left and right mounting heads 43. It is recognized in a separate position. Accordingly, it is possible to grasp the difference in the moving position error between different regions on the same stage 21, and by the left and right mounting heads 43, different positions of the stage 21 (different positions on the mounting line) ), even when the semiconductor chip t is mounted, the mounting accuracy can be ensured.

이 때문에, ±7 ㎛ 이하의 실장 정밀도와 0.4초 이하의 택트 타임을 동시에 달성할 수 있다. 그 결과, 실장 영역마다 위치 검출용 마크가 형성되어 있지 않은 지지 기판(W)에 대하여, 반도체 칩(t)을 포함하는 전자 부품을 서로의 간격이 미리 설정된 간격이 되도록 정밀도 좋게 실장할 수 있고, 더구나 지지 기판(W) 상에 반도체 칩(t)을 포함하는 전자 부품을 생산성 좋게 실장할 수 있다. 즉, 좌우의 실장부(40A, 40B)에 의한 동시병행적인 실장에 의해서, 반도체 칩(t)의 실장에 드는 택트 타임의 단축을 도모할 수 있을 수 있고, 일정한 실장 라인 상에서의 반도체 칩(t)의 실장과 스테이지 보정 데이터 및 툴 보정 데이터에 의한 이동 위치의 보정에 의해서, 실장 정밀도 향상 효과와 생산성 저하 방지 효과를 동시에 얻을 수 있다.For this reason, it is possible to simultaneously achieve a mounting accuracy of ±7 µm or less and a tact time of 0.4 seconds or less. As a result, with respect to the support substrate W in which the position detection mark is not formed for each mounting region, the electronic components including the semiconductor chips t can be mounted with high precision so that the distance between them becomes a preset distance, Furthermore, the electronic component including the semiconductor chip t can be mounted on the support substrate W with high productivity. That is, by simultaneously mounting the left and right mounting portions 40A and 40B, the tact time required for mounting the semiconductor chip t can be shortened, and the semiconductor chip t ), and by correcting the moving position using the stage correction data and the tool correction data, the effect of improving the mounting accuracy and preventing the decrease in productivity can be obtained at the same time.

예컨대, 지지 기판(W)을 배치한 스테이지(21)를 이동시키지 않고, 좌우의 실장 헤드(43)의 실장 툴(43a, 43b)을 지지 기판(W) 상의 각 실장 영역으로 순차 이동시키는 구성으로 하여, 실장 툴(43a, 43b) 측에서 지지 기판(W) 상의 전역을 커버하는 보정 데이터를 작성하는 것을 생각할 수 있다. 이 경우, 기판 스테이지 측에서 보정 데이터를 작성하는 경우와 비교하여 방대한 보정 데이터가 필요하게 되어, 캘리브레이션에 드는 시간이 장대화된다. 즉, 실장 툴(43a, 43b)은 기판 스테이지(21)와는 달리, 지지 기판(W) 상에 반도체 칩(t)을 실장하는 관계상 상하 이동 기구가 필수가 된다. 그 때문에, 보정 데이터를 작성함에 있어서는, 실장 헤드 이동 기구의 이동 위치 오차 외에, 실장 툴(43a, 43b)의 상하 이동에 기인하는 XY 방향의 위치 어긋남도 고려할 필요가 있다.For example, without moving the stage 21 on which the support substrate W is disposed, the mounting tools 43a and 43b of the left and right mounting heads 43 are sequentially moved to each mounting area on the support substrate W. Thus, it is conceivable to create correction data covering the entire area on the support substrate W from the side of the mounting tools 43a and 43b. In this case, compared to the case of creating correction data on the substrate stage side, a vast amount of correction data is required, and the time required for calibration becomes longer. That is, the mounting tools 43a and 43b, unlike the substrate stage 21, require an up-down movement mechanism to mount the semiconductor chip t on the support substrate W. Therefore, in creating the correction data, it is necessary to consider the positional shift in the XY direction caused by the vertical movement of the mounting tools 43a and 43b in addition to the movement position error of the mounting head moving mechanism.

그래서, 실장 헤드 측에서 보정 데이터를 작성함에 있어서는, 스테이지(21)의 스테이지 보정 데이터를 취득할 때에 사용한, 3 mm보다도 짧은 간격, 예컨대 1 mm 피치 등의 짧은 간격마다 이동 위치 오차를 측정할 필요가 있다고 생각된다. 만일, 600 mm×600 mm의 이동 범위에 대하여 1 mm 피치로 이동 위치 어긋남을 측정했다고 하면, 600점×600점으로 360000점에서의 측정이 필요하게 되어, 3 mm 피치로 측정하는 경우(3 mm 피치에서는 40000점)와 비교하여 측정 부위가 9배가 된다. 따라서 측정 시간도 9배가 된다. 예컨대, 실시형태의 실장 장치(1)에 있어서, 스테이지 보정 데이터의 취득에 4∼5시간 정도가 필요하다고 하면, 36∼45시간이 필요하게 된다. 이래서는 실용적이지 못하다.Therefore, in creating correction data on the mounting head side, it is necessary to measure the moving position error at intervals shorter than 3 mm, such as 1 mm pitch, used when acquiring the stage correction data of the stage 21. I think there is. If, for a moving range of 600 mm × 600 mm, the displacement of the moving position is measured at 1 mm pitch, it is necessary to measure at 360 000 points at 600 × 600 points, and when measuring at 3 mm pitch (3 mm In the pitch, 40000 points), compared to 9 times the measurement site. Therefore, the measurement time is also 9 times. For example, in the mounting apparatus 1 of the embodiment, if it is said that about 4 to 5 hours are required to acquire the stage correction data, 36 to 45 hours are required. This is not practical.

이러한 점 때문에, 좌우의 실장 헤드(43)가 각각 2개씩 구비하는 합계 4개의 실장 툴(43a, 43b)이 항상 일정한 실장 라인 상에서 반도체 칩(t)을 실장하고, 스테이지(21)의 이동 위치 오차를 스테이지 보정 데이터로 보정하며 또한 실장 툴(43a, 43b)의 이동 위치 오차를 툴 보정 데이터로 보정하는 구성을 구비하는 실시형태의 실장 장치(1)는, 반도체 칩(t)의 실장 정밀도의 향상과 반도체 칩(t)의 실장에 드는 택트 타임의 단축을 양립시켜, 높은 생산성을 얻는 데에 있어서 매우 유효하다는 것을 알 수 있다.For this reason, a total of four mounting tools 43a, 43b, each of which is provided with two of the left and right mounting heads 43, always mount the semiconductor chip t on a constant mounting line, and the moving position error of the stage 21 The mounting apparatus 1 of the embodiment, which has a configuration for correcting the stage correction data and correcting the moving position error of the mounting tools 43a and 43b with the tool correction data, improves the mounting accuracy of the semiconductor chip t. It turns out that it is very effective in achieving high productivity by making both shortening of the tact time required for mounting of the semiconductor chip (t) and the semiconductor chip (t).

여기서, 좌우의 실장 헤드(43)가 각각 2개씩 실장 툴(43a, 43b)을 갖추는 경우, 1 왕복으로 반도체 칩(t)을 2개 실장할 수 있으므로, 하나의 실장 헤드(43)밖에 구비하고 있지 않은 구성 및 좌우의 실장 헤드(43)가 각각 하나씩 실장 툴을 갖추는 구성에 비해서, 단순히 실장 헤드(43)의 총 이동 거리를 단축할 수 있다. 이것은, 지지 기판(W)이 600×600 mm 또는 그 이상과 같이 대형화된 경우에 있어서, 실장 헤드(43)의 이동 거리의 단축에 기초한 택트 타임의 단축에 유효하게 기능한다. 또한, 실시형태의 실장 장치(1)에 있어서는, 좌우의 실장 헤드(43)의 합계 4개의 실장 툴(43a, 43b)에 의한 실장을, 지지 기판(W)의 실장 영역의 행을 일정한 실장 라인으로 이동시킨 상태에서 실시하고 있기 때문에, 실장 헤드(43)의 이동 거리를 더욱 단축할 수 있다.Here, in the case where the left and right mounting heads 43 are equipped with mounting tools 43a and 43b, two respectively, two semiconductor chips t can be mounted in one reciprocation, so that only one mounting head 43 is provided. Compared to a configuration that does not have a configuration and a configuration in which the left and right mounting heads 43 each have a mounting tool, the total moving distance of the mounting head 43 can be shortened. This effectively functions to shorten the tact time based on the shortening of the moving distance of the mounting head 43 when the support substrate W is enlarged such as 600 x 600 mm or more. In addition, in the mounting apparatus 1 of the embodiment, mounting by a total of four mounting tools 43a and 43b of the left and right mounting heads 43 is performed, and a row of the mounting area of the support substrate W is provided with a fixed mounting line. Since it is carried out in the state of being moved to, the moving distance of the mounting head 43 can be further shortened.

또한, 좌우의 실장 헤드(43)가 각각 2개씩 실장 툴(43a, 43b)을 갖추었다고해도, 실장 위치를 일정한 위치로 하여, 지지 기판(W)의 각 실장 영역을 일정한 실장 위치에 순차 위치시킨 후, 좌우의 실장 헤드(43)로 교대로 반도체 칩(t)의 실장을 행한 경우에는, 한쪽의 실장 헤드에 의해 반도체 칩을 실장하고 있는 사이에, 다른 쪽의 실장 헤드는 대기하고 있게 된다. 이래서는 각 실장 헤드가 복수의 실장 툴을 갖추었다고 해도, 택트 타임을 충분히 단축할 수 없다. 또한, 좌우의 실장 헤드(43)의 실장 위치를, 좌우 각각에 별도의 실장 위치를 설정했다고 해도, 좌우의 실장 헤드(43)에 의한 반도체 칩의 실장이 종료될 때까지 지지 기판을 이동시킬 수 없다. 이 경우에도, 실장 헤드의 대기 시간이 발생할 우려가 있어, 택트 타임의 단축을 해치게 된다.In addition, even if the left and right mounting heads 43 are equipped with two mounting tools 43a and 43b, respectively, the mounting position is set to a fixed position, and each mounting area of the support substrate W is sequentially positioned at a certain mounting position. Thereafter, when the semiconductor chips t are alternately mounted by the left and right mounting heads 43, while the semiconductor chip is mounted by one mounting head, the other mounting head is on standby. Thus, even if each mounting head is equipped with a plurality of mounting tools, the tact time cannot be sufficiently shortened. In addition, even if the mounting positions of the left and right mounting heads 43 are set to separate mounting positions for each of the left and right, the supporting substrate can be moved until the mounting of the semiconductor chips by the left and right mounting heads 43 is completed. none. Even in this case, there is a concern that a waiting time for the mounting head may occur, which impairs the reduction of the tact time.

실시형태의 실장 장치(1)에서는, 좌우의 실장 헤드(43)가 각각 2개씩 구비하는 합계 4개의 실장 툴(43a, 43b)이 항상 일정한 실장 라인 상에서 반도체 칩(t)을 실장하고 있고, 좌우의 실장 헤드(43)의 간격을 조정하여 좌우의 실장 헤드(43)로 동시에 반도체 칩의 실장을 가능하게 하고 있다. 또한, 한쪽의 실장 헤드(43)의 한쪽의 실장 툴(43a)로 반도체 칩(t)을 실장한 후, 다른 쪽의 실장 툴(43b)에 의한 반도체 칩(t)의 실장은, 실장 헤드(43)를 이동함으로써 실시하고 있다. 따라서, 좌우의 실장 헤드(43)로 반도체 칩(t)을 실장할 때의 대기 시간을 단축하거나 혹은 삭감할 수 있다. 즉, 좌우의 실장 헤드(43)가 각각 구비하는 실장 툴(43a, 43b)에 의한 반도체 칩(t)의 실장을 보다 효율적으로 실시할 수 있다. 이에 따라, 합계 4개의 실장 툴(43a, 43b)에 의한 반도체 칩(t) 등의 전자 부품의 실장을 효율적으로 실시할 수 있고, 또한 실장 장치(1) 전체적인 택트 타임을 단축하는 것이 가능하게 된다.In the mounting device 1 of the embodiment, a total of four mounting tools 43a and 43b each provided with two mounting heads 43 on the left and right always mount the semiconductor chip t on a constant mounting line, and By adjusting the spacing of the mounting heads 43 in the, it is possible to simultaneously mount the semiconductor chip with the left and right mounting heads 43. In addition, after mounting the semiconductor chip t with one mounting tool 43a of one mounting head 43, mounting of the semiconductor chip t by the other mounting tool 43b is performed by the mounting head ( 43). Accordingly, the waiting time for mounting the semiconductor chip t by the left and right mounting heads 43 can be shortened or reduced. That is, it is possible to more efficiently mount the semiconductor chip t by the mounting tools 43a and 43b provided in the left and right mounting heads 43, respectively. Accordingly, it is possible to efficiently mount electronic components such as the semiconductor chip t by a total of four mounting tools 43a and 43b, and it is possible to shorten the overall tact time of the mounting device 1. .

상술한 실시형태의 실장 장치(1)는, 도 13에 도시한 것과 같이, 하나의 실장 영역(MA)에 복수 종류의 반도체 칩(t1, t2, t3) 등을 실장하는 경우, 혹은 1 종류 또는 복수 종류의 반도체 칩(t)과 다이오드나 콘덴서 등을 실장하는 경우에 유효하다. 상술한 것과 같이, 하나의 실장 영역에 복수 종류의 전자 부품을 실장하는 경우, 하나의 실장 영역(패키지) 내에서의 복수의 전자 부품의 상대적인 위치 어긋남이 생길 우려가 있기 때문에, 하나의 실장 영역(패키지)에 하나의 반도체 칩을 내장하는 싱글 칩 패키지에 적용할 수 있는 실장 오차를 노광 시에 수정한다고 하는 기술을 적용하기가 곤란하게 된다. 이 때문에, 복수의 전자 부품의 실장 시의 위치 정밀도 자체를 높일 필요가 있다. 이러한 점에 대하여, 실시형태의 실장 장치(1)는 반도체 칩(t)을 포함하는 전자 부품 개개의 실장 정밀도를 높일 수 있기 때문에, 하나의 실장 영역 내에 복수의 전자 부품을 실장하는 경우에 있어서도, 하나의 실장 영역 내에서의 복수의 전자 부품의 상대적인 위치 정밀도를 높일 수 있게 된다.The mounting device 1 of the above-described embodiment is, as shown in FIG. 13, when a plurality of types of semiconductor chips t1, t2, t3, etc. are mounted in one mounting area MA, or one type or It is effective in mounting a plurality of types of semiconductor chips (t), diodes, capacitors, and the like. As described above, when a plurality of types of electronic components are mounted in one mounting area, there is a possibility that relative positions of the plurality of electronic parts within one mounting area (package) may be shifted, so that one mounting area ( It becomes difficult to apply a technique of correcting a mounting error at the time of exposure that can be applied to a single chip package in which one semiconductor chip is embedded in the package). For this reason, it is necessary to increase the positional accuracy itself at the time of mounting a plurality of electronic components. On the other hand, since the mounting apparatus 1 of the embodiment can increase the mounting precision of each electronic component including the semiconductor chip t, even when mounting a plurality of electronic components in one mounting area, It is possible to increase the relative positional accuracy of a plurality of electronic components within one mounting area.

또한, 상술한 실시형태에서는, 지지 기판(W)에 대하여 일정한 실장 라인 상에 있어서 반도체 칩(t)을 실장하는 것으로 하여 설명했다. 이 일정한 실장 라인은, 실장 장치(1)에 있어서 항상 변하지 않는 Y 방향 상의 동일한 위치에 설정되는 것이라도 좋고, 예컨대 지지 기판(W)의 크기 등의 조건에 따라서 Y 방향 상에 있어서 설정 변경이 가능한 위치라도 좋다. X 방향을 따라서 설정되는 실장 라인은, 적어도 실장 대상이 되는 전자 부품의 실장 시작에서부터 실장 완료까지의 사이에, 일정하게 위치 유지되고 있는 것이면 된다.In addition, in the above-described embodiment, it is assumed that the semiconductor chip t is mounted on a fixed mounting line with respect to the support substrate W. This constant mounting line may be set at the same position in the Y direction that does not always change in the mounting device 1, and the setting can be changed in the Y direction according to conditions such as the size of the support substrate W. It can be a location. The mounting line set along the X-direction may be maintained in a constant position at least from the start of mounting of the electronic component to be mounted to the completion of mounting.

또한, 상술한 실시형태에 있어서, 스테이지(21)의 이동 오차를 보정하는 스테이지 보정 데이터는, 스테이지(21)의 이동 가능한 범위 전역에서 취득하여도 좋고, 적어도 지지 기판(W) 상의 각 실장 영역을 실장 위치에 위치시킬 때에 스테이지(21)가 이동하는 범위 내에서 취득하도록 하면 된다. 또한, 실장 툴(43a, 43b)의 이동 위치 오차를 보정하는 툴 보정 데이터에 관해서도, 마찬가지로 실장 툴(43a, 43b)의 이동 가능한 범위 전역에서 취득하여도 좋고, 적어도 지지 기판(W) 상의 각 실장 영역에 반도체 칩(t)을 실장할 때에 실장 툴(43a, 43b)이 이동하는 범위 내에서 취득하도록 하면 된다. 또한, 스테이지 보정 데이터 및 툴 보정 데이터는, 스테이지(21)의 이동 위치 오차 및 실장 툴(43a, 43b)의 이동 위치 오차의 실측치 그 자체를 이용하여도 좋고, 이동 위치 오차를 상쇄하는 보정치 등, 실측치를 가공한 것이라도 좋다. 요는 스테이지(21) 및 실장 툴(43a, 43b)의 이동 위치 오차를 보정하기 위한 데이터면 된다.In addition, in the above-described embodiment, the stage correction data for correcting the movement error of the stage 21 may be obtained over the entire movable range of the stage 21, and at least each mounting area on the support substrate W is When placing it in the mounting position, it is sufficient to acquire it within the range in which the stage 21 moves. Also, the tool correction data for correcting the error in the moving position of the mounting tools 43a and 43b may be similarly obtained over the entire movable range of the mounting tools 43a and 43b, and at least each mounting on the support substrate W When mounting the semiconductor chip t in the region, it is sufficient to acquire it within the range in which the mounting tools 43a and 43b move. In addition, the stage correction data and tool correction data may use the actual measurement value of the moving position error of the stage 21 and the moving position error of the mounting tools 43a, 43b itself, and a correction value that cancels the moving position error, etc. It may be that the measured value is processed. The need is just data for correcting the error in the moving position of the stage 21 and the mounting tools 43a and 43b.

상술한 실시형태의 실장 장치(1)에서는, 지지 기판(W) 상에 반도체 칩(t)을, 전극 형성면(상면)이 위를 향하는 상태로 실장하는 페이스업 실장의 예를 주로 설명했지만, 이것에 한정되는 것이 아니라, 지지 기판(W) 상에 반도체 칩(t)을, 전극형성면이 아래를 향하는 상태로 실장하는 페이스다운 실장에도 적용 가능하다.In the mounting apparatus 1 of the above-described embodiment, an example of face-up mounting in which the semiconductor chip t is mounted on the support substrate W with the electrode formation surface (top surface) facing upward has been mainly described. It is not limited to this, and can also be applied to face-down mounting in which the semiconductor chip t is mounted on the support substrate W with the electrode formation surface facing downward.

실시형태의 실장 장치(1)에서 페이스다운 실장을 실시하는 경우에는, 이송 배치부(30)의 흡착 노즐(37a, 37b)로 취출한 반도체 칩(t)을 중간 스테이지(31)에는 배치하지 않고, 반전 기구(37e, 37f)에 의해서 흡착 노즐(37a, 37b)을 위아래로 반전시킨다. 이 상태에서 중간 스테이지(31) 상으로 흡착 노즐(37a, 37b)을 이동시켜, 흡착 노즐(37a, 37b)로부터 실장부(40)의 실장 툴(43a, 43b)에 반도체 칩(t)을 전달한다.In the case of facedown mounting in the mounting device 1 of the embodiment, the semiconductor chips t taken out by the suction nozzles 37a and 37b of the transfer placement unit 30 are not disposed on the intermediate stage 31. , The adsorption nozzles 37a and 37b are inverted up and down by the reversing mechanisms 37e and 37f. In this state, the adsorption nozzles 37a and 37b are moved onto the intermediate stage 31 and the semiconductor chip t is transferred from the adsorption nozzles 37a and 37b to the mounting tools 43a and 43b of the mounting unit 40. do.

실장 툴(43a, 43b)에 반도체 칩(t)이 전달된 후의 동작은, 상술한 공정(4)과 같은 식으로 행할 수 있다. 또한, 실장에 앞선 반도체 칩(t)의 위치 검출에는 칩 인식 카메라(44a∼44d)를 이용할 수도 있지만, 실장 툴(43a, 43b)에 흡착 유지된 반도체 칩(t)을 하측에서 촬상하는 카메라를, 중간 스테이지(31) 근방에 배치, 혹은 중간 스테이지(31) 대신에 배치하도록 하여도 좋다. 왜냐하면, 페이스다운 본딩에서는, 반도체 칩(t)이 전극 형성면을 아래로 향하게 한 상태에서 실장 툴(43a, 43b)에 흡착 유지되지만, 반도체 칩(t)의 얼라인먼트 마크는 통상 전극 형성면에 마련되어 있기 때문에, 칩 인식 카메라(44a∼44d)로는 반도체 칩(t)의 얼라인먼트 마크를 촬상할 수 없다.The operation after the semiconductor chip t is transferred to the mounting tools 43a and 43b can be performed in the same manner as in the above-described step (4). In addition, the chip recognition cameras 44a to 44d may be used to detect the position of the semiconductor chip t prior to mounting, but a camera that photographs the semiconductor chip t held by the mounting tools 43a and 43b from the lower side is used. , It may be arranged in the vicinity of the intermediate stage 31 or instead of the intermediate stage 31. This is because in face-down bonding, the semiconductor chip t is adsorbed and held by the mounting tools 43a and 43b with the electrode formation surface facing down, but the alignment mark of the semiconductor chip t is usually provided on the electrode formation surface. Therefore, the alignment mark of the semiconductor chip t cannot be imaged with the chip recognition cameras 44a to 44d.

그래서, 실장 툴(43a, 43b)에 흡착 유지된 반도체 칩(t)을 하측에서 촬상하는 카메라를 설치해 두면, 실장 툴(43a, 43b)에 흡착 유지된 반도체 칩(t)의 얼라인먼트 마크를 직접 촬상할 수 있다. 칩 인식 카메라(44a∼44d)를 이용하는 경우에는, 웨이퍼 인식 카메라(38)를 이용하여 반도체 칩(t)의 얼라인먼트 마크의 위치를 검출하는 단계에서 얼라인먼트 마크와 반도체 칩(t)의 외형 위치와의 위치 관계를 인식해 둔다. 그리고, 반도체 칩(t)이 실장 툴(43a, 43b)에 흡착 유지된 후, 실장 툴(43a, 43b)을 통해서 칩 인식 카메라(44a∼44d)에 의해 반도체 칩(t)을 촬상하고, 이 촬상 화상으로부터 취득한 반도체 칩(t)의 외형 위치와, 인식해 둔 얼라인먼트 마크와 반도체 칩(t)의 외형 위치의 위치 관계에 기초하여, 실장 툴(43a, 43b)에 흡착 유지된 반도체 칩(t)의 위치를 검출하도록 하면 된다.Therefore, if a camera is installed to image the semiconductor chip t held by the mounting tools 43a and 43b from the lower side, the alignment mark of the semiconductor chip t held by the mounting tools 43a and 43b is directly captured. can do. In the case of using the chip recognition cameras 44a to 44d, in the step of detecting the position of the alignment mark of the semiconductor chip t using the wafer recognition camera 38, the alignment mark and the external position of the semiconductor chip t are Be aware of the positional relationship. Then, after the semiconductor chip t is sucked and held by the mounting tools 43a and 43b, the semiconductor chip t is imaged by the chip recognition cameras 44a to 44d through the mounting tools 43a and 43b, and this Based on the positional relationship between the outer shape position of the semiconductor chip t acquired from the captured image and the recognized alignment mark and the outer shape position of the semiconductor chip t, the semiconductor chip t held by the mounting tools 43a, 43b ) To detect the location.

상술한 실시형태에 있어서, 좌우의 실장 헤드(43)에 각각 2개의 실장 툴(43a, 43b)을 설치한 예를 설명했지만, 이것에 한정되는 것이 아니라, 실장 툴의 수는 3개 이상이라도 좋다. 단, 실장 툴의 수가 많아지면 그 만큼 근접 간격이 넓어지게 되므로, 반도체 칩(t)을 실장하는 지지 기판(W)의 크기에 따라서 설정하는 것이 바람직하다. 본 실시형태에서 예시한 600×600 mm의 지지 기판(W)에서는, 하나의 실장 헤드(43)에 대한 실장 툴의 수는 2∼3개가 바람직하다.In the above-described embodiment, an example in which two mounting tools 43a and 43b are provided on each of the left and right mounting heads 43 has been described, but the number of mounting tools is not limited to this, and the number of mounting tools may be three or more. . However, as the number of mounting tools increases, the proximity interval increases by that amount. Therefore, it is preferable to set according to the size of the support substrate W on which the semiconductor chip t is mounted. In the 600×600 mm support substrate W illustrated in the present embodiment, the number of mounting tools for one mounting head 43 is preferably 2 to 3.

또한, 상술한 실시형태에 있어서, 제1 실장 헤드로서 좌측에 하나의 실장 헤드(43)를 배치하고, 제2 실장 헤드로서 우측에 하나의 실장 헤드(43)를 배치한 예를 설명했지만, 이것에 한정되는 것이 아니라, 좌우 각각에 복수의 실장 헤드(43)를 배치하여도 좋다. 즉, 제1 및 제2 실장 헤드는 각각 단일의 실장 헤드로 구성해야만 하는 것은 아니며, 복수의 실장 헤드로 구성하여도 좋다. 이 경우, 복수의 실장 헤드는, Y 방향으로 나란하게 배치하여, 각각 독립적으로 XYZθ 방향으로 이동할 수 있도록 구성하면 된다. 이 경우, Y 방향 이동 장치(41a)를 지지하는 지지 프레임(41)은, 복수의 실장 헤드에서 공용하여도 좋고, 실장 헤드마다 개별적으로 마련하여도 좋다.In addition, in the above-described embodiment, an example in which one mounting head 43 is disposed on the left as the first mounting head and one mounting head 43 is disposed on the right as the second mounting head has been described. It is not limited to, and a plurality of mounting heads 43 may be disposed on each of the left and right sides. That is, the first and second mounting heads do not have to be configured with a single mounting head, respectively, but may be configured with a plurality of mounting heads. In this case, a plurality of mounting heads may be arranged side by side in the Y direction, and each may be configured to independently move in the XYZθ direction. In this case, the support frame 41 for supporting the Y-direction moving device 41a may be shared by a plurality of mounting heads, or may be provided individually for each mounting head.

또한, 상술한 실시형태에 있어서, 지지 기판(W)은 실장 영역마다 위치 검출용의 마크가 마련되어 있지 않고, 패키지 부품의 제조 공정의 과정에서 제거되는 것으로 하여 설명했지만, 이것에 한정되는 것은 아니다. 실시형태의 실장 장치 및 실장 방법에 따르면, 예컨대 실장 영역마다 위치 검출용 마크가 있어, 패키지 부품의 일부로서 이용되는 기판에 대하여도, 당연히 위치 검출용 마크에 의지하지 않고서 정밀도 좋게 또한 효율적으로 반도체 칩(전자 부품)을 실장하는 것이 가능한 것은 물론이다.In addition, in the above-described embodiment, although the mark for position detection is not provided for each mounting area, the support substrate W is described as being removed in the process of manufacturing a package component, but is not limited thereto. According to the mounting apparatus and mounting method of the embodiment, for example, there is a position detection mark for each mounting area, and even for a substrate used as a part of a package component, a semiconductor chip with high precision and efficiency is naturally achieved without relying on the position detection mark. Of course, it is possible to mount (electronic parts).

[실시예][Example]

이어서, 본 발명의 실시예와 그 평가 결과에 관해서 말한다.Next, examples of the present invention and evaluation results thereof will be described.

(실시예 1)(Example 1)

상술한 실시형태의 실장 장치(1)를 이용하여 이하의 조건으로 지지 기판 상에 반도체 칩의 실장을 실제로 행했다. 목표 실장 정밀도는 ±7 ㎛ 이내, 목표 택트 타임은 0.45초 이내로 했다.Using the mounting apparatus 1 of the above-described embodiment, the semiconductor chip was actually mounted on the support substrate under the following conditions. The target mounting accuracy was set within ±7 µm, and the target tact time was set within 0.45 seconds.

<실장 조건><Installation conditions>

·반도체 칩(t)의 사이즈: 4 mm×4 mmSize of semiconductor chip (t): 4 mm×4 mm

·실장수(세로×가로): 1 실장 헤드 당 14개×7개(계 98개)Number of mounting (vertical × horizontal): 14 × 7 per 1 mounting head (98 total)

1 실장 툴 당 7개×7개(계 49개)×4 실장 툴7 per 1 mounting tool x 7 (49 total) x 4 mounting tools

·실장 피치(세로×가로): 1 실장 헤드 당 12 mm×60 mmMounting pitch (vertical x horizontal): 12 mm x 60 mm per 1 mounting head

1 실장 툴 당 24 mm×60 mm24 mm×60 mm per 1 mounting tool

·본딩 시간: 0.1초Bonding time: 0.1 seconds

·본딩 하중: 5 N(뉴튼)Bonding load: 5 N (Newton)

도 15는 지지 기판(W) 상에 설정된 실장 영역을 가상적으로 도시한 것이다. 단, 실제의 지지 기판(W)에는 글로벌 마크가 형성되어 있을 뿐이며, 실장 영역은 시인할 수 없다. 도 15에 도시한 것과 같이, 측정용의 지지 기판(W) 상에는, 좌우의 실장 헤드(43)의 각 실장 툴(43a, 43b)에 대하여, 각각 X 방향으로 7 곳, Y 방향으로 7 곳의 49 곳씩 실장 영역을 설정했다. 좌측 실장 헤드(43)의 좌측 실장 툴(43a)의 실장 영역을 부호 A1∼A49로, 좌측 실장 헤드(43)의 우측 실장 툴(43b)의 실장 영역을 부호 B1∼B49로, 우측 실장 헤드(43)의 좌측 실장 툴(43a)의 실장 영역을 부호 C1∼C49로, 우측 실장 헤드(43)의 우측 실장 툴(43b)의 실장 영역을 부호 D1∼D49로 나타내고 있다.15 virtually shows a mounting area set on the support substrate W. However, only the global mark is formed on the actual support substrate W, and the mounting area cannot be visually recognized. As shown in Fig. 15, on the support substrate W for measurement, with respect to each of the mounting tools 43a and 43b of the left and right mounting heads 43, 7 locations in the X direction and 7 locations in the Y direction, respectively. Each of 49 locations was set up in the mounting area. The mounting area of the left mounting tool 43a of the left mounting head 43 is designated by A1 to A49, the mounting area of the right mounting tool 43b of the left mounting head 43 is designated by B1 to B49, and the right mounting head ( The mounting regions of the left mounting tool 43a of 43 are denoted by reference numerals C1 to C49, and the mounting regions of the right mounting tool 43b of the right mounting head 43 are denoted by reference numerals D1 to D49.

또한, 좌우의 실장 헤드(43) 모두 좌측 실장 툴(43a)의 실장 영역은 흰 사각(□)으로, 우측 실장 툴(43b)의 실장 영역은 검은 사각(■)으로 나타낸다. 지지 기판(W)의 좌측 반의 영역에 좌측 실장 헤드(43)의 각 실장 툴(43a, 43b)의 실장 영역을 설정하고, 우측 반의 영역에 우측 실장 헤드(43)의 각 실장 툴(43a, 43b)의 실장 영역을 설정했다. 좌우의 실장 툴(43a, 43b)의 실장 영역은 X 방향에 있어서 교대로 배치하도록 설정했다. 실장 영역의 간격은 12 mm로 설정했다. 즉, X 방향에 관해서는 합계 14개의 실장 영역을 12 mm 간격으로 설정했다. Y 방향에 관해서는 60 mm 간격으로 각각 7개의 실장 영역을 설정했다.In addition, the mounting area of the left mounting tool 43a is represented by a white square (□), and the mounting area of the right mounting tool 43b is represented by a black square (■). The mounting area of each mounting tool 43a, 43b of the left mounting head 43 is set in the area of the left half of the support substrate W, and each mounting tool 43a, 43b of the right mounting head 43 is set in the area of the right half. ). The mounting regions of the left and right mounting tools 43a and 43b were set to be alternately arranged in the X direction. The spacing of the mounting area was set to 12 mm. That is, in the X direction, a total of 14 mounting regions were set at 12 mm intervals. Regarding the Y direction, seven mounting regions were set at intervals of 60 mm.

도 15에 도시한 것과 같이, 좌측 반의 영역 및 우측 반의 영역 모두 좌측 위의 실장 영역 A1, C1을 시작점으로 하여, 도면 중에 파선화살표로 나타내는 X 방향으로 되꺾는 궤적으로 좌우의 실장 툴(43a, 43b)에 의해서 교대로 실장을 행했다. 각각 각 실장 헤드(43)의 실장 툴(43a, 43b)이 1번째의 반도체 칩(t)을 흡착 유지하고, 좌측의 실장 툴(43a)이 1번째의 실장 영역 A1로 향해서 하강을 시작한 시점에서부터, 우측의 실장 툴(43b)이 마지막(49번째) 반도체 칩(t)의 실장을 완료하여 원래의 높이까지 상승이 완료된 시점까지의 경과 시간(이것을 「실장에 걸린 시간」이라고 부른다.)은 41.2초였다. 이와 같이 하여, 지지 기판(W)에 실장한 98개의 반도체 칩(t)의 실장 위치 어긋남을 검사 장치를 이용하여 측정했다. 그 결과를 표 1에 나타낸다.As shown in Fig. 15, the left and right mounting tools 43a and 43b are the left and right mounting tools 43a and 43b as a trajectory turning back in the X direction indicated by the dashed arrow in the drawing with the upper left mounting areas A1 and C1 as starting points. ). From the point when the mounting tools 43a and 43b of each mounting head 43 attract and hold the first semiconductor chip t, and the mounting tool 43a on the left starts to descend toward the first mounting area A1. , The elapsed time from the time when the mounting tool 43b on the right side completes the mounting of the last (49th) semiconductor chip t and the rise to the original height is completed (this is called "the time taken for mounting") is 41.2. It was seconds. In this way, the mounting position shift of the 98 semiconductor chips t mounted on the support substrate W was measured using the inspection apparatus. The results are shown in Table 1.

표 1에서는, 도 15의 실장 영역의 부호를 알파벳과 숫자로 나눠 나타내고 있다. 즉, 실장 툴(43a, 43b)에 대응하는 알파벳(A, B, C, D)은 표의 열로서 기재하고, 숫자는 표의 행으로서 기재했다. 각 실장 영역에 있어서의 반도체 칩(t)의 X 방향 및 Y 방향으로의 위치 어긋남량을 실장 툴(43a, 43b)마다 나타내고 있다. 또한, 단위는 마이크로미터[㎛]이다. 각 실장 툴(43a, 43b)에 의한 반도체 칩(t)의 실장 위치 어긋남의 데이터 아래에는 실장 툴(43a, 43b)마다의 위치 어긋남의 평균치, 최소치, 최대치, 최대치와 최소치의 폭, σ값, 3σ값을 각각 기재하고, 그 우측에는 모든 실장 위치 어긋남의 데이터를 대상으로 한 동치(同値)를 기재했다.In Table 1, the symbols of the mounting area in Fig. 15 are divided into alphabets and numbers. That is, alphabets (A, B, C, D) corresponding to the mounting tools 43a and 43b are described as table columns, and numbers are described as table rows. The amount of positional deviation of the semiconductor chip t in each mounting region in the X and Y directions is shown for each mounting tool 43a, 43b. In addition, the unit is micrometer [µm]. Below the data of the mounting position shift of the semiconductor chip t by each mounting tool 43a, 43b, the average value, minimum value, maximum value, width of the maximum value and minimum value, σ value, of the position shift for each mounting tool 43a, 43b, Each of the 3 sigma values was described, and on the right side, the same values for the data of all mounting position shifts were described.

Figure 112018076195449-pat00001
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표 1에 나타낸 것과 같이, 반도체 칩(t)의 X 방향에 있어서의 위치 어긋남의 최대치는 우측 실장 헤드(43)의 우측 실장 툴(43b)에 의한 실장 영역 번호 D1의 3.1 ㎛이고, 최소치는 우측 실장 헤드(43)의 좌측 실장 툴(43a)에 의한 실장 영역 번호 C35의 -3.3 ㎛였다. 또한, Y 방향에 있어서의 위치 어긋남의 최대치는 좌측 실장 헤드(43)의 우측 실장 툴(43b)에 의한 실장 영역 번호 B2의 3.2 ㎛이고, 최소치는 우측 실장 헤드(43)의 우측 실장 툴(43b)에 의한 실장 영역 번호 D43의 -2.8 ㎛였다. 196개의 반도체 칩(t)의 실장 정밀도는 모두 목표인 ±7 ㎛ 이내인 것이 확인되었다. 실장에 걸린 시간은 41.2초이기 때문에, 하나의 반도체 칩(t)의 실장에 걸리는 시간은 41.2초/98개=0.42초였다. 따라서, 택트 타임은 0.42초이고, 1시간 당 생산수는 약 8570개(=3600초/0.42초)가 된다.As shown in Table 1, the maximum value of the positional displacement of the semiconductor chip t in the X direction is 3.1 μm of the mounting area number D1 by the right mounting tool 43b of the right mounting head 43, and the minimum value is It was -3.3 mu m of the mounting area number C35 by the left mounting tool 43a of the mounting head 43. In addition, the maximum value of the position shift in the Y direction is 3.2 µm of the mounting area number B2 by the right mounting tool 43b of the left mounting head 43, and the minimum value is the right mounting tool 43b of the right mounting head 43 ) Of the mounting area number D43 by -2.8 µm. It was confirmed that the mounting precision of 196 semiconductor chips t were all within the target ±7 µm. Since the time required to mount was 41.2 seconds, the time required to mount one semiconductor chip t was 41.2 seconds/98 pieces = 0.42 seconds. Therefore, the tact time is 0.42 seconds, and the number of production per hour is about 8570 (=3600 seconds/0.42 seconds).

(비교예 1)(Comparative Example 1)

스테이지 보정 데이터와 툴 보정 데이터를 이용하지 않는 것을 제외하고, 실시예 1과 동일한 조건으로 반도체 칩(t)을 지지 기판(W)의 각 실장 영역에 실장했다. 지지 기판(W)에 실장한 196개의 반도체 칩(t)의 실장 위치 어긋남을 검사 장치를 이용하여 측정한 결과를 표 2에 나타낸다.The semiconductor chip t was mounted in each mounting area of the support substrate W under the same conditions as in Example 1, except that stage correction data and tool correction data were not used. Table 2 shows the results of measuring the displacement of the mounting positions of 196 semiconductor chips t mounted on the support substrate W using an inspection device.

Figure 112018076195449-pat00002
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표 2에 나타낸 것과 같이, 반도체 칩(t)의 X 방향에 있어서의 위치 어긋남의 최대치는 좌측 실장 헤드(43)의 우측 실장 툴(43b)에 의한 실장 영역 번호 B7의 8.8 ㎛이고, 최소치는 우측 실장 헤드(43)의 좌측 실장 툴(43a)에 의한 실장 영역 번호 C43의 -27.0 ㎛였다. Y 방향에 있어서의 위치 어긋남의 최대치는 우측 실장 헤드(43)의 좌측 실장 툴(43a)에 의한 실장 영역 번호 C23의 23.7 ㎛이고, 최소치는 우측 실장 헤드(43)의 좌측 실장 툴(43a)에 의한 실장 영역 번호 C45의 -22.7 ㎛였다. 비교예 1에서는, 반도체 칩(t)의 실장 정밀도가 목표인 ±7 이내를 전혀 만족할 수 없음이 확인되었다.As shown in Table 2, the maximum value of the positional displacement of the semiconductor chip t in the X direction is 8.8 μm of the mounting area number B7 by the right mounting tool 43b of the left mounting head 43, and the minimum value is right It was -27.0 mu m of the mounting area number C43 by the left mounting tool 43a of the mounting head 43. The maximum value of the position shift in the Y direction is 23.7 µm of the mounting area number C23 by the left mounting tool 43a of the right mounting head 43, and the minimum value is in the left mounting tool 43a of the right mounting head 43 The mounting area number C45 was -22.7 µm. In Comparative Example 1, it was confirmed that the mounting accuracy of the semiconductor chip t could not satisfy the target within ±7 at all.

또한, 본 발명의 몇 개의 실시형태를 설명했지만, 이들 실시형태는 예로서 제시한 것이고, 발명의 범위를 한정하는 것은 의도하지 않는다. 이들 신규의 실시형태는 그 밖의 다양한 형태로 실시할 수 있는 것이며, 발명의 요지를 일탈하지 않는 범위에서, 다양한 생략, 치환, 변경을 할 수 있다. 이들 실시형태나 그 변형은 발명의 범위나 요지에 포함되고 청구범위에 기재된 발명과 그 균등한 범위에 포함된다.In addition, although several embodiments of the present invention have been described, these embodiments are presented as examples, and limiting the scope of the invention is not intended. These novel embodiments can be implemented in various other forms, and various omissions, substitutions, and changes can be made without departing from the gist of the invention. These embodiments and their modifications are included in the scope and summary of the invention, and are included in the invention described in the claims and their equivalents.

1: 실장 장치, 10: 부품 공급부, 11: 웨이퍼링, 12: 웨이퍼링 홀더, 20: 스테이지부, 21: 스테이지, 22: XY 이동 기구, 30, 30A, 30B: 이송 배치부, 31: 중간 스테이지, 37: 이송 배치 헤드, 40, 40A, 40B: 실장부, 41: 지지 프레임, 41a: Y 방향 이동 장치, 42a: X 방향 이동 장치, 43: 실장 헤드, 43a, 43b: 실장 툴, 43c, 43d: Z 방향 이동 장치, 43f: 기판 인식 카메라, 44: 촬상 유닛, 44a, 44b, 44c, 44d: 칩 인식 카메라, 50: 제어부, 51: 기억부, W: 지지 기판, t: 반도체 칩, T: 반도체 웨이퍼. 1: mounting device, 10: component supply unit, 11: wafer ring, 12: wafer ring holder, 20: stage portion, 21: stage, 22: XY movement mechanism, 30, 30A, 30B: transfer arrangement portion, 31: intermediate stage , 37: transfer placement head, 40, 40A, 40B: mounting portion, 41: support frame, 41a: Y-direction moving device, 42a: X-direction moving device, 43: mounting head, 43a, 43b: mounting tool, 43c, 43d : Z-direction movement device, 43f: substrate recognition camera, 44: imaging unit, 44a, 44b, 44c, 44d: chip recognition camera, 50: control unit, 51: storage unit, W: support substrate, t: semiconductor chip, T: Semiconductor wafer.

Claims (11)

지지 기판에 전자 부품을 실장하는 전자 부품의 실장 장치로서,
상기 전자 부품이 실장되는 복수의 실장 영역을 갖는 상기 지지 기판이 배치되는 스테이지와, 수평 방향을 따르는 한 방향인 X 방향과는 직교하는 Y 방향으로 상기 스테이지를 이동시키는 스테이지 이동 기구를 구비하는 스테이지부와,
상기 X 방향을 따라서 배치되고, 상기 전자 부품을 유지하는 복수의 실장 툴을 각각 갖는 제1 및 제2 실장 헤드와, 상기 복수의 실장 툴에 의해 상기 전자 부품을 유지한 상기 제1 및 제2 실장 헤드를 상기 X 방향을 따라서 설정된 실장 라인 상으로 개별적으로 이동시키는 동시에 상기 실장 라인 상에서 개별적으로 이동시키는 실장 헤드 이동 기구를 구비하는 실장부와,
상기 스테이지 상에 배치된 상기 지지 기판의 전체 위치를 인식하는 제1 인식부와,
상기 제1 및 제2 실장 헤드의 상기 복수의 실장 툴에 유지된 상기 전자 부품의 위치를 인식하는 제2 인식부와,
상기 스테이지 이동 기구에 의한 상기 스테이지의 이동 위치 오차를 보정하는 스테이지 보정 데이터와, 상기 실장 헤드 이동 기구에 의한 상기 실장 라인 상에 있어서의 상기 제1 및 제2 실장 헤드의 상기 복수의 실장 툴마다의 이동 위치 오차를 보정하는 툴 보정 데이터를 기억하는 기억부와,
상기 제1 인식부에 의해 인식된 상기 지지 기판의 위치 데이터, 상기 기억부에 기억된 상기 스테이지 보정 데이터, 상기 제2 인식부에 의해 인식된 상기 복수의 실장 툴에 유지된 상기 전자 부품의 위치 데이터, 및 상기 기억부에 기억된 상기 툴 보정 데이터에 기초하여, 상기 지지 기판에 있어서의 상기 X 방향을 따르는 상기 실장 영역의 열을 상기 실장 라인 상에 순차 배치하고, 상기 실장 라인에 배치된 복수의 상기 실장 영역에 상기 전자 부품을 상기 제1 및 제2 실장 헤드로 분담하여 실장하도록, 상기 스테이지 이동 기구와 상기 실장 헤드 이동 기구의 동작을 제어하는 제어부
를 구비하는, 전자 부품의 실장 장치.An electronic component mounting device for mounting electronic components on a support substrate,
A stage unit including a stage on which the support substrate having a plurality of mounting areas on which the electronic components are mounted, and a stage moving mechanism for moving the stage in a Y direction perpendicular to an X direction, which is one direction along a horizontal direction Wow,
First and second mounting heads disposed along the X direction and each having a plurality of mounting tools for holding the electronic component, and the first and second mounting heads holding the electronic component by the plurality of mounting tools A mounting unit including a mounting head moving mechanism for individually moving a head on a set mounting line along the X direction and for separately moving a head on the mounting line;
A first recognition unit for recognizing the entire position of the support substrate disposed on the stage,
A second recognition unit for recognizing the positions of the electronic components held in the plurality of mounting tools of the first and second mounting heads,
Stage correction data for correcting an error in the moving position of the stage by the stage moving mechanism, and for each of the plurality of mounting tools of the first and second mounting heads on the mounting line by the mounting head moving mechanism A storage unit for storing tool correction data for correcting a moving position error,
Position data of the support substrate recognized by the first recognition unit, the stage correction data stored in the storage unit, and position data of the electronic components held by the plurality of mounting tools recognized by the second recognition unit And, based on the tool correction data stored in the storage unit, rows of the mounting regions along the X direction in the support substrate are sequentially arranged on the mounting line, and a plurality of mounting regions are arranged on the mounting lines. A control unit for controlling the operation of the stage moving mechanism and the mounting head moving mechanism so that the electronic component is divided and mounted in the mounting area to the first and second mounting heads
An electronic component mounting device comprising a. 제1항에 있어서,
상기 스테이지는, 상기 제1 및 제2 실장 헤드에 있어서의 상기 X 방향에 있어서 외측에 위치하는 상기 실장 툴끼리의 근접 간격의 2배 이상의 상기 X 방향의 치수를 갖는 상기 지지 기판을 배치할 수 있는 크기를 갖는 것인, 전자 부품의 실장 장치.The method of claim 1,
The stage is capable of disposing the support substrate having a dimension in the X direction of at least twice the proximity distance between the mounting tools positioned outside in the X direction in the first and second mounting heads. The electronic component mounting apparatus having a size. 제1항에 있어서,
상기 스테이지는, 300 mm 이상의 상기 X 방향의 치수를 갖는 상기 지지 기판을 배치할 수 있는 크기를 갖는 것인, 전자 부품의 실장 장치.The method of claim 1,
The stage, the electronic component mounting apparatus having a size capable of disposing the support substrate having a dimension of 300 mm or more in the X direction. 제1항 내지 제3항 중 어느 한 항에 있어서,
상기 실장부는, 상기 지지 기판의 하나의 상기 실장 영역에 복수의 상기 전자 부품을 실장하는 것인, 전자 부품의 실장 장치.The method according to any one of claims 1 to 3,
The electronic component mounting apparatus, wherein the mounting unit mounts the plurality of electronic components in one of the mounting regions of the support substrate. 제1항 내지 제3항 중 어느 한 항에 있어서,
상기 전자 부품을 공급하는 부품 공급부와,
각각 상기 부품 공급부로부터 상기 전자 부품을 수취하여 상기 제1 또는 제2 실장 헤드의 상기 복수의 실장 툴에 상기 전자 부품을 전달하는, 제1 및 제2 이송 배치 노즐을 갖춘 이송 배치부
를 더 구비하는, 전자 부품의 실장 장치.The method according to any one of claims 1 to 3,
A component supply unit for supplying the electronic component,
A transfer arrangement unit having first and second transfer arrangement nozzles, each receiving the electronic component from the component supply unit and transferring the electronic component to the plurality of mounting tools of the first or second mounting head
The electronic component mounting apparatus further comprising a. 지지 기판에 전자 부품을 실장하는 전자 부품의 실장 방법으로서,
상기 전자 부품이 실장되는 복수의 실장 영역을 갖는 지지 기판이 배치되는 스테이지의 이동 위치 오차를 취득하여, 상기 이동 위치 오차를 보정하는 스테이지 보정 데이터를 기억부에 기억시키는 공정과,
수평 방향을 따르는 한 방향인 X 방향을 따라서 배치된, 제1 및 제2 실장 헤드에 각각 설치되어 상기 전자 부품을 유지하는 복수의 실장 툴의 이동 위치 오차를, 상기 X 방향을 따라서 설정된 실장 라인 상에서 취득하여, 상기 복수의 실장 툴의 이동 위치 오차를 보정하는 툴 보정 데이터를 상기 기억부에 기억시키는 공정과,
상기 스테이지 상에 상기 지지 기판을 배치하고, 상기 스테이지 상에 배치된 상기 지지 기판의 전체 위치를 인식하는 공정과,
상기 지지 기판의 위치 인식 공정에 의해 얻은 상기 지지 기판의 위치 데이터와 상기 스테이지 보정 데이터에 기초하여 상기 스테이지의 이동을 보정하면서, 상기 복수의 실장 영역에 있어서의 상기 X 방향을 따르는 상기 실장 영역의 열을 상기 실장 라인에 순차 위치시키도록 상기 스테이지를 이동시키는 공정과,
상기 제1 및 제2 실장 헤드의 상기 복수의 실장 툴로 상기 전자 부품을 교대로 수취하여 상기 복수의 실장 툴에 유지된 상기 전자 부품의 위치를 인식하고, 인식된 상기 전자 부품의 위치 데이터 및 상기 툴 보정 데이터에 기초하여 상기 제1 및 제2 실장 헤드의 상기 복수의 실장 툴의 이동을 보정하면서, 상기 제1 및 제2 실장 헤드를 상기 실장 라인 상으로 이동시키고, 상기 제1 및 제2 실장 헤드의 상기 복수의 실장 툴에 의해 상기 전자 부품을, 상기 실장 라인에 위치하게 된 상기 실장 영역에 상기 제1 및 제2 실장 헤드로 분담하여 실장하는 공정
을 포함하는, 전자 부품의 실장 방법.An electronic component mounting method for mounting an electronic component on a support substrate,
A step of acquiring a moving position error of a stage on which a support substrate having a plurality of mounting regions on which the electronic component is mounted, and storing stage correction data for correcting the moving position error in a storage unit;
The moving position error of a plurality of mounting tools that are installed in the first and second mounting heads, respectively installed in the first and second mounting heads to hold the electronic component, arranged along the X direction, which is one direction along the horizontal direction, is determined on the mounting line set along the X direction. A step of acquiring and storing tool correction data for correcting movement position errors of the plurality of mounting tools in the storage unit;
Placing the support substrate on the stage and recognizing the entire position of the support substrate disposed on the stage;
Columns of the mounting regions along the X direction in the plurality of mounting regions while correcting the movement of the stage based on the position data of the support substrate and the stage correction data obtained by the position recognition process of the support substrate A step of moving the stage so as to sequentially position the mounting line,
The electronic component is alternately received by the plurality of mounting tools of the first and second mounting heads, and the position of the electronic component held in the plurality of mounting tools is recognized, and the recognized position data of the electronic component and the tool While correcting movement of the plurality of mounting tools of the first and second mounting heads based on correction data, the first and second mounting heads are moved onto the mounting line, and the first and second mounting heads The electronic component is divided into the first and second mounting heads and mounted in the mounting region positioned on the mounting line by the plurality of mounting tools of
Including a mounting method of the electronic component. 제6항에 있어서,
상기 지지 기판은, 상기 제1 및 제2 실장 헤드에 있어서의 상기 X 방향에 있어서 외측에 위치하는 상기 실장 툴끼리의 근접 간격의 2배 이상의 상기 X 방향의 치수를 갖는 것인, 전자 부품의 실장 방법.The method of claim 6,
The mounting of an electronic component, wherein the support substrate has a dimension in the X direction of at least twice as large as a proximity distance between the mounting tools positioned outside in the X direction in the first and second mounting heads. Way. 제6항에 있어서,
상기 지지 기판은 300 mm 이상의 상기 X 방향의 치수를 갖는 것인, 전자 부품의 실장 방법.The method of claim 6,
The method of mounting an electronic component, wherein the support substrate has a dimension of 300 mm or more in the X direction. 제6항 내지 제8항 중 어느 한 항에 있어서,
상기 실장 공정은 상기 지지 기판의 하나의 상기 실장 영역에 복수의 상기 전자 부품을 실장하는 공정을 포함하는 것인, 전자 부품의 실장 방법.The method according to any one of claims 6 to 8,
The mounting process includes a step of mounting a plurality of the electronic components in one of the mounting regions of the support substrate. 패키지 부품의 제조 방법으로서,
지지 기판의 복수의 실장 영역 각각에 전자 부품을 실장하는 공정과,
상기 복수의 실장 영역에 실장된 상기 전자 부품을 일괄적으로 밀봉함으로써 의사 웨이퍼 또는 의사 패널을 형성하는 공정과,
상기 의사 웨이퍼 또는 의사 패널의 상기 전자 부품 상에 재배선층을 형성함으로써 패키지 부품을 제조하는 공정
을 포함하고,
상기 전자 부품의 실장 공정은,
상기 지지 기판이 배치되는 스테이지의 이동 위치 오차를 취득하여, 상기 이동 위치 오차를 보정하는 스테이지 보정 데이터를 기억부에 기억시키는 공정과,
수평 방향을 따르는 한 방향인 X 방향을 따라서 배치된, 제1 및 제2 실장 헤드에 각각 설치되어 상기 전자 부품을 유지하는 복수의 실장 툴의 이동 위치 오차를, 상기 X 방향을 따라서 설정된 실장 라인 상에서 취득하여, 상기 복수의 실장 툴의 이동 위치 오차를 보정하는 툴 보정 데이터를 상기 기억부에 기억시키는 공정과,
상기 스테이지 상에 상기 지지 기판을 배치하고, 상기 스테이지 상에 배치된 상기 지지 기판의 전체 위치를 인식하는 공정과,
상기 지지 기판의 위치 인식 공정에 의해 얻은 상기 지지 기판의 위치 데이터와 상기 스테이지 보정 데이터에 기초하여 상기 스테이지의 이동을 보정하면서, 상기 복수의 실장 영역에 있어서의 상기 X 방향을 따르는 상기 실장 영역의 열을 상기 실장 라인에 순차 위치시키도록 상기 스테이지를 이동시키는 공정과,
상기 제1 및 제2 실장 헤드의 상기 복수의 실장 툴로 상기 전자 부품을 교대로 수취하여 상기 복수의 실장 툴에 유지된 상기 전자 부품의 위치를 인식하고, 인식된 상기 전자 부품의 위치 데이터 및 상기 툴 보정 데이터에 기초하여 상기 제1 및 제2 실장 헤드의 상기 복수의 실장 툴의 이동을 보정하면서, 상기 제1 및 제2 실장 헤드를 상기 실장 라인 상으로 이동시키고, 상기 제1 및 제2 실장 헤드의 상기 복수의 실장 툴에 의해 상기 전자 부품을, 상기 실장 라인에 위치하게 된 상기 실장 영역에 상기 제1 및 제2 실장 헤드로 분담하여 실장하는 공정
을 포함하는 것인, 패키지 부품의 제조 방법.As a method of manufacturing package parts,
A step of mounting an electronic component in each of the plurality of mounting regions of the support substrate,
A step of forming a pseudo wafer or a pseudo panel by collectively sealing the electronic components mounted on the plurality of mounting regions;
Process of manufacturing a package component by forming a redistribution layer on the electronic component of the pseudo wafer or the pseudo panel
Including,
The mounting process of the electronic component,
Acquiring a moving position error of a stage on which the supporting substrate is disposed, and storing stage correction data for correcting the moving position error in a storage unit;
The moving position error of a plurality of mounting tools that are installed in the first and second mounting heads, respectively installed in the first and second mounting heads to hold the electronic component, arranged along the X direction, which is one direction along the horizontal direction, is determined on the mounting line set along the X direction. A step of acquiring and storing tool correction data for correcting movement position errors of the plurality of mounting tools in the storage unit;
Placing the support substrate on the stage and recognizing the entire position of the support substrate disposed on the stage;
Columns of the mounting regions along the X direction in the plurality of mounting regions while correcting the movement of the stage based on the position data of the support substrate and the stage correction data obtained by the position recognition process of the support substrate A step of moving the stage so as to sequentially position the mounting line,
The electronic component is alternately received by the plurality of mounting tools of the first and second mounting heads, and the position of the electronic component held in the plurality of mounting tools is recognized, and the recognized position data of the electronic component and the tool While correcting movement of the plurality of mounting tools of the first and second mounting heads based on correction data, the first and second mounting heads are moved onto the mounting line, and the first and second mounting heads The electronic component is divided into the first and second mounting heads and mounted in the mounting region positioned on the mounting line by the plurality of mounting tools of
That includes, a method of manufacturing a package part. 제10항에 있어서,
상기 전자 부품의 실장 공정은 상기 지지 기판의 하나의 상기 실장 영역에 복수의 상기 전자 부품을 실장하는 공정을 포함하는 것인, 패키지 부품의 제조 방법.The method of claim 10,
The mounting process of the electronic component includes a step of mounting a plurality of the electronic components in one of the mounting regions of the support substrate.
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