KR102112641B1 - 게이트 스택들을 위한 측벽 스페이서들을 가진 집적 회로 - Google Patents

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웨이-양 리
펑-청 양
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Abstract

측벽 스페이서를 가진 집적 회로 및 그러한 스페이서를 가진 집적 회로를 형성하기 위한 기법의 다양한 예들이 본 명세서에 개시된다. 몇몇 예들에서, 방법은 기판 및 기판 위에 배치된 게이트 스택을 포함하는 워크피스를 수용하는 단계를 포함한다. 로우-k(low-k) 유전체 재료를 갖는 스페이서 층을 포함하는 스페이서가 게이트 스택의 측면 상에 형성된다. 기판 내에 소스/드레인 영역이 형성되고, 스페이서의 스페이서 층이 소스/드레인 콘택과 게이트 스택 사이에 배치되도록, 소스/드레인 영역에 결합된 소스/드레인 콘택이 형성된다.

Description

게이트 스택들을 위한 측벽 스페이서들을 가진 집적 회로{INTEGRATED CIRCUIT WITH SIDEWALL SPACERS FOR GATE STACKS}
반도체 집적 회로(IC, integrated circuit) 산업은 급성장을 경험해 왔다. IC 진화의 과정에서, 기능적 밀도(즉, 칩 면적 당 상호연결된 디바이스들의 개수)는 일반적으로 증가한 반면, 기하학적 사이즈(즉, 제조 프로세스를 사용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소해 왔다. 이러한 스케일링 다운 프로세스는 일반적으로 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이점들을 제공한다. 그러나, 이러한 스케일링 다운은 또한 이들 IC들을 포함하는 디바이스들의 설계 및 제조의 증가된 복잡성에 의해 달성되었다. 제조에 있어서의 동시적 진보들은 점점 더 복잡한 설계가 정밀성과 신뢰성을 가지고 제조되게 허용하였다.
예를 들어, 제조의 진보는 회로 피처들의 사이즈 뿐만 아니라 피처들 사이의 간격을 감소시켰다. 그러나, 그러한 회로들이 제조될 수 있는 경우라도, 피처들 사이의 감소된 공간으로 인해 다른 문제들이 발생할 수 있다. 단지 하나의 예로서, 아주 근접한 회로 피처들은 공간이 감소함에 따라 악화되는 커패시턴스 및 잡음과 같은, 서로에 대한 전기적 효과들을 나타낼 수 있다. 저전력 디바이스들은 이러한 영향에 대한 증가된 민감도를 입증할 수 있으며, 이는 결국 최소 전력 및 최대 성능을 제한할 수 있다.
본 발명개시는 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 최상으로 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 작도되지 않았으며 단지 설명을 목적으로 이용된다는 점이 강조된다. 실제로, 다양한 피처들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a 및 도 1b는 본 개시물의 다양한 양상들에 따른 집적 회로를 형성하는 방법의 흐름도들이다.
도 2 내지 도 13b는 본 개시물의 다양한 실시예들에 따른 집적 회로를 형성하는 방법을 겪는 워크피스의 일부의 단면도들이다.
도 14a 및 도 14b는 본 개시물의 다양한 양상들에 따른 도핑된 스페이서 층을 갖는 집적 회로를 형성하는 방법의 흐름도들이다.
도 15 내지 도 22b는 본 개시물의 다양한 실시예들에 따른 도핑된 스페이서 층을 갖는 집적 회로를 형성하는 방법을 겪는 워크피스의 일부의 단면도들이다.
아래의 개시내용은 개시물의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 본 개시내용을 간략히 하기 위해 컴포넌트들 및 배열(arrangement)들의 특정 예시들이 아래에 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상의 또는 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 피처와 제2 피처 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시물은 상이한 예들에서 도면 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 논의된 범위를 넘어서는 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
또한, 뒤따르는 본 개시내용에서 한 피처의 다른 피처 상의 형성, 다른 피처에 연결된 한 피처의 형성 및/또는 다른 피처에 결합된 한 피처의 형성은 피처들이 직접 접촉하여 형성되는 실시예들을 포함할 수 있으며, 피처들이 직접 접촉하지 않게끔 추가 피처들이 피처들 사이에 끼어들도록 형성될 수 있는 실시예들을 또한 포함할 수 있다. 또한, 공간적으로 상대적인 용어들, 예를 들어, "하부", "상부", "수평", "수직", "상부에", "위에", "하부에", "아래에", "위로", "아래로", "상단", "바닥", 등 뿐 아니라, 그 파생어들(예를 들어, "수평으로", "아래쪽으로", "위쪽으로" 등)은 한 피처의 다른 피처에 대한 관계에 대한 본 개시내용의 용이성을 위해 사용된다. 공간적으로 상대적인 용어들은 피처들을 포함하는 디바이스의 상이한 배향들을 커버하도록 의도된다.
더 작고 더 에너지 효율적인 집적 회로들을 추구하면서, 피처들은 더욱 근접하게 제조되고 있다. 피처들 간의 간격이 줄어듦에 따라, 피처들 간의 기생 커패시턴스와 같은 전기적 역효과가 더욱 두드러지게 된다. 또한, 개별 디바이스들은 이러한 효과들에 보다 민감해질 수 있다.
기생 커패시턴스의 일례는 트랜지스터(예를 들어, CMOS 트랜지스터)의 게이트 스택과 인접 소스/드레인 콘택 사이에서 발생한다. 용량성 결합은 게이트 및 소스/드레인 콘택에서 전압의 상승 및 하강을 지연시킬 수 있다. 이전에는, 이 캐패시턴스가 무시할 수 있는 것으로 고려될 정도로 효과가 충분히 작았다. 그러나 디바이스 사이즈가 줄어듦에 따라, 게이트와 소스/드레인 콘택 간의 거리도 또한 감소되며, 이는 캐패시턴스의 크기를 증가시킬 수 있다. 마찬가지로, 트랜지스터 및 다른 디바이스의 동작 전압이 감소됨에 따라, 기생 커패시턴스에 대한 민감도는 증가한다. 따라서, 이전에 무시할 수 있는 정도의 게이트-콘택 캐패시턴스는 이제 스위칭 속도를 감소시키고, 스위칭 전력 소비를 증가시키며, 커플링 잡음을 증가시킬 수 있다. 이러한 효과를 완화시키기 위해, 본 개시물은 감소된 게이트-콘택 캐패시턴스를 갖는 디바이스 및 이 디바이스를 제조하는 기법의 몇몇 예들을 제공한다.
몇몇 실시예들에서, 기법은 게이트 스택과 임의의 소스/드레인 콘택 사이에 배치된 측벽 스페이서를 형성한다. 측벽 스페이서는 게이트 스택에 근접하게 배치된 유전체 하드 마스크 층 및 유전체 하드 마스크 층 상에 배치된 스페이서 층과 같은 다중 층을 가질 수 있다. 그러한 몇몇 예들에서, 측벽 유전체는 다공성 로우-k 재료를 포함한다. 다공성 로우-k 재료는 로우-k 프리커서 및 포로겐을 성막한 후 게이트 대체 프로세스 동안 프리커서를 경화시킴으로써 형성될 수 있다. 프리커서를 경화시키는 것은 포로겐으로 하여금 유전 상수를 감소시키는 스페이서 층 재료 내의 공극을 생성하게 한다. 부분적으로 감소된 유전 상수로 인해, 결과적인 스페이서 층은 게이트 스택과 소스/드레인 콘택 사이의 용량성 결합을 감소시킨다.
추가 실시예들에서, 기법은 게이트 스택에 근접하게 배치 된 유전체 하드 마스크 층 및 유전체 하드 마스크 층 상에 배치 된 도핑된 스페이서 층을 갖는 측벽 스페이서를 형성한다. 도핑된 스페이서 층은 붕소 또는 인과 같은 도펀트를 포함할 수 있다. 도펀트들은 도핑된 스페이서 층의 유전 상수를 감소시키고, 더 나아가 게이트 스택과 소스/드레인 콘택 사이의 용량성 결합을 감소시키도록 작용한다.
이러한 예들 및 다른 예들에서, 측벽 스페이서는 종래의 스페이서에 비해 감소된 유전 상수를 갖는다. 결국, 감소된 유전 상수는 게이트와 소스/드레인 콘택 사이의 캐패시턴스를 감소시킬 수 있다. 캐패시턴스가 낮을수록 디바이스 스위칭 속도는 빨라지고, 스위칭 전력은 감소하고, 기생 전력 손실이 줄어들 수 있으며, 몇몇 예들에서는 스위칭 동작에서의 불규칙성으로 인해 야기되는 로직 글리치(logic glitch)들과 같은 과도 현상들을 방지할 수 있다. 그러나, 달리 언급되지 않는 한, 임의의 특정 이점을 제공하기 위한 실시예가 요구되지 않는다.
기법 및 결과적인 구조의 예들이 도 1a 내지 도 13b를 참조하여 설명된다. 특히, 도 1a 및 도 1b는 본 개시물의 다양한 양상들에 따른 집적 회로를 형성하는 방법(100)의 흐름도들이다. 추가적인 단계들이 방법(100) 전에, 그 동안에, 및 그 후에 제공될 수 있으며, 설명된 단계들 중 몇몇은 방법(100)의 다른 예들을 위해 교체되거나 또는 제거될 수 있다. 도 2 내지 도 13b는 본 개시물의 다양한 실시예들에 따른 집적 회로를 형성하는 방법(200)을 겪는 워크피스의 일부의 단면도들이다. 도 2 내지 도 13b는 본 발명개시의 개념들을 보다 잘 이해할 수 있도록 그리고 명료화를 위해 단순화되었다. 워크피스(200)에는 추가적인 피처들이 통합될 수 있으며, 후술하는 피처들 중 일부는 워크피스(200)의 다른 예들에 대해 교체되거나 또는 제거될 수 있다.
도 1a의 블록(102) 및 도 2를 참조하면, 워크피스(200)가 수용된다. 워크피스(200)는 그 위에 하나 이상의 피처를 가질 수 있는 기판(202)을 포함한다. 다양한 실시예들에서, 기판(202)은 결정 구조의 실리콘 또는 게르마늄과 같은 일원소(단일 원소) 반도체; 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물과 같은 화합물 반도체; 소다 라임 유리, 용융 실리카, 용융 석영 및/또는 칼슘 불화물(CaF2)과 같은 비-반도체 재료; 및/또는 이들의 조합들을 포함할 수 있다.
기판(202)은 조성이 균일할 수 있거나 또는 다양한 층들을 포함할 수 있다. 층들은 유사하거나 상이한 조성을 가질 수 있다. 예를 들어, 실리콘 온 인슐레이터(SOI, silicon-on-insulator) 기판(202)은 전기 절연을 위해 반도체 산화물, 반도체 질화물, 반도체 산질화물, 반도체 탄화물 및/또는 다른 적절한 절연체 재료들과 같은 절연체 층을 포함한다. 추가 예들에서, 기판(202)은 디바이스 변형(strain)을 유도하여 디바이스 성능을 튜닝하기 위해 상이한 반도체 격자 배열을 갖는 층들을 포함한다.
집적 회로 디바이스의 일부 엘리먼트들은 블록(102)에서 수용될 때 이미 기판(202) 상에 형성될 수 있다. 예를 들어, 워크피스(200)는 기판(202) 상에 배치된 게이트 스택(204)을 가질 수 있다. 게이트 스택(204)은 기판(202)과 만나는 계면 층(206)을 포함할 수 있다. 계면 층(206)은 반도체 산화물, 반도체 질화물, 반도체 산질화물, 다른 반도체 유전체들, 다른 적절한 계면 재료들 및/또는 이들의 조합들과 같은 계면 재료를 포함할 수 있다. 계면 층(206)은 열 성장, 원자 층 증착(ALD, atomic layer deposition), 화학 기상 증착(CVD, chemical vapor deposition), 고밀도 플라즈마 CVD(HDP-CVD, high-density plasma CVD), 물리 기상 증착(PVD, physical vapor deposition), 스핀 온(spin-on) 증착 및/또는 다른 적절한 성막 프로세스들을 포함하는 임의의 적절한 프로세스를 사용하여 임의의 적절한 두께로 형성될 수 있다.
게이트 스택(204)은 또한 계면 층(206) 상에 배치된 게이트 유전체(208)를 포함할 수 있다. 게이트 유전체(208)는 흔히 실리콘 이산화물에 대한 그들의 유전 상수에 의해 특징지어지는 하나 이상의 유전체 재료를 포함할 수 있다. 몇몇 실시예들에서, 게이트 유전체(208)는HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적절한 하이-k 유전체 재료들, 및/또는 이들의 조합들과 같은 하이-k 유전체 재료를 포함한다. 부가적으로 또는 대안으로, 게이트 유전체(208)는 반도체 산화물, 반도체 질화물, 반도체 산질화물, 반도체 탄화물, 비결정질 탄소, 테트라에틸오르토실리케이트(TEOS), 다른 적절한 유전체 재료 및/또는 이들의 조합들과 같은 다른 유전체들을 포함할 수 있다. 게이트 유전체(208)는 ALD, CVD, HDP-CVD, PVD, 스핀-온 증착 및/또는 다른 적절한 성막 프로세스들을 포함하는 임의의 적절한 프로세스를 사용하여 임의의 적절한 두께로 형성될 수 있다.
몇몇 실시예들에서, 게이트 스택(204)은 게이트 유전체(208) 상에 배치된 게이트 전극(210)을 포함한다. 게이트 전극(210), 게이트 유전체(208) 및/또는 계면 층(206)은 플레이스홀더(placeholder)일 수 있다. 예를 들어, 게이트-라스트(gate-last) 프로세스에서, 임시 게이트 전극 재료는 제조 프로세스들의 일부 동안 플레이스홀더로서 사용된다. 임시 게이트 전극 재료는 후속하여 제거되고 금속과 같은 기능성 게이트 전극 재료로 대체된다. 이것은 기능성 재료(예를 들어, 게이트 전극 재료, 게이트 유전체 층 재료, 계면 층 등)가 어닐링과 같은 일부 제조 프로세스들에 민감할 때 수행될 수 있다. 따라서, 워크피스(200)가 수용될 때, 게이트 전극(210)은 플레이스홀더 게이트 전극 또는 기능성 게이트 전극일 수 있다. 플레이스홀더 게이트 전극(210)은 폴리실리콘, 유전체 재료 및/또는 다른 적절한 재료들을 포함할 수 있다. 대조적으로, 기능성 게이트 전극(210)은 텅스텐, 알루미늄, 구리, 티타늄, 탄탈룸, 몰리브덴, 루테늄, 탄탈룸 질화물, 니켈 실리사이드, 코발트 실리사이드, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 폴리실리콘, 다른 적절한 재료들 및/또는 이들의 조합들을 포함할 수 있다.
워크피스(200)는 또한 게이트 전극(210) 상에 배치된 하나 이상의 마스킹 층을 포함할 수 있다. 예시된 실시예들에서, 워크피스(200)는 게이트 전극(210) 상에 배치된 제1 하드 마스크 층(212) 및 제2 하드 마스크 층(214)을 포함한다. 제1 하드 마스크 층(212) 및 제2 하드 마스크 층(214) 각각은 유전체 재료(예를 들어, 반도체 산화물, 반도체 질화물, 반도체 산질화물, 반도체 탄화물, 반도체 옥시탄질화물 등), 폴리실리콘, 스핀-온 글라스(SOG), TEOS, 플라즈마 강화 CVD 산화물(PE-산화물), 고종횡비-프로세스(HARP, High-Aspect-Ratio-Process)-형성 산화물 및/또는 다른 적절한 재료들과 같은 임의의 적절한 마스킹 재료를 포함할 수 있다. 제1 하드 마스크 층(212) 및 제2 하드 마스크 층(214)은 ALD, CVD, HDP-CVD, PVD, 스핀-온 증착 및/또는 다른 적절한 성막 프로세스들을 포함하는 임의의 적절한 프로세스를 사용하여 임의의 적절한 두께로 형성될 수 있다. 실시예에서, 제1 하드 마스크 층(212)은 실리콘 옥시탄질화물을 포함하고, 제2 하드 마스크 층(214)은 폴리실리콘을 포함한다. 제1 하드 마스크 층(212) 및 제2 하드 마스크 층(214)은 임의의 적절한 두께 및 형상을 가질 수 있지만, 몇몇 예들에서, 제2 하드 마스크 층(214)은 게이트 스택(204)을 규정하기 위해 게이트 전극(210) 재료 및/또는 게이트 유전체(208) 재료의 층을 에칭하는 것과 같은 다양한 제조 프로세스들로 인해 둥글게된(rounded) 프로파일을 갖는다.
도 1a의 블록(104) 및 도 3을 참조하면, 내부 스페이서 층(302)이 워크피스(200) 상에 형성된다. 내부 스페이서 층(302)은 게이트 스택(204) 상에 뿐만 아니라 기판(202)의 노출된 부분들 상에 형성될 수 있다. 특히, 내부 스페이서 층(302)은 게이트 스택(204)의 수직 측면 상에(즉, 계면 층(206), 게이트 유전체(208) 및/또는 게이트 전극(210)의 수직 측면 상에) 형성될 수 있다. 이러한 방식으로, 내부 스페이서 층(302)은 게이트 스택(204)의 측벽 스페이서(304)를 규정하기 시작한다.
내부 스페이서 층(302)은 유전체 재료(예를 들어, 반도체 산화물, 반도체 질화물, 반도체 산질화물, 반도체 탄화물, 반도체 옥시탄질화물 등), 폴리실리콘, SOG, TEOS, PE-산화물, HARP-형성 산화물 및/또는 다른 적절한 재료와 같은 임의의 적절한 마스킹 재료를 포함할 수 있다. 그러한 일 실시예에서, 내부 스페이서 층(302)은 실리콘 옥시탄질화물을 포함한다. 내부 스페이서 층(302)은 임의의 적합한 성막 기법(예를 들어, CVD, HDP-CVD, ALD 등)을 사용하여 임의의 적절한 두께로 형성될 수 있다. 다양한 실시예들에서, 내부 스페이서 층(302)은 약 1nm와 약 10nm 사이의 두께를 가지며, 컨포멀 CVD 및/또는 ALD 프로세스에 의해 성막된다.
도 1a의 블록(106) 및 도 4를 참조하면, 로우-k 프리커서(402)가 워크피스(200) 상에 형성된다. 이와 관련하여, 로우-k 프리커서(402)는 내부 스페이서 층(302) 상에, 그리고 특히 게이트 스택(204)에 인접한 내부 스페이서 층(302)의 수직 측면 상에 형성될 수 있다. 이러한 방식으로, 로우-k 프리커서(402)는 추가로 게이트 스택(204)의 측벽 스페이서(304)를 규정한다. 몇몇 실시예들에서, 측벽 스페이서(304) 내에서, 내부 스페이서 층(302)의 일부는 로우-k 프리커서(402)를 기판(202)으로부터 분리시킨다. 부가적으로 또는 대안적으로, 로우-k 프리커서(402)는 측벽 스페이서(304) 내의 기판(202)과 접촉할 수 있다.
로우-k 프리커서(402)는 프로세싱될 때 로우-k 유전체 재료를 형성하는 하나 이상의 프리커서 재료를 포함할 수 있다. 실리콘 이산화물은 약 3.9의 유전 상수를 갖는 반면, 다양한 예들에서, 로우-k 프리커서(402)는 약 3.9 내지 약 1의 유전 상수를 갖는 재료를 형성하는데 사용된다. 몇몇 예들에서, 로우-k 프리커서(402)는 유전체 프리커서(예를 들어, TEOS, 테트라메톡시실란(TMOS, tetramethoxysilane), 메틸트리메톡시실란(MTMS, methyltrimethoxysilane), 메틸트리에톡시실란(MTES, methyltriethoxysilane), 디에톡시 메틸 실란(DEMS, diethoxy methyl silane) 등) 및 포로겐(예를 들어, α-테르피넨(ATRP, α-Terpinene), 폴리스티렌 등)의 조합을 포함한다. 로우-k 프리커서(402)는 임의의 적합한 성막 기법(예를 들어, CVD, HDP-CVD, ALD 등)을 사용하여 임의의 적절한 두께로 형성될 수 있다. 다양한 실시예들에서, 로우-k 프리커서(402)는 약 1nm 내지 약 10nm의 두께를 가지며, 컨포멀 CVD 및/또는 ALD 프로세스에 의해 성막된다. 로우-k 프리커서(402)를 형성하는 단계는 탄소계 플라즈마에 워크피스를 노출시킴으로써 프리커서가 성막된 이후에 로우-k 프리커서(402)에 탄소계 포로겐(예를 들어, CO2)을 도입하는 단계를 포함할 수 있다.
도 1a의 블록(108) 및 도 5을 참조하면, 소스/드레인 영역들을 형성하기 위한 리세스들(502)을 생성하기 위해 워크피스(200)에 에칭 프로세스가 수행된다. 에칭 프로세스는 습식 에칭, 건식 에칭, 반응성 이온 에칭(RIE, Reactive Ion Etching), 애싱(ashing) 및/또는 다른 에칭 방법들과 같은 임의의 적합한 에칭 방법을 사용하여 수행될 수 있으며, 탄소 사플루오르화물(CF4), 디플루오로메탄(CH2F2), 트리플루오로메탄(CHF3), 다른 적절한 에칭제들 및/또는 이들의 조합들과 같은 임의의 적절한 에칭제 화학물(chemistry)들을 사용할 수 있다. 에칭 방법들 및 에칭제 화학물들은, 로우-k 프리커서(402), 내부 스페이서 층(302) 및 기판(202)이 타겟팅되지 않은 재료들의 의도하지 않은 에칭을 최소화하면서 에칭되는 특정 재료를 타겟팅하도록 에칭됨에 따라 변화될 수 있다. 이러한 몇몇 예에서, 에칭 프로세스는, 게이트 스택(204)의 수직 측벽들 상의 로우-k 프리커서(402) 및 내부 스페이서 층(302)의 부분들을 남기면서, 기판(202) 상에 직접 위치된 로우-k 프리커서(402) 및 내부 스페이서 층(302)의 부분들을 이방성으로 에칭하도록 구성된다. 에칭 프로세스는 제2 하드 마스크 층(214)의 일부를 노출시킬 수 있다. 그러나 일반적으로, 제1 하드 마스크 층(212) 및 제2 하드 마스크 층(214)은 에칭 프로세스로부터 게이트 스택을 보호한다.
도 1a의 블록(110) 및 도 6을 참조하면, 리세스들(502) 내에 소스/드레인 영역들(602)을 성장시키기 위해 워크피스(200)에 에피택시 프로세스가 수행된다. 다양한 예들에서, 에피택시 프로세스는 CVD 증착 기법(예를 들어, 기상 에피택시(VPE, Vapor-Phase Epitaxy) 및/또는 초고진공 CVD(UHV-CVD, Ultra-High Vacuum CVD)), 분자 빔 에피택시 및/또는 다른 적절한 프로세스들을 포함한다. 에피택시 프로세스는 소스/드레인 영역들(602)을 형성하기 위해 기판(202)(예를 들어, 실리콘)의 컴포넌트와 상호작용하는 기체 및/또는 액체 프리커서들을 사용할 수 있다. 결과적인 소스/드레인 영역들(602)은 붕소 또는 BF2와 같은 p-타입 도펀트들; 인 또는 비소와 같은 n-타입 도펀트들; 및/또는 이들의 조합물들을 포함하는 다른 적절한 도펀트들을 포함하도록 인시튜로 도핑될 수 있다. 부가적으로 또는 대안적으로, 소스/드레인 영역들(602)은 소스/드레인 영역들(602)이 형성된 이후에 주입 프로세스(즉, 접합 주입 프로세스)를 사용하여 도핑될 수 있다. 일단 도펀트가 도입되면, 급속 열 어닐링(RTA, rapid thermal annealing) 및/또는 레이저 어닐링 프로세스와 같은 도펀트 활성화 프로세스들이 수행되어, 도 1a의 블록(112)에 도시된 바와 같이 소스/드레인 영역들(602) 내의 도펀트를 활성화시킬 수 있다.
소스/드레인 영역들(602)은 임의의 적절한 형상을 가질 수 있고, 몇몇 예들에서, 소스/드레인 영역들(602)은 마커(604)에 의해 표시된 소스/드레인 영역들(602) 각각의 수직 측벽 부분이 로우-k 프리커서(402)의 외측 수직 표면과 실질적으로 정렬되는(그리고 더 나아가 측벽 스페이서(304)의 외측 수직 표면과 정렬되는) 실질적으로 U자형 프로파일을 갖는다. 또한, 몇몇 예들에서, 할로(halo)/포켓 주입이 기판(202) 상에 수행되고, 결과적으로, 소스/드레인 영역들(602)은 측벽 스페이서(304) 밑에 연장된다.
도 1a의 블록(114) 및 도 7을 참조하면, 콘택 에칭 스탑 층(CESL, Contact Etch Stop Layer)(702)이 워크피스(200) 상에 형성된다. CESL(702)은 소스/드레인 영역들(60) 상에 그리고 게이트 스택(204) 상에, 특히 게이트 스택(204)에 인접한 로우-k 프리커서(402)의 수직 측면들 상에 형성될 수 있다. CESL(702)은 유전체 재료(예를 들어, 반도체 산화물, 반도체 질화물, 반도체 산질화물, 반도체 탄화물, 반도체 옥시탄질화물 등), 폴리실리콘, SOG, TEOS, PE-산화물, HARP-형성 산화물 및/또는 다른 적절한 재료와 같은 임의의 적절한 재료를 포함할 수 있다. 몇몇 예들에서, CESL(702)은 실리콘 옥시탄질화물을 포함한다. CESL(702)은 임의의 적절한 성막 기법(예를 들어, CVD, HDP-CVD, ALD 등)을 사용하여 임의의 적절한 두께로 형성될 수 있다. 몇몇 예들에서, CESL(702)은 약 1nm 내지 약 10nm의 두께를 가지며, 컨포멀 CVD 및/또는 ALD 프로세스에 의해 성막된다.
도 1a의 블록(116) 및 도 7을 참조하면, 제1 레벨간 유전체(ILD, Inter-Level Dielectric)(704)가 워크피스(200) 상에 형성된다. 제1 ILD 층(704)은 소스/드레인 영역들(602) 및 게이트 전극(210)과 같은 워크피스(200)의 엘리먼트들을 전기적으로 상호접속시키는 전기적 다중 레벨 상호접속 구조물의 도전성 트레이스들을 지지 및 격리시키는 절연체로서 작용한다. 제1 ILD 층(704)은 유전체 재료(예를 들어, 반도체 산화물, 반도체 질화물, 반도체 산질화물, 반도체 탄화물 등), SOG, 플루오르화물-도핑된 실리케이트 유리(FSG, fluoride-doped silicate glass), 포스포실리케이트 유리(PSG, phosphosilicate glass), 보로포스포실리케이트 유리(BPSG, borophosphosilicate glass), Black Diamond®(캘리포니아 산타 클라라의 어플라이드 머티어리얼즈), 크세로겔(Xerogel), 에어로겔(Aerogel), 비정질 플루오르화 탄소, 파릴렌, BCB, SiLK®(미시간 미들랜드의 다우 케미컬) 및/또는 이들의 조합물들을 포함할 수 있다. 제1 ILD 층(704)은 CVD, PVD, 스핀-온 증착 및/또는 다른 적절한 프로세스들을 포함하는 임의의 적절한 프로세스에 의해 형성될 수 있다.
도 1b의 블록(118) 및 도 8을 참조하면, 화학 기계적 연마/평탄화(CMP, chemical mechanical polish/planarization) 프로세스가 워크피스(200)에 수행된다. CMP 프로세스는 게이트 전극(210)으로부터 제1 하드 마스크 층(212) 및 제2 하드 마스크 층(214)의 일부 또는 전부를 제거할 수 있으며, 게이트 전극(210)으로부터 임의의 잔류 물질을 제거하기 위해 하드 마스크 에치 백이 뒤따를 수 있다. 하드 마스크 에치 백 프로세스는 제1 하드 마스크 층(212) 및/또는 제2 하드 마스크 층(214)을 선택적으로 제거하도록 구성된 임의의 적절한 에천트 화학물을 사용하여 습식 에칭, 건식 에칭, RIE, 애싱 등과 같은 임의의 적절한 에칭 방법을 사용하여 수행될 수 있다.
도 1b의 블록(120) 및 도 9를 참조하면, 게이트 스택(204)의 임의의 컴포넌트들(예를 들어, 게이트 전극(210), 게이트 유전체(208) 및/또는 계면 층(206))이 플레이스홀더인 예들에서, 플레이스홀더 컴포넌트들은 게이트 대체 프로세스의 일부로서 제거된다. 예시된 예에서, 적어도 게이트 전극(210) 및 게이트 유전체가 제거되어 게이트 스택(204) 내에 리세스(902)를 제공한다. 게이트 스택(204)의 플레이스홀더 컴포넌트들을 제거하는 것은, 내부 스페이서 층(302), 로우-k 프리커서(402), 제1 ILD 층(704), CESL(702) 등과 같은 주변 재료들의 현저한 에칭 없이 타겟팅되는 특정 플레이스홀더 컴포넌트의 재료를 선택적으로 에칭하도록 구성되는 에천트 화학물을 사용하는 하나 이상의 에칭 프로세스(예를 들어, 습식 에칭, 건식 에칭, RIE)를 포함할 수 있다.
도 1b의 블록(122)을 그리고 여전히 도 9를 참조하면, 경화 프로세스가 워크피스(200)에 수행된다. 경화 프로세스는 로우-k 프리커서(402)를 로우-k 스페이서 층(903)으로 변환하도록 구성된다. 예를 들어, 경화 프로세스는 프리커서(402)로부터 포로겐을 제거하여(drive off), 로우-k 스페이서 층(903)에 공극(904)(명확성을 위해 확대됨)를 남길 수 있다. 공극들(904)은 로우-k 스페이서 층(903)의 나머지 재료의 유전 상수를 감소시킬 수 있다. 플레이스홀더 게이트 전극(210)의 제거는 리세스(902)에 의해(내부 스페이서 층(302)을 통해) 로우-k 스페이서 층(903)의 측면들을 통해 빠져나갈 수 있게함으로써, 포로겐의 제거를 촉진시킬 수 있다. 다른 예들에서, 경화 프로세스는 포로겐을 제거하지 않고, 로우-k 스페이서 층(903)에서 공극들(904)을 생성하기 위해 포로겐으로하여금 프리커서의 분자 구조를 조직하게 한다.
경화 프로세스는 임의의 적절한 기법을 이용할 수 있다. 경화 프로세스는 자외선과 같은 복사선 및/또는 열을 이용하여 로우-k 프리커서(402)에서 화학적 변화를 야기하여 로우-k 스페이서 층(903)을 형성할 수 있다. 다양한 예들에서, 워크피스(200)는 진공 또는 불활성 가스 환경에서 약 350 ℃ 내지 약 450 ℃의 온도로 가열된다. 가열되는 동안, 워크피스(200)는 약 50 내지 약 150 초 동안 약 150 nm 내지 약 250 nm의 하나 이상의 파장을 갖는 복사선에 노출된다. 또 다른 예에서, 경화는 마이크로 어닐링 프로세스를 사용하여 약 350 ℃ 내지 약 450 ℃의 온도로 워크피스(200)의 적어도 일부를 가열하는 것을 포함한다.
경화 프로세스 이후에, 로우-k 스페이서 층(903)은 약 3.9 내지 약 1의 유전 상수를 가질 수 있고, 몇몇 예들에서, 로우-k 스페이서 층(903)은 약 3의 유전 상수를 갖는다.
도 1b의 블록(124) 및 도 10을 참조하면, 대체 게이트 유전체(1002), 대체 게이트 전극(1004)과 같은 게이트 스택(204)의 대체 엘리먼트들이 리세스(902) 내의 워크피스(200) 상에 형성된다. 대체 게이트 유전체(1002) 및 대체 게이트 전극(1004)은 이전에 제거된 게이트 유전체(208) 및 게이트 전극(210)과 상이한 조성일 수 있다. 예를 들어, 대체 게이트 유전체(1002)는 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적절한 하이-k 유전체 재료들, 및/또는 이들의 조합들과 같은 하이-k 유전체 재료를 포함할 수 있다. 대체 게이트 유전체(1002)는 기판(202)을 따라 수평하게 그리고 내부 스페이서 층(302)의 일부 또는 전부를 따라 수직하게 연장될 수 있다. 대체 게이트 유전체(1002)는 ALD, CVD, HDP-CVD, PVD, 스핀-온 증착 및/또는 다른 적절한 성막 프로세스들을 포함하는 임의의 적절한 프로세스를 사용하여 임의의 적절한 두께로 형성될 수 있다.
대체 게이트 전극(1004)을 참조하면, 게이트 전극(1004)은 캡핑 층, 일함수 층, 배리어 층 및/또는 전극 충전물(electorode fill)과 같은 하나 이상의 금속 함유 층을 포함한다. 이들 층들의 예들은 이하에 보다 상세히 도시되고 설명된다.
도 1b의 블록(126) 및 도 11을 참조하면, 제2 ILD 층(1102)이 워크피스(200) 상에 형성될 수 있다. 제1 ILD 층(704)과 유사하게, 제2 ILD 층(1102)은 다중 레벨 상호접속 구조물의 도전성 트레이스들을 지지하고 격리시키는 절연체로서 작용한다. 또한, 제1 ILD 층(704)과 유사하게, 제2 ILD 층(1102)은 임의의 적절한 유전체 재료를 포함할 수 있으며, CVD, PVD, 스핀-온 증착 및/또는 다른 적절한 프로세스들을 포함하는 임의의 적합한 프로세스에 의해 형성될 수 있다.
도 1b의 블록(128) 및 도 12을 참조하면, 콘택들이 형성될 소스/드레인 영역들(602)을 노출시키기 위해 워크피스(200)에 콘택-개구 에칭이 수행된다. 콘택-개구 에칭은 워크피스 상에 포토레지스트 층(1202)을 형성하는 단계를 포함할 수 있다. 예시적인 포토레지스트 층(1202)은 층이 광에 노출될 때 특성 변화를 겪게 하는 감광성 재료를 포함한다. 이러한 특성 변화는 리소그래피 패터닝으로 지칭되는 프로세스에서 포토레지스트 층의 노출된 또는 노출되지 않은 부분을 선택적으로 제거하는데 사용될 수 있다. 그러한 일 실시예에서, 포토리소그래피 시스템은 포토레지스트 층(1202)을 마스크에 의해 결정된 특정 패턴으로 복사선에 노출시킨다. 마스크를 통과하거나 마스크로부터 반사하는 광은 포토레지스트 층(1202)에 부딪쳐, 마스크 상에 형성된 패턴을 포토레지스트(1202)로 전사시킨다. 다른 그러한 예들에서, 포토레지스트 층(1202)은 레이저 패터닝, e-빔 패터닝 및/또는 이온 빔 패터닝과 같은 직접 기록 또는 마스크없는 리소그래피 기법을 사용하여 패터닝된다. 일단 노출되면, 포토레지스트 층(1202)은 현상되어, 레지스트의 노출된 부분들을 남기거나, 또는 대안적인 예들에서는 레지스트의 노출되지 않은 부분들을 남긴다. 예시적인 패터닝 프로세스는 포토레지스트 층(1202)의 소프트 베이킹, 마스크 정렬, 노광, 노광 후 베이킹, 포토레지스트 층(1202)의 현상, 헹굼 및 건조(예를 들어, 하드 베이킹)를 포함한다.
패터닝된 포토레지스트 층(1202)은 에칭될 제2 ILD 층(1102)의 부분들을 노출시킨다. 따라서, 포토레지스트 층(1202)의 패터닝 이후에, 포토레지스트 층(1202)에 의해 커버되지 않는 제2 ILD 층(1102), 제1 ILD 층(704) 및 CESL(702)의 그러한 부분들을 개방시키기 위해 하나 이상의 에칭 프로세스가 워크피스(200)에 수행될 수 있다. 에칭 프로세스는 습식 에칭, 건식 에칭, RIE, 애싱 및/또는 다른 에칭 방법들과 같은 임의의 적절한 에칭 기법을 포함할 수 있다. 몇몇 예들에서, 에칭은 각각 워크피스(200)의 특정 재료를 타겟팅하는, 상이한 에칭 화학물들을 이용한 다수의 에칭 단계들을 포함한다. 블록(128)의 콘택 개구 에칭은 콘택이 형성될 소스/드레인 영역(602)을 노출시키는 리세스(1204)를 남긴다. 리세스(1204)는 소스/드레인 영역(602) 내로 연장되어, 소스/드레인 영역(602)과 콘택 사이의 접촉 표면적을 증가시킬 수 있다.
도 1b의 블록(130) 및 도 13a를 참조하면, 소스/드레인 콘택(1302)은 리세스(1204) 내의 워크피스(200) 상에 형성되고, 소스/드레인 영역(602)에 물리적 및 전기적으로 결합된다. 콘택(1302)은 W, Al, Cu,Ti, Ag, Ru,Mo, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 금속 실리사이드 및/또는 다른 적절한 재료들과 같은 임의의 적절한 도전성 재료를 포함할 수 있다. 콘택(1302) 재료(들)는 CVD, PVD, 스퍼터링, 도금 및/또는 다른 적절한 프로세스들과 같은 임의의 적절한 프로세스를 사용하여 성막될 수 있다. CMP 프로세스는 예를 들어 제2 ILD 층(1102) 상의 임의의 과잉 재료를 제거하기 위한 성막 이후에 수행될 수 있다.
콘택(1302)은 CESL(702) 및 측벽 스페이서(304)가 인접한 게이트 스택(들)(204)으로부터 콘택(1302)을 분리하도록, CESL(702)의 수직 부분들과 측벽 스페이서(304) 사이에서 연장될 수 있다. 그러한 배열은 콘택(1302)과 게이트 스택(204) 사이에 용량성 결합을 생성하는 것으로 결정되었다. 몇몇 예들에서, 결과 캐패시턴스는 연관된 트랜지스터의 문턱 전압 및/또는 스위칭 속도에 영향을 미친다. 그러나, 로우-k 스페이서 층(903)의 구조 및 조성은 이러한 게이트-콘택 캐패시턴스를 감소시키도록 작용할 수 있다. 특히, 블록(106)에서 프리커서의 성막 및 블록(122)의 경화 프로세스에 의해 형성된 로우-k 스페이서 층(903)의 로우-k 유전체 재료는 다른 구성들에 비해 이 커패시턴스를 감소시킨다.
도 13b를 참조하면, 내부 스페이서 층(302), 로우-k 스페이서 층(903), CESL(702), 게이트 스택(204) 및 워크피스(200)의 주변 구조물들이 보다 상세히 보기 위해 확대된다. 특히, 대체 게이트 전극(1004)의 개개의 엘리먼트들이 도시된다. 전술한 바와 같이, 대체 게이트 전극(1004)은 캡핑 층(1304), 배리어 층(1306), 하나 이상의 일함수 층(들)(1308), 전극 충전물(1310) 등과 같은 층들을 포함할 수 있다.
먼저 캡핑 층(1304)을 참조하면, 캡핑 층(1304)은 내부 스페이서 층(302)을 따라 수직으로 연장되는 대체 게이트 유전체(1002)의 수직 표면들 뿐만 아니라 대체 게이트 유전체(1002)의 수평 표면들 상에 배치될 수 있다. 캡핑 층(706)은 금속들(예를 들어, W, Al, Ta, Ti, Ni, Cu,Co 등), 금속 질화물들 및/또는 금속 실리콘 질화물들을 포함하는 임의의 적절한 도전성 재료를 포함할 수 있으며, CVD, ALD, PE CVD, PEALD, PVD 및/또는 다른 적절한 성막 프로세스를 통해 성막될 수 있다. 다양한 실시예들에서, 캡핑 층(1304)은 TaSiN, TaN 또는 TiN을 포함한다.
배리어 층(1306)은 캡핑 층(1304)의 수평 및 수직 표면들 상에 배치될 수 있다. 배리어 층(1306)은 W, Ti, TiN, Ru또는 이들의 조합물들과 같은 임의의 적절한 재료를 포함할 수 있다. 배리어 층(1306)을 위한 재료들은 캡핑 층(1304) 내로의 확산에 대한 탄성(resilience)에 기반하여 선택될 수 있다. 배리어 층(1306)은 ALD, CVD, PE CVD, PEALD, PVD(예를 들어, 스퍼터링) 및/또는 이들의 조합들을 포함하는 임의의 적절한 기법에 의해 성막될 수 있다.
하나 이상의 일함수 층(들)(1308)은 캡핑 층(1304)의 수평 및 수직 표면들 상에 배치된다. 적절한 일함수 층(1308) 재료들은 게이트 스택(204)이 대응하는 디바이스의 타입에 기반한 n-타입 및/또는 p-타입 일함수 재료들을 포함한다. 예시적인 p-타입 일함수 금속들은 TiN, TaN, Ru,Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 다른 적합한 p-타입 일함수 재료들 및/또는 이들의 조합물들을 포함한다. 예시적인 n-타입 일함수 금속들은 Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 다른 적절한 n-타입 일함수 재료들 및/또는 이들의 조합물들을 포함한다. 일함수 층(들)(1308)은 ALD, CVD, PE CVD, PEALD, PVD 및/또는 이들의 조합물들을 포함하는 임의의 적절한 기법에 의해 성막될 수 있다.
전극 충전물(1310)은 일함수 층(들)(1308) 상에 배치된다. 전극 충전물(1310)은 금속들(예를 들어, W, Al, Ta, Ti, Ni, Cu, Co 등), 금속 산화물들, 금속 질화물들 및/또는 이들의 조합물들을 포함하는 임의의 적절한 재료를 포함할 수 있으며, 일예에서, 전극 코어는 텅스텐(W)을 포함한다. 전극 충전물(1310)은 ALD, CVD, PE CVD, PEALD, PVD 및/또는 이들의 조합물들을 포함하는 임의의 적절한 기법에 의해 성막될 수 있다.
상기 논의된 바와 같이, 다양한 예들에서, 내부 스페이서 층(302)은 약 1nm 내지 약 10nm의 폭(1312)을 가지고, 로우-k 스페이서 층(903)은 약 1nm 내지 약 10 nm의 폭(1314)을 가지며, CESL(702)은 약 1nm 내지 약 10nm의 폭(1316)을 갖는다. 이들 층들 사이에 배치된 게이트 스택(204)의 높이(1318)(및 더 나아가 내부 스페이서 층(302) 및 CESL(702)의 높이)는 다양한 예들에서 약 15nm 내지 약 25nm이다. 따라서, 내부 스페이서 층(302) 및 CESL(702)에 대한 높이 대 폭의 비율은 약 1.5 : 1 내지 약 25 : 1일 수 있다. 내부 스페이서 층(302)이 로우-k 스페이서 층(903)과 기판(202) 사이에서 연장될 수 있기 때문에, 다양한 예들에서 로우-k 스페이서 층(903)의 높이는 0.5 : 1 내지 25 : 1의 대응 높이 대 폭 비에 대해 약 5nm 내지 약 25nm이다.
도 1b의 블록(132)을 참조하면, 워크피스(200)는 추가 제조를 위해 제공된다.
스페이서 층에 대한 상이한 조성들을 포함하는 기법 및 결과적인 구조의 다른 예들이 도 14a 내지 도 22b를 참조하여 설명된다. 이와 관련하여, 도 14a 및 도 14b는 본 개시물의 다양한 양상들에 따른 도핑된 스페이서 층을 갖는 집적 회로를 형성하는 방법(1400)의 흐름도들이다. 추가적인 단계들이 방법(1400) 전에, 그 동안에, 및 그 후에 제공될 수 있으며, 설명된 단계들 중 몇몇은 방법(1400)의 다른 예들을 위해 교체되거나 또는 제거될 수 있다. 도 15 내지 도 22b는 본 개시물의 다양한 실시예들에 따른 도핑된 스페이서 층을 갖는 집적 회로를 형성하는 방법을 겪는 워크피스(1500)의 일부의 단면도들이다. 도 15 내지 도 22b는 본 발명개시의 개념들을 보다 잘 이해할 수 있도록 그리고 명료화를 위해 단순화되었다. 워크피스(1500)에는 추가적인 피처들이 통합될 수 있으며, 후술하는 피처들 중 일부는 워크피스(1500)의 다른 예들에 대해 교체되거나 또는 제거될 수 있다.
도 14a의 블록(1402) 및 도 15를 참조하면, 워크피스(1500)가 수용된다. 워크피스(1500)는 실질적으로 워크피스(200)와 유사할 수 있으며, 기판(202), 게이트 스택(204)(계면 층(205), 게이트 유전체(208) 및/또는 게이트 전극(210)을 가진), 제1 하드 마스크 층(212) 및/또는 제2 하드 마스크 층(214)을 포함할 수 있고, 이들 각각은 실질적으로 상기 설명된 바와 같다.
도 14a의 블록(1404) 및 도 16을 참조하면, 내부 스페이서 층(302)이 워크피스(1500) 상에 형성된다. 내부 스페이서 층(302)은 게이트 스택(204)의 수직 측면 상에(즉, 계면 층(206), 게이트 유전체(208) 및/또는 게이트 전극(210)의 수직 측면 상에) 형성될 수 있다. 게이트 스택(204)의 수직 측면 상의 내부 스페이서 층(302)의 부분은 게이트 스택(204)의 측벽 스페이서(304)를 부분적으로 한정한다.
내부 스페이서 층(302)은 실질적으로 조성이 상기 설명된 바와 같을 수 있으며, 하나의 그러한 예에서, 내부 스페이서 층(302)은 실리콘 옥시탄질화물을 포함한다. 내부 스페이서 층(302)은 임의의 적합한 성막 기법(예를 들어, CVD, HDP-CVD, ALD 등)을 사용하여 임의의 적절한 두께로 형성될 수 있다. 다양한 예들에서, 내부 스페이서 층(302)은 약 1nm와 약 10nm 사이의 두께를 가지며, 컨포멀 CVD 및/또는 ALD 프로세스에 의해 성막된다.
도 14a의 블록(1406)을 그리고 여전히 도 16를 참조하면, 로우-k 프리커서(1602)가 워크피스(1500) 상에 형성된다. 특히, 로우-k 프리커서(1602)는 게이트 스택(204)에 인접한 내부 스페이서 층(302)의 수직 측면 상에 형성될 수 있다. 이러한 방식으로, 로우-k 프리커서(1602)는 추가로 게이트 스택(204)의 측벽 스페이서(304)를 규정한다.
로우-k 프리커서(1602)는 임의의 적절한 재료를 포함할 수 있으며, 다양한 예들에서, 로우-k 프리커서(1602)는 유전체 재료의 유전 상수를 수정하기 위해 붕소 또는 BF2와 같은 p-타입 도펀트 또는 인 또는 비소와 같은 n-타입 도펀트로 도핑된 유전체 재료(예를 들어, 반도체 산화물, 반도체 질화물, 반도체 산질화물, 반도체 탄화물, 반도체 옥시탄질화물)를 포함한다. 로우-k 프리커서(1602) 내의 도펀트 타입은 트랜지스터의 채널 영역 및 소스/드레인 영역(602)의 도펀트들과 독립적일 수 있으며, 로우-k 프리커서(1602)는 소스/드레인 영역들(602)에서 동일한 타입 또는 반대 타입의 도펀트로 도핑된다. 다양한 예들에서, 로우-k 프리커서(1602)는 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물을 포함하고, 붕소 및/또는 인으로 도핑된다. 로우-k 프리커서(1602)는 임의의 적절한 농도의 도펀트를 포함할 수 있으며, 다양한 예들에서, 도펀트 농도는 약 1x1016 atoms/cm3 내지 약 1x1021 atoms/cm3이다.
도펀트는 게이트 스택(204)과 콘택 사이의 용량성 결합을 감소시키고, 용량성 결합을 더 감소시키기 위해 도펀트는 다공성 유전체에 도입될 수 있다. 그러한 몇몇 예들에서, 로우-k 프리커서(1602)는 위에서 각각 설명된 바와 같은 로우-k 유전체 프리커서(예를 들어, TEOS, TMOS, MTMS, MTES, DEMS 등) 및 포로겐(예를 들어, ATRP, 폴리스티렌 등) 및 p-타입 또는 n-타입 도펀트를 포함할 수 있다.
로우-k 프리커서(1602)는 임의의 적합한 성막 기법(예를 들어, CVD, HDP-CVD, ALD 등)을 사용하여 임의의 적절한 두께로 형성될 수 있다. 다양한 실시예들에서, 로우-k 프리커서(1602)는 약 1nm 내지 약 10nm의 두께를 가지며, 컨포멀 CVD 및/또는 ALD 프로세스에 의해 성막된다. 불순물은 인시튜 도핑 프로세스를 통해 로우-k 프리커서(1602)의 성막 동안 도입될 수 있다. 부가적으로 또는 대안적으로, 도펀트는 도펀트를 주입하기 위해 주입 프로세스(예를 들어, 이온 주입)를 사용하여 로우-k 프리커서(1602)가 성막된 후에 도입될 수 있다.
도 14a의 블록(1408)을 참조하면, 소스/드레인 영역들을 형성하기 위한 리세스들을 생성하기 위해 워크피스(1500)에 에칭 프로세스가 수행된다. 이는 실질적으로 도 1a의 블록(108)에서 설명된 것과 같이 수행될 수 있다.
도 14a의 블록(1410) 및 도 17을 참조하면, 리세스들 내에 소스/드레인 영역들(602)을 성장시키기 위해 워크피스(1500)에 에피택시 프로세스가 수행된다. 이는 실질적으로 도 1a의 블록(110)에서 설명된 것과 같이 수행될 수 있다. 도 14a의 블록(1412)에 도시된 바와 같이, 소스/드레인 영역들(602) 내의 도펀트를 활성화시키기 위해 RTA 및/또는 레이저 어닐링 프로세스와 같은 도펀트 활성화 프로세스가 수행될 수 있다. 이는 실질적으로 도 1a의 블록(112)에서 설명된 것과 같이 수행될 수 있다. 몇몇 예들에서, 어닐링 프로세스는 또한 로우-k 프리커서(1602) 내의 도펀트를 활성화시켜 로우-k 프스페이서 층(1702)을 형성한다. 부가적으로 또는 대안적으로, 로우-k 프리커서(1602) 내의 도펀트를 활성화시켜 하기에서 보다 상세히 설명되는 바와 같은 로우-k 스페이서 층(1702)을 형성하기 위해 별도의 도펀트 활성화 프로세스가 수행될 수 있다.
도 14a의 블록(1414)을 그리고 여전히 도 17를 참조하면, CESL(702)이 워크피스(1500) 상에 형성된다. 도 14a의 블록(1416)을 참조하면, 제1 ILD 층(704)이 워크피스(1500) 상에 형성된다. 도 14b의 블록(1418) 및 도 18를 참조하면, CMP 프로세스가 워크피스(1500)에 수행된다. 도 14b의 블록(1420) 및 도 19를 참조하면, 게이트 스택(204)의 임의의 컴포넌트들이 플레이스홀더인 예들에서, (게이트 유전체(208) 및/또는 게이트 전극(210)과 같은) 플레이스홀더 컴포넌트들은 게이트 대체 프로세스의 일부로서 제거되어, 게이트 스택(204) 내에 리세스(902)를 남긴다. 이들 프로세스들은 실질적으로 도 1a 및 도 1b의 블록들(114-120)에서 설명된 것과 같이 수행될 수 있다.
도 14b의 블록(1422)을 참조하면, 블록(1412)의 어닐링 프로세스가 충분하지 않을 때 로우-k 스페이서 층(1702)을 형성하기 위해 도펀트를 활성화시키도록 도펀트 활성화 프로세스가 워크피스(1500)에 수행된다. 다양한 예들에서, 도펀트 활성화 프로세스는 약 450 ℃ 내지 약 1050 ℃의 온도로 워크피스(1500)를 가열하기 위해 RTA 및/또는 레이저 어닐링을 포함할 수 있다. 어닐링은 초 서브-초 어닐링(uSSA, ultra sub-secondannealing), 스파이크 어닐링, 레이저 어닐링 및 다른 고속 어닐링 기법들을 사용하여 수 초(또는 그 일부) 동안 수행될 수 있고; 퍼니스 어닐링을 사용하여 수 시간 동안 수행될 수 있고; 또는 그 사이의 임의의 기간 동안 수행될 수 있다.
로우-k 프리커서(1602)가 유전체 재료 프리커서 및 포로겐을 포함하는 예들에 대해, 블록(1424)에서 워크피스(1500)에 경화 프로세스가 수행되어 로우-k 프리커서(1602)를 로우-k 스페이서 층(1702)으로 변환한다. 이는 실질적으로 도 1b의 블록(122)에서 설명된 것과 같이 수행될 수 있다. 경화 프로세스는 로우-k 프리커서(1602)의 유전체 재료 프리커서를 로우-k 유전체 재료로 변환하도록 구성되며, 포로겐을 제거하거나, 포로겐으로 하여금 프리커서의 분자 구조를 조직화하여 포로겐을 제거하지 않고 로우-k 프리커서(1602) 내에 공극을 생성하게 할 수 있다. 다양한 예들에서, 경화 프로세스는 복사선, 열 및/또는 불활성 또는 반응성 가스를 적용하여 로우-k 프리커서(1602)를 경화시키고, 블록(1422)의 도펀트 활성화의 일부로서 그리고 도펀트 활성화와 동시에 또는 그와 별도로 수행될 수 있다. 포로겐에 의해 생성된 도펀트 및/또는 공극들은 로우-k 프리커서(1602)의 유전 상수를 임의의 적절한 값으로 감소시킬 수 있으며, 다양한 예들에서, 로우-k 스페이서 층(1702)은 약 3.9 내지 약 1의 유전 상수를 갖는다. 그러한 일 예에서, 로우-k 스페이서 층(1702)은 약 3의 유전 상수를 갖는다.
도 14b의 블록(1426) 및 도 20을 참조하면, 대체 게이트 유전체(1002) 및/또는 대체 게이트 전극(1004)과 같은 게이트 스택(204)의 대체 엘리먼트들이 리세스(902) 내의 워크피스(200) 상에 형성된다. 이는 실질적으로 도 1b의 블록(124)에서 설명된 것과 같이 수행될 수 있다.
도 14b의 블록(1428)을 그리고 여전히 도 20을 참조하면, 제2 ILD 층(1102)이 워크피스(1500) 상에 형성될 수 있다. 도 14b의 블록(1430) 및 도 21을 참조하면, 콘택들이 형성될 소스/드레인 영역들(602)을 노출시키는 리세스들을 형성하기 위해 워크피스(1500)에 콘택-개구 에칭이 수행된다. 도 14b의 블록(1432) 및 도 22a를 참조하면, 소스/드레인 콘택(1302)이 리세스들 내의 워크피스(1500) 상에 형성된다. 이들 프로세스들은 실질적으로 도 1b의 블록들(126-130)에서 설명된 것과 같이 수행될 수 있다.
콘택(1302)은 CESL(702) 및 측벽 스페이서(304)가 인접한 게이트 스택(들)(204)으로부터 콘택(1302)을 분리하도록, CESL(702)의 수직 부분들과 측벽 스페이서(304) 사이에서 연장될 수 있다. 로우-k 스페이서 층(1702)의 구조 및 조성은 이러한 게이트-콘택 캐패시턴스를 감소시키도록 작용할 수 있다. 특히, 블록(1406)에서 형성된 로우-k 스페이서 층(1702)의 도핑된 유전체 재료 및 블록들(1412 및/또는 1422)의 도펀트 활성화는 다른 구성들에 비해 이 커패시턴스를 감소시킨다. 그러한 몇몇 예들에서, 로우-k 스페이서 층(1702)은 게이트-콘택 캐패시턴스를 감소시키도록 추가로 작동하는 도펀트가 성막되는 다공성 로우-k 유전체 재료를 포함한다.
도 22b를 참조하면, 내부 스페이서 층(302), 로우-k 스페이서 층(1702), CESL(702), 게이트 스택(204) 및 워크피스(200)의 주변 구조물들이 보다 상세히 보기 위해 확대된다. 대체 게이트 전극(1004)의 개별 엘리먼트들이 도시되며, 다양한 예들에서, 대체 게이트 전극(1004)은 캡핑 층(1304), 배리어 층(1306), 하나 이상의 일함수 층(들)(1308) 및/또는 전극 충전물(1310)을 포함하고, 이들 각각은 실질적으로 상기 설명된 바와 같다.
상기 논의된 바와 같이, 다양한 예들에서, 내부 스페이서 층(302)은 약 1nm 내지 약 10nm의 폭(1312)을 가지고, 로우-k 스페이서 층(1702)은 약 1nm 내지 약 10 nm의 폭(1314)을 가지며, CESL(702)은 약 1nm 내지 약 10nm의 폭(1316)을 갖는다. 이들 층들 사이에 배치된 게이트 스택(204)의 높이(1318)(및 더 나아가 내부 스페이서 층(302) 및 CESL(702)의 높이)는 다양한 예들에서 약 15nm 내지 약 25nm이다. 따라서, 내부 스페이서 층(302) 및 CESL(702)에 대한 높이 대 폭의 비율은 약 1.5 : 1 내지 약 25 : 1일 수 있다. 내부 스페이서 층(302)이 로우-k 스페이서 층(1702)과 기판(202) 사이에서 연장될 수 있기 때문에, 다양한 예들에서 로우-k 스페이서 층(1702)의 높이는 0.5 : 1 내지 25 : 1의 대응 높이 대 폭 비에 대해 약 5nm 내지 약 25nm이다.
도 14b의 블록(1434)을 참조하면, 워크피스(1500)는 추가 제조를 위해 제공된다.
따라서, 본 개시물은 측벽 스페이서를 가진 집적 회로 및 그러한 스페이서를 가진 집적 회로를 형성하기 위한 기법의 예들을 제공한다. 몇몇 예들에서, 방법은 기판 및 기판 위에 배치된 게이트 스택을 포함하는 워크피스를 수용하는 단계를 포함한다. 로우-k(low-k) 유전체 재료를 갖는 스페이서 층을 포함하는 스페이서가 게이트 스택의 측면 상에 형성된다. 기판 내에 소스/드레인 영역이 형성되고, 스페이서의 스페이서 층이 소스/드레인 콘택과 게이트 스택 사이에 배치되도록, 소스/드레인 영역에 결합된 소스/드레인 콘택이 형성된다. 그러한 몇몇 예들에서, 로우-k 유전체 재료는 다공성 로우-k 유전체 재료를 포함한다. 그러한 몇몇 예들에서, 스페이서를 형성하는 단계는, 로우-k 유전체 재료 프리커서 및 포로겐을 성막하는 단계; 및 스페이서 층의 로우-k 유전체 재료를 형성하기 위해 로우-k 유전체 재료 프리커서를 경화시키는 단계를 포함한다. 경화시키는 단계는, 포로겐으로 하여금 다공성 로우-k 유전체 재료 내에 공극들을 생성하게 한다. 그러한 몇몇 예들에서, 수용된 게이트 스택은 플레이스홀더 게이트 전극을 포함하고, 로우-k 유전체 재료 프리커서를 경화시키는 단계는, 플레이스홀더 게이트 전극의 제거 이후에 그리고 게이트 스택의 기능성 게이트 전극의 형성 이전에 수행된다. 그러한 몇몇 예들에서, 로우-k 유전체 재료 프리커서를 경화시키는 단계는, 워크피스에 자외선 복사선을 가하는(applying) 단계를 포함한다. 그러한 몇몇 예들에서, 스페이서를 형성하는 단계는, 게이트 스택의 측면 상에 직접 하드 마스크 층을 형성하는 단계, 및 하드 마스크 층 상에 직접 스페이서 층을 형성하는 단계를 포함한다. 그러한 몇몇 예들에서, 로우-k 유전체 재료는, 유전체 재료, 및 n-타입 도펀트와 p-타입 도펀트로 구성되는 그룹으로부터의 도펀트를 포함한다. 그러한 몇몇 예들에서, 스페이서를 형성하는 단계는, 게이트 스택 상에 유전체 재료를 성막하는 단계; 및 유전체 재료의 성막 동안 도펀트를 인시튜 주입하는 단계를 포함한다. 그러한 몇몇 예들에서, 스페이서를 형성하는 단계는, 게이트 스택 상에 유전체 재료를 성막하는 단계, 및 그 후, 유전체 재료 내에 도펀트를 주입하기 위해 워크피스에 이온 주입 프로세스를 수행하는 단계를 포함한다.
몇몇 예들에서, 방법은 기판 및 기판 상에 배치된 게이트 스택을 수용하는 단계를 포함한다. 게이트 스택의 수직 측면 상에 측벽 스페이서가 형성된다. 측벽 스페이서는 로우-k 유전체 프리커서를 포함하는 스페이서 층을 포함한다. 스페이서 층의 로우-k 유전체 재료를 형성하기 위해 로우-k 유전체 프리커서는 경화된다. 경화시키는 단계는 로우-k 유전체 재료 내에 공극을 형성한다. 소스/드레인 콘택과 게이트 스택 사이에 측벽 스페이서가 배치되도록, 게이트 스택에 인접하게 소스/드레인 콘택이 형성된다. 그러한 몇몇 예들에서, 로우-k 유전체 프리커서를 경화시키는 단계는, 스페이서 층에 자외선 복사선을 가하는 단계를 포함한다. 그러한 몇몇 예들에서, 수용된 게이트 스택은 플레이스홀더 게이트 전극을 포함한다. 방법은, 플레이스홀더 게이트 전극을 제거하는 단계, 및 게이트 스택의 기능성 게이트 전극을 형성하는 단계를 더 포함하며,
로우-k 유전체 프리커서를 경화시키는 단계는, 플레이스홀더 게이트 전극의 제거 이후에 그리고 기능성 게이트 전극의 형성 이전에 수행된다. 그러한 몇몇 예들에서, 로우-k 유전체 프리커서를 경화시키는 단계는, 로우-k 유전체 재료 내에 공극을 형성하기 위해 스페이서 층으로부터 포로겐을 제거한다. 그러한 몇몇 예들에서, 로우-k 유전체 프리커서를 경화시키는 단계는 스페이서 층의 포로겐으로 하여금 로우-k 유전체 재료 내에 공극을 형성하게 하며, 포로겐은 경화시키는 단계 이후에 스페이서 층 내에 남아있다. 그러한 몇몇 예들에서, 게이트 스택의 수직 측면 상에 직접 측벽 스페이서의 하드 마스크 층이 형성되며, 스페이서 층은 하드 마스크 층 상에 직접 배치된다. 그러한 몇몇 예들에서, 스페이서 층 상에 직접 콘택 에칭 스탑 층이 형성되며, 콘택 에칭 스탑 층은 소스/드레인 콘택에 물리적으로 접촉한다.
추가 예들에서, 디바이스는, 기판, 기판 상에 배치되는 게이트 스택, 게이트 스택의 측면 상에 배치되는 측벽 스페이서, 및 소스/드레인 콘택과 게이트 스택 사이에 측벽 스페이서가 배치되도록 배치된 소스/드레인 콘택을 포함한다. 측벽 스페이서는 로우-k 유전체 재료를 갖는 스페이서 층을 포함하고, 로우-k 유전체 재료는 내부에 공극을 포함한다. 그러한 몇몇 예들에서, 측벽 스페이서는 게이트 스택의 측면과 스페이서 층 사이에 배치된 하드 마스크 층을 포함한다. 그러한 몇몇 예들에서, 디바이스는 소스/드레인 콘택과 스페이서 층 사이에 배치된 콘택 에칭 스탑 층을 포함한다. 그러한 몇몇 예들에서, 디바이스는 소스/드레인 콘택이 결합되는 소스/드레인 영역을 포함하며, 소스/드레인 영역의 수직 표면은 측벽 스페이서의 수직 표면과 정렬된다.
추가 예들에서, 방법은 기판 및 기판 위에 배치된 트랜지스터의 게이트 스택을 포함하는 워크피스를 수용하는 단계를 포함한다. 게이트 스택의 측벽 상에 유전체 스페이서가 형성된다. 유전체 스페이서는 도펀트로 도핑된 유전체 재료를 포함한다. 트랜지스터의 소스/드레인 콘택은, 소스/드레인 콘택과 게이트 스택 사이에 유전체 스페이서가 배치되도록 기판 상에 형성된다. 그러한 몇몇 예들에서, 도펀트는 n-타입 도펀트와 p-타입 도펀트로 구성되는 그룹으로부터의 것이다. 그러한 몇몇 예들에서, 도펀트는 붕소와 인으로 구성되는 그룹으로부터의 것이다. 그러한 몇몇 예들에서, 유전체 스페이서를 형성하는 단계는, 유전체 재료를 성막하는 단계, 및 성막 동안 도펀트로 유전체 재료를 인시튜 도핑하는 단계를 포함한다. 그러한 몇몇 예들에서, 유전체 스페이서를 형성하는 단계는, 유전체 재료를 성막하는 단계, 및 도펀트를 주입하기 위해 유전체 재료에 이온 주입을 수행하는 단계를 포함한다. 그러한 몇몇 예들에서, 유전체 스페이서의 도펀트 및 유전체 재료에 도펀트 활성화 프로세스가 수행된다. 그러한 몇몇 예들에서, 도펀트 활성화 프로세스는 기판에 배치된 소스/드레인 영역의 소스/드레인 도펀트 활성화 프로세스와 동시에 수행된다. 그러한 몇몇 예들에서, 수용된 게이트 스택은 플레이스홀더 게이트 전극을 포함하고, 도펀트 활성화 프로세스는, 플레이스홀더 게이트 전극의 제거 이후에 그리고 게이트 스택의 기능성 게이트 전극의 형성 이전에 수행된다. 그러한 몇몇 예들에서, 유전체 스페이서를 형성하는 단계는 포로겐을 포함하도록 유전체 스페이서를 형성하고, 도펀트 활성화 프로세스는 포로겐으로 하여금 유전체 스페이서 내에 공극을 남기게 하는 경화 프로세스와 동시에 수행된다.
추가 예들에서, 방법은 기판 및 기판 위에 배치된 게이트 스택을 수용하는 단계를 포함한다. 게이트 스택의 측면 상에 측벽 스페이서의 하드 마스크 층이 형성된다. 측벽 스페이서의 스페이서 층이 하드 마스크 층 상에 형성된다. 스페이서 층은 유전체 재료 및 도펀트를 포함한다. 게이트 스택에 인접한 기판에 소스/드레인 영역이 형성된다. 소스/드레인 콘택과 게이트 스택 사이에 측벽 스페이서가 배치되도록, 소스/드레인 영역에 결합된 소스/드레인 콘택이 형성된다. 그러한 몇몇 예들에서, 도펀트는 n-타입 도펀트와 p-타입 도펀트로 구성되는 그룹으로부터의 것이다. 그러한 몇몇 예들에서, 유전체 재료는 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물로 구성되는 그룹으로부터의 것이다. 그러한 몇몇 예들에서, 스페이서 층에 그리고 소스/드레인 영역에 동시에 도펀트 활성화 프로세스가 수행된다. 그러한 몇몇 예들에서, 수용된 게이트 스택은 플레이스홀더 게이트 전극을 포함하고, 플레이스홀더 게이트 전극은 게이트 스택으로부터 제거된다. 게이트 스택의 기능성 게이트 전극이 형성되고, 플레이스홀더 게이트 전극의 제거 이후에 그리고 기능성 게이트 전극의 형성 이전에, 스페이서 층에 도펀트 활성화 프로세스가 수행된다. 그러한 몇몇 예들에서, 스페이서를 형성하는 단계는, 유전체 재료의 성막 동안에 도펀트로 유전체 재료를 인시튜 도핑하는 단계를 포함한다.
다른 추가 예들에서, 디바이스는 기판, 기판 상에 배치된 게이트 스택, 유전체 재료 및 도펀트를 포함하고 게이트 스택과 나란히 배치되는 측벽 스페이서, 및 게이트 스택에 대향되는 측벽 스페이서와 나란히 배치되는 소스/드레인 콘택을 포함한다. 그러한 몇몇 예들에서, 도펀트는 n-타입 도펀트와 p-타입 도펀트로 구성되는 그룹으로부터의 것이다. 그러한 몇몇 예들에서, 유전체 재료는 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물로 구성되는 그룹으로부터의 것이다. 그러한 몇몇 예들에서, 유전체 재료 및 도펀트는 측벽 스페이서의 제1 층 내에 포함되고, 측벽 스페이서는 측벽 스페이서의 제1 층과 게이트 스택 사이에 배치되는 하드 마스크 층을 더 포함한다. 그러한 몇몇 예들에서, 하드 마스크 층의 제1 부분은 제1 층과 게이트 스택 사이에 배치되고, 하드 마스크 층의 제2 부분은 제1 층과 기판 사이에 배치된다.
전술한 내용은 본 기술분야의 당업자들이 본 개시물의 양상들을 더 잘 이해할 수 있도록 몇몇 예들의 피처들을 약술하였다. 본 기술분야의 당업자들은 본 명세서에서 소개한 예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시내용을 자신들이 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 이와 같은 등가적 구성들은 본 개시물의 사상과 범위를 벗어나지 않으며, 본 개시물의 사상과 범위를 벗어나지 않고 당업자들이 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있음을 알아야 한다.
실시예들
실시예 1. 방법에 있어서,
기판 및 상기 기판 위에 배치된 게이트 스택을 포함하는 워크피스를 수용하는 단계;
상기 게이트 스택의 측면 상에 스페이서를 형성하는 단계 ― 상기 스페이서는 로우-k(low-k) 유전체 재료를 갖는 스페이서 층을 포함함 ― ;
상기 기판 내에 소스/드레인 영역을 형성하는 단계; 및
상기 소스/드레인 영역에 결합된 소스/드레인 콘택을 형성하는 단계 ― 상기 스페이서의 스페이서 층은 상기 소스/드레인 콘택과 상기 게이트 스택 사이에 배치됨 ―
를 포함하는, 방법.
실시예 2. 실시예 1에 있어서,
상기 로우-k 유전체 재료는 다공성 로우-k 유전체 재료를 포함하는 것인, 방법.
실시예 3. 실시예 2에 있어서,
상기 스페이서를 형성하는 단계는:
로우-k 유전체 재료 프리커서 및 포로겐(porogen)을 성막하는 단계; 및
상기 스페이서 층의 로우-k 유전체 재료를 형성하기 위해 상기 로우-k 유전체 재료 프리커서를 경화시키는 단계
를 포함하며,
상기 경화시키는 단계는, 상기 포로겐으로 하여금 상기 다공성 로우-k 유전체 재료 내에 공극(void)들을 생성하게 하는 것인, 방법.
실시예 4. 실시예 3에 있어서,
수용된 상기 게이트 스택은 플레이스홀더 게이트 전극을 포함하고,
상기 로우-k 유전체 재료 프리커서를 경화시키는 단계는, 상기 플레이스홀더 게이트 전극의 제거 이후에 그리고 상기 게이트 스택의 기능성 게이트 전극의 형성 이전에 수행되는 것인, 방법.
실시예 5. 실시예 3에 있어서,
상기 로우-k 유전체 재료 프리커서를 경화시키는 단계는, 상기 워크피스에 자외선 복사선(ultra-violet radiation)을 가하는(applying) 단계를 포함하는 것인, 방법.
실시예 6. 실시예 1에 있어서,
상기 스페이서를 형성하는 단계는:
상기 게이트 스택의 측면 상에 직접 하드 마스크 층을 형성하는 단계; 및
상기 하드 마스크 층 상에 직접 상기 스페이서 층을 형성하는 단계
를 포함하는 것인, 방법.
실시예 7. 실시예 1에 있어서,
상기 로우-k 유전체 재료는, 유전체 재료, 및 n-타입 도펀트와 p-타입 도펀트로 구성되는 그룹으로부터의 도펀트를 포함하는 것인, 방법.
실시예 8. 실시예 7에 있어서,
상기 스페이서를 형성하는 단계는:
상기 게이트 스택 상에 유전체 재료를 성막하는 단계; 및
상기 유전체 재료의 성막 동안 상기 도펀트를 인시튜 주입하는 단계
를 포함하는 것인, 방법.
실시예 9. 실시예 7에 있어서,
상기 스페이서를 형성하는 단계는:
상기 게이트 스택 상에 유전체 재료를 성막하는 단계; 및
그 후, 상기 유전체 재료 내에 도펀트를 주입하기 위해 상기 워크피스에 이온 주입 프로세스를 수행하는 단계
를 포함하는 것인, 방법.
실시예 10. 방법에 있어서,
기판 및 상기 기판 위에 배치된 게이트 스택을 수용하는 단계;
상기 게이트 스택의 수직 측면 상에 측벽 스페이서를 형성하는 단계 ― 상기 측벽 스페이서는 로우-k 유전체 프리커서를 포함하는 스페이서 층을 포함함 ― ;
상기 스페이서 층의 로우-k 유전체 재료를 형성하기 위해 상기 로우-k 유전체 프리커서를 경화시키는 단계 ― 상기 경화시키는 단계는 상기 로우-k 유전체 재료 내에 공극을 형성함 ― ; 및
소스/드레인 콘택과 상기 게이트 스택 사이에 상기 측벽 스페이서가 배치되도록, 상기 게이트 스택에 인접한 상기 소스/드레인 콘택을 형성하는 단계
를 포함하는, 방법.
실시예 11. 실시예 10에 있어서,
상기 로우-k 유전체 프리커서를 경화시키는 단계는, 상기 스페이서 층에 자외선 복사선을 가하는 단계를 포함하는 것인, 방법.
실시예 12. 실시예 10에 있어서,
상기 수용된 게이트 스택은 플레이스홀더 게이트 전극을 포함하고, 상기 방법은,
상기 플레이스홀더 게이트 전극을 제거하는 단계; 및
상기 게이트 스택의 기능성 게이트 전극을 형성하는 단계
를 더 포함하며,
상기 로우-k 유전체 프리커서를 경화시키는 단계는, 상기 플레이스홀더 게이트 전극의 제거 이후에 그리고 상기 기능성 게이트 전극의 형성 이전에 수행되는 것인, 방법.
실시예 13. 실시예 10에 있어서,
상기 로우-k 유전체 프리커서를 경화시키는 단계는, 상기 로우-k 유전체 재료 내에 공극을 형성하기 위해 상기 스페이서 층으로부터 포로겐을 제거하는 것인, 방법.
실시예 14. 실시예 10에 있어서,
상기 로우-k 유전체 프리커서를 경화시키는 단계는 상기 스페이서 층의 포로겐으로 하여금 상기 로우-k 유전체 재료 내에 공극을 형성하게 하며, 상기 포로겐은 상기 경화시키는 단계 이후에 상기 스페이서 층 내에 남아있는 것인, 방법.
실시예 15. 실시예 10에 있어서,
상기 게이트 스택의 수직 측면 상에 직접 상기 측벽 스페이서의 하드 마스크 층을 형성하는 단계를 더 포함하며, 상기 스페이서 층은 상기 하드 마스크 층 상에 직접 배치되는 것인, 방법.
실시예 16. 실시예 15에 있어서,
상기 스페이서 층 상에 직접 콘택 에칭 스탑 층을 형성하는 단계를 더 포함하며, 상기 콘택 에칭 스탑 층은 상기 소스/드레인 콘택에 물리적으로 접촉하는 것인, 방법.
실시예 17. 디바이스에 있어서,
기판;
상기 기판 상에 배치되는 게이트 스택;
상기 게이트 스택의 측면 상에 배치되는 측벽 스페이서 ― 상기 측벽 스페이서는 로우-k 유전체 재료를 갖는 스페이서 층을 포함하고, 상기 로우-k 유전체 재료는 내부에 공극을 포함함 ― ; 및
소스/드레인 콘택과 상기 게이트 스택 사이에 상기 측벽 스페이서가 배치되도록 배치된 상기 소스/드레인 콘택
을 포함하는, 디바이스.
실시예 18. 실시예 17에 있어서,
상기 측벽 스페이서는 상기 게이트 스택의 측면과 상기 스페이서 층 사이에 배치된 하드 마스크 층을 포함하는 것인, 디바이스.
실시예 19. 실시예 18에 있어서,
상기 소스/드레인 콘택과 상기 스페이서 층 사이에 배치된 콘택 에칭 스탑 층을 더 포함하는, 디바이스.
실시예 20. 실시예 17에 있어서,
상기 소스/드레인 콘택이 결합되는 소스/드레인 영역을 더 포함하며, 상기 소스/드레인 영역의 수직 표면은 상기 측벽 스페이서의 수직 표면과 정렬되는 것인, 디바이스.

Claims (10)

  1. 방법에 있어서,
    기판 및 상기 기판 위에 배치된 게이트 스택을 포함하는 워크피스를 수용하는 단계;
    상기 게이트 스택의 측면 상에 스페이서를 형성하는 단계 ― 상기 스페이서는 로우-k(low-k) 유전체 재료 및 포로겐(porogen)을 갖는 스페이서 층 및 상기 게이트 스택의 측면 상에 바로 배치되고 상기 스페이서 층과 상기 기판 사이로 연장하는 내부 스페이서 층을 포함함 ― ;
    상기 기판 내에 소스/드레인 영역을 형성하는 단계; 및
    상기 소스/드레인 영역에 결합된 소스/드레인 콘택을 형성하는 단계 ― 상기 스페이서의 스페이서 층은 상기 소스/드레인 콘택과 상기 게이트 스택 사이에 배치됨 ―
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 로우-k 유전체 재료는 다공성 로우-k 유전체 재료를 포함하는 것인, 방법.
  3. 제2항에 있어서,
    상기 스페이서를 형성하는 단계는:
    로우-k 유전체 재료 프리커서 및 상기 포로겐을 성막하는 단계; 및
    상기 스페이서 층의 로우-k 유전체 재료를 형성하기 위해 상기 로우-k 유전체 재료 프리커서를 경화시키는 단계
    를 포함하며,
    상기 경화시키는 단계는, 상기 포로겐으로 하여금 상기 다공성 로우-k 유전체 재료 내에 공극(void)들을 생성하게 하는 것인, 방법.
  4. 제3항에 있어서,
    수용된 상기 게이트 스택은 플레이스홀더 게이트 전극을 포함하고,
    상기 로우-k 유전체 재료 프리커서를 경화시키는 단계는, 상기 플레이스홀더 게이트 전극의 제거 이후에 그리고 상기 게이트 스택의 기능성 게이트 전극의 형성 이전에 수행되는 것인, 방법.
  5. 삭제
  6. 제1항에 있어서,
    상기 로우-k 유전체 재료는, 유전체 재료, 및 n-타입 도펀트와 p-타입 도펀트로 구성되는 그룹으로부터의 도펀트를 포함하는 것인, 방법.
  7. 제6항에 있어서,
    상기 스페이서를 형성하는 단계는:
    상기 게이트 스택 상에 유전체 재료를 성막하는 단계; 및
    상기 유전체 재료의 성막 동안 상기 도펀트를 인시튜 주입하는 단계
    를 포함하는 것인, 방법.
  8. 제6항에 있어서,
    상기 스페이서를 형성하는 단계는:
    상기 게이트 스택 상에 유전체 재료를 성막하는 단계; 및
    그 후, 상기 유전체 재료 내에 도펀트를 주입하기 위해 상기 워크피스에 이온 주입 프로세스를 수행하는 단계
    를 포함하는 것인, 방법.
  9. 방법에 있어서,
    기판 및 상기 기판 위에 배치된 게이트 스택을 수용하는 단계;
    상기 게이트 스택의 수직 측면 상에 측벽 스페이서를 형성하는 단계 ― 상기 측벽 스페이서는 로우-k 유전체 프리커서 및 포로겐(porogen)을 포함하는 스페이서 층 및 상기 게이트 스택의 수직 측면 상에 바로 배치되고 상기 스페이서 층과 상기 기판 사이로 연장하는 내부 스페이서 층을 포함함 ― ;
    상기 스페이서 층의 로우-k 유전체 재료를 형성하기 위해 상기 로우-k 유전체 프리커서를 경화시키는 단계 ― 상기 경화시키는 단계는 상기 로우-k 유전체 재료 내에 공극을 형성하고, 상기 포로겐은 상기 경화시키는 단계 이후에 상기 스페이서 층 내에 남아 있는 것임 ― ; 및
    소스/드레인 콘택과 상기 게이트 스택 사이에 상기 측벽 스페이서가 배치되도록, 상기 게이트 스택에 인접한 상기 소스/드레인 콘택을 형성하는 단계
    를 포함하는, 방법.
  10. 디바이스에 있어서,
    기판;
    상기 기판 상에 배치되는 게이트 스택;
    상기 게이트 스택의 측면 상에 배치되는 측벽 스페이서 ― 상기 측벽 스페이서는 로우-k 유전체 재료를 갖는 스페이서 층 및 상기 게이트 스택의 측면 상에 바로 배치되고 상기 스페이서 층과 상기 기판 사이로 연장하는 내부 스페이서 층을 포함하고, 상기 스페이서 층은 포로겐을 포함하고, 상기 로우-k 유전체 재료는 내부에 공극을 포함함 ― ; 및
    소스/드레인 콘택과 상기 게이트 스택 사이에 상기 측벽 스페이서가 배치되도록 배치된 상기 소스/드레인 콘택
    을 포함하는, 디바이스.
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