TW201923971A - 積體電路裝置及其形成方法 - Google Patents

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李威養
楊豐誠
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Abstract

本發明實施例提供具有側壁間隔物之積體電路裝置，以及具有此間隔物的積體電路裝置之形成方法。在一些範例中，此方法包含接收工件，其包含基底和位於基底上的閘極堆疊。形成間隔物於閘極堆疊的側表面上，間隔物包含低介電常數介電材料的間隔層。形成源極/汲極區於基底內，以及形成源極/汲極接點耦接至源極/汲極區，使得間隔物的間隔層位於源極/汲極接點與閘極堆疊之間。

Description

積體電路裝置及其形成方法
本發明實施例係有關於積體電路製造，且特別有關於具有側壁間隔物之積體電路裝置及其形成方法。
半導體積體電路(integrated circuit，IC)工業已經歷快速的成長，在積體電路發展的過程中，隨著幾何尺寸(例如利用製造過程可以產生的最小元件或線)縮減的同時，功能密度(例如每一個晶片面積內互相連接的裝置數量)通常也在增加。尺寸縮減製程通常由增加生產效率和降低伴隨的成本而提供好處。然而，這樣的尺寸縮減也伴隨著增加積體電路中的裝置之設計和製造上的複雜度。在製造上併行的發展已經使得複雜度增加的設計以精準和可靠的方式製造。
舉例而言，製造的發展已經不僅是縮減電路部件的尺寸，還縮減了部件之間的間隔。然而，即使這樣的電路可以被製造出來，由於部件之間的間隔縮減可能會引發其他問題。在一例子中，緊密鄰接的電路部件可能對另一個電路部件表現出電性效應，像是電容和雜訊，隨著間隔縮減這些效應更惡化。低功率裝置可能表現出對這些效應增加的敏感度，於是可能會限制其最小功率和最大效能。
根據本發明的一些實施例，提供積體電路裝置的形成方法，此方法包含接收工件(workpiece)，其包含基底和位於基底上的閘極堆疊；形成間隔物於閘極堆疊的側面上，其中間隔物包含的間隔層具有低介電常數介電材料；形成源極/汲極區於基底內；以及形成源極/汲極接點耦接至源極/汲極區，其中間隔物的間隔層位於源極/汲極接點與閘極堆疊之間。
根據本發明的另一些實施例，提供積體電路裝置的形成方法，此方法包含接收基底和位於基底上的閘極堆疊；形成側壁間隔物於閘極堆疊的垂直側面上，其中側壁間隔物包含間隔層，間隔層包含低介電常數介電前驅物；固化低介電常數介電前驅物，以形成間隔層的低介電常數介電材料，其中固化形成孔隙於低介電常數介電材料內；以及形成源極/汲極接點相鄰於閘極堆疊，使得側壁間隔物位於源極/汲極接點與閘極堆疊之間。
根據本發明的一些實施例，提供積體電路裝置，此裝置包含基底；閘極堆疊位於基底上；側壁間隔物位於閘極堆疊的側面上，其中側壁間隔物包含的間隔層具有低介電常數介電材料，且低介電常數介電材料包含孔隙於其中；以及源極/汲極接點，其設置使得側壁間隔物位於源極/汲極接點與閘極堆疊之間。
100、1400‧‧‧方法
102、104、106、108、110、112、114、116、118、120、122、124、126、128、130、132、1402、1404、1406、1408、1410、1412、1414、1416、1418、1420、1422、1424、1426、1428、1430、1432、1434‧‧‧流程圖的方塊
200、1500‧‧‧工件
202‧‧‧基底
204‧‧‧閘極堆疊
206‧‧‧界面層
208‧‧‧閘極介電層
210‧‧‧閘極電極
212‧‧‧第一硬遮罩層
214‧‧‧第二硬遮罩層
302‧‧‧內間隔層
304‧‧‧側壁間隔物
402、1602‧‧‧低介電常數前驅物
502、902、1204‧‧‧凹口
602‧‧‧源極/汲極區
604‧‧‧源極/汲極區的垂直側壁
702‧‧‧接觸蝕刻停止層
704‧‧‧第一層間介電(ILD)層
903、1702‧‧‧低介電常數間隔層
904‧‧‧孔隙
1002‧‧‧置換閘極介電層
1004‧‧‧置換閘極電極
1102‧‧‧第二層間介電(ILD)層
1202‧‧‧光阻層
1302‧‧‧接點
1304‧‧‧蓋層
1306‧‧‧阻障層
1308‧‧‧功函數層
1310‧‧‧電極填充物
1312、1314、1316‧‧‧寬度
1318‧‧‧高度
為了讓本發明實施例能更容易理解，以下配合所附圖式作詳細說明。應該注意，根據工業上的標準範例，各個部件(feature)未必按照比例繪製，且僅用於圖示說明之目的。 實際上，為了讓討論清晰易懂，各個部件的尺寸可以被任意放大或縮小。
第1A和1B圖是根據本發明實施例的各個方面，形成積體電路裝置的方法之流程圖。
第2-12、13A-13B圖是根據本發明實施例的各個方面，進行形成積體電路裝置的方法之工件的一部分之剖面示意圖。
第14A和14B圖是根據本發明實施例的各個方面，形成具有摻雜的間隔層之積體電路裝置的方法之流程圖。
第15-21、22A-22B圖是根據本發明實施例的各個方面，進行形成具有摻雜的間隔層之積體電路裝置的方法之工件的一部分之剖面示意圖。
以下內容提供了許多不同實施例或範例，以實現本發明實施例之不同部件(feature)。以下描述組件和配置方式的具體範例，以簡化本發明實施例。當然，這些僅僅是範例，而非意圖限制本發明實施例。舉例而言，在以下描述中提及於第二部件上方或其上形成第一部件，其可以包含第一部件和第二部件以直接接觸的方式形成的實施例，並且也可以包含在第一部件和第二部件之間形成額外的部件，使得第一部件和第二部件可以不直接接觸的實施例。此外，本發明實施例可在各個範例中重複參考標號及/或字母。此重複是為了簡化和清楚之目的，其本身並非用於指定所討論的各個實施例及/或配置之間的關係。
另外，在本發明實施例中形成一部件在另一部件 上、連接至另一部件、及/或耦接至另一部件，其可包含形成此部件直接接觸另一部件的實施例，並且也可包含形成額外的部件介於這些部件之間，使得這些部件不直接接觸的實施例。再者，為了容易描述本發明實施例之一個部件與另一部件之間的關係，在此可以使用空間相關用語，舉例而言，“較低”、“較高”、“水平”、“垂直”、“在...上方”、”之上”、“在...下方”、“在...底下”、”向上”、”向下”、”頂部”、”底部”等衍生的空間相關用語(例如“水平地”、“垂直地”、”向上地”、”向下地”等)。這些空間相關用語意欲涵蓋包含這些部件的裝置之不同方位。
為了追求更小且更有能量效率的積體電路，部件以更緊密相鄰的方式製造。隨著部件之間的間隔縮減，不利的電性效應，像是部件之間的寄生電容變得更明顯。此外，個別的裝置對於這些效應變得更敏感。
寄生電容的一個例子發生在電晶體(例如互補式金氧半(CMOS)電晶體)的閘極堆疊與鄰近的源極/汲極接點之間。此電容耦合可能會延遲在閘極和源極/汲極接點處之電壓的升和降。在以前，這個效應足夠小到可以考慮忽略此電容。然而隨著裝置尺寸縮減，閘極和源極/汲極接點之間的距離也減少，其可能會增加電容值的量。類似地，隨著電晶體和其他裝置的操作電壓降低，增加了對寄生電容的敏感度。因此，以前忽略的閘極-接點電容現在可能會降低切換速度、增加切換功率消耗和增加耦合雜訊。為了減輕這些效應，本發明實施例提供具有降低閘極-接點電容的裝置以及製造此裝置的方法之一些範例。
在一些實施例中，此方法形成位於閘極堆疊與任何源極/汲極接點之間的側壁間隔物。此側壁間隔物可以有多層，像是鄰接閘極堆疊設置的介電硬遮罩層，以及設置在介電硬遮罩層上的間隔層。在一些這樣的例子中，側壁介電質包含多孔低介電常數介電材料。多孔低介電常數介電材料可藉由沉積低介電常數前驅物和成孔劑(porogen)，並且後續在閘極置換製程期間固化此前驅物而形成。固化此前驅物使得成孔劑產生孔隙在間隔層材料內，其降低了介電常數。部分原因在於降低的介電常數，其所產生的間隔層降低了閘極堆疊和源極/汲極接點之間的電容耦合。
在另外的實施例中，此方法以鄰接閘極堆疊設置的介電硬遮罩層和設置在介電硬遮罩層上的摻雜間隔層來形成側壁間隔物。摻雜間隔層可包含摻質，像是硼或磷。摻質的作用為降低摻雜間隔層的介電常數，且延伸為降低閘極堆疊與源極/汲極接點之間的電容耦合。
在這些例子和其他例子中，側壁間隔物相較於傳統間隔物具有降低的介電常數。相應地，降低的介電常數可降低閘極與源極/汲極接點之間的電容。較低的電容可增加裝置的切換速度、降低切換功率、降低寄生功率損失，以及在一些範例中，可避免暫態事件(transient events)，像是由在切換行為中的不規則所引起的邏輯故障(logic glitches)。然而，除非另外註明，實施例不需要提供任何特定的優點。
本發明實施例之方法和產生的結構之範例參閱第1A至13B圖描述如後，詳細而言，第1A和1B圖是根據本發明實 施例的各個方面，形成積體電路裝置的方法100之流程圖，在方法100之前、期間和之後可提供額外的步驟，且對於方法100的其他例子，在此描述的一些步驟可以被取代或消除。第2至13B圖是根據本發明實施例的各個方面，進行形成積體電路裝置的方法之工件200的一部分之剖面示意圖。為了清楚地顯示之目的和更加了解本發明實施例之概念，已經簡化第2至13B圖。額外的部件可以合併至工件200中，且對於工件200的其他例子，以下描述的一些部件可以被取代或消除。
參照第1A圖的方塊102和第2圖，接收工件200。工件200包含基底202，基底202可具有一或多個部件形成於其上。在各種實施例中，基底202包含元素(單一元素)半導體，像是結晶結構的矽或鍺；化合物半導體，像是矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；非半導體材料，像是鈉鈣玻璃(soda-lime glass)、熔融矽石、熔融石英、及/或氟化鈣(CaF2)；及/或前述之組合。
基底202在組成上可以是均勻的，或者可包含各種層，這些層可具有相似或不同的組成。舉例而言，絕緣體上的矽(silicon-on-insulator，SOI)基底202包含絕緣層，像是半導體氧化物、半導體氮化物、半導體氮氧化物、半導體碳化物、及/或其他用於電性隔離之合適的絕緣材料。在其他例子中，基底202包含的各層具有不同的半導體晶格排列，以引起裝置的應變且藉此調整裝置的效能。
當在方塊102接收基底202時，積體電路裝置的一些元件可能已經形成在基底202上。舉例而言，工件200可具有 閘極堆疊204位於基底202上。閘極堆疊204可在其接觸基底202的位置包含界面層206，界面層206可包含界面材料，像是半導體氧化物、半導體氮化物、半導體氮氧化物、其他半導體介電質、其他合適的界面材料、及/或前述之組合。可使用任何合適的製程形成任何合適的厚度之界面層206，包含熱成長、原子層沉積(atomic layer deposition，ALD)、化學氣相沉積(chemical vapor deposition，CVD)、高密度電漿化學氣相沉積(high-density plasma CVD，HDP-CVD)、物理氣相沉積(physical vapor deposition，PVD)、旋塗沉積(spin-on deposition)、及/或其他合適的沉積製程。
閘極堆疊204還可包含閘極介電層208設置於界面層206上。閘極介電層208可包含一或多種介電材料，其通常由與二氧化矽的介電常數比較來界定其特性。在一些實施例中，閘極介電層208包含高介電常數介電材料，像是HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他合適的高介電常數介電材料、及/或前述之組合。額外地或替代地，閘極介電層208可包含其他介電質，像是半導體氧化物、半導體氮化物、半導體氮氧化物、半導體碳化物、非晶矽、四乙氧基矽烷(tetraethylorthosilicate，TEOS)、其他合適的介電材料、及/或前述之組合。可使用任何合適的製程形成任何合適的厚度之閘極介電層208，包含原子層沉積(ALD)、化學氣相沉積(CVD)、高密度電漿化學氣相沉積(HDP-CVD)、物理氣相沉積(PVD)、旋塗沉積、及/或其他合適的沉積製程。
在一些實施例中，閘極堆疊204包含閘極電極210位於閘極介電層208上。注意的是，閘極電極210、閘極介電層208、及/或界面層206可以是佔位者(placeholder)。舉例而言，在閘極後(gate-last)製程中，於一些製造過程期間使用暫時的閘極電極材料作為佔位者。暫時的閘極電極材料後續被移除，並且以功能的閘極電極材料像是金屬置換。當功能材料(例如閘極電極材料、閘極介電層材料、界面層等)對於一些製造過程像是退火敏感時，可以使用閘極後(gate-last)製程。因此，當接收工件200時，閘極電極210可以是佔位的閘極電極或功能的閘極電極。佔位的閘極電極210可包含多晶矽、介電材料、及/或其他合適的材料。相較之下，功能的閘極電極210可包含鎢、鋁、銅、鈦、鉭、鉬(molybdenum)、釕(ruthenium)、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、多晶矽、其他合適的材料、及/或前述之組合。
工件200還可包含一或多個遮罩層設置於閘極電極210上。在圖示說明的實施例中，工件200包含第一硬遮罩層212和第二硬遮罩層214設置於閘極電極210上，第一硬遮罩層212和第二硬遮罩層214中的每一個可包含任何合適的遮罩材料，像是介電材料(例如半導體氧化物、半導體氮化物、半導體氮氧化物、半導體碳化物、半導體碳氧氮化物(oxycarbonitride)等)、多晶矽、旋塗玻璃(Spin-On Glass，SOG)、四乙氧基矽烷(TEOS)、電漿增強化學氣相沉積氧化物(Plasma Enhanced CVD oxide，PE-oxide)、高深寬比製程 (High-Aspect-Ratio-Process,(HARP)形成的氧化物、及/或其他合適的材料。可使用任何合適的製程形成任何合適的厚度之第一硬遮罩層212和第二硬遮罩層214，包含ALD、CVD、HDP-CVD、PVD、旋塗沉積、及/或其他合適的沉積製程。在一實施例中，第一硬遮罩層212包含碳氧氮化矽(silicon oxycarbonitride)，且第二硬遮罩層214包含多晶矽。儘管第一硬遮罩層212和第二硬遮罩層214可具有任何合適的厚度和形狀，在一些範例中，由於各種製造過程，像是蝕刻閘極電極210之材料層及/或閘極介電層208之材料層，以定義出閘極堆疊204的製造過程，第二硬遮罩層214具有圓弧的(rounded)輪廓。
參照第1A圖的方塊104和第3圖，形成內間隔層302於工件200上。內間隔層302可形成於基底202之露出的部分上和閘極堆疊204上。詳細而言，內間隔層302可形成於閘極堆疊204的垂直側面上(亦即在界面層206、閘極介電層208、及/或閘極電極210的垂直側面上)。在此方式中，內間隔層302開始定義閘極堆疊204的側壁間隔物304。
內間隔層302可包含任何合適的遮罩材料，像是介電材料(例如半導體氧化物、半導體氮化物、半導體氮氧化物、半導體碳化物、半導體碳氧氮化物等)、多晶矽、旋塗玻璃(SOG)、四乙氧基矽烷(TEOS)、電漿增強化學氣相沉積氧化物(PE-oxide)、高深寬比製程形成的氧化物(HARP-formed oxide)、及/或其他合適的材料。在一個這樣的實施例中，內間隔層302包含碳氧氮化矽。可使用任何合適的沉積技術(例如CVD、HDP-CVD、ALD等)形成任何合適的厚度之內間隔層 302。在各種實施例中，內間隔層302的厚度介於約1nm到約10nm之間，且藉由順形的(conformal)CVD及/或ALD製程沉積。
參照第1A圖的方塊106和第4圖，形成低介電常數前驅物402於工件200上。在這方面，低介電常數前驅物402可形成於內間隔層302上，且詳細而言，在鄰接閘極堆疊204之內間隔層302的垂直側面上。在此方式中，低介電常數前驅物402也定義出閘極堆疊204的側壁間隔物304。在一些實施例中，於側壁間隔物304中，內間隔層302的一部分將低介電常數前驅物402與基底202分開。額外地或替代地，於側壁間隔物304中，低介電常數前驅物402可接觸基底202。
低介電常數前驅物402可包含一或多種前驅物材料，於製程處理後形成低介電常數介電材料。當二氧化矽具有介電常數大約3.9時，在各種例子中，使用低介電常數前驅物402形成介電常數介於約3.9到約1之間的材料。在一些範例中，低介電常數前驅物402包含介電前驅物的組合(例如四乙氧基矽烷(TEOS)、四甲氧基矽烷(tetramethoxysilane，TMOS)、甲基三乙氧基矽烷(methyltrimethoxysilane，MTMS)、甲基三乙氧基矽烷(methyltriethoxysilane，MTES)、二乙氧基甲基矽烷(diethoxy methyl silane，DEMS)等)，以及成孔劑(例如α-萜品烯(α-Terpinene，ATRP)、聚苯乙烯(polystyrene)等)。可使用任何合適的沉積技術(例如CVD、HDP-CVD、ALD等)形成任何合適的厚度之低介電常數前驅物402。在一些範例中，低介電常數前驅物402的厚度介於約1nm到約10nm之間，且藉由順形的CVD及/或ALD製程沉積。形成低介電常數前驅物402可包含 在沉積前驅物之後，藉由將工件曝露於碳基電漿來導入碳基成孔劑(例如CO2)至低介電常數前驅物402中。
參照第1A圖的方塊和第5圖，在工件200上進行蝕刻製程以產生凹口502，在凹口502中將形成源極/汲極區。可使用任何合適的蝕刻方式來進行蝕刻製程，像是濕蝕刻、乾蝕刻、反應性離子蝕刻(Reactive Ion Etching，RIE)、灰化、及/或其他蝕刻方式，且可使用任何合適的蝕刻劑化學品，像是四氟化碳(CF4)、二氟甲烷(CH2F2)、三氟甲烷(CHF3)、其他合適的蝕刻劑、及/或前述之組合。蝕刻方式和蝕刻劑化學品可隨著當低介電常數前驅物402、內間隔層302和基底202做為目標特定材料被蝕刻而改變，且讓不被當成目標的材料之不希望發生的蝕刻最小化。在一些這樣的例子中，蝕刻製程配置為非等向性地蝕刻低介電常數前驅物402和內間隔層302之直接位於基底202上方的部分，且留下低介電常數前驅物402和內間隔層302之位於閘極堆疊204的垂直側壁上的部份。蝕刻製程可露出一些的第二硬遮罩層214。然而，通常第一硬遮罩層212和第二硬遮罩層214會保護閘極堆疊免於蝕刻製程。
參照第1A圖的方塊110和第6圖，在工件200上進行磊晶製程，以成長源極/汲極區602於凹口502內。在各種例子中，磊晶製程包含化學氣相沉積技術(例如氣相磊晶(Vapor-Phase Epitaxy，VPE)及/或超高真空化學氣相沉積(Ultra-High Vacuum CVD，UHV-CVD)、分子束磊晶、及/或其他合適的製程。磊晶製程可使用氣態及/或液態前驅物，其與基底202的成分(例如矽)反應，以形成源極/汲極區602。產生的 源極/汲極區602可以在原位摻雜(in-situ doped)，其包含p型摻質，像是硼或BF2；n型摻質，像是磷或砷；及/或包含前述之組合的其他合適摻質。額外地或替代地，在源極/汲極區602形成之後，可使用佈植製程(亦即接面佈植製程)來摻雜源極/汲極區602。一旦導入摻質，可進行摻質活化製程，像是快速熱退火(Rapid Thermal Annealing，RTA)及/或雷射退火製程，來活化源極/汲極區602內的摻質，如第1A圖的方塊112所示。
源極/汲極區602可具有任何合適的形狀，且在一些範例中，源極/汲極區602具有大抵上U形的輪廓，在此每一個源極/汲極區602的垂直側壁部分以符號604標示，其大抵上對齊低介電常數前驅物402的外側垂直表面(且延伸為對齊側壁間隔物304的外側垂直表面)。在一些更多的範例中，於基底202上進行環狀/口袋(halo/pocket)佈植，且產生的源極/汲極區602延伸至側壁間隔物304底下。
參照第1A圖的方塊114和第7圖，在工件200上形成接觸蝕刻停止層(Contact Etch Stop Layer，CESL)702。接觸蝕刻停止層(CESL)702可形成於源極/汲極區602和閘極堆疊204上，且詳細而言，在鄰接閘極堆疊204的低介電常數前驅物402的垂直側面上。接觸蝕刻停止層702可包含任何合適的材料，像是介電材料(例如半導體氧化物、半導體氮化物、半導體氮氧化物、半導體碳化物、半導體碳氧氮化物等)、多晶矽、旋塗玻璃(SOG)、四乙氧基矽烷(TEOS)、電漿增強化學氣相沉積氧化物(PE-oxide)、高深寬比製程形成的氧化物(HARP-formed oxide)、及/或其他合適的材料。在一些範例中，接觸蝕刻停止 層702包含碳氧氮化矽。可使用任何合適的沉積技術(例如CVD、HDP-CVD、ALD等)形成任何合適的厚度之接觸蝕刻停止層702。在一些範例中，接觸蝕刻停止層702的厚度介於約1nm到約10nm之間，且藉由順形的CVD及/或ALD製程沉積。
參照第1A圖的方塊116，且仍參照第7圖，在工件200上形成第一層間介電(Inter-Level Dielectric，ILD)層704。第一層間介電(ILD)層704做為絕緣體，支撐並電性隔離多層內連線結構的導線，導線電性連接至工件200的元件，像是源極/汲極區602和閘極電極210。第一層間介電層704可包括介電材料(例如半導體氧化物、半導體氮化物、半導體氮氧化物、半導體碳化物等)、旋塗玻璃(SOG)摻雜氟的矽酸鹽玻璃(fluoride-doped silicate glass，FSG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼矽酸鹽玻璃(borophosphosilicate glass，BPSG)、黑鑽石(Black Diamond®，Santa Clara,California的應用材料公司)、乾凝膠(Xerogel)、氣凝膠(Aerogel)、非晶形氟化碳(amorphous fluorinated carbon)、聚對二甲苯(parylene)、苯環丁烯(benzocyclobutene，BCB)、高分子材料SiLK®(Dow Chemical of Midland,Michigan)、及/或前述之組合。可使用任何合適的製程形成第一層間介電層704，包含CVD、PVD、旋塗沉積、及/或其他合適的製程。
參照第1B圖的方塊118和第8圖，在工件200上進行化學機械研磨/平坦化(chemical mechanical polish/planarization，CMP)製程。化學機械研磨/平坦化(CMP)製程可從閘極電極210移除第一硬遮罩層212和第二硬遮罩層 214的一些部分或全部，且可接著進行硬遮罩回蝕刻，以從閘極電極210移除任何殘留的材料。可使用任何合適的蝕刻方式進行硬遮罩回蝕刻製程，像是濕蝕刻、乾蝕刻、反應性離子蝕刻(RIE)、灰化等，可使用任何合適的蝕刻劑化學品，其配置來選擇性地移除第一硬遮罩層212及/或第二硬遮罩層214。
參照第1B圖的方塊120和第9圖，在範例中，閘極堆疊204的任何組件(例如閘極電極210、閘極介電層208、及/或界面層206)為佔位組件，移除佔位組件為閘極置換製程的一部分。在圖示說明的例子中，至少移除閘極電極210和閘極介電層208，以提供在閘極堆疊204中的凹口902。移除閘極堆疊204的佔位組件可包含一或多個蝕刻製程(例如濕蝕刻、乾蝕刻、反應性離子蝕刻(RIE))，其使用的蝕刻劑化學品配置為選擇性地蝕刻做為目標之特定佔位組件的材料，而不明顯地蝕刻周圍的材料，像是內間隔層302、低介電常數前驅物402、第一層間介電層704、接觸蝕刻停止層702等。
參照第1B圖的方塊122且仍參照第9圖，在工件200上進行固化(curing)製程。固化製程配置為將低介電常數前驅物402轉變成低介電常數間隔層903。舉例而言，固化製程可將成孔劑從低介電常數前驅物402驅離，留下孔隙904(為了清楚顯示已放大)在低介電常數間隔層903內。孔隙904可降低低介電常數間隔層903的剩餘材料之介電常數。移除佔位的閘極電極210可促進成孔劑的移除，使得成孔劑藉由凹口902的路徑穿過低介電常數間隔層903的側邊逸出(穿過內間隔層302)。在其他例子中，固化製程使得成孔劑將前驅物的分子結構組織，以 產生孔隙904在低介電常數間隔層903內，而沒有驅離成孔劑。
固化製程可利用任何合適的技術進行，其可利用熱及/或輻射，像是紫外光輻射，固化製程導致低介電常數前驅物402的化學變化，以形成低介電常數間隔層903。在各種例子中，在真空或惰性氣體環境中加熱工件200至溫度介於約350℃到約450℃之間。當加熱時，工件200暴露於輻射，其具有介於約150nm到約250nm之間的一或多種波長，此步驟進行約50秒到約150秒之間。在其他例子中，固化包含使用微退火製程加熱工件200的至少一部分至溫度介於約350℃到約450℃之間。
在固化製程之後，低介電常數間隔層903可具有介電常數介於約3.9到約1之間，且在一些範例中，低介電常數間隔層903的介電常數為大約3。
參照第1B圖的方塊124和第10圖，在工件200上於凹口902內形成閘極堆疊204的置換元件，像是置換閘極介電層1002和置換閘極電極1004。置換閘極介電層1002和置換閘極電極1004可以在組成上與先前移除的閘極介電層208和閘極電極210不同。舉例而言，置換閘極介電層1002可包含高介電常數介電材料，像是HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他合適的高介電常數介電材料、及/或前述之組合。置換閘極介電層1002可沿著基底202水平地延伸，且可沿著一些或全部的內間隔層302垂直地延伸。可使用任何合適的製程形成任何合適的厚度之置換閘極介電層1002，包含ALD、CVD、HDP-CVD、 PVD、旋塗沉積、及/或其他合適的沉積製程。
參閱置換閘極電極1004，置換閘極電極1004包含一或多個含金屬層，像是蓋層、功函數層、阻障層、及/或電極填充物。以下更詳細地描述和顯示這些層的例子。
參照第1B圖的方塊126和第11圖，在工件200上形成第二層間介電(ILD)層1102。類似於第一層間介電(ILD)層704，第二層間介電層1102做為絕緣體，其支撐並隔離多層內連線結構的導線。也類似於第一層間介電(ILD)層704，第二層間介電層1102可包含任何合適的介電材料，且可由任何合適的製程形成，包含CVD、PVD、旋塗沉積、及/或其他合適的製程。
參照第1B圖的方塊128和第12圖，在工件200上進行接點的開口蝕刻，以露出源極/汲極區602，在此處形成接點。接點的開口蝕刻可包含形成光阻層1202於工件200上，示範的光阻層1202包含感光材料，其使得當光阻層曝露於光線時會遭受性質改變。此性質改變可用於在稱為微影圖案化的製程中選擇性地移除光阻層的曝光或未曝光部分。在一個這樣的實施例中，微影系統將光阻層1202以光罩決定的特定圖案暴露於輻射，穿透光罩或從光罩反射的光線襲擊光阻層1202，藉此將形成在光罩上的圖案轉移到光阻層1202。在其他這樣的例子中，使用直接寫入或無光罩微影技術，像是雷射圖案化、電子束圖案化、及/或離子束圖案化，將光阻層1202圖案化。一旦曝光後，將光阻層1202顯影，留下光阻的曝光部分，或者在另外的例子中，留下光阻的未曝光部分。示範的圖案化製程包含將光阻層1202軟烤、光罩對準、曝光、曝後烤、將光阻層1202 顯影、沖洗和乾燥(例如硬烤)。
圖案化的光阻層1202露出將被蝕刻的第二層間介電(ILD)層1102的部分，因此，在將光阻層1202圖案化之後，在工件200上進行一或多個蝕刻製程，讓第二層間介電層1102、第一層間介電層704和接觸蝕刻停止層(CESL)702未被光阻層1202覆蓋的這些部分產生開口。蝕刻製程可包含任何合適的蝕刻技術，像是濕蝕刻、乾蝕刻、反應性離子蝕刻(RIE)、灰化、及/或其他蝕刻方式。在一些範例中，蝕刻包含具有不同蝕刻化學品的多重蝕刻步驟，每一個蝕刻目標為工件200的特定材料。方塊128之接點的開口蝕刻產生凹口1204露出源極/汲極區602，在凹口1204處形成接點。凹口1204可延伸進入源極/汲極區602，以增加源極/汲極區602與接點之間的接觸表面積。
參照第1B圖的方塊130和第13A圖，在工件200上於凹口1204內形成源極/汲極接點1302，且接點1302物理性地和電性地耦接至源極/汲極區602。接點1302可包含任何合適的導電材料，像是W、Al、Cu、Ti、Ag、Ru、Mo、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、金屬矽化物、及/或其他合適的材料。可使用任何合適的製程沉積接點1302的材料，像是CVD、PVD、濺鍍、電鍍、及/或其他合適的製程。在沉積之後可進行化學機械研磨(CMP)製程，以移除例如在第二層間介電層1102上的任何多餘材料。
接點1302可在接觸蝕刻停止層(CESL)702和側壁間隔物304的垂直部分之間延伸，使得接觸蝕刻停止層 (CESL)702和側壁間隔物304將接點1302與鄰近的閘極堆疊204分開。已確定這樣的安排在接點1302與閘極堆疊204之間產生電容耦合。在一些範例中，此產生的電容影響其伴隨的電晶體之切換速度及/或臨界電壓。然而，低介電常數間隔層903的結構和組成可有作用地降低閘極-接點電容值。詳細而言，相較於其他配置，由在方塊106中的前驅物之沉積和在方塊122中的固化製程所形成的低介電常數間隔層903的低介電常數介電材料降低了此電容值。
現在參閱第13B圖，為了更多細節，將工件200的內間隔層302、低介電常數間隔層903、接觸蝕刻停止層(CESL)702、閘極堆疊204和周圍結構放大。詳細而言，顯示置換閘極電極1004的個別元件。如上所述，置換閘極電極1004可包含多層，像是蓋層1304、阻障層1306、一或多個功函數層1308、電極填充物1310等。
首先參閱蓋層1304，蓋層1304可設置於置換閘極介電層1002的水平表面上，以及置換閘極介電層1002的垂直表面上，其沿著內間隔層302垂直地延伸。蓋層1304可包含任何合適的導電材料，其包含金屬(例如W、Al、Ta、Ti、Ni、Cu、Co等)、金屬氮化物、及/或金屬矽氮化物，且可藉由CVD、ALD、PE CVD、PEALD、PVD、及/或其他合適的沉積製程沉積。在各種實施例中，蓋層1304包含TaSiN、TaN或TiN。
阻障層1306可設置於蓋層1304的水平和垂直表面上。阻障層1306可含有任何合適的材料，像是W、Ti、TiN、Ru或前述之組合。用於阻障層1306的材料可依據其對於擴散進 入蓋層1304的抗障性而選擇，可藉由任何合適的技術沉積阻障層1306，包含ALD、CVD、PE CVD、PEALD、PVD(例如濺鍍)、及/或前述之組合。
一或多個功函數層1308設置於蓋層1304的水平和垂直表面上。合適的功函數層1308之材料包含n型及/或p型功函數材料，依據閘極堆疊204對應的裝置種類而定。示範的p型功函數金屬包含TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他合適的p型功函數材料、及/或前述之組合。示範的n型功函數金屬包含Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合適的n型功函數材料、及/或前述之組合。可藉由任何合適的技術沉積功函數層1308，包含ALD、CVD、PE CVD、PEALD、PVD、及/或前述之組合。
電極填充物1310設置於功函數層1308上，電極填充物1310可包含任何合適的材料，其包含金屬(例如W、Al、Ta、Ti、Ni、Cu、Co等)、金屬氧化物、金屬氮化物、及/或前述之組合，且在一例子中，電極核心包含鎢(W)。可藉由任何合適的技術沉積電極填充物1310，包含ALD、CVD、PE CVD、PEALD、PVD、及/或前述之組合。
如上所述，在各種例子中，內間隔層302的寬度1312介於約1nm到約10nm之間，低介電常數間隔層903的寬度1314介於約1nm到約10nm之間，且接觸蝕刻停止層(CESL)702的寬度1316介於約1nm到約10nm之間。在各種例子中，設置於這些層之間的閘極堆疊204的高度1318(且藉由內間隔層302和 接觸蝕刻停止層(CESL)702的高度延伸)介於約15nm到約25nm之間。因此，內間隔層302和接觸蝕刻停止層(CESL)702的高度與寬度之比值可介於約1.5：1到約25：1之間。當內間隔層302可延伸於低介電常數間隔層903與基底202之間時，在各種例子中，低介電常數間隔層903的高度介於約5nm到約25nm之間，其相對應的高度與寬度之比值介於約0.5：1到約25：1之間。
參照第1B圖的方塊132，提供工件200用於更進一步的製造。
參閱第14A至22B圖描述合併入間隔層之不同組成的方法和產生的結構之更多例子。在這方面，第14A和14B圖是依據本發明實施例的各個方面，形成具有摻雜的間隔層之積體電路裝置的方法1400之流程圖。在方法1400之前、期間和之後可提供額外的步驟，且對於方法1400的其他例子，在此描述的一些步驟可以被取代或消除。第15至22B圖是根據本發明實施例的各個方面，進行形成具有摻雜的間隔層之積體電路裝置的方法之工件1500的一部分之剖面示意圖。為了清楚地顯示之目的和更加了解本發明實施例之概念，已經簡化第15至22B圖。額外的部件可以合併入工件1500中，且對於工件1500的其他例子，以下描述的一些部件可以被取代或消除。
參照第14A圖的方塊1402和第15圖，接收工件1500。工件1500可大抵上類似於工件200，且可包含基底202、閘極堆疊204(具有界面層206、閘極介電層208、及/或閘極電極210)、第一硬遮罩層212、及/或第二硬遮罩層214，每一個部件大抵上如前所述。
參照第14A圖的方塊1404和第16圖，在工件1500上形成內間隔層302。內間隔層302可形成於閘極堆疊204的垂直側面上(亦即在界面層206、閘極介電層208、及/或閘極電極210的垂直側面上)。內間隔層302在閘極堆疊204的垂直側面上的部分定義出閘極堆疊204的部分之側壁間隔物304。
內間隔層302的組成可大抵上如前所述，且在一個這樣的例子中，內間隔層302包含碳氧氮化矽。可使用任何合適的沉積技術(例如CVD、HDP-CVD、ALD等)形成任何合適的厚度之內間隔層302。在各種例子中，內間隔層302的厚度介於約1nm到約10nm之間，且藉由順形的CVD及/或ALD製程沉積。
參照第14A圖的方塊1406且仍參照第16圖，在工件1500上形成低介電常數前驅物1602。詳細而言，低介電常數前驅物1602可形成於鄰接閘極堆疊204之內間隔層302的垂直側面上。在此方式中，低介電常數前驅物1602也定義出閘極堆疊204的側壁間隔物304。
低介電常數前驅物1602可包含任何合適的材料，且在各種例子中，低介電常數前驅物1602包含的介電材料(例如半導體氧化物、半導體氮化物、半導體氮氧化物、半導體碳化物、半導體碳氧氮化物)摻雜了p型摻質，像是硼或BF2；或者n型摻質，像是磷或砷，以改變介電材料的介電常數。在低介電常數前驅物1602中的摻質類型可以與電晶體的通道區和源極/汲極區602中的摻質互相獨立，且低介電常數前驅物1602可用與源極/汲極區602中的摻質相同類型或相反類型的摻質進行摻雜。在各種例子中，低介電常數前驅物1602包含氧化 矽、氮化矽、及/或氮氧化矽，且其採用硼及/或磷摻雜。低介電常數前驅物1602可包含任何合適的摻質濃度，且在各種例子中，摻質濃度介於約1x1016原子/立方公分(atoms/cm3)到約1x1021atoms/cm3之間。
摻質降低了閘極堆疊204與接點之間的電容耦合，且為了更進一步降低電容耦合，可將摻質導入多孔介電質中。在一些這樣的例子中，低介電常數前驅物1602包含低介電常數介電前驅物(例如四乙氧基矽烷(TEOS)、四甲氧基矽烷(TMOS)、甲基三乙氧基矽烷(MTMS)、甲基三乙氧基矽烷(MTES)、二乙氧基甲基矽烷(DEMS)等)和成孔劑(例如α-萜品烯(ATRP)、聚苯乙烯等)，以及p型或n型摻質，每一個材料如前所述。
可使用任何合適的沉積技術(例如CVD、HDP-CVD、ALD等)形成任何合適的厚度之低介電常數前驅物1602。在一些範例中，低介電常數前驅物1602的厚度介於約1nm到約10nm之間，且藉由順形的CVD及/或ALD製程沉積。可經由原位(in situ)摻雜製程，在低介電常數前驅物1602的沉積期間導入摻質。額外地或替代地，可使用佈植製程(例如離子佈植)，在沉積低介電常數前驅物1602之後導入摻質，以植入摻質。
參照第14A圖的方塊1408，在工件1500上進行蝕刻製程以產生凹口，在凹口中形成源極/汲極區。此步驟之進行大抵上如第1A圖的方塊108所述。
參照第14A圖的方塊1410和第17圖，在工件1500上 進行磊晶製程，以成長源極/汲極區602於凹口內。此步驟之進行大抵上如第1A圖的方塊110所述。可進行摻質活化製程，以活化源極/汲極區602內的摻質，像是快速熱退火(RTA)及/或雷射退火製程，如第14A圖的方塊1412所示。此步驟之進行大抵上如第1A圖的方塊112所述。在一些範例中，退火製程也活化低介電常數前驅物1602中的摻質，以形成低介電常數間隔層1702。額外地或替代地，可進行分開的摻質活化製程，以活化低介電常數前驅物1602中的摻質，形成低介電常數間隔層1702，如以下更詳細的描述。
參照第14A圖的方塊1414且仍參照第17圖，在工件1500上形成接觸蝕刻停止層(CESL)702。參照第14A圖的方塊1416，在工件1500上形成第一層間介電(ILD)層704。參照第14B圖的方塊1418和第18圖，在工件1500上進行化學機械研磨(CMP)製程。參照第14B圖的方塊1420和第19圖，在一些例子中，閘極堆疊204的任何組件為佔位組件，移除佔位組件(像是閘極介電層208及/或閘極電極210)為閘極置換製程的一部分，留下凹口902在閘極堆疊204中。這些製程之進行大抵上如第1A和1B圖的方塊114至120所述。
參照第14B圖的方塊1422，當方塊1412的退火製程不夠充分時，在工件1500上進行摻質活化製程，以活化摻質來形成低介電常數間隔層1702。在各種例子中，摻質活化製程可包含快速熱退火(RTA)及/或雷射退火，以加熱工件1500至溫度介於約450℃到約1050℃之間。可使用超輔助二次退火(ultra sub-second annealing，uSSA)、尖波退火(spike annealing)、雷 射退火和其他快速退火技術進行退火數秒(或甚至是秒的分數)；可使用爐管退火進行退火數小時；或者在這些時間之間的任何時間長短進行退火。
舉例而言，低介電常數前驅物1602包含介電材料前驅物和成孔劑，在方塊1424於工件1500上進行固化製程，以將低介電常數前驅物1602轉變成低介電常數間隔層1702。此步驟之進行大抵上如第1B圖的方塊122所述。固化製程配置為將低介電常數前驅物1602的介電材料前驅物轉變成低介電常數介電材料，並且將成孔劑驅離，或者讓成孔劑將前驅物的分子結構組織，以產生孔隙在低介電常數前驅物1602內，而不驅離成孔劑。在各種例子中，固化製程施加輻射、熱、及/或惰性或反應性氣體來使得低介電常數前驅物1602固化，且可以作為方塊1422的一部分進行，與摻質活化同時發生；或者與方塊1422的摻質活化分開進行。摻質及/或由成孔劑產生的孔隙可降低低介電常數前驅物1602的介電常數至任何合適的數值，且在各種例子中，低介電常數間隔層1702的介電常數介於約3.9到約1之間。在一個這樣的例子中，低介電常數間隔層1702的介電常數為大約3。
參照第14B圖的方塊1426和第20圖，在工件1500上於凹口902內形成閘極堆疊204的置換元件，像是置換閘極介電層1002及/或置換閘極電極1004。此步驟之進行大抵上如第1B圖的方塊124所述。
參照第14B圖的方塊1428且仍參照第20圖，可在工件1500上形成第二層間介電(ILD)層1102。參照第14B圖的方塊 1430和第21圖，在工件1500上進行接點的開口蝕刻以形成凹口，其露出源極/汲極區602，在此將形成接點。參照第14B圖的方塊1432和第22A圖，在工件1500上於凹口內形成源極/汲極接點1302。這些製程之進行大抵上如第1B圖的方塊126至130所述。
接點1302可在接觸蝕刻停止層(CESL)702和側壁間隔物304的垂直部分之間延伸，使得接觸蝕刻停止層(CESL)702和側壁間隔物304將接點1302與鄰近的閘極堆疊204分開。低介電常數間隔層1702的結構和組成可有作用地降低閘極-接點電容值。詳細而言，相較於其他配置，在方塊1406形成的低介電常數間隔層1702之摻雜的介電材料和方塊1412及/或1422中的摻質活化降低了此電容值。在一些這樣的例子中，低介電常數間隔層1702包含多孔低介電常數介電材料，其中摻質更進一步降低了閘極-接點電容值。
現在參閱第22B圖，為了更多細節，將工件1500的內間隔層302、低介電常數間隔層1702、接觸蝕刻停止層(CESL)702、閘極堆疊204和周圍結構放大。詳細而言，顯示置換閘極電極1004的個別元件，且在各種例子中，置換閘極電極1004包含蓋層1304、阻障層1306、一或多個功函數層1308及/或電極填充物1310，每一個部件大抵上如前所述。
如前所述，在各種例子中，內間隔層302的寬度1312介於約1nm到約10nm之間，低介電常數間隔層1702的寬度1314介於約1nm到約10nm之間，且接觸蝕刻停止層(CESL)702的寬度1316介於約1nm到約10nm之間。在各種例子中，設置於 這些層之間的閘極堆疊204的高度1318(且由內間隔層302和接觸蝕刻停止層702的高度延伸)介於約15nm到約25nm之間。因此內間隔層302和接觸蝕刻停止層702的高度與寬度之比值可介於約1.5：1到約25：1之間。當內間隔層302延伸於低介電常數間隔層1702與基底202之間時，在各種例子中，低介電常數間隔層1702的高度介於約5nm到約25nm之間，其相對應的高度與寬度之比值介於0.5：1到約25：1之間。
參照第14B圖的方塊1434，提供工件1500用於更進一步的製造。
因此，本發明實施例提供具有側壁間隔物的積體電路裝置及形成具有此側壁間隔物的積體電路裝置的方法之範例。在一些範例中，方法包含接收工件，其包含基底和位於基底上的閘極堆疊。形成間隔物於閘極堆疊的側面上，間隔物包含具有低介電常數介電材料的間隔層。形成源極/汲極區於基底內，以及形成源極/汲極接點耦接至源極/汲極區，使得間隔物的間隔層位於源極/汲極接點與閘極堆疊之間。在一些這樣的例子中，低介電常數介電材料包含多孔低介電常數介電材料。在一些這樣的例子中，間隔物的形成包含沉積低介電常數介電材料前驅物和成孔劑，以及固化低介電常數介電材料前驅物，以形成間隔層的低介電常數介電材料，固化使得成孔劑產生孔隙在多孔低介電常數介電材料內。在一些這樣的例子中，接收的閘極堆疊包含佔位(placeholder)閘極電極，且在移除佔位閘極電極之後和形成閘極堆疊的功能閘極電極之前，進行低介電常數介電材料前驅物的固化。在一些這樣的例子中，低介 電常數介電材料前驅物的固化包含施加紫外光輻射至工件。在一些這樣的例子中，間隔物的形成包含直接在閘極堆疊的側面上形成硬遮罩層，以及直接在硬遮罩層上形成間隔層。在一些這樣的例子中，低介電常數介電材料包含介電材料和來自於n型摻質和p型摻質所組成之群組的摻質。在一些這樣的例子中，間隔物的形成包含沉積介電材料於閘極堆疊上，以及在沉積介電材料的期間原位植入摻質。在一些這樣的例子中，間隔物的形成包含沉積介電材料於閘極堆疊上，且之後在工件上進行離子佈植製程，以植入摻質於介電材料內。
在其他例子中，方法包含接收基底和位於基底上的閘極堆疊。形成側壁間隔物於閘極堆疊的垂直側面上，側壁間隔物包含間隔層，間隔層包含低介電常數介電前驅物，將低介電常數介電前驅物固化，以形成間隔層的低介電常數介電材料，固化形成孔隙於低介電常數介電材料內。形成源極/汲極接點相鄰於閘極堆疊，使得側壁間隔物位於源極/汲極接點與閘極堆疊之間。在一些這樣的例子中，低介電常數介電前驅物的固化包含施加紫外光輻射至間隔層。在一些這樣的例子中，接收的閘極堆疊包含佔位閘極電極。此方法還包含移除佔位閘極電極，以及形成閘極堆疊的功能閘極電極，且在移除佔位閘極電極之後和形成功能閘極電極之前，進行低介電常數介電前驅物的固化。在一些這樣的例子中，低介電常數介電前驅物的固化從間隔層移除成孔劑，以形成孔隙在低介電常數介電材料內。在一些這樣的例子中，低介電常數介電前驅物的固化使得間隔層的成孔劑形成孔隙在低介電常數介電材料內，且在固化 之後成孔劑留在間隔層內。在一些這樣的例子中，直接在閘極堆疊的垂直側面上形成側壁間隔物的硬遮罩層，且間隔層直接設置在硬遮罩層上。在一些這樣的例子中，直接在間隔層上形成接觸蝕刻停止層，其中接觸蝕刻停止層物理性地接觸源極/汲極接點。
在其他例子中，裝置包含基底、位於基底上的閘極堆疊、位於閘極堆疊的側面上的側壁間隔物、以及源極/汲極接點，其設置使得側壁間隔物位於源極/汲極接點與閘極堆疊之間。側壁間隔物包含具有低介電常數介電材料的間隔層，且低介電常數介電材料包含孔隙在其中。在一些這樣的例子中，側壁間隔物包含硬遮罩層位於間隔層與閘極堆疊的側面之間。在一些這樣的例子中，裝置包含接觸蝕刻停止層位於源極/汲極接點與間隔層之間。在一些這樣的例子中，裝置包含源極/汲極區，其中源極/汲極接點耦接至源極/汲極區，且源極/汲極區的垂直面對齊側壁間隔物的垂直面。
在其他例子中，方法包含接收工件，其包含基底和位於基底上的電晶體之閘極堆疊。形成介電間隔物於閘極堆疊的側壁上，介電間隔物包含摻雜摻質的介電材料。形成電晶體的源極/汲極接點於基底上，使得介電間隔物位於源極/汲極接點與閘極堆疊之間。在一些這樣的例子中，摻質是來自於n型摻質和p型摻質所組成之群組。在一些這樣的例子中，摻質是來自於硼和磷所組成之群組。在一些這樣的例子中，介電間隔物的形成包含沉積介電材料，以及在沉積期間以摻質原位摻雜介電材料。在一些這樣的例子中，介電間隔物的形成包含沉 積介電材料，以及在介電材料上進行離子佈植以植入摻質。在一些這樣的例子中，在介電材料和介電間隔物的摻質上進行摻質活化製程。在一些這樣的例子中，摻質活化製程的進行與基底內的源極/汲極區之源極/汲極摻質活化製程同時發生。在一些這樣的例子中，接收的閘極堆疊包含佔位閘極電極，且摻質活化製程在移除佔位閘極電極之後和形成閘極堆疊的功能閘極電極之前進行。在一些這樣的例子中，介電間隔物的形成所形成的介電間隔物包含成孔劑，且摻質活化製程之進行與固化製程同時發生，其使得成孔劑留下孔隙在介電間隔物中。
在其他例子中，方法包含接收基底和位於基底上的閘極堆疊。形成側壁間隔物的硬遮罩層於閘極堆疊的側面上。形成側壁間隔物的間隔層於硬遮罩層上。間隔層包含介電材料和摻質。形成源極/汲極區於基底內，其相鄰於閘極堆疊。形成源極/汲極接點耦接至源極/汲極區，使得側壁間隔物位於源極/汲極接點與閘極堆疊之間。在一些這樣的例子中，摻質來自於n型摻質和p型摻質所組成之群組。在一些這樣的例子中，介電材料來自於氧化矽、氮化矽和氮氧化矽所組成之群組。在一些這樣的例子中，在間隔層上和在源極/汲極區上同時進行摻質活化製程。在一些這樣的例子中，接收的閘極堆疊包含佔位閘極電極，且從閘極堆疊移除佔位閘極電極。形成閘極堆疊的功能閘極電極，且在移除佔位閘極電極之後和形成功能閘極電極之前，在間隔層上進行摻質活化製程。在一些這樣的例子中，間隔層的形成包含在沉積介電材料期間以摻質原位摻雜介電材料。
在又其他例子中，裝置包含基底、位於基底上的閘極堆疊、沿著閘極堆疊側邊設置的側壁間隔物，其包含介電材料和摻質、以及位於側壁間隔物側邊的源極/汲極接點，其與閘極堆疊分別位於側壁間隔物的兩側。在一些這樣的例子中，摻質來自於n型摻質和p型摻質所組成之群組。在一些這樣的例子中，介電材料來自於氧化矽、氮化矽和氮氧化矽所組成之群組。在一些這樣的例子中，在側壁間隔物的第一層中含有介電材料和摻質，且側壁間隔物還包含硬遮罩層位於側壁間隔物的第一層與閘極堆疊之間。在一些這樣的例子中，硬遮罩層的第一部分位於側壁間隔物的第一層與閘極堆疊之間，且硬遮罩層的第二部分位於側壁間隔物的第一層與基底之間。
以上概述了數個實施例的部件，使得在本發明所屬技術領域中具有通常知識者可以更理解本發明實施例的概念。在本發明所屬技術領域中具有通常知識者應該理解，可以使用本發明實施例作為基礎，來設計或修改其他製程和結構，以實現與在此所介紹的實施例相同的目的及/或達到相同的好處。在本發明所屬技術領域中具有通常知識者也應該理解，這些等效的結構並不背離本發明的精神和範圍，並且在不背離本發明的精神和範圍的情況下，在此可以做出各種改變、取代和其他選擇。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。

Claims (20)

  1. 一種積體電路裝置的形成方法，包括：接收一工件，其包含一基底和一閘極堆疊位於該基底上；形成一間隔物於該閘極堆疊的一側面上，其中該間隔物包含一間隔層具有一低介電常數介電材料；形成一源極/汲極區於該基底內；以及形成一源極/汲極接點耦接至該源極/汲極區，其中該間隔物的該間隔層位於該源極/汲極接點與該閘極堆疊之間。
  2. 如申請專利範圍第1項所述之積體電路裝置的形成方法，其中該低介電常數介電材料包含一多孔低介電常數介電材料。
  3. 如申請專利範圍第2項所述之積體電路裝置的形成方法，其中該間隔物的該形成包含：沉積一低介電常數介電材料前驅物和一成孔劑；以及固化該低介電常數介電材料前驅物，以形成該間隔層的該低介電常數介電材料；且該固化使得該成孔劑產生孔隙在該多孔低介電常數介電材料內。
  4. 如申請專利範圍第3項所述之積體電路裝置的形成方法，其中接收的該閘極堆疊包含一佔位閘極電極；且在移除該佔位閘極電極之後和形成該閘極堆疊的一功能閘極電極之前，進行該低介電常數介電材料前驅物的該固化。
  5. 如申請專利範圍第3項所述之積體電路裝置的形成方法，其中該低介電常數介電材料前驅物的該固化包含施加紫外光 幅射至該工件。
  6. 如申請專利範圍第1項所述之積體電路裝置的形成方法，其中該間隔物的該形成包含：形成一硬遮罩層直接位於該閘極堆疊的該側面上；以及形成該間隔層直接位於該硬遮罩層上。
  7. 如申請專利範圍第1項所述之積體電路裝置的形成方法，其中該低介電常數介電材料包含一介電材料和一摻質，該摻質來自於由一n型摻質和一p型摻質所組成的群組。
  8. 如申請專利範圍第7項所述之積體電路裝置的形成方法，其中該間隔物的該形成包含：沉積該介電材料於該閘極堆疊上；以及在該介電材料的該沉積期間，原位植入該摻質。
  9. 如申請專利範圍第7項所述之積體電路裝置的形成方法，其中該間隔物的該形成包含：沉積該介電材料於該閘極堆疊上；以及隨後進行一離子佈植製程於該工件上，以植入該摻質於該介電材料內。
  10. 一種積體電路裝置的形成方法，包括：接收一基底和位於該基底上的一閘極堆疊；形成一側壁間隔物於該閘極堆疊的一垂直側面上，其中該側壁間隔物包含一間隔層，該間隔層包含一低介電常數介電前驅物；固化該低介電常數介電前驅物，以形成該間隔層的一低介電常數介電材料，其中該固化形成一孔隙於該低介電常數 介電材料內；以及形成一源極/汲極接點相鄰於該閘極堆疊，使得該側壁間隔物位於該源極/汲極接點與該閘極堆疊之間。
  11. 如申請專利範圍第10項所述之積體電路裝置的形成方法，其中該低介電常數介電前驅物的該固化包含施加紫外光幅射至該間隔層。
  12. 如申請專利範圍第10項所述之積體電路裝置的形成方法，其中接收的該閘極堆疊包含一佔位閘極電極；且該方法還包括：移除該佔位閘極電極；以及形成該閘極堆疊的一功能閘極電極；且該低介電常數介電前驅物的該固化在該佔位閘極電極的該移除之後和該功能閘極電極的該形成之前進行。
  13. 如申請專利範圍第10項所述之積體電路裝置的形成方法，其中該低介電常數介電前驅物的該固化從該間隔層移除一成孔劑，以形成該孔隙於該低介電常數介電材料內。
  14. 如申請專利範圍第10項所述之積體電路裝置的形成方法，其中該低介電常數介電前驅物的該固化使得該間隔層的一成孔劑形成該孔隙於該低介電常數介電材料內，且在該固化之後，該成孔劑留在該間隔層內。
  15. 如申請專利範圍第10項所述之積體電路裝置的形成方法，更包括形成該側壁間隔物的一硬遮罩層直接位於該閘極堆疊的該垂直側面上，其中該間隔層直接位於該硬遮罩層上。
  16. 如申請專利範圍第15項所述之積體電路裝置的形成方法， 更包括形成一接觸蝕刻停止層直接位於該間隔層上，其中該接觸蝕刻停止層物理性地接觸該源極/汲極接點。
  17. 一種積體電路裝置，包括：一基底；一閘極堆疊，位於該基底上；一側壁間隔物，位於該閘極堆疊的一側面上，其中該側壁間隔物包含一間隔層具有一低介電常數介電材料，且該低介電常數介電材料包含一孔隙於其中；以及一源極/汲極接點，其設置使得該側壁間隔物位於該源極/汲極接點與該閘極堆疊之間。
  18. 如申請專利範圍第17項所述之積體電路裝置，其中該側壁間隔物包含一硬遮罩層位於該間隔層與該閘極堆疊的該側面之間。
  19. 如申請專利範圍第18項所述之積體電路裝置，更包括一接觸蝕刻停止層位於該源極/汲極接點與該間隔層之間。
  20. 如申請專利範圍第17項所述之積體電路裝置，更包括一源極/汲極區，其中該源極/汲極接點耦接至該源極/汲極區，且該源極/汲極區的一垂直面對齊該側壁間隔物的一垂直面。
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