KR102109150B1 - 반도체 발광 디바이스 내의 p-접촉 저항의 제어 - Google Patents

반도체 발광 디바이스 내의 p-접촉 저항의 제어 Download PDF

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Abstract

본 발명의 실시예들에 따른 디바이스는 n-형 반도체 영역(16)과 p-형 반도체 영역(12) 사이에 배치된 발광 영역(14)을 포함하는 반도체 디바이스 구조체(10)를 포함한다. 반도체 디바이스 구조체(10)의 성장 방향에 수직인 p-형 반도체 영역(12)의 표면은 제1 부분 및 제2 부분을 포함한다. 제1 부분은 제2 부분보다 낮은 전도성을 띈다. 디바이스는 p-형 반도체 영역(12) 상에 배치된 p-접촉부(21) 및 n-형 반도체 영역(16) 상에 배치된 n-접촉부(26)를 더 포함한다. p-접촉부(21)는 접촉 금속 층(20) 및 차단 물질 층(24)을 포함한다. 차단 물질층(24)은 제1 부분 상에 배치되고 차단 물질층(24)은 제2 부분 상에 배치되지 않는다.

Description

반도체 발광 디바이스 내의 P-접촉 저항의 제어{CONTROL OF P-CONTACT RESISTANCE IN A SEMICONDUCTOR LIGHT EMITTING DEVICE}
본 발명은 III족 질화물 디바이스 내의 p-접촉 저항을 제어하는 방법, 및 방법의 실시예에 따라 형성된 디바이스들에 관한 것이다.
현재 이용가능한 가장 효율적인 광원들 중에는 LED들(light emitting diodes), RCLED들(resonant cavity light emitting diodes), VCSEL들(vertical cavity laser diodes), 및 에지 방출 레이저들(edge emitting lasers)을 포함하는 반도체 발광 디바이스들이 있다. 가시 스펙트럼에 걸쳐서 동작 가능한 고-휘도(high-brightness) 발광 디바이스의 제조에 있어 현재 관심 있는 재료계들(materials systems)은 III-V족 반도체들, 특히 III족-질화물 재료들이라고도 불리는 갈륨, 알루미늄, 인듐, 붕소, 및 질소의 2원, 3원, 4원 및 5원 합금들을 포함한다. 전형적으로, III족-질화물 발광 디바이스들은 MOCVD(metal-organic chemical vapor deposition), MBE(molecular beam epitaxy), 또는 다른 에피택셜 기술들에 의해 사파이어, 실리콘 카바이드, III족-질화물, 또는 다른 적절한 기판 상에 상이한 조성들 및 도펀트 농도들의 반도체 층들의 스택을 에피택셜 성장(epitaxially growing)시켜 제조된다. 스택은 종종, 기판 위에 형성되고 예컨대 Si로 도핑된 하나 이상의 n-형 층, n-형 층 또는 층들 위에 형성된 활성 영역 내의 하나 이상의 발광층, 및 활성 영역 위에 형성되고 예컨대 Mg로 도핑된 하나 이상의 p-형 층을 포함한다. n-형 및 p-형 영역들 상에 전기적 접촉부들이 형성된다.
Wampler 외에 의해 Hydrogen release from magnesium-doped GaN with clean ordered surfaces, J. Appl. Phys., Vol. 94, No. 9, P. 5682 (2003)에서 설명된 바와 같이, "MOVPE(metal-organic vapor phase epitaxy)에 의해 성장된 Mg-도핑된 GaN은 성장 동안 포함된 수소(H)에 의한 수용체들(acceptors)의 패시베이션(passivation) 덕분에 낮은 전도도를 갖는다. 패시베이션은 전기적으로 중성인 Mg-H 복합체의 형성을 통해 발생한다. 디바이스들에 요구되는 p-형 전도도는 열 어닐링(thermal annealing)에 의하여 Mg의 성장 후의 활성화(postgrowth activation)를 통해 달성되는데, 그것은 물질로부터 H를 방출한다. 그러나, Mg 수용체들을 활성화하기 위해 요구되는, 높은 어닐링 온도들[700℃ 초과...]은 디바이스 제작을 복잡하게 한다. ... 활성화는 GaN 표면이 금속 필름들로 코팅된 경우, 또는 어닐링이 산화 분위기(oxidizing ambient)에서 행해진 경우, 더 낮은 온도들에서 발생한다."
디바이스의 성능을 개선시키도록 전도도가 엔지니어링될 수 있는 p-형 영역을 포함하는 디바이스를 제공하는 것이 본 발명의 목적이다.
본 발명의 실시예들에 따른 디바이스는 n-형 영역과 p-형 영역 사이에 배치된 발광 층을 포함하는 반도체 구조체를 포함한다. 반도체 구조체의 성장 방향에 수직인 p-형 영역의 표면은 제1 부분 및 제2 부분을 포함한다. 제1 부분은 제2 부분보다 낮은 전도성을 띈다. 디바이스는 p-형 영역 상에 형성된 p-접촉부를 더 포함한다. p-접촉부는 반사물(reflector) 및 차단 물질을 포함한다. 차단 물질은 제1 부분 상에 배치된다. 차단 물질은 제2 부분 상에 배치되지 않는다.
본 발명의 실시예들에 따른 방법은 n-형 영역과 p-형 영역 사이에 배치된 발광 층을 포함하는 III족 질화물 구조체 내의 p-형 영역을 부분적으로 활성화하는 단계를 포함한다. p-형 영역을 부분적으로 활성화한 후, p-형 영역 상에 금속 p-접촉부를 형성한다. 금속 p-접촉부는 제1 금속 및 제2 금속을 포함한다. 제1 금속은 반사성(reflective)이다. 금속 p-접촉을 형성한 후, p-형 영역은 더 활성화된다.
도 1은 p-접촉부를 형성하는 방법을 도시한다.
도 2, 3, 4, 5, 6, 7 및 8은 p-형 반도체 층 상의 p-접촉 층들의 배치를 도시한다.
도 9는 플립 칩 디바이스를 도시한다.
도 10은 p-형 반도체 층의 부분 상에 형성된 차단 물질(blocking material)을 포함하는 플립 칩 디바이스를 도시한다.
도 11은 금속 본딩 패드들을 포함하는 플립 칩 디바이스를 도시한다.
도 12는 p-형 반도체 층의 부분 상에 형성된 차단 물질 및 금속 본딩 패드들을 포함하는 플립 칩 디바이스를 도시한다.
아래의 예들에서 반도체 발광 디바이스들은 청색 또는 UV 광을 방출하는 III족 질화물 LED들이지만, 레이저 다이오드들 및 성장-이후의 활성화(post-growth activation)를 필요로 하는 다른 재료계들로부터 만들어진 반도체 발광 디바이스들과 같은 LED들 이외의 반도체 발광 디바이스들이 사용될 수 있다.
본 발명의 실시예에서, p-형 III족 질화물 재료들을 활성화하기 위한 성장-이후의 프로세싱은 디바이스의 상이한 부분들의 전도도를 엔지니어링하기 위하여 사용된다. 도 1은 본 발명의 실시예들에 따라 p-접촉부를 형성하는 방법을 도시한다. 단계 2에서, III족 질화물 반도체 디바이스 구조체가 부분적으로 활성화된다. III족 질화물 반도체 디바이스 구조체의 p-형 영역은 어닐링에 의하여 또는 수소를 제거하는 임의의 다른 적절한 기술에 의하여 부분적으로 활성화된다.
III족 질화물 반도체 디바이스 구조체는 기술에 공지된 바와 같이, 성장 기판 상에 성장된다. 성장 기판은 예를 들어, 사파이어, SiC, Si, GaN, 또는 복합 기판(composite substrate)과 같은 임의의 적절한 기판일 수 있다. 반도체 구조체는 n- 및 p-형 영역들 사이에 개재된(sandwiched) 발광 또는 활성 영역을 포함한다. n-형 영역이 먼저 성장될 수 있고, 예를 들어, 버퍼 층들 또는 핵형성 층들(nucleation layers)과 같은 준비층들, 및/또는 n-형 또는 의도적으로 도핑되지 않을 수 있는 성장 기판의 제거를 용이하게 하기 위해 설계된 층들, 및 발광 영역이 효율적으로 광을 방출하는 데에 바람직한 특정의 광학적, 물질적 또는 전기적 특성들을 위해 설계된 n-형 또는 심지어 p-형 디바이스 층들을 포함하는 상이한 조성들 및 도펀트 농도의 복수의 층을 포함할 수 있다. 발광 또는 활성 영역이 n-형 영역 위에 성장된다. 적합한 발광 영역들의 예들은 단일의 두껍거나 얇은 발광 층, 또는 장벽 층들(barrier layers)에 의해 분리되는 복수의 얇거나 두꺼운 발광 층들을 포함하는 다중 양자우물 발광 영역을 포함한다. 그다음에 p-형 영역이 발광 영역 상에 성장된다. n-형 영역과 같이, p-형 영역도 의도적으로 도핑되지 않은 층들, 또는 n-형 층들을 포함하는, 상이한 조성, 두께 및 도펀트 농도의 복수의 층을 포함할 수 있다. p-형 영역에 성장된 마지막 층은 종종 금속 접촉부가 그 위에 형성되는 Mg-도핑된 GaN 층이다. 그러한 층은 p-형 접촉 층이라고 불릴 수 있다.
III족 질화물 반도체 디바이스 구조체의 p-형 영역은 어닐링에 의해서 또는 수소를 제거하는 임의의 다른 적합한 기술에 의해서 단계 2에서 부분적으로 활성화된다. 배경기술 섹션에서 언급된 바와 같은 관습적인 풀 어닐링(full anneal)은, 예를 들어, 550℃ 챔버에서 1시간 동안 구조체를 가열하는 것일 수 있다. 단계 2에서 언급된 부분적 활성화는 더 낮은 온도에서의 또는 더 짧은 시간 동안의, 또는 더 짧은 시간 및 더 낮은 온도의 조합에서의 어닐링 단계일 수 있다. 예를 들어, 단계 2에서, 반도체 구조체는 500℃ 챔버에서 1시간 동안, 또는 550℃ 챔버에서 30분 동안 반도체 구조체를 가열함으로써 어닐링될 수 있다. 단계 2에서의 부분적 활성화 후, p-접촉 구조체가 그 위에 형성되는 p-형 층의 시트 저항(sheet resistance)은 풀 어닐링 후의 동일한 p-형 층의 시트 저항의 2배일 수 있다. 단계 2에서의 부분적 활성화 후, 부분적으로 활성화된 p-형 접촉 층 상에 배치된 금속 층은 충분하게 낮은 접촉 저항으로 p-접촉을 형성할 수 없다. 부분적 활성화 어닐링 동안의 수소 제거의 정도는 어닐링 단계의 온도, 어닐링 단계의 길이, 어닐링 단계 동안의 산소 가스 흐름, 및 질소 가스 흐름을 조절함으로써 조절될 수 있다.
도 1의 단계 4에서, 단계 2에 설명된 부분적 활성화 후, 1 이상의 접촉 층이 반도체 구조체의 p-형 영역 상에 형성된다. 접촉 층들은, 그럴 필요는 없지만, 종종 금속이다. 접촉 층들은 접촉 금속, 게터(getter) 금속, 및 차단 물질을 포함할 수 있다. 접촉 금속, 게터 금속, 및 차단 물질 중 임의의 것은 단일 금속 층, 단일 합금 층, 또는 다층 스택일 수 있다. 이 3개의 층의 특정 구성들이 아래에 설명된다. 접촉 금속, 게터 금속, 및 차단 물질은 단계 4에서 일반적으로 퇴적되고 그다음에 패턴화된다.
접촉 금속은 p-형 접촉 층을 가진 옴 접촉(Ohmic contact)을 형성한다. 몇몇 실시예에서, 예를 들어 플립 칩 LED의 경우, 접촉 금속은 또한 반사체(reflector)이다. 적절한 접촉 금속들의 예들은 은(silver) 및 다층의 니켈 은 구조체를 포함한다.
게터 금속은 수소를 제거한다(getters). 게터 금속은 접촉 금속과 합금을 형성하지 않지만 게터 금속의 산화물은 수소를 제거하기 위하여 사용될 수 있다. 적절한 게터 금속들의 예들은 Co, Ni, Fe, Cu, 또는 Ni, Fe, Cu, Co의 합금들 또는 다층 스택을 포함한다.
차단 물질은, 예를 들어 그것이 산소에 의해 관통될 수 없을 정도로 충분히 조밀하거나, 그것이 게터 금속보다 산소와 우선적으로 반응하기 때문에, 실질적으로 산소에 의해 관통할 수 없다. 차단 물질은 금속일 수 있다. 적절한 차단 금속들의 예들은 Co, Ni, Fe, Cu, Ti, W, Pt, Au, Ir, Ru, 또는 Ni, Fe, Cu, Ti, W, Pt, Au, Ir, Ru, Co의 합금들, 또는 Co, Ni, Fe, Cu, Ti, W, Pt, Au, Ir, 또는 Ru로 구성된 다층 스택을 포함한다. 다르게는, 인듐 주석 산화물, 아연 산화물, 인듐 아연 산화물, 불소 도핑된 주석 산화물, 알루미늄 도핑된 아연 산화물 등의 전도성 산화물이 차단 금속 대신 차단 물질로 사용될 수 있다. 어닐링에 의한 활성화가 산화 환경(oxidizing environment)에서 일반적으로 더 효과적이기 때문에, 차단 물질은 실질적으로 수소가 방출되는 것을 방지하거나, 수소가 p-형 반도체 물질로부터 방출되는 것을 차단한다. 따라서, 차단 물질 하의 p-형 물질은 일반적으로 낮은 전도도를 보인다.
본 기술분야에 공지되어 있고 관습적인 p-접촉부의 부분인 다른 금속 층들은 접촉 금속, 게터 금속, 및 차단 물질들이 형성된 후 형성될 수 있다. 예를 들어, p-접촉부 내의 다른 층들 중 하나 이상의 일렉트로마이그레이션(electromigration)을 방지하는 가드 금속이 접촉 금속, 게터 금속, 및/또는 차단 물질 상에 형성될 수 있다. 특히, TiW 또는 TiW:N 가드 금속은 접촉 금속, 게터 금속, 및/또는 차단 물질 후에 일렉트로마이그레이션을 방지하기 위하여 형성될 수 있다.
도 1의 단계 6에서, 접촉 층들이 단계 4에서 형성된 후, 구조체는 p-형 반도체 물질을 더 활성화하도록 처리된다. 임의의 적절한 활성화 기술이 사용될 수 있다. 단계 6의 활성화는 일반적으로, 예를 들어 200-400℃ 챔버에서 30분 동안 구조체를 가열함에 의한 제2 어닐링이다. 단계 6의 제2 어닐링은 종종 단계 2의 제1 어닐링보다 더 낮은 온도에서 수행된다. p-형 반도체 물질의 활성화의 양은 제2 어닐링 단계의 온도, 제2 어닐링 단계의 길이, 제2 어닐링 단계 동안의 질소 가스 흐름, 및/또는 산소 가스 흐름을 조절함으로써 조절될 수 있다. 몇몇 실시예에서, 단계 6의 제2 어닐링 단계의 조건들은 단계 2에서 달성된 활성화의 양에 의존한다. 단계 2에서 p-형 물질이 단지 약간만 활성화된 경우, 단계 2에서 p-형 물질이 더 활성화되는 경우에 비교하여 단계 6에서 더 높은 온도 어닐링 또는 더 긴 어닐링이 수행될 수 있다. 예를 들어, 단계 2에서 p-형 물질이 단지 부분적으로만 활성화된 경우, 단계 6의 어닐링은 위에 설명된 200-400℃ 어닐링보다 50 내지 100℃ 더 높은 온도에서, 및/또는 위에 설명된 30분보다 10분 내지 1시간 더 길게 수행될 수 있다.
도 2, 3, 4, 5, 6, 7 및 8은 접촉 금속, 게터 금속, 및 차단 물질의 특정 배치들을 도시한다. 각각의 도 2, 3, 4, 5, 6, 7 및 8에서, 반도체 구조체(10)의 부분이 도시된다. 반도체 구조체는 p-형 영역(12) 및 n-형 영역(16) 사이에 배치된 발광 또는 활성 영역(14)을 포함한다. 발광 영역(14)은 일반적으로 적어도 하나의 InGaN 발광 층을 포함한다. 일반적으로 반도체 구조체의 상부 표면에서의 p-형 반도체 물질은 GaN이다.
도 2, 3, 및 4는 차단 물질 없이 게터 금속(22) 및 접촉 금속(20)을 포함한다. 차단 물질 없이, p-접촉 저항은 공간적 의존성(spatial dependence)이 없는데, 이는 p-형 영역(12)의 전체의 측면 범위가 동일한 접촉 저항을 갖는 것을 의미한다. 활성화의 정도는 (i) 임의의 금속이 퇴적되기 전에 에피택셜 물질의 활성화의 정도; (ii) 금속 층들(20 및 22)을 형성한 후의 활성화의 정도; (iii) 도 1의 블록(6)에서의 활성화 동안 게터 층(22)의 산화의 정도; 및 (iv) 접촉 금속(20)에 관한 게터 층(22)의 위치에 의하여 제어될 수 있다. 도 2에서, 게터 금속(22)은 p-형 반도체 물질(12)과 직접 접촉하여 배치되어, 게터 금속(22)이 p-형 영역(12) 및 접촉 금속(20) 사이에 배치되게 된다. 도 3에서, 게터 금속(22)은 접촉 금속(20) 내에 배치되어, 접촉 금속(20)이 p-형 반도체 물질(12)과 직접 접촉하게 된다. 도 4에서, 접촉 금속(20)은 p-형 반도체 물질(12)과 직접 접촉하고 게터 금속(22)은 접촉 금속(20)의 상부 표면상에, 즉 p-형 반도체 물질(12) 맞은편의 접촉 금속(20)의 표면상에 배치된다.
단계 6의 활성화가 어닐링 단계에 의한 것인 경우, 게터 금속(22)은 어닐링 단계 동안 챔버에서 산소를 흘려보냄으로써 어닐링 단계 동안 산화될 수 있다. 게터 금속(22)이 도 4에서와 같이 접촉 금속의 상부 상에 있는 경우, 게터 금속(22)은 손쉽게 산화된다. 도 2 및 3에서와 같이 게터 금속(22)이 파묻힌(buried) 경우, 산소는 게터 금속(22)을 덮는 접촉 금속(20)의 결정 입계들(grain boundaries)을 통하여 일반적으로 여전히 게터 금속에 닿는다. 산화의 정도는 어닐링 온도에 의해, 어닐링 지속 기간에 의해, 어닐링 동안 챔버에 흐르는 산소의 양에 의해, p-형 영역의 표면으로부터 게터 금속의 거리에 의해, 및/또는 게터 금속의 전기-음성도(electro-negativity)에 의해 제어될 수 있다.
도 5는 접촉 금속(20) 및 차단 물질(24)을 포함하지만 게터 금속을 포함하지 않는다. 차단 물질(24) 하의 p-형 반도체 물질 내의 접촉 저항은 위에 열거된 기술들 (i) 및 (ii)에 의해 다른 p-형 반도체 영역들에 관련하여 조정될(tuned) 수 있다. 예를 들어, 차단 물질(24) 하의 p-형 반도체 물질은 접촉 금속(20) 및 차단 물질(24)이 형성되기 전에 반도체 구조체를 저조하게(poorly) 활성화 하고, 그다음에 접촉 금속(20) 및 차단 물질(24)이 퇴적되고 패턴화된 후 반도체 구조체를 더 활성화함으로써 낮은 전도도로 만들어질 수 있다. 차단 물질(24)이 수소가 반도체 구조체로부터 제거되는 것을 방지하기 때문에 차단 층 하의 반도체 물질은 낮은 전도도를 갖지만, 차단 물질(24)의 영역 내의 접촉 금속(20)의 광학적 반사도는 차단 물질(24) 하의 낮은 전도도 물질에 의해 일반적으로 영향받지 않는다. p-형 반도체 물질(12) 내의 두 인접한 영역이 형성되고, 차단 물질(24) 하의 더 낮은 전도도 영역(52), 및 차단 물질 없는 곳의 더 높은 전도도 영역(54)이 형성된다. 높은 전도도 p-형 접촉 층에 의해 후속되는 낮은 전도도 p-형 클래딩(cladding) 층과 같은, 순차적으로 성장된 상이한 전도도의 두 p-형 층들과 달리, 상이한 전도도의 두 영역들(52 및 54)은 순차적으로 성장된 p-형 층들의 경우에서와 같이 서로 수직으로 인접하지 않고, 서로 측면으로 인접하여 배치된다. 다시 말하면, 차단 물질(24)을 포함하는 본원에 설명된 디바이스들에서, 성장 방향에 수직인 p-형 반도체 물질의 표면은 더 낮은 전도도의 제1 부분 및 더 높은 전도도의 제2 부분을 포함한다.
도 6, 7, 및 8은 접촉 금속(20), 게터 금속(22), 및 차단 물질(24)을 포함한다. 차단 물질(24) 및 게터 금속(22) 모두를 포함하는 디바이스에서, 차단 물질(24) 하의 p-형 반도체 물질의 전도도는 위에 열거된 기술들 (i) 내지 (iv)에 의해 다른 p-형 반도체 물질들에 관련하여 조정될 수 있다. 예를 들어, 차단 물질(24) 하의 p-형 반도체 물질은 접촉 금속(20), 게터 금속(22) 및 차단 물질(24)이 형성되기 전에 반도체 구조를 저조하게(poorly) 활성화 하고, 그다음에 접촉 금속(20), 게터 금속(22) 및 차단 물질(24)이 퇴적되고 패턴화된 후 반도체 구조체를 더 활성화함으로써 낮은 전도도로 만들어질 수 있다. 차단 물질(24)이 수소가 반도체 구조체로부터 제거되는 것을 방지하고 게터 층(22)이 산화되는 것을 방지하기 때문에, 차단 물질(24) 하의 p-형 반도체 물질은 낮은 전도도를 갖는다. 접촉 금속(20)의 광학적 반사도는 차단 물질(24) 하의 낮은 전도도 물질에 의해 일반적으로 영향받지 않는다.
도 6, 7, 및 8에 도시된 구조체들 내의 게터 금속(22)의 사용은 접촉부 내의 다른 층들의 설계에 소정의 유연성을 제공한다. 예를 들어, p-형 물질을 활성화하기 위하여 제거되어야 하는 수소가 접촉 금속(20)의 소정의 두께만을 통과할 수 있기 때문에, 도 2, 3, 6 및 7에 도시된 구조체들에서 끼워 넣어진(embedded) 게터 금속(22)이 없으면, 접촉 금속(20)은 주어진 어닐링 조건 및 시간에 대하여 너무 두꺼울 수 없다. 게터 금속(22)이 없을 때, 접촉 금속(20)이 너무 두꺼운 경우, 차단 물질(24)의 효과가 느껴지지 않는다. 게터 금속(22)이 도 7에서와 같이 접촉 금속(20)의 중앙에 있을 수 있으므로, 산소가 구조체의 상부 표면으로부터 게터 금속(22)에 닿을 수 있고 수소가 반도체(12)로부터 게터 금속(22)에 확산될 수 있기 때문에, 접촉 금속(20)은 게터 금속 없이 약 2배의 두께일 수 있다. 게다가, 게터 금속(22) 및 차단 물질(24) 모두의 존재는 단독으로는 수소 제거를 차단하기에 충분히 조밀하지 않을 수 있지만, 간단히 게터 금속보다 더 쉽게 산화될 수 있음에 의해, 차단 물질(24) 밑의 게터 금속(22)의 일부를 산화되는 것으로부터 방지함으로써 수소 제거를 감소시키거나 방지할 수 있는 차단 층의 사용을 허용한다. 이 경우에서, 차단 물질(24) 하의 게터 금속(22)이 산화될 수 없기 때문에, 차단 물질(24) 하의 p-형 반도체 층(12)은 일반적으로 낮은 전도도를 보일 것이다.
게터 금속(22) 및 차단 물질(24)은 일반적으로 p-형 물질을 활성화하기 위하여만 사용된다. 게터 금속(22) 및 차단 물질(24)은 완성된 디바이스를 동작시키는 데에는 필요하지 않다. 디바이스를 동작시키는 데에 필요하지 않더라도, 게터 금속(22) 및 차단 물질(24)은 도 1 및 첨부 텍스트에 설명된 활성화 후 디바이스 내에 일반적으로 남아있다. 몇몇 실시예에서, 특히 도 4, 5, 6, 7 및 8에서와 같이, 게터 금속(22) 및/또는 차단 물질(24)이 접촉 금속(20)의 상부에 형성되는 경우, 차단 물질(24) 및 게터 금속(22) 중 하나 또는 둘 다는 도 1에 설명된 활성화 후에 예를 들어 선택적인 에칭에 의해 제거될 수 있다.
도 9, 10, 11 및 12는 상이한 전도도의 영역들을 가진 p-형 영역을 형성하는 능력(ability)의 응용들을 도시한다.
도 9 및 10은 플립 칩 디바이스들을 도시한다. p-형 영역(12) 및 활성 영역(14)의 일부는 n-접촉부(26)가 그 위에 형성되는 n-형 영역(16)의 일부분을 노출하는 메사(mesa)(25)를 형성하기 위하여 에칭되어 없어진다(etched away). 디바이스는 반도체 구조체(10)의 성장 방향에 관하여 뒤집혀(flipped), n-접촉부(26) 및 p-접촉부(21)는 반도체 구조체의 바닥에 있게 된다. 성장 기판은 제거되고 n-형 영역(16)의 노출된 표면(18)은 광 추출을 개선하도록 텍스처링된다. 디바이스에서 추출된 대부분의 광은 텍스처링된 표면(18)을 통하여 추출된다.
도 9에 도시된 디바이스에서, 차단 층이 없기 때문에, p-형 영역(12)의 전도도는 p-형 영역에 걸쳐 실질적으로 동일하여, 광은 활성 영역(14)에 걸쳐 고르게 생성된다. 도 9에 도시된 바와 같이, 메사(25)의 가장자리 근처에서 생성되고 텍스처링된 표면(18)에 입사하며 다시 반도체 구조체 내로 산란되는 광(90)은 n-접촉부(26)에 의해 흡수되거나 손실될 위험이 있다.
도 10에 도시된 디바이스에서, 차단 물질(24)은 메사(25) 근처의 영역에서 형성된다. 도 1의 블록(6)에서의 활성화 동안, 수소는 차단 물질(24)과 정렬된 p-형 영역(12)에서 제거되지 않을 것이고, 따라서 이 영역은 낮은 전도도를 보일 것이다. p-접촉부(21)로부터의 전류는 낮은 전도도 영역으로부터 우선적으로 주입되어 나가서(injected away), p-접촉부(21)가 여전히 이 영역에서 반사적이지만, 이 영역에서 광이 거의 생성되지 않는다. 차단 물질(24)로부터 생성되어 나가는(generated away) 광(100)은 도 10에 도시된 바와 같이, 흡수될 가능성이 더 낮고 텍스처링된 표면(18)을 통해 반도체 구조체로부터 추출될 가능성이 더 높다.
도 11 및 12는 큰 금속 본딩 패드들(110 및 112)을 갖는 플립 칩 디바이스들을 도시한다. 도 11 및 12에 도시된 구조체들의 방열 능력(heat sinking capacity)은 영역에 따라 달라질 수 있다. 예를 들어, 도 11 및 12에 도시된 구조체들은 하나(110)는 p-접촉부(21)에 전기적으로 연결되고 하나(112)는 n-접촉부(114)에 전기적으로 연결된, 두 금속 본딩 패드들을 포함한다. 본딩 패드들은 서로 그리고 디바이스 상의 다른 구조체들로부터, 유전체(dielectric) 영역(118)에 의해 및 두 본딩 패드들(110 및 112) 사이의 갭(gap)(116)에 의해 전기적으로 절연된다. 본딩 패드들(110 및 112)은 일반적으로 디바이스로부터 열을 제거한다.
도 11에 도시된 디바이스에서, 차단 층이 없기 때문에, p-형 영역(12)의 전도도는 p-형 영역에 걸쳐 실질적으로 동일하여, 광 그리고 그 결과로 열이 활성 영역(14)에 걸쳐 고르게 생성되게 된다. 본딩 패드들(110 및 112)에 의해 제공되는 열 제거가 갭(116)에서는 이용 가능하지 않기 때문에, 뜨거운 지점(hot spot)이 갭(116)과 정렬되어 반도체 구조체 내에 형성된다. 그러한 뜨거운 지점들은 활성 영역이 광을 방출하는 효율을 감소시킬 수 있거나 기존의 실패 매커니즘을 열적으로 가속함으로써 신뢰도를 감소시킬 수 있다.
도 12에 도시된 디바이스에서, 차단 물질(24)은 갭(116)과 정렬된 영역에 형성된다. 도 1의 블록(6)에서의 활성화 동안, 수소는 차단 물질(24)과 정렬된 p-형 영역들(12)로부터 제거되지 않을 것이고 따라서 이 영역은 낮은 전도도를 보일 것이다. p-접촉부(21)로부터의 전류는 낮은 전도도 영역을 우선적으로 주입되어 나가서(injected away), 광 그리고 따라서 열이 이 영역에서 거의 생성되지 않는데, 이는 뜨거운 지점이 갭(116)의 영역 내에 형성될 가능성을 감소시킬 수 있다. 도 12에 도시된 바와 같은 차단 물질의 사용은 전류가 방열이 더 저조한 접합으로 주입되는 것을 방지할 수 있는데, 이는 디바이스의 전체적인 신뢰도를 개선시킬 수 있다.
발명을 상세하게 설명하여, 본 기술분야의 통상의 기술자는 본 발명이 주어지면, 본원에 설명된 발명의 개념의 사상으로부터 벗어나지 않고 본 발명에 수정들이 만들어질 수 있다는 것을 이해할 것이다. 그러므로, 본 발명의 범위는 도시되고 설명되는 특정한 실시예들에 한정되는 것으로 의도되지 않는다.

Claims (18)

  1. 반도체 발광 디바이스로서,
    n-형 영역과 p-형 영역 사이에 배치된 발광 층을 포함하는 반도체 구조체 - 상기 p-형 영역의 표면은 제1 부분 및 제2 부분을 포함하고, 상기 표면은 상기 반도체 구조체의 성장 방향에 수직이며, 상기 제1 부분은 상기 제2 부분보다 낮은 전도성을 띔 -;
    상기 p-형 영역 상에 형성된 p-접촉부 - 상기 p-접촉부는 반사물(reflector); 및 차단 물질을 포함하고, 상기 차단 물질은 상기 제1 부분 상에 배치되고 상기 제2 부분 상에는 차단 물질이 배치되지 않음 -;
    상기 n-형 영역 상에 형성된 n-접촉부;
    상기 p-접촉부에 연결된 제1 금속 본딩 패드;
    상기 n-접촉부에 연결된 제2 금속 본딩 패드; 및
    상기 제1 금속 본딩 패드 및 제2 금속 본딩 패드 사이에 배치된 갭(gap) - 상기 제1 부분은 상기 갭과 정렬됨 -
    을 포함하는, 반도체 발광 디바이스.
  2. 제1항에 있어서,
    상기 p-접촉부는 게터 금속(getter metal)을 더 포함하고,
    상기 게터 금속은 상기 반사물 보다 더 쉽게 수소를 제거하는(getters), 반도체 발광 디바이스.
  3. 제2항에 있어서,
    상기 게터 금속은 상기 p-형 영역과 상기 반사물 사이에 배치되는, 반도체 발광 디바이스.
  4. 제2항에 있어서,
    상기 게터 금속은 상기 반사물 내에 배치되는, 반도체 발광 디바이스.
  5. 제2항에 있어서,
    상기 반사물은 상기 p-형 영역 및 상기 게터 금속 사이에 배치되는, 반도체 발광 디바이스.
  6. 제2항에 있어서,
    상기 게터 금속은 Co, Ni, Fe, Cu, Co의 합금, Ni의 합금, Fe의 합금, 및 Cu의 합금 중 하나를 포함하는, 반도체 발광 디바이스.
  7. 제1항에 있어서,
    상기 차단 물질은 금속인, 반도체 발광 디바이스.
  8. 제1항에 있어서,
    상기 차단 물질은 Co, Ni, Fe, Cu, Ti, W, Pt, Au, Ir, Ru, 전도성 산화물, 인듐 주석 산화물, 아연 산화물, 인듐 아연 산화물, 불소 도핑된 주석 산화물, 알루미늄 도핑된 아연 산화물, 및 Co, Ni, Fe, Cu, Ti, W, Pt, Au, Ir, 및 Ru 중 하나의 합금 중 하나를 포함하는, 반도체 발광 디바이스.
  9. 제1항에 있어서,
    상기 반도체 구조체는 상기 p-형 영역 및 상기 발광 층의 일부분이 제거되거나, 형성되지 않은 메사(mesa)를 포함하고;
    상기 제1 부분은 상기 메사와 인접하는, 반도체 발광 디바이스.
  10. 반도체 발광 디바이스로서,
    n-형 영역과 p-형 영역 사이에 배치된 발광 층을 포함하는 반도체 구조체 - 상기 p-형 영역의 표면은 제1 부분 및 제2 부분을 포함하고, 상기 표면은 상기 반도체 구조체의 성장 방향에 수직이며, 상기 제1 부분은 상기 제2 부분보다 낮은 전도성을 띔 -; 및
    상기 p-형 영역 상에 형성된 p-접촉부 - 상기 p-접촉부는 반사물; 및 차단 물질을 포함하고, 상기 차단 물질은 상기 제1 부분 상에 배치되고 상기 제2 부분 상에는 차단 물질이 배치되지 않고, 상기 차단 물질은 상기 발광 층의 제1 영역과 정렬되고 상기 발광 층의 제2 영역과 정렬되는 차단 물질은 없음 -;
    를 포함하고,
    상기 제1 영역은, 상기 n-형 영역에 전기적으로 연결된 제1 금속 패드와 상기 p-형 영역에 전기적으로 연결된 제2 금속 패드 사이에 배치된 갭과 정렬되고,
    상기 제1 영역은 상기 제2 영역보다 적은 광을 방출하는, 반도체 발광 디바이스.
  11. n-형 영역과 p-형 영역 사이에 배치된 발광 층을 포함하는 III족 질화물 구조체 내의 p-형 영역을 부분적으로 활성화하는 단계;
    상기 p-형 영역을 부분적으로 활성화한 후, 상기 p-형 영역 상에 금속 p-접촉부를 형성하는 단계 - 상기 금속 p-접촉부는 반사성인 제1 금속; 및 제2 금속을 포함함 -; 및
    상기 금속 p-접촉부를 형성한 후, 상기 p-형 영역을 더 활성화하는 단계
    를 포함하고,
    상기 금속 p-접촉부를 형성하는 단계는,
    상기 p-형 영역의 제1 부분이 상기 제2 금속에 의해 덮이고, 상기 p-형 영역의 제2 부분이 상기 제2 금속에 의해 덮이지 않고,
    상기 제2 금속이 상기 제1 부분으로부터 수소가 제거되는 것을 방지하도록, 상기 제2 금속을 형성하는 단계를 포함하고,
    상기 제1 부분은 상기 n-형 영역에 전기적으로 연결된 제1 금속 패드와 상기 p-형 영역에 전기적으로 연결된 제2 금속 패드 사이에 배치된 갭과 정렬되는, 방법.
  12. 제11항에 있어서,
    상기 부분적으로 활성화하는 단계 및 상기 더 활성화하는 단계는 어닐링(annealing)을 하는 단계를 포함하는, 방법.
  13. 제11항에 있어서,
    상기 부분적으로 활성화하는 단계 및 상기 더 활성화하는 단계는 상기 p-형 영역으로부터 수소를 제거하는 단계를 포함하는, 방법.
  14. 삭제
  15. 제13항에 있어서,
    상기 제2 금속은 상기 제2 금속 아래 배치된 물질의 산화를 방지하는, 방법.
  16. 반도체 발광 디바이스로서,
    n-형 영역과 p-형 영역 사이에 배치된 발광 층을 포함하는 반도체 구조체 - 상기 p-형 영역의 표면은 제1 부분 및 제2 부분을 포함하고, 상기 표면은 상기 반도체 구조체의 성장 방향에 수직이며, 상기 제1 부분은 상기 제2 부분보다 낮은 전도성을 띔 -; 및
    상기 p-형 영역 상에 형성된 p-접촉부 - 상기 p-접촉부는 반사물; 및 차단 물질을 포함하고, 상기 차단 물질은 상기 제1 부분 상에 배치되고 상기 제2 부분 상에는 차단 물질이 배치되지 않음 -
    를 포함하고,
    상기 차단 물질은 상기 발광 층의 제1 영역과 정렬되고 상기 발광 층의 제2 영역과 정렬되는 차단 물질은 없으며,
    상기 제1 영역은 상기 제2 영역보다 적은 광을 방출하는, 반도체 발광 디바이스.
  17. 제16항에 있어서,
    상기 p-형 영역 및 상기 발광 층의 일부분은, 메사를 형성하기 위하여 제거되거나, 형성되지 않고,
    상기 제1 부분은 상기 메사와 상기 제2 영역 사이에 배치되는, 반도체 발광 디바이스.
  18. 제16항에 있어서,
    상기 제1 영역은 상기 n-형 영역에 전기적으로 연결된 제1 금속 패드와 상기 p-형 영역에 전기적으로 연결된 제2 금속 패드 사이에 배치된 갭과 정렬되는, 반도체 발광 디바이스.
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