KR102079838B1 - 광전자 컴포넌트 및 광전자 컴포넌트를 제조하기 위한 방법 - Google Patents

광전자 컴포넌트 및 광전자 컴포넌트를 제조하기 위한 방법 Download PDF

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Abstract

하우징(2)을 갖는 광전자 컴포넌트(1)가 개시되고, 이 하우징(2)은 적어도 하나의 리세스(3A)를 갖는다. 이 컴포넌트는 또한 적어도 하나의 제1 반도체 칩(4A)을 갖고, 제1 반도체 칩(4A)은 제1 리세스(3A)에 배열되고, 제1 리세스(3A)는 제1 반도체 칩(4A)의 동작 중에 생성되는 방사선을 반사하기 위해서 반사기로서 설계된다. 이 반사기는 표면을 갖고, 이 표면은 동작 중에 제1 반도체 칩(4A)에 의해 방출되는 방사선의 방출 특성(6)을 계획적으로 조정하도록 설계된다. 또한, 광전자 컴포넌트(1)를 제조하기 위한 방법이 개시된다.

Description

광전자 컴포넌트 및 광전자 컴포넌트를 제조하기 위한 방법{OPTOELECTRONIC COMPONENT AND METHOD FOR PRODUCING AN OPTOELECTRONIC COMPONENT}
광전자 컴포넌트가 특정된다. 또한, 광전자 컴포넌트를 제조하기 위한 방법이 특정된다.
본 출원에 의해 해결되는 하나의 과제는, 특히 효율적이며 비용 효과적인 광전자 컴포넌트를 릴리즈하는 것이다. 또한, 본 출원에 의해 해결되는 하나의 과제는, 특히 효율적이며 비용 효과적인 광전자 컴포넌트를 제조하기 위한 방법을 특정하는 것이다.
전술한 과제는 청구항 1의 특징들을 포함하는 광전자 컴포넌트에 의해 해결되며, 청구항 11 및 13의 특징들을 포함하는 방법에 의해 해결된다.
일 양태에 따르면, 이 컴포넌트는 적어도 하나의 제1 반도체 칩을 포함한다. 이 컴포넌트는 제2, 제3, 제4 또는 심지어 추가의 반도체 칩들을 포함할 수 있다. 제1 반도체 칩은 바람직하게는 Ⅲ-Ⅴ 반도체 재료에 기초한 반도체 칩이다. 제1 반도체 칩은 전자기 방사선을 방출하기에 적합하다. 제1 반도체 칩은 예를 들어 광을 방출한다. 그러나, 제1 반도체 칩은 자외선(UV) 또는 적외선(IR) 방사선을 또한 방출할 수 있다. 제1 반도체 칩은 바람직하게는 LED 칩이다.
제1 반도체 칩은 고전력 반도체 칩일 수 있다. 다시 말하면, 제1 반도체 칩은 적어도 1W, 특히 적어도 3W의 전력 소모를 가질 수 있다. 제1 반도체 칩은 직접 조명을 위해 설계될 수 있다. 예로서, 제1 반도체 칩은 카메라의 플래시 기능을 위해 발광 칩으로서 사용될 수 있다. 또한, 이 반도체 칩은 특히 열악한 조명 상태 하에서 디스플레이의 백라이팅을 위해 잘 사용될 수 있다. 제1 반도체 칩은 거리 센서를 위한 방출기로서 또는 셀 폰의 플래시 기능을 위해 IR 방사선을 또한 방출할 수 있다.
대안적으로, 제1 반도체 칩은 저에너지 반도체 칩일 수 있다. 이 경우에도, 이 반도체 칩은 거리 센서를 위한 IR 방출기의 기능을 할 수 있다. 대안적으로, 이 반도체 칩은 상이한 컬러를 방출하도록 설계될 수 있다. 이 반도체 칩은 예를 들어 유색(colored), 다색(multicolored) 또는 백색 광을 방출할 수 있다.
컴포넌트의 모든 반도체 칩, 즉 제1, 제2, 제3, 제4 및 임의의 추가의 반도체 칩은 구성에 있어서 동일할 수 있다. 대안적으로, 컴포넌트가 상이한 타입의 반도체 칩, 또한 특히 상이한 반도체 재료에 기초한 반도체 칩을 포함하는 것이 가능한데, 이들 반도체 칩들은 바람직하게는 상이한 스펙트럼 범위에서 방출하도록 설계된다. 이 경우, 상이한 반도체 칩들은 상이한 기능을 위해, 예를 들어 직접 조명을 위해 또는 간접 조명을 위해 제공될 수 있다.
컴포넌트는 하우징을 또한 포함한다. 컴포넌트는 바람직하게는 표면 장착가능 컴포넌트(SMD 또는 표면 장착된 디바이스)이다. 특히, 컴포넌트의 하우징은 표면 장착가능하다. 하우징은 제1 반도체 칩을 수용하도록 설계된다. 하우징은 외부 영향에 대하여 반도체 칩을 보호하도록 설계된다. 하우징은 적어도 하나의 제1 컷아웃을 갖는다. 컷아웃은 하우징의 메인 바디에 리세스, 오목부 또는 캐비티로서 구현된다. 원칙적으로, 컷아웃의 어떠한 임의의 형태도 구상가능하다. 예로서, 컷아웃의 개구는 컷아웃의 평면에서 보아 둥근 형태, 각이 진 형태 또는 타원 형태를 가질 수 있다. 컷아웃은 바람직하게는 깔때기 형상으로 또는 원뿔형으로 구현된다. 제1 반도체 칩은 제1 컷아웃에 배열된다. 바람직하게는, 제1 반도체 칩은 컷아웃의 베이스에 고정된다. 예로서, 이 반도체 칩은 베이스 상에 본딩된다, 즉 특히 납땜되거나 전기 도전 접착식으로(electrically conductively adhesively) 본딩된다. 이 경우, 컷아웃의 베이스에서, 반도체 칩이 전기적으로 접속될 수 있는 접속 도전체 또는 접속 위치가 노출될 수 있다.
제1 컷아웃은 적어도 곳곳에서(in places), 특히 완전히 제1 반사기로서 설계된다. 제1 컷아웃 또는 제1 반사기는 각각 제1 반도체 칩의 동작 중에 발생되는 방사선을 반사하도록 설계된다. 제1 컷아웃 또는 제1 반사기는 각각 표면을 갖는다. 이 표면은 제1 반도체 칩 주위에 배열된다. 이 표면은 반사형으로 구현된다. 이 표면은 동작 중에 제1 반도체 칩에 의해 방출되는 방사선의 방출 특성의 타깃 설정을 위해 설계된다.
제1 반사기의 표면의 타깃 구성의 결과로서, 특히 표면의 특성들의 타깃 선택의 결과로서, 컴포넌트는 그것의 의도된 용도를 위해 요구되는 조건들에 정확하게 적응될 수 있다.
예로서, 표면은 적어도 곳곳에서, 특히 완전히, 컴포넌트에 의해 방출되는 방사선이 지향성으로(directionally) 또는 정반사성으로(specularly) 반사되도록 구성될 수 있다. 특히, 표면은, 이 표면이 반도체 칩에 의해 방출되는 방사선을 포커싱하도록 구성될 수 있다. 이 컨텍스트에서, 포커싱 또는 지향성 반사는, 입사 방사선이 표면 법선에 대하여 ±15° 이하로 산란되는 것을 의미한다. 이는, 컴포넌트가 IR 방사선을 방출하기 위해 제공되는 경우에 특히 이롭다고 입증될 수 있다. IR 방사선은 사용자, 예를 들어 셀 폰 소유자에 의해 지각될 수 없어, 예를 들어 IR 카메라와 함께 셀 폰의 IR 플래시 기능을 위해 사용되는 IR 방출 컴포넌트는 거슬리는 것(irritating), 눈부신 것(dazzling) 또는 방해되는 것(disturbing)으로서 지각되지 않는다.
이에 대한 대안으로서, 표면은 적어도 곳곳에서, 특히 완전히, 컴포넌트에 의해 방출되는 방사선이 확산성으로, 즉 복수의 방향으로 산란 및/또는 반사되도록 구성될 수 있다. 이 컨텍스트에서, 확산성 산란 및/또는 반사는, 입사 방사선이 표면 법선에 대하여 최대 ±60°로 산란되는 것을 의미한다. 이는, 예를 들어 포커싱된 방사선에 의해 사용자를 매우 크게 눈부시게 하거나 거슬리게 하지 않도록 가시 방사선을 발생시키기 위해 컴포넌트가 제공되는 경우에 특히 이롭다.
이에 대한 대안으로서, 표면은, 이 표면이 컴포넌트에 의해 방출되는 방사선을 지향성으로 또는 포커싱 방식으로 그리고 확산성으로 반사시킬 수 있도록 구성될 수 있다. 다시 말하면, 표면의 상이한 위치들 또는 상기한 영역들에서, 표면은 상이한 방식으로 구현될 수 있다.
표면의 타깃 구현의 결과로서, 컴포넌트의 방출 특성은 그에 따라 컴포넌트로 이루어진 광학 요건들에 따라 타깃 방식으로 설정될 수 있다. 특히 효율적인 컴포넌트가 이러한 방식으로 제공된다. 방출 특성을 설정하기 위해, 표면이 그에 따라 구성될 뿐이며, 어떠한 추가의 컴포넌트 부품, 예를 들어 렌즈도 요구되지 않기 때문에, 컴포넌트는 특히 비용 효과적이다.
컴포넌트의 적어도 하나의 실시예에 따르면, 표면은 적어도 하나의 제1 영역 및 적어도 하나의 제2 영역을 갖는다. 제1 영역은 제2 영역의 크기에 대응하는 크기를 가질 수 있다. 이에 대한 대안으로서, 제1 영역은 또한 제2 영역보다 더 클 수 있고, 그 반대일 수도 있다. 표면의 제1 영역은, 예를 들어 반도체 칩에 근접하여 배열되는 컷아웃의 섹션에, 즉 컷아웃의 베이스에 근접하여 배열될 수 있다. 제2 영역은, 반도체 칩으로부터 더 멀리 떨어진 컷아웃의 섹션에, 즉 예를 들어 컴포넌트의 커플링-아웃 에어리어(coupling out area)의 영역에 배열될 수 있다. 원칙적으로, 컷아웃에서의 제1 영역 및 제2 영역의 어떠한 공간적 배열도 가능하다.
표면의 제1 영역은 제1 반도체 칩에 의해 방출되는 방사선을 확산성으로 반사 및/또는 산란시키도록 설계된다. 이 경우, 제1 영역은 특히 방사선을 선택적으로 확장할 수 있다. 표면의 제2 영역은 제1 반도체 칩에 의해 방출되는 방사선을 제1 영역보다 더 지향성으로 반사하도록 설계된다. 특히, 표면의 제2 영역은 반도체 칩에 의해 방출되는 방사선을 포커싱하도록 설계된다. 다시 말하면, 방사선이 부딪히는 표면의 해당 영역에 따라, 방사선은 확산성으로 또는 지향성으로 반사된다. 제1 영역에 부딪히는 방사선은 예를 들어 모든 방향으로 (확산성으로) 산란되고, 그에 따라 적어도 부분적으로 신뢰성있게 제2 영역에 또한 부딪히는데, 다음에 이 제2 영역에 의해 방사선이 또한 지향성으로 반사된다. 이는 컴포넌트로 이루어진 광학 요건들에 따라 컴포넌트의 방출 특성의 타깃 설정을 가능하게 한다.
컴포넌트의 적어도 하나의 실시예에 따르면, 표면의 제1 영역은 표면의 제2 영역보다 더 높은 표면 거칠기를 갖는다. 제1 영역의 표면 거칠기, 특히 거칠기 측정치의 절대값들의 산술적 평균은 바람직하게는 제1 반도체 칩에 의해 방출되는 방사선의 파장 이상이다. 표면 거칠기가 클수록, 이 경우에 부딪히는 방사선은 제1 영역에 의해 보다 확산성으로 반사된다.
바람직하게는, 제1 영역의 표면 거칠기, 특히 거칠기 측정치의 절대값들의 산술적 평균, 즉 평균 거칠기 값(Ra)은 제1 반도체 칩에 의해 방출되는 방사선의 파장의 크기의 1.0 내지 2.0배이다. 바람직하게는, 가시 범위의 방사선(λ = 0.4㎛ 내지 0.8㎛)을 방출하는 반도체 칩에 대한 제1 영역의 평균 거칠기 값(Ra)은 1㎛와 2㎛ 사이, 예를 들어 1.5㎛이다. 바람직하게는, IR 범위의 방사선(λ = 대략 1㎛)을 방출하는 반도체 칩에 대한 제1 영역의 평균 거칠기 값(Ra)은 2㎛ 이상, 예를 들어 2.5㎛이다. 이들 평균 거칠기 값들의 경우, 반도체 칩에 의해 방출되는 방사선은 제1 영역에 의해 확산성으로 반사된다.
제2 영역의 표면 거칠기, 특히 거칠기 측정치의 절대값들의 산술적 평균은 바람직하게는 제1 반도체 칩에 의해 방출되는 방사선의 파장 미만이다. 제2 영역의 표면 거칠기가 작을수록, 제2 영역에 부딪히는 방사선은 보다 지향성으로 반사된다. 바람직하게는, 제2 영역의 표면 거칠기, 특히 거칠기 측정치의 절대값들의 산술적 평균은 제1 반도체 칩에 의해 방출되는 방사선의 파장의 크기의 0.1 내지 0.9배이다. IR 방사선(λ = 대략 1㎛)을 방출하는 반도체 칩에 대해, 반도체 칩에 의해 방출되는 방사선의 제2 영역에 의한 정반사를 달성하기 위해서, 제2 영역의 평균 거칠기 값(Ra)은 바람직하게는 0.1㎛ 이하, 예를 들어, 0.09㎛이다. 가시 방사선(λ = 0.4㎛ 내지 0.8㎛)을 방출하는 반도체 칩에 대해, 반도체 칩에 의해 방출되는 방사선의 제2 영역에 의한 정반사를 달성하기 위해서, 제2 영역의 평균 거칠기 값(Ra)은 0.08㎛ 이하, 예를 들어 0.04㎛ 또는 0.01㎛이다.
컴포넌트의 적어도 하나의 실시예에 따르면, 하우징은 적어도 하나의 제2 컷아웃을 갖는다. 제2 컷아웃은 특히 제2 반사기로서 설계된다. 하우징은 또한 반사기로서 설계된 제3, 제4 또는 추가의 컷아웃을 가질 수 있다. 제2 및/또는 임의의 추가의 컷아웃은 제1 컷아웃과 동일하게 구성될 수 있다. 특히, 제2 및/또는 임의의 추가의 컷아웃은 제1 컷아웃의 개구의 직경과 동일한, 베이스 에어리어로부터 떨어져 대향하는 그것의/그것들의 개구의 직경, 및/또는 제1 컷아웃의 깊이와 동일한 깊이를 가질 수 있다. 제2 및/또는 임의의 추가의 컷아웃은 제1 컷아웃과 동일한 형상을 가질 수 있다. 이에 대한 대안으로서, 제2 및/또는 임의의 추가의 컷아웃은 제1 컷아웃과 상이한 크기를 가질 수 있다. 예로서, 제2 및/또는 임의의 추가의 컷아웃은 제1 컷아웃보다 작은 크기 또는 작은 직경을 가질 수 있다. 마찬가지로, 제2 및/또는 임의의 추가의 컷아웃은 제1 컷아웃보다 작은 깊이로 형성될 수 있다. 제2 및/또는 임의의 추가의 컷아웃은 제1 컷아웃과는 상이한 형상을 가질 수 있다. 바람직하게는, 제2 및/또는 임의의 추가의 컷아웃은 타원형으로 또는 둥근형으로 성형된다.
제2 컷아웃에 제2 반도체 칩이 배열된다. 바람직하게는, 제2 반도체 칩은 제2 컷아웃의 베이스 상에 본딩된다, 즉 특히 납땜되거나 전기 도전 접착식으로 본딩된다. 제1 반사기, 특히 제1 반사기의 표면은 제1 반도체 칩에 의해 방출되는 방사선을 적어도 대부분(predominantly) 확산성으로 반사하도록 설계된다. 제2 반사기, 특히 제2 반사기의 표면은 제2 반도체 칩에 의해 방출되는 방사선을 대부분 지향성으로 반사하도록 설계된다. 특히, 제2 반사기는 제2 반도체 칩에 의해 방출되는 방사선을, 제1 반사기가 제1 반도체 칩에 의해 방출되는 방사선을 반사하는 것보다 더 지향성으로 반사하도록 설계된다.
이 구성은, 예를 들어 하나의 컴포넌트에서 가시 방사선을 방출하는 반도체 칩과 IR 방출 반도체 칩을 결합하기 위해서 특히 이롭다. 이 경우, IR 방출 반도체 칩에 의해 방출되는 방사선은 바람직하게는 지향성으로 반사될 수 있다(제2 반도체 칩). 그러면, 다른(제1) 반도체 칩의 가시 방사선은 바람직하게는 확산성으로 산란 및/또는 반사된다. 따라서, 상이한 스펙트럼 범위에서 방출하는 다수의 반도체 칩의 조합이 하나의 컴포넌트에서 가능하다.
컴포넌트의 적어도 하나의 실시예에 따르면, 제1 반사기의 표면 거칠기는 제2 반사기의 표면 거칠기보다 크다. 제1 반사기의 표면의 표면 거칠기, 특히 거칠기 측정치의 절대값들의 산술적 평균은 바람직하게는 제1 반도체 칩에 의해 방출되는 방사선의 파장 이상이다. 표면 거칠기가 클수록, 이 경우에 부딪히는 방사선은 제1 반사기 또는 제1 반사기의 표면에 의해 보다 확산성으로 반사 및/또는 산란된다. 바람직하게는, 제1 반사기의 표면의 표면 거칠기, 특히 거칠기 측정치의 절대값들의 산술적 평균은 제1 반도체 칩에 의해 방출되는 방사선의 파장의 크기의 1.0 내지 2.0배이다.
제2 반사기의 표면의 표면 거칠기, 특히 거칠기 측정치의 절대값들의 산술적 평균은 바람직하게는 제2 반도체 칩에 의해 방출되는 방사선의 파장 미만이다. 제2 반사기의 표면 거칠기가 작을수록, 제2 반사기에 부딪히는 방사선이 보다 지향성으로 반사된다. 바람직하게는, 제2 반사기의 표면의 표면 거칠기, 특히 거칠기 측정치의 절대값들의 산술적 평균은 제2 반도체 칩에 의해 방출되는 방사선의 파장의 크기의 0.1 내지 0.9배이다.
컴포넌트의 적어도 하나의 실시예에 따르면, 하우징은 플라스틱으로 형성된다. 컴포넌트는 예를 들어 소위 MID(molded interconnect device) 기술의 도움으로 형성될 수 있다. 이 경우, 하우징은 사출 몰딩 방법으로 제조된다. 이에 대한 대안으로서, 컴포넌트는 소위 금속 도금 프레임 구현(Metal Plated Frame Implementation)에 의해 형성될 수 있다. 여기서도, 하우징은 바람직하게는 사출 몰딩 방법으로 제조된다. 금속 도금 프레임 구현 방법은 문헌 WO 2011/157515 A1에 충분히 기재되어 있으며, 그 개시 내용은 참조로 본 명세서에 포함된다.
컴포넌트의 적어도 하나의 실시예에 따르면, 제1 반사기의 표면은 적어도 부분적으로 금속층을 갖는다. 이는, 특히 컴포넌트들이 MID 기술의 도움으로 형성된 경우이다. 바람직하게는, 제1 반사기의 전체 표면이 금속층을 갖는다. 금속층은 반도체 칩의 높은 수율을 가능하게 한다. 금속층은 표면에 부딪히는 방사선을 반사하는 역할을 한다. 금속층은 동시에 컴포넌트의 전기 접속 도전체의 기능을 할 수 있다. 금속층은 예를 들어 알루미늄(Al), 은(Ag), 구리(Cu), 니켈(Ni) 및/또는 금(Au)을 포함할 수 있다.
제1 컷아웃의 또는 제1 반사기의 제2 영역에서의 금속층은 바람직하게는 제1 컷아웃의 또는 제1 반사기의 제1 영역에서의 금속층보다 더 두껍다. 바람직하게는, 제1 영역에서의 금속층은 제2 영역에서의 금속층의 두께의 10% 내지 90%에 대응하는 두께를 갖는다. 금속층 아래의 플라스틱 표면의 거칠기에 따라, 제1 영역에서의 금속층은 1㎛ 이하, 예를 들어 0.05㎛의 두께를 갖는다. 제2 영역에서의 금속층은 바람직하게는 10㎛ 이상, 예를 들어 15㎛의 두께를 갖는다.
제2 영역에서의 금속층의 더 두꺼운 구성의 결과로서, 제1 반사기의 제2 영역은 제1 반사기의 제1 영역보다 작은 표면 거칠기를 갖는다. 특히, 제2 영역의 표면은 제2 영역에서의 금속층을 더 두껍게 한 결과로서 평활하게 구현된다. 따라서, 제2 영역에 부딪히는 방사선은 제1 영역에 부딪히는 방사선보다 더 지향성으로 반사된다.
금속층의 타깃 도포 및 구성의 결과로서, 그에 따라 타깃 방식으로 컴포넌트의 방출 특성을 설정하고, 특히 효율적인 컴포넌트를 제공하는 것이 가능하다.
제2 반사기의 표면도 바람직하게는 적어도 부분적으로 금속층을 갖는다. 바람직하게는, 제2 반사기의 전체 표면이 금속층을 갖는다. 제1 반사기의 금속층은 바람직하게는 제2 반사기의 금속층보다 더 얇다. 바람직하게는, 제1 반사기의 금속층은 제2 반사기의 금속층의 두께의 10% 내지 90%에 대응하는 두께를 갖는다.
제2 반사기에서의 금속층의 더 두꺼운 구성의 결과로서, 제2 반사기는 제1 반사기보다 작은 표면 거칠기를 갖는다. 따라서, 제2 반도체 칩에 의해 방출되어 제2 반사기에 부딪히는 방사선은, 제1 반도체 칩에 의해 방출된 다음 제1 반사기에 부딪히는 방사선보다 더 지향성으로 반사된다.
금속층의 타깃 도포 및 구성의 결과로서, 그에 따라 타깃 방식으로 컴포넌트의 방출 특성을 설정하고, 특히 효율적인 컴포넌트를 제공하는 것이 가능하다.
추가 양태에 따르면, 광전자 컴포넌트, 바람직하게는 전술한 광전자 컴포넌트를 제조하기 위한 방법이 설명된다. 바람직하게는, MID 기술에 기초한 컴포넌트가 다음의 방법에 의해 제조된다. 특히, 이 경우에 제조되는 컴포넌트는 바람직하게는 여기에 설명된 컴포넌트에 대응한다. 따라서, 컴포넌트에 대해 개시된 모든 특징은 이 방법에 대해 또한 개시되고, 그 반대일 수도 있다. 이 방법은 다음의 단계를 포함한다:
제1 단계에서, 하우징이 제공된다. 하우징은 바람직하게는 사출 몰딩 단계에 의해 제공된다. 하우징은 바람직하게는 플라스틱으로 형성된다.
하우징은 적어도 전술한 제1 컷아웃을 갖는다. 바람직하게는, 하우징은 복수의 컷아웃, 예를 들어 2개, 3개 또는 4개의 컷아웃을 갖는다. 컷아웃들은 서로 공간적으로 분리된다. 각각의 컷아웃은 표면을 갖는다. 이 표면은 방법에 따른(method-dictated) 그리고 재료에 따른(material-dictated) 표면 거칠기를 갖는다. 예로서, 표면의 거칠기는 대략 10㎛이다.
추가 단계에서, 적어도 하나의 반도체 칩, 특히 전술한 제1 반도체 칩이 제공된다. 바람직하게는, 복수의 반도체 칩, 예를 들어, 2개, 3개 또는 4개의 반도체 칩이 제공된다. 이 경우, 반도체 칩의 개수는 하우징에 형성된 컷아웃의 개수에 대응한다.
추가 단계에서, 적어도 컷아웃의 표면의 영역에, 바람직하게는 컷아웃의 전체 표면 상에 금속층이 형성된다. 이 경우, 금속층은, 적어도 컷아웃의 표면의 영역에서의 금속층의 전해 퇴적(electrodeposition) 또는 무전해 퇴적(electroless deposition)("무전해 도금(electroless plating)" 또는 "화학적 도금(chemical plating)"으로도 지칭됨)에 의해 형성된다. 반사기의 또는 컷아웃의 표면 상의 금속층의 형성의 결과로서, 반사 표면이 형성된다. 또한, 반사기의 또는 컷아웃의 표면 상의 금속층의 형성은 동작 중에 컴포넌트에 의해 방출되는 방사선의 방출 특성의 타깃 설정을 제공한다. 예로서, 금속층은, 이 금속층이 전술한 제2 영역에서보다 전술한 제1 영역에서 더 얇고/얇거나, 적어도 하나의 추가의 반사기에서보다 적어도 하나의 반사기에서 더 얇도록 구성된다.
다음 단계에서, 컷아웃에 반도체 칩이 배열된다. 바람직하게는, 반도체 칩은 컷아웃의 베이스 상에 본딩된다, 즉 특히 납땜되거나 전기 도전 접착식으로 본딩된다.
전술한 바와 같이, 사출 몰딩 단계에 의해 획득된 하우징, 특히 컷아웃은 사용된 재료 및 제조 프로세스에 의해 사전 결정되는 표면 거칠기를 갖는다. 금속 코팅의 타깃 형성의 결과로서, 표면 거칠기는 타깃 방식으로 설정될 수 있다. 특히, 보다 얇은 금속층을 도포함으로써 보다 높은 표면 거칠기를 갖는 영역들/반사기들을 형성하는 것이 가능한데, 이들 영역들/반사기들에 의해 부딪히는 방사선이 확산성으로 산란 및/또는 반사될 수 있다. 또한, 보다 두꺼운 금속층을 도포함으로써 보다 낮은 표면 거칠기를 갖는 영역들/반사기들을 형성하는 것이 가능한데, 이들에 의해 부딪히는 방사선은 더 높은 표면 거칠기를 갖는 영역들/반사기들에 의한 것보다 지향성으로 또는 보다 지향성으로 반사될 수 있다. 이와 관련하여, 각각의 영역/반사기의 반사 및/또는 산란 거동 및 그에 따른 컴포넌트의 방출 특성이 타깃 방식으로 설정될 수 있다. 그 결과, 특히 효율적인 컴포넌트가 제공된다. 어쨌든 요구되는 파라미터들 및 제조 단계들의 단순한 변형에 의해 방출 특성이 획득될 수 있고, 추가적인 컴포넌트 부품들이 요구되지 않는다는 사실로 인해, 컴포넌트 또는 그것의 제조는 특히 비용 효과적이다.
추가 양태에 따르면, 광전자 컴포넌트, 바람직하게는 전술한 광전자 컴포넌트를 제조하기 위한 방법이 설명된다. 바람직하게는, 금속 도금 프레임 구현 기술에 기초한 컴포넌트가 다음의 방법에 의해 제조된다. 특히, 이 경우에 제조되는 컴포넌트는 바람직하게는 여기에 설명된 컴포넌트에 대응한다. 따라서, 컴포넌트에 대해 개시된 모든 특징은 이 방법에 대해 또한 개시되고, 그 반대일 수도 있다. 이 방법은 다음의 단계를 포함한다:
제1 단계는, 사출 몰딩 방법에 의해 컴포넌트의 하우징을 제조하기 위해 사출 몰딩을 위한 몰드 또는 사출 몰드를 제공하는 단계를 수반한다. 다음 단계는, 동작 중에 컴포넌트에 의해 방출되는 방사선의 방출 특성의 타깃 설정을 위해 사출 몰드의 표면의 적어도 하나의 영역을 폴리싱하는 단계를 수반한다. 사출 몰드의 표면 거칠기는 프로세스의 추가 코스에서 생성되는 하우징의 표면의 거칠기, 특히 컷아웃의 표면 거칠기를 결정한다. 결과적으로, 하우징의 각각의 플라스틱 표면의 표면 거칠기는 사출 몰드의 폴리싱의 선택된 영역 및/또는 세기 및/또는 길이에 의해 수정 또는 설정될 수 있다. 사출 몰드의 표면의 영역 또는 표면이 더 오래 또는 더 강하게 폴리싱될수록, 사출 몰딩 방법의 코스에서 사출 몰드의 관련 영역에 의해 다음 단계에서 형성되는 하우징의 해당 영역의 표면 거칠기가 작아진다.
이 경우, 예를 들어, 제1 컷아웃을 성형하기 위해 제공되는 사출 몰드의 표면의 해당 영역은 추가의 컷아웃을 성형하기 위해 제공되는 사출 몰드의 표면의 해당 영역보다 더 짧은 시간 동안 그리고/또는 덜 강하게 폴리싱된다. 이러한 방식으로, 추가의 컷아웃의 표면의 표면 거칠기는 제1 컷아웃의 표면의 표면 거칠기보다 작거나 크게 감소된다. 바람직하게는, 전술한 제2 영역 및/또는 제2 반사기를 형성하기 위해 제공되는 사출 몰드의 표면의 해당 영역은 전술한 제1 영역 및/또는 제1 반사기를 형성하기 위해 제공되는 사출 몰드의 표면의 해당 영역보다 더 평활하게 폴리싱된다. 또한, 예를 들어, 전술한 제1 영역 및/또는 제1 반사기를 형성하기 위해 제공되는 사출 몰드의 표면의 해당 영역은 폴리싱되지 않은 채로 유지될 수 있다.
다음 단계에서, 사출 몰딩 단계에 의해 전술한 하우징이 제공된다. 하우징은 적어도 전술한 제1 컷아웃을 갖는다. 바람직하게는, 하우징은 복수의 컷아웃, 예를 들어, 2개, 3개 또는 4개의 컷아웃을 갖는다. 컷아웃들은 서로 공간적으로 분리된다.
각각의 컷아웃은 표면을 갖는다. 이 표면은 사출 몰드의 표면의 타깃 폴리싱에 의해 타깃 방식으로 설정된 표면 거칠기를 갖는다.
추가 단계에서, 적어도 하나의 반도체 칩, 특히 전술한 제1 반도체 칩이 제공된다. 바람직하게는, 복수의 반도체 칩, 예를 들어, 2개, 3개 또는 4개의 반도체 칩이 제공된다. 이 경우, 반도체 칩의 개수는 하우징에 형성된 컷아웃의 개수에 대응한다.
추가 단계에서, 적어도 컷아웃의 표면의 영역에 전술한 금속층이 도포된다. 바람직하게는, 금속층은 전체 표면 상에 도포된다. 이 경우, 도포는 스퍼터링 또는 열적 기상 증착(thermal vapor deposition)에 의해 실시된다. 이러한 방식으로 반사 표면이 형성된다. 이 경우, 금속층은 반사기의 또는 상이한 반사기들의 영역들의 표면 거칠기(이 표면 거칠기는 사출 몰드의 표면의 폴리싱에 의해 설정됨)가 금속층에 의해 보상되지 않도록 얇은 것이 바람직하다. 특히, 금속층은 표면의 거칠기에 영향을 미치지 않는다. 예를 들어, 금속층은 그것의 아래에 놓이는 표면에 등각으로 매핑한다. 바람직하게는, 금속층은 대략 100㎚의 두께를 갖는다.
최종 단계에서, 컷아웃에 반도체 칩이 배열된다. 바람직하게는, 컷아웃의 베이스 상에 반도체 칩이 본딩된다.
사출 몰딩 단계에 의해 획득된 하우징, 특히 컷아웃은, 전술한 바와 같이, 제조 프로세스에 의해, 사출 몰드의 폴리싱에 의해 그리고 재료에 의해 사전 정의된 표면 거칠기를 갖는다. 하우징의 개별 영역들의 표면 거칠기는 특히 사출 몰드의 영역들의 표면의 타깃 폴리싱에 의해 또는 타깃 처리에 의해 타깃 방식으로 설정될 수 있다. 특히, 사출 몰드의 연관된 영역들의 더 짧은 그리고/또는 덜 강한 폴리싱에 의해 더 높은 표면 거칠기를 갖는 영역들/반사기들을 형성하는 것이 가능하다. 이들 영역들/반사기들은 부딪히는 방사선을 확산성으로 산란 및/또는 반사한다. 또한, 사출 몰드의 연관된 영역들의 더 긴 그리고/또는 더 강한 폴리싱에 의해 더 낮은 표면 거칠기를 갖는 영역들/반사기들을 형성하는 것이 가능하다. 이들 영역들/반사기들은, 부딪히는 방사선을, 더 높은 표면 거칠기를 갖는 영역들보다 지향성으로 또는 보다 지향성으로 반사한다. 이와 관련하여, 각각의 반사기의 반사 및/또는 산란 거동 및 그에 따른 컴포넌트의 방출 특성이 타깃 방식으로 설정될 수 있다. 그 결과, 발생되는 방사선이 이용 요건들에 대하여 최적으로 이용되는 특히 효율적인 컴포넌트가 제공된다.
어쨌든 요구되는 파라미터들 및 제조 단계들의 단순한 변형에 의해 방출 특성이 획득될 수 있고, 추가적인 컴포넌트 부품들이 요구되지 않는다는 사실로 인해, 컴포넌트 또는 그것의 제조는 특히 비용 효과적이다.
예시적인 실시예들 및 연관된 도면들에 기초하여 광전자 컴포넌트 및 방법이 보다 상세하게 후술된다.
도 1은 적어도 하나의 실시예에 따른 광전자 컴포넌트의 사시도를 도시한다.
도 2는 도 1로부터의 광전자 컴포넌트의 평면도를 도시한다.
도 3a는 도 1로부터의 광전자 컴포넌트의 적어도 일부의 단면도를 도시한다.
도 3b는 도 3a로부터의 광전자 컴포넌트의 방출 특성을 도시한다.
도 4a는 도 1로부터의 광전자 컴포넌트의 적어도 일부의 단면도를 도시한다.
도 4b는 도 4a로부터의 광전자 컴포넌트의 방출 특성을 도시한다.
동일한 타입 또는 동작의 동일한 엘리먼트들에는 도면에서 동일한 참조 부호가 제공된다. 도면들 및 이들 도면들에 예시된 엘리먼트들의 크기 관계는 일정한 비율로 간주되어서는 안 된다. 오히려, 양호한 예시를 가능하게 하기 위해서 그리고/또는 양호한 이해를 제공하기 위해서 개별 엘리먼트들은 과장된 크기로 예시될 수 있다.
도 1은 광전자 컴포넌트(1)를 도시한다. 이 컴포넌트(1)는 하우징(2)을 포함한다. 하우징(2)은 바람직하게는 사출 몰딩 방법에 의해 플라스틱으로 제조된다. 컴포넌트(1)는 바람직하게는 표면 장착가능 컴포넌트이다. 특히, 컴포넌트(1)의 하우징(2)은 표면 장착가능한 것으로서 구현된다.
하우징(2)은 4개의 컷아웃(3, 3A)을 갖는다. 특히, 하우징은 제1 컷아웃(3A) 및 3개의 추가의 컷아웃(3)을 갖는다. 하우징(2)은 4개보다 적은 컷아웃(3, 3A), 예를 들어 1개, 2개 또는 3개의 컷아웃(3, 3A)(명시적으로 예시되지 않음)을 또한 가질 수 있다. 하우징(2)은 4개보다 많은 컷아웃(3, 3A), 예를 들어 5개, 6개 또는 7개의 컷아웃(명시적으로 예시되지 않음)을 또한 가질 수 있다.
하우징(2)의 메인 바디(2A)에 컷아웃들(3, 3A)이 형성된다. 컷아웃들(3, 3A)은 메인 바디(2A)에 오목부들을 구성한다. 컷아웃들(3, 3A)은 상이하게 구현된다. 제1 컷아웃(3A)은 3개의 추가의 컷아웃(3)보다 큰 크기를 갖는다. 제1 컷아웃(3A)은 3개의 추가의 컷아웃(3)보다 큰 직경을 갖는다. 또한, 제1 컷아웃(3A)은, 이 제1 컷아웃이 3개의 추가의 컷아웃(3)보다 깊도록 구현될 수 있다. 그러나, 대안의 예시적인 실시예(명시적으로 예시되지 않음)에서, 컷아웃들(3, 3A)은 또한 동일한 크기를 가질 수 있다.
컷아웃들(3, 3A)은 상이한 형상을 갖는다. 제1 컷아웃(3A)은 깔때기 형상으로 구현된다. 그러나, 제1 컷아웃(3A)에 대해 임의의 추가의 형상도 또한 구상가능하다. 예로서, 제1 컷아웃(3A)은 각이 진 형으로, 둥근형으로 또는 타원형으로 구현될 수 있다. 추가의 컷아웃들(3)은 제1 컷아웃(3A)보다 더 둥근 형상을 갖는다. 그러나, 대안의 예시적인 실시예(명시적으로 예시되지 않음)에서, 제1 컷아웃(3A) 및 임의의 추가의 컷아웃(3)은 또한 동일한 형상을 가질 수 있다.
각각의 컷아웃(3, 3A)에 반도체 칩(4, 4A)이 배열된다. 바람직하게는, 반도체 칩(4, 4A)은 컷아웃(3, 3A)의 베이스에 본딩된다.
제1 컷아웃(3A)에 제1 반도체 칩(4A)이 배열된다. 제1 반도체 칩(4A)은 바람직하게는 고전력 반도체 칩이다. 제1 반도체 칩(4A)은 조명용으로 설계된다. 제1 반도체 칩(4A)은 전자기 방사선, 바람직하게는 광 또는 IR 방사선을 방출한다. 예로서, 제1 반도체 칩(4A)은 카메라의 플래시 기능을 위해 발광 칩으로서 사용될 수 있다. 제1 반도체 칩(4A)은 거리 센서를 위한 방출기로서 또는 IR 카메라를 갖는 셀 폰의 플래시 기능을 위해 IR 방사선을 또한 방출할 수 있다.
3개의 추가의 컷아웃(3)에 각각의 추가의 반도체 칩(4)이 배열된다. 반도체 칩들(4)은 바람직하게는 저에너지 반도체 칩이다. 추가의 반도체 칩들(4)도 또한 조명용으로 설계된다. 반도체 칩들(4)은 전자기 방사선, 바람직하게는 광 또는 IR 방사선을 방출한다.
대안의 예시적인 실시예에서, 컴포넌트(1)의 모든 반도체 칩(4, 4A)은 구성에 있어서 동일할 수 있다. 각각의 컷아웃(3, 3A)은 반사기로서 설계된다. 특히, 각각의 컷아웃(3, 3A)은, 각각의 반도체 칩(4, 4A)에 의해 방출되는 방사선을 지향성으로 또는 포커싱 방식으로 또는 확산성으로 또는 산란 방식으로 반사하는 역할을 한다. 이 경우, 보다 상세하게 후술되는 바와 같이, 각각의 방출 특성은 각각의 반사기의 특성들에 종속한다.
컷아웃들(3, 3A) 또는 반사기들은 반사 표면(5)을 갖는다(특히, 도 3a 및 도 4a 참조). 이 표면(5)은 각각의 반도체 칩(4, 4A)에 대향한다. 반사 표면(5)은 금속층으로 코팅된다. 금속층은 예를 들어 Al, Ag, Cu, Ni 및/또는 Au를 포함할 수 있다.
제1 컷아웃(3A)에 의해 형성된 제1 반사기는 높은 표면 거칠기를 갖는 반사 표면(5)을 갖는다(도 4a 참조). 특히, 제1 반사기의 반사 표면(5)의 표면 거칠기는 추가의 컷아웃들(3)에 의해 형성된 추가의 반사기들의 각각의 반사 표면(5)의 표면 거칠기보다 높다(이 점에 있어서 도 3a 참조). 이 경우, 반사 표면(5)의 표면 거칠기는 다양한 인자에 의해 영향을 받을 수 있다. 일 예시적인 실시예에서, 표면 거칠기는 반사 표면(5)을 형성하기 위해 도포되는 금속층의 두께에 의해 영향을 받는다. 추가의 예시적인 실시예에서, 각각의 컷아웃(3, 3A)의 표면 거칠기는, 보다 상세하게 후술되는 바와 같이, 제조 프로세스 동안 각각의 컷아웃(3, 3A)을 형성하기 위해 제공되는 사출 몰드의 표면의 해당 영역의 타깃 폴리싱에 의해 영향을 받을 수 있다.
제1 반사기의 반사 표면(5)의 표면 거칠기, 특히 거칠기 측정치의 절대값들의 산술적 평균은 제1 반도체 칩(4A)에 의해 방출되는 방사선의 파장 이상이다. 바람직하게는, 제1 반사기의 반사 표면(5)의 표면 거칠기, 특히 거칠기 측정치의 절대값들의 산술적 평균은 제1 반도체 칩(4A)에 의해 방출되는 방사선의 파장의 크기의 1.0 내지 2.0배이다.
추가의 컷아웃들(3)에 의해 형성된 추가의 반사기들의 각각의 반사 표면(5)의 표면 거칠기, 특히 거칠기 측정치의 절대값들의 산술적 평균은 추가의 반도체 칩들(4)에 의해 방출되는 방사선의 각각의 파장 미만이다. 바람직하게는, 추가의 반사기들의 반사 표면(5)의 표면 거칠기, 특히 거칠기 측정치의 절대값들의 산술적 평균은 각각의 추가의 반도체 칩(4)에 의해 방출되는 방사선의 파장의 크기의 0.1 내지 0.9배이다.
제1 컷아웃(3A)에 의해 형성된 제1 반사기는 제1 반도체 칩(4A)에 의해 방출되는 방사선을 확산성으로 반사 및/또는 산란시킨다. 이 경우, 제1 반사기의 반사 표면(5)의 표면 거칠기가 클수록, 부딪히는 방사선이 반사 표면(5)에 의해 보다 확산성으로 반사 및/또는 산란된다. 따라서, 반사기의 표면의 타깃 형성의 결과로서, 제1 반도체 칩(4A)의 방출 특성(6)이 타깃 방식으로 설정될 수 있다. 이 경우, 확산성 반사는 입사 방사선의 모든 공간 방향으로의 반사를 의미하는 것으로 이해되어야 한다. 이 컨텍스트에서, 특히 확산성 산란 및/또는 반사는, 입사 방사선이 표면 법선에 대하여 최대 ±60°로 산란되는 것을 의미한다(도 4b에서의 방출 특성(6) 참조). 이는, 예를 들어 컴포넌트(1)의 사용자를 거슬리게 하거나 방해되게 하지 않도록 가시 방사선을 발생시키기 위해 제1 반도체 칩(4A)이 제공되는 경우에 특히 이롭다.
추가의 컷아웃들(3)에 의해 형성된 추가의 반사기들은 방사선을 지향성으로 또는 포커싱된 방식으로 반사한다. 특히, 추가의 반도체 칩들(4)의 방사선은 제1 반도체 칩(4A)의 방사선보다 더 지향성으로 반사된다. 이 경우, 추가의 반사기들의 반사 표면(5)의 표면 거칠기가 작을수록, 부딪히는 방사선이 각각의 반사 표면(5)에 의해 더 지향성으로 반사된다. 이 컨텍스트에서, 포커싱 또는 지향성 반사는, 입사 방사선이 표면 법선에 대하여 ±15° 이하로 산란되는 것을 의미한다(도 3b에서의 방출 특성(6) 참조). 이는, 각각의 반도체 칩(4)이 IR 방사선을 방출하기 위해 제공되는 경우에 특히 이롭다고 입증될 수 있다. IR 방사선은 사용자, 예를 들어 셀 폰 소유자에 의해 지각될 수 없어, 예를 들어 셀 폰의 플래시 기능을 위해 사용되는 IR 방출 컴포넌트는 거슬리는 것 또는 방해되는 것으로서 지각되지 않는다.
추가의 예시적인 실시예(명시적으로 예시되지 않음)에서, (제1 컷아웃(3A)에 의해 형성된) 제1 반사기는, 제1 반도체 칩(4A)에 의해 방출되는 방사선이 추가의 반도체 칩들(4)에 의해 방출되는 방사선보다 더 지향성으로 반사되도록 추가의 반사기들보다 작은 표면 거칠기를 또한 가질 수 있다.
추가의 예시적인 실시예(명시적으로 예시되지 않음)에서, 제1 반사기 또는 제1 반사기의 반사 표면(5)은 상이한 영역들을 가질 수 있다. 이 경우, 제1 영역은 제2 영역보다 높은 표면 거칠기를 가질 수 있다. 이러한 방식으로, 제1 반도체 칩(4A)에 의해 방출되어 제1 영역에 부딪히는 방사선은, 반사 표면(5)의 제2 영역에 부딪히는 방사선보다 보다 확산성으로 반사된다. 이와 관련하여, 제1 반도체 칩(4A)의 방출 특성은 완전히 타깃 방식으로 설정될 수 있다.
추가의 예시적인 실시예(명시적으로 예시되지 않음)에서, (추가의 컷아웃들(3)에 의해 형성된) 추가의 반사기들 또는 각각의 반사 표면(5)은 각각의 경우에 전술한 제1 영역 및 제2 영역을 가질 수 있다.
추가의 예시적인 실시예(명시적으로 예시되지 않음)에서, 제1 반사기의 그리고 추가의 반사기들 중 적어도 하나의 반사기의 반사 표면(5)은 전술한 제1 영역 및 제2 영역을 가질 수 있다.
전술한 컴포넌트(1)는 다음과 같이 제1의 예시적인 실시예에 따라 제조된다(이 점에 있어서 또한 도 2 참조). 이 경우, 제조 방법은 특히 MID(molded interconnect device) 기술에 지향적이다.
제1 단계에서, 하우징(2)이 제공된다. 하우징(2)은 사출 몰딩 방법에 의해 제공된다. 이 제조 기술에 의해, 임의의 형식의 하우징(2) 및 임의의 형식의 반사기들 또는 컷아웃들(3, 3A)이 단순한 방식으로 제조될 수 있다. 결과적인 하우징(2)은 플라스틱으로 형성된다. 각각의 컷아웃(3, 3A)은 특히 플라스틱으로 구성된 표면을 갖는다. 사용된 재료 및 사출 몰딩 방법에 의해 지배되는 방식으로, 각각의 컷아웃(3, 3A)의 표면은 특정 표면 거칠기를 갖는다. 전술한 표면 기울기는 초기에 모든 컷아웃(3, 3A)에 대해 동일하다.
추가 단계에서, 전술한 반도체 칩들(4, 4A)이 제공된다.
다음 단계에서, 각각의 컷아웃의 반사 표면(5)이 형성된다. 이는 각각의 반사기의 표면 상에서의 금속층의 전해 퇴적 또는 무전해 퇴적에 의해 행해진다. 이 경우, 금속층은, 제1 반사기의 반사 표면(5)의 금속층이 추가의 반사기들, 즉 추가의 컷아웃들(3)에 의해 형성된 반사기들의 반사 표면의 금속층보다 더 얇도록 퇴적된다.
추가의 컷아웃들(3)의 플라스틱 표면의 표면 거칠기는 추가의 컷아웃들(3)의 플라스틱 표면 상의 보다 두꺼운 금속층에 의해 보상된다. 따라서, 추가의 반사기들의 반사 표면(5)은 제1 반사기의 반사 표면(5)보다 작은 표면 거칠기를 갖는다. 제1 반사기의 반사 표면(5)은 아래에 위치된 플라스틱 표면의 표면 거칠기에 대략 대응하는 표면 거칠기를 갖는데, 그 이유는 제1 반사기의 반사 표면(5)의 금속층이 그것의 단지 작은 두께 때문에 플라스틱 표면의 거칠기를 보상할 수 없거나 적어도 완전히 보상할 수 없기 때문이다. 결과적으로, 컴포넌트(1)가 완성되자마자, 추가의 반도체 칩들(4)의 방사선은 제1 반도체 칩(4A)의 방사선보다 더 지향성으로 반사된다.
각각의 반사 표면(5)의 금속층의 두께의 타깃 선택의 결과로서, 각각의 반도체 칩(4, 4A)의 방출 특성(6)은 그에 따라 타깃 방식으로 설정될 수 있다(도 3b 및 도 4b 참조). 금속층은 도 2에 예시된 바와 같이 컴포넌트(1)의 전기적 콘택(8)의 역할을 한다.
4개의 반사기 중 적어도 하나의 반사기의 반사 표면(5)이 전술한 제1 영역 및 제2 영역을 갖는 예시적인 실시예와 관련하여, 제2 영역에서보다 제1 영역에서 더 얇은 금속층이 도포된다. 이러한 방식으로, 제1 영역은 제2 영역보다 높은 표면 거칠기를 갖는다. 최종 단계에서, 각각의 반도체 칩(4, 4A)은 각각의 컷아웃(3, 3A)에 배열된다. 특히, 제1 반도체 칩(4A)은 제1 컷아웃(3A)에 배열되고, 바람직하게는 제1 컷아웃(3A)의 베이스 상에 본딩된다. 추가의 반도체 칩들(4)은 각각 추가의 컷아웃(3)에 배열되고, 바람직하게는 각각의 추가의 컷아웃(3)의 베이스 상에 본딩된다.
최종적으로, 각각의 반사기는 또한 각각의 반도체 칩(4, 4A)을 완전히 둘러싸는 투명한 포팅 재료로 채워질 수 있다(명시적으로 예시되지 않음).
전술한 컴포넌트(1)는 다음과 같이 제2의 예시적인 실시예에 따라 제조된다(이 점에 있어서 또한 도 2 참조). 이 경우, 제조 방법은 특히 금속 도금 프레임 구현 기술에 지향적이다.
제1 단계에서, 전술한 하우징(2)이 제공된다. 하우징(2)은 이 경우에도 사출 몰딩 방법에 의해 제공된다. 사출 몰딩 방법으로부터 기인하는 하우징(2)은 플라스틱으로 형성되며, 전술한 컷아웃들(3, 3A)을 갖는다. 각각의 경우에 각각의 컷아웃(3, 3A)은 플라스틱으로 구성된 표면을 갖는다.
이 방법에 있어서 하우징(2)의 사출 몰딩 이전에, 사출 몰딩을 위한 몰드 또는 사출 몰드의 표면이 폴리싱된다(명시적으로 예시되지 않음). 사출 몰드의 표면 거칠기는 하우징(2)의 사출 몰딩 이후에 하우징(2)의 표면의 거칠기, 특히 컷아웃(3, 3A)의 표면의 거칠기를 결정한다. 결과적으로, 하우징(2)의 각각의 플라스틱 표면의 표면 거칠기는 사출 몰드의 표면의 폴리싱의 세기 및/또는 길이에 의해 수정 또는 설정될 수 있다.
이 경우, 사출 몰딩 단계에서 제1 컷아웃(3A)을 성형하기 위해 제공되는 사출 몰드의 해당 표면은 추가의 컷아웃들(3)을 성형하기 위해 제공되는 사출 몰드의 해당 표면보다 더 짧은 시간 동안 그리고/또는 덜 강하게 폴리싱된다. 이러한 방식으로, 추가의 컷아웃들(3)의 표면의 표면 거칠기는 하우징(2)의 제조 이후에 제1 컷아웃(3)의 표면의 표면 거칠기보다 작다. 다시 말하면, 사출 몰드의 폴리싱 및 후속하는 사출 몰딩의 프로세스 이후에, 제1 컷아웃(3A)의 표면은 추가의 컷아웃들(3)의 각각의 표면보다 높은 표면 거칠기를 갖는다.
사용된 재료, 사출 몰드의 폴리싱 및 사출 몰딩 방법에 의해 지배되는 방식으로, 각각의 컷아웃(3, 3A)의 표면은 그에 따라 특정의 또는 설정된 표면 거칠기를 갖는다.
추가 단계에서, 전술한 반도체 칩들(4, 4A)이 제공된다.
추가 단계에서, 각각의 컷아웃(3, 3A)의 반사 표면(5)이 형성된다. 이는 각각의 플라스틱 표면 상에서의 금속층의 스퍼터링 또는 열적 기상 증착에 의해 행해진다. 이 경우, 금속층의 원하는 구조화가 마스크의 도움으로 초래될 수 있다. 이 경우에 제조되는 금속층은 MID 기술에 기초한 전술한 방법으로 제조되는 금속층보다 더 얇다. MID 기술에 기초한 방법은 문헌 US 2007/0269927에 기재되어 있으며, 그 개시 내용은 또한 참고로 본 명세서에 완전히 포함된다. 바람직하게는, 여기서 제조되는 금속층은 대략 100㎚의 두께를 갖는다.
단지 작은 두께 때문에, 이 예시적인 실시예에서의 금속층은 각각의 컷아웃(3, 3A)의 플라스틱 표면의 표면 거칠기를 보상할 수 없다. 따라서, 이 제조 방법에서, 플라스틱 표면의 표면 거칠기의 보상은 사출 몰드의 또는 사출 몰드의 개별 영역들의 전술한 폴리싱에 의해 실시된다. 그러면, 4개의 컷아웃(3, 3A)의 반사 표면(5)의 금속층의 두께는 대략 동일하다. 추가의 컷아웃들(3)의 플라스틱 표면이 제1 컷아웃(3A)의 플라스틱 표면보다 평활하기 때문에, 제1 컷아웃의 반사 표면(5)은 추가의 컷아웃들(3)의 반사 표면(5)보다 높은 표면 거칠기를 갖는다. 결과적으로, 컴포넌트(1)가 완성되자마자, 추가의 반도체 칩들(4)의 방사선은 제1 반도체 칩(4A)의 방사선보다 더 지향성으로 반사된다.
4개의 반사기 중 적어도 하나의 반사기의 반사 표면(5)이 전술한 제1 영역 및 제2 영역을 갖는 예시적인 실시예와 관련하여, 사출 몰드의 타깃 폴리싱의 결과로서, 제1 영역은 제2 영역보다 덜 평활하도록 구현된다. 이러한 방식으로, 제1 영역은 제2 영역보다 높은 표면 거칠기를 갖는다.
최종 단계에서, 각각의 컷아웃(3, 3A)에 각각의 반도체 칩(4, 4A)이 배열된다. 특히, 제1 반도체 칩(4A)이 제1 컷아웃(3A)에 배열되고, 바람직하게는 제1 컷아웃(3A)의 베이스 상에 본딩된다. 추가의 반도체 칩들(4)이 각각 추가의 컷아웃(3)에 배열되고, 바람직하게는 각각의 추가의 컷아웃(3)의 베이스 상에 본딩된다.
최종적으로, 각각의 반사기는 또한 각각의 반도체 칩(4, 4A)을 완전히 둘러싸는 투명한 포팅 재료로 채워질 수 있다(명시적으로 예시되지 않음).
본 발명은 예시적인 실시예들에 기초한 설명에 의해 전술한 예시적인 실시예들로 제한되지는 않는다. 오히려, 임의의 신규 특징 또는 특징들의 임의의 조합 자체가 특허 청구항들 또는 예시적인 실시예들에 명시적으로 특정되지 않을 지라도, 본 발명은 이 특징을 포괄하며, 특허 청구항들의 특징들의 임의의 조합을 특히 포함하는 이러한 조합도 또한 포괄한다.
본 특허 출원은 독일 특허 출원 제102012107829.7호의 우선권을 청구하며, 그 개시 내용은 참고로 본 명세서에 포함된다.

Claims (15)

  1. 광전자 컴포넌트(1)로서,
    하우징(2) - 상기 하우징(2)은 적어도 하나의 제1 컷아웃(3A)을 가짐 -; 및
    적어도 하나의 제1 반도체 칩(4A) - 상기 제1 반도체 칩(4A)은 상기 제1 컷아웃(3A)에 배열되고, 상기 제1 컷아웃(3A)은 상기 제1 반도체 칩(4A)의 동작 중에 발생되는 방사선을 반사하기 위한 제1 반사기로서 설계됨 -
    을 포함하고,
    상기 제1 반사기는 표면을 갖고, 상기 표면은 동작 중에 상기 제1 반도체 칩(4A)에 의해 방출되는 방사선의 방출 특성(6)의 타깃 설정을 위해 설계되고,
    상기 하우징(2)은 제2 반사기인 적어도 하나의 제2 컷아웃(3)을 갖고, 상기 제2 컷아웃(3)에 제2 반도체 칩(4)이 배열되고, 및
    상기 제1 반사기는 상기 제1 반도체 칩(4A)에 의해 방출되는 방사선을 확산성으로 반사하고, 상기 제2 반사기는 상기 제2 반도체 칩(4)에 의해 방출되는 방사선을 지향성으로 반사하고,
    상기 제1 반사기의 상기 표면은 금속층을 갖고, 상기 제2 반사기의 표면도 금속층을 갖고,
    상기 제1 반사기의 상기 금속층은 상기 제2 반사기의 상기 금속층보다 얇고,
    상기 컷아웃(3, 3A) 모두에 대해서 표면 거칠기가 동일한, 광전자 컴포넌트(1).
  2. 광전자 컴포넌트(1)로서,
    하우징(2) - 상기 하우징(2)은 적어도 하나의 제1 컷아웃(3A)을 가짐 -; 및
    적어도 하나의 제1 반도체 칩(4A) - 상기 제1 반도체 칩(4A)은 상기 제1 컷아웃(3A)에 배열되고, 상기 제1 컷아웃(3A)은 상기 제1 반도체 칩(4A)의 동작 중에 발생되는 방사선을 반사하기 위한 제1 반사기로서 설계됨 -
    을 포함하고,
    상기 제1 반사기는 표면을 갖고, 상기 표면은 동작 중에 상기 제1 반도체 칩(4A)에 의해 방출되는 방사선의 방출 특성(6)의 타깃 설정을 위해 설계되고,
    상기 하우징(2)은 제2 반사기인 적어도 하나의 제2 컷아웃(3)을 갖고, 상기 제2 컷아웃(3)에 제2 반도체 칩(4)이 배열되고, 및
    상기 제1 반사기의 표면 거칠기는 상기 제2 반사기의 표면 거칠기보다 크고,
    상기 제1 반사기의 상기 표면은 금속층을 갖고, 상기 제2 반사기의 표면도 금속층을 갖고,
    상기 금속층들의 두께가 동일한, 광전자 컴포넌트(1).
  3. 제1항 또는 제2항에 있어서,
    상기 제1 반사기의 표면은 적어도 하나의 제1 영역 및 적어도 하나의 제2 영역을 갖고, 상기 제1 반사기의 표면의 제1 영역은 상기 제1 반도체 칩(4A)에 의해 방출되는 방사선을 확산성으로 반사하도록 설계되고, 상기 제1 반사기의 표면의 제2 영역은 상기 제1 반도체 칩(4A)에 의해 방출되는 방사선을 상기 제1 영역보다 더 지향성으로 반사하도록 설계되는 광전자 컴포넌트(1).
  4. 제3항에 있어서,
    상기 제1 반사기의 표면의 제1 영역은 상기 제1 반사기의 표면의 제2 영역보다 높은 표면 거칠기를 갖는 광전자 컴포넌트(1).
  5. 제4항에 있어서,
    상기 제1 영역의 표면 거칠기는 상기 제1 반도체 칩(4A)에 의해 방출되는 방사선의 파장 이상이고, 상기 제2 영역의 표면 거칠기는 상기 제1 반도체 칩(4A)에 의해 방출되는 방사선의 파장 미만인 광전자 컴포넌트(1).
  6. 제3항에 있어서,
    상기 제2 영역의 상기 금속층은 상기 제1 영역의 상기 금속층보다 두꺼운, 광전자 컴포넌트(1).
  7. 제2항에 있어서,
    상기 제1 반사기의 표면 거칠기는 상기 제1 반도체 칩(4A)에 의해 방출되는 방사선의 파장 이상이고, 상기 제2 반사기의 표면 거칠기는 상기 제2 반도체 칩(4)에 의해 방출되는 방사선의 파장 미만인 광전자 컴포넌트(1).
  8. 제1항, 제2항 및 제7항 중 어느 한 항에 있어서,
    상기 하우징(2)은 플라스틱으로 형성되는 광전자 컴포넌트(1).
  9. 제1항에 따른 광전자 컴포넌트(1)를 제조하기 위한 방법으로서,
    상기 하우징(2)을 제공하는 단계 - 상기 하우징(2)은 플라스틱으로 형성되고, 상기 적어도 하나의 컷아웃(3A)은 상기 하우징(2)에 형성되고, 상기 컷아웃(3A)은 표면을 가짐 -;
    상기 적어도 하나의 반도체 칩(4A)을 제공하는 단계;
    반사 표면(5)을 형성하기 위해 그리고 동작 중에 상기 컴포넌트(1)에 의해 방출되는 방사선의 방출 특성(6)의 타깃 설정을 위해 상기 컷아웃(3A)의 표면 상에 상기 금속층을 전해 퇴적(electrodeposition) 또는 무전해 퇴적(electroless deposition)하는 단계; 및
    상기 컷아웃(3A)에 상기 반도체 칩(4A)을 배열하는 단계를 포함하는, 방법.
  10. 제2항에 따른 광전자 컴포넌트(1)를 제조하기 위한 방법으로서,
    상기 하우징(2)을 제공하는 단계 - 상기 하우징(2)은 사출 몰딩 방법에 의해 플라스틱으로 형성되고, 상기 적어도 하나의 컷아웃(3A)은 상기 하우징(2)에 형성되고, 상기 컷아웃(3A)은 표면을 갖고, 상기 하우징(2)의 사출 몰딩 이전에, 동작 중에 상기 컴포넌트(1)에 의해 방출되는 방사선의 방출 특성(6)의 타깃 설정을 위해 사출 몰드의 표면의 적어도 하나의 영역이 폴리싱됨 -;
    상기 적어도 하나의 반도체 칩(4A)을 제공하는 단계;
    반사 표면(5)을 형성하기 위해 상기 컷아웃(3A)의 표면 상에 스퍼터링 또는 열적 기상 증착(thermal vapor deposition)에 의해 상기 금속층을 도포하는 단계; 및
    상기 컷아웃(3A)에 상기 반도체 칩(4A)을 배열하는 단계
    를 포함하는 방법.
  11. 제10항에 있어서,
    상기 사출 몰드의 표면이 폴리싱된 결과로서, 상기 제1 반사기의 표면 거칠기가 상기 제2 반사기의 표면 거칠기보다 큰, 방법.
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