KR102075804B1 - 그래핀-계 반도체 소자 - Google Patents

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미르코 칸토로
세드릭 후이게바에르트
마크 헤인스
스테판 드 겐트
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Abstract

본 발명에 따른 반도체 소자는,
○ 서로 인접한 제 1 그래핀층 및 제 2 그래핀층을 포함하는 복층 그래핀과,
○ 상기 제 1 그래핀층과 접촉하는 제 1 전기 절연층과,
○ 상기 제 2 그래핀층과 접촉하는 전기 절연 영역을 포함하며,
상기 제 1 전기 절연층은,
● 전기 절연 물질과,
● 상기 제 1 그래핀층 내에 제 1 타입의 자유 전하 캐리어를 생성하기 위한 질료를 포함하고,
상기 전기 절연 영역은 상기 제 2 그래핀층 내에, 상기 제 1 타입과는 반대인 제 2 타입의 자유 전하 캐리어를 생성하기에 적합하다.

Description

그래핀-계 반도체 소자 {GRAPHENE-BASED SEMICONDUCTOR DEVICE}
본 발명은 복층 그래핀을 포함하는 반도체 소자와, 그 제조 방법에 관한 것이다. 특히, 본 발명은 전계 효과 트랜지스터에 관한 것이다.
그래핀은 카본 원자가 동평면의 공유 σ-본드에 구조적으로 의존하는, sp2 벌집형 격자로 배열되는 2차원, 반-금속의, 원자적으로 얇은 필름이다. 그래핀은 Si/SiO2 필름 스택 위에 그래파이트 결정을 미세역학적으로 박리함으로써, A.K. Geim, K.S. Novoselov 및 그 동료들에 의해 University of Manchester에서 2004년에 처음으로 성공적으로 분리되었다. 그래핀을 적용한 연구의 주목할만한 돌파구가 마련되었다 - 수백 GHz가 넘는 fT에서 스위칭 거동, 고속(10Gb/s) 광통신용 고주파수 광검출기, 단일 분자 검출기, 및 고이동도(high mobility) 트랜지스터(~105cm2V-1s-1). 그래핀은 또한 비-산화 환경에서 화학적으로 안정하고, 기계적으로 강성이 높다. 전자적 수송 성질이 마이크로일렉트로닉스 분야에 종래에 사용되던 물질에 비해 훨씬 우수한 것으로 판명되었다. 따라서, 그래핀은 후기-CMOS 응용예용 물질로 가장 촉망되는 후보 중 하나다.
단층 그래핀(SLG)은 밴드갭이 없는 반금속이다. 그 결과, 활성 채널로 단층 그래핀을 이용한 트랜지스터는 불량한 Ion/Ioff를 나타내고(일반적으로 ~10), 오프 전환될 수 없다. 이는 로직 응용예에 대해 마이크로일렉트로닉스에 그래핀 이용을 방해하는 주된 제한 요인 중 하나다. 이 문제를 해결하기 위해, 단층 그래핀에 밴드갭이 요구될 수 있다. 단층 그래핀에 밴드갭 오픈을 유도하기 위해 다수의 기법이 추구되고 있다 - 예를 들어, 단층 그래핀이 수 nm-폭 리본에 맞추어질 때, 양자 한정-유도 밴드갭이 나타난다(K. Nakada et al., Phys. Rev. B 54, 17954 (1996)).
복층 그래핀을 이용함으로써 라디칼적으로 다른 기법이 추구될 수 있다(E. McCann, Phys Rev B 74, (2006)). 수직으로 적층되고 pi-본드를 통해 상호작용하는 2개의 단층 그래핀으로 구성되는 복층 그래핀은, 제로 밴드갭 특성을 단층 그래핀과 공유하고, 따라서, 역시 반금속이다(도 1b의 좌측 참조). 그러나, 적층된 2개의 층의 반전 대칭(inversion symmetry)이 복층 그래핀 평면에 수직으로 인가되는 외부 전기장의 이용에 의해 파괴될 경우, 복층 그래핀에 밴드갭이 나타날 수 있다(도 1b 우측 참조). 그 후 복층 그래핀은 인가된 전기장의 세기에 좌우되는 밴드갭을 갖는 반도체가 된다. 유도될 수 있는 밴드갭의 최대값은 층간 결합 에너지에만 의존한다. 지금까지, 앞서 설명한 바와 같이 수직 대칭 파괴에 의한 복층 그래핀의 밴드갭 오픈은 다음의 2가지 주된 특징으로 달성되었다:
(i) 게이트 전극에 의해 발생되는 전기 변위장:
이 방법에서, 복층 그래핀과 직접 접촉하는 외부 게이트 스택(예를 들어, 상부 게이트 스택)을 이용하여 복층 그래핀 평면에 수직인 전기 변위장를 구축할 수 있다. 이 전기장은 복층 그래핀의 2개층 상에 서로 다른 2개의 과전하 밀도를 유도하고, 따라서, 2개의 층 사이에 전하 밀도 비대칭을 유도한다(E. McCann, Phys Rev B 74, (2006)). 두 비대칭 전하 사이의 쿨롱 상호작용은 복층 그래핀 밴드 다이어그램에서 전도대 및 가전자대 사이에 밴드갭을 열리게 한다. 250meV의 광학적 밴드갭은 적외선 분광법에 의해 측정되고 있다(F. Wang et al., Nature 459, 820 (2009)). 그러나, 상온에서 복층 그래핀-기반 트랜지스터의 효율적 스위칭을 위해 요구되는 104을 넘는 Ion/Ioff을 얻기 위해 적어도 300meV의 밴드갭이 필요하다(K. Majumdar, et al., 2010 International Electron Devices Meeting - Technical Digest, (2010)). 300meV 밴드갭을 얻기 위해, 인가되는 전기장은 3.5V/nm보다 커야만 한다. 다른 한편, 복층 그래핀 사이에서 이러한 높은 전기장을 인가할 때, 복층 그래핀의 전하 밀도는 1013cm-2를 넘는다. 따라서, 트랜지스터를 오프 전환하기 위해, 과전하를 보상하고 페르미 레벨을 SiO2 유전체의 항복 전압에 도달할 수 있는 밴드갭 내로 배치하도록, 주 게이트가 초고 전기 변위장을 발생시켜야 한다.
(ii) 흡착질에 의한 복층 글래빈의 밴드갭 오픈
이 방법에서, 복층 그래핀의 상부층은 원자 또는 분자의 물리흡착에 의해 도핑된다. 엄격한 2차원 물질이지만, 그래핀은 표면과 직접 접촉하는 흡착질 및 다른 분자에 매우 민감하다. 이 성질은 그래핀의 전자적 성질을 맞춤화시키는데 이용될 수 있다. 문헌에서는 금속 및 흡착원자(J. H. Chen et al. Nat Phys 4, 377 (2008))로부터 유기 화합물(C. Coletti et al., Phys Rev B 81, (2010)), 무기 염(D. B. Farmer et al., Appl Phys Lett 94, (2009)), 및 가스(A. Ghosh, J. Exp. Nanosci. 4, 313 (2009))에 이르는 흡착 화학종의 다양한 예에 대해 보고하고 있다. 이러한 화학종 각각은 그래핀과 흡착질 사이에서 전기음성도의 차이에 따라, 그래핀 내에 n- 또는 p-타입 도핑을 제공할 수 있다. 복층 그래핀을 고려할 때, 상부층 상에 과전하를 배치함으로써 유효 전기장이 유도될 수 있고, 결과적으로, 상부층과 하부층 사이에 전하 재분포 및 비대칭이 나타난다. 화학적 물리흡착에 의한 복층 그래핀의 도핑은 외부 게이팅의 효과와 닮았다. 지금까지, 물리흡착을 통한 복층 그래핀 내 밴드갭의 오픈은, 칼륨 및 알루미늄과 같이 복층 그래핀 상부에 증착되는 금속 흡착원자를 이용함으로써(B. N. Szafranek et al., Nano Lett 11, 2640 (2011)), 유기 분자의 기화에 의해(C. Coletti, et al., Phys Rev B 81, (2010), 그리고, 또한, 산소 또는 심지어 수분을 이용한 도핑에 의해(C.-T. L. Wenjing Zhang et al., Acs Nano 5, 7517 (2011)), 수행되고 있다. 그러나, 앞서 나열한 도핑 기법은 도펀트가 복층 그래핀 상에 불균일하게 확산되는 경향을 보이기 때문에 쉽게 제어되지 않는다. 더욱이, 도펀트가 이동하며 그래핀과 상호작용하여 결함을 생성하는 경향이 있다. 이러한 이동은 시간에 따른 응집물 형성을 유도하는 경향이 또한 있고, 따라서, 소자 성능 안정도 문제를 야기한다. 또한, 도펀트 증착은 전형적인 CMOS 프로세스 흐름과 지금껏 거의 양립되지 않는다.
따라서, 복층 간에 3.5V/nm보다 큰 전기 변위장의 구현을 돕는 새로운 복층 그래핀 구조가 당 업계에 필요하다. 그래핀의 구조적 일체성과 소자의 안정성에 대해 영향이 적은 구조가 당 업계에 또한 필요하다.
효율적인 스위칭을 갖는 그래핀 복층-기반 반도체 소자를 제공하는 것이 본 발명의 목적이다.
이 목적은 제 1 독립항의 기술적 특징을 보여주는 반도체 소자의 개시 내용에 따라 달성된다.
이러한 반도체 소자의 제조 방법을 제공하는 것이 본 발명의 다른 하나의 목적이다.
이 목적은 제 2 독립항의 단계들을 포함하는 방법을 갖는 개시 내용에 따라 달성된다.
양호한 Ion/Ioff 비(가령, 104 이상)를 나타내는 그래핀 복층-기반 반도체 소자를 얻을 수 있는 것이 본 발명의 실시예의 장점이다.
전기 변위장의 비교적 작은 변화를 통해 효과적으로 오프 전환될 수 있는 그래핀 복층-기반 반도체 소자를 얻을 수 있는 점이 본 발명의 실시예의 장점이다.
상부 및/또는 하부 게이트에서 인가되는 외부 전위 부재시 적어도 100meV의 영구 밴드갭과, 이러한 외부 전위의 존재시 적어도 300meV의 밴드갭을 나타내는 그래핀 복층-기반 반도체 소자를 얻을 수 있다는 것이 본 발명의 실시예의 장점이다.
3.5V/nm보다 작은 전기장의 인가를 통해 적어도 300meV의 밴드갭을 나타낼 수 있는 그래핀 복층-기반 반도체 소자를 얻을 수 있다는 것이 본 발명의 실시예의 장점이다.
1013cm-2 미만의 복층 그래핀 내 전하 밀도를 나타내는, 따라서, 비교적 낮은 외부 전기 변위장을 통해 소자를 오프 전환시킬 수 있는, 그래핀 복층-기반 반도체 소자를 얻을 수 있는 것이 본 발명의 실시예의 장점이다.
복층 그래핀의 도핑 레벨이 쉽게 제어될 수 있는 그래핀 복층-기반 반도체 소자를 얻을 수 있는 것이 본 발명의 실시예의 장점이다.
복층 그래핀에 대한 도핑이 균일할 수 있는 그래핀 복층-기반 반도체 소자를 얻을 수 있는 것이 본 발명의 실시예의 장점이다.
복층 그래핀을 도핑하는데 사용되는 도펀트가 복층 그래핀 내에서 이동하지 않아서 결함을 생성하는, 그래핀 복층-기반 반도체 소자를 얻을 수 있는 것이 본 발명의 실시예의 장점이다.
복층 그래핀을 도핑하는데 사용되는 도펀트가 합체되지 않는, 그래핀 복층-기반 반도체 소자를 얻을 수 있는 것이 본 발명의 실시예의 장점이다.
전형적인 CMOS 프로세스 흐름과 양립하는 방법을 통해 그래핀 복층-기반 반도체 소자를 얻을 수 있는 것이 본 발명의 실시예의 장점이다.
부동태화 되고 소자의 게이팅(특히, 소자의 상부층의 게이팅)을 가능하게 하는 그래핀 복층-기반 반도체 소자를 얻을 수 있는 것이 본 발명의 실시예의 장점이다.
도펀트 농도를 양호하게 제어할 수 있는 방법을 통해 그래핀 복층-기반 반도체 소자를 얻을 수 있는 것이 본 발명의 실시예의 장점이다.
제 1 형태에서, 본 발명은 반도체 소자에 관한 것으로서,
● 서로 인접한 제 1 그래핀층 및 제 2 그래핀층을 포함하는 복층 그래핀과,
● 상기 복층 그래핀 내 밴드갭을 오픈하기 위한 수단을 포함한다.
실시예에서, 상기 밴드갭은 적어도 10meV일 수 있다.
제 1 형태의 일 실시예에서, 상기 수단은,
○ 상기 복층 그래핀의 상부의 제 1 전기 절연층과,
○ 상기 제 2 그래핀층 아래의 전기 절연 영역을 포함할 수 있고,
상기 제 1 전기 절연층은
● 전기 절연 물질과,
● 상기 제 1 그래핀층 내에 제 1 타입의 자유 전하 캐리어를 생성하기 위한 질료(substance)를 포함하며,
상기 전기 절연 영역은 상기 제 2 그래핀층 내에, 상기 제 1 타입과는 반대인 제 2 타입의 자유 전하 캐리어를 생성하기 위한 것이다.
제 1 형태의 바람직한 실시예에서, 본 발명은 반도체 소자에 관한 것으로서,
○ 서로 인접한 제 1 그래핀층 및 제 2 그래핀층을 포함하는 복층 그래핀과,
○ 상기 제 1 그래핀층과 접촉하는 제 1 전기 절연층과,
○ 상기 제 2 그래핀층과 접촉하는 전기 절연 영역을 포함하며,
상기 제 1 전기 절연층은,
● 전기 절연 물질과,
● 상기 제 1 그래핀층 내 제 1 타입의 자유 전하 캐리어를 생성하기 위한 질료를 포함하고,
상기 전기 절연 영역은 상기 제 2 그래핀층 내에, 상기 제 1 타입과는 반대인 제 2 타입의 자유 전하 캐리어를 생성하기 위한 것이다.
상기 제 1 전기 절연층을 상기 제 1 그래핀층과 접촉시키고 상기 제 전기 절연 영역을 상기 제 2 그래핀층과 접촉시킴으로써, 복층 그래핀의 양 측부 상에 자유 전하 캐리어를 생성하기 적합한 질료의 대칭 분포가 달성된다. 이에 따라, 그래핀 복층에 낮은 전하 밀도가 실현된다.
복층 상에 제 1 타입의 자유 전하 캐리어를 생성하기에 적합한 상기 질료를 직접 증착시키면,
● 복층 글래핀의 측부 상에 상기 질료의 비균질 분포 문제가 나타나고,
● 복층 그래핀 내로 상기 질료의 확산이 유도되며,
● 소자의 게이팅이 방지되지만,
전기 절연층 내에 상기 질료를 통합시키면 이러한 모든 문제들을 한번에 해결할 수 있다. 더욱이, 소자의 게이팅을 가능하게 하는 절연 물질의 존재에 대한 그래픽 복층 연결 내 낮은 전류 밀도는
(i) 변위장을 인가함으로써 효율적 소자 스위칭을 위해 충분히 큰 밴드갭을 오픈하기에 충분한 전기장을 실현할 수 있고,
(ii) 전기 변위장 내 비교적 낮은 변화를 통해 트랜지스터를 오프 전환시킬 수 있다.
제 1 전기 절연층의 추가적인 장점은 예를 들어, 산화물에 대해 소자를 보호하는, 소자의 부동태화다.
실시예에서, 절연 영역은 전기 전도부(가령, 도핑된 Si-웨이퍼) 및 전기 절연부(여기서 "제 2" 절연층으로 불림, 예를 들어, Al2O3 또는 HfO2와 같은 하이-k 유전체)를 포함하는 기판의 전기 절연부일 수 있고, 상기 전기 절연부는 상기 제 2 그래핀층 내 제 2 타입의 자유 전하 캐리어를 생성하기에 적합한 도펀트층에 결합된다. 전기 전도부는 아래에서 언급되는 바와 같이 제 2 전극의 예다.
여기서 임의의 실시예에서, 그래핀층 내에 자유 전하 캐리어를 생성하기 적합한 질료에 관한 표현은, 상기 그래핀층을 도핑하기에 적합한 질료에 관한 표현으로 대체될 수 있다. 마찬가지로, 그래핀층 내에 자유 전하 캐리어를 생성하기에 적합한 질료에 관한 표현은, 그래핀 복층의 전도대 및/또는 가전자대의 레벨을 변화시키기에 적합한 질료에 관한 표현으로 대체될 수 있다.
예를 들어, 제 1 형태의 일 실시예에서, 본 발명은 반도체 소자에 관한 것으로서,
○ 서로 인접한 제 1 그래핀층 및 제 2 그래핀층을 포함하는 복층 그래핀과,
○ 상기 제 1 그래핀층과 접촉하는 제 1 전기 절연층과,
○ 상기 제 2 그래핀층과 접촉하는 전기 절연 영역을 포함하며,
상기 제 1 전기 절연층은,
● 전기 절연 물질과,
● 상기 제 1 그래핀층을 양으로(또는, 대안으로서, 음으로) 도핑하기 적합한 질료를 포함하고,
상기 전기 절연 영역은 상기 제 2 그래핀층을 음으로(또는, 대안으로서, 양으로) 도핑하기 적합하다.
제 1 형태의 다른 예의 실시예에서, 본 발명은 반도체 소자에 관한 것으로서,
○ 서로 인접한 제 1 그래핀층 및 제 2 그래핀층을 포함하는 복층 그래핀과,
○ 상기 제 1 그래핀층과 접촉하는 제 1 전기 절연층과,
○ 상기 제 2 그래핀층과 접촉하는 전기 절연 영역을 포함하며,
상기 제 1 전기 절연층은,
● 전기 절연 물질과,
● 그래핀 복층의 전도대 레벨 및/또는 가전자대 레벨을 변화시키기 적합한 질료를 포함하고,
상기 전기 절연 영역은 그래핀 복층의 전도대 레벨 및/또는 가전자대 레벨을 변화시키기 적합하다.
실시예에서, 복층 그래핀은 버널(Bernal) 적층될 수 있다(도 1a 참조). 버널 적층된 복층 그래핀은 일 층에 원자들의 반을 갖고, 그 위의 다른 층에 원자들의 반을 갖는다. 이 구조는 층 간에 충분히 강한 전기장을 유도함으로써 정전적으로 B1-A2 사이트의 온사이트 에너지 사이의 차이를 제어할 수 있기 때문에 유리하다. 이러한 전계의 존재시에, 전도대와 가전자대 사이에 밴드갭이 오픈된다.
제 1 형태의 실시예에서, 상기 전기 절연 물질은 균질 필름을 형성하기 적합할 수 있고, 폴리머인 것이 바람직하다. 균질 필름을 형성하기 위한 적합성은, 그래핀 복층의 완전한 커버리지를 보장하기 때문에, 따라서, 상기 제 1 그래핀층의 일 측부를 전기적으로 절연하고 부동태화시킬 수 있기 때문에, 유리하다. 이러한 절연은 장치를 게이팅시킬 수 있다 - 즉, 제 1 전기 절연층의 상부에 전극을 배치할 수 있게 한다. 부동태화는 장치의 수명 및 전기적 안정성을 연장시킨다. 균질 필름을 형성하기에 적합한 절연 물질의 다른 장점은, 질료가 내부에 균질하게 산포될 수 있다는 점이다. 이 질료가 상기 제 1 그래핀층 내에 제 1 타입의 자유 전하 캐리어를 생성하기에 적합할 때, 제 1 그래핀층의 전체 표면 사이에서 상기 자유 전하 캐리어를 균질하게 생성할 수 있다. 이는 자유 전하 캐리어의 국부적 과도성을 최소화시킨다. 폴리머는 두 요건(절연 및 필름 형성)을 충족시키기 위해 쉽게 선택될 수 있는 물질이지만, 다른 물질도 동일 용도로 사용될 수 있다. 예를 들어, 결정질화되지 않는 작은 분자, 결정질화되지 않는 올리고머, 및 왁스가 사용될 수 있다. 작은 분자란, 폴리머가 아닌 분자를 의미한다. 혼합물 절연 물질/질료 이용시의 다른 장점은 질료 농도를 양호하게 제어할 수 있다는 점이다. 제 1 형태의 실시예에서, 전기 절연 물질은 상기 질료일 수 있다. 예를 들어, 전기 절연 물질은 제 1 그래핀층 내에 자유 전하 캐리어를 생성할 수 있는 그래핀 옥사이드층 또는 임의의 다른 절연 물질일 수 있다. 그래핀 옥사이드층의 경우에, 산소는 전자를 제 1 그래핀층 내에 정공(양성 자유 전하 캐리어)을 생성한다.
제 1 형태의 다른 실시예에서, 전기 절연 물질은 상기 질료에 결합될 수 있다. 본 실시예에서, 전기 절연 물질은 상기 질료에 부착된다. 예를 들어, 상기 질료가 상기 폴리머에 펜던트 기로서 및/또는 말단-기로서 공유 결합될 수 있다. 절연 물질을 상기 질료에 결합시킴으로써, 상기 절연 물질과 상기 질료의 상 분리를 피할 수 있는 장점이 있다. 이러한 상 분리는 질료의 합체를 유도하고, 이는 그 성질에 유해하다. 더욱이, 절연 물질을 질료에 결합시킴으로써, 전기 절연층으로부터 복층 그래핀 내로 질료의 이동을 방지하는 장점이 있다.
제 1 형태의 또 다른 실시예에서, 전기 절연 물질은 상기 질료가 산포되는 매트릭스일 수 있다. 본 실시예는 복층 그래핀 내로 질료가 이동하는 것을 방지하기에 통상적으로 충분한다. 더욱이, 이는 전기 절연층 내 질료의 우수한 균질성을 보장한다. 게다가, 이는 적절한 용매 내에 상기 전기 절연 물질 및 상기 질료의 용액을 제조하는 과정만을 통상적으로 포함하기 때문에, 용이하게 구현되는 실시예다. 이러한 실시예는 전형적인 CMOS 프로세스 흐름과 양립된다. 마지막으로 하지만 마찬가지로 중요한 것으로서, 소자의 게이팅이 가능하다.
폴리머 매트릭스와 같은 매트릭스 내에 질료를 산포시킴으로써, 질료 부분이 매트릭스와 제 1 그래핀층 사이의 계면에서 종료될 것이다. 이러한 계면 질료는 제 1 그래핀층 내 자유 전하 캐리어 형성에 중요한 책임을 갖는다. 계면 질료의 양은 전기 절연층 내 질료의 농도에 비례한다. 그 결과, 도핑 레벨은 상기 전기 절연층 내 상기 질료의 농도에 정비례한다.
제 1 형태의 실시예에서, 반도체 소자는 상기 제 1 전기 절연층에 연결되는 제 1 전극, 및/또는 상기 전기 절연 영역에 연결되는 제 2 전극을 더 포함할 수 있다. 반도체 소자의 이러한 게이팅이 유리한 이유는 다음과 같다:
(i) 변위장을 인가함으로써 효율적인 소자 스위칭을 위해 충분히 큰 밴드갭을 오픈시키기에 충분한 전기장이 실현될 수 있고,
(ii) 전기 변위장의 비교적 작은 변화를 통해 소자를 오프 전환시킬 수 있기 때문이다.
제 1 형태의 실시예에서, 상기 전기 절연 물질은 그래핀을 향해 화학적으로 비활성일 수 있다.
제 1 형태의 실시예에서, 상기 제 1 전기 절연층은 그래핀 옥사이드층일 수 있다. 그래핀 옥사이드층은 제 1 전기 절연층으로부터 예상되는 모든 기능을 충족시키는데, 왜냐하면, 1) 그래핀 옥사이드층이 절연성이기 때문이고, 2) 균질하게 산화되고 따라서 복층 그래핀의 제 1 층 사이에 자유 전하 캐리어를 균질하게 생성하기 때문이며, 그리고 3) 그래핀 옥사이드층이 전기 절연 물질이면서도 자유 전하 캐리어를 생성하는 질료이기 때문에, 복층 그래핀 내로 전하 캐리어 생성 질료가 이동할 위험이 없기 때문이다. 복층 그래핀 위의 그래핀 옥사이드층은 산소 분위기에 삼층 그래핀을 노출시킴으로써 얻을 수 있다.
제 1 형태의 실시예에서, 상기 전기 절연 영역은 적어도 3.9의 상대 유전율을 가질 수 있다. 이는 상대 유전율이 높을수록, 얻을 수 있는 변위장이 크고, 따라서, 밴드갭을 충분하게 오픈시킬 수 있고 소자를 양호하게 오프 전화시킬 수 있기 때문에 유리하다.
제 1 형태의 실시예에서, 상기 전기 절연 영역은 상기 제 2 그래핀층 내에 제 2 타입의 상기 자유 전하 캐리어를 생성하기에 적합한 도펀트층에 결합된 제 2 전기 절연층을 포함할 수 있다.
제 1 형태의 실시예에서, 상기 도펀트층은 상기 제 2 그래핀층 내에 제 2 타입의 상기 자유 전하 캐리어를 생성하기에 적합한 전자 제공 또는 회수 기를 포함하는 모노층의 분자일 수 있다. 실시예에서, 상기 분자는 상기 제 2 절연층에게로 합체될 수 있다. 일례로서, 상기 분자는 절연층 상에 모노층을 형성할 수 있는 종류일 수 있다. 적절한 예는 상기 절연층 상에서 반응하기 적합한 제 1 기능 기와, 상기 복층 그래핀의 제 2 층으로부터 전자를 제공 또는 회수하기 적합한 제 2 기능 기와, 상기 제 1 기능 기 및 상기 제 2 기능 기 사이의 링커(linker)를 갖는 분자다. 상기 제 1 기능 기는 통상적으로 -SiCl3 또는 -Si(OR)3이고, R은 메틸(바람직함), 에틸, 및 프로필로부터 선택된다. 상기 제 2 기능 기는 예를 들어, 1기 아미노 기일 수 있다. 1기 아미노 기는 적절한 전자 도너로 작용한다. 링커는 통상적으로 탄화수소 사슬, 올리고 에틸렌 옥사이드 사슬, 페닐렌, 퍼플루오레이티드 하이드로카본 사슬 또는 이들의 조합이다. 링커는 예를 들어, 다음의 반복 유닛 -(CH2)-, -(C6H4)-, -(CH2CH2O)-, 및 -(CF2)- 중 하나 이상을 포함할 수 있다. 예를 들어, 링커 내 카본의 수는 1 부터 22까지일 수 있다. 특정 예는 프로필 링커다. 특정한 예의 적절한 분아는 3-아미노프로필 트리에톡시실레인이다.
실시예에서, 상기 전기 절연 영역은 제 1 전기 절연층이 여기서 다른 실시예에서 형성되는 것처럼 형성되는 제 2 전기 절연층일 수 있고, 그러나, 상기 제 2 그래핀층과 접촉하고 상기 제 1 그래핀층과는 접촉하지 않으며, 상기 제 2 전기 절연층은 상기 제 1 그래핀층 내 제 1 타입의 자유 전하 캐리어를 생성하기에 적합한 질료 대신에 상기 제 2 그래핀층 내에 제 2 타입의 자유 전하 캐리어를 생성하기에 적합한 질료를 포함한다.
제 1 형태의 실시예에서, 제 1 타입의 상기 자유 전하 캐리어는 전자 또는 정공일 수 있고, 제 2 타입의 상기 자유 전하 캐리어는 각각 정공 또는 전자일 수 있다.
제 1 형태의 실시예에서, 제 1 타입의 상기 자유 전하 캐리어는 전자일 수 있고, 제 2 타입의 상기 자유 전하 캐리어는 정공일 수 있다.
제 1 형태의 실시예에서, 상기 전기 절연 물질은 적어도 2.3의 상대 유전율을 갖고(가령, 섭씨 20도에서), 적어도 4.0인 것이 바람직하며, 적어도 10인 것이 더욱 바람직하다. 이는 상대 유전율이 높을수록, 얻을 수 있는 변위장이 크기 때문에 유리하다. 이는 높은 전기 변위장이 비교적 작은 게이트 전압에 의해 인가될 수 있어서, 밴드갭을 충분하게 오픈시킬 수 있고 소자를 양호하게 오프 전환시킬 수 있다는 것을 의미한다. 예를 들어, 폴리스티렌이 적합하지만, 하이-k 플루오로폴리머와 같은 높은 유전 상수를 갖는 폴리머가 바람직하다.
제 1 형태의 실시예에서, 상기 폴리머는 플루오로폴리머일 수 있다. 플루오로폴리머는 비교적 화학적으로 비활성이고 높은 유전 상수를 제시한다는 장점이 있다.
상기 플루오로폴리머가 하이-k 플루오로폴리머인 것이 바람직하다. 이러한 폴리머의 예는 다른 것들 중에서도, 폴리(트리플루오로에틸렌), 폴리(비닐리덴 플로라이드), 및 폴리(비닐리덴 플로라이드-트리플루오로틸렌)이다.
제 1 형태의 실시예에서, 상기 질료는 전기 절연층의 1 중량%로부터 10 중량%까지를 나타낼 수 있다. 이러한 양은 충분한 자유 전하 캐리어 생성을 위해 충분한 농도의 질료를 보장할 수 있기 때문에 유리하다. 높은 부하는 제 1 전기 절연층의 유전 상수를 감소시키는 경향이 있기 때문에 또한 유리하다. 더욱이, 고농도의 질료는 질료 합체 가능성을 증가시키고, 이는 물질의 자유 전하 캐리어 생성 성질에 유해하다.
제 1 형태의 실시예에서, 반도체 소자는 소스 전극, 드레인 전극, 및 소스 전극과 드레인 전극 사이의 채널을 더 포함할 수 있고, 상기 채널은 상기 복층 그래핀이며, 상기 반도체 소자는 전계 효과 트랜지스터다.
제 1 형태의 실시예에서, 상기 전기 절연 물질은 상기 질료가 산포되는 매트릭스일 수 있고, 상기 물질은 p-도펀트 테트라플루오로-테트라시아노퀴노디메탄(F4-TCNQ), p-도펀트 2,2'-(퍼플루오로나프탈렌-2,6 -디일리덴)디말로노니트릴 (F6-TCNNQ) 및 n-도펀트 아미노에톡실 에탄올로부터 선택된다.
제 2 형태에서, 본 발명은 선행 청구항들 중 어느 한 청구항에 따른 반도체 소자의 제조 방법에 관한 것으로서,
○ 제 2 그래핀층 내에서 제 1 타입과는 반대인 제 2 타입의 자유 전하 캐리어를 생성하기에 적합한 전기 절연 영역을 제공하는 단계와,
○ 상기 전기 절연 영역 위에 제 1 그래핀층 및 상기 제 2 그래핀층을 포함하는 복층 그래핀을 증착하는 단계와,
○ 상기 복층 그래핀 상에 전기 절연층을 증착하는 단계를 포함하며,
상기 전기 절연층은 상기 제 1 그래핀층 내에 상기 제 1 타입의 자유 전하 캐리어를 생성하기 적합한 질료 및 전기 절연 물질을 포함한다.
일 실시예에서, 제 2 타입의 자유 전하 캐리어를 생성하기 적합한 절연 영역을 제공하는 단계는,
● 전기 전도부(가령, 도핑된 Si-웨이퍼) 및 전기 절연부(여기서 "제 2" 절연층이라 불림, 가령, Al2O3 또는 HfO2와 같은 하이-카 유전체)를 포함하는 기판을 제공하는 단계와,
● 상기 전기 절연부 상에 도펀트층(가령, 아민-말단의 실레인의 SAM)을 제공하는 단계 - 상기 도펀트층은 제 2 타입의 상기 자유 전하 캐리어를 생성하기에 적합함 - 를 포함할 수 있다.
실시예에서, 제 2 그래핀층과 아래의 도펀트(가령, -NH2 아미노 기)와의 상호작용을 트리거링하기에 적합한 시간(가령, 1시간 내지 5시간) 동안 소정의 온도(가령, 100 내지 150℃)에서 어닐링이 수행될 수 있다.
실시예에서, 제 2 질료가 아미노 기일 때, 이러한 기들은 적절한 기본 처리를 통해 탈프로톤화될 수 있다.
제 2 형태의 실시예에서, 본 발명은 전계 효과 트랜지스터의 제조 방법에 관한 것으로서,
● 전기 전도부(여기서 "제 2 전극"으로 불림) 및 전기 절연부(여기서 "제 2" 절연층으로 불림)를 포함하는 기판을 제공하는 단계와,
● 상기 전기 절연부 상에 도펀트층을 제공하는 단계 - 상기 도펀트층은 제 2 그래핀층 내에 제 1 타입과는 반대인 제 2 타입의 상기 자유 전하 캐리어를 생성하기에 적합함 - 와,
● 상기 전기 절연 영역 위에 제 1 및 제 2 그래핀층을 포함하는 복층 그래핀을 증착하는 단계 - 상기 복층 그래핀은 채널을 형성함 - 와,
● 상기 기판 상에 소스 및 드레인 전극을 생성하는 단계 - 상기 소스 및 드레인 전극은 상기 채널을 통해 연결됨 - 와,
● 상기 복층 그래핀 상에 전기 절연층(여기서 "제 1 절연층"으로 불림)을 증착하는 단계 - 상기 전기 절연층은 상기 제 1 그래핀층 내에 상기 제 1 타입의 자유 전하 캐리어를 생성하기에 적합한 질료 및 전기 절연 물질을 포함함 -와,
● 상기 전기 절연층 상에 전극("제 1 전극"으로 불림)을 제공하는 단계를 포함한다.
본 개시문은 다음의 설명 및 첨부 도면을 이용하여 더 설명될 것이다.
도 1은 (a) 복층 그래핀의 Bernal 적층의 개략적 표현과, (b) 프리스틴 복층 그래핀의 전자 밴드 구조와, (c) 게이팅된 복층 그래핀의 전자 밴드 구조를 도시한다.
도 2는 본 발명의 일 실시예에 따른 FET 소자의 개략도를 도시한다.
도 3은 다양하게 처리되는 기판 상에 단층 그래핀 FET의 천이 특성을 보여준다.
도 4는 F4TCNQ의 농도가 변하도록 폴리스티렌/F4TCNQ 블렌드로 코팅된 복층 그래핀 FET의 상온 천이 특성을 보여준다.
도 5는 4x5 배열의 단층 그래핀 상에서 그래핀 상태에 대한 총 상태 밀도(DOS) 및 그 투영치(PDOS)와, F4TCNQ 상태에 대한 PDOS를 보여준다.
도 6은 본 발명의 실시예에 따른 고립된 복층 그래핀과 하이브리드 구조에 대한 거시적 평균 정전 전위(상부) 및 전기장(하부) 배열을 도시한다.
도 7은 상부 그래핀층이 산화 그래핀층이도록, 프리스틴 삼층 그래핀 및 삼층 그래핀의 전자 밴드 구조를 도시한다.
본 발명은특정 실시예에 대해 소정의 도면을 참조하여 설명될 것이나, 그 공개 내용이 이에 제한되지 않으며, 청구범위에 의해서만 제한된다. 제시되는 도면은 도식적인 것으로서 제한적인 것이 아니다. 도면에서, 요소의 일부의 크기는 과장되었을 수 있고, 설명을 위해 축적에 맞게 그려지지 않았다. 치수 및 상대적 치수는 개시문의 실시를 위해 실제 축소판에 반드시 대응하지는 않는다.
더욱이, 상세한 설명과 청구범위에서 제 1, 제 2, 제 3, 등의 용어는 유사한 요소들 사이를 구분하기 위해 사용되고, 반드시 순차적인 또는 연대기적인 순서를 설명하기 위한 것은 아니다. 이러한 용어들은 적절한 상황 하에 상호혼용가능하고, 발명의 실시예는 여기서 설명 또는 도시되는 다른 순서로 작동할 수 있다.
더욱이, 상세한 설명 및 청구범위에서 상부, 하부, 위, 아래, 등의 용어는 설명 용도로 사용되며, 반드시 상대적 위치를 설명하기 위한 것이 아니다. 이렇게 사용되는 용어는 적절한 상황 하에 상호혼용가능하고, 여기서 설명되는 발명의 실시예는 여기서 설명 또는 도시되는 것과는 다른 배향으로 작동할 수 있다.
더욱이, "바람직한"이라고 불리는 다양한 실시예는 발명의 범위를 제한하는 것보다는 발명의 구현을 위한 예시적인 방안으로 간주되어야 한다.
청구범위에서 사용되는 "포함하는"이라는 용어는 나열되는 요소 또는 단계에 제한되는 것으로 해석되어서는 안된다 - 이 용어는 다른 요소 또는 단계를 배제하지 않는다. 이는 거명되는 특징부, 정수, 단계, 또는 구성요소들의 존재를 명시하는 것으로 해석되면 되고, 하나 이상의 다른 특징부, 정수, 단계, 또는 구성요소, 또는 이들의 그룹의 존재 또는 추가를 배제하지 않는다. 따라서, "A 및 B를 포함하는 장치"라는 표현의 범위는 구성요소 A 및 B만으로 구성되는 장치에 제한되어서는 안되고, 본 발명과 관련하여, 장치의 열거되는 구성요소가 A 및 B일 뿐이고 청구항은 이러한 구성요소들의 등가물을 포함하는 것으로 해석되어야 한다.
예
예 1: 폴리스티렌 및 p- 도펀트를 포함하는 전기 절연층을 이용한 전계 -효과 트랜지스터 제조
기판 제조:
300nm의 열적으로 성장한 Si 옥사이드를 갖는 Si 웨이퍼(12, 도 2 참조)로 구성되는 기판은 오염물 제거를 위해 1:1:5 NH4OH:H2O2:H2O 용액(75℃)에서 10분 동안 세척되었다.
그 후 1시간 동안 무수 톨루엔 내 0.5 볼륨%의 3-아미노프로필 트리에톡시실레인 용액(APTES)에서 기판을 수직으로 침지하고, 톨루엔으로 잘 헹구며, 이소프로파놀에서 초음파처리하여, 비-공유 결합 실레인 분자를 제거함으로써 기판의 실레인화가 수행되었다. 따라서, 자체 조립된 모노층(SAM, 10, 도 2 참조)를 얻었다.
샘플은 그 후 120℃에서 N2 분위기 하에서 추가로 어닐링되어 SAM의 품질을 개선시켰다.
그래핀 증착:
단층 그래핀을 지닌 샘플과 복층 그래핀을 지닌 샘플이 제조되었다. 이 용도를 위해 단층 그래핀 및 복층 그래핀은 천연 그래파이트 결정으로부터 마이크로공학적 박리에 의해 실레인화된 기판 상에 각각 증착되었다.
그 후 샘플은 3시간동안 120℃에서 어닐링되어 아래 -NH2 아미노기와 단층 그래핀의 상호작용을 트리거링하였다.
SLG - FET 제조 및 특성화:
소스(S, 도 2 참조) 및 드레인(D, 도 2 참조) 전극이 포토레지스트 IX-450을 이용하여 광학적 리소그래피에 의해 형성되었고, 리프트오프 금속피복화(Au 70nm)가 이어졌다.
도 3은 천이 특성, 즉, 프리스틴(검은 정사각형, 라인 번호 1) 및 실레인화된 Si/SiO2 기판(라인 번호 2 내지 4) 상에 제조되는 SLG-FET의 전도도(σ) 대 백-게이트 전기장(VG)을 비교한다. 프리스틴 기판 상에 제조되는 SLG-FET는 양의 전계 및 음의 전계에서 유사한 전도도 증가를 갖는 이극성 특성을 나타냈다. 아민-처리된(그러나 아직 알칼린 처리되지 않은, 두꺼운 실선 번호 2) 기판 상에 제조되는 SLG-FET는 양의 전계를 향해 곡선의 이동을 나타냈다. 이는 SLG 층 내 과량의 정공이 존재한다는 증거다.
이론에 의한 구속없이, 다음의 설명이 제안된다 - 포토레지스트는 광학 리소그래피에 의한 소자 형성 중 노광시 양성자를 발생시켰다. 광산 양 화학종은 -NH2기를 -NH3 +로 프로톤화하였으며, 따라서, 그래핀에 과량의 정공을 유도하였다.
문헌의 보고에 따르면, APTES에 의해 처리되는 표면은 10 미만의 pH 레벨에서 광자화되고(S. Auvray, 등의, Nano Lett 5, 451 (2005)), 따라서 순수한 물로도, 과량의 양성자를 발생시킬 수 있다. 따라서, 실레인화된 기판 상에 제조되는 SLG-FET는 중성점의 큰 양의 방향 이동을 보여준다.
n-도핑(원, 라인 번호 3)을 달성하기 위해, 표면은 10분 동안 이소프로파놀 내 테트라메틸암모늄 하이드록사이드(TMAH)의 알칼린(pH~12) 용액 내에 SLG-FET를 침지함으로써 탈프로톤화되었고, 그 후 아세톤(45℃), 이소프로파놀(45℃)에서 헹구고, 2시간동안 120℃에서 어닐링이 이어졌다. 도 3에 도시되는 바와 같이(원, 라인 번호 3), 탈프로톤화 과정은 중성점을 음의 값을 향해 이동시켰다.
p-도핑을 달성하기 위해(삼각형, 라인 번호 4), 표면은 산성 용액에 SLG-FET를 침지함으로써 프로톤화되었다.
폴리머 /F 4 TCNQ 블렌드 제조:
공정용 용액은 순수 비활성 폴리머층용으로 1ml 톨루엔 내에 4.0mg의 폴리스티렌을 용해시킴으로써 제조되었다.
1ml 톨루엔에 용해된 4.0mg 폴리스티렌에 0.1mg F4TCNQ를 첨가함으로써 0.1:4.0 블렌드가 제조되었다. 마찬가지로, 0.2:4.0, 0.3:4.0 비가 제조되었다.
이러한 블렌드 각각은 BLG-FET 상에 개별적으로 스핀-코팅되었고, 그 후 소자는 전기적으로 특성화되었다.
새 블렌드를 스핀 코팅하기 전에, 톨루엔에서의 세정 단계(1시간)에 의해 이전층이 제거되었고, 그 후, 소자를 아세톤 및 이소페라파놀(10:30분)로 헹구었으며, 그 후 TMAH/이소프로파놀의 용액 내에 침지(5분)하여, -NH2 밀도를 완전히 복원하고, 마지막으로 아세톤(45℃), 이소프로파놀(45℃)에서 헹구고, 2시간동안 120℃에서 어닐링이 이어졌다.
BLG - FET 특성화:
도 4는 상온에서 BLG-FET(길이/폭=2)의 천이 특성을 보여준다.
백-게이트 유전체 스택은 Si+ 웨이퍼/300nm SiO2로 구성된다.
각각의 곡선은 앞서 언급한 블렌드 농도 중 하나에 대응한다.
각각의 곡선에서, 백-게이트 바이어스가 -100 볼트로부터 100 볼트까지 변하였다.
언도핑된 필름(0.0:4.0)을 갖는, 소자의 중성점(VNP: 전류가 최소인 점)은 -NH2 말단의 기판과의 상호작용으로 인해 복층 그래핀 내 과량의 전자를 표시하는 음의 게이트 전압에 놓였다.
F4TCNQ 농도를 증가시키면, VNP는 양의 게이트 전압을 향해 또한 이동하고, VNP에서의 전류는 도펀트 농도와 함께 지수함수적으로 감소한다.
온/오프 전류 비는 최적 백 게이트 전압에서 최대 전류 변조로 규정되었다(VNP<0 일 경우 +100, VNP>0 일 경우 -100).
도핑되지 않은 필름을 갖는 소자(0.0:4.0)는 ~3의 온/오프 비를 가져서, 최대 검사 도펀트 농도에 대해 ~130까지 개선되었다.
시뮬레이션 테스트:
F4-TCNQ의 도핑 역할의 이해를 돕기 위해 이러한 구체적 구조에 대해 밀도 기능 연산(DFT)이 수행되었다.
그래핀과 F4-TCNQ의 상호작용은 그래핀으로부터 분자까지 부분 전하 천이를 야기하였다.
도 5는 F4-TCNQ-SLG에 대한 상태의 총 밀도(DOS)와, 3eV 근방의 페르미 에너지(EF)에서 SLG 및 F4-TCNQ 구성요소에 대한, DOS의 투영치(PODS)를 도시한다.
Dirac 에너지 포인트(ED: DOS가 0 인 점)가 EF 위 대략 0.45eV에 위치하고, 이는 F4-TCNQ 분자 당 약 0.24개의 전자의 그래핀으로부터 빠져나오는 큰 전자를 표시한다.
고립된 그래핀(파선) 및 F4-TCNQ(점선)는 제로 전기 다이폴 모멘트를 갖고, 반면, SLG 상의 F4-TCNQ의 흡착(실선 T)은 SLG 표면을 향해 머리를 향하는 2.3D의 알짜 수직 모멘트를 야기한다. SLG 및 흡착 분자 필름의 조합은 무한 연장의 균일 다이폴 슬랩을 닮고, 빌트-인 전기장은 표면에 수직이며, 외부 전기장이 하는 것과 동일한 그래핀 내 응답을 생성할 수 있다.
이제 하이브리드 F4-TCNQ/BLG/NH2-SAM 시스템의 연구를 살펴보겠다. 일반적으로 하부층은 -NH2 기에 가깝기 때문에 상부층보다 높은 전자 농도를 갖고, 상부층은 F4-TCNQ 분자와의 밀접한 상호작용의 결과로 정공이 많다.
이러한 전하 재분포는 BLG층 사이에 빌트-인 전기장을 유도한다.
고립된 BLG(파선 1) 및 하이브리드 시스템(실선 2)에 대한 거시적 평균 정전 전위가 도 6에 도시된다.
고립 BLG의 경우에, 층 간에 어떤 정전 전위차도 존재하지 않고, 따라서, 도 6에 도시되는 바와 같이, 층간 공간의 전위(V)는 평탄하고, 이는 이 영역에서 어떤 전기장(E)도 나타나지 않음을 의미하지만, 하이브리드 구조는 n-도핑 하부층으로부터 p-도핑 상부층까지 매끄러운 선형 기울기를 보여주고 이는 층간 유한 빌트-인 전기장을 유도한다. 곡선의 제 1 도함수는 층간 E=1.5V/nm의 전기장을 표시하고, 이는 BLG에서 최대 밴드갭(300meV)을 달성하는 데 요구되는 전계 강도의 거의 절반이다.
예 2: 폴리스트렌 및 p- 도펀트를 포함하는 전기 절연층에 상부 게이트 전극 연결:
상부 게이트 전극이 광학 리소그래피에 의해 전기 절연층 상에 형성된다.
이는 예 1에 비해, 유도된 전기장의 크기를 증가시킬 수 있는 장점을 갖는다. 따라서, 소자는 외부 및 분자 게이트 모두로부터 이점을 얻는다.
다음의 두 예의 경우 우리는 도 2를 참조한다.
예 3: 하이 -k 폴리머 (6) 및 p- 도펀트(7)를 포함하는 전기 절연층(5)을 이용한 전계 -효과 트랜지스터(3) 제조 - 상기 절연층(5)은 상부 게이트 전극(11)에 연결됨:
전기 절연층(5)을 이용하여 전계-효과 트랜지스터(3)를 제조하는 경우에, 예 1에서 설명한 바와 동일한 과정이 반복되며, 다만, 폴리머(6)/F4TCNQ(7) 블렌드(5)의 제조시, 폴리스트렌 대신에 하이-k 폴리머(6)(적어도 4.0의 상대 유전율을 가짐)가 사용된다는 점에 차이가 있다. 통상적으로, 폴리(트리플루오로에티틀렌) 또는 폴리(비닐리덴 플로라이드)가 사용된다.
예 1과 유사하게, 서로 다른 농도를 갖는 하이-k 폴리머(6)/F4TCNQ(7) 블렌드(5)가 제조되고, F4TCNQ(7)의 최적 농도를 찾기 위해 각 블렌드(5)의 유전 상수 및 항복 전압이 측정된다.
상부 게이트 전극(11)을 하이-k 전기 절연층(5)에 연결하기 위해, 예 2에 설명된 것과 동일한 과정이 사용된다.
복층 그래핀(4)과 직접 접촉하는 하이-k 층(5)의 존재는 더 큰 크기의 전기장을 유도할 수 있다는 장점을 가져서, 절연층(5)의 항복 전압에 도달하지 않으면서 소자(3)를 오프 전환시킬 수 있다. 도 2에서, 복층 그래핀(4)은 2개의 두꺼운 라인으로 도시되며, 상부 라인이 복층(4) 중 제 1 층(1)이고, 하부 라인(2)이 복층(4)의 제 2 층(2)이다.
예 4: 하이 -k 폴리머 (6) 및 p- 도펀트(7)를 포함하는 전기 절연층(5)을 이용한 전계 -효과 트랜지스터(3) 제조 - 상기 절연층(5)은 상부 게이트 전극(11)에 연결되고, 상기 전계 효과 트랜지스터(3)는 기판 제조시 무기 하이 -k 유전체(9)를 이용:
예 3에서 설명한 것과 동일한 과정이 반복되며, 다만, 기판 제조에 사용되는 기판이 Si 옥사이드층(9) 대신에 하이-k 무기질층(9)을 갖고, 하이-k 무기질층(9)은 통상적으로 Al2O3 또는 HfO2다.
기판은 하부 전도부(12)(예를 들어, p-도핑된 Si일 수 있음) 및 상부 절연부(9)를 포함한다.
이는 백-게이트로부터 더 큰 전기 변위장을 얻을 수 있다는 점에서 유리하다.
예 5: 자연 옥사이드층을 포함하는 삼층 그래핀
도 7은 프리스틴 삼층 그래핀(TLG)(좌측)의 밴드 구조를, 자연 옥사이드층(우측)을 포함하는 삼층 그래핀과 비교한다. 프리스틴 삼층 그래핀은 K 점 근처에 6개의 밴드를 보여준다. 그 중 4개는 페르미 레벨과 닿고, 2개의 내측 밴드는 페르미 레벨로부터 약 0.5eV 떨어져 있다.
자연 옥사이드층을 포함하는 삼층 그래핀의 경우에, 가장 내측의 전도대 및 가전자대는 높은 에너지로 이동하고, 페르미 레벨 근처에 두 쌍의 포물선 밴드를 남기며, 이는 프리스틴 복층 그래핀의 에너지 스펙트럼을 닮는다. 자연 옥사이드층을 포함하는 삼층 그래핀은, 산화된 추가의 그래핀층이 제 1 그래핀층(1)과 접촉하고 제 1 그래핀층(1)과 접촉하는 상기 제 1 전기 절연층(5)으로 기능한다는 점에서, 복층 그래핀으로 간주될 수 있다. 본 경우에, 제 1 전기 절연층(5)은 상기 제 1 그래핀층(1) 내 제 1 타입의 자유 전하 캐리어를 생성하기에 적합한 질료(7) 자체다.

Claims (16)

  1. 반도체 소자(3)에 있어서,
    서로 인접한 제 1 그래핀층(1) 및 제 2 그래핀층(2)을 포함하는 복층 그래핀(4)과,
    상기 제 1 그래핀층(1)과 접촉하는 제 1 전기 절연층(5)과,
    상기 제 2 그래핀층(2)과 접촉하는 전기 절연 영역(8)을 포함하며,
    상기 제 1 전기 절연층(5)은, 전기 절연 물질(6)과, 상기 제 1 그래핀층(1) 내 제 1 타입의 자유 전하 캐리어를 생성하기 위한 질료(substance)(7)를 포함하고,
    상기 전기 절연 영역(8)은 상기 제 2 그래핀층(2) 내에, 상기 제 1 타입과는 반대인 제 2 타입의 자유 전하 캐리어를 생성하기 위한 것인
    반도체 소자.
  2. 제 1 항에 있어서,
    상기 전기 절연 물질(6)은 균질 필름을 형성하는
    반도체 소자.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 전기 절연 물질(6)이 상기 질료(7)거나,
    상기 전기 절연 물질(6)이 상기 질료(7)에 결합되거나, 또는,
    상기 전기 절연 물질(6)이 상기 질료(7)를 분산시키는 매트릭스인
    반도체 소자.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 전기 절연층(5)에 연결되는 제 1 전극(11)과, 상기 전기 절연 영역(8)에 연결되는 제 2 전극(12) 중 적어도 하나를 더 포함하는
    반도체 소자.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 전기 절연 물질(6)이 그래핀에 대하여 화학적으로 비활성인
    반도체 소자.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 전기 절연층(5)은 그래핀 옥사이드층인
    반도체 소자.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 전기 절연 영역(8)은 적어도 3.9의 상대 유전율을 갖는
    반도체 소자.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 전기 절연 영역(8)은 상기 제 2 그래핀층(2) 내 제 2 타입의 상기 자유 전하 캐리어를 생성할 수 있는 도펀트층(10)에 결합된 제 2 전기 절연층(9)을 포함하는
    반도체 소자.
  9. 제 8 항에 있어서,
    상기 도펀트층(10)은 상기 제 2 그래핀층(2) 내 제 2 타입의 상기 자유 전하 캐리어를 생성할 수 있는, 전자 제공(donation) 또는 회수(withdrawing) 기를 포함하는 분자들의 모노층이고, 상기 분자는 상기 제 2 절연층(9)에 합체되는
    반도체 소자.
  10. 제 1 항 또는 제 2 항에 있어서,
    제 1 타입의 상기 자유 전하 캐리어는 전자이고, 제 2 타입의 상기 자유 전하 캐리어는 정공인
    반도체 소자.
  11. 제 1 항 또는 제 2 항에 있어서,
    상기 전기 절연 물질(6)은 적어도 2.3의 상대 유전율을 갖는
    반도체 소자.
  12. 제 2 항에 있어서,
    상기 전기 절연 물질이 플루오로폴리머인
    반도체 소자.
  13. 제 1 항 또는 제 2 항에 있어서,
    상기 질료(7)는 상기 전기 절연층(5)의 1 중량% 내지 10 중량% 까지를 나타내는
    반도체 소자.
  14. 제 1 항 또는 제 2 항에 있어서,
    소스 전극(S), 드레인 전극(D), 및 상기 소스 전극(S) 및 드레인 전극(D) 사이의 채널(4)을 더 포함하며,
    상기 채널(4)은 상기 복층 그래핀(4)이고, 상기 반도체 소자(3)는 전계 효과 트랜지스터(3)인
    반도체 소자.
  15. 제 1 항 또는 제 2 항에 있어서,
    상기 전기 절연 물질(6)은 상기 질료(7)가 산포되는 매트릭스이고, 상기 질료(7)는 F4-TCNQ인
    반도체 소자.
  16. 제 1 항 또는 제 2 항에 따른 반도체 소자(3)의 제조 방법에 있어서,
    제 2 그래핀층(2) 내에서 제 1 타입과는 반대인 제 2 타입의 자유 전하 캐리어를 생성하기 위해 전기 절연 영역(8)을 제공하는 단계와,
    상기 전기 절연 영역(8) 위에 제 1 그래핀층(1) 및 상기 제 2 그래핀층(2)을 포함하는 복층 그래핀(4)을 증착하는 단계와,
    상기 복층 그래핀(4) 상에 전기 절연층(5)을 증착하는 단계를 포함하며,
    상기 전기 절연층(5)은 상기 제 1 그래핀층(1) 내 상기 제 1 타입의 자유 전하 캐리어를 생성하기 위한 질료(7) 및 전기 절연 물질(6)을 포함하는
    반도체 소자 제조 방법.
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9076873B2 (en) * 2011-01-07 2015-07-07 International Business Machines Corporation Graphene devices with local dual gates
KR101910579B1 (ko) * 2012-10-29 2018-10-22 삼성전자주식회사 튜너블 배리어를 구비한 그래핀 스위칭 소자
KR101920724B1 (ko) * 2012-12-11 2018-11-21 삼성전자주식회사 그래핀을 포함하는 전자 소자
KR20140107968A (ko) * 2013-02-28 2014-09-05 한국전자통신연구원 그래핀 전사방법
US9590044B2 (en) * 2013-04-11 2017-03-07 Infineon Technologies Ag Two-dimensional material containing electronic components
WO2014171320A1 (ja) * 2013-04-18 2014-10-23 富士電機株式会社 積層体および積層体の製造方法
JP6056676B2 (ja) 2013-06-21 2017-01-11 富士通株式会社 電子装置及びその製造方法
US9558929B2 (en) 2013-11-25 2017-01-31 Nutech Ventures Polymer on graphene
GB2521193A (en) 2013-12-12 2015-06-17 Nokia Technologies Oy Electronic apparatus and associated methods
GB2523173A (en) * 2014-02-17 2015-08-19 Nokia Technologies Oy An apparatus and associated methods
KR20170019338A (ko) * 2014-06-13 2017-02-21 인텔 코포레이션 그래핀을 절연체 및 디바이스에 집적화를 위한 그래핀 플루오르화
KR102266615B1 (ko) 2014-11-17 2021-06-21 삼성전자주식회사 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법
US10396175B2 (en) * 2014-11-25 2019-08-27 University Of Kentucky Research Foundation Nanogaps on atomically thin materials as non-volatile read/writable memory devices
CN104465724A (zh) * 2014-11-27 2015-03-25 国家纳米科学中心 一种非对称双层石墨烯及其制备方法和用途
US9362919B1 (en) * 2014-12-22 2016-06-07 University Of Notre Dame Du Lac Devices for utilizing symFETs for low-power information processing
DE102015106511A1 (de) * 2015-02-25 2016-08-25 Konstantin Vilyuk Grenzschicht-Graphen-Transistor
KR101696539B1 (ko) * 2015-03-09 2017-01-16 한양대학교 산학협력단 박막, 그 제조 방법, 및 그 제조 장치
KR102465353B1 (ko) 2015-12-02 2022-11-10 삼성전자주식회사 전계 효과 트랜지스터 및 이를 포함하는 반도체 소자
CN107346780B (zh) * 2016-05-05 2020-01-24 上海新昇半导体科技有限公司 微电子结构及其形成方法
KR101997512B1 (ko) * 2016-12-30 2019-07-09 한국표준과학연구원 2차원 소재의 직접증착용 고균일 유연기판의 제조방법
DE102017103666A1 (de) * 2017-02-22 2018-08-23 Infineon Technologies Ag Halbleitervorrichtung und Verfahren zu ihrer Fertigung

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110068290A1 (en) * 2008-05-30 2011-03-24 The Regents Of The University Of California Chemical modulation of electronic and magnetic properties of graphene
US20110309336A1 (en) * 2010-06-18 2011-12-22 Samsung Electronics Co., Ltd. Semiconducting graphene composition, and electrical device including the same

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8696940B2 (en) * 2009-10-30 2014-04-15 United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Negative dielectric constant material based on ion conducting materials
US9024300B2 (en) * 2010-05-13 2015-05-05 Nokia Corporation Manufacture of graphene-based apparatus
JP2012015481A (ja) * 2010-06-01 2012-01-19 Sony Corp 電界効果トランジスタの製造方法、電界効果トランジスタおよび半導体酸化グラフェンの製造方法
US8361853B2 (en) * 2010-10-12 2013-01-29 International Business Machines Corporation Graphene nanoribbons, method of fabrication and their use in electronic devices
US9076873B2 (en) * 2011-01-07 2015-07-07 International Business Machines Corporation Graphene devices with local dual gates
US8354296B2 (en) * 2011-01-19 2013-01-15 International Business Machines Corporation Semiconductor structure and circuit including ordered arrangement of graphene nanoribbons, and methods of forming same
US8440999B2 (en) * 2011-02-15 2013-05-14 International Business Machines Corporation Semiconductor chip with graphene based devices in an interconnect structure of the chip
CN102849961B (zh) * 2011-07-01 2016-08-03 中央研究院 在基板上成长碳薄膜或无机材料薄膜的方法
US8592888B2 (en) * 2011-08-09 2013-11-26 Nokia Corporation Field effect transistor for sensing deformation
KR101919424B1 (ko) * 2012-07-23 2018-11-19 삼성전자주식회사 트랜지스터 및 그 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110068290A1 (en) * 2008-05-30 2011-03-24 The Regents Of The University Of California Chemical modulation of electronic and magnetic properties of graphene
US20110309336A1 (en) * 2010-06-18 2011-12-22 Samsung Electronics Co., Ltd. Semiconducting graphene composition, and electrical device including the same

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
Amirhasan Nourbakhsh et al.,‘Tunable n- and p-type doping of single-layer graphene by engineering its interaction with the SiO2 support’, Phys. Status Solidi RRL, vol.6, pp 53-55 (2011.11.15.)*
Eiichi Sano et al.,‘Bandgap Engineering of Bilayer Graphene for Field-Effect Transistor Channels’, Jpn. J. Appl. Phys., vol.48, 091605 (2009.09.24)*
H Bukowska et al.,‘Raman spectra of graphene exfoliated on insulating crystalline substrates’, New Journal of Physics, vol.13, 063018 (2011.06.09)*
Jaesung Park et al.,‘Single-Gate Bandgap Opening of Bilayer Graphene by Dual Molecular Doping’, Adv. Mater., vol.24, pp 407-411 (2011.12.12.)*

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Publication number Publication date
KR20130131253A (ko) 2013-12-03
EP2667417A1 (en) 2013-11-27
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US20130313522A1 (en) 2013-11-28

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