KR102075183B1 - 서로 나란히 배치되는 복수의 활성 영역을 포함한 광전자 반도체 칩 - Google Patents

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Abstract

본 발명은, 복사선의 방출을 위해 적합한 활성 구역(4)을 구비한 반도체 층 시퀀스(2)와, 캐리어 기판(10)과, 반도체 층 시퀀스(2)와 캐리어 기판(10) 사이에 배치된 거울 층(6)을 포함하는 광전자 반도체 칩(1)에 관한 것이며, 반도체 층 시퀀스(2)는, 서로 나란히 배치된 복수의 활성 영역(11, 12)으로 분할되고, 이들 활성 영역은 각각 반도체 층 시퀀스(2) 내에서 트렌치(13)를 통해 서로 분리되고, 트렌치(13)는 반도체 층 시퀀스(2)와 거울 층(6)을 각각 절단하고, 거울 층(6)은 트렌치(13)로 향해 있는 측면 표면들(16)과, 반도체 칩(1)의 외면(15)으로 향해 있는 측면 표면들(17)을 포함하고, 반도체 칩(1)의 외면(15)으로 향해 있는 거울 층(6)의 측면 표면들(17)은 금속 캡슐화 층(7)을 포함하며, 트렌치(13)로 향해 있는 거울 층(6)의 측면 표면들(16) 중 적어도 일부분은 유전체 캡슐화 층(9)을 포함한다.

Description

서로 나란히 배치되는 복수의 활성 영역을 포함한 광전자 반도체 칩{OPTOELECTRONIC SEMICONDUCTOR CHIP HAVING A PLURALITY OF ACTIVE REGIONS ARRANGED ALONGSIDE ONE ANOTHER}
본 발명은, 서로 나란히 배치되어 있으면서, 특히 직렬로 연결될 수 있는 복수의 활성 영역을 포함하는 광전자 반도체 칩에 관한 것이다.
본원의 특허 출원은, 그 공개 내용이 재귀적 관계를 통해 본원에 수용되는 독일 특허 출원 10 2012 108 879.9의 우선권을 청구한 것이다.
특히 본 출원은, 반도체 층 시퀀스의 원래의 성장 기판이 분리되고, 그 대신 반도체 층 시퀀스는 원래의 성장 기판에 대향하는 면 상에서 성장 기판과 동일하지 않은 캐리어 기판과 연결되는, 이른바 박막 발광다이오드 칩에 관한 것이다. 상기 유형의 박막 발광다이오드 칩의 경우, 바람직하게는, 캐리어 기판을 향해 있는 반도체 층 시퀀스의 면은, 캐리어 기판의 방향으로 방출되는 복사선을 복사선 출사면의 방향으로 편향시키고 그 결과 복사 효율을 높이기 위해, 거울 층을 구비한다.
가시 스펙트럼 범위의 경우, 특히 은은, 높은 반사율을 특징으로 하기 때문에 거울 층을 위한 재료로서 적합하지만, 그러나 은은 다른 한편으로 부식에 대해 민감하다.
공보 WO 2011/157523 A1에서는, 반도체 층 시퀀스가 서로 나란히 배치된 복수의 활성 영역을 포함하는, 박막 발광다이오드 칩이 기술된다. 서로 나란히 배치된 복수의 활성 영역은 특히 직렬로 연결된다. 복수의 활성 영역은 반도체 층 시퀀스 내에서 트렌치들을 통해 서로 분리된다. 반도체 층 시퀀스의 복수의 활성 영역이 활성 영역들 사이의 트렌치들을 통해 서로 분리된다면, 이로 인해, 캐리어 기판과 반도체 층 시퀀스 사이에 배치된 거울 층의 측면 에지들은 트렌치들에서 노출될 수 있다. 이런 경우에 주변 공기 및/또는 습기와의 접촉을 통한 거울 층의 부식을 방지하기 위해, 거울 층의 노출 영역들에는 바람직하게는 캡슐화 층이 구비된다.
공통의 캐리어 기판 상에서 각각 복수의 활성 영역을 포함하는 복수의 상기 유형의 광전자 반도체 부품을 제조할 수 있으며, 캐리어 기판은 활성 영역들 사이의 트렌치들을 따라서 절단된다. 확인된 점에 따르면, 앞서 거울 층의 보호를 위해 적층된 유전체 캡슐화 층은, 반도체 층 시퀀스의 활성 영역들 사이의 트렌치들을 따라서 캐리어 기판을 절단할 때 손상될 수 있다. 이로 인해, 분리 공정 후에 각각의 반도체 칩의 외면들을 향해 있는 거울 층의 측면 에지들은 부식에 대해 최적으로 보호되지 않을 수 있다.
그러므로 해결할 과제는, 반도체 칩의 외면들을 향해 있는 거울 층의 측면 에지들이 부식에 대한 보호가 향상되고 반도체 칩의 효율성은 최대한 적게 저하되는, 복수의 활성 영역을 포함하는 개량된 광전자 반도체 칩을 명시하는 것에 있다.
상기 과제는, 독립 청구항 제1항에 따른 광전자 반도체 칩을 통해 해결된다. 본 발명의 바람직한 구현예들 및 그 개선예들은 종속 청구항들의 대상이다.
하나 이상의 구성에 따라서, 광전자 반도체 칩은, 복사선의 방출을 위해 적합한 활성 구역을 구비한 반도체 층 시퀀스를 포함한다. 광전자 반도체 칩은 특히 발광다이오드 칩일 수 있다.
그 밖에도, 광전자 반도체 칩은 캐리어 기판을 포함한다. 광전자 반도체 칩은 바람직하게는, 원래의 성장 기판이 반도체 층 시퀀스로부터 분리되고 반도체 층 시퀀스는 원래의 성장 기판에 대향하는 면 상에서 캐리어 기판과 연결되는, 이른바 박막 발광다이오드 칩이다.
캐리어 기판과 반도체 층 시퀀스 사이에는 바람직하게는 거울 층이 배치되며, 이 거울 층은 바람직하게는 은을 포함하거나, 또는 은으로 구성된다. 은은 가시 스펙트럼 범위에서 높은 반사율을 특징으로 한다. 또한, 거울 층은 바람직하게는 반도체 층 시퀀스에 대한 전기 접점을 형성한다. 이를 위해, 은의 높은 전기 전도도가 바람직하다.
일 구성에 따라서, 광전자 반도체 칩의 경우 반도체 층 시퀀스는 서로 나란히 배치된 복수의 활성 영역으로 분할되며, 이들 활성 영역은 바람직하게는 직렬로 연결된다. 복수의 활성 영역은 예컨대 바람직하게는 적어도 일부 영역에서 캐리어 기판과 거울 층 사이에 배치된 전기 접촉 층들을 통해 직렬로 연결된다.
광전자 반도체 칩의 경우, 서로 나란히 배치된 복수의 활성 영역은 바람직하게는 반도체 층 시퀀스 내에서 트렌치를 통해 서로 분리된다. 트렌치는 복수의 활성 영역 사이에서 반도체 층 시퀀스와 거울 층을 각각 절단한다. 다시 말해, 반도체 칩의 각각의 활성 영역에는 거울 층의 영역이 할당된다.
광전자 반도체 칩이 하나 또는 복수의 트렌치에 의해 복수의 활성 영역으로 분할되는 것을 통해, 거울 층은 트렌치를 향해 있는 측면 표면들과 반도체 칩의 외면을 향해 있는 측면 표면들을 포함한다.
광전자 반도체 칩의 경우, 바람직하게는 반도체 칩의 외면을 향해 있는 거울 층의 측면 표면들은 금속 캡슐화 층을 포함한다. 금속 캡슐화 층은 금속 또는 금속 합금으로 이루어진 하나 또는 복수의 층을 포함한다. 반도체 칩의 외면들을 향해 있는 거울 층의 측면 표면들의 금속 캡슐화 층은, 유전체 캡슐화 층에 비해 비교적 높은 기계적 저항성을 갖는다는 장점을 갖는다. 이는, 특히 복수의 광전자 반도체 칩이 하나의 공통의 캐리어 기판 상에서 제조되고 그 다음 복수의 광전자 반도체 칩은 예컨대 톱 절단(sawing) 또는 레이저 빔 절단과 같은 분리 공정을 통해 개별 광전자 반도체 칩들로 분할될 때 바람직하다. 상기 유형의 분리 공정의 경우, 예컨대 톱 절단 또는 레이저 빔 절단을 통해 캐리어 기판 내에 분리 트렌치들이 제조되며, 이 분리 트렌치들은 분리 후에 반도체 칩의 외면들을 형성한다.
확인된 점에 따르면, 유전체 캡슐화 층이 거울 층을 위해 이용된다면, 분리 트렌치들을 제조할 때 거울 층의 측면 표면들 상에 적층된 캡슐화 층의 손상이 발생할 수 있다. 이런 경우에, 거울 층은 예컨대 습기의 침투 및/또는 산화와 같은 외부 영향으로부터 더 이상 충분히 보호되지 않을 수도 있다. 이는 거울 층의 성능 저하를 초래할 수도 있지만, 이런 성능 저하는 본원에서 기술되는 광전자 반도체 칩의 경우 바람직하게는 반도체 칩의 외면들을 향해 있는 거울 층의 측면 표면들을 위해 금속 캡슐화 층을 이용하는 것을 통해 방지된다.
그 밖에도, 광전자 반도체 칩의 경우, 바람직하게는 트렌치를 향해 있는 거울 층의 측면 표면들 중 적어도 일부분이 유전체 캡슐화 층을 포함한다. 달리 말하면, 복수의 활성 영역 사이의 트렌치를 향해 있지만 반도체 칩의 외면쪽으로는 향해 있지 않은 거울 층의 측면 표면들 중 적어도 몇몇 측면 표면은 유전체 캡슐화 층을 구비하지 않는다. 유전체 캡슐화 층은 바람직하게는 투명하다. 이런 구성은, 광전자 반도체 칩의 내부에 배치되고 복수의 활성 영역 사이의 트렌치를 향해 있는 거울 층의 측면 표면들의 경우, 분리 공정에서 이용되는 절단 방법에 의해 실질적으로 성능 저하되지 않는다는 지식을 근거로 한다. 트렌치를 향해 있는 거울 층의 측면 표면들 중 적어도 일부분이 유전체 캡슐화 층을 포함하는 것을 통해, 방출되는 전자기 복사선의 흡수가 거울 층의 모든 측면 표면 상에서 금속 캡슐화 층을 이용하는 것에 비해 감소되며, 그리고 이런 방식으로 광전자 반도체 칩의 복사 효율은 바람직하게 증가된다.
광전자 반도체 칩의 바람직한 구성의 경우, 트렌치를 향해 있는 거울 층의 모든 측면 표면은 유전체 캡슐화 층을 포함한다. 이런 구성의 경우, 반도체 칩의 외면을 향해 있는 거울 층의 측면 표면들만이 금속 캡슐화 층을 구비하며, 그에 반해 복수의 활성 영역 사이에 배치되는 트렌치를 각각 향해 있는 거울 층의 나머지 측면 표면들은 유전체 캡슐화 층을 포함한다. 이런 방식으로, 한편으로, 반도체 칩의 외면들을 향해 있는 거울 층의 측면 표면들은 금속 캡슐화 층에 의해 특히 분리 공정 동안 기계적 손상으로부터 보호된다. 다른 한편으로는, 거울 층의 모든 또 다른 측면 표면 상에서는 복사선의 흡수가 바람직하게는 투명한 유전체 캡슐화 층의 이용을 통해 감소되고 이런 방식으로 복사 효율은 증가된다.
광전자 반도체 칩의 일 구성의 경우, 활성 영역들은, 거울 층의 모든 측면 표면이 각각 트렌치를 향해 있는 하나 이상의 내부 활성 영역과, 거울 층의 하나 이상의 측면 표면이 반도체 칩의 외면을 향해 있는 외부 활성 영역들을 포함한다. 복수의 활성 영역은 예컨대 복수의 행 및 열로 이루어진 행렬을 형성할 수 있다.
광전자 반도체 칩이 예컨대 3 x 3 행렬로 배치되어 있는 9개의 활성 영역을 포함한다면, 중심에 배치되는 내부 활성 영역의 경우 거울 층의 모든 측면 표면은 각각 트렌치를 향해 있다. 나머지 외부 활성 영역들의 경우, 거울 층의 각각 하나 이상의 측면 표면은 광전자 반도체 칩의 외면을 향해 있다.
광전자 반도체 칩이 예컨대 4 x 4 행렬로 배치되는 16개의 활성 영역을 포함한다면, 중앙의 4개의 내부 활성 영역의 경우, 거울 층의 모든 측면 표면은 트렌치를 향해 있다. 나머지 외부 활성 영역들의 경우에는 거울 층의 각각 하나 이상의 측면 표면이 반도체 칩의 외면을 향해 있다.
광전자 반도체 칩의 일 구성에서, 외부 활성 영역들 내의 거울 층의 측면 표면들이면서 트렌치를 향해 있고 반도체 칩의 외면의 일측 면에 인접하는 상기 측면 표면들은, 외면에 인접하는 외부 영역에 금속 캡슐화 층을 포함하고, 외면의 반대 방향으로 향해 있는 내부 영역에서는 유전체 캡슐화 층을 포함한다. 이런 구성의 경우, 반도체 칩의 외면들을 향해 있는 거울 층의 측면 표면들뿐만 아니라, 일측 면에서 반도체 칩의 외면에 인접하는 측면 표면들의 외부 영역이면서 외면에 인접하는 상기 외부 영역도 금속 캡슐화 층을 포함한다. 이런 방식으로, 바람직하게는 거울 층의 상기 측면 표면들의 외부 영역이면서 반도체 칩의 외면들에 인접하는 상기 외부 영역이 분리 공정 동안 손상되는 위험은 감소된다.
금속 캡슐화 층은 바람직하게는 반도체 칩의 외면으로부터 5㎛ 이상만큼 반도체 칩의 내부 영역 안쪽으로 연장된다. 이런 방식으로, 외부 영역에서 개량된 기계적 안정성이 달성된다. 그러나 금속 캡슐화 층은 바람직하게는 10㎛를 초과하지 않게 반도체 칩 안쪽으로 연장되며, 그럼으로써 복사 효율은 실질적으로 흡수를 통해 감소되지 않는다. 그러므로 금속 캡슐화 층을 포함하는 외부 영역은 바람직하게는 5㎛ 내지 10㎛의 폭을 갖는다.
거울 층의 측면 표면의 영역이면서 반도체 칩의 외면에 인접하는 상기 영역이 금속 캡슐화 층을 구비하고 그 외에 측면 표면들은 유전체 캡슐화 층을 포함하는 것을 통해, 기계적 손상으로부터 외면에 인접하는 외부 영역의 우수한 보호뿐만 아니라 내부 영역에서 복사선 흡수의 감소도 달성된다.
추가 구성의 경우, 외부 활성 영역들에서, 트렌치를 향해 있는 거울 층의 측면 표면들이면서 반도체 칩의 외면의 일측 면에 인접하는 상기 모든 측면 표면은 금속 캡슐화 층을 포함한다. 이런 구성의 경우, 반도체 칩의 외면의 일측 면에 인접하는 거울 층의 측면 표면들은 앞서 기술한 구성과 달리 부분적으로 금속 캡슐화 층을, 그리고 부분적으로는 유전체 금속 캡슐화 층을 포함하는 것이 아니라, 자신의 전체 폭에 금속 캡슐화 층을 구비한다. 이런 방식으로 기계적 손상으로부터의 보호는 추가로 향상되지만, 그러나 앞서 기술한 구성의 경우에서보다 적어도 극미하게 증가된 복사선 흡수는 감수해야 한다.
추가 구성의 경우, 외부 활성 영역들에서, 거울 층의 모든 측면 표면은 금속 캡슐화 층을 포함한다. 이런 구성의 경우, 하나 이상의 내부 활성 영역의 측면 표면들이면서 트렌치를 향해 있는 상기 측면 표면들만이 유전체 캡슐화 층을 구비한다. 이런 방식으로, 외부 활성 영역들 내의 거울 층의 측면 표면들은 최대한 가능하게 기계적 손상으로부터 보호되지만, 그러나 앞서 기술한 실시예들의 경우에서보다 약간 더 강한 복사선의 흡수가 발생한다.
바람직한 구성의 경우, 유전체 캡슐화 층은 예컨대 Al2O3과 같은 알루미늄 산화물, 또는 예컨대 SiO2와 같은 규소 산화물을 포함하거나, 또는 이런 산화물로 구성된다.
유전체 캡슐화 층은 바람직하게는, 미세공들(pin hole)을 갖지 않는 방식으로 증착된다. 특히 캡슐화 층은 바람직하게는 등각 증착되며, 다시 말하면 캡슐화 층은, 간극을 형성하지 않으면서, 자신이 그 상부에 배치되는 구조를 덮는다. 이는, 기상에서 등각 증착을 위한 적합한 방법을 통해 달성될 수 있다.
추가의 바람직한 구성의 경우, 유전체 캡슐화 층은 스핀-온-글래스(spin-on-glass)를 포함한다. 스핀-온-글래스는 바람직하게는 적은 결함 밀도를 특징으로 하고 습기의 침투에 대한 우수한 보호를 제공한다. 그 밖에도, 스핀-온-글래스로서 유전체 캡슐화 층의 적층은, 유전체 캡슐화 층이 작은 간극 내로 유입될 수 있다는 장점을 갖는다.
또한, 특히 유전체 캡슐화 층은 다양한 유전체 재료들을 포함하고, 그리고/또는 다양한 제조 방법들로 제조되는 복수의 부분 층을 포함할 수 있다. 유전체 캡슐화 층은 예컨대 기상에서의 증착에 의해 제조되는 제1 부분 층과, 테트라에틸오르토실리케이트(TEOS)의 열 분해를 통해 제조된 규소 산화물 층인 제2 부분 층을 포함할 수 있다.
금속 캡슐화 층은 바람직하게는 금속 또는 금속 합금으로 이루어진 하나 또는 복수의 층을 포함한다. 금속 캡슐화 층은 다양한 재료들을 포함할 수 있는 복수의 부분 층으로 구성될 수 있다. 바람직한 구성의 경우, 금속 캡슐화 층은 백금, 티타늄 또는 금의 금속들 중 하나 이상의 금속을 포함한다. 예컨대 금속 캡슐화 층은 백금, 티타늄 및 금으로 이루어진 3개의 부분 층을 포함할 수 있다.
바람직한 구성의 경우, 거울 층은 반도체 층 시퀀스보다 더 작은 측면 치수를 가지며, 유전체 캡슐화 층 및/또는 금속 캡슐화 층의 부분 영역들은 반도체 층 시퀀스의 아래로 연장된다. 이런 방식으로, 산화 및/또는 습기의 침투로부터 거울 층의 특히 우수한 보호가 달성된다. 바람직하게 반도체 층 시퀀스는 모든 측면 표면 상에 거울 층보다 더 돌출된 돌출부를 포함한다. 거울 층의 측면 표면들에는, 바람직하게는 반도체 층 시퀀스와, 캐리어 기판 상에 적층된 층 시퀀스 사이에서 형성되는 간극이 인접한다. 이런 간극은 바람직하게는 금속 캡슐화 층 및/또는 유전체 캡슐화 층에 의해 충전된다.
추가의 바람직한 구성의 경우, 반도체 층 시퀀스는 유전체 캡슐화 층에 의해 완전하게 덮인다. 이런 구성의 경우, 유전체 캡슐화 층은, 거울 층의 측면 표면들 중 일부분뿐만 아니라, 특히 캐리어 기판의 반대 방향으로 향해 있는 반도체 층 시퀀스의 주 표면 및 반도체 층 시퀀스의 측면 표면들도 덮는다.
바람직한 구성의 경우, 복수의 활성 영역은 복수의 행 및 열로 이루어진 행렬을 형성한다. 행렬은 예컨대 2개, 바람직하게는 3개 이상, 또는 특히 바람직하게는 4개 이상의 행을 포함할 수 있다. 그 밖에도, 행렬은 예컨대 2개, 바람직하게는 3개 이상, 특히 바람직하게는 4개 이상의 열을 포함할 수 있다.
복수의 활성 영역들은 광전자 반도체 칩의 경우 바람직하게는 직렬로 연결된다. 이 경우, 광전자 반도체 칩의 동작 동안 광전자 반도체 칩 상에서 강하하는 전압은 복수의 활성 영역의 순방향 전압들의 합과 동일하다. 그러므로 광전자 반도체 칩이 복수의 활성 영역을 포함한다면, 광전자 반도체 칩은, 단일의 활성 영역의 동작 동안 필요한 전압보다 수 배 더 높은 전압으로 동작될 수 있다. 그러므로 광전자 반도체 칩은 바람직하게는 이른바 고전압 칩이다. 예컨대 광전자 반도체 칩은 10V 이상, 바람직하게는 30V 이상, 또는 심지어 60V 이상의 동작 전압을 가질 수 있다.
본 발명은 하기에서 도 1 내지 도 4와 관련하여 실시예들에 따라서 더 상세하게 설명된다.
도 1은 제1 실시예에 따른 광전자 반도체 칩을 절단하여 개략적으로 도시한 횡단면도이다.
도 2는 제2 실시예에 따른 광전자 반도체 칩에서 활성 영역들 및 캡슐화 층들의 어레이를 개략적으로 도시한 상면도이다.
도 3은 제3 실시예에 따른 광전자 반도체 칩에서 활성 영역들 및 캡슐화 층들의 어레이를 개략적으로 도시한 상면도이다.
도 4는 제4 실시예에 따른 광전자 반도체 칩에서 활성 영역들 및 캡슐화 층들의 어레이를 개략적으로 도시한 상면도이다.
동일하거나 동일하게 기능하는 구성요소들은 도들에서 각각 동일한 도면부호들을 갖는다. 도시된 구성요소들 및 이 구성요소들의 상호 간 크기 비율은 일정한 축척 비율인 것으로 간주해서는 안 된다.
도 1에 개략적으로 횡단면도로 도시된 광전자 반도체 칩(1)은, 트렌치(13)를 통해 서로 나란히 배치된 활성 영역들(11a, 11b)로 분할되는 반도체 층 시퀀스(2)를 포함한다.
반도체 층 시퀀스(2)는 제1 전도 유형(conduction type)의 제1 반도체 영역(3)과 제2 전도 유형의 제2 반도체 영역(5)을 포함한다. 바람직하게 제1 반도체 영역(3)은 p형 반도체 영역이고 제2 반도체 영역(5)은 n형 반도체 영역이다. 제1 반도체 영역(3)과 제2 반도체 영역(5) 사이에는 활성 구역(4)이 배치된다.
광전자 반도체 칩(1)의 활성 구역(4)은 복사선의 방출을 위해 적합한 활성 구역이다. 광전자 반도체 칩(1)은 발광다이오드이며, 특히 LED이다. 활성 구역(4)은 예컨대 pn-접합으로서, 이중 헤테로 구조로서, 단일 양자 우물 구조로서, 또는 다중 양자 우물 구조로서 형성될 수 있다.
반도체 칩(1)의 반도체 층 시퀀스(2)는 바람직하게는 III-V-화합물 반도체 재료, 특히 비소화물, 질화물 또는 인화물 화합물 반도체 재료를 기반으로 한다. 예컨대 반도체 층 시퀀스(2)는 InxAlyGa1 -x- yN, InxAlyGa1 -x- yP 또는 InxAlyGa1 -x- yAs를 포함하며, 여기서 0 ≤ x ≤ 1, 0 ≤ y ≤ 1 및 x + y ≤ 1이다. 이 경우, III-V-화합물 반도체 재료는 상술한 공식들 중 어느 하나의 공식에 따르는 수학적으로 정확한 조성을 반드시 포함하지 않아도 된다. 오히려, III-V-화합물 반도체 재료는 하나 또는 복수의 도펀트뿐 아니라, 재료의 물리적 특성을 실질적으로 변경하지 않는 추가 성분들도 함유할 수 있다. 그러나 단순화를 위해, 상술한 공식들은, 비록 결정 격자의 해당하는 성분들이 부분적으로 적은 양의 추가 물질들로 대체될 수 있다고 하더라도, 결정 격자의 실질적인 성분들만을 포함한다.
반도체 칩(1)은, 특히 금속 또는 금속 합금으로 이루어진 납땜 층일 수 있는 결합 층(21)으로 캐리어 기판(10)과 결합된다.
전기 접촉을 위해, 반도체 칩(1)은 제1 전기 접촉 층(7)과 제2 전기 접촉 층(8)을 포함한다. 제1 전기 접촉 층(7)뿐 아니라 제2 전기 접촉 층(8)은 적어도 일부 영역에서 캐리어 기판(10)을 향해 있는 반도체 층 시퀀스(2)의 주 표면과 캐리어 기판(10) 사이에 배치된다. 제1 전기 접촉 층(7) 및 제2 전기 접촉 층(8)은 전기 절연 층(9)에 의해 서로 전기 절연된다. 전기 절연 층(9)은 바람직하게는 규소 산화물, 규소 질화물, 실리콘 옥시니트리드, 알루미늄 산화물을 포함하거나, 또는 이들로 구성된다. 대체되는 방식으로 전기 절연 층(9)은 또 다른 산화물 또는 질화물을 포함할 수 있다.
캐리어 기판(10)에 대향하는 반도체 층 시퀀스(2)의 제2 주 표면(12)은 광전자 반도체 칩(1)의 복사선 분리면(19)(radiation decoupling surface)으로서 이용되고 바람직하게는 전기 접촉 층들을 구비하지 않는다. 복사선 분리를 개량하기 위해, 복사선 분리면(19)은 디커플링 구조(23) 또는 표면 주름부(surface wrinkling)를 구비할 수 있다.
광전자 반도체 칩(1)의 복사 효율을 개량하기 위해, 반도체 층 시퀀스(2)와 캐리어 기판(10) 사이에는 거울 층(6)이 배치된다. 거울 층(6)은 제1 반도체 영역(3)의 하류에서 캐리어 기판(10)을 향해 있는 면 상에 배치되고, 특히 반도체 층 시퀀스(2)에 인접할 수 있다. 또한, 제1 반도체 영역(3)과 거울 층(6) 사이에 중간층, 예컨대 얇은 접착 촉진 층이 배치될 수 있다. 거울 층(6)은 바람직하게는 은을 포함하거나, 또는 은으로 구성된다. 은은 가시 스펙트럼 범위에서 높은 반사율과 우수한 전기 전도도를 특징으로 한다. 거울 층(6)은 한편으로 활성 구역(4)으로부터 캐리어 기판(10)의 방향으로 방출되는 복사선을 복사선 분리면(19)으로 반사시키는 기능을 갖는다. 그 밖에도, 거울 층(6)은 제1 반도체 영역(3)의 전기 접촉을 위해 이용된다. 특히 거울 층(6)은 캐리어 기판(10)을 향해 있는 면 상에서 제1 전기 접촉 층(7)에 인접하고, 그에 따라 제1 전기 접촉 층(7)과 전기 전도 방식으로 연결된다.
제1 전기 접촉 층(7)은 바람직하게는 캐리어 기판(10)을 향해 있는 거울 층의 경계면을 덮는다. 제1 전기 접촉 층(7)은 바람직하게는 금, 티타늄, 크롬, 백금, 티타늄 질화물, 티타늄-텅스텐 질화물, 또는 니켈을 포함하거나, 또는 이들로 구성된다. 이런 재료들은, 전기 전도성이면서 그 외 화학적 불활성인 것을 특징으로 한다. 이런 방식으로, 거울 층(6)은, 자신이 제1 전기 접촉 층(7)에 의해 덮이는 영역들에서 바람직하게는 부식 방지된다.
제2 전기 접촉 층(8)은, 제1 반도체 영역(3) 및 활성 구역(4)을 통과하여 연장되는 관통구(18)를 통해 제2 반도체 영역(5)에 전기 전도 방식으로 연결된다. 관통구(18)의 영역에서, 활성 구역(4), 제1 반도체 영역(3), 거울 층(6), 및 제1 전기 접촉 층(7)은 예컨대 전기 절연 층(9)에 의해 제2 전기 접촉 층(8)으로부터 절연된다.
제2 전기 접촉 층(8)은, 자신이 반도체 층 시퀀스(2)에 직접 인접하는 영역들에서, 바람직하게는 접촉 층으로서 기능할 뿐 아니라, 복사선 출사면으로서 이용되는 반도체 층 시퀀스(2)의 제2 주 표면(12) 쪽으로 복사선을 반사시키는 반사 층으로서도 기능한다. 그러므로 제2 전기 접촉 층(8)은 높은 반사율을 갖는 금속 또는 금속 합금을 포함하며, 특히 은, 알루미늄, 또는 은 또는 알루미늄을 함유한 합금을 포함한다.
광전자 반도체 칩(1)의 활성 영역들(11a, 11b)은 바람직하게는 직렬로 연결된다. 광전자 반도체 칩(1)은 예컨대 제1 접속 접점(14a)과 제2 접속 접점(14b)을 포함하며, 이들 접속 접점은 예컨대 각각 반도체 층 시퀀스(2)의 옆에 배치되는 본드 패드(bond pad)이다. 본 실시예의 경우, 제1 접속 접점(14a)은 제2 전기 접촉 층(8)의 부분 영역(8a)을 통해 제1 활성 영역(11a)의 제2 반도체 영역(5)과 연결된다. 제2 반도체 영역(5)은 예컨대 제1 활성 영역(11a)의 n형 반도체 영역이다. 제1 반도체 영역(3), 예컨대 제1 활성 영역(11a)의 p형 반도체 영역은 거울 층(6), 제1 접촉 층(7), 및 제2 전기 접촉 층(8)의 부분 영역(8b)을 통해 제2 활성 영역(11b)의 제2 반도체 영역(5)과 전기 전도 방식으로 연결된다. 제2 활성 영역(11b)의 제1 반도체 영역(3)은 제1 전기 접촉 층(7)의 영역을 통해 제2 접속 접점(14b)과 전기 전도 방식으로 연결된다. 제2 전기 접촉 층(8)의 영역들(8a, 8b)은 전기 절연 층(22)에 의해 상호 간에, 그리고 납땜 층(21)으로부터 전기 절연된다. 이런 방식으로, 예컨대 제1 활성 영역(11a)과 제2 활성 영역(11b)은 직렬로 연결된다.
본 실시예의 경우, 도면의 단순화를 위해, 2개의 활성 영역(11a, 11b)의 직렬 회로만이 도시되어 있다. 전기 접촉 층들(7, 8)의 적합한 구조화에 의해, 본 실시예의 변형예에서 복수의 추가 활성 영역이 직렬로 연결될 수 있다. 특히 복수의 활성 영역(11a, 11b)은 행들 및 열들로 이루어진 행렬로 배치될 수 있다.
활성 영역들(11a, 11b) 사이의 트렌치(13)는 활성 영역들(11a, 11b) 사이에서 반도체 층 시퀀스(2)와 거울 층(6)을 절단한다. 그러므로 거울 층(6)은 트렌치(13)를 향해 있는 측면 표면들(16)을 포함한다. 트렌치(13)를 향해 있는 거울 층(6)의 측면 표면들(16)은 환경 영향들로부터의 보호를 위해, 특히 습기의 침투 및 산화로부터의 보호를 위해 유전체 캡슐화 층(9)을 구비한다. 유전체 캡슐화 층(9)은 바람직하게는 알루미늄 산화물 또는 규소 산화물을 포함하거나, 또는 이런 산화물로 구성된다. 특히 유전체 캡슐화 층(9)은 SiO2 층일 수 있다.
유전체 캡슐화 층(9)은 이중 기능을 가질 수 있으며, 이와 동시에 제1 접촉 층(7)과 제2 접촉 층(8) 사이의 전기 절연 층(9)을 형성할 수 있다. 그 밖에도, 유전체 캡슐화 층(9)은 바람직하게는 반도체 층 시퀀스의 측면 표면들(20) 및 복사선 출사면(19)도 덮는다. 다시 말해, 반도체 층 시퀀스(2)는 유전체 캡슐화 층(9)에 의해 바람직하게는 완전하게 덮인다. 바람직하게는, 유전체 캡슐화 층(9)을 통해, 경우에 따라 반도체 층 시퀀스(2)의 표면 상에 존재하는 미세 균열들은 밀폐될 수 있다. 그러므로 반도체 층 시퀀스(2)의 완전한 캡슐화는 반도체 칩(1)의 장시간 안정성을 위해 바람직하다.
유전체 캡슐화 층(9)은 바람직하게는 기상에서 증착에 의해 제조되어 기공이 없으면서 자신이 적층되는 구조를 등각으로 덮는 층을 포함한다. 또한, 유전체 캡슐화 층(9)은 스핀-온-글래스로서도 증착될 수 있다. 기상에서 등각 증착에 의해, 또는 스핀-온-글래스로서 증착되는 상기 유전체 캡슐화 층(9)은 바람직하게는 부식 및 습기의 침투에 대해 높은 저항성을 나타낸다.
유전체 캡슐화 층(9)은 복수의 부분 층을 포함할 수 있다. 예컨대 유전체 캡슐화 층(9)은, 기상에서 증착에 의해 제조되어 거울 층(6)의 측면 표면(16)에 직접 인접하는 제1 부분 층과, 이 제1 부분 층 위쪽에 배치되는 제2 부분 층을 포함할 수 있다. 이 경우에, 제2 부분 층은 예컨대 또 다른 재료를 포함할 수 있고, 그리고/또는 또 다른 코팅 방법으로 제조될 수 있다. 예컨대 하나 이상의 부분 층은 테트라에틸오로토실리케이트(TEOS)의 열 분해에 의해 제조되는 규소 이산화물 층을 포함할 수 있다.
도 1의 광전자 반도체 칩(1)에서 활성 영역들(11a, 11b)은 각각 반도체 칩(1)의 외면(15)의 일측 면을 향해 있다. 그러므로 부분 영역들(11a, 11b)의 거울 층(6)은 반도체 칩(1)의 외면(15)을 향해 있는 각각의 측면 표면(17)을 포함한다. 반도체 칩(1)의 외면들(15)을 향해 있는 거울 층(6)의 측면 표면들(17)은 바람직하게는 각각의 금속 캡슐화 층(7)을 포함한다. 금속 캡슐화 층(7)은 금속 또는 금속 합금으로 이루어진 하나 이상의 층을 포함한다. 또한, 금속 캡슐화 층(7)은 금속 또는 금속 합금을 각각 포함하는 복수의 부분 층으로도 형성될 수 있다. 바람직하게 금속 캡슐화 층은 백금, 티타늄 또는 금의 금속들 중 하나 이상의 금속을 포함한다. 특히 금속 캡슐화 층(7)은 백금층, 금층 및 티타늄층을 포함하는 층 시퀀스를 포함할 수 있다.
본 실시예의 경우, 금속 캡슐화 층(7)은 동시에 광전자 반도체 칩(1)의 전기 접촉 층(7)으로서 기능한다. 금속 캡슐화 층(7)은 바람직하게는 이중 기능을 갖는다. 이 금속 캡슐화 층은 제1 전기 접촉 층(7)으로서의 자신의 특성과 관련하여 반도체 층 시퀀스(2)에 대향하는 거울 층(6)의 면에 접촉한다. 반도체 칩(1)의 외면들(15)을 향해 있는 거울 층(6)의 측면 표면들(17) 상에서 금속 캡슐화 층(7)은 측면 표면들(17)을 덮으며, 그리고 이런 방식으로, 부식, 특히 습기의 침투 및/또는 산화로부터 측면 표면들(17)을 보호한다.
그 밖에도, 금속 캡슐화 층(7)은, 반도체 칩(1)의 외면들(15)을 향해 있는 거울 층(6)의 측면 표면들(17)을 기계적 손상으로부터 보호한다는 장점을 갖는다. 이는, 특히 광전자 반도체 칩(1)이 예컨대 톱 절단 또는 레이저 빔 절단과 같은 분리 공정을 통해 개별 광전자 반도체 칩들(1)로 절단되는 웨이퍼 상에서 복수의 추가 광전자 반도체 칩과 함께 제조될 때 바람직하다. 광전자 반도체 칩(1)의 외면들(15)은 특히 예컨대 레이저 빔 절단 또는 톱 절단과 같은 절단 공정을 통해 제조된 절단면들일 수 있다. 확인된 점에 따르면, 반도체 칩(1)의 외면들(15)에서 유전체 캡슐화 층으로 거울 층(6)을 캡슐화할 때, 어쩌면, 캡슐화 층의 기계적 손상이 발생할 수 있다. 이처럼 캡슐화 층의 가능한 품질 저하는 반도체 칩(1)의 외면(15)을 향해 있는 거울 층(6)의 측면 표면들(17) 상에서 금속 캡슐화 층(7)의 이용을 통해 방지된다.
트렌치들(13)를 향해 있는 거울 층(6)의 측면 표면들(16)은 절단면으로 향해 있지 않기 때문에, 거울 층(6)의 상기 측면 표면들(16) 상에서 유전체 캡슐화 층(9)은 거울 층(6)의 충분한 보호를 제공한다. 트렌치들(13)을 향해 있는 거울 층(6)의 측면 표면들(16)을 덮는 유전체 캡슐화 층(9)은 바람직하게는 활성 구역(4)으로부터 방출되는 복사선에 대해 투과성이다. 이는, 유전체 캡슐화 층(9)으로 방출되는 복사선이 캡슐화 층을 관통할 수 있고 거울 층(6) 및/또는 제2 전기 접촉 층(8) 상에서는 광전자 반도체 칩(1)의 복사선 출사면(19)의 방향으로 반사된다는 장점을 갖는다. 그러므로 트렌치들(13)을 향해 있는 거울 층(6)의 측면 표면들(16) 상에서 투명한 유전체 캡슐화 층(9)을 이용하는 것을 통해, 광전자 반도체 칩(1)의 복사 효율은 바람직하게 증가된다.
그와 반대로, 반도체 칩의 외면들(15) 상에서는, 개량된 기계적 안정성을 위해 거울 층(6)의 측면 표면들(17)을 덮는 금속 캡슐화 층(7)에서 복사선의 적어도 극미한 흡수가 감수된다. 활성 영역들(11a, 11b) 사이의 하나 이상의 트렌치(13)를 향해 있는 거울 층(6)의 측면 표면들(16) 상에서 유전체 캡슐화 층(9)을 이용하고, 외면(15)을 향해 있는 거울 층(6)의 측면 표면들(17) 상에서는 금속 캡슐화 층(7)을 이용하는 것을 통해, 외면들(15)을 향해 있는 거울 층(6)의 측면 표면들(17)의 임계 영역에서 기계적 안정성을 저하하지 않으면서도, 높은 복사 효율이 달성된다.
특히 바람직한 구성의 경우, 거울 층(6)은 반도체 층 시퀀스(2)보다 더 작은 측면 치수를 가지며, 그럼으로써 유전체 캡슐화 층(9) 및/또는 금속 캡슐화 층(7)의 부분 영역들은 반도체 층 시퀀스(2)의 아래로 연장된다. 이런 구성의 경우, 거울 층(6)의 측면 표면들(16, 17)은, 바람직하게는 반도체 층 시퀀스(2)의 측면 표면들(20)로부터 이격된다. 반도체 층 시퀀스(2)의 측면 표면들(20)과 거울 층(6)의 측면 표면들(16, 17) 사이의 이격 간격은 바람직하게는 0.5㎛ 내지 5㎛이며, 특히 바람직하게는 약 3㎛이다. 이런 방식으로, 거울 층(6)은 특히 효과적으로 보호된다.
광전자 반도체 칩(1)의 경우, 복수의 활성 영역은, 복수의 행 및 열로 이루어진 행렬로 배치될 수 있다. 바람직하게는, 복수의 행 및 열의 모든 활성 영역은 직렬로 연결된다. 이런 경우에, 광전자 반도체 칩의 동작 전압은 복수의 활성 영역의 동작 전압들의 합과 동일하다. 광전자 반도체 칩의 동작 전압은 예컨대 10V 이상, 30V 이상, 또는 심지어 60V 이상일 수 있다.
하기의 도 2, 도 3 및 도 4에는, 광전자 반도체 칩(1)이 4개의 행과 4개의 열로 배치되어 있는 16개의 활성 영역(11, 12)을 각각 포함하는, 광전자 반도체 칩(1)의 실시예들이 도시되어 있다.
도 2에는, 광전자 반도체 칩(1)의 일 실시예에 대한 상면도가 개략적으로 도시되어 있다. 도면의 단순화를 위해, 활성 영역들(11, 12)의 윤곽들만이 도시되어 있다. 활성 영역들(11, 12)은 트렌치들(13)을 통해 서로 분리된다. 활성 영역들(11, 12)의 윤곽들은 부분적으로 검은 실선으로, 그리고 부분적으로는 검은 점선으로 도시되어 있다. 검은 실선들은, 각각의 활성 영역(11, 12)의 거울 층이 해당하는 측면 표면 상에 금속 캡슐화 층(7)을 구비하고 있는 것을 상징화한 것이다. 검은 점선들은, 활성 영역들(11, 12)의 거울 층이 해당하는 측면 표면 상에 유전체 캡슐화 층(9)을 구비하고 있는 것을 상징화한 것이다.
도 2의 실시예에 따른 광전자 반도체 칩(1)은, 활성 영역(11)의 하나 이상의 외부 표면이 광전자 반도체 칩(1)의 외면에 인접해 있는 외부 활성 영역들(11)을 포함한다. 그 밖에도, 활성 영역들은, 모든 면에서 트렌치(13)를 향해 있는 내부 활성 영역들(12)도 포함한다.
외부 활성 영역들(11)에서, 반도체 칩(1)의 외면을 향해 있는 거울 층의 모든 측면 표면은 금속 캡슐화 층(7)을 포함한다. 트렌치들(13)을 향해 있는 거울 층의 측면 표면들은 각각 유전체 캡슐화 층(9)을 포함한다. 내부 활성 영역들(12)에서는, 거울 층의 모든 측면 표면은 트렌치(13)를 향해 있으며, 거울 층의 모든 측면 표면은 유전체 캡슐화 층(9)을 구비한다.
이런 방식으로, 반도체 칩(1)의 외면을 향해 있는 거울 층의 측면 표면들은 금속 캡슐화 층에 의해 기계적 손상으로부터 보호되며, 이와 동시에 트렌치들(13)을 향해 있는 거울 층의 측면 표면들 상에서 유전체 캡슐화 층(9)에 근거하여 복사선의 흡수의 감소가 달성된다.
도 3에는, 도 2에 도시된 실시예의 변형예가 도시되어 있다. 도 2의 실시예의 경우에서처럼, 외부 활성 영역들(11)에서, 광전자 반도체 칩(1)의 외면을 향해 있는 거울 층의 모든 측면 표면은 금속 캡슐화 층(7)을 구비한다. 내부 활성 영역들(12)에서는, 거울 층의 모든 측면 표면은 유전체 캡슐화 층(9)을 구비한다.
도 2에 도시된 실시예와 달리, 외부 활성 영역들(11) 내의 거울 층의 측면 표면들이면서 트렌치(13)를 향해 있는 상기 측면 표면들은 전체 표면에 유전체 캡슐화 층(9)을 구비하지 않는다. 오히려 외부 활성 영역들(11) 내의 거울 층의 측면 표면들이면서 트렌치(13)를 향해 있고 일측 면에서 반도체 칩(1)의 외면에 인접하는 상기 측면 표면들은 외면에 인접하는 제1 영역(16a)에 금속 캡슐화 층(7)을 구비하고 제2 영역(16b)에서는 유전체 캡슐화 층(9)을 구비한다. 다시 말해, 이런 구성의 경우, 반도체 칩(1)의 외면을 향해 있는 거울 층의 측면 표면들뿐만 아니라, 트렌치(13)를 향해 있는 거울 층의 측면 표면들의 영역이면서 외면에 인접하는 상기 영역도 금속 캡슐화 층(7)을 포함한다. 이런 방식으로, 바람직하게는 거울 층의 측면 표면의 영역들이면서 외면에 인접하는 상기 영역들(16a)도 기계적 손상으로부터 보호된다.
금속 캡슐화 층(7)을 구비하는 거울 층의 측면 표면들의 영역들이면서 반도체 칩(1)의 외면에 인접하는 상기 영역들(16a)은 바람직하게는 5㎛ 내지 10㎛의 폭을 갖는다. 달리 말하면, 금속 캡슐화 층(7)은 외면들로부터 각각 최소 5㎛와 최고 10㎛만큼 광전자 반도체 칩(1)의 내부 안쪽으로 연장된다. 이런 구성의 경우 바람직하게는 반도체 칩의 외면들 근처에서 거울 층의 개량된 기계적 보호가 달성되며, 이와 동시에 금속 캡슐화 층(7) 내에서 흡수의 실질적인 증가는 발생하지 않는다.
도 2에 도시된 실시예의 추가 변형예는 도 4에 도시되어 있다. 이런 구성의 경우, 외부 활성 영역들(11)에서, 거울 층의 모든 측면 표면은 금속 캡슐화 층(7)을 구비한다. 거울 층이 각각의 트렌치(13)를 향해 있는 내부 활성 영역들(12)에서는, 거울 층은 각각 유전체 캡슐화 층(9)을 구비한다. 이런 구성의 경우, 외부 활성 영역들(11)의 거울 층은 각각 완전하게 외주를 따라 연장되는 방식으로 금속 캡슐화 층(7)을 구비하기 때문에, 외부 활성 영역들(11) 내의 거울 층은 금속 손상으로부터 특히 충분히 보호된다. 그러나 이런 구성의 경우, 외부 활성 영역들(11) 내의 거울 층의 측면 표면들이면서 트렌치들(13)을 향해 있는 상기 측면 표면들 상에서, 전술한 두 실시예에 비해 복사선의 약간 더 강한 흡수는 감수해야 한다.
본 발명은 실시예들에 따른 기술내용을 통해 국한되지는 않는다. 오히려 본 발명은 각각의 새로운 특징 및 특징들의 각각의 조합도 포함하며, 이는, 비록 해당하는 특징 또는 해당하는 조합 자체가 특허청구범위 또는 실시예들에 명확하게 명시되어 있지 않다고 하더라도, 특히 특허청구범위 내의 특징들의 각각의 조합도 포함한다.

Claims (15)

  1. 광전자 반도체 칩(1)으로서,
    복사선의 방출을 위해 적합한 활성 구역(4)을 구비한 반도체 층 시퀀스(2)와,
    캐리어 기판(10)과,
    반도체 층 시퀀스(2)와 캐리어 기판(10) 사이에 배치된 거울 층(6)
    을 포함하고,
    상기 반도체 층 시퀀스(2)는 서로 나란히 배치된 복수의 활성 영역(11, 12)으로 분할되고,
    상기 복수의 활성 영역(11, 12)은 각각 상기 반도체 층 시퀀스(2) 내에서 트렌치(13)를 통해 서로 분리되고, 이 트렌치는 상기 반도체 층 시퀀스(2)와 상기 거울 층(6)을 각각 절단하고,
    상기 거울 층(6)은 트렌치(13)를 향해 있는 측면 표면들(16)과, 상기 반도체 칩(1)의 외면(15)을 향해 있는 측면 표면들(17)을 포함하고,
    상기 반도체 칩(1)의 외면(15)을 향해 있는 상기 거울 층(6)의 측면 표면들(17)은 금속 캡슐화 층(7)을 포함하며,
    트렌치(13)를 향해 있는 상기 거울 층(6)의 측면 표면들(16)의 적어도 일부분은 유전체 캡슐화 층(9)을 포함하는 것인, 광전자 반도체 칩.
  2. 제1항에 있어서, 트렌치(13)를 향해 있는 상기 거울 층의 모든 측면 표면들(16)은 유전체 캡슐화 층(9)을 포함하는 것인, 광전자 반도체 칩.
  3. 제1항 또는 제2항에 있어서, 상기 활성 영역들(11, 12)은, 상기 거울 층(6)의 모든 측면 표면들(16)이 각각의 트렌치(13)를 향해 있는 하나 이상의 내부 활성 영역(12)과, 상기 거울 층(6)의 하나 이상의 측면 표면(17)이 상기 반도체 칩(1)의 외면(15)을 향해 있는 외부 활성 영역들(11)을 포함하는 것인, 광전자 반도체 칩.
  4. 제3항에 있어서, 상기 외부 활성 영역들(11) 내의 거울 층의 측면 표면들(16)로서 트렌치(13)를 향해 있고 상기 반도체 칩(1)의 외면(15)의 일측 면에 인접하는 상기 측면 표면들(16)은, 상기 외면(15)에 인접하는 외부 영역(16a)에서 금속 캡슐화 층(7)을 포함하고, 내부 영역(16b)에서는 유전체 캡슐화 층(9)을 포함하는 것인, 광전자 반도체 칩.
  5. 제4항에 있어서, 상기 외면(15)에 인접하면서 상기 금속 캡슐화 층(7)을 포함하는 상기 영역(16a)은 5㎛ 내지 10㎛의 폭을 가지는 것인, 광전자 반도체 칩.
  6. 제3항에 있어서, 상기 외부 활성 영역들(11)에서, 트렌치(13)를 향해 있는 상기 거울 층의 측면 표면들(16)로서 상기 반도체 칩(1)의 외면(15)의 일측 면에 인접하는 모든 측면 표면(16)은 금속 캡슐화 층(7)을 포함하는 것인, 광전자 반도체 칩.
  7. 제3항에 있어서, 상기 외부 활성 영역들(11)에서, 상기 거울 층(6)의 모든 측면 표면(16, 17)은 금속 캡슐화 층(7)을 포함하는 것인, 광전자 반도체 칩.
  8. 제1항 또는 제2항에 있어서, 상기 유전체 캡슐화 층(9)은 알루미늄 산화물 또는 규소 산화물을 포함하는 것인, 광전자 반도체 칩.
  9. 제1항 또는 제2항에 있어서, 상기 유전체 캡슐화 층(9)에는 기공이 없는 것인, 광전자 반도체 칩.
  10. 제1항 또는 제2항에 있어서, 상기 금속 캡슐화 층(7)은 금속 또는 금속 합금으로 이루어진 하나 또는 복수의 층을 포함하는 것인, 광전자 반도체 칩.
  11. 제1항 또는 제2항에 있어서, 상기 금속 캡슐화 층(7)은 백금, 티타늄 또는 금의 금속들 중 하나 이상의 금속을 포함하는 것인, 광전자 반도체 칩.
  12. 제1항 또는 제2항에 있어서, 상기 거울 층(6)은 반도체 층 시퀀스(2)보다 더 작은 측면 치수를 가지며, 상기 유전체 캡슐화 층(9) 및/또는 상기 금속 캡슐화 층(7)의 부분 영역들은 상기 반도체 층 시퀀스(2) 아래로 연장되는 것인, 광전자 반도체 칩.
  13. 제1항 또는 제2항에 있어서, 상기 반도체 층 시퀀스(2)는 상기 유전체 캡슐화 층(9)에 의해 완전히 덮혀 있는 것인, 광전자 반도체 칩.
  14. 제1항 또는 제2항에 있어서, 상기 복수의 활성 영역(11, 12)은 복수의 행 및 열로 이루어진 행렬을 형성하는 것인, 광전자 반도체 칩.
  15. 제1항 또는 제2항에 있어서, 상기 복수의 활성 영역(11, 12)은 직렬로 연결되어 있는 것인, 광전자 반도체 칩.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102014102029A1 (de) * 2014-02-18 2015-08-20 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung von Halbleiterbauelementen und Halbleiterbauelement
DE102014107123A1 (de) * 2014-05-20 2015-11-26 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Halbleiterchips sowie optoelektronischer Halbleiterchip
KR102197082B1 (ko) 2014-06-16 2020-12-31 엘지이노텍 주식회사 발광 소자 및 이를 포함하는 발광소자 패키지
KR102378952B1 (ko) * 2015-08-27 2022-03-25 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 발광소자 및 이를 포함하는 발광소자 패키지
DE102015114587A1 (de) * 2015-09-01 2017-03-02 Osram Opto Semiconductors Gmbh Optoelektronisches Halbleiterbauelement und Verfahren zu dessen Herstellung
DE102015120323A1 (de) * 2015-11-24 2017-05-24 Osram Opto Semiconductors Gmbh Leuchtdiodenchip mit einer reflektierenden Schichtenfolge
DE102016124847B4 (de) * 2016-12-19 2023-06-07 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronischer Halbleiterchip und Verfahren zur Herstellung eines optoelektronischen Halbleiterchips
DE102017123242A1 (de) 2017-10-06 2019-04-11 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines oder einer Mehrzahl von Halbleiterchips und Halbleiterchip
CN109891610A (zh) * 2018-10-11 2019-06-14 厦门市三安光电科技有限公司 一种发光二极管元件及其制作方法
DE102019105402A1 (de) * 2019-03-04 2020-09-10 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Strahlungsemittierender halbleiterchip, strahlungsemittierendes halbleiterbauelement und scheinwerfer

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110101390A1 (en) 2008-02-29 2011-05-05 OSRAM Opio Semiconductors GmbH Monolithic, Optoelectronic Semiconductor Body and Method for the Production Thereof
WO2012034828A1 (en) 2010-09-17 2012-03-22 Osram Opto Semiconductors Gmbh Optoelectronic semiconductor chip

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI223460B (en) * 2003-09-23 2004-11-01 United Epitaxy Co Ltd Light emitting diodes in series connection and method of making the same
DE102007022947B4 (de) * 2007-04-26 2022-05-05 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronischer Halbleiterkörper und Verfahren zur Herstellung eines solchen
US8368100B2 (en) * 2007-11-14 2013-02-05 Cree, Inc. Semiconductor light emitting diodes having reflective structures and methods of fabricating same
DE102008016525A1 (de) 2008-03-31 2009-11-26 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterkörper und Verfahren zur Herstellung eines solchen
US8324083B2 (en) * 2008-09-30 2012-12-04 Toyoda Gosei Co., Ltd. Method for producing group III nitride compound semiconductor element
DE102009033686A1 (de) 2009-07-17 2011-01-20 Osram Opto Semiconductors Gmbh Optoelektronisches Halbleiterbauteil und Verfahren zur Herstellung eines anorganischen optoelektronischen Halbleiterbauteils
KR100986570B1 (ko) * 2009-08-31 2010-10-07 엘지이노텍 주식회사 반도체 발광소자 및 그 제조방법
DE102010009717A1 (de) * 2010-03-01 2011-09-01 Osram Opto Semiconductors Gmbh Leuchtdiodenchip
KR20110132136A (ko) 2010-06-01 2011-12-07 삼성전자주식회사 연결 구조를 이용한 발광소자 및 그 제조 방법
DE102010024079A1 (de) * 2010-06-17 2011-12-22 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip
KR101761385B1 (ko) * 2010-07-12 2017-08-04 엘지이노텍 주식회사 발광 소자
DE102010033137A1 (de) * 2010-08-03 2012-02-09 Osram Opto Semiconductors Gmbh Leuchtdiodenchip
DE102010044986A1 (de) * 2010-09-10 2012-03-15 Osram Opto Semiconductors Gmbh Leuchtdiodenchip und Verfahren zur Herstellung eines Leuchtdiodenchips
DE102011011140A1 (de) * 2011-02-14 2012-08-16 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip und Verfahren zur Herstellung von optoelektronischen Halbleiterchips

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110101390A1 (en) 2008-02-29 2011-05-05 OSRAM Opio Semiconductors GmbH Monolithic, Optoelectronic Semiconductor Body and Method for the Production Thereof
WO2012034828A1 (en) 2010-09-17 2012-03-22 Osram Opto Semiconductors Gmbh Optoelectronic semiconductor chip

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