KR102068879B1 - TiN계막 및 그 형성 방법 - Google Patents

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마사키 고이즈미
마사키 사노
석형 홍
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Abstract

TiN계막은 기판 상에, 산소 함유량이 50at% 이상인 TiON막과, TiN막이 교대로 적층된 적층막을 포함한다. TiN계막의 형성 방법에서, 기판 상에, 산소 함유량이 50at% 이상인 TiON막과, TiN막을 교대로 성막한다.

Description

TiN계막 및 그 형성 방법{TiN-BASED FILM AND TiN-BASED FILM FORMING METHOD}
본 발명은 TiN계막 및 그 형성 방법에 관한 것이다.
메모리 디바이스에서는, 셀간을 접속하는 워드 라인이나 비트 라인에 있어서, 텅스텐 배선이 이용되고 있다. 텅스텐 배선을 형성하기 위해서는, 원료 가스로서 WF6 가스가 이용되지만, WF6 가스를 이용하면 성막중에 부생성물로서 반응성이 높은 F계의 가스가 발생하기 때문에, 텅스텐 막의 성막에 앞서 이것을 베리어하는 베리어막으로서 TiN막이 형성된다(예를 들면 특허문헌 1).
최근, 디바이스 성능의 향상을 목적으로 반도체 디바이스의 미세화가 진행되고 있고, VNAND와 같은 3D 구조를 갖는 것도 출현하고, 이것에 따라, 워드 라인이나 비트 라인의 세선화(細線化)가 요구되고 있다. 이 때문에, 배선 내의 텅스텐의 단면적을 가능한 한 크게 해서 배선을 저저항화하기 위해, 베리어막의 박막화도 요구되고 있다. 그러나, TiN막으로 이루어지는 베리어막을 박막화하면, 입계(grain boundary)를 통해서 F계의 가스가 침입해서, 베리어성이 열화되는 염려가 있어, 박막화해도 양호한 베리어성을 유지할 수 있는 베리어막이 요구되고 있다.
한편, TiN막은 로직 디바이스의 게이트 메탈로서도 이용되고 있으나(예를 들면 특허문헌 2), 역시 반도체 디바이스의 미세화에 따라 게이트 메탈도 박막화되어 있다. 이 때문에, TiN막의 결정 입자의 크기의 불균일로 인한 임계치 전압의 불균일이 문제로 된다.
일본 공개 특허 공보 제2003-193233호 일본 공개 특허 공보 제2014-154790호
이와 같이, 텅스텐 배선의 베리어막이나 게이트 메탈로서 TiN막이 이용되고 있지만, 디바이스의 미세화에 따라 박막화됨으로써 소망의 특성을 얻는 것이 곤란해진다.
따라서, 본 발명은 박막화에 의해서도 베리어막으로서 높은 베리어성을 유지할 수 있고, 혹은 게이트 메탈로서 임계치 전압의 불균일을 억제할 수 있는, TiN계막 및 그 형성 방법을 제공하는 것을 과제로 한다.
상기 과제를 해결하기 위해, 본 발명의 제 1 관점은 기판상에 산소 함유량이 50at% 이상인 TiON막과, TiN막이 교대로 적층된 적층막으로 이루어지는 것을 특징으로 하는 TiN계막을 제공한다.
상기 TiN계막의 전체의 막 두께가 3nm 이하인 것이 바람직하다. 또, 상기 기판 상에 먼저 상기 TiON막이 형성되어 있는 것이 바람직하다. 또한, 상기 TiON막 및 상기 TiN막은 ALD에 의해 성막된 막인 것이 바람직하다.
본 발명의 제 2 관점은 기판상에 산소 함유량이 50at% 이상인 TiON막과, TiN막을 교대로 성막하는 것을 특징으로 하는 TiN계막의 형성 방법을 제공한다.
상기 TiN계막의 형성 방법에 있어서, 상기 기판 상에 먼저 상기 TiON막을 성막하는 것이 바람직하다.
상기 TiON막 및 상기 TiN막은 ALD법에 의해 성막되는 것이 바람직하다. 이 경우에 있어서, 상기 TiON막은 처리 용기 내에 기판을 배치한 상태에서, 상기 처리 용기 내를 감압 상태로 유지하고, 상기 처리 용기 내에 Ti 함유 가스를 공급하는 스텝과, 상기 처리 용기 내에 질화 가스를 공급하는 스텝을 교대로 X회 반복해서 단위 TiN막을 성막한 후, 상기 처리 용기 내에 산화제를 공급해서 상기 단위 TiN막을 산화하는 일련의 처리를 1 사이클로 하고, 이 사이클을 복수 사이클 반복함으로써 소정의 처리 온도에서 소망의 막 두께로 되도록 성막될 수 있다. 상기 산화제로서 O2 가스, O3 가스, H2O, NO2로 이루어지는 군으로부터 선택되는 산소 함유 가스, 또는, 상기 산소 함유 가스를 플라즈마화한 것을 이용할 수 있다. 상기 TiN막은 처리 용기 내에 기판을 배치한 상태에서, 상기 처리 용기 내를 감압 상태로 유지하고, 상기 처리 용기 내에 Ti 함유 가스를 공급하는 스텝과, 상기 처리 용기 내에 질화 가스를 공급하는 스텝을 교대로 반복함으로써 소정의 처리 온도에서 성막될 수 있다. 상기 Ti 함유 가스로서 TiCl4 가스, 상기 질화 가스가 NH3 가스를 바람직하게 이용할 수 있다.
상기 TiON막 및 상기 TiN막을 동일한 처리 용기 내에서 연속해서 성막하는 것이 바람직하다.
본 발명의 제 3 관점은, 컴퓨터상에서 동작하고, 성막 장치를 제어하기 위한 프로그램이 기억된 기억 매체로서, 상기 프로그램은 실행시에 상기 제 2 관점의 방법이 실행되도록, 컴퓨터로 하여금 상기 성막 장치를 제어하게 하는 것을 특징으로 하는 기억 매체를 제공한다.
본 발명에 따르면, 기판상에, 산소 함유량이 50at% 이상인 TiON막과, TiN막을 교대로 적층하기 때문에, 이러한 결정 구조의 상위 및 격자 정수의 상위로 인해, 결정 사이즈가 작은 TiN계막을 형성할 수 있다. 이 때문에, 베리어막으로서 이용한 경우에, 결정 입계의 수가 종래의 TiN막보다 증가해서, 박막화해도 높은 베리어성을 나타낸다. 또 결정 사이즈가 작아짐으로써, 게이트 메탈에 이용한 경우에, 결정 입자 직경의 분포를 보다 균등하게 할 수 있어, 임계치 전압의 불균일을 억제할 수 있다.
또, 일본 공개 특허 공보 평5-121356호에는, TiNx층을 성막한 후에 기판을 산화성 분위기에서 반송하고, 산화 처리를 실시함으로써, 그 표면에 TiOxNy층을 형성해서 베리어성을 높이는 것이 기재되어 있지만, 산소 함유량이 50at% 이상인 TiON막과, TiN막을 교대로 적층함으로써, 결정 사이즈가 작은 TiN계막을 형성하는 점에 대해서는 완전히 기재되어 있지 않아, 본 발명을 시사하는 것은 아니다.
도 1은 본 발명의 일실시 형태에 따른 TiN계막을 나타내는 단면도이다.
도 2는 TiN계막에 포함되는 TiON막의 성막 방법의 시퀀스의 일례를 나타내는 타이밍 차트이다.
도 3은 도 2의 TiON막의 성막 방법의 시퀀스의 일례를 나타내는 흐름도이다.
도 4는 도 2 및 도 3의 시퀀스로 TiON막을 성막했을 때에 있어서의 성막 상태를 나타내는 모식도이다.
도 5는 TiN계막에 포함되는 TiON막의 성막 방법의 시퀀스의 다른 일례를 나타내는 타이밍 차트이다.
도 6은 도 5의 TiON막의 성막 방법의 시퀀스의 일례를 나타내는 흐름도이다.
도 7은 TiN계막에 포함되는 TiN막의 성막 방법의 시퀀스의 일례를 나타내는 타이밍 차트이다.
도 8은 본 발명의 일실시 형태에 따른 TiN계막의 TiON막과 TiN막을 성막 가능한 성막 장치의 일례를 나타내는 단면도이다.
도 9는 O 함유량이 50at% 이상인 TiON막(샘플 A), O 함유량이 50at% 미만인 TiON막(샘플 B), TiN막(샘플 C)에 대해, X선 회절(아웃 오브 플레인 측정 및 인플레인 측정)을 실시한 결과를 나타내는 도면이다.
도 10은 TiON막 및 TiN막 각각의 단일막, 및 TiON막과 TiN막의 적층막에 대해 결정 사이즈(결정 입자 직경)를 측정한 결과를 나타내는 도면이다.
이하, 첨부 도면을 참조해서 본 발명의 실시 형태에 대해 구체적으로 설명한다.
<TiN계막의 구조>
먼저, 본 발명의 일실시 형태에 따른 TiN계막의 구조에 대해 설명한다.
도 1은 본 발명의 일실시 형태에 따른 TiN계막을 나타내는 단면도이다. 도 1에 나타내는 바와 같이, 본 실시 형태의 TiN계막(201)은 소정의 구조를 갖는 기판(200) 위에, 산소(O)의 함유량이 50at% 이상인 TiON막(202)과 TiN막(203)을 복수회 적층한 적층막으로서 구성된다. 도 1은 이들을 3회 적층한 예를 나타낸다.
기판(200)으로서는, 형성하고자 하는 디바이스에 따라서 최적의 구조를 갖는 것이 이용된다. 예를 들면, TiN계막(201)을 텅스텐 배선의 베리어막으로서 이용하는 경우에는, 기판(200)으로서, 실리콘과 같은 반도체로 이루어지는 기체 상에, SiO2막이나 SiN막이 형성된 것을 이용한다. 또, 예를 들면, TiN계막(201)을 로직 디바이스의 게이트 메탈로서 이용하는 경우에는, 기판(200)으로서, 실리콘과 같은 반도체로 이루어지는 기체 상에, HfO2막과 같은 고유전율막(high-k막)이 형성된 것을 이용한다.
TiN계막(201)을 구성하는 TiON막(202) 및 TiN막(203)은 원자층 퇴적법(Atomic Layer Deposition ; ALD)을 기본으로 한 성막 방법에 의해 성막되는 것이 바람직하다. 성막 방법의 상세한 것은 후술한다.
이와 같이 O의 함유량이 50at% 이상인 TiON막(202) 및 TiN막(203)을 교대로 적층함으로써, 이러한 결정 구조의 상위 및 격자 정수의 상위에 의해, 결정 사이즈가 작은 막을 형성하는 것이 가능해진다.
즉, 표 1에 나타내는 바와 같이, TiON는 O의 함유량이 50at% 미만인 경우, 결정 구조(결정계)가 TiN와 마찬가지의 입방정계(cubic)이며 격자 정수 a, b, c가 모두 동일 길이인 것에 반해, O의 함유량이 50at% 이상으로 되면, 직방정계(orthorhombic)로 되어, 격자 정수 a, b, c의 길이가 상이한 것으로 된다. 또, TiON의 격자 정수 자체도 TiN와는 크게 상이한 것으로 된다. 이와 같이, 결정 구조 및 격자 정수가 서로 상이한 층을 인접시킴으로써, 서로의 결정화를 억제해서 비정질화로 향하게 할 수 있어, TiN계막(201) 전체의 결정 사이즈를 작게 할 수 있는 것이다.
Figure 112017112137388-pat00001
이와 같이, 결정 사이즈가 작은 TiN계막이 얻어지므로, 베리어막으로서 이용한 경우에, 결정 입계의 수가 종래의 TiN막보다 증가해서, 박막화해도 높은 베리어성을 나타낸다. 또 결정 사이즈가 작아짐으로써, 게이트 메탈에 이용한 경우에, 결정 입자 직경의 분포를 보다 균등하게 할 수 있어, 임계치 전압의 불균일을 억제할 수 있다. TiN계막은 가능한 한 얇은 것이 바람직하고, 전체의 막 두께가 3nm 이하인 것이 바람직하다.
TiON막(202) 및 TiN막(203)의 막 두께는 모두 2nm 이하의 박막인 것이 바람직하다. 보다 바람직하게는, 0.2~1nm이다. 또, 이들의 적층수는 특별히 한정되지 않고, 성막하고자 하는 TiN계막(201)의 총 막 두께에 따라서 최적으로 설정되지만, 3층 이상인 것이 바람직하다. 또, 기판(200) 상에 먼저 형성되는 것은 TiON막(202)인 것이 바람직하다. 이것은, TiN막(203)을 먼저 형성하면, 그 후의 TiON막(202)의 형성 시에 TiN막의 결정 구조를 끌기 쉬워지기 때문이다.
<TiN계막의 형성 방법>
다음으로, TiN계막의 형성 방법에 대해 설명한다.
TiON막(202) 및 TiN막(203)을 모두 ALD를 기본으로 한 성막 방법에 의해 성막하고, 이들을 교대로 반복함으로써 TiN계막(201)을 형성하는 것이 바람직하다. 이때, TiON막(202) 및 TiN막(203)의 성막을 동일 성막 장치의 챔버 내에서 연속해서 실시하는 것이 바람직하다.
(TiON막의 성막 공정)
TiON막(202)은 챔버 내에 기판(200)을 수용한 상태에서, Ti 함유 가스의 공급과 질화 가스의 공급을, 퍼지를 사이에 두고 교대로 복수회(X회) 반복한 후, 산화제를 공급하고, 그 후 챔버 내를 퍼지하는 사이클을 1 사이클로 하고, 이 사이클을 복수 사이클(Y 사이클) 반복하는 방법에 의해 성막하는 것이 바람직하다.
이러한 성막 방법을 채용하는 것에 의해서, X의 횟수를 조정함으로써, 막 중의 산소의 함유량을 조정할 수 있고, O 함유량이 50at% 이상인 TiON막을 성막할 수 있다. O 함유량은 X의 횟수의 조정에 더해서, 산화제의 공급량, 또는 산화제의 공급 시간, 또는 이들의 양쪽을 조정하는 것에 의해서도 조정할 수 있다.
이하, 구체적으로 설명한다.
이 성막 시에 이용하는 Ti 함유 가스로서는, 4염화 티탄(TiCl4) 가스를 적절하게 이용할 수 있다. TiCl4 가스 이외에, 테트라(이소프로폭시) 티탄(TTIP), 4 브롬화 티탄(TiBr4), 4요오드화 티탄(TiI4), 테트라키스 에틸 메틸 아미노 티탄(TEMAT), 테트라키스 디메틸 아미노 티탄(TDMAT), 테트라키스 디에틸 아미노 티탄(TDEAT) 등을 이용할 수도 있다. 또, 질화 가스로서는, NH3 가스를 적절하게 이용할 수 있다. NH3 이외에, 모노메틸 히드라진(MMH)을 이용할 수도 있다. 산화제로서는, O2 가스, O3 가스, H2O, NO2 등의 산소 함유 가스를 이용할 수 있다. 산소 함유 가스를 플라즈마화해 산화제로 해도 좋다. 퍼지 가스로서는, N2 가스나 Ar 가스 등의 희가스를 이용할 수 있다.
이때의 구체적인 순서의 일례에 대해 도 2의 타이밍 차트 및 도 3의 흐름도를 참조해서 설명한다.
처음에, Ti 함유 가스인 TiCl4 가스를 챔버에 공급하여 베이스에 TiCl4 가스를 흡착시키고(스텝 S1), 그 다음으로, TiCl4 가스의 공급을 정지하고, 퍼지 가스인 N2 가스에 의해 챔버 내를 퍼지하고(스텝 S2), 그 다음으로, 질화 가스, 예를 들면 NH3 가스를 챔버에 공급하고, 흡착한 TiCl4와 반응시켜 TiN를 형성하고(스텝 S3), 그 다음으로, NH3 가스의 공급을 정지하고, N2 가스에 의해 챔버 내를 퍼지하고(스텝 S4), 이들 스텝 S1~S4를 X회 반복한다. 그 후, 산화제인 O2 가스를 챔버에 공급해서 산화 처리를 실시하고(스텝 S5), 그 다음으로 챔버 내를 퍼지한다(스텝 S6). 이 사이클을 1 사이클로 하고, 이것을 Y 사이클 반복함으로써, 소망의 두께의 TiON막을 형성한다.
이때의 성막 상태를 도 4에 나타낸다. 이 도면에 나타내는 바와 같이, 스텝 S1~S4를 X회 반복함으로써 소정 막 두께의 단위 TiN막(301)을 성막하고, 그 후 스텝 S5의 산화 처리와 스텝 S6의 퍼지를 실시함으로써 단위 TiN막(301)을 산화시킨다. 이것을 1 사이클로 해서 Y 사이클 실시함으로써 소정 막 두께의 TiON막이 형성된다. 이때, 스텝 S1~S4의 반복 회수인 X에 의해 TiON막의 산소량을 조정할 수 있다. 즉, X를 줄이면 산화의 빈도가 증가하므로 막중의 산소 혼잡량이 증가하고, 반대로 X를 늘리면 막중의 산소 혼잡량은 감소한다. 예를 들면, O2 가스 공급량을 1400sccm, 공급 시간을 15sec로 한 경우에, X가 1일 때의 막중의 O 함유량을 약 62at%, X가 6일 때의 막중의 O 함유량을 약 55at%, X가 9일 때의 막중의 O 함유량을 약 50at%로 할 수 있다. 또, 막중의 O 함유량은, 상술한 바와 같이, X의 횟수의 조정에 더해서, 산화제의 공급량, 또는 산화제의 공급 시간, 또는 이들의 양쪽을 조정하는 것에 의해서도 조정할 수 있다.
또, 스텝 S1~S4를 소정회 반복하고, 그 후에, 스텝 S5, S6를 실시하는 사이클의 사이클수 Y에 의해, 막 두께를 조정할 수 있다.
도 5 및 도 6에 나타내는 바와 같이, 스텝 S5의 산화 처리와 스텝 S6의 퍼지를 복수회(N회) 반복해도 좋다. 이것에 의해, 산화제의 공급성이 높아져 산화 효율을 높일 수 있다.
TiON막의 성막 시에, TiN의 산화를 조정하기 위해서 성막의 도중에 X를 변경하는 등의 조정을 실시해도 좋고, 또, 상기 스텝 S1~S6의 기본 스텝에 더해, 산화나 질화를 강화하는 등을 위해서 부가적인 스텝을 더해도 좋다.
또, Ti 원료 가스로서 TiCl4 가스, 질화 가스로서 NH3 가스, 캐리어 가스·퍼지 가스로서 N2 가스, 산화제로서 O2 가스를 이용한 경우의 성막 조건의 바람직한 범위는 이하와 같다.
처리 온도(서셉터 온도):300~500℃
챔버내 압력:13.33~1333Pa(0.1~10Torr)
TiCl4 가스 유량:10~300mL/min(sccm)
NH3 가스 유량:1000~10000mL/min(sccm)
N2 가스 유량:1000~30000mL/min(sccm)
스텝 1의 1회의 시간:0.01~3sec
스텝 3의 1회의 시간:0.01~3sec
스텝 2, 4의 1회의 시간:0.01~3sec
O2 가스 유량:10~3000mL/min(sccm)
총 O2 가스 공급 시간:0.1~60sec(복수회의 경우는 1회당 0.05~30sec, 보다 바람직하게는 0.05~5sec)
(TiN막의 성막 공정)
TiN막(203)은 챔버 내에 기판(200)을 수용한 상태에서, Ti 함유 가스의 공급과 질화 가스의 공급을, 퍼지를 사이에 두고 교대로 복수회 반복하는 방법에 의해 성막하는 것이 바람직하다. 이때, Ti 함유 가스, 질화 가스, 퍼지 가스로서는, TiON막의 성막시와 동일한 것을 이용할 수 있다.
이때의 구체적인 순서의 일례에 대해 도 7의 타이밍 차트를 참조해서 설명한다.
도 7에 나타내는 바와 같이, TiN막은 베이스에 TiCl4 가스를 흡착시키는 공정(스텝 S11), TiCl4 가스의 공급을 정지하고, 퍼지 가스인 N2 가스에 의해 챔버 내를 퍼지하는 공정(스텝 S12), 질화 가스, 예를 들면 NH3 가스를 챔버에 공급하고, 흡착한 TiCl4와 반응시켜 TiN를 형성하는 공정(스텝 S13), NH3 가스의 공급을 정지하고, N2 가스에 의해 챔버 내를 퍼지하는 공정(스텝 S14)을 복수회 반복함으로써 성막할 수 있다. 이때, 스텝 11~14의 반복수에 따라, 막 두께를 조정할 수 있다.
또, 스텝 S11~S14는 상기 TiON막의 성막 공정에 있어서의 스텝 S1~S4와 마찬가지의 조건으로 실시할 수 있다.
<성막 장치>
다음으로, TiN계막의 TiON막과 TiN막을 성막 가능한 성막 장치의 일례에 대해 설명한다. 도 8은 그러한 성막 장치의 일례를 나타내는 단면도이다.
이 성막 장치(100)는 피처리 기판으로서 상술한 기판(200)과 마찬가지의 구조를 갖는 반도체 웨이퍼(이하, 단순히 웨이퍼라 한다)에, TiON막과 TiN막을 교대로 성막하는 것이며, 대략 원통형의 챔버(1)를 갖고 있다. 챔버(1)의 내부에는, 웨이퍼(W)를 수평으로 지지하기 위한 스테이지로서, AlN로 구성된 서셉터(2)가 그 중앙 하부에 마련된 원통형의 지지 부재(3)에 의해 지지된 상태로 배치되어 있다. 서셉터(2)의 가장자리부에는 웨이퍼(W)를 가이드하기 위한 가이드 링(4)이 마련되어 있다. 또, 서셉터(2)에는 몰리브덴 등의 고융점 금속으로 구성된 히터(5)가 매립되어 있고, 이 히터(5)는 히터 전원(6)으로부터 급전됨으로써 피처리 기판인 웨이퍼(W)를 소정의 온도로 가열한다.
챔버(1)의 천정벽(1a)에는 샤워 헤드(10)가 마련되어 있다. 샤워 헤드(10)는 베이스 부재(11)와 샤워 플레이트(12)를 갖고 있고, 샤워 플레이트(12)의 가장자리부는 부착 방지용의 링 형상을 이루는 중간 부재(13)를 통해서 베이스 부재(11)에 도시하지 않는 나사에 의해 고정되어 있다. 샤워 플레이트(12)는 플랜지 형상을 이루며, 그 내부에 오목부가 형성되어 있고, 베이스 부재(11)와 샤워 플레이트(12)의 사이에 가스 확산 공간(14)이 형성된다. 베이스 부재(11)는 그 외주에 플랜지부(11a)가 형성되어 있고, 이 플랜지부(11a)가 챔버(1)의 천정벽(1a)에 부착되어 있다. 샤워 플레이트(12)에는 복수의 가스 토출 구멍(15)이 형성되어 있고, 베이스 부재(11)에는 2개의 가스 도입 구멍(16 및 17)이 형성되어 있다.
가스 공급 기구(20)는 Ti 함유 가스로서의 TiCl4 가스를 공급하는 TiCl4 가스 공급원(21)과, 질화 가스로서의 NH3 가스를 공급하는 NH3 가스 공급원(23)을 갖고 있다. TiCl4 가스 공급원(21)에는 TiCl4 가스 공급 라인(22)이 접속되어 있고, 이 TiCl4 가스 공급 라인(22)은 제 1 가스 도입 구멍(16)에 접속되어 있다. NH3 가스 공급원(23)에는 NH3 가스 공급 라인(24)이 접속되어 있고, 이 NH3 가스 공급 라인(24)은 제 2 가스 도입 구멍(17)에 접속되어 있다.
TiCl4 가스 공급 라인(22)에는 N2 가스 공급 라인(26)이 접속되어 있고, 이 N2 가스 공급 라인(26)에는 N2 가스 공급원(25)으로부터 N2 가스가 캐리어 가스 또는 퍼지 가스로서 공급되도록 되어 있다.
NH3 가스 공급 라인(24)에는 산화제 공급 라인(28)이 접속되어 있고, 이 산화제 공급 라인(28)에는 산화제 공급원(27)으로부터, 산화제로서 상술한 바와 같은 산소 함유 가스가 공급되도록 되어 있다. 산소 함유 가스를 플라즈마화해서 산화제로서 이용해도 좋다. 이때, 산화제 공급원(27)으로부터 미리 산소 함유 가스를 플라즈마화한 것을 산화제로서 공급해도 좋고, 산소 함유 가스를 샤워 헤드(10) 내에서 플라즈마화해도 좋다. 또, NH3 가스 공급 라인(24)에는 N2 가스 공급 라인(30)이 접속되어 있고, 이 N2 가스 공급 라인(30)에는 N2 가스 공급원(29)으로부터 N2 가스가 캐리어 가스 또는 퍼지 가스로서 공급되도록 되어 있다.
TiCl4 가스 공급 라인(22), NH3 가스 공급 라인(24), 산화제 공급 라인(28), N2 가스 공급 라인(26, 30)에는, 매스플로우 콘트롤러(33) 및 매스플로우 콘트롤러(33)를 사이에 둔 2개의 밸브(34)가 마련되어 있다.
따라서, TiCl4 가스 공급원(21)으로부터의 TiCl4 가스 및 N2 가스 공급원(25)으로부터의 N2 가스는 TiCl4 가스 공급 라인(22)을 통해서 샤워 헤드(10)의 제 1 가스 도입 구멍(16)으로부터 샤워 헤드(10) 내의 가스 확산 공간(14)에 도달하고, 또 NH3 가스 공급원(23)으로부터의 NH3 가스, 산화제 공급원(27)으로부터의 산화제 및 N2 가스 공급원(29)으로부터의 N2 가스는 NH3 가스 공급 라인(24)을 통해서 샤워 헤드(10)의 제 2 가스 도입 구멍(17)으로부터 샤워 헤드(10) 내의 가스 확산 공간(14)에 도달하고, 이들 가스는 샤워 플레이트(12)의 가스 토출 구멍(15)으로부터 챔버(1) 내로 토출되도록 되어 있다.
또, 샤워 헤드(10)는 TiCl4 가스와 NH3 가스가 독립해서 챔버(1) 내에 공급되는 포스트믹스 타입이어도 좋다.
샤워 헤드(10)의 베이스 부재(11)에는, 샤워 헤드(10)를 가열하기 위한 히터(45)가 마련되어 있다. 이 히터(45)에는 히터 전원(46)이 접속되어 있고, 히터 전원(46)으로부터 히터(45)에 급전함으로써 샤워 헤드(10)가 소망의 온도로 가열된다. 베이스 부재(11)의 상부에 형성된 오목부에는 히터(45)에 의한 가열 효율을 올리기 위해서 단열 부재(47)가 마련되어 있다.
챔버(1)의 저벽(1b)의 중앙부에는 원형의 구멍(35)이 형성되어 있고, 저벽(1b)에는 이 구멍(35)을 덮도록 아래쪽을 향해 돌출하는 배기실(36)이 마련되어 있다. 배기실(36)의 측면에는 배기관(37)이 접속되어 있고, 이 배기관(37)에는 배기 장치(38)가 접속되어 있다. 그리고 이 배기 장치(38)를 작동시킴으로써 챔버(1) 내를 소정의 진공도까지 감압하는 것이 가능하도록 되어 있다.
서셉터(2)에는, 웨이퍼(W)를 지지해서 승강시키기 위한 3개(2개만 도시)의 웨이퍼 지지 핀(39)이 서셉터(2)의 표면에 대해서 돌출 가능하게 마련되고, 이들 웨이퍼 지지 핀(39)은 지지판(40)에 지지되어 있다. 그리고, 웨이퍼 지지 핀(39)은 에어 실린더 등의 구동 기구(41)에 의해 지지판(40)을 통해서 승강된다.
챔버(1)의 측벽에는, 챔버(1)와 인접해서 마련된 도시하지 않는 웨이퍼 반송실과의 사이에서 웨이퍼(W)의 반입출을 행하기 위한 반입출구(42)와, 이 반입출구(42)를 개폐하는 게이트 밸브(43)가 마련되어 있다.
성막 장치(100)는 제어부(50)를 갖고 있다. 제어부(50)는 성막 장치(100)의 각 구성부, 예를 들면 히터 전원(6 및 46), 밸브(34), 매스플로우 콘트롤러(33), 구동 기구(41) 등을 제어하는 CPU(컴퓨터)를 갖는 주제어부와, 입력 장치(키보드, 마우스 등), 출력 장치(프린터 등), 표시 장치(디스플레이 등), 기억 장치(기억 매체)를 갖고 있다. 기억 장치에는, 성막 장치(100)로 실행되는 각종 처리의 파라미터가 기억되어 있고, 또, 성막 장치(100)로 실행되는 처리를 제어하기 위한 프로그램, 즉 처리 레시피가 저장된 기억 매체가 세트되도록 되어 있다. 제어부(50)의 주제어부는 예를 들면, 기억 장치에 내장된 기억 매체, 또는 기억 장치에 세트된 기억 매체에 기억된 처리 레시피에 근거해서, 성막 장치(100)로 하여금 소정의 동작을 실행하게 한다.
이와 같이 구성되는 성막 장치(100)에 있어서는, 게이트 밸브(43)를 개방으로 해서, 진공 반송실로부터 반송 기구(모두 도시하지 않음)에 의해 반입출구(42)를 통해서 웨이퍼(W)를 챔버(1) 내에 반입하고, 서셉터(2)에 탑재한다. 서셉터(2)는 히터(5)에 의해 소정 온도로 가열되어 있고, 웨이퍼(W)가 서셉터(2)에 탑재된 상태에서 챔버(1) 내에 N2 가스를 공급함으로써 웨이퍼(W)를 가열하고, 웨이퍼(W)의 온도가 거의 안정된 시점에서, TiON막의 성막을 개시한다.
TiON막의 성막에 있어서는, 먼저, TiCl4 가스 공급원(21)으로부터 TiCl4 가스를 챔버(1)에 공급해서 TiCl4 가스를 웨이퍼(W)의 표면에 흡착시키고, 그 다음으로, TiCl4 가스의 공급을 정지하고, N2 가스에 의해 챔버(1) 내를 퍼지하고, 그 다음으로, NH3 가스 공급원(23)으로부터 NH3 가스를 챔버(1)에 공급하고, 흡착한 TiCl4와 반응시켜 TiN를 형성하고, 그 다음으로, NH3 가스의 공급을 정지하고, N2 가스에 의해 챔버(1) 내를 퍼지하고, 이들의 스텝을 X회 반복한다. 그 후, 산화제 공급원(27)으로부터 산화제(예를 들면 O2 가스)를 챔버(1)에 공급해서 산화 처리를 실시하고, 그 다음으로 챔버(1) 내를 퍼지한다. 이 사이클을 1 사이클로 하고, 이것을 Y 사이클 반복함으로써, 소정의 막 두께의 TiON막을 형성한다.
이때, 상술한 바와 같이, O 함유량이 50at% 이상으로 되도록 X의 횟수를 제어한다. X의 횟수와 함께 산화제의 유량을 제어해도 좋다.
이상과 같이 해서 TiON막을 성막한 후, 계속 TiN막의 성막을 실시한다.
TiN막의 성막에 있어서는, 먼저, TiCl4 가스 공급원(21)으로부터 TiCl4 가스를 챔버(1)에 공급해서 TiCl4 가스를 웨이퍼(W)의 표면에 흡착시키고, 그 다음으로, TiCl4 가스의 공급을 정지하고, N2 가스에 의해 챔버(1) 내를 퍼지하고, 그 다음으로, NH3 가스 공급원(23)으로부터 NH3 가스를 챔버(1)에 공급하고, 흡착한 TiCl4와 반응시켜 TiN를 형성하고, 그 다음으로, NH3 가스를 정지하고, N2 가스에 의해 챔버(1) 내를 퍼지하고, 이들의 스텝을 소정 횟수 반복한다. 이것에 의해, 소정의 막 두께의 TiN막을 형성한다.
이상과 같은 TiON막의 성막과 TiN막의 성막을 소정 횟수 반복해서 이들의 적층막인 TiN계막을 형성한다.
성막 처리 종료후, 챔버(1) 내를 퍼지하고, 게이트 밸브(43)를 개방해서, 반송 기구(도시하지 않음)에 의해, 반입출구(42)를 통해서 웨이퍼(W)를 반출한다.
<실험예>
[실험예 1]
여기에서는, 상술한 바와 같은 ALD를 기본으로 한 방법에 의해 막 두께 약 10nm로 성막한, O 함유량이 50at% 이상인 TiON막(샘플 A), O 함유량이 50at% 미만인 TiON막(샘플 B), TiN막(샘플 C)에 대해, X선 회절에 의해 결정 구조를 파악했다.
X선 회절은 아웃 오브 플레인(Out-of-Plane) 측정 및 인플레인(In-Plane) 측정의 양쪽로 실시했다. 아웃 오브 플레인 측정은 시료 표면에 대해서 평행한 격자면을 측정하는 방법인 것에 반해, 인플레인 측정은 시료 표면에 대해서 수직인 격자면을 측정하는 방법이다.
또, 샘플 A는 상기 X를 6으로 하고, O2 가스 공급량을 1400sccm, 공급 시간을 15sec로 해서, O 함유량을 55at%로 한 것이고, 샘플 B는 O2 가스 공급량을 300sccm, 공급 시간을 0.2sec로 해서, O 함유량을 46at%로 한 것이다.
결과를 도 9에 나타낸다. 도 9(a)는 아웃 오브 플레인 측정의 결과, 도 9(b)는 인플레인 측정의 결과이다. 이들에 나타내는 바와 같이, 샘플 B 및 샘플 C는 아웃 오브 플레인 측정 및 인플레인 측정의 모두 동일한 회절 피크가 얻어지고, 결정 구조가 입방정계인 것에 반해, 샘플 A는 아웃 오브 플레인 측정 및 인플레인 측정으로 상이한 회절 피크가 얻어지고, 결정 구조가 직방정계인 것이 확인되었다.
[실험예 2]
여기에서는, TiON막 및 TiN막 각각의 단일막, 및 TiON막과 TiN막의 적층막에 대해 결정 사이즈(결정 입자 직경)를 측정했다. 결정 사이즈는 X선 회절에 있어서의 회절 피크의 반치폭으로부터 구했다.
또, TiON막의 단일막은 상기 X를 6으로 하고, O2 가스 공급량을 1400sccm, 공급 시간을 15sec로 해서, O 함유량을 55at%로 한 것이다. 또, 단일막은 모두 막 두께를 약 10nm로 했다. 또, 적층막에 대해서는, TiON막과 TiN막을 3회 적층한 이하의 적층막 1~4로 했다. 적층막 1은 TiON막의 X를 6으로 하고, O2 가스 공급량을 1400sccm, 공급 시간을 15sec로 한 것이다. 적층막 2~4는 모두 TiON막의 X를 1, O2 가스 공급 시간을 0.2sec로 하고, O2 가스 공급량을 각각 50sccm, 100sccm, 300sccm로 한 것이다. 또, 적층막 1~4에 있어서의 TiON막의 O 함유량은 모두 55at%였다.
결과를 도 10에 나타낸다. 도 10에 나타내는 바와 같이, TiN막 및 TiON막의 단일막에서는, 결정 사이즈(결정 입자 직경)가 각각 8.2nm 및 8.0nm인 것에 대해, TiN막과 TiON막을 적층한 적층막 1~4에서는, 결정 사이즈가 각각 6.2nm, 5.6nm, 5.8nm, 4.6nm로 되어, 결정 사이즈가 작아지는 것이 확인되었다. 또, TiN막과 TiON막의 적층막에 대해, TiON막의 산소량이 증가함으로써, 결정 사이즈가 작아지는 경향이 나타났다.
이상으로부터, O 함유량이 50at% 이상인 TiON막과 TiN막을 적층함으로써, 결정 사이즈가 작은 TiN계막이 얻어지는 것이 확인되었다.
<다른 적용>
이상, 본 발명의 실시 형태에 대해 설명했지만, 본 발명은 상기 실시 형태로 한정되지 않고, 본 발명의 기술 사상의 범위내에서 여러 변형이 가능하다.
예를 들면, 상기 실시 형태에서는, TiON막 및 TiN막을 ALD에 의해 성막한 예를 나타냈지만, 이것에 한정하지 않고, 다른 박막 형성 방법에 의해 성막해도 좋다.
또, ALD법으로 성막하는 경우에도, 상기 실시 형태에서 이용한 도 8의 성막 장치는 어디까지나 예시이며, 도 8의 장치에 한정하는 것은 아니다.
또, 상기 실시 형태에서는 기판으로서 반도체 웨이퍼와 같은 반도체의 기판을 이용한 경우를 예시했지만, 이것으로 한정되는 것이 아니고, 예를 들면 플랫 패널 디스플레이용의 유리 기판이나, 세라믹 기판 등의 다른 기판이어도 좋은 것은 말할 필요도 없다.
1 : 챔버 2 : 서셉터
5 : 히터 10 : 샤워 헤드
20 : 가스 공급 기구 21 : TiCl4 가스 공급원
23 : NH3 가스 공급원 25, 29 : N2 가스 공급원
27 : 산화제 공급원 50 : 제어부
100 : 성막 장치 200 : 기판
201 : TiN계막 202 : TiON막
203 : TiN막 W : 반도체 웨이퍼

Claims (13)

  1. 기판 상에, 산소 함유량이 50at% 이상인 TiON막과, TiN막이 교대로 적층된 적층막으로 이루어지는 것을 특징으로 하는 TiN계막.
  2. 제 1 항에 있어서,
    상기 TiN계막의 전체의 막 두께가 3nm 이하인 것을 특징으로 하는 TiN계막.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 기판 상에 처음에 상기 TiON막이 형성되어 있는 것을 특징으로 하는 TiN계막.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 TiON막 및 상기 TiN막은 ALD에 의해 성막된 막인 것을 특징으로 하는 TiN계막.

  5. 기판 상에, 산소 함유량이 50at% 이상인 TiON막과, TiN막을 교대로 성막하는 것을 특징으로 하는 TiN계막의 형성 방법.
  6. 제 5 항에 있어서,
    상기 기판 상에 처음에 상기 TiON막을 성막하는 것을 특징으로 하는 TiN계막의 형성 방법.
  7. 제 5 항에 있어서,
    상기 TiON막 및 상기 TiN막은 ALD법에 의해 성막되는 것을 특징으로 하는 TiN계막의 형성 방법.
  8. 제 5 항에 있어서,
    상기 TiON막은, 처리 용기 내에 기판을 배치한 상태에서, 상기 처리 용기 내를 감압 상태로 유지하고, 상기 처리 용기 내에 Ti 함유 가스를 공급하는 스텝과, 상기 처리 용기 내에 질화 가스를 공급하는 스텝을 교대로 X회 반복해서 단위 TiN막을 성막한 후, 상기 처리 용기 내에 산화제를 공급해서 상기 단위 TiN막을 산화하는 일련의 처리를 1 사이클로 하고, 이 사이클을 복수 사이클 반복함으로써, 사전결정된 처리 온도에서 성막되는 것을 특징으로 하는 TiN계막의 형성 방법.
  9. 제 8 항에 있어서,
    상기 산화제로서 O2 가스, O3 가스, H2O, NO2로 이루어지는 군으로부터 선택되는 산소 함유 가스, 또는, 상기 산소 함유 가스를 플라즈마화한 것을 이용하는 것을 특징으로 하는 TiN계막의 형성 방법.
  10. 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 TiN막은 처리 용기 내에 기판을 배치한 상태에서, 상기 처리 용기 내를 감압 상태로 유지하고, 상기 처리 용기 내에 Ti 함유 가스를 공급하는 스텝과, 상기 처리 용기 내에 질화 가스를 공급하는 스텝을 교대로 반복함으로써, 사전결정된 처리 온도에서 성막되는 것을 특징으로 하는 TiN계막의 형성 방법.
  11. 제 8 항에 있어서,
    상기 Ti 함유 가스는 TiCl4 가스이며, 상기 질화 가스는 NH3 가스인 것을 특징으로 하는 TiN계막의 형성 방법.
  12. 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 TiON막과 상기 TiN막을 동일한 처리 용기 내에서 연속해서 성막하는 것을 특징으로 하는 TiN계막의 형성 방법.
  13. 컴퓨터 상에서 동작하고, 성막 장치를 제어하기 위한 프로그램이 기억된 기억 매체로서,
    상기 프로그램은, 실행시에, 청구항 5 내지 청구항 9 중 어느 한 항의 방법이 실시되도록, 컴퓨터로 하여금 상기 성막 장치를 제어하게 하는 것을 특징으로 하는 기억 매체.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112740373A (zh) * 2018-09-20 2021-04-30 株式会社国际电气 基板处理装置
JP7273168B2 (ja) * 2019-09-18 2023-05-12 株式会社Kokusai Electric 基板処理方法、半導体装置の製造方法、プログラム及び基板処理装置
JP7324740B2 (ja) * 2020-11-25 2023-08-10 株式会社Kokusai Electric 基板処理方法、プログラム、基板処理装置及び半導体装置の製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05121356A (ja) 1991-09-12 1993-05-18 Sony Corp 配線形成方法
JPH05279846A (ja) * 1992-03-30 1993-10-26 Sony Corp スパッタ用ターゲット及びスパッタTiON膜成膜方法
JP3240725B2 (ja) * 1993-02-15 2001-12-25 ソニー株式会社 配線構造とその製法
JPH08130302A (ja) * 1994-10-31 1996-05-21 Toshiba Corp 半導体装置及びその製造方法
KR100510473B1 (ko) * 1998-07-03 2005-10-25 삼성전자주식회사 원자층 증착법을 이용한 반도체소자의 커패시터 상부 전극 형성방법
US6417537B1 (en) * 2000-01-18 2002-07-09 Micron Technology, Inc. Metal oxynitride capacitor barrier layer
JP4032872B2 (ja) 2001-08-14 2008-01-16 東京エレクトロン株式会社 タングステン膜の形成方法
KR100783844B1 (ko) 2001-08-14 2007-12-10 동경 엘렉트론 주식회사 텅스텐막의 형성 방법
US7045406B2 (en) * 2002-12-03 2006-05-16 Asm International, N.V. Method of forming an electrode with adjusted work function
JP3889023B2 (ja) * 2005-08-05 2007-03-07 シャープ株式会社 可変抵抗素子とその製造方法並びにそれを備えた記憶装置
CN102373431A (zh) * 2010-08-26 2012-03-14 鸿富锦精密工业(深圳)有限公司 铝合金表面防腐处理方法及其制品
CN102586731A (zh) * 2011-01-17 2012-07-18 鸿富锦精密工业(深圳)有限公司 具有硬质涂层的被覆件及其制备方法
JP5963456B2 (ja) * 2011-02-18 2016-08-03 株式会社日立国際電気 半導体装置の製造方法、基板処理装置、及び基板処理方法
CN102412186A (zh) * 2011-03-08 2012-04-11 上海华虹Nec电子有限公司 一种大尺寸通孔的制作方法
JP2013077805A (ja) * 2011-09-16 2013-04-25 Hitachi Kokusai Electric Inc 半導体装置の製造方法、基板処理方法、基板処理装置およびプログラム
JP6026914B2 (ja) 2013-02-12 2016-11-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

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