KR102051286B1 - 리세스된 소오스/드레인 영역에서 그레이드된 조성 물질과 고 이동도 채널 물질을 포함하는 핀펫 장치 및 그 제조 방법 - Google Patents

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Abstract

핀펫(FinFET) 장치는 상기 핀펫 장치에 채널 영역을 제공할 수 있는 핀 구조 내의 고 이동도 반도체 물질을 포함할 수 있다. 소오스/드레인 리세스는 상기 핀 구조에 인접하게 형성되고, 상기 고 이동도 반도체 물질 성분을 포함하는 그레이드된 조성의 에피성장 반도체 컴파운드 물질은 상기 소오스/드레인 리세스 내에 위치할 수 있다.

Description

리세스된 소오스/드레인 영역에서 그레이드된 조성 물질과 고 이동도 채널 물질을 포함하는 핀펫 장치 및 그 제조 방법{FINFET DEVICES INCLUDING HIGH MOBILITY CHANNEL MATERIALS WITH MATERIALS OF GRADED COMPOSITION IN RECESSED SOURCE/DRAIN REGIONS AND METHODS OF FORMING THE SAME}
본 발명은 리세스된 소오스/드레인 영역에서 그레이드된 조성 물질과 고 이동도 채널 물질을 포함하는 핀펫 장치 및 그 제조 방법에 관한 것이다.
핀펫(finFET) 디바이스의 기생 직렬 저항(parasitic series resistance)은, 특히 채널 길이가 감소된 경우, 이들 디바이스의 성능에 문제가 될 수 있다. 총 기생 저항을 이루는 두 가지 요소는 금속 콘택과 반도체 핀(fin) 사이의 콘택 저항과 반도체 핀의 도핑 영역의 확산 저항이다.
둘 중 어느 요소가 지배적인지 여부는 금속/반도체 인터페이스에 의해 제공되는 장벽 높이에 따라 정해질 수 있다. 예를 들어, 상대적으로 높은 장벽 높이(예컨대, 300 meV 이상)에서 총 기생 저항의 지배적인 요소는 콘택 저항이고, 낮은 장벽 높이(100 meV 이하 정도)에서 총 기생 저항의 지배적인 요소는 확산 저항일 수 있다.
기생 저항은, 예컨대, 미국 공개 공보 제 2006/0202266호 및 제 2009/0166742호에서 추가적으로 논의되며, 양 문헌의 개시 내용은 참조에 의해 본 명세서에 포함된다.
본 발명이 해결하고자 하는 기술적 과제는 리세스된 소오스/드레인 영역에서 그레이드된 조성 물질과 고 이동도 채널 물질을 포함하는 핀펫 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 리세스된 소오스/드레인 영역에서 그레이드된 조성 물질과 고 이동도 채널 물질을 포함하는 핀펫 장치의 제조방법을 제공하는 것이다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 해결하기 위한 본 발명의 일 실시예에 따른 핀펫(finFET) 장치는, 핀펫 장치에 채널 영역을 제공하는, 핀 구조 내의 고 이동도 반도체 물질(high mobility semiconductor material), 상기 핀 구조와 인접한 소오스/드레인 리세스(source/drain recess), 및 상기 소오스/드레인 리세스 내에서, 상기 고 이동도 반도체 물질 성분을 포함하는 그레이드된 조성의 에피성장 반도체 컴파운드 물질(graded composition epi-grown semiconductor alloy material)을 포함한다.
본 발명의 몇몇 실시예에서, 상기 그레이드된 조성의 에피성장 반도체 컴파운드 물질의 최상면(uppermost surface)은 상기 핀 구조의 최상면보다 낮도록 리세스될 수 있다.
본 발명의 몇몇 실시예에서, 상기 그레이드된 조성의 에피성장 반도체 컴파운드 물질 내의 소오스/드레인 컨택 리세스(source/drain contact recess)를 더 포함하고, 상기 소오스/드레인 컨택트 리세스는 특정 깊이로 한정되되, 상기 특정 깊이를 초과하는 깊이에서 수평 인터페이스와 연관된 확산 저항 값의 점진적인 감소량은 상기 핀펫 장치의 전체 저항의 점진적인 증가량보다 적을 수 있다.
본 발명의 몇몇 실시예에서, 상기 그레이드된 조성의 에피성장 반도체 컴파운드 물질의 상기 최상면 상에 위치하는 금속-반도체 합금(metal-semiconductor alloy)과, 상기 금속-반도체 합금 상에 위치하는 금속(metal)을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 그레이드된 조성의 에피성장 반도체 컴파운드 물질은, 상기 핀 구조의 상기 고 이동도 반도체 물질과 채널 인터페이스 상에서 접하는 제1 농도의 고 이동도 반도체 물질 조성물과, 상기 그레이드된 조성의 에피성장 반도체 내에서 상기 채널 인터페이스로부터 가장 멀리에 위치하는 제2 농도의 고 이동도 반도체 물질 조성물을 포함하되, 상기 제1 농도는 상기 제2 농도보다 높을 수 있다.
본 발명의 몇몇 실시예에서, 상기 그레이드된 조성의 에피성장 반도체 컴파운드 물질에 포함된 상기 고 이동도 반도체 물질의 양의 최대 변화는 옴스트롱 당 2%(2% per Å) 보다 적을 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 농도의 고 이동도 반도체 물질 조성물은, 상기 핀 구조 내의 상기 고 이동도 반도체 물질 성분과 같은 성분을 갖고, 상기 제2 농도의 고 이동도 반도체 물질 조성물은 상기 핀 구조 내의 상기 고 이동도 반도체 물질 성분을 갖지 않을 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 농도의 고 이동도 반도체 물질 조성물은, 상기 핀 구조 내에 포함된 상기 고 이동도 반도체 물질 성분과 같이 ± 30% 이내의 범위에 해당하는 상기 고 이동도 반도체 물질 성분을 포함하고, 상기 제2 농도의 고 이동도 반도체 물질 조성물은, 상기 핀 구조 내에 포함된 상기 고 이동도 반도체 물질 성분의 0~25%의 범위에 해당하는 상기 고 이동도 반도체 물질 성분을 포함할 수 있다..
본 발명의 몇몇 실시예에서, 상기 그레이드된 조성의 에피성장 반도체 컴파운드 물질은 상기 채널 인터페이스로부터의 거리가 증가함에 따라, 상기 고 이동도 반도체 물질 성분이 감소하는 조성을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 핀 구조 내에서, 상기 고 이동도 반도체 물질 성분은 Ge 또는 Ga를 포함하고, 상기 그레이드된 조성의 에피성장 반도체 컴파운드 물질은 SiGe 또는 InGaAs를 각각 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 핀펫 장치는, 상기 소오스/드레인 리세스 내에 제1 조성의 에피성장 반도체 컴파운드 물질을 갖는 N 형 핀펫 장치와, 제2 소오스/드레인 리세스 내에 제2 조성의 에피성장 반도체 컴파운드 물질을 포함하는 P형 핀펫 장치를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 조성의 에피성장 반도체 컴파운드 물질은 서로 상이하게 그레이드(graded)될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 조성의 에피성장 반도체 컴파운드 물질은 상기 제2 소오스/드레인 리세스 내에서 실질적으로 일정하게 형성될 수 있다.
상기 기술적 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 핀펫 장치는, 핀펫 장치에 채널 영역을 제공하는 핀 구조 내의 고 이동도 반도체 물질, 상기 핀 구조에 인접한 소오스/드레인 리세스, 상기 소오스/드레인 리세스 내에 상기 고 이동도 반도체 물질 성분을 포함하는 그레이드된 조성의 에피성장 반도체 컴파운드 물질로서, 상기 컴파운드 물질은 상기 핀 구조의 최상면보다 낮은 최상면을 갖도록 리세스되고, 채널 인터페이스와 접촉하는 제1 농도의 고 이동도 반도체 물질 조성물과, 상기 컴파운드 물질 내에서 상기 채널 인터페이스로부터 가장 멀리에 위치하는 제2 농도의 고 이동도 반도체 물질 조성물을 포함하되, 상기 제1 농도는 상기 제2 농도보다 높게 형성되는 그레이드된 조성의 에피성장 반도체 컴파운드 물질, 상기 그레이드된 조성의 에피성장 반도체 컴파운드 물질 내에 위치하는 소오스/드레인 컨택 리세스, 및 상기 소오스/드레인 컨택트 리세스 내에 위치하는 금속을 포함한다.
본 발명의 몇몇 실시예에서, 상기 그레이드된 조성의 에피성장 반도체 컴파운드 물질 에 포함된 상기 고 이동도 반도체 물질의 양의 최대 변화는 옴스트롱 당 2%(2% per Å) 보다 적을 수 있다.
본 발명의 몇몇 실시예에서, 상기 소오스/드레인 컨택 리세스는 특정 깊이로 한정되되, 상기 특정 깊이를 초과하는 깊이에서 수평 인터페이스와 연관된 확산 저항 값의 점진적인 감소량은 상기 핀펫 장치의 전체 저항의 점진적인 증가량보다 적을 수 있따.
상기 기술적 과제를 해결하기 위한 본 발명의 일 실시예에 따른 핀펫 장치의 제조 방법은, 핀펫 장치에 채널 영역을 제공하기 위한 고 이동도 반도체 물질을 포함하는 핀 구조를 형성하고,
상기 핀 구조에 인접한 소오스/드레인 리세스를 형성하고,
상기 소오스/드레인 리세스 내에 상기 고 이동도 반도체 물질 성분을 포함하는 그레이드된 조성의 반도체 컴파운드 물질을 에피택셜하게 형성하되, 상기 컴파운드 물질은, 상기 핀 구조의 상기 고 이동도 반도체 물질과 채널 인터페이스 상에서 접하는 제1 농도의 고 이동도 반도체 물질 조성물, 상기 컴파운드 물질 내에서 상기 채널 인터페이스로부터 가장 멀리에 위치하는 제2 농도의 고 이동도 반도체 물질 조성물을 포함하되, 상기 제1 농도는 상기 제2 농도보다 높게 형성되고, 상기 제2 농도의 고 이동도 반도체 물질 조성물을 포함하는 상기 컴파운드 물질의 일부와 함께, 금속-반도체 합금(metal-semiconductor alloy)을 형성하고, 상기 금속-반도체 합금 상에 위치하는 금속을 형성할 수 있다.
본 발명의 몇몇 실시예에서, 상기 그레이드된 조성의 에피성장 반도체 컴파운드 물질을 에픽택셜하게 형성하는 것은, 상기 고 이동도 반도체 물질 성분의 양이 감소하도록 상기 컴파운드 물질을 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 고 이동도 반도체 물질 성분의 양은, 상기 컴파운드 물질 내에서 최대 옴스트롬 당 2%의 비율로 변화할 수 있다.
본 발명의 몇몇 실시예에서, 상기 그레이드된 조성의 에피성장 반도체 컴파운드 물질 내에 소오스/드레인 컨택 리세스를 형성하는 것을 더 포함하되, 상기 소오스/드레인 컨택트 리세스는 특정 깊이로 한정되되, 상기 특정 깊이를 초과하는 깊이에서 수평 인터페이스와 연관된 확산 저항 값의 점진적인 감소량은 상기 핀펫 장치의 전체 저항의 점진적인 증가량보다 적을 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1a 내지 도 1c는 각각, 본 발명의 몇몇 실시예에서, 소오스/드레인을 제공하기 위해 "D"의 깊이로 리세스된 그레이드된 조성의 에피성장 반도체 컴파운드 물질의 잔여부를 포함하는 인접 리세스와, 고 이동도 반도체 물질을 포함하는 핀 구조를 갖는 핀펫 장치를 나타내는 평면도, 단면도, 및 측면도이다.
도 2a 내지 도 2c는 본 발명의 몇몇 실시예에서, 채널 인터페이스로부터의 거리에 따라 상이한 조성의 프로파일을 갖는 그레이드된 조성의 에피성장 반도체 컴파운드 물질을 나타내는 그래프이다.
도 3 내지 도 8은 본 발명의 몇몇 실시예에 따른 그레이드된 조성의 에피성장 반도체 컴파운드 물질의 잔여부를 포함하는 인접 리세스와, 고 이동도 반도체 물질을 포함하는 핀 구조를 갖는 핀펫 장치의 제조 방법을 나타내는 단면도이다.
도 9a는 본 발명의 몇몇 실시예에 따른 그레이드된 조성의 에피성장 반도체 컴파운드 물질의 리세스 깊이와 유효 전류 사이의 관계를 나타내는 그래프이다.
도 9b는 본 발명의 몇몇 실시예에 따른 그레이드된 조성의 에피성장 반도체 컴파운드 물질의 인터페이스 저항과 리세스 깊이 사이의 관계를 나타내는 그래프이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1a 내지 도 1c를 참조하면, 본 발명의 몇몇 실시예에 따른 핀 구조(100)를 포함하는 핀펫 장치는 고 이동도 반도체 물질과, 인접한 리세스(105)를 포함한다. 상기 인접한 리세스(105)는 핀펫 장치의 소오스/드레인 영역(115) 상에 소오스/드레인 컨택트 리세스(140)를 제공하기 위해, 'D'의 깊이로 리세스된 그레이드된 조성의 에피성장 반도체 컴파운드 물질(110)의 잔여 부분을 포함한다.
본 발명의 몇몇 실시예에 따르면, 금속-반도체 합금(125)은 리세스(140) 내의 컴파운드 물질(110) 상에 형성될 수 있다., 금속-반도체 합금(125) 상에 증착되는 금속(metal)은 핀 구조(100)의 채널 영역, 및 소오스/드레인 영역(115)의 컨택을 제공할 수 있다.
게이트(101)는 핀 구조(100)를 크로스 오버(cross-over) 할 수 있고, 게이트(101)는 채널 영역에서 전하의 전도도(conduction)를 제어하는 핀펫의 동작에 이용될 수 있다. 본 발명의 몇몇 실시예에 따르면, 리세스(140)는 컴파운드 물질(110) 내에서 형성되지 않을 수 있다.
핀 구조(100) 내에 포함되는 고 이동도 반도체 물질은, 핀 구조(100)에 의해 제공되는 채널 영역 내에서, 다수 캐리어의 이동성의 증가를 촉진하는 어떠한 반도체 물질이 될 수 있다. 본 발명의 몇몇 실시예에 따르면, 고 이동도 반도체 물질 성분은 게르마늄(Ge)이 될 수 있고, 상기 게르마늄은 실리콘 게르마늄(SiGe)처럼 고 이동도 반도체 물질을 포함하는 핀 구조를 제공하기 위해 실리콘 격자(silicon lattice)내로 도입될 수 있다. 본 발명의 몇몇 실시예에 따르면, 핀 구조(100)에 포함된 고 이동도 반도체 물질의 유일한 성분은 Ge이고, 핀 구조(100)는 오직 Ge만을 포함할 수 있다. 본 발명의 몇몇 실시예에 따르면, 고 이동도 반도체 물질 성분은 갈륨(Ga)이 될 수 있고, 이는 핀 구조(100) 내의 반도체 물질로서 InGaAs를 제공하는 인듐(In) 및 비소(As)의 격자에 포함될 수 있다. 이는 핀 구조 (100)에 포함된 고 이동도 반도체 물질이, III-V족 또는 II-VI족의 상이한 반도체 물질의 조합이 될 수 있는 것으로 이해될 수 있다.
본 발명의 몇몇 실시예에 따르면, 그레이드된 조성의 에피성장 반도체 컴파운드 물질(110)(이하, 컴파운드 물질)은 핀 구조(100) 내에 포함된 고 이동도 반도체 물질 성분의 화합물, 또는 적어도 하나 이상의 다른 반도체 물질이 될 수 있다. 예를 들어, 본 발명의 몇몇 실시예에 따르면, 핀 구조(100)의 고 이동도 반도체 물질 성분이 Ge인 경우, 그레이드된 조성의 에피성장 반도체 컴파운드 물질(110)은 Si와 Ge의 컴파운드 물질(예를 들어, SiGe)이 될 수 있다. 예를 들어, 그레이드된 SiGe의 컴파운드 물질이 SiGe(또는 Ge) 채널에 컨택하는 경우, 상기 컴파운드 물질의 특정 성분은 거리에 따라, 컴파운드 물질의 자체 내에서 변할 수 있다. 또한, 본 발명의 몇몇 실시예에 따르면, 핀 구조(100)에 포함된 고 이동도 반도체 물질 성분이 Ga인 경우, 컴파운드 물질(110)은 In, As, and Ga의 컴파운드 물질(즉, InGaAs)이 될 수 있다. 예를 들어, 그레이드된 InGaAs의 컴파운드 물질이 InGaAs 채널에 컨택하는 경우, 상기 컴파운드 물질의 특정 성분은 거리에 따라 컴파운드 물질의 자체 내에서 변할 수 있다. 다른 반도체 물질도 컴파운드 물질을 제공하는데 사용될 수 있다.
또한, 본 발명의 몇몇 실시예에 따르면, 에피성장 반도체 컴파운드 물질의 성분은 반도체 합금 물질이 에피택셜하게 성장된 표면으로부터의 거리에 따라 그레이드(graded) 될 수 있다. 예를 들어, 본 발명의 몇몇 실시예에 따르면, 컴파운드 물질(110)의 성분은 에피 성장(epi-growth)이 진행됨에 따라 점차 변한다. 본 발명의 몇몇 실시예에 따르면, 핀 구조(100)에 포함된 고 이동도 반도체 물질 성분의 양은 수직 인터페이스(106)로부터 핀 구조(100)까지의 거리에 따라 감소한다. 이와 유사하게, 컴파운드 물질(110)에 포함된 고 이동도 반도체 물질 성분의 양도 수평 인터페이스(107)로부터 핀 구조(100)까지의 거리에 따라 감소한다.
본 발명의 몇몇 실시예에 따르면, 핀 구조(100)가 Si 격자(즉, SiGe) 내에 고 이동도 반도체 물질 성분인 Ge를 포함하는 경우, 수직 인터페이스(106)(또는, 수평 인터페이스(107))에서의 컴파운드 물질(110)의 성분은, 핀 구조(100)에서 제공되는 것과 실질적으로 동일하다. 그러나, 컴파운드 물질(110)에 포함된 Ge의 양은 에피 성장이 진행됨에 따라 점차 감소할 수 있고, 금속-반도체 합금(125)이 형성되는 컴파운드 물질(110)의 최상면에서는 Ge의 양이 최소가 될 수 있다.
본 발명의 몇몇 실시예에 따르면, 핀 구조(100)가 Ge 격자 내에 고 이동도 반도체 물질 성분인 Si를 포함하는 경우(즉, 핀구조(100)가 SiGe인 경우), 수직 인터페이스(106)(또는, 수평 인터페이스(107))에서의 컴파운드 물질(110)의 성분은, 핀 구조(100)에서 제공되는 것과 실질적으로 동일하다. 그러나, 컴파운드 물질(110)에 포함된 Si의 양은 에피 성장이 진행됨에 따라 점차 감소할 수 있고, 금속-반도체 합금(125)이 형성되는 컴파운드 물질(110)의 최상면에서는 Si의 양이 최소가 될 수 있다.
따라서, 컴파운드 물질(110)의 조성은 핀 구조(100)의 인터페이스에서는 고 이동도 반도체 물질 성분의 농도가 높을 수 있으나, 금속 반도체 합금(125)이 형성될 수 있는 컴파운드 물질(110)의 부분에서는 고 이동도 반도체 물질 성분의 농도가 점차 낮아질 수 있다.
채널의 인터페이스에서의 고농도의 컴파운드 물질(110)(rich composition)은 반도체 컴파운드 물질(110)의 에피성장 동안 결함이 형성되는 것을 감소시키는 핀 구조(100)와 유사할 수 있다. 컨택에서의 저농도의 컴파운드 물질(110)(lean composition)은 금속-반도체 합금(125)(또는 금속-반도체 합금(125)이 제공되지 않는 경우, 금속 컨택(140))과 함께 상대적으로 낮은 배리어 하이트(barrier height)를 형성할 수 있다. 그레이드된 조성의 에피성장 반도체 컴파운드 물질(110)은 컴파운드 물질(110)의 래틱스 구조(lattice structure) 내에서 상당히 급작스런 변화(significant abrupt changes) 또는 불연속성을 피할 수 있다. 이는 그레이드된 조성의 에피성장 반도체 컴파운드 물질(110)이 결함이 낮은 물질뿐만 아니라, 낮은 저항, 또는 핀 구조(100) 내의 채널에 형성되는 낮은 배리어 하이트를 촉진시키기 때문이다.
몇몇 실시예에 따르면, 에피성장 동안, 고 이동도 반도체 물질과 다른 추가적인 성분은, 에피성장 반도체 컴파운드 물질(110)에 통합될 수 있다. 또한, 상기 추가적인 성분은 에피성장 반도체 컴파운드 물질(110)에 통합되지 않아, 컴파운드 물질(110)의 격자 구조에 상당히 급작스런 변화나, 불연속성이 생기지 않을 수 있다.
도 2a 내지 도 2c는 본 발명의 몇몇 실시예에서, 채널 인터페이스로부터의 거리에 따라 상이한 조성의 프로파일을 갖는 그레이드된 조성의 에피성장 반도체 컴파운드 물질을 나타내는 그래프이다. 도 2a에 따르면, 컴파운드 물질의 프로파일은 채널 인터페이스(수직 인터페이스(106)와 수평 인터페이스(107))로부터 핀 구조(100)까지의 고 이동도 반도체 물질 성분의 농도를 나타낸 것이다. 또한, 채널 인터페이스로부터의 거리 Z가 증가됨에 따라, 컴파운드 물질(110) 내의 고 이동도 반도체 물질 성분의 양은, 컴파운드 물질(110)과 금속 컨택이 접하는 지점에서 특정 저 농도의 조성(targeted lean composition)이 될 때까지 점차 감소된다. 예를 들어, 도 2a에 도시된 것처럼, 컴파운드 물질(110)의 고 이동도 반도체 물질 성분의 양은, A 내지 F에 나타나듯이, 거리 Z가 증가함에 따라 점차 감소한다. 비록, 컴파운드 물질(110)에 포함된 고 이동도 반도체 물질 성분의 A 내지 F에서의 농도가 불연속한 레벨들을 나타낼 수 있으나, 이러한 레벨들 사이의 변화는 에피 성장하는 동안 컴파운드 물질(110)에 결함이 형성되는 것을 방지하는 데 도움이 될 수 있고, 이는 격자 구조에서 상당히 급작스런 변화가 일어나는 것을 방지 위해 점진적으로 이루어 질 수 있다. 고 이동도 반도체 물질 성분의 높은 농도와 낮은 농도 사이의 점진적 변화는 선형적 또는 비선형적 변화(gradations)를 포함할 수 있다.
본 발명의 몇몇 실시예에 따르면, 컴파운드 물질(110)에 포함된 고 이동도 반도체 물질 성분의 양의 최대 변화는 옴스트롱 당 약 1%(1% per Å)이다. 본 발명의 몇몇 실시예에 따르면, 컴파운드 물질(110)에 포함된 고 이동도 반도체 물질 성분의 양의 최대 변화는 옴스트롱 당 2%(2% per Å) 보다 작다. 본 발명의 몇몇 실시예에 따르면, 제1 농도의 고 이동도 반도체 물질 조성물은, 핀 구조(100) 내에 포함된 상기 고 이동도 반도체 물질 성분과 같이 ± 30% 이내의 범위에 해당하는 고 이동도 반도체 물질 성분을 포함한다. 반면, 제2 농도의 고 이동도 반도체 물질 조성물은, 상기 핀 구조 내에 포함된 상기 고 이동도 반도체 물질 성분의 0~25%의 범위에 해당하는 고 이동도 반도체 물질 성분을 포함할 수 있다. 다시 말해서, 본 발명의 몇몇 실시예에 따르면, 제1 농도의 조성물은 핀 구조(100)에 포함된 고 이동도 반도체 물질 성분보다 약간 이상 또는 이하의 고 이동도 반도체 물질 성분을 갖는 반면, 제2 농도의 조성물은 고 이동도 반도체 물질 성분을 거의 포함하지 않거나, 전혀 포함하지 않을 수 있고, 그렇다 하더라도 본 발명의 다른 실시예와 동일한 많은 이점을 제공한다.
도 2b와 2c는 도 2a에 나타난 것과 다르게 본 발명의 몇몇 실시예에서의 컴파운드 물질(110) 내의 그레이드된 성분의 다른 프로파일을 나타낸다. 도 2b를 참조하면, 그레이드된 조성의 에피성장 반도체 컴파운드 물질(110)의 프로파일은 소오스/드레인(115)에 사용되는 도펀트의 유형에 따라 상이할 수 있다. 제1 전기적 활성종(first electrically active species)(즉, n 또는 p 타입)이 도핑된 소오스/드레인(115)을 갖는 장치에 포함된 컴파운드 물질(110)은, 채널 인터페이스까지의 거리와 관계없이 일정한 조성물을 가질 수 있다. 몇몇 실시예에서, 일정한 조성물은 핀 구조(100)에 포함된 고 이동도 반도체 물질 성분과 동일한 약 30% 이내의 컴파운드 물질(110)에 포함된 고 이동도 반도체 물질 성분을 갖는다. 반면, 제2 전기적 활성종(first electrically active species)(즉, n 또는 p 타입)이 도핑된 소오스/드레인(115)을 갖는 장치에 포함된 컴파운드 물질(110)은 예를 들어, 도 2a에서 설명한 것처럼, 그래이드된 조성물을 가질 수 있다.
도 2c를 참조하면, 본 발명의 몇몇 실시예에 따를 때, 다른 종류의 도펀트를 갖는 소오스/드레인(115)은 각각 서로 다른 그레이드된 조성물 프로파일을 갖고, 그 위에 형성되는 다른 컴파운드 물질(110)을 가질 수 있다. 예를 들어, 제2 도핑종(a first doped species)은 비선형인 그레이드된 조성물 프로파일 (non-linear graded profile)을 가질 수 있는 반면, 제2 도핑종(a second doped species)은 선형인 그레이드된 조성물 프로파일을 가질 수 있다.
도 3내지 도 8은 본 발명의 몇몇 실시예에 따른 그레이드된 조성의 에피성장 반도체 컴파운드 물질의 잔여부를 포함하는 인접 리세스와, 고 이동도 반도체 물질을 포함하는 핀 구조를 갖는 핀펫 장치의 제조 방법을 나타내는 단면도이다. 도 3을 참조하면, 핀 구조(100)는 핀 물질로 형성되고, 핀 물질은 Ge, Ga, 또는 II 내지 VI 족에 포함된 다른 원소과 같은 고 이동도 반도체 물질 성분을 포함할 수 있다. 특히, 핀 구조(100)는 SiGe의 핀 구조(100)를 제공하는 고 이동도 반도체 물질로써, Ge와 결합된 Si로 형성될 수 있다. 본 발명의 또 다른 실시예에 따르면, 핀 구조(100)에 포함된 반도체 물질은 InGaAs가 될 수 있고, 그 안에 포함된 Ga는 고 이동도 반도체 물질 성분이다. 고 이동도 반도체 물질은, 핀 구조 내에 반도체 물질을 제공하기 위한 임의의 프로세스, 또는 고 이동도 물질을 제공하는 임의의 조성물을 이용하여, 핀 구조(100) 내에 형성 될 수 있다.
핀 구조(100)는 핀에 인접한 리세스(105)를 제공하도록 형성되고, 핀은 수직 채널 인터페이스(106)와 수평 채널 인터페이스(107)에 의해 부분적으로 정의된다. 핀 구조(100)를 위한 다른 형상은 도 3에서 도시한 것과 다른 리세스(105)의 형태로 정의될 수 있다. 예를 들어, 도 4a와 도 4b를 참조하면, 핀 구조(100)가 형성될 때, 리세스(105)를 위한 다른 형상들이 제공된다. 특히, 도 4a는 테이퍼된 수직 인터페이스(106)(tapered vertical interface)를 가지는 핀 구조(100)를 나타내고, 도 4b는 상당히 굽어진 인터페이스(106)의 핀 구조(100)를 나타낸다. 또한, 다른 형상들은 핀 구조(100)의 일부로써, 수직 인터페이스(106)와 수평 인터페이스(107)를 위해 제공될 수 있다.
도 5를 참조하면, 그레이드된 조성의 에피성장 반도체 컴파운드 물질(110)은 리세스 (105) 내에서 성장한다. 단순화를 위해, 리세스(105) 내에서 성장한 에피성장 반도체 컴파운드 물질(110)의 일부만을 도 5에 나타내었다. 특히, 컴파운드 물질(110)은 핀 구조(100)에 포함된 고 이동도 반도체 물질 성분을 포함한다. 더 구체적으로, 몇몇 실시예 따르면, 수직 인터페이스(106)와 수평 인터페이스(107)에서 에피성장한 컴파운드 물질(110)의 성분은 핀 구조(100)에 포함된 성분과 같거나 유사하다. 예를 들어, 수직 인터페이스(106)에서의 컴파운드 물질(110)의 조성물은 높은 농도의 고 이동도 반도체 물질 성분을 포함할 수 있고, 이는 핀 구조(100) 내에 포함된 반도체 물질이 SiGe일 때, 핀 구조(100) 내에 포함된 고 이동도 반도체 물질 성분과 같거나, 또는 30% 이내일 수 있다. 컴파운드 물질(110)의 조성물은 수직 인터페이스(106)와 수평 인터페이스(107)에서 결함이 형성되는 것을 감소시키기 위해, 핀 구조(100)에 포함된 것과 유사하게 형성된다.
그러나, 에피성장이 진행됨에 따라, 컴파운드 물질(110)에 포함된 고 이동도 반도체 물질 성분의 양은 거리 Z(수직 인터페이스(106) 및 수평 인터페이스(107)로부터 상대적으로 측정된)에 따라 점진적으로 변하게 된다.
에피성장 반도체 컴파운드 물질(110) 내의 고 이동도 반도체 물질 성분의 변화(gradation)는, 컴파운드 물질(110) 내의 결함이 형성되는 결과 또는 저항의 증가가 될 수 있는 상당히 급작스런 변화를 피하기 위해, 컴파운드 물질(110) 내의 고 이동도 반도체 물질 성분의 양이 점차적으로 변화시킨다. 또한, 컴파운드 물질(110)을 특정 말단 조성물(예를 들어, 저농도의 조성물)은 인터페이스(106, 107)로부터 가장 멀리에 위치하고, 그 위에 형성된 금속-반도체 합금 또는 금속 컨택에 의해 형성되는 배리어 하이트를 감소시키기 위한 컴파운드 물질(110)의 일부에 포함된 고 이동도 반도체 물질 성분의 양과 같다.
예를 들어, 본 발명의 몇몇 실시예에 따르면, 고 이동도 반도체 물질 성분이 Ge 이고 핀 구조(100)에 포함된 물질이 SiGe 일 때, 컴파운드 물질(110)의 조성물은 수직 인터페이스(106)와 수평 인터페이스(107)에서 소오스/드레인 내의 본질적인 SiGe 물질을 제공하는 에피성장이다. 그러나, 인터페이스(106, 107)로부터 거리 Z가 증가함에 따라, 컴파운드 물질(110)에 포함된 Ge의 양은 각각의 인터페이스들로부터 거리가 멀어질수록, 그리고 금속-반도체 합금이 핀 구조(100)의 채널에 낮은 저항 컨택을 만들기 위해 형성되는 순수한 Si 에 다다를때까지 점차 감소하게된다.
도핑된 에피택셜 SiGe는 Si의 소스(source)로서, 디클로로실산(Dichlorosilane)(SiH2cl2)을 이용하고, Ge의 소스로서는, 희석된(즉, H2의 2%) 게르마늄(GeH4)을 이용하여 성장될 수 있다. 기체 염산(HCl)은 선택적으로 첨가될 수 있다. 디보란(Diborane)(B2H6)과, H2에 희석된(즉, 2000 parts ppm) 포스핀(phosphine)(PH3)은 B와 P의 소스로서 각각 사용될 수 있다. 성장 온도는 섭씨 450에서 550도 범위가 될 수 있다. 증착을 통하여, SiGe 컴파운드 물질 의 조성물은 서로 다른 기체들의 유량을 조정함으로써 변할 수 있고, 특히, 희석된 게르마늄(diluted Germane)과 디클로로실산(Dichlorosilane)의 유량을 변화시킴으로써 가능하다.
본 발명의 몇몇 실시예에 따르면, 컴파운드 물질(110)이 에피성장하는 동안, 인사이투 도핑(in-situ doping)은 에피성장 반도체 컴파운드 물질(110)을 도핑하는데 이용될 수 있다. 따라서, n형 핀펫 장치가 형성되는 경우, n형 도펀트(dopant)는 소오스/드레인 반도체 물질의 인사이투 도핑을 위해 사용될 수 있고, p형 핀펫 장치가 형성되는 경우, p형 도펀트가 사용될 수 있다. 본 발명의 몇몇 실시예에 따르면, 핀 물질은 컴파운드 물질(110)의 에피성장 전에 도펀트로 주입될 수 있다. 본 발명의 몇몇 실시예에 따르면, 도펀트의 주입은 컴파운드 물질(110)의 에피성장 후에 발생할 수 있다.
도 6을 참조하면, 본 발명의 몇몇 실시예의 그레이드된 조성의 에피성장 반도체 컴파운드 물질(110)은 소오스/드레인 컨택 리세스를 형성하는 미리 정해진 깊이 D에 그 나머지 부분을 제공하기 위해 에칭된다. 몇몇 실시예에서, 그레이드된 조성의 에피성장 반도체 컴파운드 물질(110)은 소오스/드레인 컨택 리세스를 형성하는 미리 정해진 깊이 D의 부분을 제공하기 위해, 인터페이스(106, 107)로부터 성장된다. 깊이 D는 핀펫 장치를 위하여 미리 정해진 배리어 하이트 값(barrier height value)을 기초로, 핀펫 장치의 전체 저항을 최소화 하기 위해 미리 정해진다. 예를 들어, 미리 정해진 배리어 하이트 값은, 그레이드된 조성의 에피성장 반도체 컴파운드 물질(110)(즉, SiGe), 그레이드된 조성의 에피성장 반도체 컴파운드 물질(110) 상의 컨택을 위해 사용된 특정 금속(즉, 니켈), 및 소오스/드레인 영역을 위해 사용된 특정 도펀트 농도와 도펀트의 타입(즉, n 또는 p 타입)의 조합을 기초로 정해질 수 있다.
"컨택(contac)"이라는 용어는 리세스 내의 그레이드된 조성의 에피성장 반도체 컴파운드 물질(110)의 최상면 상에 형성된 금속 물질뿐만 아니라, 그레이드된 조성의 에피성장 반도체 컴파운드 물질(110)과 함께 반응 공정을 통하여 생성된 금속-반도체 합금을 포함할 수 있다. 따라서, 연관 컨택(인터페이스) 저항을 갖는 인터페이스는, 그레이드된 조성의 에피성장 반도체 컴파운드 물질(110)의 잔존 부분과 접촉된 금속 물질의 경계를 나타낼 수 있다.
미리 정해진 배리어 하이트 값(predetermined barrier height value)은, 미리 정해진 배리어 하이트의 임계값(predetermined barrier height threshold value)과 비교될 수 있다. 이는 핀펫 장치의 미리 정해진 배리어 하이트 값이, 상대적으로 낮은 배리어 하이트를 제공하는지, 또는 상대적으로 높은 배리어 하이트를 제공하기 위한 것인지 여부를 나타내기 위함이다. 만약 미리 정해진 배리어 하이트 값이 상대적으로 높게 정해진다면(약 300meV보다 큰 경우), 그레이드된 조성의 에피성장 반도체 컴파운드 물질(110)의 잔여부의 깊이 D는, 핀펫 장치의 전체저항이 가장 작아지는 D의 최소값보다 줄어들 수 있다. 본 발명의 몇몇 실시예에 따르면, 상대적으로 높은 미리 정해진 배리어 하이트 값은 약 200mV보다 클 수 있다. 본 발명의 또 다른 실시예에 따르면, 상대적으로 높은 미리 정해진 배리어 하이트 값은 100meV보다 클 수 있다.
반대로, 미리 정해진 배리어 하이트 값이 상대적으로 낮은 경우(약 100meV와 같거나 작은 경우), 그레이드된 조성의 에피성장 반도체 컴파운드 물질(110)의 잔여부의 깊이 D는, 핀펫 장치의 전체저항이 가장 작아지는 D의 최대값보다 커질 수 있다.
제1 실시예로서, NiSi와 함께 형성된 n형 또는 p형 Si에 연결된 미리 정해진 n과 p형 배리어 하이트들은, 10-8 ohm-cm2 정도의 인터페이스 저항과 함께 각각 NMOS를 위한 약 0.6 eV와, PMOS를 위한 약 0.5 eV의 배리어 하이트를 갖는다. 제2 실시예로서, 어떠한 금속에 의해 형성된 p형 Ge에 연결된 미리 정해진 p형 배리어 하이트는, 약 10-9 ohm-cm2의 인터페이스 저항과 함께 약 0.1 eV의 배리어 하이트를 갖는다.
그러나, 미리 정해진 배리어 하이트가 상대적으로 낮은 경우, 그레이드된 조성의 에피성장 반도체 컴파운드 물질(110)로부터 단순하게 증가하는 깊이 D는, 핀펫 장치의 전체저항이 실질적으로 증가할 때까지 리세스될 수 있다. 단, 깊이 D는 특정 깊이로 한정되되, 상기 특정 깊이를 초과하는 깊이에서 리세스 내의 소오스/드레인 컨택의 수직부분에 대한 확산 저항 값의 점진적인 감소량은 소오스/드레인 컨택의 수직부분의 증가로 인해 전체저항의 점진적인 증가량보다 작다. 따라서, 본 발명의 몇몇 실시예에 따르면, 깊이는 소오스/드레인 컨택의 수직부분의 증가에 의해 전체저항이 점진적으로 증가되지 않는 값으로 제한될 수 있다.
상기 효과는, 핀 구조(100)에 컨택되는 별개 지점들의 전체저항과 다른 성분들과의 관계에 대한 접근으로 설명할 수 있다. 예를 들어, 다시 도 1b를 참조하면, 금속은 그레이드된 조성의 에피성장 반도체 컴파운드 물질(110)의 잔존부분 상에 위치하는 리세스(105)에 형성되고, 컨택은 수평 부분(135) 및 핀 구조(100)와 마주하는 수직부(130)를 포함할 수 있다. 핀 구조(100)로 흐르는 전류는 주로 컨택의 수직부(130)에 대한 컨택 저항 성분을 기초하여 결정될 수 있다.
수직부(130)는 컨택이 수직부(130)의 표면인 핀 구조(100)의 표면에 의해 정의되는 상대적으로 좁은 단면부로 형성되어 있기 때문에 상대적으로 작은 영역을 갖게 된다. 따라서, 비록 수직부(130)가 'D'의 수직면을 가지더라도, 도 1c에 나타난 것과 같이, 너비 W는 전체 단면은 핀 구조(100)의 좁은 너비에 의해 작아질 수 있다.
이와 대조적으로, 컨택의 수평부(135)에서 핀 구조(100)로 흐르는 전류(122)는 주로 컨택의 수평부(135)에 대한 확산 저항 성분을 기초로 결정될 수 있다.
더 주목할만한 상기 효과로, 그레이드된 조성의 에피성장 반도체 컴파운드 물질(110)의 잔존부는 D가 증가함에 따라 더 감소되고, 표면 영역(130)을 통한 전류(121) 흐름은 증가한다. 이와 유사하게, H가 감소함에 따라, 높이 H의 표면 영역과 같은 동일 평면 상의 표면(130)을 통과하는 채널의 전류(122) 흐름은 감소한다. 컨택(인터페이스) 저항 rc가 매우 크고(>>1E-9ohm-cm2), 수평면(130)을 통해 흐르는 전류(121)가 작은 경우, 전체 전류 흐름은 컨택 저항에 의하지 않고, 확산 저항에 의해 결정되는 전류(122)가 될 수 있다. 따라서, D가 증가함에 따라 H가 감소하고 rc는 매우 높은 경우, 전체 전류 흐름은 주로 D의 증가함에 따라 감소되는 전류(122)로 구성된다. 컨택(인터페이스) 저항 rc가 매우 낮은 경우(<<1E-11ohm-cm2), 수직면(130)을 통해 흐르는 전류(121)는 확산 저항에 대한 영향이 줄어들고, 전체 전류 흐름은 컨택 저항에 의해 결정되는 전류(121)에 의해 커질 수 있다. 따라서, D가 증가함에 따라 H가 감소하고 rc는 매우 낮은 경우, 전체 전류 흐름은 주로 D의 증가함에 따라 증가하는 전류(121)로 구성된다.
리세스 깊이 D는, 컨택(인터페이스) 저항값 rc로 인해, 추가적인 리세스를 통해 전체전류를 증가시키지 않고 감소시킬 수 있는 리세스 지점까지 형성될 수 있다. 전류(121)가 오로지 콘택 저항 rc에 의해서만 결정되고, 전류(122)는 오로지 확산 저항 r에 의해서만 결정되는 단순한 경우에, 이러한 깊이 D를 결정하기 위한 수학식은 다음과 같다.
[수학식]
Figure 112014070473729-pat00001
여기서, rch는 핀 구조(100)의 채널 저항이고, stot는 핀펫 장치의 전체 전도율(conductivity)이고, 전체 전류는 stot에 비례한다.
도 9a는 본 발명의 몇몇 실시예에 따라, 총 전류와 유사한 유효 전류와 리세스 깊이 사이의 관계를 나타내는 도면이다. 특히, 핀펫 장치의 유효 전류는 3개의 다른 컨택(인터페이스) 저항에 의해 리세스 깊이들의 범위에 따라 (A) 1x10-11 ohm-cm2, (B) 1x10-10 ohm-cm2, 및 (C) 1x10-9 ohm-cm2로 구분된다. 도 9a를 참조하면, 일반적으로, 유효 전류는 리세스 깊이가 증가함에 따라 증가한다. 예를 들어, 장치(A)의 Ieff는 얕은 부분으로부터 낮은 저항을 나타내는 25nm 이후까지 지속적으로 증가한다. Ieff는 주로 전류(121)가 포함되고, 따라서 D가 증가함에 따라 지속적으로 증가한다.
반대로, 장치 (B)와 장치 (C)는 유효 전류가 좌측의 리세스 깊이가 얕은 부분에서부터 점차적으로 증가하나, 실질적으로는 안정되고, 리세스가 더 깊어질수록 감소한다. 예를 들어, 장치 (C)에 대한 데이터는 약 13nm로 리세스된 깊이에서, 유효전류가 최대값에 도달하고, 그 이후, 깊이가 계속해서 증가함에 따라, 유효전류가 감소하는 것을 나타낸다. 또한, 장치(B)에 대한 데이터는 약 17nm의 리세스된 깊이에서, 유효 전류가 최대값에 도달하고, 그 이후에 리세스가 더 에칭됨에 따라 감소하기 시작하는 것을 나타낸다. 그러므로, 장치 (B)와 장치 (C)에 대해, 대한 특정 인터페이스 저항을 고려하여, 유효 전류의 감소를 방지하기 위해 리세스가 더 식각되지 않아야 할 특정 리세스 깊이가 결정될 수 있다.
도 9a는 리세스 깊이 범위에서의 오로지 3개의 장치에 대한 데이터만을 도시하고 있지만, 이러한 관계는 (본 명세서에서 미리 결정된 배리어 하이트와 관련될 수 있는 것으로 설명된) 미리 결정된 인터페이스 저항을 갖는 핀펫 장치에 대한 적절한 리세스 깊이를 추정하거나 보간하기 위해 이용될 수 있다. 예를 들면, 세그먼트(225)는 인터페이스 저항이 유효 전류가 최대에 도달하도록 하는 지점 부근에서 여러 곡선의 각 부분들이 교차하도록 도시될 수 있다.
또한, 도 9a에서 유효 전류가 최대에 도달하는 지점은 최대 지점의 어느 한 측 상에 값의 범위(230)를 포함하도록 효과적으로 정해질 수 있고, 미리 결정된 저항을 갖는 임의의 다른 핀펫 장치는 세그먼트(225)와 교차하도록 도시될 수 있고, 이에 따라 리세스 깊이가 유효 전류가 최대에 도달하도록 하는 근사적인 위치를 나타낼 수 있다. 본 발명의 몇몇 실시예에 따르면, 최대 지점의 어느 한 측 상의 값의 범위는 유효 전류가 최대가 되는 리세스 깊이의 약 ±10%에 해당할 수 있다.
도 9b는 본 발명의 몇몇 실시예에 따른 인터페이스 저항과 리세스 깊이 사이의 관계를 도시한 그래프이다. 특히, 도 9b는 도 9a에 보여진 것과 동일한 데이터를 나타내나, 인터페이스 저항과 리세스 깊이 사이의 관계를 표현한다. 예를 들어, 도 9b는 리세스 깊이와 인터페이스 저항 사이의 반비례적인 관계를 보이고, 인터페이스 저항이 감소함에 따라, 증가된 Ieff를 제공하도록 형성되는 리세스의 깊이가 증가한다.
도 7을 참조하면, 본 발명의 몇몇 실시예에서, 도 6에 나타난 컴파운드 물질(110)의 잔여 부분은 핀펫 장치에 대한 컨택을 제공하기 위해 잔존하는 반도체 컴파운드 물질(110)의 수직부 또는 수평부 상의 금속-반도체 합금(725)을 형성하기 위한 셀프 얼라인된(self-aligned) 금속-반도체 합금 처리가 실시될 수 있다. 따라서, 수직부와 수평부는 금속-반도체 합금(725)와 반도체 컴파운드 물질(110) 잔여부 사이의 인터페이스에서의 컨택에 대한 배리어 하이트를 정의할 수 있다. 다시 말하면, 본 발명의 몇몇 실시예에 따르면, 금속-반도체 합금과 금속-반도체 합금 상에 형성된 금속은 핀펫 장치의 컨택을 제공하는데 함께 이용된다. 도 8을 참조하면, 금속-충진 과정(metal-fill process)은 핀펫 장치에 컨택(810)을 형성하기 위한 금속-반도체 합금(725) 상에 금속(810)을 증착하는데 사용될 수 있다.
앞서 설명한 것처럼, 에피성장 반도체 컴파운드 물질의 조성물은 반도체 합금 물질이 성장된 표면으로부터의 거리에 따라 그레이드될 수 있다. 예를 들어, 본 발명의 몇몇 실시예에 따르면, 컴파운드 물질(110)의 조성물은 감소하는 컴파운드 물질(110)에 포함된 에피성장 과정으로써 점진적으로 변하고, 고 이동도 반도체 물질 성분의 양은 핀 구조(100)의 수직 인터페이스(106)로부터의 거리에 따라 감소한다. 이와 유사하게, 컴파운드 물질(110)에 포함된 고 이동도 반도체 물질 성분의 양도 핀 구조(100)의 수평 인터페이스(107)로부터의 거리에 따라 감소한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 핀펫(finFET) 장치 101: 게이트
105: 리세스 106: 수평 인터페이스
107: 수직 인터페이스 110: 컴파운드 물질
115: 소오스/드레인 영역 121, 122: 전류
125: 금속-반도체 합금 140: 금속 컨택

Claims (10)

  1. 핀펫(finFET) 장치에 채널 영역을 제공하는, 핀 구조 내의 고 이동도 반도체 물질(high mobility semiconductor material)로서, 상기 고 이동도 반도체 물질은 II족 내지 VI족의 반도체 물질 중 어느 하나의 물질을 포함하는 고 이동도 반도체 물질;
    상기 핀 구조와 인접한 소오스/드레인 리세스(source/drain recess); 및
    상기 소오스/드레인 리세스 내에서, 상기 고 이동도 반도체 물질 성분을 포함하는 그레이드된 조성의 에피성장 반도체 컴파운드 물질(graded composition epi-grown semiconductor alloy material)을 포함하되,
    상기 고 이동도 반도체 물질의 농도는, 상기 그레이드된 조성의 에피성장 반도체 컴파운드 물질과 상기 핀 구조의 수평 인터페이스로부터 상기 수평 인터페이스에 수직인 제1 방향으로 거리에 따라 그레이드(graded)되고,
    상기 고 이동도 반도체 물질의 농도는, 상기 그레이드된 조성의 에피성장 반도체 컴파운드 물질과 상기 핀 구조의 수직 인터페이스로부터 상기 수직 인터페이스에 수직인 제2 방향으로 거리에 따라 그레이드되는 핀펫 장치.
  2. 제 1항에 있어서,
    상기 그레이드된 조성의 에피성장 반도체 컴파운드 물질의 최상면(uppermost surface)은 상기 핀 구조의 최상면보다 낮도록 리세스되는 핀펫 장치.
  3. 제 2항에 있어서,
    상기 그레이드된 조성의 에피성장 반도체 컴파운드 물질 내의 소오스/드레인 컨택 리세스(source/drain contact recess)를 더 포함하고,
    상기 소오스/드레인 컨택 리세스는 특정 깊이로 한정되되, 상기 특정 깊이를 초과하는 깊이에서 수평 인터페이스와 연관된 확산 저항 값의 점진적인 감소량은 상기 핀펫 장치의 전체 저항의 점진적인 증가량보다 적은 핀펫 장치.
  4. 제 2항에 있어서,
    상기 그레이드된 조성의 에피성장 반도체 컴파운드 물질의 상기 최상면 상에 위치하는 금속-반도체 합금(metal-semiconductor alloy)과,
    상기 금속-반도체 합금 상에 위치하는 금속(metal)을 더 포함하는 핀펫 장치.
  5. 제 1항에 있어서,
    상기 그레이드된 조성의 에피성장 반도체 컴파운드 물질은,
    상기 핀 구조의 상기 고 이동도 반도체 물질과 채널 인터페이스 상에서 접하는 제1 농도의 고 이동도 반도체 물질 조성물과,
    상기 그레이드된 조성의 에피성장 반도체 내에서 상기 채널 인터페이스로부터 가장 멀리에 위치하는 제2 농도의 고 이동도 반도체 물질 조성물을 포함하되,
    상기 제1 농도는 상기 제2 농도보다 높은 핀펫 장치.
  6. 제 1항에 있어서,
    상기 그레이드된 조성의 에피성장 반도체 컴파운드 물질에 포함된 상기 고 이동도 반도체 물질의 양의 최대 변화는 옴스트롱 당 2%(2% per Å) 보다 적은 핀펫 장치.
  7. 제 1항에 있어서,
    상기 핀펫 장치는,
    상기 소오스/드레인 리세스 내에 제1 조성의 에피성장 반도체 컴파운드 물질을 갖는 N 형 핀펫 장치와,
    제2 소오스/드레인 리세스 내에 제2 조성의 에피성장 반도체 컴파운드 물질을 포함하는 P형 핀펫 장치를 포함하는 핀펫 장치.
  8. 핀펫 장치에 채널 영역을 제공하는 핀 구조 내의 고 이동도 반도체 물질로서, 고 이동도 반도체 물질은 II족 내지 VI족의 반도체 물질 중 어느 하나의 물질을 포함하는 고 이동도 반도체 물질;
    상기 핀 구조에 인접한 소오스/드레인 리세스;
    상기 소오스/드레인 리세스 내에 상기 고 이동도 반도체 물질 성분을 포함하는 그레이드된 조성의 에피성장 반도체 컴파운드 물질로서, 상기 컴파운드 물질은 상기 핀 구조의 최상면보다 낮은 최상면을 갖도록 리세스되고, 상기 핀 구조와의 수평 채널 인터페이스 및 수직 채널 인터페이스와 접촉하는 제1 농도의 고 이동도 반도체 물질 조성물과, 상기 컴파운드 물질 내에서 상기 수평 및 수직 채널 인터페이스로부터 가장 멀리에 위치하는 제2 농도의 고 이동도 반도체 물질 조성물을 포함하되, 상기 제1 농도는 상기 제2 농도보다 높게 형성되는 그레이드된 조성의 에피성장 반도체 컴파운드 물질;
    상기 그레이드된 조성의 에피성장 반도체 컴파운드 물질 내에 위치하는 소오스/드레인 컨택 리세스; 및
    상기 소오스/드레인 컨택 리세스 내에 위치하는 금속을 포함하되,
    상기 고 이동도 반도체 물질의 농도는, 상기 그레이드된 조성의 에피성장 반도체 컴파운드 물질과 상기 핀 구조의 수평 인터페이스로부터 상기 수평 인터페이스에 수직인 제1 방향으로 거리에 따라 그레이드(graded)되고,
    상기 고 이동도 반도체 물질의 농도는, 상기 그레이드된 조성의 에피성장 반도체 컴파운드 물질과 상기 핀 구조의 수직 인터페이스로부터 상기 수직 인터페이스에 수직인 제2 방향으로 거리에 따라 그레이드되는 핀펫 장치.
  9. 제 8항에 있어서,
    상기 그레이드된 조성의 에피성장 반도체 컴파운드 물질 에 포함된 상기 고 이동도 반도체 물질의 양의 최대 변화는 옴스트롱 당 2%(2% per Å) 보다 적은 핀펫 장치.
  10. 제 8항에 있어서,
    상기 소오스/드레인 컨택 리세스는 특정 깊이로 한정되되, 상기 특정 깊이를 초과하는 깊이에서 수평 인터페이스와 연관된 확산 저항 값의 점진적인 감소량은 상기 핀펫 장치의 전체 저항의 점진적인 증가량보다 적은 핀펫 장치.
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