KR102020901B1 - 인-셀 터치 스크린 패널 및 디스플레이 디바이스 - Google Patents

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Abstract

인-셀 터치 스크린 패널 및 디스플레이 디바이스. 인-셀 터치 스크린 패널은 다수의 서브-픽셀(11)을 갖는 어레이 기판(20), 어레이 기판(20) 상에 배열되고, 서로 교차되며, 서로 분리되는 다수의 게이트 라인(10) 및 데이터 라인(01), 동일 층 상에 배열되고 서로 독립적인 복수의 자기-캐패시턴스 전극(03), 및 각각의 자기-캐패시턴스 전극(03)을 터치 제어 검출 칩(04)에 각각 접속시키는 다수의 터치 제어 라인(05)을 포함하고, 다수의 게이트 라인(10)과 다수의 데이터 라인(01)은 서로 교차되어 다수의 서브-픽셀(11)을 정의하고, 각각의 서브-픽셀(11)은 픽셀 전극(09)을 포함하고, 각각의 서브-픽셀(11)은 긴 측면과 짧은 측면을 가지고, 터치 제어 라인(05)은 서브-픽셀(11)의 짧은 에지를 따라 연장되도록 배열된다. 인-셀 터치 스크린 패널에서, 신규한 픽셀 구조 설계에 의해, 터치 제어 라인들의 위치가 최적화되어, 개구율이 증가될 수 있고, 전력 소비가 감소될 수 있다.

Description

인-셀 터치 스크린 패널 및 디스플레이 디바이스{IN-CELL TOUCH SCREEN PANEL AND DISPLAY DEVICE}
본 개시 내용의 실시예들은 인-셀 터치 패널 및 디스플레이 디바이스에 관한 것이다.
디스플레이 기술의 급속한 발전과 함께, 터치 스크린 패널들이 사람들의 삶 전체에 점차 확산되고 있다. 지금까지, 터치 패널들은 구조에 따라 애드-온(add-on) 모드 터치 패널, 온-셀(on-cell) 터치 패널 및 인-셀(in-cell) 터치 패널로서 분류될 수 있다. 애드-온 모드 터치 패널은 터치 패널 및 액정 디스플레이(LCD)와 함께 접합됨으로써 획득되는 터치 기능을 갖는 액정 디스플레이 패널이며, 터치 패널 및 액정 디스플레이는 각각 제조된다. 애드-온 모드 터치 패널은 높은 생산 비용, 낮은 광투과율 및 두꺼운 모듈과 같은 단점을 가지고 있다. 그러나, 인-셀 터치 패널에서, 터치 패널의 터치 전극이 액정 디스플레이내에 내장되며, 이것은 전체 모듈의 두께를 감소시킬 수 있고, 터치 패널의 생산 비용을 크게 줄일 수 있으며, 패널 제조자가 선호한다.
인-셀 터치 패널 및 디스플레이 디바이스가 본 개시 내용의 실시예에 의해 제공된다.
본 개시 내용의 적어도 일 실시예에 따른 인-셀 터치 패널(in-cell touch panel)은, 복수의 서브-픽셀이 제공되는 어레이 기판, 어레이 기판 상에 배치되고, 서로 교차되며, 서로 분리되는 복수의 게이트 라인 및 복수의 데이터 라인, 동일 층에 배치되고 서로 독립적인 복수의 자기 용량성 전극, 및 자기 용량성 전극을 터치 검출 칩에 접속시키는 복수의 터치 라인을 포함한다. 복수의 게이트 라인과 복수의 데이터 라인은 서로 교차되어 복수의 서브-픽셀을 정의하고; 각각의 서브-픽셀은 긴 측면과 짧은 측면으로 구성되고; 터치 라인들은 서브-픽셀들의 짧은 측면의 방향을 따라 배치된다.
예를 들어, 픽셀은 서브-픽셀들을 포함하고, 각 픽셀의 서브-픽셀들은 각각 하나의 데이터 라인 및 복수의 게이트 라인들과 접속되며, 즉 각각의 픽셀은 하나의 데이터 라인과 복수의 게이트 라인에 의해 구동된다.
예를 들어, 복수의 터치 라인은 하나 이상의 픽셀의 사이클에서 어레이 기판 상에 배치된다.
예를 들어, 터치 라인들과 데이터 라인들은 동일 층 상에 배치되고, 서로 분리되며, 이들은 동일 방향으로 라우팅된다.
예를 들어, 각각의 서브-픽셀들은 픽셀 전극을 포함하고, 터치 라인들과 픽셀 전극들은 2개의 인접한 픽셀 간의 갭들에서 동일 층 상에 배치된다.
예를 들어, 인-셀 터치 패널은 서로 분리되고 터치 라인들과 동일한 층 상에 배치되는 복수의 리던던트 금속 라인을 더 포함하고; 각각의 리던던트 금속 라인은 터치 라인들과 병렬이고, 중첩하는 자기 용량성 전극과 병렬로 접속된다.
예를 들어, 자기 용량성 전극들과 터치 라인들 간에 절연 중간층이 제공되고, 자기 용량성 전극들은 절연 중간층을 관통하는 비아 홀들을 통해 대응하는 터치 라인들과 전기적으로 접속된다.
예를 들어, 자기 용량성 전극들이 자기 용량성 전극들과 전기적으로 접속되는 터치 라인들을 제외한 다른 터치 라인들과 중첩하는 영역에 있는 절연 중간층에 오목 부분들이 제공되고; 비아 홀들의 단면 형상은 오목 부분들의 단면 형상과 동일하고, 오목 부분들은 절연 중간층내에 균일하게 분포되어 있다.
예를 들어, 2개의 인접한 자기 용량성 전극의 대향하는 측면 에지는 지그재그이다.
예를 들어, 2개의 인접한 자기 용량성 전극의 지그재그인 대향하는 측면 에지는 계단 형상 구조로 형성되고, 2개의 계단 형상 구조는 동일한 형상이고 서로 매칭된다.
예를 들어, 2개의 인접한 자기 용량성 전극의 지그재그인 대향하는 측면 에지는 오목-볼록 형상 구조로 형성되고, 2개의 오목-볼록 형상 구조는 동일한 형상이고 서로 매칭된다.
예를 들어, 자기 용량성 전극들은 어레이 기판 상에 있는 공통 전극층을 구성한다.
예를 들어, 어레이 기판의 픽셀 전극층과 어레이 기판의 베이스 기판 간에는 공통 전극층이 배치되고, 픽셀 전극층과 공통 전극층 간에는 절연층이 배치된다.
예를 들어, 공통 전극층과 어레이 기판의 베이스 기판 간에는 픽셀 전극층이 배치되고, 픽셀 전극층과 공통 전극층 사이에는 절연층이 배치된다.
본 개시 내용의 실시예에 따른 디스플레이 디바이스는 상술한 인-셀 터치 패널들 중 어느 하나를 포함한다.
본 개시 내용의 실시예들의 기술적인 해결책을 명확하게 예시하기 위하여, 실시예들의 도면들은 이하 간략하게 묘사될 것이며; 이러한 도면들은 단지 본 개시 내용의 일부 실시예들에만 연관되기 때문에 개시 내용을 제한하는 것은 아니라는 것은 명확하다.
도 1은 인-셀 터치 패널의 상부 구조 개략도이다;
도 2a는 본 개시 내용의 실시예에 따른 인-셀 터치 패널의 제1 구조 개략도이다;
도 2b는 본 개시 내용의 실시예에 따른 인-셀 터치 패널의 제2 구조 개략도이다;
도 3 및 도 4는 본 개시 내용의 실시예에 따른 인-셀 터치 패널의 자기 용량성 전극과 터치 라인의 접속 관계를 예시하는 개략도들이다;
도 5a 및 도 5b는 본 개시 내용의 실시예에 따른 인-셀 터치 패널에서의 실제 비아 홀들과 더미 비아 홀들의 배치를 예시하는 구조 개략도들이다.
도 6a 및 도 6b는 본 개시 내용의 실시예에 따른 인-셀 터치 패널의 측단면 구조 개략도들이다;
도 7a 및 도 7b는 본 개시 내용의 실시예에 따른 인-셀 터치 패널의 구동 타이밍 개략도들이다;
도 8a 및 도 8b는 본 개시 내용의 실시예에 따른 인-셀 터치 패널에서의 인접한 자기 용량성 전극에 대향하는 지그재그인 측면 에지의 배치를 예시하는 구조 개략도들이다.
참조 번호:
01: 데이터 라인; 02: 어레이 기판의 베이스 기판; 03: 자기 용량성 전극; 04: 터치 검출 칩; 05: 터치 라인; 06: 금속 라인; 07: 절연 중간층; 08 :공통 전극; 09: 픽셀 전극; 10: 게이트 라인; 11: 서브-픽셀; A: 비아 홀; B: 오목 부분; L: 서브-픽셀의 긴 측면; W: 서브-픽셀의 짧은 측면; 20: 어레이 기판; 30: 대향 기판.
본 개시 내용의 실시예들의 목적들, 기술적 상세들 및 이점들을 명백히 하기 위하여, 실시예들의 기술적 해결책들이 본 개시 내용의 실시예들에 관련된 도면들과 결합하여 분명하고 완전하게 이해할 수 있는 방식으로 설명될 것이다. 명백하게, 설명된 실시예들은 본 개시 내용의 실시예들의 전부가 아닌 일부에 불과하다. 본 기술분야의 통상의 기술자라면, 본 명세서에 설명된 실시예들에 기초하여, 임의의 독창적인 작업없이, 본 개시 내용의 범위 내에 있어야 하는 기타 실시예(들)를 획득할 수 있다.
일반적으로, 인-셀 터치 패널은 상호 캐패시턴스 또는 자기 캐패시턴스의 원리에 기초하여 손가락의 터치 위치의 검출을 실현할 수 있다. 예로서 거론되는 애플 아이폰 5에는, 상호 캐패시턴스 인-셀 터치 기술이 적용되고, 터치 전극들은 종래의 어레이 프로세스에 관련하여 적어도 2개의 마스크가 추가되는, 어레이 기판 상에 제조되고, 상호 캐패시턴스 기술의 신호 대 잡음비(SNR)는 단지 20 미만일 수 있다. 동일한 층에 배치되고 서로 분리되는 복수의 자기 용량성 전극들은 자기 캐패시턴스의 원리에 기초하여 인-셀 터치 패널내에 배치될 수 있다. 인체가 스크린을 터치하지 않을 때, 각각의 자기 용량성 전극의 캐패시턴스는 고정된 값이다. 스크린이 인체에 의해 터치될 때, 대응하는 자기 용량성 전극의 캐패시턴스는 고정된 값에 인체의 캐패시턴스값을 더한 값이다. 터치 검출 칩은 터치 기간에서 각각의 자기 용량성 전극의 캐패시턴스의 변화를 검출하는 것을 통하여 터치 위치를 결정할 수 있다. 자기 캐패시턴스 모드의 설계시, 인체의 캐패시턴스는, 자기 캐패시턴스에 따라 전체가 작용할 수 있으며; 상호 캐패시턴스 모드의 설계시 인체의 캐패시턴스가 상호 캐패시턴스의 프로젝티브 캐패시턴스(projective capacitance)에 따라 작용할 수 있는 경우에 비해, 인체를 터치함으로써 유발되는 터치값의 변화가 더 크다. 따라서, 상호 캐패시턴스 터치 스크린과 비교해서, 자기 캐패시턴스 터치 스크린은 터치 제어를 위한 신호 대 잡음비를 효과적으로 증가시킬 수 있으며, 그에 따라 터치 감지의 정확도를 증가시킬 수 있다.
인-셀 터치 패널에서, 자기 용량성 전극들을 터치 검출 칩과 접속시키기 위해, 자기 용량성 전극들과 대응적으로 연결되는 터치 라인들이 보통 제공된다. 예를 들어, 터치 라인들과 자기 용량성 전극들의 패턴들은 동일 층 상에 배치될 수 있으며, 이들은 또한 상이한 층들 상에 배치될 수 있다. 동일 층 상에 배치되는 터치 라인들과 자기 용량성 전극들의 패턴들이 임의의 새로운 패터닝 프로세스를 증가시키시는 것을 회피할 수 있다고 할지라도, 동일 층 상에 배치되는 터치 라인들과 자기 용량성 전극들의 패턴들은 터치 블라인드 영역(touch blind area)을 형성할 수 있고, 이 터치 블라인드 영역내의 복수의 자기 용량성 전극들과 접속되는 터치 라인들은 터치 블라인드 영역을 통해 라우팅된다. 따라서, 터치 블라인드 영역에서의 신호는 상대적으로 혼돈 상태인데, 즉 터치 성능이 그 영역에서 보장될 수 없다. 상술한 고찰을 기반으로, 터치 라인들 및 자기 용량성 전극들은 일반적으로 상이한 층들 상에 배치된다.
공통 전극(Vcom) 멀티플렉스 모드는 항상 종래의 자기 캐패시턴스 해결책에 적용되는데, 즉 전극들은 디스플레이 기간에서는 공통 전극들의 역할을 하고 터치 기간에서는 감지 전극의 역할을 한다. 해결책을 실현하기 용이하고 여분의 층이 요구되지 않는다. 그러나, 보통 수백의 감지 전극들이 있기 때문에, 수백의 터치 라인들이 필요하다. 라인들이 패널의 양측 상에 인출되면, 좁은 베젤 제품은 실현되기가 어렵다. 이러한 이유로, 이중 데이터 라인들의 해결책이 제안되는데, 즉 신호 라인들이 데이터 신호가 전송되는 층 상에 수직 방향으로 추가되어, 터치 라인들의 역할을 하는 것이다. 여분의 터치 라인들이 도입되기 때문에, 대응하는 위치에서 블랙 매트릭스의 폭이 증가될 필요가 있으며, 이는 확실히 특히 높은 PPI(pixel-per-inch) 제품의 개구율에 영향을 미칠 것이다.
도 1은 인-셀 터치 패널의 상부 구조 개략도이며, 자기 용량성 터치 해결책의 개략적인 것을 나타낸다. 단일 노드는 약 5㎜*5㎜의 정사각 전극(자기 용량성 전극(03))으로 설계된다. 다음으로, 전극은 도전성 라인을 통해 터치 검출 칩(04)에 접속되고; 구동 신호 Tx는 터치 검출 칩(04)에 의해 전극에 인가되고, 전극은 피드백 신호를 수신할 수 있다. 작업 프로세스에서, 예를 들어, 동작을 위한 손가락이 직접적으로 결합되어, 터치값의 변화가 크게 된다. 공통 자기 용량성 이중 데이터 라인 해결책은 도 1에 나타나 있다. 여분의 데이터 라인은 터치 라인의 역할을 하는 각각의 픽셀마다 부가되고, 비아 홀을 통해 자기 용량성 전극(03)과 접속된다. 터치 라인들(05)과 데이터 라인들(01)은 동일 층에서 금속 구조를 갖는다. 각각의 픽셀들은, 예를 들어 3개의 서브-픽셀(예를 들어, RGB 서브-픽셀)을 포함한다. 픽셀 전극(09)은 대응적으로 각각의 서브-픽셀에 배치된다.
본 개시 내용의 실시예들에 따른 인-셀 터치 패널 및 디스플레이 디바이스의 구체적인 예들은 본 개시 내용의 실시예들에 관련된 도면들과 연계하여 상세히 설명될 것이다. 도면들에서 층들의 두께와 층들의 형상은 실제 스케일을 반영하지 않았으며, 본 개시 내용의 내용을 개략적으로 예시하는 것만을 목적으로 한다.
본 개시 내용의 적어도 하나의 실시예에 따른 인-셀 터치 패널은 도 2a 및 도 2b에 도시되어 있다. 복수의 서브-픽셀(11)이 제공되는 어레이 기판, 어레이 기판 상에 배치되는 복수의 게이트 라인(10)과 서로 교차되며 서로 분리되는 어레이 기판 상에 배치되는 복수의 데이터 라인(01), 동일 층에 배치되고 서로 독립적인 복수의 자기 용량성 전극(03), 및 각각 자기 용량성 전극들(03)을 터치 검출 칩(04)에 접속시키는 복수의 터치 라인(05)을 포함한다. 복수의 게이트 라인(10)과 복수의 데이터 라인(01)은 서로 교차되어 복수의 서브-픽셀(11)을 정의하고; 각각의 서브-픽셀(11)은 픽셀 전극(09)과 스위칭 소자(예를 들어, 박막 트랜지스터(TFT))를 포함한다. 각각의 서브-픽셀(11)은 긴 측면과 짧은 측면으로 구성된다. 예를 들어, 서브-픽셀을 정의하는 게이트 라인의 길이 L는 서브-픽셀을 정의하는 데이터 라인의 길이 W보다 크다. 터치 라인들(05)은 서브-픽셀들의 짧은 측면의 방향을 따라 배치된다. 예들에서, 도 2에 도시된 바와 같이, 서브-픽셀들의 긴 측면의 방향은 수평이고, 서브-픽셀들의 짧은 측면의 방향은 수직이다. 터치 라인들(05)과 데이터 라인들(01)은 병렬로 배치된다.
서브-픽셀을 정의하는 게이트 라인의 길이 L는 서브-픽셀을 정의하는 데이터 라인의 길이 W보다 커서, 게이트 라인의 방향에서의 픽셀 전극의 길이가 데이터 라인의 방향에서의 픽셀 전극의 길이보다 크게 된다.
본 개시 내용의 실시예는 픽셀 구조의 새로운 설계 및 터치 라인들의 위치의 최적화를 통해 개구율을 증가시키고 전력 소비를 감소시킬 수 있다.
예를 들어, 픽셀은 복수의 서브-픽셀을 포함하고, 각각의 픽셀은 데이터 라인과 복수의 게이트 라인에 의해 구동된다.
예를 들어, 각각의 픽셀은 적색 서브-픽셀, 녹색 서브-픽셀 및 청색 서브-픽셀과 같은 3개의 인접한 서브-픽셀을 포함한다. 각각 픽셀은 하나의 데이터 라인과 3개의 게이트 라인에 의해 구동될 수 있고, 상이한 서브-픽셀들을 위한 데이터 신호들(예를 들어, 적색 서브-픽셀, 녹색 서브-픽셀 및 청색 서브-픽셀을 위한 데이터 신호들)은 시간-공유 모드에서 데이터 라인에 입력된다.
예를 들어, 복수의 터치 라인(05)이 하나 픽셀의 기간에서 어레이 기판 상에 배치되거나, 복수의 터치 라인(05)이 복수의 픽셀의 기간에서 어레이 기판 상에 배치될 수도 있다. 즉, 터치 라인들이 다른 픽셀마다 배치되거나, 터치 라인들이 모든 복수의 픽셀들에 배치된다.
본 개시 내용의 실시예들에서, 예를 들어, "복수"는 2개 또는 3개 이상을 의미한다.
도 2a 및 도 2b에 나타낸 픽셀 구조에서, 단일 픽셀은 3개의 게이트 신호와 하나의 데이터 신호에 의해 구동된다. 터치 라인들과 데이터 라인들은 여전히 동일 층에 있으며, 터치 라인들은 비아 홀들을 통해 자기 용량성 전극들과 접속된다. 즉, 자기 용량성 전극들은 각각 비아 홀들을 통해 대응하는 터치 라인들과 접속된다.
도 2a 및 도 2b에 나타낸 구조에 추가된 터치 라인들은 서브-픽셀의 짧은 측면 상에 배치된다. 공통 설계에서의 서브-픽셀과 비교해서, 블랙 매트릭스의 짧은 측면 방향의 사이즈가 증가되며, 이것은 개구율에 대한 영향을 크게 감소시킬 수 있다. 그리고 복수의 픽셀들은 단지 하나의 데이터 라인을 필요로 하기 때문에, 구성은 또한 구동 IC에서의 채널들의 수를 감소시킬 수 있으며 그에 따라 비용 및 전력 소비를 감소시킬 수 있고 좁은 베젤 설계를 실현할 수 있다.
특정 구현 프로세스에서, 터치 라인들의 배열은 각각의 터치 유닛들이 하나 이상의 터치 라인에 의해 접속될 수 있는 것과 같은 특정 해결책에 따라 조정될 수 있고; 비아 홀들의 양은 필요에 따라 조정될 수 있으며; 복수의 터치 라인은 하나 이상의 픽셀의 사이클에서 배치된다.
예를 들어, 터치 라인들(05)과 데이터 라인들(01)은 동일 층 상에 배치되고 서로 분리되며, 이들은 동일 방향으로 라우팅되고; 이 구조에서, 터치 라인들(05)과 데이터 라인들(01)은 동일 도전층(금속층)의 패터닝에 의해 획득될 수 있다. 이러한 방식으로, 터치 라인들(05)과 터치 검출 칩(04) 간의 조인트는 2개의 측면 프레임을 차지하지 않으며, 이것은 터치 패널의 좁은 베젤 설계에 호의적이다.
예를 들어, 본 개시 내용의 실시예에 따른 인-셀 터치 패널에서, 복수의 서브-픽셀(11), 복수의 게이트 라인(10), 복수의 데이터 라인(01) 및 복수의 자기 용량성 전극(03)은 어레이 기판의 베이스 기판 상에 배치된다.
예를 들어, 2개의 인접하는 자기 용량성 전극들(03) 간의 갭들의, 어레이 기판의 베이스 기판(02)상에 투영되는 직교 투영(orthographic projection)이 2개의 인접한 픽셀의 갭들에 위치된다.
예를 들어, 터치 패널의 개구율에 영향을 미치지 않기 위하여, 데이터 라인들(01)이 제공되는 층 상에 부가된 터치 라인들(05)은 보통 어레이 기판 상에 배열된 픽셀들 간의 갭들 상에 배치되고, 도 2a에 나타낸 바와 같이, 터치 라인들(05)은 데이터 라인들(01)에 인접하여 배치될 수 있다. 게다가, 터치 라인들(05) 및 데이터 라인들(01)에 의해 전송되는 신호들의 상호 간섭의 문제를 회피하기 위하여, 서브-픽셀들의 2개의 인접하는 컬럼들 중 하나는 도 2b에 나타낸 바와 같이, 수평으로 뒤집힐 수 있고, 터치 라인들(05)은 갭들이 데이터 라인들(01)로부터 비교적 멀리 떨어져 있는, 픽셀들의 2개의 인접한 컬럼들 간의 갭들 상에 배치되어, 데이터 라인들(01)이 터치 라인들(05)로부터 비교적 멀리 떨어지게 된다.
예를 들어, 자기 용량성 전극들(03)과 터치 패널의 터치 라인들(05)은 상이한 층들에 배치될 수 있다. 자기 용량성 전극의 저항을 감소시키고 각각의 자기 용량성 전극(03)에 의해 전송되는 전자 신호의 신호 대 잡음비를 증가시키기 위하여, 자기 용량성 전극들(03)은 도 3에 나타낸, 비아 홀들을 통해 대응하는 터치 라인들(05)과 접속될 수 있다. 즉, 자기 용량성 전극들(03)은 전극들의 저항을 최대한으로 감소시킬 수 있고, 그에 따라 그들이 전극들에 의해 전송될 때 신호들의 신호 대 잡음비를 증가시킬 수 있는, 터치 라인들(05)에 의해 구성되는 금속 저항기들과 병렬로 접속된다.
예를 들어, 자기 저항성 전극들(03)의 저항을 추가로 감소시키기 위하여, 터치 라인들(05)이 도 4에 나타낸 바와 같이 설계될 경우, 각각의 터치 라인(05)이 대응하는 자기 용량성 전극과 접속된 후, 전체 패널을 원래 관통하는 전체 터치 라인(05)은 파손될 수 있고, 복수의 터치 라인들(05)은 물론이고 터치 라인들(05)이 배치되는 동일 층 상에 배치되고 서로 분리되는 복수의 금속 라인들(06)을 생성하고; 각각의 금속 라인들(06)과 각각의 터치 라인들(05)은 중첩하는 자기 용량성 전극(03)과 병렬로 접속되며 서로 병렬인데, 즉 이들은 비아 홀들을 통해 전기적으로 접속된다.
상술한 설계는 인접한 서브-픽셀들 간의 갭을 충분히 이용할 수 있게 할 수 있다. 터치 패널의 개구율이 보장되는 동안, 터치 라인들의 리던던트 부분이 이용될 수 있다. 낮은 저항을 갖는 리던던트 금속 라인들(06)이 배치되고, 낮은 저항을 갖는 리던던트 금속 라인들(06)은 높은 저항을 갖는 각각의 자기 용량성 전극들(03)과 병렬로 접속되며, 이 구성은 각각의 자기 용량성 전극들(03)의 저항을 최대한으로 감소시킬 수 있다.
예를 들어, 터치 라인들(05)이 도 3 및 도 4에 나타낸 바와 같이, 비아 홀들을 통해 대응하는 자기 용량성 전극들(03)과 접속되는 경우에, 자기 용량성 전극들(03)과 대응하는 터치 라인들(05)을 접속시키는 비아 홀들의 분포는 전체 디스플레이 영역에 걸쳐서 균일하지 않으며, 이것은 터치 패널에 의해 디스플레이되는 전체 디스플레이 이미지의 균일성에 영향을 미칠 수 있다. 이러한 이유 때문에, 본 개시 내용의 실시예에 따른 터치 패널의 예는, 도 5a에 나타낸 바와 같이, 자기 용량성 전극들(03)과 터치 라인들(05) 간에 제공되는 절연 중간층(07)을 이용하게 하고, 자기 용량성 전극들(03)은 절연 중간층(07)을 관통하는 비아 홀들을 통해 터치 라인들(05)과 전기적으로 접속된다. 더미 비아 홀들은 자기 용량성 전극들(03)이 자기 용량성 전극들과 전기적으로 접속되지 않는 다른 터치 라인들(05)과 중첩하는 영역들에서의 절연 중간층(07)에 배치되는데, 즉 오목 부분 B는 자기 용량성 전극들(03)이 자기 용량성 전극들과 전기적으로 접속되는 터치 라인들(05)을 제외한 다른 터치 라인들(05)과 중첩하는 영역들에서의 절연 중간층(07)에 제공된다. 비아 홀들 A과 매칭되는 더미 비아 홀들 이외에, 절연 중간층(07)에 배치되는 것은 전체 디스플레이 영역에 의해 디스플레이되는 이미지의 균일성을 보장하고, 그에 따라 디스플레이 패널에 의해 디스플레이되는 디스플레이 이미지의 균일성을 증가시킨다.
본 개시 내용의 실시예에 따른 상술한 터치 패널에서, 자기 저항성 전극들(03)과 터치 라인들(05) 간에 배치되는 절연 중간층(07)은 복수의 절연층에 의해 구성될 수 있거나, 하나의 절연층에 의해 구성될 수 있으며, 본 명세서에서는 이에 대해 어떠한 한정도 하지 않는다는 것에 유의해야 한다. 절연 중간층(07)에 배치되는 비아 홀 A은 절연 중간층(07)의 전체 절연층을 관통하는 홀을 지칭하고, 절연 중간층(07)에 배치되는 오목 부분 B는 절연 중간층(07)을 관통하지 못하는 그루브를 지칭한다.
예를 들어, 터치 패널의 디스플레이 영역에 표시되는 이미지들의 균일성을 보장하기 위해, 비아 홀들 A과 오목 부분들 B이 형성될 때, 이들의 단면 형상들은 동일 형상으로 설계될 수 있다. 예를 들어, 그들은 동일 직경을 갖는 원으로 설계될 수 있다. 일반적으로, 비아 홀들 A과 오목 부분들은 도 5b에 나타낸 바와 같이, 절연 중간층(07)에 균일하게 분포되도록 설계된다.
예를 들어, 본 개시 내용의 실시예에 따른 상술한 터치 패널은 트위스티드 네마틱(twisted nematic; TN) 모드 액정 디스플레이 패널 뿐만 아니라 ADS(advanced dimension switch) 모드 액정 디스플레이 패널 및 IPS(In-Plane Switch) 모드 액정 디스플레이 패널에 적용될 수 있다. 그러나, 본 개시 내용은 상술한 경우에 한정되지 않는다.
예를 들어, 본 개시 내용의 실시예에 따른 상술한 터치 패널이 종래의 ADS 모드 디스플레이 패널에 적용되는 경우에, 예를 들어, 공통 전극층은 플레이트 형상이며 (베이스 기판에 더 가까운) 하부층 상에 배치되고, 픽셀 전극은 슬릿 형상이며, (액정층에 더 가까운) 상부층 상에 배치된다. 즉, 공통 전극층은 픽셀 전극과 어레이 기판의 베이스 기판 간에 배치되고, 절연층은 픽셀 전극과 공통 전극층 간에 배치된다. HADS 모드 액정 패널에 관련하여, 픽셀 전극은 플레이트 형상이며 (베이스 기판에 더 가까운) 하부층 상에 배치되고, 공통 전극층은 슬릿 형상이며, (액정층에 더 가까운) 상부층 상에 배치된다. 즉, 픽셀 전극층은 공통 전극층과 어레이 기판의 베이스 기판 간에 배치되고, 절연층은 픽셀 전극과 공통 전극층 간에 배치된다.
본 개시 내용의 적어도 하나의 실시예에 따른 상술한 터치 패널이 ADS 모드 디스플레이 패널, 예를 들어 본 개시 내용의 실시예에 따른 상술한 터치 패널에 적용되는 경우가 도 6a에 도시되어 있다. 어레이 기판(20)에서의 공통 전극층(08)은 자기 용량성 전극(03)으로서 재사용될 수 있는데, 즉 자기 용량성 전극(03)은 어레이 기판의 베이스 기판(02) 상의 공통 전극 계층(08)을 구성한다. 터치 기간에서는, 터치 검출 칩(04)이 터치 동작이 발생했는지를 검출하도록 구성되는 한편, 디스플레이 기간에서는, 터치 검출 칩은 각각의 자기 용량성 전극(03)에 공통 전극 신호를 인가하도록 구성된다. 공통 전극층(08)의 구조는 터치 기능을 실현하기 위해 자기 용량성 전극들(03)로 분할되고, 이러한 구성은 여분의 프로세스를 필요로 하지 않고, 생산 비용을 절약할 수 있으며, 생산 효율을 증가시킬 수 있다.
대안적으로, 도 6b에 도시된 바와 같이, 본 개시 내용의 일 실시예에서, 자기 용량성 전극들(03)은 픽셀 전극들(09)과 동일한 층 상의 픽셀 전극들 간의 갭들 상에 배치될 수 있는데, 즉 자기 용량성 전극들(03)과 어레이 기판의 베이스 기판(02)의 픽셀 전극들(09)은 동일한 층 상에 배치되고, 각각의 자기 용량성 전극의 패턴은 2개의 인접하는 픽셀 전극들(09) 간의 갭들 상에 위치한다. 픽셀 전극층의 구조는 자기 용량성 전극들이 픽셀 전극들의 기존 갭들 상에 형성될 수 있도록 수정되고, 어레이 기판의 공통 제조 프로세스에 기초하여 형성될 수 있으며, 여분의 프로세스를 필요로 하지 않고, 생산 비용을 절약할 수 있으며, 생산 효율을 증가시킬 수 있다.
예를 들어, 상술한 터치 패널이 적용되는 액정 디스플레이 패널의 특정 모드에 따르면, 자기 용량성 전극(03)으로서 재사용되는 공통 전극층(08)이 적용되는 경우에, 각각의 자기 용량성 전극들(03)은 픽셀의 개구 영역에 대응하는 위치에 슬릿 형상의 ITO 구조 또는 플레이트 형상의 ITO 구조가 제공될 수 있는데, 즉 각각의 자기 용량성 전극(03)은 HADS 모드의 경우에 슬릿 형상의 ITO 구조로 형성된다. 예를 들어, 슬릿 형상의 ITO 구조들은 픽셀들의 개구 영역에서의 슬릿 형상의 ITO 전극들이다. ADS 모드의 경우에, 자기 용량성 전극들(03)은 액정 디스플레이의 요구를 맞추기 위해 플레이트 형상의 ITO 전극들에 의해 형성되고, 이러한 상황에서, 자기 용량성 전극(03)은 픽셀 전극들(09)의 슬릿들을 통해 인체로부터 전기장과 상호작용할 수 있다. ADS 모드의 디스플레이 패널들과 HADS 모드의 디스플레이 패널들의 특정 구조들은 여기에서 반복되지 않을 것이다.
일반적으로, 터치 패널의 해상도는 보통 밀리미터이다. 따라서, 각각의 자기 용량성 전극들(03)의 사이즈 및 점유 면적은 필요한 터치 밀도를 보장하기 위해 필요한 터치 해상도에 따라 선택될 수 있다. 예를 들어, 각각의 자기 용량성 전극들(03)은 약 5mm*5㎜의 정사각 전극으로 설계된다. 그리고 디스플레이 패널의 해상도는 보통 마이크로미터이기 때문에, 하나의 자기 용량성 전극(03)은 보통 디스플레이 패널에서 복수의 서브-픽셀에 대응한다.
본 개시 내용의 실시예에 따른 상술한 인-셀 터치 패널에서, 어레이 기판의 베이스 기판(02)의 전체 층에 배치되는 공통 전극층(08)이 복수의 자기 용량성 전극들(03)로 분할되는 경우에, 정규 디스플레이 기능에 영향을 미치지 않기 위해, 공통 전극층(08)이 분할될 때, 분할되는 라인들은 일반적으로 블랙 매트릭스 패턴의 영역에 배치되지만 개구 영역으로부터 떨어진 영역에 배치된다. 즉, 자기 용량성 전극들(03) 간의 갭들의, 어레이 기판의 베이스 기판(02) 상에 투영되는 직교 투영들은 일반적으로 어레이 기판의 베이스 기판(02)의 서브-픽셀들의 갭들 상에 위치한다.
대안적으로, 본 개시 내용의 실시예에 따른 인-셀 터치 패널에서, 자기 용량성 전극(03)의 패턴이 픽셀 전극들(09) 간의 갭들 상에 배치될 때, 자기 용량성 전극들(03)의 패턴은 보통 픽셀 전극들이 메시 개구들에 대응하는 격자 구조로 형성된다.
예를 들어, 자기 용량성 전극들은 어레이 기판 상에 공통 전극층을 구성한다(공통 전극층으로서 재사용된다). 터치 기간에서는, 터치 검출 칩이 각각의 자기 용량성 전극의 캐패시턴스의 변화를 검출하는 것을 통해 터치 위치를 결정하도록 구성되는 한편, 디스플레이 기간에서는, 터치 검출 칩이 또한 각각의 공통 전극에 공통 전극 신호를 인가하도록 구성된다. 예를 들어, 터치 검출 칩은 집적 회로(IC)에 의해 실현된다.
예를 들어, 도 6a에 나타낸 바와 같이, 본 개시 내용의 실시예에 따른 인-셀 터치 패널은 대향 기판(30)을 더 포함한다. 대향 기판(30)은 어레이 기판(20)에 대향하여 배치되고, 대향 기판과 어레이 기판은 각각 인-셀 터치 패널(디스플레이 패널)의 상부 기판 및 하부 기판이다. 일반적으로, 박막 트랜지스터 어레이와 같은 디스플레이 구조들은 어레이 기판 상에 형성되고, 컬러 수지는 대향 기판 상에 형성된다. 예를 들어, 대향 기판은 컬러 필터 기판이다. 액정층은 대향 기판과 어레이 기판 간에 배치된다.
예를 들어, 본 개시 내용의 실시예에 따른 상술한 인-셀 터치 패널은 공통 전극층을 자기 용량성 전극으로서 재사용한다. 따라서, 실제로, 터치 기간과 디스플레이 기간의 시간 공유의 구동 모드가 적용될 필요가 있다. 또한, 실제로, 디스플레이 구동 칩과 터치 검출 칩은 추가적으로 생산 비용을 감소시키기 위해 하나의 칩에 통합될 수 있다.
예를 들어, 도 7a 및 도 7b에 나타낸 바와 같은 구동 타이밍 개략도들에서, 디스플레이 패널에 의해 디스플레이되는 각각의 프레임의 시간(V-sync)은 디스플레이 시간(디스플레이) 구간과 터치 시간(터치) 구간으로 분할된다. 예를 들어, 도 7a 및 도 7b의 구동 타이밍 개략도들에 나타낸 바와 같이, 터치 패널에 의해 디스플레이되는 하나의 프레임의 시간은 16.7ms이고, 이것의 4ms는 터치 기간으로서 선택되고, 이것의 나머지 12.7ms는 디스플레이 기간으로서 선택된다. 물론, 2개의 터치 시간과 디스플레이 시간은 터치 검출 칩의 IC 칩의 처리 용량에 따라 적절하게 조정될 수 있으며, 본 명세서에서는 이에 대해 한정되지 않는다. 디스플레이 시간(디스플레이) 구간에서, 디스플레이 기능을 실현하기 위해, 게이트 스캐닝 신호들은 터치 패널의 게이트 신호 라인들 Gate 1, Gate 2 ... Gate n에 인가되고; 그레이 스케일 신호들은 데이터 라인들 Data에 인가되고; 공통 전극 신호들은 자기 용량성 전극들 Cx 1 ... Cx n과 접속되는 터치 검출 칩에 의해 각각 자기 용량성 전극들 Cx 1 ... Cx n에 인가된다. 터치 시간(터치) 구간에서, 도 7a에 나타낸 바와 같이, 예를 들어, 구동 신호들은 자기 용량성 전극들 Cx 1 ... Cx n과 접속되는 터치 검출 칩에 의해 동일 시간에 자기 용량성 전극들 Cx 1 ... Cx n에 인가되고, 모든 자기 용량성 전극들 Cx 1 ... Cx n의 피드백 신호들은 터치 검출 칩에 의해 동일 시간에 수신된다. 또한, 도 7b에 나타낸 바와 같이, 구동 신호들은 각각의 자기 용량성 전극들 Cx 1 ... Cx n과 접속되는 터치 검출 칩에 의해 순서대로 자기 용량성 전극들 Cx 1 ... Cx n에 인가되고, 모든 자기 용량성 전극들 Cx 1 ... Cx n의 피드백 신호들은 터치 검출 칩에 의해 개별적으로 수신되는 것일 수 있다. 본 명세서에서는 이에 대해 어떠한 한정도 하지 않는다. 터치가 발생했는지의 여부를, 피드백 신호들을 분석하는 것을 통해 판단하여, 터치 기능이 실현되게 한다.
예를 들어, 본 개시 내용의 실시예에 따른 인-셀 터치 패널에서, 인체의 캐패시턴스는 다이렉트 결합 모드(direct-coupled mode)에서 자기 용량성 전극들(03)의 자기 캐패시턴스에 작용한다. 따라서, 패널이 인체에 의해 접촉될 때, 터치 위치 하의 자기 용량성 전극(03)의 캐패시턴스만이 큰 변화를 겪게 되고, 터치 위치 하의 자기 용량성 전극(03)에 인접하는 자기 용량성 전극(03)의 캐패시턴스는 작은 변화를 겪게 된다. 그렇게 객체는 터치 패널 상에서, 자기 용량성 전극(03)이 결정될 수 없는 영역의 터치 좌표를 슬라이딩한다. 이러한 문제를 해결하기 위해, 본 개시 내용의 실시예에 따른 인-셀 터치 패널에서, 예를 들어, 2개의 인접한 자기 용량성 전극(03)의 대향하는 측면 에지는 터치 위치 하의 자기 용량성 전극(03)에 인접하는 자기 용량성 전극(03)의 캐패시턴스의 변화를 증가시키기 위해 지그재그로 형성된다.
예를 들어, 다음과 같은 2가지 방식들 중 어느 하나 또는 이들의 조합은 각각의 자기 용량성 전극(03)의 전체 형상을 제공하기 위해 적용될 수 있다.
1. 인접한 2개의 자기 용량성 전극의 대향하는 지그재그인 측면 에지는 계단 형상 구조로 구성될 수 있으며, 2개의 계단 형상 구조는 도 8a에 나타낸 바와 같이, 동일 형상이며 서로 매칭된다. 도 8a는 2*2 자기 용량성 전극(03)을 나타낸다.
2. 인접한 2개의 자기 용량성 전극의 대향하는 지그재그인 측면 에지는 오목-볼록 형상 구조로 구성될 수 있으며, 2개의 오목-볼록 형상 구조는 도 8b에 나타낸 바와 같이, 동일 형상이며 서로 매칭된다. 도 8b는 2*2 자기 용량성 전극(03)을 나타낸다.
예를 들어, 본 개시 내용의 실시예에 따른 인-셀 터치 패널에서, 어레이 기판의 층들을 제조하는데 임의의 패터닝 프로세스가 사용될 수 있다. 예를 들어, 8개의 패터닝 프로세스가 사용될 수 있다: 게이트 전극들 및 게이트 라인들의 패터닝 → 능동층의 패터닝 → 제1 절연층의 패터닝 → 데이터 라인들, 터치 라인들, 소스 전극들 및 드레인 전극들의 패터닝 → 절연 중간층의 패터닝 → 픽셀 전극들의 패터닝 → 제2 절연층의 패터닝 → 공통 전극들의 패터닝. 물론, 프로세스는 상술한 것에 한정되지 않으며, 실제 설계에 따라 7개의 패터닝 프로세스, 6개의 패터닝 프로세스 또는 5개의 프로세스가 사용될 수 있으며, 본 명세서에서는 이에 대해 어떠한 한정도 하지 않는다.
동일한 발명 개념에 기초하여, 본 개시 내용의 실시예는 또한 본 개시 내용의 실시예들에 따른 인-셀 터치 패널들 중 어느 하나를 포함하는 디스플레이 디바이스를 제공한다.
예를 들어, 디스플레이 디바이스는 모바일 폰, 태블릿 컴퓨터, 텔레비전, 디스플레이 스크린, 랩톱 컴퓨터, 디지털 사진 프레임, 시계, 내비게이터 또는 이와 유사한 것과 같은 디스플레이 기능을 가지고 있는 임의의 제품 또는 컴포넌트일 수 있다. 인-셀 터치 패널의 상술한 실시예들 중 어느 하나는 디스플레이 디바이스를 구현하기 위해 참조될 수 있고, 본 명세서에서는 유사한 설명은 반복하지 않을 것이다.
인-셀 터치 패널 및 디스플레이 디바이스는 본 개시 내용의 적어도 하나의 실시예에 의해 제공된다. 인-셀 터치 패널은 복수의 서브-픽셀이 제공되는 어레이 기판, 서로 교차되고 서로 분리되는 어레이 기판 상에 배치되는 복수의 게이트 라인 및 복수의 데이터 라인, 동일 층에 배치되고 서로 독립적인 복수의 자기 용량성 전극, 및 자기 용량성 전극들을 터치 검출 칩에 접속시키는 복수의 터치 라인들을 포함한다. 복수의 게이트 라인 및 복수의 데이터 라인은 서로 교차되어 복수의 서브-픽셀을 정의하고; 각각의 서브-픽셀은 픽셀 전극을 포함하고 긴 측면과 짧은 측면으로 구성되고; 터치 라인들은 서브-픽셀들의 짧은 측면들의 방향을 따라 배치된다. 본 개시 내용의 실시예들은 픽셀 구조의 새로운 설계 및 터치 라인들의 위치의 최적화를 통해 개구율을 증가시킬 수 있고 전력 소비를 감소시킬 수 있다.
픽셀의 배열은 본 개시 내용의 실시예들에서 재설계되고, 이 배열은 터치 라인들의 도입에 의해 유발되는 개구율에 대한 영향을 감소시키고 또한 IC(integrated circuit)의 전력 소비를 감소시킬 수 있다.
위에서 기술된 것은 본 개시 내용의 범위에 한정되지 않고 단지 본 개시 내용의 예시적인 실시예들에 관련되며, 본 기술분야의 통상의 기술자가 쉽게 생각해 낼 수 있는, 본 개시 내용의 범위내에서 임의의 다양한 변화 또는 대체가 본 발명의 범위 내에 포함되어야 한다. 따라서, 본 개시 내용의 범위는 첨부된 청구항들에 의해 정의된다.
본 출원은 2015년 1월 29일자로 출원된 중국 특허 출원 제201510047498.1의 우선권을 주장하며, 본 명세서에서 그 전체가 본 출원의 개시 내용의 일부로서 참조되어 포함된다.

Claims (15)

  1. 인-셀 터치 패널(in-cell touch panel)로서,
    복수의 서브-픽셀이 제공되는 어레이 기판,
    상기 어레이 기판 상에 배치되고, 서로 교차되며, 서로 분리되는 복수의 게이트 라인 및 복수의 데이터 라인,
    동일 층에 배치되고 서로 독립적인 복수의 자기 용량성 전극, 및
    상기 자기 용량성 전극을 터치 검출 칩에 접속시키는 복수의 터치 라인
    을 포함하고,
    상기 복수의 게이트 라인과 상기 복수의 데이터 라인은 서로 교차되어 상기 복수의 서브-픽셀을 정의하고; 각각의 상기 서브-픽셀은 긴 측면과 짧은 측면으로 구성되고; 상기 터치 라인들은 상기 서브-픽셀들의 짧은 측면의 방향을 따라 배치되고;
    상기 인-셀 터치 패널은 서로 분리되고 상기 터치 라인들과 동일한 층 상에 배치되는 복수의 리던던트 금속 라인을 더 포함하고;
    각각의 상기 리던던트 금속 라인은 상기 터치 라인들과 병렬이고, 중첩하는 상기 자기 용량성 전극과 병렬로 접속되고;
    상기 자기 용량성 전극들과 상기 터치 라인들 간에 절연 중간층이 제공되고, 상기 자기 용량성 전극들은 상기 절연 중간층을 관통하는 비아 홀들을 통해 대응하는 터치 라인들과 전기적으로 접속되고; 그리고
    상기 자기 용량성 전극들이 상기 자기 용량성 전극들과 전기적으로 접속되는 상기 터치 라인들을 제외한 다른 터치 라인들과 중첩하는 영역에 있는 상기 절연 중간층에 오목 부분들이 제공되고, 상기 오목 부분들은 각각 상기 다른 터치 라인들 바로 위에 있고, 상기 자기 용량성 전극들은 상기 절연 중간층의 오목 부분들을 채우는 볼록 부분들을 포함하는, 인-셀 터치 패널.
  2. 제1항에 있어서,
    픽셀은 서브-픽셀들을 포함하고, 각 픽셀의 상기 서브-픽셀들은 각각 하나의 데이터 라인 및 복수의 게이트 라인들과 접속되는 인-셀 터치 패널.
  3. 제1항 또는 제2항에 있어서,
    상기 복수의 터치 라인은 하나 이상의 픽셀의 사이클에서 상기 어레이 기판 상에 배치되는 인-셀 터치 패널.
  4. 제1항 또는 제2항에 있어서,
    상기 터치 라인들과 상기 데이터 라인들은 동일 층 상에 배치되고, 서로 분리되며, 동일 방향으로 라우팅되는 인-셀 터치 패널.
  5. 제1항 또는 제2항에 있어서,
    각각의 상기 서브-픽셀들은 픽셀 전극을 포함하고, 픽셀 전극들과 상기 터치 라인들은 2개의 인접한 픽셀 간의 갭들에서 동일 층 상에 배치되는 인-셀 터치 패널.
  6. 제1항에 있어서,
    상기 자기 용량성 전극들이 상기 자기 용량성 전극들과 전기적으로 접속되는 상기 터치 라인들을 제외한 다른 터치 라인들과 중첩하는 영역에 있는 상기 절연 중간층에 오목 부분들이 제공되고;
    상기 비아 홀들의 단면 형상은 상기 오목 부분들의 단면 형상과 동일하고, 상기 오목 부분들은 상기 절연 중간층내에 균일하게 분포되어 있는 인-셀 터치 패널.
  7. 제1항 또는 제2항에 있어서,
    2개의 인접한 자기 용량성 전극의 대향하는 측면 에지는 지그재그인 인-셀 터치 패널.
  8. 제7항에 있어서,
    상기 2개의 인접한 자기 용량성 전극의 지그재그인 대향하는 측면 에지는 계단 형상 구조로 형성되고, 상기 2개의 계단 형상 구조는 동일한 형상이고 서로 매칭되는 인-셀 터치 패널.
  9. 제7항에 있어서,
    상기 2개의 인접한 자기 용량성 전극의 지그재그인 대향하는 측면 에지는 오목-볼록 형상 구조로 형성되고, 상기 2개의 오목-볼록 형상 구조는 동일한 형상이고 서로 매칭되는 인-셀 터치 패널.
  10. 제1항 또는 제2항에 있어서,
    상기 자기 용량성 전극들은 상기 어레이 기판 상에 있는 공통 전극층을 구성하는 인-셀 터치 패널.
  11. 제10항에 있어서,
    상기 어레이 기판의 픽셀 전극층과 상기 어레이 기판의 베이스 기판 간에는 상기 공통 전극층이 배치되고, 상기 픽셀 전극층과 상기 공통 전극층 간에는 절연층이 배치되는 인-셀 터치 패널.
  12. 제10항에 있어서,
    상기 공통 전극층과 상기 어레이 기판의 베이스 기판 간에는 픽셀 전극층이 배치되고, 상기 픽셀 전극층과 상기 공통 전극층 사이에는 절연층이 배치되는 인-셀 터치 패널.
  13. 제1항 또는 제2항에 따른 인-셀 터치 패널을 포함하는 디스플레이 디바이스.
  14. 삭제
  15. 삭제
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