KR101986550B1 - Ｈｖｄｃ 시스템의 정류실패 방지를 위한 소호각 제어 장치 - Google Patents

Ｈｖｄｃ 시스템의 정류실패 방지를 위한 소호각 제어 장치 Download PDF

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Abstract

본 발명은 AC 계통 전압 변동에 의한 전압의 위상 이동에 따라서 정류실패의 가능성을 수학적으로 분석하고, 이를 소호각 제어기에 적용하여 순시적으로 정류실패에 강인한 제어동작이 이루어지도록 함으로써, 정류실패에 대한 예방과 정류실패후 회복특성을 개선하는 HVDC 시스템의 정류실패 방지를 위한 소호각 제어 장치를 제공한다.
이를 위해 본 발명은 단상 지락 사고 발생에 따라 변동되는 전압을 검출하는 단상 지락 전압 검출부, 3상 지락 사고 발생에 따라 변동되는 전압을 검출하는 3상 지락 전압 검출부, AC 계통에 대한 전류 변화량을 검출하는 전류 변화량 검출부, 단상 지락 사고 또는 3상 지락 사고에 따라 상기 단상 지락 전압 검출부로부터의 검출 전압 또는 상기 3상 지락 전압 검출부로부터의 검출 전압을 선택하고, 상기 선택된 검출 전압과 상기 전류 변화량 검출부에서 검출된 전류 변화량을 연산하여 출력하는 최대값 발생부, 단상 지락 사고 또는 3상 지락 사고에 따라 상기 단상 지락 전압 검출부 또는 상기 3상 지락 전압 검출부의 검출 전압을 근거로 소호각의 지령값을 변환하여 출력하는 소호각 발생부 및, 상기 최대값 발생부로부터의 출력값과, 상기 소호각 발생부로부터의 소호각 지령값을 연산하여 새롭게 수정된 소호각을 출력하는 수정 소호각 출력부를 포함하는 것을 특징으로 한다.

Description

ＨＶＤＣ 시스템의 정류실패 방지를 위한 소호각 제어 장치{Apparatus for Controlling Extinction Angle for Preventing Commutation Failure of HVDC System}
본 발명은 HVDC 시스템의 정류실패 방지를 위한 소호각 제어 장치에 관한 것으로서, 보다 상세하게는 HVDC 시스템에 적용되는 최소 소호각 제어기의 단점인 속응성을 개선하기 위해, 계통 전압의 감소에 따른 정류실패의 가능성을 분석하여 순시적으로 정류실패에 강인한 제어동작이 이루어지도록 하는 HVDC 시스템의 정류실패 방지를 위한 소호각 제어 장치에 관한 것이다.
현재, HVDC 시스템의 인버터 제어기는 전류 제어기와, 전압 제어기 그리고 소호각 제어기를 조합한 형태로 구성되고, 소호각 제어기에는 최소 소호각 제어기와 평균 소호각 제어기가 있다.
최소 소호각 제어기는 HVDC 인버터의 12개 밸브의 소호각을 측정하여 최소값을 제어 입력으로 하고, 제어성능 관점에서는 계통사고에 대한 강인성을 갖지만, 1주기 동안 12개의 밸브 중에서 최소값을 구하여 매 주기마다 업데이트를 하기 때문에 1주기의 지연이 발생하여 속응성이 낮다는 단점이 있다.
평균 소호각 제어기는 12개 소호각의 평균값을 제어 입력으로 하는데, 12개 밸브의 소호각의 평균을 제어기에 적용하기 때문에 평균 소호각보다 낮은 소호각에서는 정류실패가 발생할 수 있는 바, 그럼에도 불구하고 제어성능 관점에서 보면 계통사고에 대해서 약한 단점이 있으나, 최소 소호각 제어기와 달리 지연이 발생하지 않아 속응성이 좋다는 장점이 있다.
한편, 종래에는 평균 소호각 제어기를 기본 제어기로 사용하였으나, 최소 소호각 제어기가 정류실패에 강인한 특성을 가지고 있기 때문에, 속응성이 낮다는 단점에도 불구하고 2000년 이후에는 최소 소호각 제어기를 기본제어기로 사용하는 경우가 많다.
관련 기술로는 국내공개특허 제2012-0057271호(점호각 평형 제어 장치 및 이를 포함하는 HVDC 시스템)(2012.06.05)가 있다.
그러나, 이러한 종래의 최소 소호각 제어기의 경우에는 12개의 밸브 중에서 최소값을 구하여 매 주기마다 업데이트를 함에 따른 1주기의 지연으로 인해 발생되는 낮은 속응성을 해결해야 하는 문제가 있다.
따라서, 본 발명은 상기한 종래의 문제점을 개선하기 위해 이루어진 것으로서, AC 계통 전압 변동에 의한 전압의 위상 이동에 따라서 정류실패의 가능성을 수학적으로 분석하고, 이를 소호각 제어기에 적용하여 순시적으로 정류실패에 강인한 제어동작이 이루어지도록 함으로써, 정류실패에 대한 예방과 정류실패후 회복특성을 개선하는 HVDC 시스템의 정류실패 방지를 위한 소호각 제어 장치를 제공하는데 그 목적이 있다.
본 발명의 일측면에 따른 HVDC 시스템의 정류실패 방지를 위한 소호각 제어 장치는, AC 3상 전압의 단상 지락 사고 발생에 따라 변동되는 전압을 검출하는 단상 지락 전압 검출부, AC 3상 전압의 3상 지락 사고 발생에 따라 변동되는 전압을 검출하는 3상 지락 전압 검출부, AC 계통에 대한 전류 변화량을 검출하는 전류 변화량 검출부, 단상 지락 사고 또는 3상 지락 사고에 따라 상기 단상 지락 전압 검출부로부터의 검출 전압 또는 상기 3상 지락 전압 검출부로부터의 검출 전압을 선택하고, 상기 선택된 검출 전압과 상기 전류 변화량 검출부에서 검출된 전류 변화량을 연산하여 출력하는 최대값 발생부, 단상 지락 사고 또는 3상 지락 사고에 따라 상기 단상 지락 전압 검출부 또는 상기 3상 지락 전압 검출부의 검출 전압을 근거로 소호각의 지령값을 변환하여 출력하는 소호각 발생부 및, 상기 최대값 발생부로부터의 출력값과, 상기 소호각 발생부로부터의 소호각 지령값을 연산하여 새롭게 수정된 소호각을 출력하는 수정 소호각 출력부를 포함하는 것을 특징으로 한다.
본 발명에서, 상기 단상 지락 전압 검출부는, 단상 지락으로 인한 상 불평형에 의해 변화되는 AC 3상 전압을 벡터적으로 합성하는 벡터 합성기, 상기 벡터 합성기를 통한 벡터적 합성 전압에서 단상 사고 또는 상 불평형에 따라 나타나는 최대값을 검출하는 제1신호 변환기를 포함하는 것을 특징으로 한다.
또한, 상기 제1신호 변환기는, 상기 벡터적 합성 전압을 절대값으로 변환하는 절대값 변환기, 상기 절대값으로 변환된 합성 전압에서 최대값을 검출하는 최대값 검출기 및, 상기 검출된 최대값 전압의 신호를 안정화시켜서 출력하는 신호 안정화기를 포함하는 것을 특징으로 한다.
또, 상기 3상 지락 전압 검출부는, 3상 지락에 의한 AC 전압의 감소를 구하기 위해, 3상 전압을 2상의 d-q축 전압으로 변환하는 전압 변환기, 상기 전압 변환기를 통한 2상의 d-q전압에서 3상 지락시에 나타나는 실효값을 검출하는 제2신호 변환기를 포함하는 것을 특징으로 한다.
본 발명에서, 상기 제2신호 변환기는, 상기 2상의 d-q 전압을 절대값으로 변환하는 절대값 변환기, 상기 절대값의 d-q 전압과 절대값으로 변환되지 않은 2상의 d-q 전압을 각각 합성하는 합성기, 상기 합성기를 통한 d-q 전압에서 최대값을 검출하여 3상 지락에 따라 나타나는 전압값을 검출하는 최대값 검출기 및, 상기 검출된 최대값의 d-q 전압의 신호를 안정화시켜서 출력하는 신호 안정화기를 포함하는 것을 특징으로 한다.
또한, 상기 전류 변화량 검출부는, AC 계통의 임피던스 전류를 발생하는 임피던스 발생기, 상기 임피던스 발생기로부터의 임피던스 전류와 기준전류 발생기로부터의 기준전류를 승산하는 승산기를 포함하는 것을 특징으로 한다.
또, 상기 최대값 발생부는, AC 3상 전압의 단상 지락 또는 3상 지락의 정류실패 상태에 따라, 상기 단상 지락 전압 검출부로부터의 전압 신호와, 상기 3상 지락 전압 검출부로부터의 전압 신호 중에서 신호값이 큰 전압을 선택하여 출력하는 최대값 선택기, 상기 최대값 선택기에서 선택된 전압을 기준전압 발생기에서 발생되는 "1[p.u]"의 기준전압과 합성하여 출력하는 신호 합성기 및, 상기 전류 변화량 검출부로부터의 출력 전류와, 상기 신호 합성기로부터의 합성 전압을 제산 처리하는 제산기를 포함하는 것을 특징으로 한다.
본 발명에서, 상기 소호각 발생부는, 상기 단상 지락 전압 검출부로부터의 검출 전압과, 상기 3상 지락 전압 검출부로부터의 검출 전압의 각 계통 전압에 따라 소호각의 지령값을 변환하여 출력하는 지령값 변환기, 상기 지령값 변환기를 통해 변환되어 출력되는 소호각의 지령값을 최소 소호각과 합성하는 소호각 합성기 및, 상기 소호각 합성기를 통한 소호각의 지령값을 코사인 연산하는 코사인(COS) 연산기를 포함하는 것을 특징으로 한다.
또한, 상기 지령값 변환기는, √3/2의 소호각을 발생하는 √3/2 소호각 발생기, 1/2의 소호각을 발생하는 1/2 소호각 발생기, 1의 소호각을 상기 단상 지락 전압 검출부로부터 출력되는 검출전압과 합성하는 제1합성기, 상기 합성기로부터의 출력값을 1의 소호각에 대해 제산 처리하는 제1제산기, 상기 제산기로부터의 제산 출력값을 상기 1/2 소호각 발생기의 1/2의 소호각과 합성하는 제2합성기, 상기 제2합성기로부터의 출력값을 상기 √3/2 소호각 발생기의 √3/2의 소호각에 대해 제산 처리하는 제2제산기, 상기 제2제산기를 통해 제산 처리된 출력값을 역탄젠트 연산하는 역탄젠트 연산기, 상기 역탄젠트 연산기를 통한 출력 소호각 값을 30°의 소호각과 합성하는 제3합성기 및, 상기 단상 지락 전압 검출부로부터의 검출전압과, 상기 3상 지락 전압 검출부로부터의 검출전압을 각각 입력고, 단상 지락 또는 3상 지락 상태에 따라 상기 제3합성기로부터 출력되는 소호각의 지령값을 선택적으로 출력하는 대체 논리부(Alternative Logic)를 포함하는 것을 특징으로 한다.
상기한 바와 같이 이루어진 본 발명에 따르면, HVDC 시스템에서 소호각 제어기를 통해 AC 계통 전압 변동에 따른 정류 실패의 가능성을 순시적으로 감소시키도록 제어할 수 있도록 함에 따라, 최소 소호각 제어기에서 발생되는 계통 전압 1주기에 해당하는 지연을 해소하는 것이 가능하여, HVDC 인버터 소호각 제어기의 속응성을 보강할 수 있다.
도 1은 본 발명의 일실시예에 따른 HVDC 시스템의 정류실패 방지를 위한 소호각 제어 장치에 대한 구성을 나타낸 도면이다.
도 2는 본 발명의 일실시예에 따른 HVDC 시스템의 정류실패 방지를 위한 소호각 제어 장치에서 전압 변환기를 통해 3상 전압이 2상 d-q 전압으로 변환되는 상태를 설명하기 위한 도면이다.
도 3은 본 발명의 일실시예에 따른 HVDC 시스템의 정류실패 방지를 위한 소호각 제어 장치에서 제1신호 변환기의 구체 구성을 나타낸 도면이다.
도 4는 본 발명의 일실시예에 따른 HVDC 시스템의 정류실패 방지를 위한 소호각 제어 장치에서 제2신호 변환기에 대한 구체 구성을 나타낸 도면이다.
도 5는 본 발명의 일실시예에 따른 HVDC 시스템의 정류실패 방지를 위한 소호각 제어 장치에서 지령값 변환기의 구체 구성을 나타낸 도면이다.
도 6은 본 발명의 일실시예에 따른 HVDC 시스템의 정류실패 방지를 위한 소호각 제어 장치가 HVDC 시스템의 인버터 제어기에 적용된 일예를 나타낸 도면이다.
도 7a 및 도 7b는 본 발명의 일실시예에 따른 HVDC 시스템의 정류실패 방지를 위한 소호각 제어 장치가 적용됨에 의해 HVDC 시스템의 3상 지락 고장 시뮬레이션이 이루어진 상태를 종래와 비교하여 나타낸 도면이다.
이하, 상기한 바와 같이 구성된 본 발명에 대해 첨부도면을 참조하여 상세히 설명한다.
이 과정에서 도면에 도시된 선들의 두께나 구성요소의 크기 등은 설명의 명료성과 편의상 과장되게 도시되어 있을 수 있다. 또한, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례에 따라 달라질 수 있다. 그러므로, 이러한 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 1은 본 발명의 일실시예에 따른 HVDC 시스템의 정류실패 방지를 위한 소호각 제어 장치에 대한 구성을 나타낸 도면이다.
도 1에 도시된 바와 같이, 본 발명에 따른 HVDC 시스템의 정류실패 방지를 위한 소호각 제어 장치는, HVDC 시스템에서 발생되는 정류실패 현상의 수학적인 분석을 실제의 제어기에 응용한 것이다.
HVDC 시스템의 정류실패와 정류실패를 유발하는 AC 계통의 전압강하는 다음과 같은 수학식 1과 수학식 2에 의해 주어진다.
3상 지락 시 정류실패를 유발하는 AC 계통의 전압변동률
Figure 112012075514852-pat00001
단상 지락 시 정류실패를 유발하는 AC계통의 전압변동률
Figure 112012075514852-pat00002
여기서, 상기 "ΔＶ"는 정류실패를 유발하는 AC 계통의 전압변동률이고, 상기 "Id"는 기준 전류이며, 상기 "
Figure 112012075514852-pat00003
"는 전류의 변화량이고, 상기 "Xcpu"는 변압기의 %임피던스이며, 상기 "γmin"는 밸브의 최소 소호각이고, 상기 "γo"는 HVDC의 운전각이며, 상기 "φ"는 단상 지락 시 선간전압의 위상 변위에 해당된다.
상기 단상 지락시 선간전압의 위상 변위(φ)는 다음의 수학식 3과 같이 구할 수 있다.
Figure 112012075514852-pat00004
본 발명에서는 AC 전압이 감소하는 경우에 인버터의 소호각을 증가시키기 위해서, 인버터 제어기(230)에 인가되는 소호각(γord)(도 6 참조)을 상기 수학식 1과 수학식 2에서 보여주는 HVDC 시스템의 운전각(γo)으로 대체하여 정류실패에 대한 강인성을 갖는 제어기를 구성하는 것이 핵심이다.
상기 수학식 1과 수학식 2를 HVDC 시스템의 운전각(γo)에 대하여 정리하면 다음과 같이 유도할 수 있다.
첫번째로, 3상 지락 시 정류실패에 강인성을 갖기 위한 수정된 소호각 지령 값은 하기한 수학식 4 및 수학식 5와 같이 나타낼 수 있다.
Figure 112012075514852-pat00005
Figure 112012075514852-pat00006
두번째로, 단상 지락 시 정류실패에 강인성을 갖기 위한 수정된 소호각 지령 값은 하기한 수학식 6 및 수학식 7과 같이 나타낼 수 있다.
Figure 112012075514852-pat00007
Figure 112012075514852-pat00008
도 1에 도시된 바와 같이, 본 발명에 따른 HVDC 시스템의 정류실패 방지를 위한 소호각 제어 장치는, 상기 수학식 4 ∼ 수학식 7을 적용하여 제어기를 구성한 것이다.
즉, 본 발명에 따른 HVDC 시스템의 정류실패 방지를 위한 소호각 제어 장치는, 벡터 합성기(10)와, 전압 변환기(12), 제1신호 변환기(14), 제2신호 변환기(16), 최대값 선택기(18), 기준전압 발생기(20), 신호 합성기(22), 제산기(24), 임피던스 발생기(26), 기준전류 발생기(28), 승산기(30), 지령값 변환기(32), 최소 소호각 발생기(34), 제1소호각 합성기(36), 코사인 연산기(38), 임피던스 발생기(40), 제2소호각 합성기(42), 역코사인 연산기(44), 신규 소호각 발생기(46)를 포함한다.
상기 벡터 합성기(10)는 단상 지락으로 인한 상불평형(ΔV)을 구하기 위해 AC 3상 전압을 벡터적으로 합성하여 출력한다.
상기 전압 변환기(12)는 3상 지락에 의한 AC 전압의 감소(ΔV)를 구하기 위해, 도 2에 도시된 바와 같이 3상 전압을 2상의 d-q축 전압으로 변환하여 출력한다.
상기 제1신호 변환기(14)는 상기 벡터 합성기(10)를 통해 벡터적으로 합성된 합성 전압에서 단상 사고 또는 상 불평형에 따라 나타나는 최대값을 검출하여 출력한다.
도 3은 본 발명의 일실시예에 따른 HVDC 시스템의 정류실패 방지를 위한 소호각 제어 장치에서 제1신호 변환기의 구체 구성을 나타낸 도면이다.
여기서, 상기 제1신호 변환기(14)는 도 3에 도시된 바와 같이, 상기 벡터적으로 합성된 합성 전압을 절대값으로 변환하는 절대값 변환기(50)와, 상기 절대값으로 변환된 합성 전압에서 최대값을 검출하여 단상 사고나 상 불평형에 따라 나타나는 전압값을 검출하는 최대값 검출기(52), 상기 검출된 최대값의 전압의 신호를 안정화시켜서 출력하는 신호 안정화기(54)를 포함한다.
상기 제2신호 변환기(16)는 상기 전압 변환기(12)를 통해 출력되는 2상의 d-q전압에서 3상 지락시에 나타나는 실효값을 검출하여 출력한다.
상기 벡터 합성기(10)와, 상기 제1신호 변환기(14)는 단상 지락 사고시의 전압을 검출하기 위한 것으로서, 단상 지락 전압 검출부로 통칭할 수 있다.
또한, 상기 전압 변환기(12)와, 상기 제2신호 변환기(16)는 3상 지락 사고시의 전압을 검출하기 위한 것으로서, 3상 지락 전압 검출부로 통칭할 수 있다.
도 4는 본 발명의 일실시예에 따른 HVDC 시스템의 정류실패 방지를 위한 소호각 제어 장치에서 제2신호 변환기에 대한 구체 구성을 나타낸 도면이다.
여기서, 상기 제2신호 변환기(16)는 도 4에 도시된 바와 같이, 상기 2상의 d-q 전압을 절대값으로 변환하여 출력하는 절대값 변환기(60)와, 상기 절대값의 d-q 전압과 절대값으로 변환되지 않은 2상의 d-q 전압을 각각 합성하는 합성기(62), 상기 합성기(62)를 통한 d-q 전압에서 최대값을 검출하여 3상 지락에 따라 나타나는 전압값을 검출하는 최대값 검출기(64), 상기 검출된 최대값의 d-q 전압의 신호를 안정화시켜서 출력하는 신호 안정화기(66)를 포함한다.
상기 최대값 선택기(18)는 AC 3상 전압의 단상 지락 또는 3상 지락의 정류실패 상태에 따라, 상기 제1신호 변환기(14)로부터 출력되는 전압 신호와, 상기 제2신호 변환기(16)에서 출력되는 d-q 전압 신호 중에서 신호값이 큰 전압을 선택하여 출력한다.
즉, 상기 최대값 선택기(18)는 AC 3상 전압이 단상 지락시에는 상기 제1신호 변환기(14)의 신호값이 큰값을 가지므로, 해당 제1신호 변환기(14)로부터의 출력 전압을 선택하여 출력하고, 3상 지락시에는 상기 제2신호 변환기(16)의 신호값이 큰값을 가지므로, 해당 제2신호 변환기(16)로부터의 d-q 전압을 선택하여 출력한다.
상기 신호 합성기(22)는 상기 최대값 선택기(18)로부터 출력되는 전압을 기준전압 발생기(20)에서 발생되는 "1[p.u]"의 기준전압과 합성하여 출력한다.
상기 제산기(24)는 상기 임피던스 발생기(26)로부터의 임피던스 전류와 상기 기준전류 발생기(28)로부터의 기준전류를 승산하는 승산기(30)로부터의 출력 전류와, 상기 신호 합성기(22)로부터의 합성 전압을 제산 처리하여 출력한다.
여기서, 상기 최대값 선택기(18)와, 기준전압 발생기(20), 신호 합성기(22), 제산기(24)는 단상 지락 사고 또는 3상 지락 사고 발생에 따라 선택적으로 최대값을 출력하는 것으로서, 최대값 발생부로 통칭할 수 있다.
또한, 상기 임피던스 발생기(26)와, 기준전류 발생기(28), 승산기(30)의 구성은 시스템의 전류 변화량을 검출하기 위한 것으로서, 전류 변화량 검출부로 통칭할 수 있다.
상기 지령값 변환기(32)는 상기 제1신호 변환기(14)로부터 출력되는 벡터적으로 합성된 합성 전압과, 상기 제2신호 변환기(16)로부터 출력되는 d-q 전압의 각 계통 전압에 따라 소호각의 지령값을 변환하여 출력한다.
도 5는 본 발명의 일실시예에 따른 HVDC 시스템의 정류실패 방지를 위한 소호각 제어 장치에서 지령값 변환기의 구체 구성을 나타낸 도면이다.
여기서, 상기 지령값 변환기(32)는 도 5에 도시된 바와 같이, √3/2의 소호각을 발생하는 √3/2 소호각 발생기(70)와, 1/2의 소호각을 발생하는 1/2 소호각 발생기(72), 소호각 발생기(74)로부터 발생되는 1의 소호각을 상기 제1신호 변환기(14)로부터 출력되는 벡터적 합성 전압과 합성하는 합성기(76), 상기 합성기(76)로부터의 출력값을 소호각 발생기(78)로부터 발생되는 1의 소호각에 대해 제산 처리하는 제산기(80), 상기 제산기(80)로부터의 제산 출력값을 상기 1/2 소호각 발생기(72)로부터의 1/2의 소호각과 합성하는 합성기(82), 상기 합성기(82)로부터의 출력값을 상기 √3/2 소호각 발생기(70)로부터 발생되는 √3/2의 소호각에 대해 제산 처리하는 제산기(84), 상기 제산기(84)를 통해 제산 처리된 출력값을 역탄젠트 연산하는 역탄젠트(tan-1) 연산기(86), 상기 역탄젠트 연산기(86)를 통한 출력 소호각 값을 30° 소호각 발생기(88)로부터 발생되는 30°의 소호각과 합성하는 합성기(90), 상기 제1신호 변환기(14)로부터의 벡터적 합성 전압과, 상기 제2신호 변환기(16)로부터의 d-q 전압을 입력받아서, 단상 지락 또는 3상 지락 상태에 따라 상기 합성기(90)로부터 출력되는 소호각의 지령값을 선택적으로 출력하는 대체 논리부(92)를 포함한다.
도 5에 도시된 상기 지령값 변환기(32)는 단상 지락시에 상기 수학식 3에 따라 구현된 구성으로서, 상기 "φ"는 단상지락 사고시에만 존재하는 위상 변위 값이기 때문에, 상기 대체 논리부(92)는 하기한 표 1에 의거하여 선택적인 출력을 진행한다.
Figure 112012075514852-pat00009
상기 제1소호각 합성기(36)는 상기 지령값 변환기(32)를 통해 변환되어 출력되는 소호각의 지령값을 최소 소호각 발생기(34)로부터의 최소 소호각과 합성하여 출력한다.
상기 코사인(COS) 연산기(38)는 상기 제1소호각 합성기(36)를 통해 합성된 소호각의 지령값을 코사인 연산하여 출력한다.
여기서, 상기 지령값 변환기(32)와, 최소 소호각 발생기(34), 제1소호각 합성기(36), 코사인 연산기(38)는 단상 지락 사고시의 선간 전압의 위상 변위에 따른 소호각의 지령값이나, 3상 지락 사고시의 소호각의 지령값을 발생하는 것으로서, 소호각 발생부로 통칭할 수 있다.
상기 제2소호각 합성기(42)는 상기 코사인 연산기(38)를 통해 코사인 연산 처리된 소호각의 지령값을 임피던스 발생기(40)로부터의 임피던스 전류와, 상기 제산기(24)로부터의 합성전압을 각각 합성하여 출력한다.
상기 역코사인(COS-1)연산기(44)는 상기 제2소호각 합성기(42)를 통해 합성된 소호각의 지령값을 역코사인 연산하여 출력한다.
상기 신규 소호각 발생기(46)는 상기 역코사인 연산기(44)를 통해 역코사인 연산된 소호각의 지령값을 새롭게 수정된 신규 소호각으로서 발생하여 HVDC 시스템의 인버터 제어기 또는 정류기 제어기에 제공한다.
여기서, 상기 임피던스 발생기(40)와, 제2소호각 발생기(42), 역코사인 연산기(44), 신규 소호각 발생기(46)는 새롭게 수정된 소호각의 지령값을 발생하는 것으로서, 수정 소호각 발생부로 통칭할 수 있다.
도 6은 본 발명의 일실시예에 따른 HVDC 시스템의 정류실패 방지를 위한 소호각 제어 장치가 HVDC 시스템의 인버터 제어기에 적용된 일예를 나타낸 도면이다.
도 6에 도시된 바와 같이, HVDC 시스템의 정류기(100)를 제어하는 정류기 제어기(130)와, 인버터(200)를 제어하는 인버터 제어기(230) 중에서, 본 발명의 일실시예에서는 상기 신규 소호각 발생기(46)로부터 발생되는 새롭게 수정된 신규 소호각의 지령값이 상기 인버터 제어기(230)에 적용되는 것을 일예로 하고 있다.
한편, 본 발명은 상기 인버터 제어기(230)에만 적용되는 것으로 한정되지 않고, 상기 정류기 제어기(130)에도 동일하게 적용될 수 있다.
도 7a 및 도 7b는 본 발명의 일실시예에 따른 HVDC 시스템의 정류실패 방지를 위한 소호각 제어 장치가 적용됨에 의해 HVDC 시스템의 3상 지락 고장 시뮬레이션이 이루어진 상태를 종래와 비교하여 나타낸 도면이다.
본 발명에 따른 소호각 제어 장치는 PSCAD 시뮬레이션 프로그램을 사용하여 모델링 시뮬레이션을 실시하였는데, HVDC 시스템이 연계된 AC 계통에서 3상 지락 고장이 발생한 경우를 시뮬레이션 하였으며, 도 7a에 도시된 결과는 종래의 소호각 제어기를 시뮬레이션한 결과를 나타내었다.
도 7a에 따르면, t=2[s]에서 3상 지락 고장이 0.05[s] 동안 발생함에 따라 DC 전압이 0으로 감소하며, 고장이 해소된 후에도 소호각 제어의 불안정성에 의해 정류실패가 발생하여 DC 전압이 1[p.u.]의 값으로 바로 회복하지 못하고, 크게 감소한 후 회복하는 것을 알 수 있다.
그 반면에, 본 발명이 적용된 도 7b에 따르면, t=2[s]에서 3상 지락 고장이 0.05[s] 동안 발생함에 따라 DC 전압이 0으로 감소하는 것은 동일하지만, 고장이 해소된 후에는 소호각 제어기가 동작하여 DC 전압 및 DC 전류가 안정적으로 회복되는 것을 확인할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 하여 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술이 속하는 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 기술적 보호범위는 아래의 특허청구범위에 의해서 정하여져야 할 것이다.
10:벡터 합성기 12:전압 변환기
14,16:신호 변환기 18:최대값 선택기
20:기준전압 발생기 22:신호 합성기
24:제산기 26:임피던스 발생기
28:기준전류 발생기 30:승산기
32:지령값 변환기 34:최소 소호각 발생기
36,42:소호각 합성기 38:코사인 연산기
44:역코사인 연산기 46:신규 소호각 발생기

Claims (9)

  1. AC 3상 전압의 단상 지락 사고 발생에 따라 변동되는 전압을 검출하는 단상 지락 전압 검출부;
    AC 3상 전압의 3상 지락 사고 발생에 따라 변동되는 전압을 검출하는 3상 지락 전압 검출부;
    AC 계통에 대한 전류 변화량을 검출하는 전류 변화량 검출부;
    단상 지락 사고 또는 3상 지락 사고에 따라 상기 단상 지락 전압 검출부로부터의 검출 전압 또는 상기 3상 지락 전압 검출부로부터의 검출 전압을 선택하고, 상기 선택된 검출 전압과 상기 전류 변화량 검출부에서 검출된 전류 변화량을 연산하여 출력하는 최대값 발생부;
    단상 지락 사고 또는 3상 지락 사고에 따라 상기 단상 지락 전압 검출부 또는 상기 3상 지락 전압 검출부의 검출 전압을 근거로 소호각의 지령값을 변환하여 출력하는 소호각 발생부; 및
    상기 최대값 발생부로부터의 출력값과, 상기 소호각 발생부로부터의 소호각 지령값을 연산하여 새롭게 수정된 소호각을 출력하는 수정 소호각 출력부를 포함하는 것을 특징으로 하는 HVDC 시스템의 정류실패 방지를 위한 소호각 제어 장치.
  2. 제 1 항에 있어서,
    상기 단상 지락 전압 검출부는, 단상 지락으로 인한 상 불평형에 의해 변화되는 AC 3상 전압을 벡터적으로 합성하는 벡터 합성기,
    상기 벡터 합성기를 통한 벡터적 합성 전압에서 단상 사고 또는 상 불평형에 따라 나타나는 최대값을 검출하는 제1신호 변환기를 포함하는 것을 특징으로 하는 HVDC 시스템의 정류실패 방지를 위한 소호각 제어 장치.
  3. 제 2 항에 있어서,
    상기 제1신호 변환기는, 상기 벡터적 합성 전압을 절대값으로 변환하는 절대값 변환기,
    상기 절대값으로 변환된 합성 전압에서 최대값을 검출하는 최대값 검출기 및,
    상기 검출된 최대값 전압의 신호를 안정화시켜서 출력하는 신호 안정화기를 포함하는 것을 특징으로 하는 HVDC 시스템의 정류실패 방지를 위한 소호각 제어 장치.
  4. 제 1 항에 있어서,
    상기 3상 지락 전압 검출부는, 3상 지락에 의한 AC 전압의 감소를 구하기 위해, 3상 전압을 2상의 d-q축 전압으로 변환하는 전압 변환기,
    상기 전압 변환기를 통한 2상의 d-q전압에서 3상 지락시에 나타나는 실효값을 검출하는 제2신호 변환기를 포함하는 것을 특징으로 하는 HVDC 시스템의 정류실패 방지를 위한 소호각 제어 장치.
  5. 제 4 항에 있어서,
    상기 제2신호 변환기는, 상기 2상의 d-q 전압을 절대값으로 변환하는 절대값 변환기와,
    상기 절대값의 d-q 전압과 절대값으로 변환되지 않은 2상의 d-q 전압을 각각 합성하는 합성기,
    상기 합성기를 통한 d-q 전압에서 최대값을 검출하여 3상 지락에 따라 나타나는 전압값을 검출하는 최대값 검출기 및,
    상기 검출된 최대값의 d-q 전압의 신호를 안정화시켜서 출력하는 신호 안정화기를 포함하는 것을 특징으로 하는 HVDC 시스템의 정류실패 방지를 위한 소호각 제어 장치.
  6. 제 1 항에 있어서,
    상기 전류 변화량 검출부는, AC 계통의 임피던스 전류를 발생하는 임피던스 발생기와,
    상기 임피던스 발생기로부터의 임피던스 전류와 기준전류 발생기로부터의 기준전류를 승산하는 승산기를 포함하는 것을 특징으로 하는 HVDC 시스템의 정류실패 방지를 위한 소호각 제어 장치.
  7. 제 1 항에 있어서,
    상기 최대값 발생부는, AC 3상 전압의 단상 지락 또는 3상 지락의 정류실패 상태에 따라, 상기 단상 지락 전압 검출부로부터의 전압 신호와, 상기 3상 지락 전압 검출부로부터의 전압 신호 중에서 신호값이 큰 전압을 선택하여 출력하는 최대값 선택기,
    상기 최대값 선택기에서 선택된 전압을 기준전압 발생기에서 발생되는 "1[p.u]"의 기준전압과 합성하여 출력하는 신호 합성기 및,
    상기 전류 변화량 검출부로부터의 출력 전류와, 상기 신호 합성기로부터의 합성 전압을 제산 처리하는 제산기를 포함하는 것을 특징으로 하는 HVDC 시스템의 정류실패 방지를 위한 소호각 제어 장치.
  8. 제 1 항에 있어서,
    상기 소호각 발생부는, 상기 단상 지락 전압 검출부로부터의 검출 전압과, 상기 3상 지락 전압 검출부로부터의 검출 전압의 각 계통 전압에 따라 소호각의 지령값을 변환하여 출력하는 지령값 변환기,
    상기 지령값 변환기를 통해 변환되어 출력되는 소호각의 지령값을 최소 소호각과 합성하는 소호각 합성기 및,
    상기 소호각 합성기를 통한 소호각의 지령값을 코사인 연산하는 코사인(COS) 연산기를 포함하는 것을 특징으로 하는 HVDC 시스템의 정류실패 방지를 위한 소호각 제어 장치.
  9. 제 8 항에 있어서,
    상기 지령값 변환기는, √3/2의 소호각을 발생하는 √3/2 소호각 발생기,
    1/2의 소호각을 발생하는 1/2 소호각 발생기,
    1의 소호각을 상기 단상 지락 전압 검출부로부터 출력되는 검출전압과 합성하는 제1합성기,
    상기 합성기로부터의 출력값을 1의 소호각에 대해 제산 처리하는 제1제산기,
    상기 제산기로부터의 제산 출력값을 상기 1/2 소호각 발생기의 1/2의 소호각과 합성하는 제2합성기,
    상기 제2합성기로부터의 출력값을 상기 √3/2 소호각 발생기의 √3/2의 소호각에 대해 제산 처리하는 제2제산기,
    상기 제2제산기를 통해 제산 처리된 출력값을 역탄젠트 연산하는 역탄젠트(tan-1) 연산기,
    상기 역탄젠트 연산기를 통한 출력 소호각 값을 30°의 소호각과 합성하는 제3합성기 및,
    상기 단상 지락 전압 검출부로부터의 검출전압과, 상기 3상 지락 전압 검출부로부터의 검출전압을 각각 입력고, 단상 지락 또는 3상 지락 상태에 따라 상기 제3합성기로부터 출력되는 소호각의 지령값을 선택적으로 출력하는 대체 논리부(Alternative Logic)를 포함하는 것을 특징으로 하는 HVDC 시스템의 정류실패 방지를 위한 소호각 제어 장치.
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