KR101980469B1 - 트리거 및 발진 시스템 - Google Patents

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Abstract

본 발명의 일 실시예는 제1 전압 입력단; 바이어스 전압 입력단; 트리거와 연결된 외부 장치의 제1 부재에 대한 스케일링 비율이 N가 되도록 구성되는 제1 바이어스 트랜지스터; 트리거와 연결된 외부 장치의 제2 부재에 대한 스케일링 비율이 N가 되도록 구성되는 비교 트랜지스터; 제1 전환 트랜지스터 및 제2 전환 트랜지스터; 이의 제어단이 제1 전압 입력단과 연결되고, 이의 제2단이 제2 전환 트랜지스터의 제2단과 연결되며, 이의 제1단이 비교 트랜지스터의 제1단과 연결되고 비교 트랜지스터에 대한 확대 비율이 M이 되도록 구성되는 분류 트랜지스터; 제1 전환 트랜지스터의 제2단, 제2 전환 트랜지스터의 제어단 및 비교 트랜지스터의 제2단과 각각 연결되는 전압 출력단을 포함하는 트리거 및 발진 시스템을 제시한다. 본 발명의 트리거는 소비전력이 낮고 간섭이 적으며 히스테리시스 특성을 조절 가능하고 듀티 값이 보정되고 공법에 둔감한 이점을 갖는다.

Description

트리거 및 발진 시스템
본 특허출원은 반도체 기술분야에 관한 것으로, 특히 트리거(trigger) 및 발진 시스템에 관한 것이다.
전통적인 슈미트(Schmidt) 트리거는 플립(flip) 중간 상태에서 매우 큰 피크전류를 발생시키는 바, 이러한 특성으로 인하여 트리거의 평균 소비전력이 증가하게 된다. 또한, 피크전류의 영향으로 인하여 LDO(Low Dropout Regulator, 저전압 강하 레귤레이터) 출력에 점프가 발생됨으로써 기타 회로모듈에 영향을 주게 된다.
크리스탈 발진기를 적용하는 과정에서, 발진기의 잡음 여유폭 증가를 위하여 흔히 발진기의 출력에 슈미트 트리거를 증가시키는 방법을 사용한다. 하지만 발진기는 흔히 근사한 비-풀 스윙(non-full swing) 사인파를 출력시키므로 전통적인 트리거 소비전력이 매우 커지게 된다. 또한 전통적인 슈미트 트리거의 포지티브 피드백(positive feedback)이 비교적 강하므로, 히스테리시스(hysteresis) 구간이 매우 커지게 된다. 발진기의 진폭이 지나치게 작은 경우 클럭(clock)이 출력되지 않게 된다. 또한 전통적인 슈미트 트리거의 상향, 하향 임계값 전압이 공법에 따라 현저하게 변화되고 이의 플립 미드 포인트(mid point)가 약 2분의 1의 전원전압에 해당된다. 그 결과, 클럭의 듀티(duty) 값을 제어하기 어렵게 된다. 게다가, 크리스탈 발진기의 발진이 안정된 후, 발진기 입력단(input terminal)의 미드 포인트 전압이 하강되어 출력 클럭의 듀티 값을 더욱 악화시키게 된다.
본 발명의 일부 실시예는 일정한 정도에서 상기 관련 기술 중의 기술적 과제 중 적어도 하나를 해결하는 것을 목적으로 한다.
이를 위해, 본 발명의 일부 실시예는 소비전력이 낮고, 간섭이 적으며, 히스테리시스 특성을 조절 가능하고, 듀티 값이 보정되며, 공법에 둔감한 이점을 갖는 트리거를 제시하는 것을 일 목적으로 한다.
본 발명 일부 실시예는 발진 시스템을 제시하는 것을 다른 한 목적으로 한다.
상기 목적을 이루기 위하여 본 발명의 일 실시예는 제1 전압 입력단; 바이어스(bias) 전압 입력단; 제1단, 제2단, 및 상기 바이어스 전압 입력단과 연결된 제어단을 포함하고, 트리거와 연결된 외부 장치의 제1 부재에 대한 스케일링(scaling) 비율이 N가 되도록 구성되되, 상기 N은 0보다 큰 제1 바이어스 트랜지스터; 제1단, 제2단, 및 상기 제1 전압 입력단과 연결된 제어단을 포함하고, 트리거와 연결된 상기 외부 장치의 제2 부재에 대한 스케일링 비율이 상기 N가 되도록 구성되는 비교 트랜지스터; 제1단, 제2단 및 제어단을 각각 포함하고, 제1 전환 트랜지스터(switching transistor)의 제어단은 상기 제1 전압 입력단과 연결되고, 제1 전환 트랜지스터의 제1단은 상기 제1 바이어스 트랜지스터의 제2단과 연결되며, 제2 전환 트랜지스터의 제1단은 상기 제1 바이어스 트랜지스터의 제2단과 연결되는 제1 전환 트랜지스터 및 제2 전환 트랜지스터; 상기 비교 트랜지스터의 제1단과 연결되는 제1단, 상기 제2 전환 트랜지스터의 제2단과 연결되는 제2단, 및 상기 제1 전압 입력단과 연결되는 제어단을 포함하고, 상기 비교 트랜지스터에 대한 확대 비율이 M이 되도록 구성되되, M은 0보다 큰 분류 트랜지스터; 및 상기 제1 전환 트랜지스터의 제2단, 상기 제2 전환 트랜지스터의 제어단 및 상기 비교 트랜지스터의 제2단과 각각 연결되는 전압 출력단을 포함하는 트리거를 제시한다.
본 발명의 일 실시예의 트리거에 의하면, 이의 바이어스 트랜지스터, 비교 트랜지스터는 발진기의 제1 MOS 트랜지스터(바이어스 트랜지스터), 제2 MOS 트랜지스터에 대해 각각 등비율의 스케일링을 실시하여 플립 미드 포인트 전압을 확정한 후, 다시 분류 트랜지스터 및 비교 트랜지스터의 비율을 설정하여 트리거의 히스테리시스 특성 및 발진기 출력 클럭의 듀티 값을 조절하며 최종적으로 높은 잡음 여유폭을 획득하고 듀티 값이 50%에 근접된 클럭을 출력한다. 따라서, 트리거의 소비전력을 감소시키고, 기타 모듈에 대한 피크전류의 간섭을 제거하며 히스테리시스 구간에 대한 제어가 용이하다. 특히 커런트 미러(current mirror)구조인 크리스탈 발진기의 듀티 값에 대해 매우 우수한 보정효과를 갖는다. 즉, 소비전력이 낮고, 간섭이 적으며, 히스테리시스 특성을 조절 가능하고, 듀티 값이 보정되고, 공법에 둔감한 이점을 갖는다.
이 밖에, 본 발명의 상기 실시예에 따른 트리거는 또한 하기와 같은 부가적 기술특징을 더 구비할 수 있다.
일부 예시에 있어서, 상기 외부 장치는 크리스탈 발진기이고, 상기 제1 부재는 상기 크리스탈 발진기의 제1 MOS 트랜지스터이며, 상기 제2 부재는 상기 크리스탈 발진기의 제2 MOS 트랜지스터이다.
일부 예시에 있어서, 상기 외부 장치는 상기 크리스탈 발진기의 바이어스 전압 발생 회로이고, 상기 제1 바이어스 부재는 상기 바이어스 전압 발생 회로의 전류 바이어스 트랜지스터이며, 상기 제2 부재는 상기 바이어스 전압 발생 회로의 전압 바이어스 트랜지스터이다.
일부 예시에 있어서, 상기 제1 바이어스 트랜지스터, 상기 제1 전환 트랜지스터 및 상기 제2 전환 트랜지스터는 모두 n채널 MOS 트랜지스터이다.
일부 예시에 있어서, 상기 비교 트랜지스터 및 상기 분류 트랜지스터는 모두 p채널 MOS 트랜지스터이다.
본 발명 중 제2 발명의 실시예에서는 발진기 및 트리거를 포함하되, 상기 트리거의 제1 전압 입력단은 상기 발진기의 전압 입력단과 연결되는 발진 시스템을 제시한다.
본 발명의 일 실시예의 발진 시스템에 의하면, 트리거의 바이어스 트랜지스터, 비교 트랜지스터는 발진기의 제1 MOS 트랜지스터(바이어스 트랜지스터), 제2 MOS 트랜지스터에 대해 각각 등비율의 스케일링을 실시하여 플립 미드 포인트 전압을 확정한 후, 다시 분류 트랜지스터 및 비교 트랜지스터의 비율을 설정하여 트리거의 히스테리시스 특성 및 발진기 출력 클럭의 듀티 값을 조절하며 최종적으로 높은 잡음 여유폭을 획득하고 듀티 값이 50%에 근접된 클럭을 출력한다. 따라서, 트리거의 소비전력을 감소시키고, 기타 모듈에 대한 피크전류의 간섭을 제거하며 히스테리시스 구간에 대한 제어가 용이하다. 특히 커런트 미러 구조인 크리스탈 발진기의 듀티 값에 대해 매우 우수한 보정효과를 갖는다. 즉, 소비전력이 낮고, 간섭이 적으며, 히스테리시스 특성을 조절 가능하고, 듀티 값이 보정되고, 공법에 둔감한 이점을 갖는다.
이 밖에, 본 발명의 상기 실시예에 따른 발진 시스템 또한 하기와 같은 부가적 기술특징을 더 구비할 수 있다.
일부 예시에 있어서, 상기 발진기의 전압 입력단의 전압이 로우 레벨 신호인 경우, 상기 제1 전환 트랜지스터가 브레이크 오버되고, 상기 비교 트랜지스터가 오프되며, 상기 트리거가 하이 레벨 신호를 출력하고, 상기 제2 전환 트랜지스터가 오프되며; 상기 발진기의 전압 입력단의 전압이 제1 전압까지 상승되는 경우, 상기 트리거가 로우 레벨 신호를 출력하고, 상기 제2 전환 트랜지스터가 브레이크 오버되며, 상기 분류 트랜지스터가 상기 비교 트랜지스터에 대해 분류를 진행하고; 상기 발진기의 전압 입력단의 전압이 제2 전압까지 상승되는 경우, 상기 제1 전환 트랜지스터가 오프되고, 상기 분류 트랜지스터가 상기 제1 바이어스 트랜지스터에 대해 분류를 진행하되, 상기 제2 전압은 상기 제1 전압보다 크고; 상기 발진기의 전압 입력단의 전압이 상기 제2 전압으로부터 점차 감소하는 경우, 상기 제1 전환 트랜지스터가 브레이크 오버되고 상기 비교 트랜지스터의 반전 전압(turnover voltage)이 감소되도록 상기 분류 트랜지스터가 상기 비교 트랜지스터에 대해 분류를 진행한다.
일부 예시에 있어서, 일단이 상기 발진기의 전압 입력단과 연결되고 타단이 상기 발진기의 전압 출력단 및 상기 발진기의 제2 MOS 트랜지스터 드레인 전극(drain electrode)과 각각 연결되는 피드백(feedback) 저항을 더 포함한다.
일부 예시에 있어서, 상기 발진 시스템은 크리스탈 발진 시스템이고, 상기 발진기는 크리스탈 발진기이다.
일부 예시에 있어서, 상기 크리스탈 발진기는 이중 입력단 크리스탈 발진기 또는 단일 입력단 크리스탈 발진기이다.
일부 예시에 있어서, 상기 단일 핀(pin) 크리스탈 발진기는 바이어스 전압 발생 회로를 포함한다.
일부 예시에 있어서, 상기 바이어스 전압 발생 회로는 전압 바이어스 트랜지스터 및 전류 바이어스 트랜지스터를 포함하고, 상기 전압 바이어스 트랜지스터 및 전류 바이어스 트랜지스터는 제어단, 제1단 및 제2단을 각각 포함하되, 상기 전압 바이어스 트랜지스터의 제어단은 상기 전류 바이어스 트랜지스터의 제2단과 연결되고 피드백 저항을 통해 상기 단일 입력단 크리스탈 발진기의 전압 입력단과 연결되며, 상기 전압 바이어스 트랜지스터의 제1단은 상기 단일 입력단 크리스탈 발진기의 제2 MOS 트랜지스터의 드레인 전극 및 상기 트리거의 비교 트랜지스터의 제2단과 각각 연결되고, 상기 전류 바이어스 트랜지스터의 제어단은 상기 단일 입력단 크리스탈 발진기의 제1 MOS 트랜지스터의 게이트 전극(grid electrode) 및 상기 트리거의 제1 바이어스 트랜지스터의 제어단과 각각 연결되고, 상기 전류 바이어스 트랜지스터의 제1단은 상기 단일 입력단 크리스탈 제1 MOS 트랜지스터의 소스 전극(source electrode) 및 상기 트리거의 제1 바이어스 트랜지스터의 제1단과 각각 연결되며, 상기 전류 바이어스 트랜지스터의 제2단은 상기 전압 바이어스 트랜지스터의 제2단과 연결되고 상기 피드백 저항을 통해 상기 단일 입력단 크리스탈 발진기의 전압 입력단과 연결되되, 상기 트리거의 비교 트랜지스터는 상기 전압 바이어스 트랜지스터에 대한 스케일링 비율이 N1이 되도록 구성되되, N1은 0보다 크고, 상기 트리거의 바이어스 트랜지스터는 상기 전류 바이어스 트랜지스터에 대한 스케일링 비율이 N2가 되도록 구성되되, N2는 0보다 크고 상기 N1은 N2보다 크다.
일부 예시에 있어서, 상기 크리스탈 발진기는, 일단이 상기 크리스탈 발진기의 전압 입력단 및 상기 크리스탈 발진기의 제2 MOS 트랜지스터의 게이트 전극과 각각 연결되고, 타단이 상기 크리스탈 제1 MOS 트랜지스터의 게이트 전극과 연결되어, 크리스탈 발진기의 발진 후의 진폭을 검출 및 조정하기 위한 진폭 검출 및 조정 회로를 포함한다.
일부 예시에 있어서, 상기 크리스탈 발진기의 전압 입력단에 진폭이 발생하지 않는 경우, 상기 진폭 검출 및 조정 회로는 고정된 직류 전압을 출력하여, 상기 직류 전압에 의해 상기 크리스탈 제1 MOS 트랜지스터의 게이트 전극 및 상기 트리거의 제1 바이어스 트랜지스터의 제어단에 각각 바이어스 전압이 제공되도록 하고; 상기 크리스탈 발진기의 전압 입력단 진폭이 점차적으로 상승될 경우, 상기 진폭 검출 및 조정 회로에서 출력되는 상기 직류 전압도 이에 따라 상승된다.
본 발명의 부가양태 및 이점 중 일부분은 하기의 설명부분에서 설명하고 일부분은 하기의 설명을 통하여 명확해지거나 본 발명의 실행을 통하여 이해될 것이다.
본 발명의 상기 및/또는 부가 양태 및 이점들은 하기의 첨부도면을 결부시켜 설명한 실시예를 통하여 더욱 명확해지며 용이하게 이해될 것이며, 여기서:
도 1은 본 발명의 일 실시예에 따른 트리거의 회로 개략도;
도 2는 본 발명의 일 실시예에 따른 듀얼핀 크리스탈 발진기를 적용한 발진 시스템의 회로 개략도;
도 3은 본 발명의 일 실시예에 따른 단일 핀 크리스탈 발진기를 적용한 발진 시스템의 회로 개략도;
도 4는 본 발명의 일 실시예에 따른 진폭 검출 회로를 구비한 듀얼핀 크리스탈 발진기를 적용한 발진 시스템의 회로 개략도; 및
도 5는 본 발명의 일 실시예에 따른 오픈 루프(open loop) 비교기 구조를 적용한 발진 시스템의 회로 개략도.
이하, 본 발명의 실시예를 상세히 설명한다. 첨부도면에 상기 실시예의 예시를 도시하였는 바, 여기서 처음부터 끝까지 동일하거나 유사한 도면부호는 동일하거나 유사한 소자 또는 동일하거나 유사한 기능을 갖는 소자를 나타낸다. 이하에서 첨부도면을 참조하여 설명한 실시예는 예시적인 것인 바, 본 발명을 해석하기 위한 것일 뿐 본 발명에 대한 한정으로 이해해서는 안 된다.
이하, 첨부도면과 결부시켜 본 발명의 일 실시예에 따른 트리거 및 발진 시스템에 대해 설명한다.
도 1은 본 발명의 일 실시예에 따른 트리거의 회로 개략도이다. 도 1에 도시된 바와 같이, 상기 트리거는 제1 전압 입력단, 바이어스 전압 입력단, 제1 바이어스 트랜지스터, 비교 트랜지스터, 제1 전환 트랜지스터, 제2 전환 트랜지스터, 분류 트랜지스터 및 전압 출력단을 포함한다.
여기서, 제1 바이어스 트랜지스터는 제1단 (예를 들면 MOS 트랜지스터의 소스 전극), 제2단 (예를 들면 MOS 트랜지스터의 드레인 전극) 및 제어단(예를 들면 MOS 트랜지스터의 게이트 전극)을 포함하고, 제1 바이어스 트랜지스터의 제어단은 바이어스 전압 입력단과 연결되며, 제1 바이어스 트랜지스터는 트리거와 연결된 외부 장치의 제1 부재에 대한 스케일링 비율이 0보다 큰 N가 되도록 구비되고; 비교 트랜지스터는 제1단, 제2단 및 제어단을 포함하고, 비교 트랜지스터의 제어단은 제1 전압 입력단과 연결되며, 비교 트랜지스터는 트리거와 연결된 외부 장치의 제2 부재에 대한 스케일링 비율이 N가 되도록 구비되고; 제1 전환 트랜지스터 및 제2 전환 트랜지스터는 제1단, 제2단 및 제어단을 각각 포함하되, 여기서, 제1 전환 트랜지스터의 제어단은 제1 전압 입력단과 연결되고, 제1 전환 트랜지스터의 제1단은 제1 바이어스 트랜지스터의 제2단과 연결되며, 제2 전환 트랜지스터의 제1단은 제1 바이어스 트랜지스터의 제2단과 연결되고; 분류 트랜지스터는 제1단, 제2단 및 제어단을 포함하고, 분류 트랜지스터의 제어단은 제1 전압 입력단과 연결되며, 분류 트랜지스터의 제2단은 제2 전환 트랜지스터의 제2단과 연결되고, 분류 트랜지스터의 제1단은 비교 트랜지스터의 제1단과 연결되며, 분류 트랜지스터는 비교 트랜지스터에 대한 확대 비율이 0보다 큰 M이 되도록 구비되고; 전압 출력단은 제1 전환 트랜지스터의 제2단, 제2 전환 트랜지스터의 제어단 및 비교 트랜지스터의 제2단과 각각 연결된다.
여기서, 본 발명의 일 실시예에 있어서, 예를 들어 외부 장치는 크리스탈 발진기이고, 제1 부재는 상기 크리스탈 발진기의 제1 MOS 트랜지스터이며, 제2 부재는 크리스탈 발진기의 제2 MOS 트랜지스터이다. 예를 들면, 도 1에 도시된 바와 같이, 즉 제1 MOS 트랜지스터는 도 1 중의 M2에 해당되고, 제2 MOS 트랜지스터는 도 1 중의 M1에 해당된다. 이에 기반하여 도 1을 결부하면, 제1 바이어스 트랜지스터는 도 1에 도시된 제1 MOS 트랜지스터(M2)(예를 들면 바이어스 트랜지스터) 대비 스케일링 비율이 N이 되도록 구비되고, 트리거의 비교 트랜지스터는 도 1에 도시된 크리스탈 발진기의 제2 MOS 트랜지스터(M1) 대비 게이트 전극과 드레인 전극 사이의 등가저항의 스케일링 비율이 N이 되도록 구비된다. 아울러, 본 발명의 다른 실시예에 있어서, 제1 부재는 상기 크리스탈 발진기의 바이어스 전압 발생 회로의 전류 바이어스 트랜지스터일 수도 있고, 예를 들어 제2 부재는 바이어스 전압 발생 회로의 전압 바이어스 트랜지스터일 수 있다.
본 발명의 일 실시예의 트리거에 의하면, 이의 바이어스 트랜지스터, 비교 트랜지스터는 제1 MOS 트랜지스터, 다이너트론(dynatron)에 대해 각각 등비율의 스케일링을 실시하여 플립 미드 포인트 전압을 확정한 후, 다시 분류 트랜지스터 및 비교 트랜지스터의 비율을 설정하여 트리거의 히스테리시스 특성 및 발진기 출력 클럭의 듀티 값을 조절하며 최종적으로 높은 잡음 여유폭을 획득하고 듀티 값이 50%에 근접된 클럭을 출력한다. 따라서, 트리거의 소비전력을 감소시키고, 기타 모듈에 대한 피크전류의 간섭을 제거하며 히스테리시스 구간에 대한 제어가 용이하다. 특히 커런트 미러(current mirror) 구조인 크리스탈 발진기의 듀티 값에 대해 매우 우수한 보정효과를 갖는다. 즉, 소비전력이 낮고, 간섭이 적으며, 히스테리시스 특성을 조절 가능하고, 듀티 값이 보정되고, 공법에 둔감한 이점을 갖는다.
구체적으로, 도 1에 도시된 예시에 있어서, 예를 들면, 트리거는 슈미트 트리거이고, 상기 슈미트 트리거는 하나의 크리스탈 발진기와 연결되는 바, 즉 슈미트 트리거와 연결된 외부 장치의 제1 부재는 크리스탈 제1 MOS 트랜지스터(M2)이고, 제2 부재는 크리스탈 발진기의 제2 MOS 트랜지스터(M1)이다. 여기서, 도 1을 결부하면, 상기 슈미트 트리거는 제1 전압 입력단(1), 바이어스 전압 입력단(2), 제1 바이어스 트랜지스터(M5), 비교 트랜지스터(M3), 제1 전환 트랜지스터(M4), 제2 전환 트랜지스터(M6), 분류 트랜지스터(M7) 및 전압 출력단(V0)을 포함한다.
제1 바이어스 트랜지스터(M5)의 제어단은 바이어스 전압 입력단(2)과 연결되고, 제1 바이어스 트랜지스터(M5)는 상기 슈미트 트리거와 연결된 크리스탈 제1 MOS 트랜지스터(M2)에 대한 스케일링 비율이 N가 되도록 구비되되, N은 0보다 큰 소수 또는 정수이다. 비교 트랜지스터(M3)는 제1단, 제2단 및 제어단을 포함하고, 이의 제어단(예를 들면 게이트 전극)은 제1 전압 입력단(1)과 연결되고, 비교 트랜지스터(M3)는 상기 슈미트 트리거와 연결된 크리스탈 발진기의 제1 MOS 트랜지스터, 제2 MOS 트랜지스터(M1)에 대한 스케일링 비율이 N가 되도록 구비되며, 여기서, N은 0보다 큰 소수 또는 정수이다.
구체적으로, 도 1을 결부하면, 크리스탈 제1 MOS 트랜지스터(M2)는 전압(VB)을 통해 하나의 전류를 발생하고 피드백 저항(RF)을 통해 크리스탈 발진기의 제2 MOS 트랜지스터(M1)에 대해 바이어스를 실시한다. 이때, 크리스탈 발진기 입력단의 전압(VXI)과 출력단 전압(VXO)의 직류 전압은 일치한 바, 상기 전압 역시 크리스탈 발진기의 반전 전압이다.
다른 한편, 상기 예시에 있어서, 슈미트 트리거의 제1 바이어스 트랜지스터(M5)와 비교 트랜지스터(M3)는 각각 크리스탈 제1 MOS 트랜지스터(M2) 및 제2 MOS 트랜지스터(M1)에 대비하여 N배 스케일링된다. 따라서 슈미트 트리거의 반전 전압과 크리스탈 발진기의 반전 전압은 일치하며 또한 공법과 무관하다. 즉 공법에 민감하지 못하다. 동시에 제1 바이어스 트랜지스터(M5)와 비교 트랜지스터(M3)는 크리스탈 제1 MOS 트랜지스터(M2)와 제2 MOS 트랜지스터(M1)에 대해 각각 N배 스케일링된다. 즉 슈미트 트리거의 소비전력이 N배 감소되어 슈미트 트리거의 소비전력을 제어 가능하도록 하며 또한 극히 낮도록 한다.
제1 전환 트랜지스터(M4)와 제2 전환 트랜지스터(M6)는 각각 제1단, 제2단 및 제어단을 포함하고, 제1 전환 트랜지스터(M4)의 제어단은 제1 전압 입력단(1)과 연결되며, 제1 전환 트랜지스터(M4)의 제1단은 제1 바이어스 트랜지스터(M5)의 제2단과 연결되고, 제2 전환 트랜지스터(M6)의 제1단은 제1 바이어스 트랜지스터(M5)의 제2단과 연결된다. 일부 예시에 있어서, 제1 바이어스 트랜지스터(M5), 제1 전환 트랜지스터(M4) 및 제2 전환 트랜지스터(M6)는 모두 n채널 MOS 트랜지스터이고, 제1단은 MOS 트랜지스터의 소스 전극이며, 제2단은 MOS 트랜지스터의 드레인 전극이고, 제어단은 MOS 트랜지스터의 게이트 전극이다.
분류 트랜지스터(M7)는 제1단, 제2단 및 제어단을 포함하고, 상기 분류 트랜지스터의 제어단, 분류 트랜지스터(M7)의 제어단은 제1 전압 입력단(1)과 연결되며, 분류 트랜지스터(M7)의 제2단은 제2 전환 트랜지스터(M6)의 제2단과 연결되고, 분류 트랜지스터(M7)의 제1단은 비교 트랜지스터(M3)의 제1단과 연결되며, 분류 트랜지스터(M7)는 비교 트랜지스터(M3)에 대한 확대 비율이 M이 되도록 구성되되, M은 0보다 큰 소수 또는 정수이다. 여기서, 일부 예시에 있어서, 비교 트랜지스터(M3)와 분류 트랜지스터(M7)는 모두 p채널 MOS 트랜지스터이고, 제1단 은 MOS 트랜지스터의 소스 전극이며, 제2단은 MOS 트랜지스터의 드레인 전극이고, 제어단은 MOS 트랜지스터의 게이트 전극이다.
전압 출력단(V0)은 제1 전환 트랜지스터(M4)의 제2단, 제2 전환 트랜지스터(M6)의 제어단 및 비교 트랜지스터(M3)의 제2단과 각각 연결된다.
이하, 이해에 편리하도록 도 1을 결부하여 상기 슈미트 트리거의 구체적인 회로 원리에 대해 설명한다. 도 1을 결부하면, 초기 시각의 크리스탈 발진기의 입력단의 전압(VXI)이 로우 레벨(low level)이라고 가정할 경우, 제1 전환 트랜지스터(M4)가 브레이크 오버되고, 비교 트랜지스터(M3)는 온되지 않는다. 이때, 슈미트 트리거의 전압 출력단(V0)은 1이고, 제2 전환 트랜지스터(M6)는 오프된다. 그 후, 크리스탈 발진기의 입력단의 전압(VXI)이 점차적으로 증가되고, 비교 트랜지스터(M3)는 점차적으로 아래로 전류를 펌핑시킨다. 반전 전압에 도달된 경우, 슈미트 트리거의 전압 출력단(V0)은 0이다. 이때, 제2 전환 트랜지스터(M6)가 브레이크 오버(brake over)되고, 분류기(M7)는 비교 트랜지스터(M3)를 경유하는 전류를 분류시킨다. 아울러, 크리스탈 발진기의 입력단의 전압(VXI)은 제1 전환 트랜지스터(M4)가 오프되고 제1 바이어스 트랜지스터(M5)의 전류가 전부 분류 트랜지스터(M7)를 경유할 때까지 계속 상승된다.
다음, 크리스탈 발진기의 입력단의 전압(VXI)이 점차 감소되고, 제1 전환 트랜지스터(M4)가 브레이크 오버된다. 분류기(M7)가 비교 트랜지스터(M3)의 전류를 분류시키므로 그 시각 비교 트랜지스터(M3)의 반전 전압이 감소된다. 즉 VXI가 크리스탈 발진기의 반전 전압 이하까지 감소되어야만 슈미트 트리거에 플립이 발생되므로 하향 히스테리시스 특성을 제공한다. 따라서, 분류 트랜지스터(M7)와 비교 트랜지스터(M3)의 비율을 조절하여(예를 들면 비교 트랜지스터(M3)에 대한 확대 비율이 M이 되도록 분류 트랜지스터(M7)를 구성) 히스테리시스 특성을 바로 조절할 수 있다. 슈미트 트리거가 플립된 후 전압 출력단(V0)은 0으로부터 1로 변화되고, 제2 전환 트랜지스터(M6)가 오프된 후, 크리스탈 발진기의 입력단의 전압(VXI)은 비교 트랜지스터(M3)가 온되지 않을 때까지 계속 감소되고, 제1 바이어스 트랜지스터(M5)가 선형 영역에 진입함으로써 슈미트 트리거의 전류 소비전력은 0으로 변화된다. 따라서 슈미트 트리거에는 이상적으로 반 주기에만 일정한 전류 소비전력이 존재하며 또한 피크전류는 발생되지 않는다. 따라서 상기 구조를 갖는 소비전력은 매우 작아서 기타 회로에 방해되지 않는다. 이 밖에, 슈미트 트리거의 출력 부하가 비교적 작으므로(M6 사이즈가 매우 작음) 슈미트 트리거의 출력연이 비교적 가파로와 다음 단계 버퍼의 소비전력을 감소시킴으로써 전체 소비전력이 감소된다.
이 밖에, 크리스탈 발진기의 발진이 안정된 후, 크리스탈 발진기 입력단의 전압(VXI)의 발진폭이 비교적 크므로 제2 MOS 트랜지스터(M1)는 높은 신호 상태에서 작업하게 된다. 만약 VXI의 미드 포인트 전압이 불변한다면, 비 선형으로 인해 제2 MOS 트랜지스터(M1)를 통해 흐르는 전류가 높아져 결국 VX0의 전압이 감소된다. 그러나 피드백 저항(RF)의 작용으로 VXI의 미드 포인트 전압이 감소되어 제2 MOS 트랜지스터(M1)의 평균전류가 바이어스 트랜지스터(M2)에서 제공된 바이어스 전류에 해당된다. 설명해야 할 점은, 본 발명 실시예의 슈미트 트리거의 히스테리시스 특성은 하향한다는 것이다. 따라서 상기 히스테리시스 구간은 마침 비 선형으로 인한 VXI 중간 전압이 감소된 문제를 보상함으로써 발진기 출력의 듀티 값을 보정한다.
종합하면, 본 발명의 일 실시예에 따른 슈미트 트리거, 이의 바이어스 트랜지스터, 비교 트랜지스터는 발진기의 제1 MOS 트랜지스터(예를 들면, 바이어스 트랜지스터), 제2 MOS 트랜지스터에 대해 각각 등비율의 스케일링을 실시하여 플립 미드 포인트 전압을 확정한 후. 다시 분류 트랜지스터 및 비교 트랜지스터의 비율을 설정하여 트리거의 히스테리시스 특성 및 발진기 출력 클럭의 듀티 값을 조절하며 최종적으로 높은 잡음 여유폭을 획득하고 듀티 값이 50%에 근접된 클럭을 출력한다. 따라서, 트리거의 소비전력을 감소시키고, 기타 모듈에 대한 피크전류의 간섭을 제거하며 히스테리시스 구간에 대한 제어가 용이하다. 특히 커런트 미러 구조인 크리스탈 발진기의 듀티 값에 대해 매우 우수한 보정효과를 갖는다. 즉, 소비전력이 낮고, 간섭이 적으며, 히스테리시스 특성을 조절 가능하고, 듀티 값이 보정되고, 공법에 둔감한 이점을 갖는다.
본 발명의 일 실시예는 발진 시스템을 더 제공한다.
구체적으로, 상기 크리스탈 발진 시스템은 발진기 및 트리거를 포함한다. 여기서, 예를 들면 상기 트리거는 본 발명의 상기 실시예에서 설명한 트리거이고, 상기 트리거의 제1 전압 입력단(1)은 발진기의 전압 입력단과 연결된다.
구체적으로, 예를 들면 상기 트리거는 본 발명의 상기 실시예에서 도 1과 결부시켜 설명한 슈미트 트리거이다. 도 1을 참조하면, 발진기의 전압 입력단의 전압(VXI)이 로우 레벨 신호인 경우, 제1 전환 트랜지스터(M4)가 브레이크 오버되고, 비교 트랜지스터(M3)가 오프되며, 슈미트 트리거가 하이 레벨 신호를 출력하고, 제2 전환 트랜지스터(M6)가 오프된다.
발진기의 전압 입력단의 전압(VXI)이 제1 전압까지 상승된 경우, 즉 입력단의 전압(VXI)이 점차적으로 높아지는 경우, 비교 트랜지스터(M3)가 점차적으로 아래로 전류를 펌핑하여 반전 전압에 도달시 슈미트 트리거가 로우 레벨 신호를 출력하고, 제2 전환 트랜지스터(M6)가 브레이크 오버되며, 분류 트랜지스터(M7)는 비교 트랜지스터(M3)를 분류시킨다.
발진기의 전압 입력단의 전압(VXI)이 제2 전압까지 상승된 경우, 즉 입력단의 전압(VXI)이 계속 상승되면 제1 전환 트랜지스터(M4)가 오프되고, 분류 트랜지스터(M7)가 제1 바이어스 트랜지스터(M5)를 분류시키되, 여기서, 제2 전압은 제1 전압에 비해 크다.
발진기의 전압 입력단의 전압(VXI)이 제2 전압으로부터 점차 감소될 경우, 제1 전환 트랜지스터(M4)가 브레이크 오버되고, 분류 트랜지스터(M7)는 비교 트랜지스터(M3)를 분류시켜 비교 트랜지스터(M3)의 반전 전압이 감소되도록 한다, 즉 VXI가 크리스탈 발진기의 반전 전압 이하까지 감소되어야만 슈미트 트리거에 플립이 발생되므로 하향 히스테리시스 특성을 제공한다. 따라서, 분류 트랜지스터(M7)와 비교 트랜지스터(M3)의 비율을 조절하여(예를 들면 비교 트랜지스터(M3)에 대한 확대 비율이 M이 되도록 분류 트랜지스터(M7)를 구성) 히스테리시스 특성을 바로 조절할 수 있다. 슈미트 트리거가 플립된 후의 전압 출력단(V0)은 0으로부터 1로 변화되고, 제2 전환 트랜지스터(M6)가 오프된 후, 크리스탈 발진기의 입력단의 전압(VXI)은 비교 트랜지스터(M3)가 온되지 않을 때까지 계속 감소되고, 제1 바이어스 트랜지스터(M5)가 선형 영역에 진입함으로써 슈미트 트리거의 전류 소비전력은 0으로 변화된다. 따라서 슈미트 트리거에는 이상적으로 반 주기에만 일정한 전류 소비전력이 존재하며 또한 피크전류는 발생되지 않는다. 따라서 상기 구조를 갖는 소비전력은 매우 작아서 기타 회로에 방해되지 않는다. 이 밖에, 슈미트 트리거의 출력 부하가 비교적 작으므로(M6 사이즈가 매우 작음) 슈미트 트리거의 출력연이 비교적 가파로와 다음 단계 버퍼의 소비전력을 감소시킴으로써 전체 소비전력이 감소된다.
이 밖에, 예를 들면 본 발명의 일 실시예의 발진 시스템은 피드백 저항(RF)을 더 포함한다. 도 1에 도시된 바와 같이, 피드백 저항(RF)의 일단은 발진기의 전압 입력단과 연결되고, 타단은 발진기의 전압 출력단 및 발진기의 제2 MOS 트랜지스터(M1)의 드레인 전극과 각각 연결된다. 여기서, 발진기의 전압 출력단 전압(VX0)이 감소될 경우, 피드백 저항(RF)은 발진기의 제2 MOS 트랜지스터(M1)의 평균전류가 제1 MOS 트랜지스터(M2)의 바이어스 전류에 해당되도록 발진기의 전압 입력단의 미드 포인트 전압 감소를 제어한다. 구체적으로, 발진기 발진이 안정된 후, 발진기의 입력단의 전압(VXI)의 발진폭이 비교적 크므로 제2 MOS 트랜지스터(M1)는 높은 신호 상태에서 작업하게 된다. 만약 VXI의 미드 포인트 전압이 불변한다면, 비 선형으로 인해 제2 MOS 트랜지스터(M1)를 통해 흐르는 전류가 높아져 결국 VX0의 전압이 감소된다. 그러나 피드백 저항(RF)의 작용으로 VXI의 미드 포인트 전압이 감소되어 제2 MOS 트랜지스터(M1)의 평균전류가 바이어스 트랜지스터(M2)에서 제공된 바이어스 전류에 해당된다. 설명해야 할 점은, 본 발명 실시예의 슈미트 트리거의 히스테리시스 특성은 하향한다는 것이다. 따라서 상기 히스테리시스 구간은 마침 비 선형으로 인해 VXI 중간 전압이 감소된 문제를 보상함으로써 발진기 출력의 듀티 값을 보정한다.
본 발명의 일 실시예에 있어서, 예를 들면 상기 발진 시스템은 크리스탈 발진 시스템이고 상기 발진기는 크리스탈 발진기이다. 더욱 구체적으로, 예를 들면 크리스탈 발진기는 이중 PIN 크리스탈 발진기(이중 입력단 크리스탈 발진기, 즉 두개의 입력단을 구비한 크리스탈 발진기) 또는 단일 PIN 크리스탈 발진기(단일 입력단 크리스탈 발진기, 즉 하나의 입력단을 구비한 크리스탈 발진기)이다.
이하 도면을 결부시켜 구체적인 예시로 본 발명의 상기 실시예의 발진 시스템을 상세히 설명한다.
도 3에 도시된 바와 같이, 도 3에서는 단일 PIN 크리스탈 발진기를 적용한 발진 시스템의 회로 개략도를 도시하는 바, 예를 들어 단일 PIN 크리스탈 발진기는 바이어스 전압 발생 회로를 구비한 Santos 크리스탈 발진기이고, 상기 Santos 크리스탈 발진기는 N형 입력이다. 바이어스 전압 발생 회로는 전압 바이어스 트랜지스터(M8) 및 전류 바이어스 트랜지스터(M9)를 포함한다. 전압 바이어스 트랜지스터(M8) 및 전류 바이어스 트랜지스터(M9)는 제어단, 제1단 및 제2단을 각각 포함한다. 여기서, 전압 바이어스 트랜지스터(M8)의 제어단(게이트 전극)은 전류 바이어스 트랜지스터(M9)의 제2단(드레인 전극)과 각각 연결되고, 피드백 저항(RF)을 통해 단일 핀 크리스탈 발진기의 전압 입력단과 연결되며, 전압 바이어스 트랜지스터(M8)의 제1단(소스 전극)은 단일 PIN 크리스탈 발진기의 제2 MOS 트랜지스터(M1)의 드레인 전극 및 슈미트 트리거의 비교 트랜지스터(M3)의 제1단과 각각 연결되고, 전압 바이어스 트랜지스터(M8)의 제2단은 전류 바이어스 트랜지스터(M9)의 제2단과 연결된다. 전류 바이어스 트랜지스터(M9)의 제어단은 단일 PIN 크리스탈 제1 MOS 트랜지스터(M2)의 게이트 전극 및 슈미트 트리거의 제1 바이어스 트랜지스터(M5)의 제어단과 각각 연결되고; 전류 바이어스 트랜지스터(M9)의 제1단은 단일 PIN 크리스탈 제1 MOS 트랜지스터(M2)의 소스 전극 및 슈미트 트리거의 제1 바이어스 트랜지스터(M5)의 제1단과 각각 연결되며, 전류 바이어스 트랜지스터(M9)의 제2단은 전압 바이어스 트랜지스터(M8)의 제2단과 각각 연결되고, 피드백 저항(RF)을 통해 단일 핀 크리스탈 발진기의 전압 입력단과 연결된다. 여기서, 슈미트 트리거의 비교 트랜지스터(M3)는 전압 바이어스 트랜지스터(M8)에 대한 스케일링 비율이 N1이 되도록 구성되되, 여기서N1은 0보다 크고, 슈미트 트리거의 바이어스 트랜지스터(M5)는 전류 바이어스 트랜지스터(M9)에 대한 스케일링 비율이 N2가 되도록 구성되되, 여기서, N2는 0보다 크고 N1은 N2보다 크다.
구체적으로, 도 3에 도시된 바와 같이, 비교 트랜지스터(M3)는 더이상 제2 MOS 트랜지스터(M1)에 미러링(mirroring) 되지 않고 제2 MOS 트랜지스터(M1)의 전압 바이어스 트랜지스터(M8)에 미러링된다. 또한 슈미트 트리거의 바이어스 트랜지스터(M5)는 Santos 크리스탈 발진기의 바이어스 전압 발생 회로의 전류 바이어스 트랜지스터(M9)에 미러링된다. 유의해야 할 점은, M3대 M8의 비율은 N1이고, M5대 M9의 비율은 N2인 바, 여기서 N1은 N2보다 약간 크다는 것이다. 상기 슈미트 트리거가 하향 히스테리시스 특성을 가지므로 N1이 N2에 비해 약간 크도록 설정함으로써 슈미트 트리거의 미드 포인트 반전 전압을 향상시켜 발진기 출력의 듀티 값을 개선할 수 있다.
도 2에 도시된 바와 같이, 도 2는 이중 PIN 크리스탈 발진기를 적용한 발진 시스템의 회로 개략도를 도시하는 바, 여기서, 예를 들어 이중 PIN 크리스탈 발진기는 Pierce 크리스탈 발진기이고 이는 N형 입력이다. 더욱 구체적으로, 도 4는 진폭 검출 및 조정 회로를 구비한 Pierce 크리스탈 발진기의 발진 시스템를 도시한다. 여기서, 진폭 검출 및 조정 회로의 일단은 이중 PIN 크리스탈 발진기의 전압 입력단 및 이중 PIN 크리스탈 발진기의 제2 MOS 트랜지스터(M1)의 게이트 전극과 각각 연결되고, 진폭 검출 및 조정 회로의 타단은 발진기가 발진된 후의 진폭을 검출 및 조절하도록 이중 PIN 크리스탈 제1 MOS 트랜지스터(M2)의 게이트 전극과 연결된다. 여기서, 크리스탈 발진기의 전압 입력단에 진폭이 발생하지 않는 경우, 진폭 검출 및 조정 회로는 직류 전압에 의해 크리스탈 제1 MOS 트랜지스터의 게이트 전극 및 트리거의 제1 바이어스 트랜지스터의 제어단에 바이어스 전압을 제공하도록 일정한 직류 전압을 출력하고; 크리스탈 발진기의 전압 입력단의 진폭이 점차적으로 상승할 경우, 진폭 검출 및 조정 회로도 이에 따라 상승한다.
구체적으로, 도 4에 도시된 바와 같이, 진폭 검출 및 조정 회로와 Pierce 크리스탈 발진기는 발진기의 발진이 안정된 후의 진폭에 대해 적응성 제어를 하기 위해 폭 제어 루프(loop)를 형성한다. 상기 루프의 동작원리에 대해 설명하면, 발진기 입력단(VXI)에 발진 진폭이 발생하지 않는 경우, 진폭 검출 및 조정 회로는 크리스탈 제1 MOS 트랜지스터(M2) 및 슈미트 트리거의 제1 바이어스 트랜지스터(M5)의 게이트 전극에 각각 바이어스 전압을 제공하도록 하나의 일정한 직류 전압(VB)을 출력한 후, VXI의 진폭 증가와 더불어 진폭 검출 및 조정 회로의 출력 전압(VB)이 점차적으로 증가하고 이에 따라 제2 MOS 트랜지스터(M1)의 바이어스 전류도 따라서 감소됨으로써, 제2 MOS 트랜지스터(M1)의 등가 마이너스 저항을 감소시킨다. 제2 MOS 트랜지스터(M1)의 등가 마이너스 저항의 감소로 인하여 크리스탈 발진기 입력단(VXI)의 진폭이 감소되며 결국 전체 루프는 VXI이 비교적 일정한 발진폭을 유지하도록 한다.
유의해야 할 점은, 진폭 제어 루프가 크리스탈 발진기의 바이어스 전류를 감소시키므로, 간접적으로 M1 트랜지스터의 바이어스 전압(반전 전압)을 변화시킨다는 것이다. 본 발명의 실시예의 슈미트 트리거의 바이어스 전류는 크리스탈 발진기와 관련된 것으로서, 이의 듀티 값, 히스테리시스 특성 등은 소비전력의 감소에 따라 변화되지 않는 바, 매우 높은 강인성을 가진다.
아울러, 도 5에 도시된 실시예에 있어서, 도 5에서는 큰 잡음 여유폭이 적용된 차분 입력, 단일단 출력의 오픈 루프 비교기 구조의 발진 시스템을 도시하는 바, 상기 오픈 루프 비교기는 P형 입력이다. 상기 예시에 있어서, 기능성 설명의 편의를 위해 여기서 A=B라 인정하고, 바이어스 전압(VB)은 전류 바이어스 트랜지스터(M２, M５)에 게이트 전압 바이어스를 제공함으로써 트랜지스터(M２, M５)가 2N:1의 비율을 가진 바이어스 전류를 발생시키도록 한다. 여기서, M２의 바이어스 전류가 2Ib라 가정하면, M５의 바이어스 전류는 A Ib/N이다. 이때, 플러스 입력단(VIP)의 전압이 마이너스 입력단(VIＮ)에 비해 크다고 가정하면, 제2 MOS 트랜지스터(M1)를 통해 흐르는 전류는 Ib에 비해 크다. 슈미트 트리거의 입력 트랜지스터(M３)가 트랜지스터(M1)의 전류를 미러링시키므로 제2 MOS 트랜지스터(M3)를 통해 흐르는 전류는 B Ib/N에 비해 큰 바, 즉, 바이어스 트랜지스터(M５)의 바이어스 전류는 A Ib/N이고, 따라서 상기 비교기는 하이 레벨(VDD)을 출력한다. 유사하게, 플러스 입력단의 전압(VIP)이 마이너스 입력단의 전압(VIＮ)에 비해 작은 경우, 비교기는 로우 레벨(VSS)을 출력한다. 이의 히스테리시스 특성 원리는 도 2에 도시된 예시 중의 설명과 일치한다. 여기서 설명해야 할 점은, 증폭기가 플립되지 않는 경우를 방지하기 위하여 A, B 및 M의 관계는 2B(M+1) > A를 만족시켜야 한다.
종합하면, 본 발명의 일 실시예에 따른 발진 시스템에 있어서, 슈미트 트리거의 제1 바이어스 트랜지스터, 비교 트랜지스터는 발진기의 제1 MOS 트랜지스터, 제2 MOS 트랜지스터에 대해 각각 등비율의 스케일링을 실시하여 플립 미드 포인트 전압을 확정한 후, 다시 분류 트랜지스터 및 비교 트랜지스터의 비율을 설정하여 트리거(예를 들면, 슈미트 트리거)의 히스테리시스 특성 및 발진기 출력 클럭의 듀티 값을 조절하며 최종적으로 높은 잡음 여유폭을 획득하고 듀티 값이 50%에 근접된 클럭을 출력한다. 따라서, 트리거의 소비전력을 감소시키고, 기타 모듈에 대한 피크전류의 간섭을 제거하며 히스테리시스 구간에 대한 제어가 용이하다. 특히 커런트 미러(current mirror)구조인 크리스탈 발진기의 듀티 값에 대해 매우 우수한 보정효과를 갖는다. 즉, 소비전력이 낮고, 간섭이 적으며, 히스테리시스 특성을 조절 가능하고, 듀티 값이 보정되고, 공법에 둔감한 이점을 갖는다.
본 발명의 일부 실시예에 따라 하기와 같은 예들을 제공한다.
예 1
제1 전압 입력단;
바이어스(bias) 전압 입력단;
제1단, 제2단, 및 상기 바이어스 전압 입력단과 연결된 제어단을 포함하고, 트리거(trigger)와 연결된 외부 장치의 제1 부재에 대한 스케일링(scaling) 비율이 N가 되도록 구성되되, 상기 N은 0보다 큰 제1 바이어스 트랜지스터(tube);
제1단, 제2단, 및 상기 제1 전압 입력단과 연결된 제어단을 포함하고, 트리거와 연결된 상기 외부 장치의 제2 부재에 대한 스케일링 비율이 상기 N가 되도록 구성되는 비교 트랜지스터;
제1단, 제2단 및 제어단을 각각 포함하고, 제1 전환 트랜지스터(switching tube)의 제어단은 상기 제1 전압 입력단과 연결되고, 제1 전환 트랜지스터의 제1단은 상기 제1 바이어스 트랜지스터의 제2단과 연결되며, 제2 전환 트랜지스터의 제1단은 상기 제1 바이어스 트랜지스터의 제2단과 연결되는 제1 전환 트랜지스터 및 제2 전환 트랜지스터;
상기 비교 트랜지스터의 제1단과 연결되는 제1단, 상기 제2 전환 트랜지스터의 제2단과 연결되는 제2단, 및 상기 제1 전압 입력단과 연결되는 제어단을 포함하고, 상기 비교 트랜지스터에 대한 확대 비율이 M이 되도록 구성되되, M은 0보다 큰 분류 트랜지스터; 및
상기 제1 전환 트랜지스터의 제2단, 상기 제2 전환 트랜지스터의 제어단 및 상기 비교 트랜지스터의 제2단과 각각 연결되는 전압 출력단을 포함하는, 트리거.
예 2
예 1에 있어서, 상기 외부 회로는 크리스탈 발진 회로이고, 상기 제1 부재는 크리스탈 발진기의 제1 MOS 트랜지스터이며, 상기 제2 부재는 크리스탈 발진기의 제2 MOS 트랜지스터인, 트리거.
예 3
예 1 또는 예 2에 있어서, 상기 외부 장치는 크리스탈 발진기의 바이어스 전압 발생 회로이고, 상기 제1 부재는 상기 바이어스 전압 발생 회로의 전류 바이어스 트랜지스터이며 상기 제2 부재는 상기 바이어스 전압 발생 회로의 전압 바이어스 트랜지스터인, 트리거.
예 4
예 1, 예 2 또는 예 3에 있어서, 상기 제1 바이어스 트랜지스터, 상기 제1 전환 트랜지스터 및 상기 제2 전환 트랜지스터는 모두 n채널 MOS 트랜지스터인, 트리거.
예 5
예 1에 있어서, 상기 비교 트랜지스터 및 상기 분류 트랜지스터는 모두 p채널 MOS 트랜지스터인, 트리거.
예 6
발진기; 및
예 1 내지 예 5 중 어느 하나의 예에 따른 트리거를 포함하되,
상기 트리거의 제1 전압 입력단은 상기 발진기의 전압 입력단과 연결되는, 발진 시스템.
예 7
예 6에 있어서,
상기 발진기의 전압 입력단의 전압이 로우 레벨 신호인 경우, 상기 제1 전환 트랜지스터가 브레이크 오버되고, 상기 비교 트랜지스터가 오프되며, 상기 트리거가 하이 레벨(high lever) 신호를 출력하고, 상기 제2 전환 트랜지스터가 오프되며;
상기 발진기의 전압 입력단의 전압이 제1 전압까지 상승되는 경우, 상기 트리거가 로우 레벨 신호를 출력하고, 상기 제2 전환 트랜지스터가 브레이크 오버되며, 상기 분류 트랜지스터가 상기 비교 트랜지스터에 대해 분류를 진행하고;
상기 발진기의 전압 입력단의 전압이 제2 전압까지 상승되는 경우, 상기 제1 전환 트랜지스터가 오프되고, 상기 분류 트랜지스터가 상기 제1 바이어스 트랜지스터에 대해 분류를 진행하되, 상기 제2 전압은 상기 제1 전압보다 크고;
상기 발진기의 전압 입력단의 전압이 상기 제2 전압으로부터 점차 감소되는 경우, 상기 제1 전환 트랜지스터가 브레이크 오버되고, 상기 분류 트랜지스터는 상기 비교 트랜지스터의 반전 전압(turnover voltage)이 감소되도록 상기 비교 트랜지스터에 대해 분류를 진행하는, 발진 시스템.
예 8
예 7에 있어서, 일단이 상기 발진기의 전압 입력단과 연결되고 타단이 상기 발진기의 전압 출력단 및 상기 발진기의 제2 MOS 트랜지스터 드레인 전극과 각각 연결되는 피드백 저항을 더 포함하는, 발진 시스템.
예 9
예 6 내지 예 8 중의 어느 하나의 예에 있어서, 상기 발진 시스템은 크리스탈 발진 시스템이고, 상기 발진기는 크리스탈 발진기인, 발진 시스템.
예 10
예 9에 있어서, 상기 크리스탈 발진기는 이중 입력단 크리스탈 발진기 또는 단일 입력단 크리스탈 발진기인, 발진 시스템.
예 11
예 10에 있어서, 상기 단일 핀 크리스탈 발진기는 바이어스 전압 발생 회로를 포함하는, 발진 시스템.
예 12
예 11에 있어서,
상기 바이어스 전압 발생 회로는 전압 바이어스 트랜지스터 및 전류 바이어스 트랜지스터를 포함하고, 상기 전압 바이어스 트랜지스터 및 전류 바이어스 트랜지스터는 제어단, 제1단 및 제2단을 각각 포함하되, 여기서,
상기 전압 바이어스 트랜지스터의 제어단은 상기 전류 바이어스 트랜지스터의 제2단과 연결되고 피드백 저항을 통해 상기 단일 입력단 크리스탈 발진기의 전압 입력단과 연결되며, 상기 전압 바이어스 트랜지스터의 제1단은 상기 단일 입력단 크리스탈 발진기의 제2 MOS 트랜지스터의 드레인 전극 및 상기 트리거의 비교 트랜지스터의 제2단과 각각 연결되고,
상기 전류 바이어스 트랜지스터의 제어단은 상기 단일 입력단 크리스탈 발진기의 제1 MOS 트랜지스터의 게이트 전극 및 상기 트리거의 제1 바이어스 트랜지스터의 제어단과 각각 연결되고, 상기 전류 바이어스 트랜지스터의 제1단은 상기 단일 입력단 크리스탈 제1 MOS 트랜지스터의 소스 전극 및 상기 트리거의 제1 바이어스 트랜지스터의 제1단과 각각 연결되며, 상기 전류 바이어스 트랜지스터의 제2단은 상기 전압 바이어스 트랜지스터의 제2단과 연결되고 상기 피드백 저항을 통해 상기 단일 입력단 크리스탈 발진기의 전압 입력단과 연결되되,
상기 트리거의 비교 트랜지스터는 상기 전압 바이어스 트랜지스터에 대한 스케일링 비율이N1이 되도록 구성되되, N1은 0보다 크고,
상기 트리거의 바이어스 트랜지스터는 상기 전류 바이어스 트랜지스터에 대한 스케일링 비율이 N2가 되도록 구성되되, N2는 0보다 크고 상기 N1은 N2보다 큰 발진 시스템.
예 13
예 10 내지 예 12 중 어느 하나의 예에 있어서, 상기 크리스탈 발진기는, 일단이 상기 크리스탈 발진기의 전압 입력단 및 상기 크리스탈 발진기의 제2 MOS 트랜지스터의 게이트 전극과 각각 연결되고, 타단이 상기 크리스탈 제1 MOS 트랜지스터의 게이트 전극과 연결되어, 크리스탈 발진기의 발진 후의 진폭을 검출 및 조정하기 위한 진폭 검출 및 조정 회로를 포함하는, 발진 시스템.
예 14
예 13에 있어서, 상기 크리스탈 발진기의 전압 입력단에 진폭이 발생하지 않는 경우, 상기 진폭 검출 및 조정 회로는 고정된 직류 전압을 출력하여, 상기 직류 전압에 의해 상기 크리스탈 제1 MOS 트랜지스터의 게이트 전극 및 상기 트리거의 제1 바이어스 트랜지스터의 제어단에 각각 바이어스 전압이 제공되도록 하고;
상기 크리스탈 발진기의 전압 입력단 진폭이 점차적으로 상승될 경우, 상기 진폭 검출 및 조정 회로에서 출력되는 상기 직류 전압도 이에 따라 상승되는, 발진 시스템.
본 발명 일부 실시예에 대한 설명에 있어서, "중심", "종방향", "횡방향", "길이", "너비", "두께", "위", "아래", "앞", "뒤", "좌", "우", "수직", "수평", "꼭대기", "바닥", "내", "외", "시계방향", "반시계 방향", "축방향", "반경방향", "둘레방향" 등 용어가 지시하는 방향 또는 위치관계는 단지 본 발명의 설명의 편의 및 설명을 간소화하기 위한 것일 뿐, 가리키는 장치 또는 소자가 반드시 특정된 위치 및 특정된 위치구조와 동작을 구비함을 지시하거나 암시하는 것이 아님을 이해하여야 한다. 따라서 본 발명에 대한 한정으로 이해해서는 안 된다.
이 밖에, 용어 "제1", "제2"는 설명의 목적으로 사용될 뿐, 상대적인 중요성을 지시 또는 암시하거나 지시한 기술적 특징의 양을 은연중 밝힌 것으로 이해해서는 안 된다. 따라서, "제1", "제2"로 한정된 특징은 적어도 하나의 상기 특징을 명시하거나 은연중 포함한다. 본 발명의 설명에 있어서, "복수개"의 의미는 다른 명확한 규정 및 한정이 존재하지 않는 한, 적어도 두 개, 예를 들면 두 개, 세 개를 가리킨다.
본 발명에 있어서, 다른 명확한 규정 및 한정이 존재하지 않는 한, "장착", "서로 연결", "연결", "고정" 등 용어는 넓은 의미로서 이해하여야 한다. 예를 들면, 고정 연결될 수 있고 탈착 연결되거나 또는 일체로 형성될 수 있으며 기계적으로 연결되거나 전기적으로 연결될 수도 있고 다른 명확한 규정 및 한정이 존재하지 않는 한, 직접 연결되거나 중간 매개를 통하여 간접적으로 연결될 수도 있으며 두 소자 내부의 연통이거나 두 소자의 상호작용 관계일 수 있다. 본 발명이 속하는 기술분야의 통상의 지식을 가진 자들은 구체적인 상황에 근거하여 본 발명에서의 상기 용어의 구체적인 의미를 이해할 수 있을 것이다.
본 발명에 있어서, 다른 명확한 규정 및 한정이 존재하지 않는 한, "제1특징이 제2특징 '상' 또는 '하'에 존재한다"는 제1특징과 제2특징이 직접적으로 접촉되거나 제1특징과 제2특징이 중간 매체를 통하여 간접적으로 접촉된 경우를 가리킨다. 또한 제1특징이 제2특징“의 위", "상방향" 및 "상부면"에 위치한다는 것은 제1특징이 제2특징의 바로 위쪽 또는 비스듬한 위쪽에 위치됨을 나타내거나 단지 제1특징의 수평 높이가 제2특징보다 높음을 나타낼 수 있다. 제1특징이 제2특징“의 아래", "하방향", "하부면"에 위치한다는 것은 제1특징이 제2특징의 바로 아래쪽 또는 비스듬한 아래쪽에 위치됨을 나타내거나 단지 제1특징의 수평 높이가 제2특징보다 낮음을 나타낼 수 있다.
본 명세서에 대해 설명함에 있어서, "일 실시예", "일부 실시예", "예시", "구체적 예시" 또는 "일부 예시" 등 참조술어들은 상기 실시예 또는 예시에서 설명한 구체적 특징, 구조, 재료 또는 특징이 본 발명의 적어도 하나의 실시예 또는 예시에 포함됨을 가리킨다. 본 명세서에 있어서, 상기 용어에 대한 모식적인 서술은 반드시 동일한 실시예 또는 예시에에 한한 것은 아니며 설명의 구체적 특징, 구조, 재료 또는 특징은 어느 하나 또는 복수의 실시예 또는 예시에서 적당한 방식으로 결합될 수 있다. 이 밖에, 상호 충돌이 발생하지 않는 상황하에서, 본 발명이 속하는 기술분야의 통상의 기술자들은 본 명세서에 설명된 상이한 실시예 또는 예시 및 상이한 실시예 또는 예시적 특징을 결합시키거나 조합시킬 수 있다.
비록 상기에서 본 발명에 대해 도시하고 설명하였지만 상기 실시예는 예시적인 것이며 본 발명에 대한 한정으로 이해해서는 안 된다. 본 발명이 속하는 기술분야의 통상의 지식을 가진 자들은 본 발명의 범위 내에서 상기 실시예에 대해 변화시키거나 수정, 교체 및 변형을 실시할 수 있음을 이해할 수 있을 것이다.

Claims (18)

  1. 트리거(trigger)로서,
    제1 전압 입력단(voltage input terminal);
    바이어스(bias) 전압 입력단;
    제1단, 제2단, 및 상기 바이어스 전압 입력단과 연결된 제어단을 포함하고, 트리거(trigger)와 연결된 외부 장치의 제1 부재에 대한 스케일링(scaling) 비율이 N가 되도록 구성되되, 상기 N은 0보다 큰 제1 바이어스 트랜지스터;
    제1단, 제2단, 및 상기 제1 전압 입력단과 연결된 제어단을 포함하고, 트리거와 연결된 상기 외부 장치의 제2 부재에 대한 스케일링 비율이 상기 N가 되도록 구성되는 비교 트랜지스터;
    제1단, 제2단 및 제어단을 각각 포함하고, 제1 전환 트랜지스터(switching transistor)의 제어단은 상기 제1 전압 입력단과 연결되고, 제1 전환 트랜지스터의 제1단은 상기 제1 바이어스 트랜지스터의 제2단과 연결되며, 제2 전환 트랜지스터의 제1단은 상기 제1 바이어스 트랜지스터의 제2단과 연결되는 제1 전환 트랜지스터 및 제2 전환 트랜지스터;
    상기 비교 트랜지스터의 제1단과 연결되는 제1단, 상기 제2 전환 트랜지스터의 제2단과 연결되는 제2단, 및 상기 제1 전압 입력단과 연결되는 제어단을 포함하고, 상기 비교 트랜지스터에 대한 확대 비율이 M이 되도록 구성되되, M은 0보다 큰 분류 트랜지스터; 및
    상기 제1 전환 트랜지스터의 제2단, 상기 제2 전환 트랜지스터의 제어단 및 상기 비교 트랜지스터의 제2단과 각각 연결되는 전압 출력단을 포함하는, 트리거.
  2. 제1항에 있어서, 상기 외부 장치는 크리스탈 발진 회로이고, 상기 제1 부재는 크리스탈 발진기의 제1 MOS 트랜지스터이며, 상기 제2 부재는 크리스탈 발진기의 제2 MOS 트랜지스터인, 트리거.
  3. 제1항에 있어서, 상기 외부 장치는 크리스탈 발진기의 바이어스 전압 발생 회로이고, 상기 제1 부재는 상기 바이어스 전압 발생 회로의 전류 바이어스 트랜지스터이며, 상기 제2 부재는 상기 바이어스 전압 발생 회로의 전압 바이어스 트랜지스터인, 트리거.
  4. 제1항에 있어서, 상기 제1 바이어스 트랜지스터, 상기 제1 전환 트랜지스터 및 상기 제2 전환 트랜지스터는 모두 n채널 MOS 트랜지스터인, 트리거.
  5. 제1항에 있어서, 상기 비교 트랜지스터 및 상기 분류 트랜지스터는 모두 p채널 MOS 트랜지스터인, 트리거.
  6. 발진 시스템으로서,
    발진기; 및
    제1항 내지 제3항 중 어느 한 항에 따른 트리거를 포함하되,
    상기 트리거의 제1 전압 입력단은 상기 발진기의 전압 입력단과 연결되는, 발진 시스템.
  7. 제6항에 있어서, 상기 제1 바이어스 트랜지스터, 상기 제1 전환 트랜지스터 및 상기 제2 전환 트랜지스터는 p채널 MOS 트랜지스터이고, 상기 비교 트랜지스터 및 상기 분류 트랜지스터는 n채널 MOS 트랜지스터이며,
    상기 발진기의 전압 입력단의 전압이 로우 레벨(low level) 신호인 경우, 상기 제1 전환 트랜지스터가 브레이크 오버(brake over)되고, 상기 비교 트랜지스터가 오프되며, 상기 트리거가 하이 레벨(high lever) 신호를 출력하고, 상기 제2 전환 트랜지스터가 오프되며;
    상기 발진기의 전압 입력단의 전압이 제1 전압까지 상승되는 경우, 상기 트리거가 로우 레벨 신호를 출력하고, 상기 제2 전환 트랜지스터가 브레이크 오버되며, 상기 분류 트랜지스터가 상기 비교 트랜지스터에 대해 분류를 진행하고;
    상기 발진기의 전압 입력단의 전압이 제2 전압까지 상승되는 경우, 상기 제1 전환 트랜지스터가 오프되고, 상기 분류 트랜지스터가 상기 제1 바이어스 트랜지스터에 대해 분류를 진행하되, 상기 제2 전압은 상기 제1 전압보다 크고;
    상기 발진기의 전압 입력단의 전압이 상기 제2 전압으로부터 점차 감소되는 경우, 상기 제1 전환 트랜지스터가 브레이크 오버되고, 상기 분류 트랜지스터는 상기 비교 트랜지스터의 반전 전압(turnover voltage)이 감소되도록 상기 비교 트랜지스터에 대해 분류를 진행하는, 발진 시스템.
  8. 제6항에 있어서, 상기 제1 부재는 크리스탈 발진기의 제1 MOS 트랜지스터이고, 상기 제2 부재는 상기 크리스탈 발진기의 제2 MOS 트랜지스터인, 발진 시스템.
  9. 제8항에 있어서, 상기 발진 시스템은 크리스탈 발진 시스템이고, 상기 발진기는 크리스탈 발진기인, 발진 시스템.
  10. 제9항에 있어서, 상기 크리스탈 발진기는 이중 입력단 크리스탈 발진기인, 발진 시스템.
  11. 제10항에 있어서, 일단이 상기 발진기의 전압 입력단과 연결되고 타단이 상기 발진기의 전압 출력단 및 상기 크리스탈 발진기의 제2 MOS 트랜지스터 드레인 전극(drain electrode)과 각각 연결되는 피드백(feedback) 저항을 더 포함하는, 발진 시스템.
  12. 제9항에 있어서, 상기 크리스탈 발진기는 단일 입력단 크리스탈 발진기인, 발진 시스템.
  13. 제12항에 있어서, 상기 단일 입력단 크리스탈 발진기는 바이어스 전압 발생 회로를 포함하는, 발진 시스템.
  14. 제13항에 있어서, 상기 바이어스 전압 발생 회로는 전압 바이어스 트랜지스터 및 전류 바이어스 트랜지스터를 포함하고, 상기 전압 바이어스 트랜지스터 및 전류 바이어스 트랜지스터는 제어단, 제1단 및 제2단을 각각 포함하되,
    상기 전압 바이어스 트랜지스터의 제어단은 상기 전류 바이어스 트랜지스터의 제2단과 연결되고 피드백 저항을 통해 상기 단일 입력단 크리스탈 발진기의 전압 입력단과 연결되며, 상기 전압 바이어스 트랜지스터의 제1단은 상기 단일 입력단 크리스탈 발진기의 제2 MOS 트랜지스터의 드레인 전극 및 상기 트리거의 비교 트랜지스터의 제2단과 각각 연결되고,
    상기 전류 바이어스 트랜지스터의 제어단은 상기 단일 입력단 크리스탈 발진기의 제1 MOS 트랜지스터의 게이트 전극(gate electrode) 및 상기 트리거의 제1 바이어스 트랜지스터의 제어단과 각각 연결되고, 상기 전류 바이어스 트랜지스터의 제1단은 상기 단일 입력단 크리스탈 발진기의 제1 MOS 트랜지스터의 소스 전극(source electrode) 및 상기 트리거의 제1 바이어스 트랜지스터의 제1단과 각각 연결되며, 상기 전류 바이어스 트랜지스터의 제2단은 상기 전압 바이어스 트랜지스터의 제2단과 연결되고 상기 피드백 저항을 통해 상기 단일 입력단 크리스탈 발진기의 전압 입력단과 연결되되,
    상기 트리거의 비교 트랜지스터는 상기 전압 바이어스 트랜지스터에 대한 스케일링 비율이 N1이 되도록 구성되되, N1은 0보다 크고,
    상기 트리거의 바이어스 트랜지스터는 상기 전류 바이어스 트랜지스터에 대한 스케일링 비율이 N2가 되도록 구성되되, N2는 0보다 크고 상기 N1은 N2보다 큰, 발진 시스템.
  15. 제10항에 있어서, 상기 크리스탈 발진기는, 일단이 상기 크리스탈 발진기의 전압 입력단 및 상기 크리스탈 발진기의 제2 MOS 트랜지스터의 게이트 전극과 각각 연결되고, 타단이 상기 크리스탈 발진기의 제1 MOS 트랜지스터의 게이트 전극과 연결되어, 크리스탈 발진기의 발진 후의 진폭을 검출 및 조정하기 위한 진폭 검출 및 조정 회로를 포함하는, 발진 시스템.
  16. 제15항에 있어서, 상기 크리스탈 발진기의 전압 입력단에 진폭이 발생하지 않는 경우, 상기 진폭 검출 및 조정 회로는 고정된 직류 전압을 출력하여, 상기 직류 전압에 의해 상기 크리스탈 발진기의 제1 MOS 트랜지스터의 게이트 전극 및 상기 트리거의 제1 바이어스 트랜지스터의 제어단에 각각 바이어스 전압이 제공되도록 하고;
    상기 크리스탈 발진기의 전압 입력단 진폭이 점차적으로 상승될 경우, 상기 진폭 검출 및 조정 회로에서 출력되는 상기 직류 전압도 이에 따라 상승되는, 발진 시스템.
  17. 제7항에 있어서, 상기 발진 시스템은 크리스탈 발진 시스템이고, 상기 발진기는 크리스탈 발진기인, 발진 시스템.
  18. 제6항에 있어서, 상기 발진 시스템은 크리스탈 발진 시스템이고, 상기 발진기는 크리스탈 발진기인, 발진 시스템.
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