KR101976571B1

KR101976571B1 - 인쇄회로기판 및 이의 제조 방법

Info

Publication number: KR101976571B1
Application number: KR1020120082272A
Authority: KR
Inventors: 이우영; 안윤호; 정원석; 이주희
Original assignee: 엘지이노텍 주식회사
Priority date: 2012-07-27
Filing date: 2012-07-27
Publication date: 2019-08-28
Also published as: KR20140014919A

Abstract

실시 예에 따른 인쇄회로기판은, 적어도 일면에 내층 회로 패턴이 형성되며, 상면 및 하면을 관통하는 삽입 홀이 형성된 코어 기판; 상기 코어 기판의 삽입 홀 내에 삽입되는 전자 소자; 상기 전자 소자의 주위를 감싸며 상기 삽입 홀 내에 상기 전자 소자를 고정하는 봉지재; 및 상기 코어 기판의 상부 및 하부에 형성되어, 상기 전자 소자를 매립하는 절연층을 포함한다.

Description

인쇄회로기판 및 이의 제조 방법{PRINTED CIRCUIT BOARD AND METHOD FOR MANUFACTURING SAME}

실시 예는 인쇄회로기판 및 이의 제조 방법에 관한 것이다.

인쇄회로기판(PCB; Printed Circuit Board)은 전기 절연성 기판에 구리와 같은 전도성 재료로 회로라인 패턴을 인쇄하여 형성한 것으로, 전자부품을 탑재하기 직전의 기판(Board)을 말한다. 즉, 여러 종류의 많은 전자 소자를 평판 위에 밀집 탑재하기 위해, 각 부품의 장착 위치를 확정하고, 부품을 연결하는 회로 패턴을 평판 표면에 인쇄하여 고정한 회로 기판을 의미한다.

최근에는 각 부품을 인쇄회로기판 내에 매립하여 실장하는 부품 내장형(embedded) 인쇄회로기판이 제공되고 있다.

부품 내장형 기판과 같은 패키지는, 칩(chip) 제조업체에서 소자를 직접 기판에 내장하는 방법이 경박단소화 추세에 맞추어 활발히 진행되고 있다. 업체마다 각기 다른 규격의 소자를 내장하는 공정을 개발하고 있으며, 이때 소자를 내장하는 공법 또한 다양하게 시도되고 있다.

소자가 내장된 임베디드 기판 제조 방법에 있어서, 많이 사용되는 방법 중 캐비티(cavity) 공법이 있다. 캐비티 공정은 CCL(Copper Clad Laminated)에 캐비티를 형성하고, CCL의 하면에 접착필름을 부착하여 CCL의 하면을 커버하고, 소자를 안착시킨다. 그 다음, CCL의 상면에 절연체를 적층하여 소자를 커버하고, 접착필름을 제거한 다음, CCL의 하면에도 절연체를 적층한다. 그리고 나서, 각각의 절연체에 비아 및 패턴을 형성함으로써 소자가 내장된 인쇄회로기판을 제조한다.

이러한 경우, 인쇄회로기판의 직접적인 구성이 아닌 접착필름을 사용하게 됨으로써 불필요한 공정을 수행하여야 하며 불필요한 자재를 사용하게 되어 생산성이 떨어질 수 있다. 또한, 접착필름을 부착한 후 제거할 때, 접착필름의 끈적임 때문에 제거가 용이하지 않을뿐더러, 패턴에 접착필름의 이물질이 남게 되어 인쇄회로기판의 불량생산을 발생시킬 수 있다.

실시 예에서는, 새로운 구조의 부품 내장형 인쇄회로기판 및 이의 제조 방법을 제공한다.

또한, 실시 예에서는 공정을 간소화시키면서 재료를 절감할 수 있는 부품 내장형 인쇄회로기판의 제조 방법을 제공한다.

또한, 실시 예에서는, 인쇄회로기판에 이물질이 남게 되는 것을 원칙적으로 제거하는 부품 내장형 인쇄회로기판 및 이의 제조 방법을 제공한다.

제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

또한, 상기 절연층은, 상기 코어 기판의 하부에 형성되는 하부 절연층과, 상기 코어 기판의 상부에 형성되는 상부 절연층을 포함한다.

또한, 상기 전자 소자의 하면은, 상기 하부 절연층의 상면과 직접 접촉한다.

또한, 상기 봉지재는, 상기 전자 소자의 하면을 제외한 상면 및 측면을 감싼다.

또한, 상기 봉지재는, 일정 점도를 가진 에폭시 계열 또는 폴리이미드 계열의 내열 수지로 형성된다.

또한, 상기 절연층의 적어도 일면에 형성된 외층 회로 패턴을 더 포함한다.

또한, 상기 전자소자에 구비된 연결 단자와, 상기 외층 회로패턴을 전기적으로 연결하는 도전 비아를 더 포함한다.

한편, 실시 예에 따른 인쇄회로기판의 제조 방법은, 적어도 일면에 내층 회로 패턴이 형성된 코어 기판을 준비하는 단계; 상기 코어 기판에 상면 및 하면의 관통하는 삽입 홀을 형성하는 단계; 상기 삽입 홀이 형성된 코어 기판 아래에 하부 절연층을 형성하는 단계; 상기 코어 기판 위에 상기 삽입 홀의 일부를 개방하는 금형을 형성하는 단계; 상기 형성된 금형을 이용하여, 상기 삽입 홀 내에 전자 소자를 삽입하는 단계; 상기 삽입된 전자 소자의 주위를 감싸는 봉지재를 형성하는 단계; 및 상기 코어 기판 위에 상기 전자 소자를 매립하는 상부 절연층을 형성하는 단계를 포함한다.

또한, 상기 전자 소자를 삽입하는 단계는, 상기 코어 기판 아래에 형성된 하부 절연층의 상면과 직접 접촉하도록 상기 전자 소자를 삽입하는 단계를 포함한다.

또한, 상기 봉지재를 형성하는 단계는, 상기 전자 소자의 상면 및 측면을 감싸며, 상기 하부 절연층 위에 상기 전자 소자를 고정시키는 봉지재를 형성하는 단계를 포함한다.

또한, 상기 봉지재를 형성하는 단계는, 기설정된 일정 점도를 가지는 에폭시 계열 또는 폴리이미드 계열의 내열 수지를 이용하여 상기 봉지재를 형성하는 단계를 포함한다.

또한, 상기 봉지재가 형성되는 50℃~100℃ 범위 내의 가열로에서 베이킹을 수행하여, 상기 봉지재 내에 형성되는 기포를 제거하는 단계를 더 포함한다.

또한, 상기 삽입 홀의 폭과, 상기 전자 소자의 폭은, 2~3:1 범위의 조건을 만족하고, 상기 전자 소자의 높이와, 상기 하부 절연층이 형성된 코어 기판의 높이는 0.5~1:1~1.5 범위의 조건을 만족하며, 상기 금형의 높이와, 상기 하부 절연층이 형성된 코어 기판의 높이는 2~3:1 범위의 조건을 만족하고, 상기 삽입 홀의 폭과, 상기 금형의 폭은 1.5~2:1 범위의 조건을 만족한다.

또한, 상기 하부 절연층 및 상부 절연층의 적어도 일면에 외층 회로 패턴을 형성하는 단계가 더 포함된다.

또한, 상기 하부 절연층 및 상부 절연층 중 적어도 하나에 도전 비아를 형성하여, 상기 전자 소자에 구비된 연결 단자와 상기 외층 회로 패턴을 전기적으로 연결하는 단계를 더 포함한다.

또한, 상기 하부 절연층 및 상부 절연층 중 적어도 일면에 상기 하부 절연층의 표면 또는 상부 절연층의 표면을 보호하는 보호층을 형성하는 단계가 더 포함한다.

실시 예에 따르면, 기존의 필름 접합 방식에서 봉지재 형식의 접합 방식으로 바꿈에 따라, 기존의 소자를 고정하는 공정인 접합 공정 및 분리 공정을 제거하여 제조 공정을 간소화시킬 수 있으며, 소모성의 필름보다 금형을 사용함에 따라 부자재의 반복 사용이 가능하다.

또한, 실시 예에 따르면, 기존의 접합 필름 위에 칩을 실장 시킬 경우, 칩 이동 간격이 120±20㎛이나, 실시 예에 따르면 금형 내의 간격으로 인해, 칩의 이동 간격을 조절할 수 있다.

또한, 실시 예에 따르면, 칩을 금형 내에 쉽게 고정할 수 있으며, 금형 내에서 칩의 이동 시 접착제가 없기 때문에, 원하는 위치로 상기 칩을 쉽게 이동시킬 수 있다.

결론적으로, 실시 예에 따르면, 내열성이 있는 접합 필름을 사용하지 않아 원가를 절감시킬 수 있고, 공정 단계에서 1차 적층, 필름 접합 및 필름 분리 공정을 제거하여 제조 공정을 간소화할 수 있으며, 기존 공정에서 많은 시간을 소요하는 1차 적층 시간을 감소시킴에 따라 양산성을 높일 수 있으며, 칩 이동의 제어가 가능함에 따라 정밀한 칩 실장이 가능하다.

도 1은 실시 예에 따른 인쇄회로기판을 나타낸 도면이다.
도 2 내지 13은, 실시 예에 따른 인쇄회로기판의 제조 방법을 공정 순으로 설명하기 위한 도면이다.

첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.

층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.

이하, 도 1 내지 13를 참조하여 실시 예에 따른 인쇄회로기판 및 이의 제조 방법에 대해 설명하기로 한다.

도 1은 실시 예에 따른 인쇄회로기판의 단면도이다.

도 1을 참조하면, 인쇄회로기판(100)은, 코어 기판(110), 상기 코어 기판(110)의 적어도 일면에 형성된 제 1 회로 패턴(115), 상기 코어 기판(110) 내에 삽입되어 있으며, 연결 단자(145)가 구비된 전자소자(140), 상기 전자 소자(140)의 하부를 덮는 제 1 절연층(130), 상기 전자 소자(140)의 상부를 덮는 제 2 절연층(155), 상기 전자 소자(140)의 주위를 감싸며, 상기 제 1 및 2 절연층(130, 155) 내부에 매립된 봉지재(150), 상기 제 1 절연층(130) 및 제 2 절연층(155)의 일면에 형성된 제 2 회로 패턴(175, 180), 상기 제 2 회로 패턴(175)과 상기 전자 소자(140)에 구비된 연결 단자(145)를 전기적으로 연결하는 도전 비아(170) 및 상기 제 1 절연층(130) 및 제 2 절연층(155)의 표면을 덮는 보호층(185, 190)을 포함한다.

이하에서 상기 코어 기판(110)의 상부는 도면상에서 전자 소자(140)의 위쪽으로 정의하고, 코어 기판(110)의 하부는 상기 전자 소자(140)의 아래쪽으로 정의한다.

상기 코어 기판(110)은 열경화성 고분자 기판, 세라믹 기판, 유-무기 복합 소재 기판, 또는 유리 함침 기판일 수 있으며, 고분자 수지를 포함하는 경우에는 에폭시계 절연 수지를 포함할 수 있으나, 이와 달리 폴리이미드계 수지를 포함할 수도 있다.

바람직하게는, 코어 기판(110)은 유리 섬유가 함침된 에폭시계 절연 수지로 형성될 수 있다.

코어 기판(110)의 적어도 일면에는 제 1 회로 패턴(115)이 형성되어 있다.

상기 제 1 회로 패턴(115)은 복수의 층상 구조를 가질 수 있으며, 기저층 위에 상기 제 1 회로 패턴(115)을 이루는 금속층을 이용하여 형성될 수 있다.

상기 제 1 회로 패턴(115)은 알루미늄, 구리, 은, 백금, 니켈 또는 팔라듐 중 적어도 하나를 포함하는 합금으로 형성될 수 있다.

상기 제 1 회로 패턴(115)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.

이때, 상기 코어 기판(110)과 상기 금속층은 CCL(Copper Claded Laminate)일 수 있다.

상기 코어 기판(110)에는 전자 소자(140)의 삽입을 위한 삽입 홀(125)이 형성되어 있다.

상기 삽입 홀(125)은 상기 전자소자(140)의 안착 공간을 제공하며, 이에 따라 상기 전자소자(140)의 면적보다 큰 면적을 가질 수 있으며, 상기 전자 소자(140)가 복수 개인 경우, 상기 삽입 홀(125)도 상기 전자소자(140)의 수에 따라 복수 개로 형성될 수 있다.

상기 삽입 홀(125)은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다.

상기 삽입 홀(125)이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 상기 코어 기판(111)을 개방할 수 있다.

한편, 상기 레이저에 의한 가공은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법으로, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다.

또한, 상기 레이저에 의한 가공은 절단 직경이 최소 0.005mm까지 가능하며, 가공 가능한 두께 범위로 넓은 장점이 있다.

상기 레이저 가공을 위한 드릴로, YAG(Yttrium Aluminum Garnet)레이저나 CO2 레이저나 자외선(UV) 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO2 레이저는 절연층만 가공할 수 있는 레이저이다.

상기 코어 기판(110) 아래에는 제 1 절연층(130)이 형성되어 있고, 상기 코어 기판(110) 위에는 제 2 절연층(155)이 형성되어 있다.

제 1 절연층(130) 및 제 2 절연층(155)은 열경화성 또는 열가소성 고분자 기판, 세라믹 기판, 유-무기 복합 소재 기판, 또는 글라스 섬유 함침 기판일 수 있으며, 고분자 수지를 포함하는 경우, 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리이미드계 수지를 포함할 수 있다.

제 1 절연층(130) 및 제 2 절연층(155)은 일면에 금속층을 적층하여 가압 및 가열하여 형성할 수 있다.

특히, 제 1 절연층(130) 및 제 2 절연층(155)은 열경화성 또는 열가소성 고분자 기판, 세라믹 기판, 유-무기 복합소재 기판 또는 글라스 섬유 함침 기판일 수 있으며, 고분자 수지를 포함하는 경우, FR-4, BT(Bismaleimide Triazine), ABF(Ajinomoto Build up Film) 등의 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리이미드계 수지를 포함할 수도 있으나, 특별히 이에 한정되는 것은 아니다.

상기 제 1 절연층(130) 아래와, 상기 제 2 절연층(155)의 위에는 제 2 회로 패턴(175, 180)이 형성되어 있다.

상기 제 2 회로 패턴(175, 180)은 상기 제 1 절연층(130) 및 제 2 절연층(155)에 적층되어 있는 금속층을 이용하여 형성될 수 있다.

이때, 상기 금속층은 무전해 도금 방식에 의해 상기 제 1 절연층(130) 및 제 2 절연층(155)에 형성될 수 있다.

무전해 도금 방식은 탈지 과정, 소프트 부식 과정, 예비 촉매 처리 과정, 촉매처리 과정, 활성화 과정, 무전해 도금 과정 및 산화방지 처리 과정의 순서로 처리하여 진행할 수 있다. 또한, 상기 금속층은 플라즈마를 이용하여 금속 입자를 스퍼터링함으로써 형성할 수도 있다. 상기 금속층은 구리, 니켈, 팔라듐 또는 크롬을 포함하는 합금으로 형성된다.

또한, 상기 제 1 절연층(130) 및 제 2 절연층(155) 중 적어도 하나에는, 상기 제 2 회로 패턴(175)과 연결 단자(145)를 상호 전기적으로 연결하는 도전 비아(170)가 형성되어 있다.

상기 도전 비아(170)는 레이저 공정을 통해 상기 제 2 절연층(155)을 개방하는 비아 홀을 형성하고, 그에 따라 상기 형성된 비아 홀 내부를 금속 페이스트로 충진함으로써 형성할 수 있다.

상기 제 1 절연층(130) 및 제 2 절연층(155)에는 보호층(185, 190)이 형성된다.

상기 보호층(185, 190)은 노출되어야 하는 제 2 회로 패턴(175, 180)을 노출하면서, 상기 제 1 절연층(130) 및 제 2 절연층(155)의 표면을 보호하는 솔더 레지스트이다.

한편, 상기 제 1 및 2 절연층(130, 155) 내에는 전자소자(140)가 매립되어 있으며, 상기 전자 소자(140)의 주변에는 상기 제 1 절연층(130) 위에 상기 전자 소자(140)를 고정하는 봉지재(150)가 형성된다.

상기 봉지재(150)는 상기 제 1 절연층(130) 위에 상기 전자 소자(140)를 부착시키는 역할을 한다. 봉지재(150)는 에폭시로 형성될 수 있다.

상기와 같이 본 발명의 실시 예에 따른 인쇄회로기판은, 기존의 필름 접합 방식이 아닌 봉지재 형식의 접합 방식을 이용함에 따라 기존의 소자를 고정하는 공정인 접합 공정 및 분리 공정을 제거하여 제조 공정을 간소화시킬 수 있으며, 소모성의 필름보다 금형을 사용함에 따라 부자재의 반복 사용이 가능하다.

또한, 본 발명의 실시 예에 따른 인쇄회로기판은 기존의 접합 필름 위에 칩을 실장 시킬 경우, 칩 이동 간격이 120±20㎛이나, 실시 예에 따르면 금형 내의 간격으로 인해, 칩의 이동 간격을 조절할 수 있다.

또한, 본 발명의 실시 예에 따른 인쇄회로기판은, 칩을 금형 내에 쉽게 고정할 수 있으며, 금형 내에서 칩의 이동 시 접착제가 없기 때문에, 원하는 위치로 상기 칩을 쉽게 이동시킬 수 있다.

이하에서는 도 2 내지 13을 참조하여, 도 1의 인쇄회로기판의 제조 방법을 설명한다.

도 2를 참조하면, 먼저 적어도 일면에 제 1 회로 패턴(115)이 형성된 코어 기판(110)을 준비한다.

상기 코어 기판(110)과 제 1 회로 패턴(115)의 구성은 CCL의 동박층을 제 1 회로 패턴(115)의 설계에 따라 식각함으로써 형성할 수 있으며, 이와 달리 세라믹 기판 등의 플레이트 위에 동박층을 적층한 뒤 이를 식각함으로써 형성할 수 있다.

또한, 상기 동박층은, 상기 코어 기판(110)에 무전해 도금을 수행하여 형성할 수 있다. 무전해 도금 방식은, 탈지 과정, 소프트 부식 과정, 예비 촉매 처리 과정, 촉매 처리 과정, 활성화 과정, 무전해 도금 과정 및 산화 방지 처리 과정의 순서로 처리하여 진행할 수 있다. 또한, 상기 동박층은 플라즈마를 이용하여 금속 입자를 스퍼터링함으로써 형성할 수도 있다.

이후, 상기 코어 기판(110)의 상면 및 하면을 관통하는 비아 홀(120)을 형성한다.

상기 비아 홀(120)은 서로 다른 층간의 도통을 위해 형성된다.

다음으로, 도 3과 같이 상기 코어 기판(110)의 상면 및 하면을 관통하는 삽입 홀(125)을 형성한다.

이때, 삽입 홀(125)은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다.

상기 삽입 홀(125)이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 상기 코어 기판(110)을 개방할 수 있다.

상기 삽입 홀(125)의 면적은, 추후 상기 삽입 홀(125) 내에 삽입되는 전자 소자(140)의 면적에 의해 결정된다.

또한, 삽입 홀(125)의 수는 상기 전자 소자(140)의 수에 의해 결정된다. 예를 들어, 상기 전자 소자(140)가 2개인 경우, 상기 삽입 홀(125)은 상기 코어 기판(110) 내에서 일정 간격을 두고 2개로 형성될 수 있다.

다음으로, 도 4과 같이, 상기 코어 기판(110) 아래에 제 1 절연층(130)(하부 절연층)을 적층한다.

상기 제 1 절연층(130)의 적층은, 상기 제 1 절연층(130)의 일면에 금속층(135)을 적층한 후 가압 및 가열 공정을 진행하여 형성할 수 있다.

상기 제 1 절연층(130)은 열경화성 또는 열가소성 고분자 기판, 세라믹 기판, 유-무기 복합소재 기판 또는 글라스 섬유 함침 기판일 수 있으며, 고분자 수지를 포함하는 경우, FR-4, BT(Bismaleimide Triazine), ABF(Ajinomoto Build up Film) 등의 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리이미드계 수지를 포함할 수도 있으나, 특별히 이에 한정되는 것은 아니다.

이후, 도 5와 같이 상기 코어 기판(110) 위에 금형(200)을 배치한다.

상기 금형(200)은 일정 높이를 가지며, 그에 따라 상기 코어 기판(110)의 삽입 홀(125)의 일부를 개방한다.

상기 금형(200)은 상기 제 1 절연층(130) 위에 전자 소자(140)를 부착하기 위해 배치되며, 그에 따라 상기 삽입 홀(125) 내에 삽입되어, 상기 삽입 홀(125) 내로 전자 소자(140)의 삽입을 가이드한다.

이때, 상기 금형(200)의 높이와 폭은 상기 삽입 홀(125), 상기 전자 소자(140) 및 원자재에 따라 결정된다.

상기 원자재는, 상기 제 1 절연층(130)이 적층된 코어 기판(110)이다.

도 6을 참조하여, 상기 금형(200)과 원자재 및 전자소자(140)의 관계에 대해 설명하기로 한다.

먼저, 전자소자(140)와 원자재의 높이가 일정 한계치 이상이 되면, 상기 원자재와 전자소자(140)의 간격 차이로 인해 뒤틀림이 발생한다.

이에 따라, 상기 전자소자(140)와 원자재의 높이는 0.5~1:1~1.5의 관계를 가지도록 한다.

또한, 상기 삽입 홀(125)의 폭과, 전자 소자(140)의 폭이 일정 한계치를 벗어나면, 종래 칩 슈팅기에서 칩을 실장할 시 상기 칩의 위치가 지정된 위치를 벗어나는 일이 발생할 수 있다. 또한, 접합 필름이 부착되기 때문에 칩 부착시 위치에 대한 재수정이 불가능하며, 접합 필름을 사용시, 공정상 제거 작업이 필요하며 적층을 두 번 해야 하는 불편함이 있다.

이에 따라, 상기 삽입 홀(125)의 폭(b)과 전자소자(140)의 폭은 2~3:1이 되도록 한다.

이로 인해, 기존 공정에서 고정시켜주는 접합 필름이 없어 재질이 연성이 되는 금속 또는 플라스틱 등의 간단한 금형을 제작하여 칩을 금형 내에 고정시키고, 그에 따라 칩내 이동을 금형 내에서 조절하며, 또한 금형 내에서 접착제가 없기 때문에, 상기 칩을 가운데 쪽으로 쉽게 이동시킬 수 있다.

다음으로, 상기 금형의 높이와 원자재의 높이에 따라 금형과 원자재 사이에 단차가 생겨 크랙이 발생할 수 있다. 이에 따라, 상기 금형의 높이(A)는 원자재의 높이(A)에 대비해 2~3:1 조건을 만족하도록 한다.

또한, 상기 삽입 홀(125)의 폭과, 금형(200)의 폭은 1.5~2:1을 가지도록 한다. 즉, 상기 삽입 홀(125)의 폭과 금형(200)의 폭이 상기 범위를 벗어나면, 전자 소자(140)의 삽입 시 간격이 부족하여 크랙이 발생할 수 있다.

다음으로, 도 7을 참조하면 상기 금형(200)을 이용하여 상기 삽입 홀(125) 내에 전자소자(140)를 삽입한다.

이때, 전자소자(140)는 상기 금형(200)에 의해 지지되면서 상기 삽입 홀(125) 내로 삽입되어, 상기 제 1 절연층(130)의 상면과 접촉한다.

상기 전자 소자(140)는 수동소자 및 능동소자 중 적어도 하나를 포함할 수 있다.

이때, 상기 전자 소자(140)는 다른 회로 패턴과 전기적으로 연결되는 연결 단자(145)를 포함한다.

이후, 도 8과 같이 상기 제 1 삽입 홀(125) 내에 삽입된 전자 소자(140)의 주위에 봉지재(150)를 형성한다.

상기 봉지재(150)는 내열 수지이며, 여기에는 에폭시 계열 및 폴리이미드 계열 등이 포함될 수 있다.

즉, 고온에서 견딜 수 있는 점도가 10~50CPS 정도가 되는 에폭시 계열이나 폴리이미드 계열 등의 내열 수지를 이용하여 상기 전자 소자(140)의 주위를 감싸면서, 상기 제 1 절연층(130) 위에 상기 전자 소자(140)를 고정시키는 봉지재(150)를 형성한다.

이때, 상기 봉지재(150)가 형성되면, 기포 발생 제어를 위해 50℃~100℃의 가열로에서 베이킹을 하여, 기포를 제거한다.

이후, 도 9와 같이 상기 코어 기판(110) 위에 상부 절연층, 즉 제 2 절연층(155)을 형성한다.

상기 제 2 절연층(155)은 일면에 금속층(160)을 적층시킨 후 가열 및 가압함으로써 형성될 수 있다.

상기 제 2 절연층(155)은 열경화성 또는 열가소성 고분자 기판, 세라믹 기판, 유-무기 복합소재 기판 또는 글라스 섬유 함침 기판일 수 있으며, 고분자 수지를 포함하는 경우, FR-4, BT(Bismaleimide Triazine), ABF(Ajinomoto Build up Film) 등의 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리이미드계 수지를 포함할 수도 있으나, 특별히 이에 한정되는 것은 아니다.

다음으로, 도 10과 같이, 상기 제 2 절연층(155)의 상면을 개방하여, 상기 내부에 매립된 전자 소자(140)의 연결 단자(145)를 노출시키는 비아 홀(165)을 형성한다.

상기 비아 홀(165)은 자외선 영역의 파장을 가지는 레이저빔을 발사하는 엑시머 레이저(excimer laser)를 사용하여 형성할 수 있다. 상기 엑시머 레이저는 KrF 엑시머 레이저(크립톤 불소, 중심파장 248nm), 또는 ArF 엑시머 레이저(아르곤 불소, 중심파장 193nm) 등이 적용될 수 있다.

다음으로, 도 11과 같이 상기 형성된 비아홀(165) 내부를 금속 물질로 충진하여 도전 비아(170)를 형성한다.

상기 도전 비아(170)는 1층 회로 패턴과 2층 회로 패턴의 적어도 1 이상의 영역을 도통시키기 위해 형성된다. 즉, 상기 형성된 비아 홀(165) 내부를 금속 물질로 충진하는 공정을 통해 상기 도전 비아(170)를 형성할 수 있다. 이때, 상기 금속 물질은 Cu, Ag, Sn, Au, Ni 및 Pd 중 선택되는 어느 하나의 물질일 수 있으며, 상기 금속 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Ecaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 똔느 이들의 조합된 방식을 이용할 수 있다.

다음으로, 도 12와 같이, 상기 제 1 및 2 절연층(130, 155)의 일면에 부착된 금속층을 이용하여 제 2 회로 패턴(175, 180)을 형성한다.

상기 제 2 회로 패턴(175, 180)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.

다음으로, 도 13과 같이 상기 제 1 및 2 절연층(130, 155)의 표면을 보호하는 보호층(185, 190)을 형성한다.

상기 보호층(185, 190)은 솔더 레지스트일 수 있다.

상기와 같이, 실시 예에 따르면, 기존의 필름 접합 방식에서 봉지재 형식의 접합 방식으로 바꿈에 따라, 기존의 소자를 고정하는 공정인 접합 공정 및 분리 공정을 제거하여 제조 공정을 간소화시킬 수 있으며, 소모성의 필름보다 금형을 사용함에 따라 부자재의 반복 사용이 가능하다.

110: 코어 기판
115: 제 1 회로 패턴
130: 제 1 절연층
140: 전자 소자
150: 봉지재
155: 제 2 절연층
170: 도전 비아
175, 180: 제 2 회로 패턴
185, 190: 보호층

Claims

하부 절연층;
상기 하부 절연층 상에 배치되고, 상기 하부 절연층의 상면을 노출하는 삽입 홀이 형성된 코어 기판;
상기 삽입 홀을 통해 노출된 상기 하부 절연층의 상면 상에 배치되는 전자 소자;
상기 삽입 홀 내에 상기 전자 소자의 측면 및 상면에 배치되어 상기 하부 절연층 상에 상기 전자 소자를 고정하는 봉지재; 및
상기 코어 기판 상에 배치되는 상부 절연층을 포함하고,
상기 상부 절연층은,
상기 코어 기판 상에 배치되는 제 1 부분과,
상기 제 1 부분으로부터 연장되어 상기 삽입 홀 내에 배치되는 제 2 부분을 포함하는 인쇄회로기판.
제 1항에 있어서,
상기 삽입 홀을 통해 노출된 상기 하부 절연층의 상면은,
상기 전자 소자의 하면과 직접 접촉하는 제 1 영역과,
상기 봉지재와 직접 접촉하는 제 2 영역과,
상기 상부 절연층의 상기 제 2 부분과 직접 접촉하는 제 3 영역을 포함하는 인쇄회로기판.
제 2항에 있어서,
상기 전자 소자의 하면은,
상기 하부 절연층의 상면과 직접 접촉하는 인쇄회로기판.
제 3항에 있어서,
상기 봉지재는,
상기 전자 소자의 측면 상에 배치되는 제 1 봉지 영역과,
상기 전자 소자의 연결 단자를 노출하면서, 상기 전자 소자의 상면 상에 배치되는 제 2 봉지 영역을 포함하는 인쇄회로기판.
제 4항에 있어서,
상기 봉지재는,
고온에서 견딜 수 있는 일정 점도를 가진 에폭시 계열 또는 폴리이미드 계열의 내열 수지로 형성되는 인쇄회로기판.
제 1항에 있어서,
상기 코어 기판의 상면 및 하면 상에 배치되는 내층 회로 패턴; 및
상기 상부 절연층의 상면 및 상기 하부 절연층의 하면에 배치된 외층 회로 패턴을 포함하는 인쇄회로기판.
제 6항에 있어서,
상기 전자소자에 구비된 연결 단자와, 상기 외층 회로패턴을 전기적으로 연결하는 도전 비아를 더 포함하는 인쇄회로기판.
적어도 일면에 내층 회로 패턴이 형성된 코어 기판을 준비하는 단계;
상기 코어 기판에 상면 및 하면의 관통하는 삽입 홀을 형성하는 단계;
상기 삽입 홀이 형성된 코어 기판 아래에 하부 절연층을 형성하는 단계;
상기 코어 기판 위에 상기 삽입 홀의 일부를 개방하는 금형을 형성하는 단계;
상기 형성된 금형을 이용하여, 상기 삽입 홀 내에 전자 소자를 삽입하는 단계;
상기 삽입된 전자 소자의 주위를 감싸는 봉지재를 형성하는 단계; 및
상기 코어 기판 위에 상기 전자 소자를 매립하는 상부 절연층을 형성하는 단계를 포함하고,
상기 하부 절연층은,
상기 삽입 홀을 통해 노출된 상면을 포함하고,
상기 전자 소자는, 하면이 상기 삽입 홀을 통해 노출된 하부 절연층의 상면과 직접 접촉하며, 상기 봉지재를 통해 상기 하부 절연층 위에 고정되며,
상기 상부 절연층은,
상기 코어 기판 상에 배치되는 제 1 부분과,
상기 제 1 부분으로부터 연장되어 상기 삽입 홀 내에 배치되는 제 2 부분을 포함하는 인쇄회로기판의 제조 방법.
제 8항에 있어서,
상기 삽입 홀을 통해 노출된 상기 하부 절연층의 상면은,
상기 전자 소자의 하면과 직접 접촉하는 제 1 영역과,
상기 봉지재와 직접 접촉하는 제 2 영역과,
상기 상부 절연층의 상기 제 2 부분과 직접 접촉하는 제 3 영역을 포함하는 인쇄회로기판의 제조 방법.
제 9항에 있어서,
상기 봉지재를 형성하는 단계는,
상기 전자 소자의 측면 상에 배치되는 제 1 봉지 영역과, 상기 전자 소자의 연결 단자를 노출하면서 상기 전자 소자의 상면 상에 배치되는 제 2 봉지 영역을 포함하는 인쇄회로기판의 제조 방법.
제 9항에 있어서,
상기 봉지재를 형성하는 단계는,
기설정된 일정 점도를 가지는 에폭시 계열 또는 폴리이미드 계열의 내열 수지를 이용하여 상기 봉지재를 형성하는 단계와,
상기 봉지재가 형성되는 50℃~100℃ 범위 내의 가열로에서 베이킹을 수행하여, 상기 봉지재 내에 형성되는 기포를 제거하는 단계를 포함하는 인쇄회로기판의 제조 방법.
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제 8항에 있어서,
상기 삽입 홀의 폭과, 상기 전자 소자의 폭은, 2~3:1 범위의 조건을 만족하고,
상기 전자 소자의 높이와, 상기 하부 절연층이 형성된 코어 기판의 높이는 0.5~1:1~1.5 범위의 조건을 만족하며,
상기 금형의 높이와, 상기 하부 절연층이 형성된 코어 기판의 높이는 2~3:1 범위의 조건을 만족하고,
상기 삽입 홀의 폭과, 상기 금형의 폭은 1.5~2:1 범위의 조건을 만족하는 인쇄회로기판의 제조 방법.
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제 8항에 있어서,
상기 하부 절연층 및 상부 절연층의 적어도 일면에 외층 회로 패턴을 형성하는 단계;
상기 하부 절연층 및 상부 절연층 중 적어도 하나에 도전 비아를 형성하여, 상기 전자 소자에 구비된 연결 단자와 상기 외층 회로 패턴을 전기적으로 연결하는 단계; 및
상기 하부 절연층 및 상부 절연층 중 적어도 일면에 상기 하부 절연층의 표면 또는 상부 절연층의 표면을 보호하는 보호층을 형성하는 단계가 더 포함되는 인쇄회로기판의 제조 방법.
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