KR102212827B1 - 인쇄회로기판, 패키지 기판 및 이의 제조 방법 - Google Patents

인쇄회로기판, 패키지 기판 및 이의 제조 방법 Download PDF

Info

Publication number
KR102212827B1
KR102212827B1 KR1020140080822A KR20140080822A KR102212827B1 KR 102212827 B1 KR102212827 B1 KR 102212827B1 KR 1020140080822 A KR1020140080822 A KR 1020140080822A KR 20140080822 A KR20140080822 A KR 20140080822A KR 102212827 B1 KR102212827 B1 KR 102212827B1
Authority
KR
South Korea
Prior art keywords
substrate
bump
pad
delete delete
insulating layer
Prior art date
Application number
KR1020140080822A
Other languages
English (en)
Other versions
KR20160002069A (ko
Inventor
김동선
류성욱
서현석
이지행
Original Assignee
엘지이노텍 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지이노텍 주식회사 filed Critical 엘지이노텍 주식회사
Priority to KR1020140080822A priority Critical patent/KR102212827B1/ko
Priority to US14/753,087 priority patent/US9867296B2/en
Priority to CN201510373844.5A priority patent/CN105228341B/zh
Publication of KR20160002069A publication Critical patent/KR20160002069A/ko
Application granted granted Critical
Publication of KR102212827B1 publication Critical patent/KR102212827B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007—Surface contacts, e.g. bumps
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/144—Stacked arrangements of planar printed circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0364—Conductor shape
    • H05K2201/0367—Metallic bump or raised conductor not used as solder bump
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/04—Assemblies of printed circuits
    • H05K2201/042—Stacked spaced PCBs; Planar parts of folded flexible circuits having mounted components in between or spaced from each other
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/13—Moulding and encapsulation; Deposition techniques; Protective layers
    • H05K2203/1377—Protective layers
    • H05K2203/1383—Temporary protective insulating layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

실시 예에 따른 인쇄회로기판은 절연 기판; 상기 절연 기판의 상면 위에 형성되는 복수의 패드; 상기 절연 기판 위에 형성되며, 상기 복수의 패드의 상면을 노출하는 개구부를 갖는 보호층; 및 상기 복수의 패드 중 적어도 하나의 패드 위에 형성되며, 상기 보호층의 표면 위로 돌출되어 있는 범프;를 포함하며, 상기 범프의 측면은, 곡면으로 형성된다.

Description

인쇄회로기판, 패키지 기판 및 이의 제조 방법{PCB, PACKAGE SUBSTRATE AND A MANUFACTURING METHOD THEREOF}
본 발명은 패키지 기판 및 이의 제조 방법에 관한 것이다.
일반적으로, 패키지 기판은 프로세서 칩이 부착된 제 1 기판과, 메모리 칩이 부착된 제 2 기판이 하나로 연결된 형태를 가진다.
이러한 패키지 기판은, 프로세서 칩과 메모리 칩을 하나의 패키지로 제조함으로써, 칩의 실장 면적을 줄이고, 짧은 패스를 통해 고속 신호의 전송이 가능한 장점이 있다.
이러한 장점으로 인해, 상기와 같은 패키지 기판은 모바일 기기 등에 많이 적용되고 있다.
도 1은 종래 기술에 따른 패키지 기판을 나타낸 단면도이다.
도 1을 참조하면, 패키지 기판은 제 1 기판(20) 및 상기 제 1 기판(20) 위에 부착된 제 2 기판(30)을 포함한다.
그리고, 상기 제 1 기판(20)은 제 1 절연층(1), 상기 제 1 절연층(1)의 적어도 일면에 형성된 회로 패턴(2), 상기 제 1 절연층(1) 위에 형성된 제 2 절연층(2), 상기 제 1 절연층(1) 아래에 형성된 제 3 절연층(3), 상기 제 1 절연층(1)의 적어도 일면에 형성된 회로 패턴(4), 제 1 절연층(1)과 제 2 절연층(2)과 제 2 절연층(3) 중 적어도 어느 하나의 내부에 형성된 전도성 비아(5), 상기 제 2 절연층(2)의 상면에 형성된 패드(6), 상기 패드(6) 위에 형성된 복수의 접착 페이스트(7), 상기 복수의 접착 페이스트(7) 중 적어도 어느 하나의 접착 페이스트(7) 위에 형성된 메모리 칩(8), 상기 제 2 절연층(2) 위에 형성되며 상기 패드(6)의 일부 상면을 노출하는 제 1 보호층(10) 및 상기 보호층(10) 위에 형성되어 상기 프로세서 칩(8)을 덮는 제 2 보호층(9)을 포함한다.
그리고, 제 2 기판(30)은 제 4 절연층(11), 상기 제 4 절연층(11)의 적어도 일면에 형성된 회로 패턴(12), 상기 제 4 절연층(11)의 적어도 일면에 형성된 패드(13), 상기 제 4 절연층(11)의 내부에 형성된 전도성 비아(14), 상기 제 4 절연층(11) 위에 형성된 프로세서 칩(15), 상기 프로세서 칩(15)과 패드(13)를 연결하는 연결 부재(S)를 포함한다.
도 1에 도시된 종래 기술에 따른 패키지 기판은, 레이저 기술을 응용한 TMV(Through Mold Via) 기술이 적용된 PoP(Package on Package) 모식도이다.
상기 TMV 기술은 상기와 같이 제 1 기판(20)을 몰딩 후 레이저 공정을 통해 패드에 연결되는 도전성 비아를 형성하고, 그에 따라 상기 도전성 비아 내에 솔더 볼(접착 페이스트)을 인쇄하게 된다.
그리고, 상기 인쇄된 솔더 볼(7)에 의해 상기 제 2 기판(30)은 상기 제 1 기판(20) 위에 부착된다.
그러나, 상기와 같은 종래 기술은 솔더 볼(7)을 이용하여 제 1 기판과 제 2 기판을 연결하는 방식이어서, 미세 피치 대응에 한계가 있는 문제점이 있다.
또한, 종래 기술은 상기와 같이 솔더 볼(7)을 사용하기 때문에 솔더 갈라짐(solder crack), 브리지(bridge), 및 솔더 붕괴(collapse)와 같은 이슈가 발생할 수 있는 소지가 크다.
실시 예는, 새로운 구조의 인쇄회로기판을 제공한다.
또한, 실시 예는 미세 피치 대응에 용이한 인쇄회로기판을 제공한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 인쇄회로기판은 절연 기판; 상기 절연 기판의 상면 위에 형성되는 복수의 패드; 상기 절연 기판 위에 형성되며, 상기 복수의 패드의 상면을 노출하는 개구부를 갖는 보호층; 및 상기 복수의 패드 중 적어도 하나의 패드 위에 형성되며, 상기 보호층의 표면 위로 돌출되어 있는 범프;를 포함하며, 상기 범프의 측면은, 곡면으로 형성된다.
또한, 상기 범프는, 상부 폭과 하부 폭이 서로 다르다.
또한, 상기 범프는, 상부의 폭이 하부의 폭보다 좁다.
또한, 상기 적어도 하나의 패드와 상기 범프 사이에 형성되는 시드층을 더 포함한다.
또한, 상기 범프는, 상기 시드층을 이용하여 형성한 금속판을 습식 에칭하여 형성된다.
또한, 상기 복수의 패드 중 적어도 다른 하나의 패드 위에 형성되는 접착볼에 의해 상기 적어도 다른 하나의 패드 위에 부착되는 전자 소자를 포함하며, 상기 전자 소자는, 상기 절연 기판의 상부에 형성되어 외부로 노출되어 있다.
또한, 상기 범프의 상면은, 상기 절연 기판의 상부에 부착된 전자 소자의 상면보다 높다.
또한, 상기 범프는, 상부에서 중심부로 갈수록 폭이 점차 감소하며, 상기 중심부에서 하부로 갈수록 폭이 점차 증가하는 형상을 가진다.
한편, 실시 예에 따른 패키지 기판은, 적어도 하나의 전자 소자 또는 제 1 칩이 부착되어 있는 하부 기판; 및 적어도 하나의 제 2 칩 부착되어 있으며, 상기 하부 기판과 결합되는 상부 기판을 포함하며, 상기 하부 기판은, 절연 기판과, 상기 절연 기판 위에 상기 절연 기판의 표면 위로 돌출되고, 상면에 솔더 볼이 형성되어 있으며, 측면이 곡면으로 형성된 복수의 범프를 포함하며, 상기 상부 기판은, 상기 범프에 의해 지지되어, 상기 솔더 볼을 통해 상기 하부 기판 위에 부착된다.
또한, 상기 하부 기판의 전자 소자 또는 제 1 칩은, 상기 절연 기판의 상부 중 상기 복수의 범프의 사이 영역에 형성되어 외부로 노출되어 있으며, 상기 복수의 범프의 상면보다 낮은 위치에 배치되는 상면을 가진다.
또한, 상기 범프는, 상부의 폭이 하부의 폭보다 좁다.
또한, 상기 복수의 범프는, 상기 절연 기판과 상기 범프 사이에 형성되는 시드층을 더 포함한다.
또한, 상기 범프는, 상부에서 중심부로 갈수록 폭이 점차 감소하며, 상기 중심부에서 하부로 갈수록 폭이 점차 증가하는 형상을 가진다.
한편, 실시 예에 따른 패키지 기판 제조 방법은 제 1 절연 기판을 준비하는 단계; 상기 준비된 제 1 절연 기판 위에 복수의 패드를 형성하는 단계; 상기 제 1 절연 기판 위에 상기 복수의 패드의 상면을 노출하는 개구부를 갖는 보호층을 형성하는 단계; 상기 보호층의 상면 및 측면, 그리고 상기 개구부를 통해 노출된 복수의 패드의 상면에 시드층을 형성하는 단계; 상기 시드층을 이용하여 상기 시드층 위에 금속판을 형성하는 단계; 상기 복수의 패드의 상면과 수직으로 중첩되는 상기 금속판의 상면에 마스크를 형성하는 단계; 상기 금속판을 습식 에칭하여 복수의 범프를 형성하는 단계; 상기 마스크를 제거하는 단계; 및 상기 시드층을 에칭하는 단계를 포함한다.
또한, 상기 범프는, 상기 습식 에칭에 의하여 측면이 곡면으로 형성된다.
또한, 상기 범프는, 상부의 폭이 하부의 폭보다 좁은 형상을 갖는다.
또한, 상기 시드층을 에칭하는 단계에서, 상기 범프의 하부에 배치된 시드층은, 제거되지 않는다.
또한, 상기 범프는, 상부에서 중심부로 갈수록 폭이 점차 감소하며, 상기 중심부에서 하부로 갈수록 폭이 점차 증가하는 형상을 가진다.
또한, 적어도 하나의 상부 기판을 제조하는 단계; 상기 범프 위에 접착 볼을 형성하는 단계; 및 상기 접촉 볼 위에 상기 상부 기판을 배치하여, 상기 범프 위에 상기 상부 기판을 부착시키는 단계를 더 포함한다.
또한, 상기 1 절연 기판 위에 형성된 복수의 패드 중 상기 복수의 범프 사이에 위치한 적어도 어느 하나의 패드 위에 전자 소자 및 칩 중 적어도 하나를 부착하는 단계가 더 포함되며, 상기 전자 소자 및 칩의 상면은, 상기 복수의 패드의 상면보다 낮다.
또한, 상기 제 1 절연 기판과, 상기 상부 기판 사이의 영역에 몰딩층을 형성하여, 상기 몰딩층 내에 상기 복수의 범프와, 상기 전자 소자 및 칩 중 적어도 하나를 매립하는 단계를 더 포함한다.
본 발명에 따른 실시 예에 의하면, 하부 기판에 범프를 형성하고, 상기 형성된 범프를 이용하여 상기 하부 기판 위에 상부 기판을 부착하여 패키지 기판을 제조함으로써, 미세 피치에 대응이 가능하며, 이에 따라 제조사의 생산성을 극대화시킬 수 있다.
또한, 본 발명에 따른 실시 예에 의하면 하부 기판의 상부에 외부로 노출되는 전자 소자를 부착하고, 그에 따라 상부 기판과의 패키지 공정에서 상기 전자 소자가 부착된 공간을 레진으로 몰딩함으로써, 상기 전자 소자 부착에 대한 기판의 디자인 자유도를 향상시킬 수 있으며, 수율 관점의 생산성을 향상시킬 수 있다.
또한, 본 발명에 따른 실시 예에 의하면 하부 기판과 상부 기판 사이에 형성되는 몰딩 영역이 상기 하부 기판에 형성된 메탈 포스트에 의해 지지 되기 때문에, 상기 몰딩 영역에 부착된 전자 소자를 효율적으로 보호할 수 있으며, 이에 따른 패키지 기판의 신뢰성을 향상시킬 수 있다.
또한, 본 발명에 따른 실시 예에 의하면, 범프의 측면이 곡면을 가지도록 하면서, 상부의 폭이 하부의 폭보다 좁은 사다리꼴 형상을 갖도록 함으로써, 이웃하는 메탈 포스트 사이의 이격 거리를 증가시켜 쇼트 불량을 방지할 수 있으며, 적은 양의 솔더를 사용하여 상부 기판을 부착시킬 수 있다.
또한, 본 발명에 따른 실시 예에 의하면, 패턴 도금 방식의 메탈 포스트 형성이 아닌, 에칭 방식으로 형성하기 때문에 인쇄회로기판의 제조 원가를 감소시킬 수 있다.
도 1은 종래 기술에 따른 패키지 기판을 나타낸 단면도이다.
도 2는 본 발명의 실시 예에 따른 인쇄회로기판을 보여주는 도면이다.
도 3은 도 2에 도시된 범프의 확대도이다.
도 4 내지 19는 도 2에 도시된 인쇄회로기판의 제조 방법을 공정 순으로 설명하기 위한 단면도이다.
도 20은 본 발명의 실시 예에 따른 패키지 기판을 설명하기 위한 단면도이다.
도 21 내지 23은 도 20에 도시된 패키지 시스템의 제조 방법을 공정 순으로 설명하기 위한 단면도이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
도 2는 본 발명의 실시 예에 따른 인쇄회로기판을 보여주는 도면이다.
도 2를 참조하면, 본 발명의 실시 예에 따른 인쇄회로기판은, 제 1 절연층(101), 회로 패턴(102), 도전성 비아(103), 제 2 절연층(104), 제 3 절연층(105), 제 1 패드(106), 제 2 패드(107), 보호층(108), 제 1 솔더 볼(109), 프로세서 칩(110), 전자 소자(112), 접착 페이스트(111), 제 2 솔더 볼(116), 시드층(113) 및 범프(115)를 포함한다.
제 1 절연층(101)은 코어 기판일 수 있다.
상기 제 1 절연층(101)은 단일 회로 패턴이 형성되는 인쇄회로기판의 지지기판일 수 있으나, 복수의 적층 구조를 가지는 기판 중 어느 하나의 회로 패턴이 형성되는 영역을 의미할 수도 있다.
상기 제 1 절연층(101) 위에는 제 2 절연층(104)이 형성되고, 상기 제 1 절연층(101) 아래에는 제 3 절연층(105)이 형성된다.
상기 제 1 내지 제3 절연층(101, 104, 105)은 절연 플레이트를 형성하며, 열경화성 또는 열가소성 고분자 기판, 세라믹 기판, 유-무기 복합 소재 기판, 또는 유리 섬유 함침 기판일 수 있으며, 고분자 수지를 포함하는 경우, FR-4, BT(Bismaleimide Triazine), ABF(Ajinomoto Build up Film) 등의 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리이미드계 수지를 포함할 수도 있으나, 특별히 이에 한정되는 것은 아니다.
상기 제 1 내지 제3 절연층(101, 104, 105)은 서로 다른 물질로 형성될 수 있으며, 일 예로 제1 절연층(101)은 유리 섬유를 포함하는 함침 기판이고 제2 및 제3 절연층(104, 105)은 수지만으로 형성되어 있는 절연시트일 수 있다.
상기 제1 절연층(101)은 중심 절연층으로서, 제2 및 제3 절연층(104, 105)보다 두꺼울 수 있다.
상기 제1 절연층(101)의 상면 및 하면 중 적어도 어느 한 면에는 내부 회로패턴(102)이 형성된다.
상기 회로 패턴(102)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
또한, 상기 제 1 절연층(101)의 내부에는 서로 다른 층에 형성되는 내부 회로 패턴(102)을 서로 연결하는 전도성 비아(103)가 형성된다.
상기 제 1 절연층(101)의 상부에 형성된 제 2 절연층(104)과, 하부에 형성된 제 3 절연층(105)에도 외부 회로 패턴(도시하지 않음)이 형성되어 있다.
상기 제 1 절연층(101)의 상부에 형성된 제 2 절연층(104)과, 하부에 형성된 제 3 절연층(105)의 노출 표면에도 외부 회로 패턴(도시하지 않음)이 형성되어 있다. 이때, 상기 외부 회로 패턴은 제 1 패드(106) 및 제 2 패드(107)일 수 있으며, 이의 사용 용도에 따라 패드 및 회로 패턴으로 구분될 수 있다.
즉, 상기 외부 회로 패턴은 도면상에 도시된 제 1 및 2 패드(106, 107)를 의미할 수 있다. 즉, 상기 외부 회로 패턴은 상기 패드(106, 107)와 동일한 공정에 의해 형성되며, 그의 기능에 따라 패턴과 패드로 구분된다.
즉, 제 2 절연층(104) 및 제 3 절연층(105)의 표면에는 회로 패턴이 형성되는데, 상기 회로 패턴의 기능에 따라 일부는 외부 회로 패턴이 될 수 있고, 나머지 일부는 칩이나 다른 기판과 연결되는 제 1 및 2 패드(106, 107)일 수 있다.
또한, 상기 제 2 절연층(104) 및 제 3 절연층(105) 내부에도 전도성 비아가 형성된다.
상기와 같은 도전성 비아(103)는 레이저 공정을 통해 상기 제 1, 2 및 3 절연층(101, 104, 105) 중 적어도 하나를 개방하는 비아 홀을 형성하고, 그에 따라 상기 형성된 비아 홀 내부를 금속 물질로 충진함으로써 형성할 수 있다.
이때, 상기 도전성 비아(103)를 형성하는 금속 물질은 Cu, Ag, Sn, Au, Ni 및 Pd 중 선택되는 어느 하나의 물질일 수 있으며, 상기 금속 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Ecaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
한편, 상기 비아 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다.
상기 비아 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 Co2 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 상기 제 1, 2 및 3 절연층(101, 104, 105)을 개방할 수 있다.
한편, 상기 레이저에 의한 가공은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법으로, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다.
또한, 상기 레이저에 의한 가공은 절단 직경이 최소 0.005mm까지 가능하며, 가공 가능한 두께 범위로 넓은 장점이 있다.
상기 레이저 가공 드릴로, YAG(Yttrium Aluminum Garnet)레이저나 CO2 레이저나 자외선(UV) 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO2 레이저는 절연층만 가공할 수 있는 레이저이다.
제 2 절연층(104) 및 제 3 절연층(105)의 표면(외부로 노출된 표면, 패드가 형성된 면)에는 보호층(108)이 형성된다.
상기 보호층(108)은 상기 제 1 패드(106)의 상면을 노출하는 개구부를 갖는다.
즉, 보호층(108)은 상기 제 2 절연층(104) 및 제 3 절연층(105)의 표면을 보호하기 위한 것으로, 상기 제 2 절연층(104) 및 제 3 절연층(105)의 전면에 걸쳐 형성되어 있으며, 노출되어야 하는 제 1 패드(106) 적층 구조의 상면을 개방하는 개구부를 갖는다.
상기 보호층(108)은 SR(Solder Resist), 산화물 및 Au 중 어느 하나 이상을 이용하여, 적어도 하나 이상의 층으로 형성될 수 있다.
상기 보호층(108)의 개구부에 의해 노출된 제 1 패드(106)는 그의 기능에 따라 구분된다.
즉, 상기 제 1 패드(106)는 프로세서 칩(110)이나 전자 소자(112)와 연결되는 패드와, 외부 기판과의 연결을 위한 패드로 구분된다.
따라서, 상기 제 1 패드(106) 중 적어도 어느 하나에는 제 1 솔더 볼(109)이 형성되고, 상기 형성된 제 1 솔더 볼(109)에 의해 프로세서 칩(110)이 부착된다.
또한, 상기 제 1 패드(106) 중 적어도 다른 어느 하나에는 접착 페이스트(111)가 형성되고, 그에 따라 상기 형성된 접착 페이스트(11)에 의해 전자 소자(112)가 부착된다.
상기 전자 소자(112)는 수동 소자일 수 있으며, 예를 들어 저항(Resistor), 인덕터(Inductor) 또는 커패시터(Capacitor) 일 수 있다. 바람직하게, 상기 전자 소자(112)는 MLCC(Multi Layer Ceramic Capacitor)이다.
상기 접착 페이스트(111)는 저융점 솔더, 고융점 솔더, 합금 입자로 구성된 솔더, 수지가 포함된 솔더 및 이들의 조합에 의해 이루어진 군에서 선택되는 적어도 하나의 솔더 크림이나, 접착성을 갖는 금속 물질로 이루어질 수 있으며, 경우에 따라 전도성을 확보하기 위한 금속 파우더를 포함할 수 있다.
상기 접착 페이스트(111)는 상기 적어도 다른 어느 하나의 제 1 패드(106) 위에 도포되고, 그에 따라 상기 도포된 접착 페이스트(111) 위에 상기 전자 소자(112)가 안착됨으로써, 상기 전자 소자(112)의 측면 방향으로 증착되어 형성된다.
그리고, 상기 제 3 절연층(105)의 표면에 형성된 제 2 패드(108)의 노출 면에는 제 2 솔더 볼(116)이 형성된다.
상기와 같이, 본 발명에 따른 인쇄회로기판은 전자 소자(112)와 프로세서 칩(110)이 제 1 절연층(101), 제 2 절연층(104) 및 제 3 절연층(105) 중 적어도 어느 하나에 매립 형성되지 않고, 상기 제 2 절연층(104) 위에 형성되어 외부로 노출되어 있다.
상기 전자 소자(112)와 프로세서 칩(110)은 추후 상부 기판과의 패키지 공정에서 형성되는 몰딩층(추후 설명) 내에 매립된다.
한편, 상기 제 1 패드(106) 중 적어도 어느 하나에는 범프(115)가 형성된다.
상기 범프(115)는 상기 보호층(108)을 통해 노출된 제 1 패드(106)의 상면 위에 형성된다.
그리고, 상기 범프(115)는 상기 보호층(108)의 표면으로부터 돌출되어 있다. 상기 범프(115)는 상부의 폭과 하부의 폭이 서로 다른 기둥 형상을 가질 수 있다.
바람직하게, 상기 범프(115)는 상부 폭이 하부 폭보다 좁은 형상을 가진다. 또한, 상기 범프(115)의 측면은 곡면으로 형성된다.
이때, 상기 제 1 패드(106)와 상기 범프(115) 사이에는 시드층(113)이 형성된다.
상기 시드층(113)은 상기 범프(115)를 형성하기 위한 기초 자재가 되는 금속판(추후 설명)을 형성하기 위한 시드층이다.
상기 시드층(113)은 상기 보호층(108)의 일부 상면, 측면 및 상기 제 1 패드(106)에 형성된다.
이때, 바람직하게 상기 범프(115)는 적어도 2개 이상 형성된다. 예를 들어, 상기 범프(115)는 상기 제 1 패드(106) 중 중앙을 기준으로 좌측에 형성되어 있는 어느 하나의 제 1 패드와, 우측에 형성되어 있는 다른 어느 하나의 제 1 패드에 각각 형성된다.
도면에서처럼, 상기 범프(115)는 최 좌측에 형성되어 있는 패드와, 상기 최 좌측에 형성된 패드와 인접한 어느 하나의 패드와, 최 우측에 형성되어 있는 패드와, 상기 최 우측에 형성되어 있는 패드와 인접한 어느 하나의 패드에 각각 형성될 수 있다.
즉, 상기 범프(115)는 상부 기판과의 패키지를 위해 사용되며, 그에 따라 상기 상부 기판과의 용이한 패키지를 위해 좌측 및 우측에 적어도 1개씩이 형성되도록 한다.
이때, 상기 범프(115)의 높이는 상기 제 2 절연층(104) 위에 부착되는 전자 소자(112) 및 프로세서 칩(110)이 높이보다는 높게 형성되는 것이 바람직하다.
바람직하게, 상기 범프(115) 중 상기 보호층(108) 위로 돌출되어 있는 부분의 두께는 100~150㎛를 가지도록 한다.
한편, 상기와 같이 범프(115)는 실질적으로 상기 시드층(113)을 포함한다.
이때, 일반적인 범프는 시드층을 중심으로 전해 도금을 수행하여 형성된다. 그러나, 본 발명은 상기와 같은 전해 도금 방법을 사용하여 상기 범프(115)를 형성하지 않고, 에칭을 이용하여 형성한다.
이때, 상기 에칭은 습식 에칭 또는 웨트 에칭(wet etching) 기법이 이용될 수 있다.
상기 습식 에칭 또는 웨트 에칭은 목표 금속만을 부식 융해하는 성질을 가지는 약품을 사용하는 에칭이다. 상기 습식 에칭은 드라이 에칭보다 한번에 대량의 기판을 처리할 수 있으며, 장비나 약품의 가격이 싼 장점이 있다. 또한, 상기 습식 에칭은 에칭 깊이가 깊을 수록 단면 방향도 부식이 진행되며, 약품의 온도에 따라서 에칭 속도가 변화된다.
이에 따라, 본 발명은 상기와 같은 습식 에칭 기법을 이용하여 상기 제 1 패드(106) 위에 형성되어 있는 금속판을 식각함으로써, 측면이 곡률을 가지면서 상부 폭 및 하부 폭이 서로 다른 형상의 범프를 형성한다.
도 3을 참조하여, 상기 범프(115)의 형상에 대해 더욱 상세히 설명하기로 한다.
도 3을 참조하면, 범프(115)는 상기 보호층(108)을 통해 노출된 제 1 패드(106) 위에 형성된다.
이때, 상기 제 1 패드(106) 위에는 시드층(113)이 형성되어 있으며, 상기 범프(115)는 상기 시드층(113) 위에 형성된다.
실질적으로, 상기 범프(115)는 상기 시드층(113)을 이용하여 상기 보호층(108) 위에 형성된 금속판(추후 설명)을 습식 에칭하여 형성된다.
이때, 상기 범프(115)는 상기 습식 에칭 기법의 등방성 에칭 효과에 의해 상부의 폭과 하부의 폭이 서로 다르게 나타난다.
또한, 상기 범프(115)의 측면은 곡면으로 형성된다.
상기 범프(115)의 상부 폭은 제 1 폭(a)을 가지며, 하부 폭은 제 2 폭(c)을 가지며, 상기 상부와 하부 사이의 특정 부분의 폭은 제 3 폭(b)을 가진다.
이때, 상기 범프(115)는 상부에서 변곡점(point of inflection)으로 갈수록 폭이 점차 감소하게 되며, 상기 변곡점에서 하부로 갈수록 폭이 다시 점차 증가하게 된다.
이에 따라, 상기 제 1 폭(a)은 제 2 폭(c)보다 작으며, 상기 제 3 폭(b)보다는 크다.
바람직하게, 상기 범프(115)의 단면은 측면이 곡면으로 형성된 사다리꼴 형상을 가진다.
상기와 같이, 범프(115)는 상부 폭이 하부 폭보다 작기 때문에, 미세 피치(300㎛ 이하)에서도 브릿지에 의한 쇼트 불량을 방지할 수 있으며, 적은 양의 솔더를 사용하여 상부 기판을 부착시킬 수 있기 때문에 미세 피치에 더 유리한 구조를 갖는다.
또한, 도면상에는 도시하지 않았지만, 추후 상기 범프(115) 위에 형성되는 솔더는 상기 범프(115)의 측면을 감싸는 형태로 형성되며, 이에 따라 솔더의 접합 신뢰성이 우수한 효과를 갖는다.
한편, 본 발명에서는 상기 솔더가 상기 범프(115) 위에 형성된다고 설명하였으나, 이는 일 실시 예에 불과할 뿐, 상기 범프(115)의 형성 위치는 변경될 수 있을 것이다.
다시 말해서, 상기 솔더는 추후 상기 범프(115)에 의해 지지되어 안착되는 상부 기판(200)의 패드(201) 위에 형성될 수 있으며, 상기 패드 위에 형성된 솔더에 의해 상기 상부 기판(200)과 하부 기판이 상호 결합될 수 있을 것이다.
상기 범프(115)는 구리 및 Sn(Tin)과 같은 금속 물질로 형성될 수 있다.
도 4 내지 19는 도 2에 도시된 인쇄회로기판의 제조 방법을 공정 순으로 설명하기 위한 단면도이다.
먼저, 도 4을 참조하면, 인쇄회로기판(100)의 제조에 기초가 되는 제 1 절연층(101)을 준비한다.
상기 제 1 절연층(101)은 인쇄회로기판(100)의 내부에 존재하는 회로 패턴을 형성하기 위한 기초 자재이다.
상기 제 1 절연층(101)은 열경화성 또는 열가소성 고분자 기판, 세라믹 기판, 유-무기 복합 소재 기판, 또는 유리 섬유 함침 기판일 수 있으며, 고분자 수지를 포함하는 경우, 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리이미드계 수지를 포함할 수도 있다.
상기 제 1 절연층(101)의 적어도 일면에는 금속층(도시하지 않음)이 형성된다. 상기 금속층(도시하지 않음)은 내부 회로 패턴(102)을 형성하기 위해 사용된다.
상기 금속층은 상기 제 1 절연층(101)에 비전해 도금을 하여 형성할 수 있으며, 이와 달리 CCL(copper clad laminate)를 사용할 수 있다
이때, 상기 금속층을 비전해 도금하여 형성하는 경우, 상기 제 1 절연층(101)의 상면에 조도를 부여하여 도금이 원활이 수행되도록 할 수 있다.
상기 금속층은 구리(Cu), 철(Fe) 및 이들의 합금 등의 전도성이 있는 금속 재질로 형성될 수 있다.
이후, 도 5를 참조하면, 상기 준비된 제 1 절연층(101)의 상면 및 하면의 금속층을 식각하여 회로 패턴(102)을 형성하고, 그에 따라 상기 제 1 절연층(101)에 비아 홀(도시하지 않음)을 형성하여, 상기 제 1 절연층(101)의 상면 및 하면에 각각 형성되어 있는 회로 패턴(102)을 상호 전기적으로 연결하기 위한 전도성 비아(103)를 형성한다.
상기 회로 패턴(102)은 상기 금속층의 상면 및 하면에 포토 레지스트을 도포한 후, 이를 패터닝하고, 노광 및 현상 과정을 진행하여 포토 레지스트 패턴을 형성함으로써 수행할 수 있다.
즉, 상기 회로 패턴(102)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
상기 도전성 비아(103)는 1층 회로 패턴과 2층 회로 패턴의 적어도 1 이상의 영역을 도통시키기 위해 형성된다. 상기 도전성 비아(103)를 형성하기 위한 비아 홀은 레이저가공 등의 공정을 통해 형성될 수 있으며, 상기 형성된 비아 홀 내부를 금속 물질로 충진하는 공정을 통해 형성될 수 있다.
이때, 상기 금속 물질은 Cu, Ag, Sn, Au, Ni 및 Pd 중 선택되는 어느 하나의 물질일 수 있으며, 상기 금속 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Ecaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
이때, 상기 회로 패턴(102)과 도전성 비아(103)의 형성 순서는 크게 중요하지 않지만, 보다 효율적인 비아 홀 가공을 위해, 상기 도전성 비아(103)를 우선적으로 가공하여 상기 도전성 비아(103)를 형성시킨 후, 상기 회로 패턴(102)을 형성시킨다.
이후, 도 6을 참조하면, 상기 제 1 절연층(101)의 상면에 형성된 회로 패턴(102)을 매립하는 제 2 절연층(104)을 형성한다.
이때, 상기 제 2 절연층(104)은 하나의 층으로 형성하는 것도 가능하지만, 각각 여러 개의 층으로 형성되어 다수의 층으로 적층되는 구조를 가질 수도 있다. 이때, 상기 제 2 절연층(104)은 에폭시, 페놀 수지, 프리프레그, 폴리이미드 필름, ABF 필름 등이 적용되어 복수의 층이 동일한 재질로 이루어져 형성될 수 있다.
상기 제 2 절연층(104)의 일면에는 금속층(A)이 형성될 수 있다.
상기 금속층(A)은 추후 제 1 패드(106)나 외부 회로 패턴(도시하지 않음)을 형성시키기 위해 존재할 수 있다.
상기 금속층(A)은 열, 압력에 의한 프레스 공정 시, 레진(Resin)의 흐름과 퍼짐성을 용이하게 하는 역할을 한다.
상기 제 1 절연층(101)의 하면에 형성된 회로 패턴(102)을 매립하는 제 3 절연층(105)을 형성한다.
이때, 상기 제 3 절연층(105)은 하나의 층으로 형성하는 것도 가능하지만, 각각 여러 개의 층으로 형성되어 다수의 층으로 적층되는 구조를 가질 수도 있다. 이때, 상기 제 3 절연층(105)은 에폭시, 페놀 수지, 프리프레그, 폴리이미드 필름, ABF 필름 등이 적용되어 복수의 층이 동일한 재질로 이루어져 형성될 수 있다.
상기 제 3 절연층(105)의 일면에는 금속층(A)이 형성될 수 있다.
상기 금속층(A)은 추후 제 2 패드(107)나 외부 회로 패턴(도시하지 않음)을 형성시키기 위해 존재할 수 있다.
상기 금속층(A)은 열, 압력에 의한 프레스 공정 시, 레진(Resin)의 흐름과 퍼짐성을 용이하게 하는 역할을 한다.
다음으로, 도 7을 참조하면, 상기 준비된 제 2 절연층(104)의 상면의 금속층을 식각하여 제 1 패드(106)를 형성하고, 그에 따라 상기 제 2 절연층(104)에 비아 홀(도시하지 않음)을 형성하여, 상기 제 1 절연층(101)의 상면에 형성되어 있는 회로 패턴(102)과 상기 제 1 패드(106)를 상호 전기적으로 연결하기 위한 전도성 비아를 형성한다.
즉, 상기 제 1 패드(106)는 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
또한, 상기 준비된 제 3 절연층(105)의 하면의 금속층을 식각하여 제 2 패드(107)를 형성하고, 그에 따라 상기 제 3 절연층(105)에 비아 홀(도시하지 않음)을 형성하여, 상기 제 1 절연층(101)의 하면에 형성되어 있는 회로 패턴(102)과 상기 제 2 패드(107)를 상호 전기적으로 연결하기 위한 전도성 비아를 형성한다.
다음으로, 도 8을 참조하면, 상기 제 2 절연층(104)의 상면 및 상기 제 3 절연층(105)의 하면에 보호층(108)을 각각 형성한다.
상기 보호층(108)은 상기 제 2 절연층(104)의 표면, 제 1 패드(106)의 표면, 제 3 절연층(105)의 표면 및 제 2 패드(107)의 표면을 각각 보호하기 위한 것으로, 솔더 레지스트, 산화물 및 Au 중 적어도 어느 하나를 이용하여 적어도 하나 이상의 층으로 형성될 수 있다.
다음으로, 도 9를 참조하면, 상기 보호층(108)을 가공하여, 상기 제 1 패드(106) 및 제 2 패드(107)의 표면을 외부로 노출시킨다.
즉, 상기 보호층(108)은 상기 제 1 패드(106) 및 제 2 패드(107)의 일부 상면을 노출하는 개구부(120)를 포함하도록 형성되며, 상기 개구부(120)는 상기 제 1 패드(106) 및 제 2 패드(107)보다 작은 직경을 갖는다.
이에 따라, 상기 제 1 패드(106) 및 제 2 패드(107)의 가장자리 영역은 상기 보호층(108)에 의해 보호된다.
이후, 상기 보호층(108)의 개구부(120)을 통해 노출된 제 1 패드 중 적어도 어느 하나에, 접착 페이스트(111)를 도포하고, 그에 따라 상기 도포된 접착 페이스트(111) 위에 전자 소자(112)를 안착시킨다.
상기 전자 소자(112)는 수동 소자일 수 있으며, 예를 들어 저항(Resistor), 인덕터(Inductor) 또는 커패시터(Capacitor) 일 수 있다. 바람직하게, 상기 전자 소자(112)는 MLCC(Multi Layer Ceramic Capacitor)이다.
상기 접착 페이스트(111)는 저융점 솔더, 고융점 솔더, 합금 입자로 구성된 솔더, 수지가 포함된 솔더 및 이들의 조합에 의해 이루어진 군에서 선택되는 적어도 하나의 솔더 크림이나, 접착성을 갖는 금속 물질로 이루어질 수 있으며, 경우에 따라 전도성을 확보하기 위한 금속 파우더를 포함할 수 있다.
상기 접착 페이스트(111)는 상기 적어도 다른 어느 하나의 제 1 패드 위에 도포되고, 그에 따라 상기 도포된 접착 페이스트(111) 위에 상기 전자 소자(112)가 안착됨으로써, 상기 전자 소자(112)의 측면 방향으로 증착되어 형성된다.
다음으로, 도 10을 참조하면, 상기 보호층(108)의 개구부(120)를 통해 노출된 적어도 하나의 제 1 패드(106) 위에 제 1 솔더 볼(109)을 형성한다.
다음으로, 도 11을 참조하면, 상기 형성된 제 1 솔더 볼(109) 위에 프로세서 칩(110)을 부착한다.
상기 프로세서 칩(110)은 상기 제 1 솔더 볼(109)에 의해 상기 제 1 패드(106)와 전기적으로 연결된다.
다음으로, 도 12를 참조하면, 상기 제 1 패드(106)의 일부 상면을 개방하면서, 상기 전자 소자(112) 및 프로세서 칩(110)을 덮는 덮개층(130)을 형성한다.
다음으로, 도 13을 참조하면, 상기 덮개층(130)이 형성되면, 상기 보호층(108), 제 1 패드(106), 제 2 패드(107) 및 상기 덮개층(130)의 표면에 시드층(113)을 형성한다. 상기 시드층(113)은 1㎛의 두께를 가지도록 하는 것이 바람직하다.
상기 도금 씨드층은 무전해 도금 방식으로 형성될 수 있다.
무전해 도금 방식은 탈지과정, 소프트 부식과정, 예비 촉매 처리 과정, 촉매 처리 과정, 활성화 과정, 무전해 도금 과정 및 산화 방지 처리 과정의 순서로 처리하여 진행할 수 있다. 또한, 상기 도금 씨드층은 도금이 아닌 플라즈마를 이용하여 금속 입자를 스퍼터링함으로써 형성할 수도 있을 것이다.
또한, 상기 시드층(113)은 순수 니켈을 포함하는 금속으로 형성될 수 있으며, 이와 다르게 니켈에 다른 이종의 금속을 포함하는 합금으로 형성할 수 있다.
다음으로, 도 14를 참조하면, 상기 형성된 시드층(113)을 토대로 전해 도금을 수행하여 금속판(114)을 형성한다.
상기 금속판(114)은 상기 시드층(113)이 형성된 영역에 전체적으로 형성된다.
다음으로, 도 15를 참조하면, 상기 형성된 금속판(114)의 표면 중 범프 형성 영역에 대응하는 위치에 마스크(140)를 부착한다.
다음으로, 도 16을 참조하면, 상기 형성된 금속판(114)을 습식 에칭한다. 이때, 상기 금속판(114)을 습식 에칭하게 되면, 상기 마스크(140)가 부착된 위치(범프 형성 영역)만을 제외한 다른 영역의 금속판(114)은 모두 제거된다.
이때, 금속판(114) 중 상기 마스크(140)가 형성되어 있는 부분은 습식 에칭 기법에 의한 등반성 에칭으로 인해 상부 폭은 좁고, 하부 폭은 넓게 나타나는 사다리꼴 형상을 갖는 범프(115)가 형성되게 된다.
또한, 상기 범프(115)는 측면이 곡면을 가지게 된다.
한편, 상기 시드층(113)은 상기 금속판(114)을 에칭하기 위한 에칭액에 의해 에칭이 이루어지지 않으며, 그 형태가 그대로 유지되게 된다.
한편, 상기 범프(115)는 상부 기판과의 패키지를 위해 사용되며, 그에 따라 상기와 같이 상기 상부 기판의 양단 부분을 효율적으로 지지하기 위하여, 상기와 같이 좌측 및 우측에 적어도 1개씩이 형성되도록 한다.
이때, 상기 범프(115)의 높이는 상기 제 2 절연층(104) 위에 부착되는 전자 소자(112) 및 프로세서 칩(110)이 높이보다는 높게 형성되는 것이 바람직하다.
바람직하게, 상기 범프(115) 중 상기 보호층(108) 위로 돌출되어 있는 부분의 두께는 100~150㎛를 가지도록 한다.
다음으로, 도 17을 참조하면, 상기 범프(115)의 상면에 부착되어 있는 마스크(140)를 제거한다.
다음으로, 도 18을 참조하면, 상기 이전에 금속판(114)을 형성하기 위해 형성하였던 시드층(113)을 제거한다.
이때, 상기 시드층(113)을 에칭하기 위한 에칭액으로 에칭을 진행하게 되면, 상기 범프(115) 및 제 2 패드(107)는 에칭이 이루어지지 않으며, 그 형태가 그대로 유지되게 된다.
이에 따라, 상기 시드층(113) 중 상기 범프(115)의 하부에 위치한 시드층(113)은 제거되지 않고 그대로 남아있게 된다.
다음으로, 도 19를 참조하면, 상기 적어도 하나의 제 2 패드(107)에 제 2 솔더 볼(116)을 형성한다.
한편, 상기에서는, 상기 전자 소자(112) 및 프로세서 칩(110)이 이미 형성된 이후에 상기 범프(115)를 형성하기 위한 공정이 진행된다고 설명하였으나, 이는 일실시 예에 불과할 뿐, 상기 범프(115)의 형성 순서는 변경될 수 있을 것이다.
예를 들어, 상기 전자 소자(112) 및 프로세서 칩(110)가 형성되기 전에 상기 범프(115)를 형성하는 공정이 진행될 수 있으며, 상기 범프(115)가 형성된 후에 상기 전자 소자(112) 및 프로세서 칩(110)의 실장 공정이 진행될 수도 있을 것이다.
본 발명에 따른 실시 예에 의하면, 하부 기판의 메탈 포스트를 형성하고, 상기 형성된 메탈 포스트를 이용하여 상기 하부 기판 위에 상부 기판을 부착하여 패키지 기판을 제조함으로써, 미세 피치에 대응이 가능하며, 이에 따라 제조사의 생산성을 극대화시킬 수 있다.
또한, 본 발명에 따른 실시 예에 의하면 하부 기판의 상부에 외부로 노출되는 전자 소자를 부착하고, 그에 따라 상부 기판과의 패키지 공정에서 상기 전자 소자가 부착된 공간을 레진으로 몰딩함으로써, 상기 전자 소자 부착에 대한 기판의 디자인 자유도를 향상시킬 수 있으며, 수율 관점의 생산성을 향상시킬 수 있다.
또한, 본 발명에 따른 실시 예에 의하면 하부 기판과 상부 기판 사이에 형성되는 몰딩 영역이 상기 하부 기판에 형성된 메탈 포스트에 의해 지지 되기 때문에, 상기 몰딩 영역에 부착된 전자 소자를 효율적으로 보호할 수 있으며, 이에 따른 패키지 기판의 신뢰성을 향상시킬 수 있다.
또한, 본 발명에 따른 실시 예에 의하면, 메탈 포스트의 측면이 곡면을 가지도록 하면서, 상부의 폭이 하부의 폭보다 좁은 사다리꼴 형상을 갖도록 함으로써, 이웃하는 메탈 포스트 사이의 이격 거리를 증가시켜 쇼트 불량을 방지할 수 있으며, 적은 양의 솔더를 사용하여 상부 기판을 부착시킬 수 있다.
또한, 본 발명에 따른 실시 예에 의하면, 패턴 도금 방식의 메탈 포스트 형성이 아닌, 애칭 방식으로 형성하기 때문에 인쇄회로기판의 제조 원가를 감소시킬 수 있다.
도 20은 본 발명의 실시 예에 따른 패키지 기판을 설명하기 위한 단면도이다.
도 20을 참조하면, 패키지 기판은, 하부 기판(100) 및 상부 기판(200)을 포함한다.
하부 기판(100)은 도 2를 참조하여 상기에서 이미 설명하였으므로, 이에 대한 상세한 설명을 생략하기로 한다.
상부 기판(200)은, 제 4 절연층(201), 회로 패턴 또는 패드(202), 전도성 비아(203), 보호층(204), 솔더 볼(205) 및 메모리 칩(206)을 포함한다.
상기 제 4 절연층(201)은 단일 회로 패턴이 형성되는 인쇄회로기판의 지지 기판일 수 있으나, 복수의 적층 구조를 가지는 인쇄회로기판 중 한 회로 패턴이 형성되어 있는 절연층 영역을 의미한다.
상기 제 4 절연층(201)은 절연 플레이트를 형성하며, 열경화성 또는 열가소성 고분자 기판, 세라믹 기판, 유-무기 복합 소재 기판, 또는 유리 섬유 함침 기판일 수 있으며, 고분자 수지를 포함하는 경우, FR-4, BT(Bismaleimide Triazine), ABF(Ajinomoto Build up Film) 등의 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리이미드계 수지를 포함할 수도 있으나, 특별히 이에 한정되는 것은 아니다.
상기 제 4 절연층(201)의 적어도 일면에는 회로 패턴 또는 패드(202, 203)가 형성된다.
상기 회로 패턴 또는 패드(202, 203)는 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
상기 제 4 절연층(201) 내에는 전도성 비아(203)가 형성된다.
상기 전도성 비아(203)는 상기 제 4 절연층(201)의 상면에 형성된 회로 패턴 또는 패드(202)와, 하면에 형성된 회로 패턴 또는 패드(202)를 전기적으로 연결한다.
상기 전도성 비아(203)는, Ag, Sn, Au, Ni 및 Pd 중 선택되는 어느 하나의 물질일 수 있으며, 상기 금속 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Ecaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
상기 제 4 절연층(201)의 상면에 형성된 회로 패턴 또는 패드(202) 중 적어도 어느 하나 위에는 솔더 볼(205)이 형성된다.
그리고, 상기 형성될 솔더 볼(205) 위에는 메모리 칩(206)이 안착된다.
상기 솔더 볼(205) 형성 및 메모리 칩(206)의 안착은 본 발명의 실시 예에서, 이미 공지된 기술이므로 이에 대한 상세한 설명은 생략한다.
상기와 같은, 상부 기판(200) 및 하부 기판(100)은 연결 솔더 볼(150)에 의해 상호 결합한다.
즉, 상기 하부 기판(100)의 범프(115) 위에는 연결 솔더 볼(150)이 형성된다.
그리고, 이때, 상기 범프(115)는 상기 하부 기판(100)의 양단에 각각 형성되기 때문에, 상기 연결 솔더 볼(150)도, 상기 하부 기판(100)의 단면을 기준으로, 좌측 및 우측 영역에 형성되어 있는 범프(115) 위에 각각 형성된다.
상기 범프(115) 위에 형성되어 있는 연결 솔더 볼(150) 위에 상기 상부 기판(200)이 부착된다. 이때, 상기 상부 기판(200)은 상기 범프(115)에 의해 지지되고, 그에 따라 상기 연결 솔더 볼(150)에 의해 제공되는 접착성에 의해 상기 하부 기판(100) 위에 부착된다.
상기 하부 기판(100)과 상부 기판(200) 사이에는 몰딩층(160)이 형성된다.
상기 몰딩층(160)은 상기 하부 기판(100)과 상부 기판(200)의 표면을 보호하면서, 상기 하부 기판(100) 위에 형성되어 있는 부품들을 보호한다.
즉, 상기 하부 기판(100) 위에는 전자 소자(112)와 프로세서 칩(110)이 부착되어 있다. 이때, 상기 전자 소자(112)와 프로세서 칩(110)은 상기 하부 기판(100)의 제조성을 높이면서, 디자인 자유도를 향상시키기 위해, 외부로 노출된 상태로 상기 하부 기판(100)의 상부에 형성된다.
그리고, 상기 하부 기판(100) 위에 상부 기판(200)이 부착되는데, 상기 상부 기판(200)은 상기 하부 기판(100)에 형성되어 있는 범프(115) 위에 안착된다.
이때, 상기 범프(115)의 높이는 전자 소자(112)와 프로세서 칩(110)의 높이보다 높기 때문에, 상기 상부 기판(200)이 부착된 상태에서, 상기 전자 소자(112)와 프로세서 칩(110)은 외부로 노출되게 된다.
이에 따라, 상기 하부 기판(100)과 상부 기판(200) 사이에 몰딩층(160)을 형성하여, 상기 메탈 범프(115)에 의해 형성되는 하부 기판(100)과 상부 기판(200) 사이의 공간이 채워지도록 한다.
상기 몰딩층(160)은 레진에 의해 형성될 수 있다.
이에 따라, 상기 상부 기판(200)의 하면, 상부 기판(200)의 하부에 형성되는 보호층(204), 상기 하부 기판(100)의 표면, 상기 하부 기판(100)의 상부에 형성되는 보호층(108), 상기 하부 기판(100)의 상부에 형성되는 범프(115), 상기 하부 기판(100)의 상부에 형성되는 전자 소자(112)와 프로세서 칩(110)은 상기 몰딩층(160) 내에 매립된다.
도 21 내지 23은 도 20에 도시된 패키지 시스템의 제조 방법을 공정 순으로 설명하기 위한 단면도이다.
도 21을 참조하면, 먼저, 상기에서 이미 설명한 바와 같은 하부 기판(100)을 제조한다.
상기 하부 기판(100)이 제조되면, 상기 하부 기판(100)의 상부에 형성되어 있는 범프(115) 위에 연결 솔더 볼(150)을 형성한다.
다음으로, 도 22를 참조하면, 상기 형성된 연결 솔더 볼(150) 위에 상부 기판(200)을 안착하고, 리플로우 공정을 진행하여, 상기 하부 기판(100) 위에 상부 기판을 부착한다.
이때, 상기 상부 기판(200)은 상기 범프(115)에 의해 지지된 상태에서 상기 하부 기판(100) 위에 안착된다.
다음으로, 도 23을 참조하면, 상기 하부 기판(100)과 상부 기판(200) 사이의 공간을 레진으로 채워, 몰딩층(160)을 형성한다.
이에 따라, 상기 상부 기판(200)의 하면, 상부 기판(200)의 하부에 형성되는 보호층(204), 상기 하부 기판(100)의 표면, 상기 하부 기판(100)의 상부에 형성되는 보호층(108), 상기 하부 기판(100)의 상부에 형성되는 범프(115), 상기 하부 기판(100)의 상부에 형성되는 전자 소자(112)와 프로세서 칩(110)은 상기 몰딩층(150) 내에 매립된다.
한편, 상기에서는 하부 기판(100)의 범프(115) 위에 연결 솔더 볼(150)이 형성된다고 설명하였으나, 이는 일 실시 예에 불과할 뿐, 상기 연결 솔더 볼(150)의 형성 위치는 변경될 수 있을 것이다.
다시 말해서, 상기 연결 솔더 볼(150)은 상기 상부 기판(200)의 패드(201)에 형성되고, 상기 패드(201)에 형성된 연결 솔더 볼(150)에 의해 상기 상부 기판(200)과 하부 기판(100)이 상호 결합될 수 있을 것이다.
본 발명에 따른 실시 예에 의하면, 하부 기판의 메탈 포스트를 형성하고, 상기 형성된 메탈 포스트를 이용하여 상기 하부 기판 위에 상부 기판을 부착하여 패키지 기판을 제조함으로써, 미세 피치에 대응이 가능하며, 이에 따라 제조사의 생산성을 극대화시킬 수 있다.
또한, 본 발명에 따른 실시 예에 의하면 하부 기판의 상부에 외부로 노출되는 전자 소자를 부착하고, 그에 따라 상부 기판과의 패키지 공정에서 상기 전자 소자가 부착된 공간을 레진으로 몰딩함으로써, 상기 전자 소자 부착에 대한 기판의 디자인 자유도를 향상시킬 수 있으며, 수율 관점의 생산성을 향상시킬 수 있다.
또한, 본 발명에 따른 실시 예에 의하면 하부 기판과 상부 기판 사이에 형성되는 몰딩 영역이 상기 하부 기판에 형성된 메탈 포스트에 의해 지지 되기 때문에, 상기 몰딩 영역에 부착된 전자 소자를 효율적으로 보호할 수 있으며, 이에 따른 패키지 기판의 신뢰성을 향상시킬 수 있다.
또한, 본 발명에 따른 실시 예에 의하면, 메탈 포스트의 측면이 곡면을 가지도록 하면서, 상부의 폭이 하부의 폭보다 좁은 사다리꼴 형상을 갖도록 함으로써, 이웃하는 메탈 포스트 사이의 이격 거리를 증가시켜 쇼트 불량을 방지할 수 있으며, 적은 양의 솔더를 사용하여 상부 기판을 부착시킬 수 있다.
또한, 본 발명에 따른 실시 예에 의하면, 패턴 도금 방식의 메탈 포스트 형성이 아닌, 에칭 방식으로 형성하기 때문에 인쇄회로기판의 제조 원가를 감소시킬 수 있다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (21)

  1. 절연 기판;
    상기 절연 기판의 상면 위에 배치되는 복수의 패드;
    상기 절연 기판 위에 배치되며, 상기 복수의 패드의 상면을 노출하는 개구부를 갖는 보호층;
    상기 복수의 패드 중 적어도 하나의 패드 위에 배치되고, 상기 보호층의 표면 위로 돌출되어 있는 범프; 및
    상기 적어도 하나의 패드 및 상기 범프 사이에 배치된 시드층을 포함하고,
    상기 범프는,
    상기 보호층의 상기 개구부 내에 배치되고, 상기 적어도 하나의 패드의 상면과 직접 접촉하는 제1 부분; 및
    상기 제1 부분 위에 배치되고, 상기 보호층의 표면 위로 돌출되는 제2 부분을 포함하고,
    상기 제1 부분은 상기 제2 부분과 일체로 형성되고,
    상기 제2 부분의 측면의 전체 영역은 곡면으로 형성되고,
    상기 제2 부분의 폭은 변곡점을 중심으로 상기 제2 부분의 상면 및 상기 제2 부분의 하면으로 갈수록 점차 증가하며,
    상기 변곡점은 상기 제2 부분의 하면보다 상기 제2 부분의 상면에 가깝게 위치하는
    인쇄회로기판.
  2. 제 1항에 있어서,
    상기 제2 부분의 측면은, 습식 에칭된 곡면인
    인쇄회로기판.
  3. 제 1항에 있어서,
    상기 복수의 패드 중 적어도 다른 하나의 패드 위에 형성되는 접착볼에 의해 상기 적어도 다른 하나의 패드 위에 부착되는 전자 소자를 포함하며,
    상기 전자 소자는,
    상기 절연 기판의 상부에 형성되어 외부로 노출되어 있는
    인쇄회로기판.
  4. 제 3항에 있어서,
    상기 범프의 상기 제2 부분의 상면은,
    상기 절연 기판의 상부에 부착된 전자 소자의 상면보다 높은
    인쇄회로기판.
  5. 적어도 하나의 전자 소자 또는 제 1 칩이 부착되어 있는 하부 기판; 및
    적어도 하나의 제 2 칩 부착되어 있고, 적어도 하나의 패드가 형성되어 있으며, 상기 하부 기판과 결합되는 상부 기판을 포함하며,
    상기 하부 기판은,
    절연 기판;
    상기 절연 기판의 상면 위에 배치되는 복수의 패드;
    상기 절연 기판 위에 배치되며, 상기 복수의 패드의 상면을 노출하는 개구부를 갖는 보호층;
    상기 복수의 패드 중 적어도 하나의 패드 위에 배치되고, 상기 보호층의 표면 위로 돌출되며, 상면에 연결 솔더볼이 배치되는 범프; 및
    상기 적어도 하나의 패드 및 상기 범프 사이에 배치된 시드층을 포함하고,
    상기 상부 기판은,
    상기 범프에 의해 지지되어, 상기 솔더 볼을 통해 상기 하부 기판 위에 부착되고,
    상기 범프는,
    상기 보호층의 상기 개구부 내에 배치되고, 상기 적어도 하나의 패드의 상면과 직접 접촉하는 제1 부분; 및
    상기 제1 부분 위에 배치되고, 상기 보호층의 표면 위로 돌출되는 제2 부분을 포함하고,
    상기 제1 부분은 상기 제2 부분과 일체로 형성되고,
    상기 제2 부분의 측면의 전체 영역은 곡면으로 형성되고,
    상기 제2 부분의 폭은 변곡점을 중심으로 상기 제2 부분의 상면 및 상기 제2 부분의 하면으로 갈수록 점차 증가하며,
    상기 변곡점은 상기 제2 부분의 하면보다 상기 제2 부분의 상면에 가깝게 위치한
    패키지 기판.
  6. 제 5항에 있어서,
    상기 하부 기판의 전자 소자 또는 제 1 칩은,
    상기 절연 기판의 상부 중 상기 복수의 범프의 사이 영역에 형성되어 외부로 노출되어 있으며,
    상기 복수의 범프의 상면보다 낮은 위치에 배치되는 상면을 가지는
    패키지 기판.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
KR1020140080822A 2014-06-30 2014-06-30 인쇄회로기판, 패키지 기판 및 이의 제조 방법 KR102212827B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020140080822A KR102212827B1 (ko) 2014-06-30 2014-06-30 인쇄회로기판, 패키지 기판 및 이의 제조 방법
US14/753,087 US9867296B2 (en) 2014-06-30 2015-06-29 Printed circuit board and package substrate
CN201510373844.5A CN105228341B (zh) 2014-06-30 2015-06-30 印刷电路板、封装基板及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140080822A KR102212827B1 (ko) 2014-06-30 2014-06-30 인쇄회로기판, 패키지 기판 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
KR20160002069A KR20160002069A (ko) 2016-01-07
KR102212827B1 true KR102212827B1 (ko) 2021-02-08

Family

ID=54932150

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140080822A KR102212827B1 (ko) 2014-06-30 2014-06-30 인쇄회로기판, 패키지 기판 및 이의 제조 방법

Country Status (3)

Country Link
US (1) US9867296B2 (ko)
KR (1) KR102212827B1 (ko)
CN (1) CN105228341B (ko)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7749887B2 (en) * 2007-12-18 2010-07-06 Micron Technology, Inc. Methods of fluxless micro-piercing of solder balls, and resulting devices
WO2015057556A1 (en) 2013-10-15 2015-04-23 LIFI Labs, Inc. Lighting assembly
WO2015073890A1 (en) * 2013-11-14 2015-05-21 LIFI Labs, Inc. Resettable lighting system and method
US11455884B2 (en) 2014-09-02 2022-09-27 LIFI Labs, Inc. Lighting system
US9653442B2 (en) * 2014-01-17 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and methods of forming same
CN106465499B (zh) 2014-05-22 2018-11-30 莱弗实验室公司 定向照明系统和方法
US10163687B2 (en) * 2015-05-22 2018-12-25 Qualcomm Incorporated System, apparatus, and method for embedding a 3D component with an interconnect structure
CN104966709B (zh) 2015-07-29 2017-11-03 恒劲科技股份有限公司 封装基板及其制作方法
KR20170085833A (ko) * 2016-01-15 2017-07-25 삼성전기주식회사 전자 부품 패키지 및 그 제조방법
US9659911B1 (en) * 2016-04-20 2017-05-23 Powertech Technology Inc. Package structure and manufacturing method thereof
US9985006B2 (en) * 2016-05-31 2018-05-29 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
CN106255345B (zh) * 2016-08-20 2020-07-24 龙南骏亚精密电路有限公司 一种双层电路板结构的制作方法
US10256219B2 (en) * 2016-09-08 2019-04-09 Intel Corporation Forming embedded circuit elements in semiconductor package assembles and structures formed thereby
US10440794B2 (en) 2016-11-02 2019-10-08 LIFI Labs, Inc. Lighting system and method
US10546817B2 (en) * 2017-12-28 2020-01-28 Intel IP Corporation Face-up fan-out electronic package with passive components using a support
TWI665948B (zh) * 2018-07-04 2019-07-11 欣興電子股份有限公司 電路板元件及其製作方法
JP6877010B2 (ja) * 2018-07-09 2021-05-26 スタンレー電気株式会社 実装基板及びその製造方法
US11948848B2 (en) * 2019-02-12 2024-04-02 Intel Corporation Subtractive etch resolution implementing a functional thin metal resist
US20200335443A1 (en) * 2019-04-17 2020-10-22 Intel Corporation Coreless architecture and processing strategy for emib-based substrates with high accuracy and high density
TWI701991B (zh) * 2019-07-08 2020-08-11 欣興電子股份有限公司 電路板結構
US11049802B2 (en) * 2019-07-18 2021-06-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
JP7145334B2 (ja) * 2019-07-30 2022-09-30 株式会社Fuji ３次元積層造形による電子回路製造方法
US11776922B2 (en) * 2020-07-01 2023-10-03 Sandisk Technologies Llc Semiconductor structure containing pre-polymerized protective layer and method of making thereof
US11183446B1 (en) * 2020-08-17 2021-11-23 Qualcomm Incorporated X.5 layer substrate
KR20220042603A (ko) * 2020-09-28 2022-04-05 삼성전기주식회사 인쇄회로기판 및 이를 포함하는 전자부품 패키지
JP7102481B2 (ja) * 2020-10-09 2022-07-19 Ｎｉｓｓｈａ株式会社 射出成形品及びその製造方法
CN112423489A (zh) * 2020-10-14 2021-02-26 湖北亿咖通科技有限公司 印刷线路板、封装基板和车机主板
KR20220070684A (ko) * 2020-11-23 2022-05-31 삼성전기주식회사 인쇄회로기판

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4441328B2 (ja) * 2004-05-25 2010-03-31 株式会社ルネサステクノロジ 半導体装置及びその製造方法
WO2006028090A1 (ja) * 2004-09-06 2006-03-16 Tessera, Inc. 配線膜間接続用部材とその製造方法
JP4917874B2 (ja) * 2006-12-13 2012-04-18 新光電気工業株式会社 積層型パッケージ及びその製造方法
JP5003260B2 (ja) * 2007-04-13 2012-08-15 日本電気株式会社 半導体装置およびその製造方法
KR20100075204A (ko) * 2008-12-24 2010-07-02 삼성전자주식회사 스터드 범프를 이용한 적층형 반도체 패키지, 반도체 패키지 모듈, 및 그 제조방법
KR101097812B1 (ko) 2009-09-30 2011-12-23 엘지이노텍 주식회사 파인 피치 구조를 갖는 인쇄회로기판 및 이의 제조 방법
KR101095179B1 (ko) 2010-10-06 2011-12-16 삼성전기주식회사 인쇄회로기판의 제조방법
KR101383002B1 (ko) 2012-05-25 2014-04-08 엘지이노텍 주식회사 반도체 패키지 기판, 이를 이용한 패키지 시스템 및 이의 제조 방법
US9111817B2 (en) * 2012-09-18 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structure and method of forming same
CN203277368U (zh) * 2013-05-28 2013-11-06 欣兴电子股份有限公司 封装基板

Also Published As

Publication number Publication date
US20150382463A1 (en) 2015-12-31
KR20160002069A (ko) 2016-01-07
US9867296B2 (en) 2018-01-09
CN105228341B (zh) 2019-06-28
CN105228341A (zh) 2016-01-06

Similar Documents

Publication Publication Date Title
KR102212827B1 (ko) 인쇄회로기판, 패키지 기판 및 이의 제조 방법
CN106165554B (zh) 印刷电路板、封装基板及其制造方法
KR102155740B1 (ko) 인쇄회로기판 및 이의 제조 방법
JP6711509B2 (ja) プリント回路基板、半導体パッケージ及びその製造方法
US20150357277A1 (en) Wiring substrate
CN107170689B (zh) 芯片封装基板
JP7074409B2 (ja) 素子内蔵型印刷回路基板
JP7064349B2 (ja) 配線基板及びその製造方法
JP2016063130A (ja) プリント配線板および半導体パッケージ
JP2017050310A (ja) 電子部品装置及びその製造方法
KR102534940B1 (ko) 인쇄회로기판
US20140183726A1 (en) Package substrate, method for manufacturing the same, and package on package substrate
KR20150065029A (ko) 인쇄회로기판, 그 제조방법 및 반도체 패키지
KR20210024870A (ko) 인쇄회로기판 및 이를 포함하는 패키지 기판
JP6107021B2 (ja) 配線基板の製造方法
US20220338346A1 (en) Printed circuit board
KR101219929B1 (ko) 인쇄회로기판 및 그의 제조 방법
KR102152865B1 (ko) 인쇄회로기판, 이를 포함하는 패키지 기판 및 이의 제조 방법
KR102163289B1 (ko) 인쇄회로기판 및 이의 제조 방법
KR20210024849A (ko) 인쇄회로기판 및 이의 제조 방법
KR20150107141A (ko) 인쇄회로기판 및 그의 제조 방법
KR101241649B1 (ko) 인쇄회로기판 및 그의 제조 방법
KR101211712B1 (ko) 인쇄회로기판 및 그 제조방법
KR101194448B1 (ko) 인쇄회로기판의 제조방법
KR101231522B1 (ko) 인쇄회로기판 및 그의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant