KR101952207B1 - 동일하지 않은 지연수에 대한 절대 입력 신호의 합을 이용하는 디지털 전치 왜곡 장치 및 방법 - Google Patents

Abstract

본 발명은 디지털 전치 왜곡 장치에 관한 것으로, 전력 증폭기 출력 신호의 절대 신호에 대한 제1 지연수를 가지는 제1 절대 출력 신호와 제2 지연수를 가지는 제2 절대 출력 신호의 합에 대한 거듭 제곱과, 상기 전력 증폭기의 입력 신호의 차이를 최소화하는 계수를 룩업 테이블에 셋팅하는 계수 제어부, 상기 전력 증폭기 입력 신호의 절대 신호에 대한 제1 지연수를 가지는 제1 절대 입력 신호와 제2 지연수를 가지는 제2 절대 입력 신호를 수신하여, 상기 제1 절대 입력 신호와 상기 제2 절대 입력 신호의 합을 출력하는 뎃셈기, 및 상기 덧셈기와 연결되며, 상기 제1 절대 입력 신호와 상기 제2 절대 입력 신호의 합에 대응하여 설정된 계수에 따른 결과 값을 출력하는 룩업 테이블을 포함하는 것을 특징으로 한다.

Description

동일하지 않은 지연수에 대한 절대 입력 신호의 합을 이용하는 디지털 전치 왜곡 장치 및 방법{DIGITAL PRE DISTORTION APPARATUS AND METHOD THERE OF}

본 발명은 전력 증폭기의 왜곡을 보상하는 디지털 전치 왜곡 장치 및 방법에 관한 것이다. 보다 구체적으로, 본 발명은 2가지 이상의 동일하지 않은 지연수에 대한 절대 입력 신호의 합의 거듭제곱항을 이용하는 디지털 전치 왜곡 장치 및 방법에 관한 것이다.

디지털 전치 왜곡 장치는 전력 증폭기 입력 측의 디지털 신호를 전치 왜곡(Pre-Distort)하여 전력 증폭기의 비선형성을 선형적으로 보상하는 장치이다. 이러한 전치 왜곡기는 덧셈기, 곱셈기, 룩업 테이블(Lookup Table, LUT) 등으로 구성된 디지털 회로와 적응 알고리즘(Adaptive Algorithm)으로 구현된다.

여기서, 룩업 테이블은 입력 신호 레벨에 따른 출력신호가 정의되는 디지털 기억장치로서, 하나의 입력레벨에 따른 출력 값이 하나로 정의되는 동작에 적합한 디지털 회로 블록이다.

그런데, 종래 디지털 전치 왜곡 장치는 동일하지 않은 지연수를 갖는 입력 신호에 대한 절대 값 신호들의 곱을 구현하기 위해 곱셈기를 사용하였다. 일반적으로 하드웨어 구현 시, 곱셈기를 사용하는 경우 회로의 복잡도가 높아진다. 또한, 룩업 테이블을 사용하는 경우와 달리, 여러 항의 합을 표현하기 위해 동일한 구조의 곱셈기 사용이 반복되어야 하므로 확장성에 매우 불리하다는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 동일하지 않은 2가지 이상의 지연수에 대한 절대 입력 신호의 거듭 제곱 항을 이용하는 디지털 전치 왜곡 장치 구현 시 사용되는 곱셈기를 덧셈기와 룩업 테이블로 대체하는 디지털 전치 왜곡 장치 및 방법을 제안하는 것을 그 목적으로 한다.

상기와 같은 문제점을 해결하기 위한 본 발명의 디지털 전치 왜곡 장치는, 2가지 이상의 서로 다른 지연 수 만큼 지연된 입력 신호들의 절대 값의 곱에 대한 항을 표현하기 위해서, 상기 지연된 입력 신호들의 절대 값의 합을 룩업 테이블의 입력으로 사용하는 것을 특징으로 한다.

보다 구체적으로, 본 발명의 디지털 전치 왜곡 장치는 전력 증폭기 출력 신호의 절대 신호에 대한 제1 지연수를 가지는 제1 절대 출력 신호와 제2 지연수를 가지는 제2 절대 출력 신호의 합에 대한 거듭 제곱과, 상기 전력 증폭기의 입력 신호의 차이를 최소화하는 계수를 룩업 테이블에 셋팅하는 계수 제어부, 상기 전력 증폭기 입력 신호의 절대 신호에 대한 제1 지연수를 가지는 제1 절대 입력 신호와 제2 지연수를 가지는 제2 절대 입력 신호를 수신하여, 상기 제1 절대 입력 신호와 상기 제2 절대 입력 신호의 합을 출력하는 뎃셈기, 및 상기 덧셈기와 연결되며, 상기 제1 절대 입력 신호와 상기 제2 절대 입력 신호의 합에 대응하여 설정된 계수에 따른 결과 값을 출력하는 룩업 테이블을 포함하는 것을 특징으로 한다.

또한, 본 발명의 디지털 전치 왜곡 방법은 전력 증폭기의 출력 신호와 입력 신호를 샘플링하는 단계, 상기 샘플링 값에 기반하여, 상기 전력 증폭기 출력 신호의 절대 신호에 대한 제1 지연수를 가지는 제1 절대 출력 신호와 제2 지연수를 가지는 제2 절대 출력 신호의 합에 대한 거듭 제곱과, 상기 전력 증폭기의 입력 신호의 차이를 최소화하는 계수 결정하고 룩업 테이블에 셋팅하는 단계, 상기 전력 증폭기 입력 신호의 절대 신호에 대한 제1 지연수를 가지는 제1 절대 입력 신호와 제2 지연수를 가지는 제2 절대 입력 신호를 수신하여, 상기 제1 절대 입력 신호와 상기 제2 절대 입력 신호의 합을 출력하는 단계, 및 상기 덧셈기와 연결되며, 상기 제1 절대 입력 신호와 상기 제2 절대 입력 신호의 합에 대응하여 설정된 계수에 따른 결과 값을 출력하는 단계를 포함하는 것을 특징으로 한다.

이 경우, 본 발명의 실시예에 따른 디지털 전치 왜곡 장치는, 상기 입력 신호에 대해 제1 지연수를 갖는 제1 절대 입력 신호 수신 시 제1 계수가 곱해진 제1 절대 입력 신호의 거듭제곱을 출력하는 제1 룩업테이블, 상기 입력 신호에 대해 제2 지연수를 갖는 제2 절대 입력 신호 수신 시 제2 계수가 곱해진 제2 절대 입력 신호의 거듭제곱을 출력하는 제2 룩업테이블, 상기 제1 절대 입력 신호와 상기 제2 절대 입력 신호를 더하여 제3 절대 입력 신호를 출력하는 제1 덧셈기, 상기 제3 절대 입력 신호 수신 시 제3 계수가 곱해진 제3 절대 입력 신호의 거듭제곱을 출력하는 제3 룩업테이블, 상기 제1 내지 제3 룩업테이블로부터 출력되는 각각의 신호에 상기 입력신호를 곱하는 곱셈기, 및 상기 곱셈기로부터 출력되는 신호를 더하여 출력하는 제2 덧셈기를 포함하며, 상기 제1 룩업테이블 및 제2 룩업테이블에 포함된 데이터는, 상기 제3 절대 입력 신호의 거듭 제곱 시 생성되는 상기 제1 절대 입력 신호의 거듭 제곱 신호와 상기 제2 절대 입력 신호의 거듭 제곱 신호를 소거하도록 결정되는 것을 특징으로 한다.

또한, 본 발명의 디지털 전치 왜곡 장치는 입력 신호에 대해 적어도 2가지 이상의 동일하지 않은 지연수를 가지는 절대 입력 신호 각각의 합에 대한 거듭 제곱 시, 상기 절대 입력 신호 각각에 대한 거듭 제곱 출력을 제거하도록 상기 입력 신호에 대한 계수를 결정하는 계수 결정 단계, 및 상기 결정된 계수를 이용하여 최종 출력 신호를 출력하는 출력 신호 출력 단계를 포함하는 것을 특징으로 한다.

이 경우, 상기 계수 결정 단계는, (상기 입력 신호에 대해 제1 지연수를 갖는 제1 절대 입력 신호에 대한 계수, 상기 입력 신호에 대해 제2 지연수를 갖는 제2 절대 입력 신호에 대한 계수, 상기 입력 신호에 대해 제1 지연수를 갖는 제1 절대 입력 신호와 제2 지연수를 갖는 제2 절대 입력 신호의 합으로 표현되는 제3 절대입력 신호에 대한 계수를 결정하는 단계로서, Least Square(LS), Least Mean Square(LMS), Recursive Least Square(RLS) 등의 적응알고리즘의 계수 항에 상기 제3 절대입력 신호의 거듭제곱 항 포함시키는 것을 특징으로 한다. 이 경우, 상기 LS(Least Square), LMS(Least Mean Square), RLS(Recursive Least Square) 등의 적응알고리즘은 계수 항으로 표현될 수 있는 값 중 에러(error)를 최소화하는 계수를 계산하기 때문에, 상기 제3 절대입력 신호의 제곱 항을 계수 항에 포함시킴으로써 상기 제1 절대입력 신호와 상기 제2 절대입력 신호의 곱의 항을 포함시킨 것과 동일한 효과를 얻을 수 있다. 뿐만 아니라 제3 절대입력 신호의 세 제곱이나 네 제곱 등의 항을 계수 항에 포함시킴으로써 상기 제1 절대입력 신호와 상기 제2 절대입력 신호에 대한 다양한 거듭제곱 조합에 대한 계수 항을 포함시킨 것과 동일한 효과를 얻을 수 있다.

본 발명에 따르면, 디지털 전치 왜곡 장치 구현 시, 곱셈기로 구현되는 회로부의 동작 수식을 변경함으로써, 동일한 출력 신호를 가지면서도 덧셈기와 룩업 테이블로 구현되는 디지털 전치 왜곡 장치를 가능케 한다. 더 나아가 본 발명이 제안하는 디지털 전치 왜곡 장치를 통해 디지털 전치 왜곡기의 자유도를 확장시킬 수 있다.

도 1은 일반적인 전치 왜곡 증폭기의 구조를 도시하는 도면.
도 2는 전치 왜곡 증폭기의 선형화 과정을 도시하는 신호 파형도.
도 3은 일반적인 전치 왜곡기를 구현한 예시를 도시하는 도면.
도 4는 본 발명의 실시예에 따른 전치 왜곡기의 내부 구조를 도시하는 도면.
도 5는 본 발명의 실시예에 따른 전치 왜곡기(500) 및, 상기 전치 왜곡기(500)와 연렬된 전력증폭기(520)의 구조를 도시하는 도면.
도 6은 본 발명의 실시예에 따른 전치 왜곡기에 포함된 디지털 회로부의 구체적인 내부 구조를 도시하는 내부 구조도.
도 7은 본 발명의 실시예에 따라 입력 신호의 왜곡을 보상하는 전치 왜곡기의 신호 왜곡 보상 과정을 도시하는 순서도.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이 때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다.

도 1은 일반적인 전치 왜곡 증폭기의 구조를 도시하는 도면이다.

도 1에서 도시되는 바와 같이, 전치 왜곡기를 이용하여 선형화된 전치 왜곡 증폭기는 전치 왜곡기(110) 및 전력 증폭기(120)를 포함하여 구성된다.

상기 전치 왜곡기(110)는 전력 증폭기(120)에서 발생하는 왜곡 특성을 보상하는 특성을 가져야 한다. 왜냐하면, 상기 전력 증폭기(120)는 어느 범위 이상의 입력 전력에서는 이득 특성이 포화(이득 압축)되는 특성을 갖기 때문이다.

이에 따라, 전력 증폭기(120)의 전단에 위치하는 전치 왜곡기(110)가 이득을 확장시키는 특성을 가진다면 전력 증폭기(120)의 이득 압축 특성을 개선할 수 있다. 즉, 전력 증폭기(120)의 이득 압축 개선은 전력 증폭기(120)의 선형성을 개선한 것이 된다.

도 2는 전치 왜곡 증폭기의 선형화 과정을 도시하는 신호 파형도이다.

도 2에서는 전력 증폭기(120)에서 발생하는 이득의 포화를 보상하기 위하여 전치 왜곡기(110)에서 입력 신호의 이득을 확장시키는 방법이 도시된다.

이와 같은 과정을 위한 전치 왜곡기는 하기의 수학식 1에서 도시되는 바와 같이, 디지털 입력 신호 x(n)을 y(n)으로 변환하는 연산을 구현하여 전력 증폭기의 비선형성을 보상하도록 동작한다.

여기서, x(n)은 입력 신호, y(n)은 출력 신호, m은 지연수(memory depth), wp와 wp,q는 적응 알고리즘을 통해 계산되는 계수, p 및 q는 거듭 제곱수이다.

상기 수학식 1의 첫 번째 항은 메모리 다항식(memory polynomianl)이라고 부르며, 전치 왜곡기에 널리 사용되는 방식이다. 그리고 수학식 1의 두 번째 항 및 세 번째 항은 메모리 다항식의 변형된 형태로서, 전치 왜곡기의 자유도(Dimension of Freedom)를 확장시켜 성능을 향상시킨다.

한편, 상기 수학식 1의 첫 번째 항과 두 번째 항은 곱셈기 및 덧셈기만으로 구현할 수도 있고, 룩업 테이블을 사용하여 구현할 수도 있다. 룩업 테이블은 입력 신호 레벨에 따른 출력신호가 사전에 정의되는 디지털 기억장치로서, 하나의 입력 레벨에 따른 출력 값이 하나로 정의되는 동작에 적합한 디지털 회로 블록이다.

룩업 테이블을 사용하는 경우, 전치 왜곡기(110)에 사용되는 곱셈기를 룩업 테이블로 대체하여 회로도의 복잡도를 낮출 수 있다. 또한, 하나의 룩업 테이블로 여러 항의 합을 표현할 수 있기 때문에 거듭 제곱의 확장성에 매우 유리한다.

하기의 수학식 2는 상세 기술을 돕기 위한 매우 간소화된 예시로, 수학식 1의 세 개의 항의 특성을 모두 포함한다.

여기서, x(n)은 입력 신호, y(n)은 출력 신호, wp는 적응 알고리즘을 통해 계산되는 계수, p는 거듭 제곱수이다.

그리고 도 3은 수학식 2의 전치왜곡기를 일반적인 형태로 구현한 예시를 도시하는 도면이다.

수학식 2의 첫 번째 항은 지연수가 0인 절대 값 신호 lx(n)l 에 대한 거듭 제곱 다항식을 포함한다. 이와 유사하게, 수학식 2의 두 번째 항은 지연수가 1인 절대 값 신호 lx(n-1)l 에 대한 거듭 제곱 다항식을 포함한다. 이와 같이, 하나의 지연수를 갖는 절대 값 신호에 대한 거듭 제곱 다항식은 도 3의 상단부와 같이, 입력을 해당 절대 값 신호로 갖는 룩업 테이블로 구현될 수 있다. 이 경우, 상기 룩업 테이블은 해당 거듭 제곱을 갖는 특정 입력 신호에 대한 출력 신호 값에 대한 데이터들을 저장한다.

보다 구체적으로, 상기 룩업 테이블은 입력 신호에 대한 출력 신호가 하기의 수학식 3이 되도록 구현된다.

여기서, Output은 출력 신호, Input은 입력 신호, p는 거듭 제곱이다.

수학식 3 및 도 3에서 알 수 있는 바와 같이, 룩업 테이블의 사용은 전치 왜곡기에 사용되는 곱셈기를 대체하여 회로의 복잡도를 줄일 수 있다. 또한, 하나의 룩업 테이블로 수학식 3과 같이 여러 항의 합을 표현할 수 있기 때문에, 거듭 제곱의 확장성에 매우 유리하다.

한편, 수학식 2의 세 번째 항은 서로 다른 지연수를 갖는 절대 값 신호 lx(n)l 과, lx(n-1)l 의 곱에 대한 식을 포함한다. 이와 같이, 동일하지 않은 지연수를 갖는 절대 값 신호들의 곱에 대한 식은 도 3의 하단부와 같이, 룩업 테이블을 사용하지 않고 곱셈기를 통해 구현된다.

그런데, 도 3에 도시되는 전치 왜곡 장치의 구조는 곱셈기의 사용으로 인하여 회로의 복잡도가 높아진다는 문제점이 있다. 또한, 룩업 테이블을 사용하는 경우와 달리, 여러 항의 합을 표현하기 위해 동일한 구조의 곱셈기 사용이 반복되어야 하므로 확장성에 매우 불리하다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 전치 왜곡기 구현 시 사용되는 곱셈기를 덧셈기와 룩업 테이블로 대체할 수 있도록 하는 방법을 제안한다.

도 4는 본 발명의 실시예가 적용된 일 실시예에 따른 전치 왜곡기의 내부 구조를 도시하는 도면이다.

도 4는 도 3에서 도시되는 전치 왜곡기의 하단부에 사용된 곱셈기를 덧셈기 및 룩업 테이블로 대체하면서, 동일한 동작을 수행할 수 있도록 변경된 전치 왜곡기를 도시한다. 구체적으로, 종래 전치 왜곡 장치에서 곱셈기 2개를 제거하고 덧셈기(430) 및 룩업 테이블(440)로 대체하였다.

도 4에 포함된 룩업 테이블을 적절히 설정하면 도 3의 전치 왜곡기와 동일한 출력 신호를 갖는 디지털 전치 왜곡 시스템 구현이 가능하다. 나아가, 신규 추가된 룩업 테이블을 통해 기존의 시스템보다 높은 자유도를 갖는 디지털 전치 왜곡 시스템의 구현이 가능하다.

종래 전치 왜곡기와 동일한 출력 신호를 갖는 디지털 전치 왜곡 시스템을 구현하기 위해서는 신규 추가된 제3 룩업 테이블(440)은 하기의 수학식 4와 같이 구현된다.

여기서, Output은 출력 신호, Input은 입력 신호, w(0,0,1)은 계수 결정 단계에서 적응 알고리즘을 통해 결정되는 상수이다.

상기의 수학식 4의 입력 신호에 lx(n)l 와 lx(n-1)l 를 더한 결과를 대입하면 하기의 수학식 5와 같이 전개된다.

상기 수학식 5를 통해, 전개된 식은 두 개의 신호 lx(n)l 와 lx(n-1)l 의 상호간의 곱에 대한 항(첫 번째 항), 및 각각의 거듭 제곱에 대한 항(두 번째 및 세 번째 항)으로 구성된 다항식임을 알 수 있다.

수학식 5의 최종 세 개의 항 중, 첫 번째 항은 룩업 테이블을 통해 구현하고자 하는 신호와 일치하고, 나머지 두 개의 항은, 두 개의 신호의 합에 대한 거듭 제곱 시 생성된 항으로 제거되어야 할 항이다. 그런데 상기 나머지 두 개의 항은 종래의 제1 룩업 테이블(410) 및 제2 룩업 테이블(420)에 의해 구현된 항에 의존적 ( (linearly dependent) )이다. 따라서 상기 수학식 5의 두 번째 및 세 번째 항은 룩업 테이블(410, 420)이 구현하고 있는 계수를 변형하여 제거할 수 있다.

도 3에서 도시된 제1 룩업 테이블(310)에 대한 출력 신호 f1(n) 및 제2 룩업 테이블(320)에 대한 출력 신호 f2(n)는 하기의 수학식 6과 같다.

여기서, x(n)은 입력 신호, wn은 적응 알고리즘을 통해 계산되는 계수, p는 거듭 제곱수, f1(n)은 제1 룩업 테이블에 대한 출력 신호, f2(n)는 제2 룩업 테이블에 대한 출력 신호이다.

그러면 상기의 수학식 6을 하기의 수학식 7과 같이 변형하여, 기존 구조(곱셈기 사용)의 출력 신호와 본 발명에서 제안하는 구조(곱셈기 대신 덧셈기와 룩업 테이블을 이용하는 구조)의 출력 신호를 동일하게 만들 수 있다.

여기서, x(n)은 입력 신호, m은 지연수(memory depth), wn은 적응 알고리즘을 통해 계산되는 계수, p는 거듭 제곱수이다.

이에 따라, 도 4에서 도시된 전치 왜곡기는 도 3에서 도시되는 종래 전치 왜곡기와 동일한 출력 신호를 가질 뿐만 아니라, 신규 추가된 제3 룩업 테이블(440)을 통해 자유도가 높은 전치 왜곡기를 구현할 수 있다.

신규 추가된 제3 룩업 테이블(440)의 동작 수식을 나타내는 수학식 4를 하기의 수학식 8과 같이 입력 신호의 거듭 제곱 다항식으로 변경하면, 디지털 회로의 변경 없이 자유도 확장이 가능하다.

한편, 수학식 4에서 도시되는 룩업 테이블의 동작 수식이나, 수학식 6에서 수학식 7로의 계수 값 변경은 추가적인 하드웨어 변경이 아니라 LS(Least Square), LMS(Least Mean Square), RLS(Recursive Least Square)등의 적응 알고리즘을 통해 수행된다. 즉, 적응 알고리즘이 하기의 수학식 8에 대한 계수 값을 결정하도록 하면, 추가 연산이나 회로 변경 없이 도 4에서 도시되는 전치 왜곡기는 도 3의 디지털 전치 왜곡기와 동일한 출력 신호를 출력할 수 있다. 뿐만 아니라, 자유도가 확장되어 보다 좋은 성능의 전치 왜곡기를 구현할 수 있다.

여기서, x(n)은 입력 신호, y(n)은 출력 신호, wp는 적응 알고리즘을 통해 계산되는 계수, p는 거듭 제곱수이다.

도 5는 본 발명의 실시예에 따른 전치 왜곡기(500) 및, 상기 전치 왜곡기(500)와 연렬된 전력증폭기(520)의 구조를 도시하는 도면이다. 도 5에서 도시되는 바와 같이, 본 발명의 전치 왜곡기(500)는 계수 제어부(510), 디지털 회로부(530)를 포함한다.

이하에서, 본 발명의 실시예를 구체적으로 설명하기 위해, 디지털 회로부(530)에 입력되는 신호를 x(n), 디지털 회로부(530)에서 출력되어 전력 증폭기(520)에 입력되는 신호를 y(n), 전력 증폭기(520)에서 출력되는 신호를 z(n)이라고 가정한다.

여기서, 디지털 회로부(530)를 통해 출력되는 신호 y(n)은 전력 증폭기(520)의 왜곡을 보상하기 위해 전치 왜곡된 신호이며, 상기 y(n)은 전력 증폭기(520)에 입력된다. 전력 증폭기(520)를 통해 출력되는 신호 z(n)은 전치 왜곡기(500)에 의해 왜곡이 보상된 신호이다.

우선, 디지털 회로부(530)에서 사용되는 계수(즉, 디지털 회로부에 포함된 룩업 테이블에 셋팅될 계수)를 결정하기 위해, 계수 제어부(510)는 전력 증폭기(520)의 입력신호 y(n)와 출력신호 z(n)의 표본(sample)을 측정한다.

계수 제어부(510)는 상기 전력 증폭기(520)의 입력신호 y(n)과 출력신호 z(n)을 LS, LMS, RLS 등의 적응 알고리즘의 자료(data)에 기반하여, 디지털 회로부(530)에 적용될 계수를 결정할 수 있다. 이 경우, 계수 제어부(510)에서 결정하는 계수는 전력 증폭기(520)의 특성을 역(inverse) 보상하는 특성을 가져야 하기 때문에 전력 증폭기(520)의 입력신호표본을 적응 알고리즘의 출력신호(target data)로 사용하고, 전력 증폭기(520)의 출력신호표본을 적응알고리즘의 입력신호(input data)로 사용한다.

계수 제어부(510)는 전력 증폭기(520)의 출력 신호인 z(n)에 대해 제1 지연수(0으로 예시)를 가지는 제1 절대 입력 신호 lz(n)l과, 제2 지연수(1로 예시)를 가지는 제2 절대 입력 신호 lz(n-1) l의 합에 대한 거듭 제곱과, 상기 전력 증폭기(520)의 입력 신호 y(n)의 차이를 최소화하는 계수를 찾아, 상기 디지털 회로부(530)(특히, 룩업 테이블)에 셋팅한다. 계수 제어부(510)는 상기 수학식 7의 예시에서와 같이 계산되는 계수 값을 별도의 계산 없이, 적응 알고리즘을 통해 찾을 수 있다.

한편, 디지털 회로부(530)는 뎃셈기 및 이와 직렬로 연결된 룩업 테이블을 포함한다.

덧셈기는 입력 신호 x(n)의 절대 신호에 대해 제1 지연수(0으로 예시) 및 제2 지연수(1로 예시)를 가지는 lx(n)l 및 lx(n-1)l 를 수신하고, 이들의 합인 lx(n)l + lx(n-1)l를 출력한다. 그러면, 상기 디지털 회로부(530)에 포함된 룩업 테이블은 상기 뎃셈기의 출력 신호 lx(n)l + lx(n-1)l를 입력으로 하여, 계수 제어부(510)에 의해 미리 셋팅된 값을 출력한다.

상기 디지털 회로부(530)에서 출력된 신호는 전치 왜곡기(500)의 특성에 의해, 전치 왜곡된 신호이기 때문에, 상기 디지털 회로부(530)로부터의 출력 신호가 전력 증폭기(520)에 입력되면 원하는 신호가 출력될 수 있다.

도 6은 도 5에 개시된 본 발명의 실시예에 따른 전치 왜곡기(500)의 활용 예를 도시하는 도면이다

도 6에서 도시되는 활용 예에 따르면, 본 발명의 전치왜곡기(500)는 제1 룩업 테이블(610), 제2 룩업 테이블(620), 제1 덧셈기(630), 제3 룩업 테이블(640), 곱셈기(650), 제2 덧셈기(660)를 포함할 수 있다.

우선, 입력 신호 x(n)은 제1 지연수만큼 지연된 후 절대 신호 처리되어 제1 절대 입력 신호로 변환된다. 그리고 제1 절대 입력 신호는 제1 룩업 테이블(610) 및 제1 덧셈기(630)에 입력된다. 이와 동시에, 입력 신호 x(n)은 제2 지연수만큼 지연된 후 절대 신호 처리되어 제2 절대 입력 신호로 변환된다. 그리고 제2 절대 입력 신호는 제2 룩업 테이브루(620) 및 제1 덧셈기(630)에 입력된다.

도 6에서, 제1 지연수는 0으로, 제2 지연수는 1임을 가정하였다.

그러면 제1 룩업 테이블(610)은 제1 계수가 곱해진 제1 절대 입력 신호의 거듭 제곱을 생성하여 곱셈기(650)로 출력한다. 동시에, 제2 룩업 테이블(620)은 제2 계수가 곱해진 제2 절대 입력 신호의 거듭 제곱을 생성하여 곱셈기(650)로 출력한다.

한편, 제1 덧셈기(630)는 상기 제1 절대 입력 신호와 상기 제2 절대 입력 신호를 더하여 제3 절대 입력 신호를 생성하여 제3 룩업 테이블(640)로 출력한다. 그러면, 상기 제3 룩업 테이블(640)은 상기 제3 절대 입력 신호 수신 시 제3 계수가 곱해진 제3 절대 입력 신호의 거듭 제곱을 생성하여 곱셈기(650)로 출력한다.

제2 덧셈기(660)는 곱셈기(650)로부터 각각 출력되는 신호를 합하여 생성된 출력 신호 y(n)을 전력 증폭기(520)로 출력한다.

도 7은 본 발명의 실시예에 따라 입력 신호의 왜곡을 보상하는 전치 왜곡기의 신호 왜곡 보상 과정을 도시하는 순서도이다.

우선, 전치 왜곡기(500)의 계수 제어부(510)는 S710 단계에서, 전력 증폭기(530)의 입력 및 출력 신호를 샘플링하여 저장한다. 샘플링된 입력 및 출력 신호 값은 전치 왜곡기(110)가 입력 신호의 왜곡을 보상하기 위한 기초 자료로 사용된다.

그리고 계수 제어부(510)는 S720 단계에서, 상기 샘플링 값에 기반하여, 상기 전력 증폭기 출력 신호의 절대 신호에 대한 제1 지연수를 가지는 제1 절대 출력 신호와 제2 지연수를 가지는 제2 절대 출력 신호의 합에 대한 거듭 제곱과, 상기 전력 증폭기의 입력 신호의 차이를 최소화하는 계수 결정하고 룩업 테이블에 셋팅한다.

그리고 상기 전치 왜곡기(500)의 덧셈기는 S730 단계에서, 상기 전력 증폭기 입력 신호의 절대 신호에 대한 제1 지연수를 가지는 제1 절대 입력 신호와 제2 지연수를 가지는 제2 절대 입력 신호를 수신하여, 상기 제1 절대 입력 신호와 상기 제2 절대 입력 신호의 합을 출력한다.

그러면, 상기 덧셈기와 연결된 룩업 테이블은 S740 단계에서, 상기 제1 절대 입력 신호와 상기 제2 절대 입력 신호의 합에 대응하여 설정된 계수에 따른 결과 값을 출력한다.

그러면 상기 룩업 테이블에서 출력된 신호는 전치 왜곡기 특성에 따른 별도의 처리 과정이 필요한 경우, 해당 처리 과정을 수행 후, 전력 증폭기에 입력된다.

상술한 본 발명에 따르면, 디지털 전치 왜곡 장치 구현 시, 곱셈기로 구현되는 회로부의 동작 수식을 변경함으로써, 동일한 출력 신호를 가지면서도 덧셈기와 룩업 테이블로 구현되는 디지털 전치 왜곡 장치를 가능케 한다. 더 나아가 본 발명이 제안하는 디지털 전치 왜곡 장치를 통해 디지털 전치 왜곡기의 자유도를 확장시킬 수 있다.

본 명세서와 도면에 개시된 본 발명의 실시예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (4)

1. 디지털 전치 왜곡 장치에 있어서,
   전력 증폭기 출력 신호의 절대 신호에 대한 제1 지연수를 가지는 제1 절대 출력 신호와 제2 지연수를 가지는 제2 절대 출력 신호의 합에 대한 거듭 제곱과, 상기 전력 증폭기의 입력 신호의 차이를 최소화하는 계수를 룩업 테이블에 셋팅하는 계수 제어부;
   디지털 전치 왜곡 장치 입력 신호의 절대 신호에 대한 제1 지연수를 가지는 제1 절대 입력 신호와 제2 지연수를 가지는 제2 절대 입력 신호를 수신하여, 상기 제1 절대 입력 신호와 상기 제2 절대 입력 신호의 합을 출력하는 덧셈기; 및
   상기 덧셈기와 연결되며, 상기 제1 절대 입력 신호와 상기 제2 절대 입력 신호의 합에 대응하여 설정된 계수에 따른 결과 값을 출력하는 룩업 테이블을 포함하는 것을 특징으로 하는 디지털 전치 왜곡 장치.
2. 제1항에 있어서,
   상기 덧셈기와 상기 룩업 테이블은 직렬로 연결되는 것을 특징으로 하는 디지털 전치 왜곡 장치.
3. 디지털 전치 왜곡 방법에 있어서,
   전력 증폭기의 출력 신호와 입력 신호를 샘플링하는 단계;
   상기 샘플링 값에 기반하여, 상기 전력 증폭기 출력 신호의 절대 신호에 대한 제1 지연수를 가지는 제1 절대 출력 신호와 제2 지연수를 가지는 제2 절대 출력 신호의 합에 대한 거듭 제곱과, 상기 전력 증폭기의 입력 신호의 차이를 최소화하는 계수 결정하고 룩업 테이블에 셋팅하는 단계;
   디지털 전치 왜곡 장치 입력 신호의 절대 신호에 대한 제1 지연수를 가지는 제1 절대 입력 신호와 제2 지연수를 가지는 제2 절대 입력 신호를 수신하여, 상기 제1 절대 입력 신호와 상기 제2 절대 입력 신호의 합을 출력하는 단계; 및
   상기 제1 절대 입력 신호와 상기 제2 절대 입력 신호의 합에 대응하여 설정된 계수에 따른 결과 값을 출력하는 단계를 포함하는 것을 특징으로 하는 디지털 전치 왜곡 방법.
4. 제3항 에 있어서,
   상기 제1 절대 입력 신호와 상기 제2 절대 입력 신호의 합을 출력하는 단계를 수행하기 위한 덧셈기와 상기 룩업 테이블은 직렬로 연결되는 것을 특징으로 하는 디지털 전치 왜곡 방법.

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