KR101951989B1 - 마크 형성 방법, 마크 검출 방법, 및 디바이스 제조 방법 - Google Patents

마크 형성 방법, 마크 검출 방법, 및 디바이스 제조 방법 Download PDF

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Abstract

마크 형성 방법으로서, 웨이퍼에 마스크 이미지를 노광하고, 그 마스크 이미지의 일부분에 기초하여 서로 형상이 상이한 제 1 및 제 2 레지스트 마크를 형성하는 스텝과, 웨이퍼에 블록 공중합체를 포함하는 폴리머층을 스핀 코트에 의해서 도포하는 스텝과, 도포된 폴리머층에 자기 조직화 영역을 형성시키는 스텝과, 자기 조직화 영역의 일부를 선택적으로 제거하는 스텝과, 제 1 및 제 2 레지스트 마크를 사용하여 웨이퍼에 제 1 및 제 2 웨이퍼 마크를 형성하는 스텝을 갖는다. 블록 공중합체의 자기 조직화를 사용하여 회로 패턴을 형성할 때에 마크를 형성할 수 있다.

Description

마크 형성 방법, 마크 검출 방법, 및 디바이스 제조 방법{MARK FORMING METHOD, MARK DETECTING METHOD, AND DEVICE MANUFACTURING METHOD}
본 발명은, 기판에 마크를 형성하는 마크 형성 기술, 기판에 형성된 마크를 검출하는 마크 검출 기술, 및 그 마크 형성 기술 또는 마크 검출 기술을 사용하는 디바이스 제조 기술에 관한 것이다.
반도체 디바이스는, 전형적으로는, 기판 상에 형성되는 복수 층의 회로 패턴을 포함하고, 반도체 디바이스의 제조 공정에서 그들 복수 층의 회로 패턴을 서로 정확히 위치 맞춤하기 위해서, 기판의 소정 층의 마크 형성 영역에 위치 결정용 또는 위치 맞춤용 얼라이먼트 마크가 형성된다. 기판이 반도체 웨이퍼 (이하, 간단히 웨이퍼라고 한다.) 인 경우에는, 얼라이먼트 마크는 웨이퍼 마크라고도 불리고 있다.
반도체 디바이스의 종래의 가장 미세한 회로 패턴은, 예를 들어 노광 파장이 193 ㎚ 인 드라이 또는 액침법의 노광 장치를 사용하는 드라이 또는 액침 리소그래피 공정을 사용하여 형성되고 있었다. 종래의 광리소그래피와, 최근 개발이 실시되고 있는 더블·패터닝·프로세스를 조합해도, 예를 들어 22 ㎚ 노드보다 미세한 회로 패턴을 형성하는 것은 곤란하다고 예상되고 있다.
이것에 관해서, 최근, 리소그래피 공정을 사용하여 형성된 패턴 사이에, 블록 공중합체 (Block Co-Polymer) 의 지향성 자기 조직화 (Directed Self-Assembly) 를 사용하여 나노 스케일의 미세 구조 (서브리소그래피 구조) 를 생성함으로써, 현재의 리소그래피 기술의 해상 한계보다 미세한 회로 패턴을 형성하는 것이 제안되어 있다 (예를 들어, 특허문헌 1 또는 일본 공개특허공보 2010-269304호 참조). 블록 공중합체의 패턴화된 구조는, 마이크로 도메인 (마이크로 상분리 도메인) 또는 간단히 도메인으로도 알려져 있다.
미국특허출원공개 제2010/0297847호 명세서
블록 공중합체의 지향성 자기 조직화를 사용함으로써 기판의 어느 층에 나노 스케일의 미세한 회로 패턴을 형성하는 것이 가능하다. 또한, 그 층에는 회로 패턴과 함께 얼라이먼트 마크를 형성하는 것이 요구되는 경우도 있다. 그러나, 단지 종래 방법으로 얼라이먼트 마크를 형성하면, 블록 공중합체의 자기 조직화에 의해서 얼라이먼트 마크 자체에도 예기치 않은 미세 구조가 형성되고, 그 후의 공정에서 그 얼라이먼트 마크의 검출이 곤란해지면, 기판 층간의 중첩 정밀도가 저하될 우려가 있다.
본 발명의 양태는, 이러한 사정을 감안하여, 블록 공중합체의 자기 조직화를 사용하여 회로 패턴을 형성할 때에 사용 가능한 마크 형성 기술을 제공하는 것을 목적으로 한다.
제 1 양태에 의하면, 기판의 마크 형성 영역을 포함하는 영역에 마스크 이미지를 노광하고, 그 마스크 이미지의 제 1 부분에 기초하여, 그 마크 형성 영역에 서로 형상이 상이한 제 1 마크 및 제 2 마크를 형성하는 것과, 그 마크 형성 영역을 포함하는 영역에 블록 공중합체를 포함하는 폴리머층을 도포하는 것과, 도포된 그 폴리머층의 적어도 일부에 자기 조직화 영역을 형성시키는 것과, 형성되는 그 자기 조직화 영역의 일부를 선택적으로 제거하는 것과, 그 제 1 마크 및 제 2 마크를 사용하여 그 기판의 그 마크 형성 영역에 각각 제 1 위치 결정용 마크 및 제 2 위치 결정용 마크를 형성하는 것을 포함하는 마크 형성 방법이 제공된다.
제 2 양태에 의하면, 제 1 양태의 마크 형성 방법에 의해서 기판의 마크 형성 영역에 형성된 그 제 1 및 제 2 위치 결정용 마크의 검출 방법으로서, 그 제 1 및 제 2 위치 결정용 마크의 검출 신호를 생성하는 것과, 그 생성된 검출 신호를 평가하는 것과, 그 평가 결과에 기초하여, 그 제 1 및 제 2 위치 결정용 마크 중에서 그 기판의 위치 결정을 위해 사용하는 마크를 선택하는 것을 포함하는 마크 검출 방법이 제공된다.
제 3 양태에 의하면, 제 1 양태의 마크 형성 방법을 사용하여 기판에 층간의 위치 맞춤용 마크를 형성하는 것과, 그 위치 맞춤용 마크를 사용하여 위치 맞춤을 실시하여, 그 기판을 노광하는 것과, 그 노광된 기판을 처리하는 것을 포함하는 디바이스 제조 방법이 제공된다.
본 발명의 양태에 의하면, 서로 형상이 상이한 제 1 마크 및 제 2 마크를 사용하여 제 1 및 제 2 위치 결정용 마크를 형성하고 있기 때문에, 블록 공중합체의 자기 조직화가 발생한 경우라도, 적어도 일방의 위치 맞춤용 마크를 목표로 하는 형상으로 형성할 수 있다. 이 때문에, 블록 공중합체의 자기 조직화를 사용하여 회로 패턴을 형성할 때에, 그 회로 패턴과 함께 위치 맞춤용 마크를 형성할 수 있다.
도 1(A) 는 실시형태의 일례에서 사용되는 패턴 형성 시스템의 요부를 나타내는 블록도, (B) 는 도 1(A) 중의 노광 장치의 개략 구성을 나타내는 도면이다.
도 2(A) 는 실시형태의 일례 웨이퍼가 있는 디바이스층을 나타내는 평면도, (B) 는 도 2(A) 의 하나의 쇼트 영역에 부설된 복수의 웨이퍼 마크 및 당해 쇼트 영역 내의 회로 패턴의 일부를 나타내는 확대 평면도이다.
도 3 은 실시형태의 일례의 패턴 형성 방법을 나타내는 플로 차트이다.
도 4(A), (B), (C), (D), (E), (F), (G), 및 (H) 는 각각 패턴 형성 공정 중에서 점차로 변화되는 웨이퍼의 패턴의 일부를 나타내는 확대 단면도이다.
도 5(A) 는 레티클의 마크 패턴의 일부를 나타내는 확대 평면도, (B) 는 도 5(A) 중의 B 부의 확대 평면도이다.
도 6(A) 는 제 1 웨이퍼 마크용 레지스트 패턴의 일부를 나타내는 확대 평면도, (B) 및 (C) 는 각각 도 6(A) 중의 B 부의 다른 제조 단계의 패턴을 나타내는 확대 평면도이다.
도 7(A), (B), 및 (C) 는 각각 도 6(A) 중의 B 부의 다른 제조 단계의 패턴을 나타내는 확대 평면도이다.
도 8 은 실시형태의 일례에서 형성되는 제 1 웨이퍼 마크의 구성을 나타내는 확대 평면도이다.
도 9(A) 는 제 2 웨이퍼 마크용 레티클의 패턴의 일부를 나타내는 확대 평면도, (B) 는 도 9(A) 의 B 부를 나타내는 확대도이다.
도 10(A) 는 제 2 웨이퍼 마크용 레지스트 패턴의 일부를 나타내는 확대 평면도, (B) 및 (C) 는 각각 도 10(A) 중의 B 부의 다른 제조 단계의 패턴을 나타내는 확대 평면도이다.
도 11 은 웨이퍼의 반경 방향의 위치와, 이 위치에 형성되는 웨이퍼 마크의 형상의 관계의 일례를 나타내는 도면이다.
도 12(A) 는, 형성된 웨이퍼 마크의 일부를 나타내는 확대 평면도, (B) 는 도 12(A) 의 마크의 이미지의 촬상 신호의 일례를 나타내는 도면, (C) 는 도 12(B) 의 촬상 신호의 미분 신호의 일례를 나타내는 도면이다.
도 13(A), (B), (C), 및 (D) 는 각각 변형예의 패턴의 형성 공정 중에서 점차로 변화되는 웨이퍼의 패턴의 일부를 나타내는 확대 단면도이다.
도 14 는 전자 디바이스의 제조 공정의 일례를 나타내는 플로 차트이다.
본 발명의 바람직한 실시형태의 일례에 대하여 도 1(A) ∼ 도 12(C) 를 참조하여 설명한다. 먼저, 본 실시형태에 있어서 반도체 소자 등의 전자 디바이스 (마이크로 디바이스) 의 회로 패턴을 형성하기 위해서 사용되는 패턴 형성 시스템의 일례에 대하여 설명한다.
도 1(A) 는, 본 실시형태의 패턴 형성 시스템의 요부를 나타내고, 도 1(B) 는, 도 1(A) 중의 스캐닝 스테퍼 (스캐너) 로 이루어지는 주사형의 노광 장치 (투영 노광 장치) (100) 의 개략 구성을 나타낸다. 도 1(A) 에 있어서, 패턴 형성 시스템은, 감광 재료가 도포된 웨이퍼 (반도체 웨이퍼) 를 노광하는 노광 장치 (100), 웨이퍼에 대한 감광 재료로서의 포토 레지스트 (레지스트) 의 도포 및 현상을 실시하는 코터·디벨로퍼 (200), 박막 형성 장치 (300), 웨이퍼에 대한 드라이 또는 웨트 에칭을 실시하는 에칭 장치 (400), 후술하는 블록 공중합체 (Block Co-Polymer : BCP) 를 포함하는 폴리머 (Polymer) (중합체) 의 처리를 실시하는 폴리머 처리 장치 (500), 어닐 장치 (600), 이들 장치 사이에서 웨이퍼의 반송을 실시하는 반송계 (700), 및 호스트 컴퓨터 (도시 생략) 등을 포함하고 있다.
본 발명에서 사용하는 블록 공중합체는, 1 개보다 많은 각각 블록 단위로 존재하는 모노머 (단량체) 를 포함하는 폴리머, 또는 그들 모노머로부터 유도되는 폴리머이다. 모노머의 각 블록은, 모노머의 반복 배열을 포함한다. 블록 공중합체로는, 디블록 공중합체, 또는 트리블록 공중합체 등의 임의의 폴리머를 사용 가능하다. 이들 중, 디블록 공중합체는, 2 개의 상이한 모노머의 블록을 갖는다. 디블록 공중합체는, A-b-B 와 같이 약기할 수 있고, 여기서 A 는 제 1 블록의 폴리머, B 는 제 2 블록의 폴리머, -b- 는 A 및 B 의 블록을 갖는 디블록 공중합체인 것을 나타낸다. 예를 들어, PS-b-PMMA 는, 폴리스티렌 (PS) 및 폴리메틸메타크릴레이트 (PMMA) 의 디블록 공중합체를 나타낸다. 사슬상의 블록 공중합체에 추가하여, 다른 구조를 갖는 블록 공중합체, 예를 들어, 별형 공중합체, 분기 공중합체, 초분기 공중합체, 또는 그래프트 공중합체를 본 발명의 블록 공중합체로서 사용할 수도 있다.
또한, 블록 공중합체에는, 이것을 구성하는 각 블록 (모노머) 끼리가 집합하여 마이크로 도메인 또는 간단히 도메인이라고도 불리는 개별의 마이크로 상분리 도메인을 형성하는 경향 (상분리 경향) 이 있다. 이 상분리는, 자기 조직화 (Self-Assembly) 의 1 종이기도 하다. 상이한 도메인의 간격 및 형태는 블록 공중합체 내의 상이한 블록의 상호 작용, 체적 분율, 및 수에 의존한다. 블록 공중합체의 도메인은, 예를 들어 어닐링 (소둔) 의 결과로서 형성시킬 수 있다. 어닐링의 일부인 가열 또는 베이킹은, 기판 및 그 위의 코팅층 (박막층) 의 온도를 주위 온도보다 높게 상승시키는 일반적인 프로세스이다. 어닐링에는, 열 어닐링, 열구배 어닐링, 용매 증기 어닐링, 또는 다른 어닐링법을 포함할 수 있다. 열 어닐링은, 경우에 따라 열경화라고 불리고, 상분리를 유기 (誘起) 하는 데에 사용되고, 또한, 가로 방향의 마이크로 상분리 도메인의 층내의 결함을 삭감 또는 제거하기 위한 프로세스로도 사용할 수 있다. 어닐링은, 일반적으로는, 어떤 시간 (예를 들어, 수 분에서 수 일) 동안, 블록 공중합체의 유리 전이 온도보다 고온에서 가열하는 것을 포함한다.
또, 본 실시형태에서는, 블록 공중합체를 포함하는 폴리머에, 지향성 자기 조직화 (Directed Self-Assembly : DSA) 를 적용하여, 반도체 디바이스의 회로 패턴 및/또는 얼라이먼트 마크의 형성에 적합한 형태로 세그먼트화된 나노 스케일 오더의 도메인을 형성시킨다. 지향성 자기 조직화는, 예를 들어 리소그래피 공정에서 형성된 레지스트 패턴을 프리 패턴 또는 가이드 패턴으로 하여, 그 프리 패턴 또는 가이드 패턴에서 규정되는 공간 배치 (토포그래피적 구조) 로, 블록 공중합체의 도메인의 배치를 제어하는 기술이다. 지향성 자기 조직화 방법으로는, 예를 들어 입체적인 프리 패턴 또는 가이드 패턴을 사용하는 그래포에피택시법 (Grapho-Epitaxy Process) 이 사용되는데, 하지에 평면적인 프리 패턴 또는 가이드 패턴을 형성하는 케모에피택시법 (Chemo-Epitaxy Process) 도 사용 가능하다.
도 1(B) 에 있어서, 노광 장치 (100) 는, 조명계 (10), 조명계 (10) 로부터의 노광용 조명광 (노광광) (IL) 에 의해 조명되는 레티클 (R) (마스크) 을 유지하는 레티클 스테이지 (RST), 레티클 (R) 로부터 사출된 조명광 (IL) 을 웨이퍼 (W) (기판) 의 표면에 투사하는 투영 광학계 (PL) 를 포함하는 투영 유닛 (PU), 웨이퍼 (W) 를 유지하는 웨이퍼 스테이지 (WST), 및 장치 전체의 동작을 통괄적으로 제어하는 컴퓨터로 이루어지는 주제어 장치 (도시 생략) 등을 구비하고 있다. 이하, 도 1(B) 에 있어서, 투영 광학계 (PL) 의 광축 (AX) 과 평행하게 Z 축을 취하고, 이것에 직교하는 평면 (거의 수평면) 내에서 레티클 (R) 과 웨이퍼 (W) 가 상대 주사되는 방향을 따라 Y 축을, Z 축 및 Y 축에 직교하는 방향을 따라 X 축을 취하고, X 축, Y 축, 및 Z 축 둘레의 회전 (경사) 방향을 각각 θx, θy, 및 θz 방향으로 하여 설명을 실시한다.
조명계 (10) 는, 예를 들어 미국특허출원공개 제2003/025890호 명세서 등에 개시되는 바와 같이, 조명광 (IL) 을 발생시키는 광원, 및 조명광 (IL) 으로 레티클 (R) 을 조명하는 조명 광학계를 포함한다. 조명광 (IL) 으로는, 일례로서 ArF 엑시머 레이저광 (파장 193 ㎚) 이 사용되고 있다. 또, 조명광 (IL) 으로는, KrF 엑시머 레이저광 (파장 248 ㎚), YAG 레이저 또는 고체 레이저 (반도체 레이저 등) 의 고조파 등도 사용할 수 있다.
조명 광학계는, 편광 제어 광학계, 광량 분포 형성 광학계 (회절 광학 소자 또는 공간 광변조기 등), 옵티컬 인터그레이터 (플라이 아이 렌즈 또는 로드 인터그레이터 (내면 반사형 인터그레이터) 등) 등을 포함하는 조도 균일화 광학계, 및 레티클 블라인드 (고정 및 가변의 시야 조리개) 등 (모두 도시 생략) 을 갖는다. 조명계 (10) 는, 레티클 블라인드로 규정된 레티클 (R) 의 패턴면 (하면) 의 X 방향으로 가늘고 긴 슬릿상의 조명 영역 (IAR) 을, 2 극 조명, 4 극 조명, 윤대 조명, 또는 통상 조명 등의 조명 조건에서, 소정의 편광 상태의 조명광 (IL) 에 의해 거의 균일한 조도 분포로 조명한다.
또한, 레티클 (R) 을 진공 흡착 등에 의해 유지하는 레티클 스테이지 (RST) 는, 레티클 베이스 (도시 생략) 의 XY 평면에 평행한 상면에, Y 방향으로 일정 속도로 이동 가능하게, 또한 X 방향, Y 방향의 위치, 및 θz 방향의 회전각이 조정 가능하게 재치 (載置) 되어 있다. 레티클 스테이지 (RST) 의 위치 정보는, 복수 축의 레이저 간섭계를 포함하는 레티클 간섭계 (18) 에 의해서, 이동경 (14) (또는 스테이지의 경면 가공된 측면) 을 통하여 예를 들어 0.5 ∼ 0.1 ㎚ 정도의 분해능으로 항상 검출된다. 레티클 간섭계 (18) 의 계측값에 기초하여 리니어 모터 등을 포함하는 레티클 스테이지 구동계 (도시 생략) 를 제어함으로써, 레티클 스테이지 (RST) 의 위치 및 속도가 제어된다.
또한, 레티클 스테이지 (RST) 의 하방에 배치된 투영 유닛 (PU) 은, 경통 (24) 과, 그 경통 (24) 내에 소정의 위치 관계로 유지된 복수의 광학 소자를 갖는 투영 광학계 (PL) 를 포함한다. 투영 광학계 (PL) 는, 예를 들어 양측 텔레센트릭하고 소정의 투영 배율 (β) (예를 들어 1/4 배, 1/5 배 등의 축소 배율) 을 갖는다. 레티클 (R) 을 통과한 조명광 (IL) 에 의해, 투영 광학계 (PL) 를 통하여 레티클 (R) 의 조명 영역 (IAR) 내의 회로 패턴의 이미지가, 웨이퍼 (W) 의 하나의 쇼트 영역 내의 노광 영역 (IA) (조명 영역 (IAR) 과 공액인 영역) 에 형성된다. 본 실시형태의 기판으로서의 웨이퍼 (반도체 웨이퍼) (W) 는, 예를 들어 실리콘 (또는 SOI (silicon on insulator) 등이어도 된다) 으로 이루어지는 직경이 200 ∼ 450 ㎜ 정도의 원판상의 기재의 표면에 패턴 형성용 박막 (산화막, 금속막, 폴리실리콘막 등) 을 형성한 것을 포함한다. 또한, 노광 대상의 웨이퍼 (W) 의 표면에는, 포토 레지스트가 소정의 두께 (예를 들어 수 10 ㎚ ∼ 200 ㎚ 정도) 로 도포된다.
또한, 노광 장치 (100) 는, 액침법을 적용한 노광을 실시하기 위해서, 투영 광학계 (PL) 를 구성하는 가장 이미지면측 (웨이퍼 (W) 측) 의 광학 소자인 선단 렌즈 (26) 를 유지하는 경통 (24) 의 하단부 주위를 둘러싸도록, 선단 렌즈 (26) 와 웨이퍼 (W) 사이에 액체 (Lq) 를 공급하기 위한 국소 액침 장치 (30) 의 일부를 구성하는 노즐 유닛 (32) 이 형성되어 있다. 노즐 유닛 (32) 의 액체 (Lq) 의 공급구는, 공급 유로 및 공급관 (34A) 을 개재하여 액체 공급 장치 (도시 생략) 에 접속되어 있다. 노즐 유닛 (32) 의 액체 (Lq) 의 회수구는, 회수 유로 및 회수관 (34B) 을 개재하여 액체 회수 장치 (도시 생략) 에 접속되어 있다. 국소 액침 장치 (30) 의 상세한 구성은, 예를 들어 미국특허출원공개 제2007/242247호 명세서 등에 개시되어 있다.
또한, 웨이퍼 스테이지 (WST) 는, 베이스반 (12) 의 XY 평면에 평행한 상면 (12a) 에, X 방향, Y 방향, 및 θz 방향으로 이동 가능하게 재치되어 있다. 웨이퍼 스테이지 (WST) 는, 스테이지 본체 (20), 스테이지 본체 (20) 의 상면에 탑재된 웨이퍼 테이블 (WTB), 및 스테이지 본체 (20) 내에 형성되고, 스테이지 본체 (20) 에 대한 웨이퍼 테이블 (WTB) (웨이퍼 (W)) 의 Z 방향의 위치 (Z 위치), 및 θx 방향, θy 방향의 틸트각을 상대적으로 구동하는 Z·레벨링 기구를 구비하고 있다. 웨이퍼 테이블 (WTB) 에는, 웨이퍼 (W) 를 진공 흡착 등에 의해서 거의 XY 평면에 평행한 흡착면 상에 유지하는 웨이퍼 홀더 (도시 생략) 가 형성되어 있다. 웨이퍼 테이블 (WTB) 의 상면의 웨이퍼 홀더 (웨이퍼 (W)) 의 주위에는, 웨이퍼 (W) 의 표면 (웨이퍼면) 과 거의 동일면이 되는, 액체 (Lq) 에 대하여 발액화 처리된 표면을 갖는 평판상의 플레이트 (발액판) (28) 가 형성되어 있다. 또한, 노광 중에, 예를 들어 사입사 방식의 오토포커스 센서 (도시 생략) 의 계측값에 기초하여, 웨이퍼면이 투영 광학계 (PL) 의 이미지면에 합초 (合焦) 되도록, 웨이퍼 스테이지 (WST) 의 Z·레벨링 기구가 구동된다.
또한, 웨이퍼 테이블 (WTB) 의 Y 방향 및 X 방향의 단면 (端面) 에는, 각각 경면 가공에 의해서 반사면이 형성되어 있다. 웨이퍼 간섭계 (16) 를 구성하는 복수 축의 레이저 간섭계로부터 그 반사면 (이동경이어도 된다) 에 각각 간섭계 빔을 투사함으로써, 웨이퍼 스테이지 (WST) 의 위치 정보 (적어도 X 방향, Y 방향의 위치, 및 θz 방향의 회전각을 포함한다) 가 예를 들어 0.5 ∼ 0.1 ㎚ 정도의 분해능으로 계측되고 있다. 이 계측값에 기초하여 리니어 모터 등을 포함하는 웨이퍼 스테이지 구동계 (도시 생략) 를 제어함으로써, 웨이퍼 스테이지 (WST) 의 위치 및 속도가 제어된다. 또, 웨이퍼 스테이지 (WST) 의 위치 정보는, 회절 격자상의 스케일과 검출 헤드를 갖는 인코더 방식의 검출 장치로 계측해도 된다.
또한, 노광 장치 (100) 는, 웨이퍼 (W) 의 소정의 웨이퍼 마크 (얼라이먼트 마크) 의 위치를 계측하는 화상 처리 방식의 FIA (Field Image Alig㎚ent) 계로 이루어지는 웨이퍼 얼라이먼트계 (ALS), 및 레티클 (R) 의 얼라이먼트 마크의 투영 광학계 (PL) 에 의한 이미지의 위치를 계측하기 위해서, 웨이퍼 스테이지 (WST) 에 내장된 공간 이미지 계측계 (도시 생략) 를 구비하고 있다. 이들 공간 이미지 계측계 (레티클 얼라이먼트계) 및 웨이퍼 얼라이먼트계 (ALS) 를 사용하여, 레티클 (R) 과 웨이퍼 (W) 의 각 쇼트 영역의 얼라이먼트가 실시된다.
웨이퍼 (W) 의 노광시에는, 웨이퍼 스테이지 (WST) 를 X 방향, Y 방향으로 이동 (스텝 이동) 함으로써, 웨이퍼 (W) 의 노광 대상의 쇼트 영역이 노광 영역 (IA) 앞에 이동한다. 또한, 국소 액침 장치 (30) 로부터 투영 광학계 (PL) 와 웨이퍼 (W) 사이에 액체 (Lq) 가 공급된다. 그리고, 레티클 (R) 패턴의 일부의 투영 광학계 (PL) 에 의한 이미지를 웨이퍼 (W) 의 하나의 쇼트 영역에 투영하면서, 레티클 스테이지 (RST) 및 웨이퍼 스테이지 (WST) 를 개재하여 레티클 (R) 및 웨이퍼 (W) 를 Y 방향으로 동기하여 이동함으로써, 당해 쇼트 영역에 레티클 (R) 패턴의 이미지가 주사 노광된다. 그 스텝 이동과 주사 노광을 반복함으로써, 스텝·앤드·스캔 방식 및 액침 방식으로, 웨이퍼 (W) 의 각 쇼트 영역에 각각 레티클 (R) 패턴의 이미지가 노광된다.
다음으로, 본 실시형태에서 제조 대상으로 하는 디바이스용 패턴은, 일례로서, 반도체 소자로서의 SRAM (Static RAM) 의 게이트셀용 회로 패턴이고, 이 회로 패턴은, 블록 공중합체를 포함하는 폴리머의 지향성 자기 조직화 (DSA) 를 사용하여 형성된다. 또한, 본 실시형태에서는, 이 디바이스용 패턴이 형성되는 웨이퍼 (W) 의 디바이스층에는, 위치 결정용 또는 위치 맞춤용 얼라이먼트 마크로서의 웨이퍼 마크도 형성된다.
도 2(A) 는, 그 디바이스용 패턴 및 웨이퍼 마크가 형성된 웨이퍼 (W) 를 나타낸다. 도 2(A) 에 있어서, 웨이퍼 (W) 의 표면에는 X 방향, Y 방향으로 소정 폭의 스크라이브 라인 영역 (SL) (마크 형성 영역) 을 사이에 두고 다수의 쇼트 영역 (SA) (디바이스용 패턴 형성 영역) 이 형성되고, 각 쇼트 영역 (SA) 내에는 디바이스용 패턴 (DP1) 이 형성되고, 각 쇼트 영역 (SA) 에 부설된 스크라이브 라인 영역 (SL) 에는 서로 형상이 상이한 제 1 및 제 2 웨이퍼 마크 (WM1, WM2) 가 형성되어 있다. 웨이퍼 (W) 의 직경이 예를 들어 300 ㎜ 이면, 웨이퍼 (W) 의 표면에 일례로서 100 개 정도의 쇼트 영역 (SA) 이 형성된다. 또, 웨이퍼 (W) 의 직경은 300 ㎜ 에 한정되지 않고, 450 ㎜ 등의 대형 웨이퍼를 사용해도 된다.
도 2(A) 의 B 부의 확대도인 도 2(B) 에 나타내는 바와 같이, 디바이스용 패턴 (DP1) 은, Y 방향으로 신장되는 복수의 라인 패턴 (40Xa) 을 X 방향으로 대략 주기 (피치) (px1) 로 배열한 라인·앤드·스페이스 패턴 (이하, L&S 패턴이라고 한다.) (40X), 및 X 방향으로 신장되는 복수의 라인 패턴을 Y 방향으로 대략 주기 (py1) 로 배열한 L&S 패턴 (40Y) 을 포함한다. 라인 패턴 (40Xa) 등은 예를 들어 금속으로 이루어지고, 그 선폭은 주기 (px1) 등의 1/2 이하 정도이다. 일례로서 주기 (px1, py1) 는 거의 동일하고, 주기 (px1) 는, 각각 파장 193 ㎚ 의 액침 리소그래피와, 예를 들어 이른바 더블·패터닝·프로세스를 조합한 경우에 얻어지는 가장 미세한 주기 (이하, 주기 (pmin) 라고 한다.) 의 수 분의 1 정도이다. 그 주기 (px1) 의 1/2 은, 예를 들어 22 ㎚ 정도보다 작다. 이러한 미세한 주기를 갖는 L&S 패턴 (40X, 40Y) 을 형성하는 경우에는, 블록 공중합체를 포함하는 폴리머에 지향성 자기 조직화를 실시하게 할 때에, 상이한 블록마다 라인상의 도메인이 형성된다.
또한, 스크라이브 라인 영역 (SL) 의 제 1 웨이퍼 마크 (WM1) 는, 각각 Y 방향으로 가늘고 길게 X 방향의 폭이 동일한 정도의 라인 패턴 영역 (44Xa) 및 스페이스 패턴 영역 (44Xb) 을 X 방향으로 주기 (p1) 로 배열한 X 축의 웨이퍼 마크 (44X), 및 각각 X 방향으로 가늘고 길게 Y 방향의 폭이 동일한 정도의 라인 패턴 영역 (44Ya) 및 스페이스 패턴 영역 (44Yb) 을 Y 방향으로 주기 (p2) 로 배열한 Y 축의 2 지점의 웨이퍼 마크 (44YA, 44YB) 를 포함한다. 일례로서, 웨이퍼 마크 (44YA, 44YB) 는 웨이퍼 마크 (44X) 를 Y 방향으로 끼우도록 배치되어 있다. 동일하게, 스크라이브 라인 영역 (SL) 의 제 2 웨이퍼 마크 (WM2) 는, 각각 Y 방향으로 가늘고 긴 라인 패턴 영역 (44Xa1) 및 스페이스 패턴 영역 (44Xb1) 을 X 방향으로 주기 (p1A) 로 배열한 X 축의 웨이퍼 마크 (44X1), 및 각각 X 방향으로 가늘고 긴 라인 패턴 영역 (44Ya1) 및 스페이스 패턴 영역 (44Yb1) 을 Y 방향으로 주기 (p2A) 로 배열한 Y 축의 2 지점의 웨이퍼 마크 (44YA1, 44YB1) 를 포함한다.
일례로서, 주기 (p1) 와 주기 (p2) 는 서로 동일하다. 또한, 주기 (p1A) 와 주기 (p2A) 는 서로 동일하다. 주기 (p1 및 p1A) 는 각각 파장 193 ㎚ 의 액침 리소그래피에서의 해상 한계 (주기) 의 수 배에서 수 10 배 정도이다. 본 실시형태에서는, 주기 (p1A) 는 주기 (p1) 보다 어느 정도, 예를 들어 수 ％ ∼ 수 10 ％ 정도 크게 설정되어 있다. 또, 후술하는 바와 같이, 라인 패턴 영역 (44Xa, 44Xa1) 내에 블록 공중합체의 지향성 자기 조직화를 사용하여 미세 구조가 형성되고, 또한 라인 패턴 영역 (44Xa, 44Xa1) 내의 미세 구조가 서로 상이한 경우에는, 주기 (p1A) 및 주기 (p1) 는 동일 또는 동일한 정도이어도 된다.
또한, 웨이퍼 마크 (WM1, WM2) 의 라인 패턴 영역 (44Xa, 44Ya, 44Xa1, 44Ya1) 과, 스페이스 패턴 영역 (44Xb, 44Yb, 44Xb1, 44Yb1) 은, 도 1(B) 의 웨이퍼 얼라이먼트계 (ALS) 에서 검출한 경우에 검출광에 대한 반사율이 상이한 영역이면 된다. 이 경우, 웨이퍼 얼라이먼트계 (ALS) 의 검출광의 파장 (λa), 대물 광학계의 개구수 (NA) 를 사용하면, 웨이퍼 얼라이먼트계 (ALS) 의 해상 한계 (광학적으로 검출할 수 있는 한계) 는 λa/(2NA) 가 된다. 또한, 웨이퍼 얼라이먼트계 (ALS) 에서 웨이퍼 마크 (44X, 44YA, 44X1, 44YA1) 등을 검출하기 위해서는, 웨이퍼 마크 (44X, 44X1) 의 주기 (p1, p1A) 의 1/2 은 그 해상 한계 이상일 필요가 있고, 웨이퍼 얼라이먼트계 (ALS) 에서 웨이퍼 마크 (44X, 44YA, 44X1, 44YA1) 등을 검출할 수 있는 조건은, 다음과 같이 된다.
p1/2 ≥ λa/(2NA), 및 p1A/2 ≥ λa/(2NA) …(1)
일례로서, 파장 (λa) 을 600 ㎚, 개구수 (NA) 를 0.9 로 하면, 주기 (p1, p1A) 는 각각 670 ㎚ 정도 이상이면 된다. 본 실시형태에서는, 디바이스용 패턴 (DP1) 의 형성시에 라인상의 도메인이 형성되는 지향성 자기 조직화가 적용되기 때문에, 웨이퍼 마크 (44X, 44X1) 등의 형성시에도, 블록 공중합체의 지향성 자기 조직화에 의해서 라인상의 도메인이 형성되는 것을 고려해 둘 필요가 있다.
이하, 본 실시형태의 패턴 형성 시스템을 사용하여 도 2(B) 에 나타내는 웨이퍼 마크 (WM1, WM2) 를 형성하기 위한 패턴 형성 방법의 일례에 대하여 도 3 의 플로 차트를 참조하여 설명한다. 또, 이하에서는 주로 제 1 웨이퍼 마크 (WM1) 의 웨이퍼 마크 (44X) 가 형성되는 과정을 설명하지만, 이것과 병행하여, 제 1 웨이퍼 마크 (WM1) 의 웨이퍼 마크 (44YA, 44YB), 제 2 웨이퍼 마크 (WM2), 및 디바이스용 패턴 (DP1) 도 형성된다. 일례로서, 도 4(A) 에 나타내는 바와 같이, 웨이퍼 (W) 의 예를 들어 실리콘 등의 기재 (50) 의 표면부를 웨이퍼 마크 및 디바이스용 패턴이 형성되는 제 1 디바이스층 (DL1) 으로 한다.
먼저, 도 3 의 스텝 102 에 있어서, 박막 형성 장치 (300) 를 사용하여, 웨이퍼 (W) 의 디바이스층 (DL1) 의 표면에 산화막 또는 질화막 등의 하드 마스크층 (52) 을 형성한다. 하드 마스크층 (52) 상에는, 후술하는 블록 공중합체를 포함하는 폴리머층이 형성되기 쉽도록 중성층 (도시 생략) 을 형성해도 된다. 그리고, 이 위에 코터·디벨로퍼 (200) 를 사용하여, 예를 들어 포지티브형의 레지스트층 (54) 을 코팅한다 (도 4(A) 참조). 또, 하드 마스크층 (52) 으로는, 반사 방지막 (Bottom Anti-Reflection Coating : BARC) 을 사용해도 된다. 그리고, 노광 장치 (100) 의 레티클 스테이지 (RST) 에 디바이스층 (DL1) 용의 패턴이 형성된 레티클 (레티클 (R1) 로 한다) 을 로드하고, X 방향 및 Y 방향으로 가장 미세한 패턴을 노광할 수 있도록 노광 장치 (100) 의 조명 조건을 예를 들어 4 극 조명으로 설정하고, 웨이퍼 (W) 를 웨이퍼 스테이지 (WST) 에 로드한다 (스텝 104). 그리고, 웨이퍼 (W) 의 각 쇼트 영역 (SA) 에 레티클 (R1) 의 디바이스용 패턴의 이미지 (도시 생략) 를 액침법으로 노광한다. 또한, 각 쇼트 영역 (SA) 에 노광할 때에 동시에, 각 쇼트 영역 (SA) 에 부설된 스크라이브 라인 영역 (SL) 에, 레티클 (R1) 의 웨이퍼 마크용 패턴의 이미지 (46XP) 등이 노광된다 (스텝 106). 노광 완료된 웨이퍼는 언로드되고, 코터·디벨로퍼 (200) 로 레지스트의 현상이 실시되고, 레지스트 패턴 (54A) (도 4(B) 참조) 이 형성된다. 그 후, 레지스트 패턴 (54A) 의 슬리밍 및 레지스트 경화 처리가 실시된다 (스텝 108). 또, 레티클 (R1) 패턴의 이미지의 노광시에, 레지스트 패턴의 선폭이 가늘어지도록 노광량을 크게 조정해 두는 것도 가능하고, 이 경우에는, 슬리밍을 생략 가능하다.
도 5(A) 에 나타내는 바와 같이, 레티클 (R1) 의 스크라이브 라인 영역 (SL) 에 대응하는 패턴 영역에는, 제 1 웨이퍼 마크 (WM1) 의 원판인 X 축 및 Y 축의 마크 패턴 (46X, 46YB) 이 형성되어 있다. 마크 패턴 (46X, 46YB) 은, 각각 도 2(B) 의 라인 패턴 영역 (44Xa, 44Ya) 에 대응하는 라인 영역 (46Xa, 46Ya) 과, 스페이스 패턴 영역 (44Xa, 44Ya) 에 대응하는 차광막 (SHR) 으로 이루어지는 스페이스 영역 (46Xb, 46Yb) 을 X 방향 및 Y 방향으로 주기 (p1/β 및 p2/β) (β 는 투영 배율) 로 배열한 것이다. 라인 영역 (46Xa, 46Ya) 의 폭과 스페이스 영역 (46Xb, 46Yb) 의 폭은 거의 동일하다. 또, 이하에서는 설명의 편의상, 레티클 패턴의 투영 광학계 (PL) 에 의한 이미지는 정립상이라고 한다.
라인 영역 (46Xa, 46Ya) 에는, 각각 광투과부를 배경으로 하여, Y 방향으로 가늘고 긴 차광막으로 이루어지는 복수의 라인 패턴 (48X) 이 X 방향으로 주기 (p3/β) (도 5(A) 의 B 부의 확대도인 도 5(B) 참조) 로 형성되어 있다. 라인 패턴 (48X) 의 선폭은 대응하는 주기 (p3/β) 의 1/2 이다. 본 실시형태에서는, 주기 (p3/β) 는, 노광 장치 (100) 의 투영 광학계 (PL) 의 물체면측에서의 해상 한계 (파장 193 ㎚ 의 액침 리소그래피에서의 해상 한계) 에 비해 약간 큰 정도이다. 이 때문에, 레티클 (R1) 의 마크 패턴 (46X, 46YB) (복수의 라인 패턴 (48X) 의 조합) 의 이미지 (46XP) 등은, 노광 장치 (100) 에 의해서 웨이퍼 (W) 의 스크라이브 라인 영역 (SL) 에 고정밀도로 노광된다.
도 6(A) 는, 도 5(A) 의 레티클 (R1) 의 마크 패턴 (46X, 46YB) 의 이미지의 레지스트층 (54) 에 대한 노광, 현상, 및 슬리밍 후에, 웨이퍼 (W) 의 하드 마스크층 (52) 상에 형성되는 레지스트 패턴으로 이루어지는 X 축 및 Y 축의 레지스트 마크 (RPX, RPYB) 를 나타낸다. 도 6(A) 에 있어서, 레지스트 마크 (RPX, RPYB) 는, 각각 도 5(A) 의 레티클 (R1) 의 라인 영역 (46Xa, 46Ya) 에 대응하는 라인 영역 (RPXa, RPYa) 과, 스페이스 영역 (46Xb, 46Yb) 에 대응하는 스페이스 영역 (RPXb, RPYb) 을 X 방향 및 Y 방향으로 주기 (p1 및 p2) 로 배열한 것이다. 또한, 도 6(B) 는, 도 6(A) 의 B 부의 확대도이고, 도 6(C) 및 도 7(A) ∼ (C) 는, 각각 도 6(A) 의 B 부에 대응하는 부분의 확대도이다.
스페이스 영역 (RPXb, RPYb) (여기서는 라인 영역 (RPXa, RPYa) 을 둘러싸는 영역) 은, 각각 레지스트막부 (54S) (볼록 영역) 이다 (도 6(B) 참조). 라인 영역 (RPXa, RPYa) 에는, 각각 Y 방향으로 가늘고 긴 볼록의 복수의 라인상의 패턴 (이하, 가이드 패턴이라고 부른다.) (54B) 이 X 방향으로 주기 (p3) 로 형성되어 있다. 가이드 패턴 (54B) 의 선폭은, 예를 들어 주기 (p3) (여기서는 파장 193 ㎚ 의 액침 리소그래피에서의 주기 환산의 해상 한계보다 약간 큰 정도) 의 수 분의 1 ∼ 수 10 분의 1 정도이다 (도 4(B) 참조). 또, 도 4(A) ∼ (H) 는, 도 6(B) 의 DD 선을 따른 부분에 대응하는 부분의 단면도이다.
또한, 도 9(A) 에 나타내는 바와 같이, 레티클 (R1) 의 제 1 웨이퍼 마크 (WM1) 의 원판 패턴에 근접한 영역에는, 제 2 웨이퍼 마크 (WM2) 의 원판인 X 축 및 Y 축의 마크 패턴 (46X1, 46YB1) 이 형성되어 있다. 마크 패턴 (46X1, 46YB1) 은, 각각 도 2(B) 의 라인 패턴 영역 (44Xa1, 44Ya1) 에 대응하는 라인 영역 (46Xa1, 46Ya1) 과, 스페이스 패턴 영역 (44Xa1, 44Ya1) 에 대응하는 차광막 (SHR) 으로 이루어지는 스페이스 영역 (46Xb1, 46Yb1) 을 X 방향 및 Y 방향으로 주기 (p1A/β 및 p2A/β) (β 는 투영 배율) 로 배열한 것이다. 라인 영역 (46Xa1, 46Ya1) 의 폭과 스페이스 영역 (46Xb1, 46Yb1) 의 폭은 거의 동일하다.
라인 영역 (46Xa1, 46Ya1) 에는, 각각 광투과부를 배경으로 하여, Y 방향으로 가늘고 긴 차광막의 라인 패턴 (48X1) 이 X 방향으로 주기 (p3A/β) (도 9(A) 의 B 부의 확대도인 도 9(B) 참조) 로 형성되어 있다. 라인 패턴 (48X1) 의 선폭은 대응하는 주기 (p3A/β) 의 1/2 이다. 본 실시형태에서는, 주기 (p3A/β) 는, 노광 장치 (100) 의 투영 광학계 (PL) 의 물체면측에서의 해상 한계 (파장 193 ㎚ 의 액침 리소그래피에서의 해상 한계) 와 거의 동일하다. 또한, 라인 패턴 (48X1) 의 주기 (p3A/β) 는, 제 1 웨이퍼 마크 (WM1) 용의 도 5(B) 의 라인 패턴 (48X) 의 주기 (p3/β) 보다 작게 설정되어 있다. 레티클 (R1) 의 마크 패턴 (46X1, 46YB1) (복수의 라인 패턴 (48X1) 의 조합) 의 이미지도, 노광 장치 (100) 에 의해서 웨이퍼 (W) 의 스크라이브 라인 영역 (SL) 에 고정밀도로 노광된다.
도 10(A) 는, 도 9(A) 의 레티클 (R1) 의 마크 패턴 (46X1, 46YB1) 의 이미지의 레지스트층 (54) 에 대한 노광, 현상, 및 슬리밍 후에, 웨이퍼 (W) 의 하드 마스크층 (52) 상에 형성되는 X 축 및 Y 축의 레지스트 마크 (RPX1, RPYB1) 를 나타낸다. 도 10(A) 에 있어서, 레지스트 마크 (RPX1, RPYB1) 는, 각각 도 9(A) 의 레티클 (R1) 의 라인 영역 (46Xa1, 46Ya1) 에 대응하는 라인 영역 (RPXa1, RPYa1) 과, 스페이스 영역 (46Xb1, 46Yb1) 에 대응하는 스페이스 영역 (RPXb1, RPYb1) 을 X 방향 및 Y 방향으로 주기 (p1A 및 p2A) 로 배열한 것이다. 또한, 도 10(B) 및 (C) 는, 각각 도 10(A) 의 B 부 및 이것에 대응하는 부분의 확대도이다.
스페이스 영역 (RPXb1, RPYb1) 은, 각각 레지스트막부 (54S) (볼록 영역) 이다 (도 10(B) 참조). 라인 영역 (RPXa1, RPYa1) 에는, 각각 Y 방향으로 가늘고 긴 볼록의 복수의 라인상의 패턴 (이하, 가이드 패턴이라고 부른다.) (54B1) 이 X 방향으로 주기 (p3A) 로 형성되어 있다. 가이드 패턴 (54B1) 의 선폭은, 예를 들어 주기 (p3A) (여기서는 파장 193 ㎚ 의 액침 리소그래피에서의 주기 환산의 해상 한계와 동일한 정도) 의 수 분의 1 ∼ 수 10 분의 1 정도이다.
다음으로 스텝 110 에 있어서, 도 6(A) 의 레지스트 마크 (RPX, RPYB) 가 형성된 웨이퍼 (W) 를 폴리머 처리 장치 (500) 에 반송하고, 예를 들어 스핀 코팅에 의해서, 웨이퍼 (W) 상의 레지스트 마크 (RPX, RPYB, RPX1, RPYB1) 등 및 디바이스 패턴 형성용 레지스트 패턴 (도시 생략) 을 덮도록, 블록 공중합체 (BCP) 를 포함하는 폴리머층 (56) 을 형성 (도포) 한다. 본 실시형태에서는, 블록 공중합체로서, 일례로서 폴리스티렌 (PS) 및 폴리메틸메타크릴레이트 (PMMA) 의 디블록 공중합체 (PS-b-PMMA) 를 사용한다. 또한, 폴리머층 (56) 은 블록 공중합체 그 자체이지만, 이것에 도포성을 높이기 위한 용매 및/또는 자기 조직화를 용이하게 하는 첨가물 등이 함유되어 있어도 된다. 스핀 코팅에 의해서, 폴리머층 (56) 은, 레지스트 마크 (RPX, RPYB) 등을 구성하는 볼록의 복수의 가이드 패턴 (54B, 54B1) 사이의 오목부 (70A) 등에 퇴적된다 (도 4(B), 도 4(C), 및 도 6(C) 참조).
그리고, 폴리머층 (56) 이 형성된 웨이퍼 (W) 를 어닐 장치 (600) 에 반송하고, 폴리머층 (56) 에 어닐링 (예를 들어 열어닐링) 을 실시함으로써, 폴리머층 (56) 을 지향성 자기 조직화 (DSA) 에 의해서 2 종류의 도메인으로 분리한다 (스텝 112). 이 경우의 지향성 자기 조직화에 의해서, Y 방향으로 가늘고 긴 복수의 가이드 패턴 (54B) 사이의 폴리머층 (56) 은, 도 4(D) 및 도 7(A) 에 나타내는 바와 같이, Y 방향으로 가늘고 긴 라인상의 PMMA (폴리메틸메타크릴레이트) 로 이루어지는 친액성의 제 1 도메인 (56A) 과, Y 방향으로 가늘고 긴 라인상의 PS (폴리스티렌) 로 이루어지는 발액성의 제 2 도메인 (56B) 을 X 방향으로 주기 (p3a) 로 배치한 상태로 상분리한다. 가이드 패턴 (54B) (레지스트 패턴) 은 친액성이기 때문에, 가이드 패턴 (54B) 에 인접하는 부분에 친액성의 도메인 (56A) 이 형성된다. 주기 (p3a) 는, 예를 들어 복수의 가이드 패턴 (54B) 의 주기 (p3) 의 수 분의 1 ∼ 10 분의 1 정도이고, 2 종류의 도메인 (56A, 56B) 의 X 방향의 폭은 서로 거의 동일하다. 제 2 웨이퍼 마크 (WM2) 용의 복수의 가이드 패턴 (54B1) 사이의 폴리머층 (56) 도 제 1 및 제 2 도메인으로 상분리된다. 본 실시형태에서는, 폴리머층 (56) 은, 가늘고 긴 가이드 패턴 (54B, 54B1) 을 따라 가늘고 긴 2 종류의 도메인으로 분리한다. 이 때, 폴리머층 (56) (웨이퍼 (W)) 의 어닐링에 관해서도, 가늘고 긴 2 종류의 도메인으로 분리하기 쉬운 조건이 사용된다.
그리고, 웨이퍼 (W) 를 에칭 장치 (400) 에 반송하고, 예를 들어 산소 플라즈마 에칭을 실시하여, 도 7(B) 및 도 4(E) 에 나타내는 바와 같이, 웨이퍼 (W) 에 형성된 도메인 (56A, 56B) 중의 친액성의 제 1 도메인 (56A) 을 선택적으로 제거한다 (스텝 114). 그 후, 레지스트 마크 (RPX, RPYB) (가이드 패턴 (54B)), 레지스트 마크 (RPX1, RPYB1) (가이드 패턴 (54B1)), 및 주기적으로 남아 있는 발액성의 도메인 (56B) 을 마스크로 하여, 웨이퍼 (W) 의 하드 마스크층 (52) 의 에칭을 실시하여 하드 마스크층 (52) 에 복수의 개구 (52a) 를 형성하고 (도 4(F) 참조), 남아 있는 레지스트 및 도메인 (56B) 을 제거한다 (스텝 116). 그리고, 복수의 개구 (52a) 가 형성된 하드 마스크층 (52) 을 개재하여 웨이퍼 (W) 의 제 1 디바이스층 (DL1) 의 에칭을 실시하여, 도 4(G) 에 나타내는 바와 같이, 디바이스층 (DL1) 의 복수의 도메인 (56A) 에 대응하는 영역에 각각 Y 방향으로 가늘고 긴 복수의 오목부 (DL1Xa) 를 형성한다 (스텝 118 의 전반부).
또한, 웨이퍼 (W) 를 박막 형성 장치 (300) 에 반송하고, 웨이퍼 (W) 의 디바이스층 (DL1) 의 오목부 (DL1Xa) 에 금속 (예를 들어 구리) 을 매립하여, 도 4(H) 에 나타내는 바와 같이, Y 방향으로 가늘고 긴 라인 패턴 (58X) 을 형성한다 (스텝 118 의 후반부). 도 7(C) 에 나타내는 바와 같이, 복수의 라인 패턴 (58X) 의 X 방향의 주기는 p3a 이고, 라인 패턴 (58X) 의 선폭은 대략 주기 (p3a) 의 1/2 이다. 동일하게, 웨이퍼 (W) 의 디바이스층 (DL1) 의 제 1 웨이퍼 마크 (WM2) 용의 라인 패턴 영역 (44Xa1) 영역에는, 도 10(C) 에 나타내는 바와 같이, X 방향으로 주기 (p3Aa) 로 배열된 복수의 금속의 라인 패턴 (58X1) 이 형성되고, 스페이스 패턴 영역 (44Xb1) 은 하지 그대로이다.
이상의 공정에 의해서, 웨이퍼 (W) 의 제 1 디바이스층 (DL1) 의 스크라이브 라인 영역 (SL) 에는, 도 8 에 나타내는 바와 같이, 웨이퍼 마크 (44X, 44YA, 44YB) 로 이루어지는 제 1 웨이퍼 마크 (WM1) 가 형성된다. 즉, 복수의 금속의 라인 패턴 (58X) 이 대략 주기 (p3a) 로 X 방향으로 배열된 라인 패턴 영역 (44Xa) 과, 하지 패턴으로 이루어지는 스페이스 패턴 영역 (44Xb) 을 X 방향으로 주기 (p1) 로 배열한 X 축의 웨이퍼 마크 (44X) 가 형성된다. 또한, 웨이퍼 마크 (44X) 를 Y 방향으로 끼우도록, 라인 패턴 (58X) (웨이퍼 마크 (44X) 의 경우보다 짧다) 이 대략 주기 (p3a) 로 X 방향으로 배열된 라인 패턴 영역 (44Ya) 과, 하지 패턴으로 이루어지는 스페이스 패턴 영역 (44Yb) 을 Y 방향으로 주기 (p2) (여기서는 p1 과 동일하다) 로 배열한 Y 축의 2 지점의 웨이퍼 마크 (44YA, 44YB) 가 형성된다. 동일하게, 도 2(B) 의 제 2 웨이퍼 마크 (WM2) 도 형성된다.
또한, 도 8 의 제 1 웨이퍼 마크 (WM1) 가 형성되는 것과 동시에, 웨이퍼 (W) 의 각 쇼트 영역 (SA) 에는, 웨이퍼 마크의 경우와 동일하게 블록 공중합체를 포함하는 폴리머층의 지향성 자기 조직화를 사용하여, 도 2(B) 에 나타내는 L&S 패턴 (40X, 40Y) 이 형성되어 있다.
그 후, 웨이퍼 (W) 의 디바이스층 (DL1) 상에 제 2 디바이스층을 형성하는 경우에는, 웨이퍼 (W) 의 디바이스층 (DL1) 상에 박막을 형성하고, 레지스트를 코팅한다 (스텝 120). 그리고, 노광 장치 (100) 의 레티클 스테이지 (RST) 에 레티클 (R2) 을 로드하고, 웨이퍼 (W) 를 웨이퍼 스테이지 (WST) 에 로드한다 (스텝 122). 또한, 노광 장치 (100) 의 웨이퍼 얼라이먼트계 (ALS) 에 의해서, 웨이퍼 (W) 의 전부의 쇼트 영역 (SA) 중에서 선택된 복수의 쇼트 영역 (이른바 얼라이먼트 쇼트) 에 부설된 복수 쌍의 웨이퍼 마크 (WM1, WM2) (도 2(B) 참조) 의 위치를 검출한다 (스텝 124). 웨이퍼 (W) 에 예를 들어 100 개 정도의 쇼트 영역 (SA) 이 형성되어 있는 경우, 일례로서 20 개 정도의 얼라이먼트 쇼트가 선택된다. 이들 얼라이먼트 쇼트에 부설된 복수 쌍의 웨이퍼 마크 (WM1, WM2) 에는, 웨이퍼 (W) 의 중심으로부터 반경 방향으로 서로 상이한 거리에 있는 복수의 스크라이브 라인 영역 (SL) 에 형성된 복수 쌍의 웨이퍼 마크 (WM1, WM2) 가 포함되어 있다.
그 후, 웨이퍼 얼라이먼트계 (ALS) 의 검출 신호를 처리하는 연산부 (도시 생략) 에서는, 계측된 전부의 웨이퍼 마크 (WM1, WM2) 의 검출 신호의 양부 판정을 실시한다 (스텝 126). 여기서는, 도 12(A) 에 나타내는 제 1 웨이퍼 마크 (WM1) 의 X 축의 웨이퍼 마크 (44X) 에 대해서, 이 검출 신호의 양부 판정 방법의 일례에 대하여 설명한다. 제 2 웨이퍼 마크 (WM2) 의 X 축의 웨이퍼 마크 (44X1) 에 대해서도 동일하게 양부 판정이 실시된다.
이 양부 판정에 관해서, 본 실시형태에서는, 스텝 110 에서, 스핀 코팅에 의해 웨이퍼 (W) 에 블록 공중합체를 포함하는 폴리머층 (56) 을 도포하고 있지만, 스핀 코팅의 경우에는, 웨이퍼 (W) 의 중심으로부터의 거리 (반경 방향의 위치) 가 커질수록 폴리머층 (56) 이 얇아지는 경향이 있다고 예상된다.
본 발명자는, 웨이퍼 마크용 레지스트 패턴에 가이드 패턴을 형성하지 않은 상태에서, 또한 폴리머층 (56) 의 두께를 바꿔, 상기 마크 형성 방법으로 직경 300 ㎜ 의 웨이퍼의 표면에 웨이퍼 마크를 형성하고, 형성된 웨이퍼 마크의 라인 패턴 영역의 폭 (이하, 선폭 (CD) (critical dimension) 이라고 한다) 을 주사형 전자 현미경 (SEM) 으로 계측하여 보았다. 그 선폭 (CD) 의 설계값은 대략 1 ㎛ 정도이다.
도 11 은, 그 선폭 (CD) 의 계측 결과를 나타낸다. 도 11 에 있어서, 가로축은 계측된 웨이퍼 마크의 웨이퍼의 중심으로부터의 반경 방향 및 역방향의 위치 (r) (㎜) 이다. 또한, 실선의 곡선 (B1) 은, 폴리머층 (56) 이 얇은 경우의 선폭 (CD) 의 계측 결과, 점선의 곡선 (B2) 은, 폴리머층 (56) 이 두꺼운 경우의 선폭 (CD) 의 계측 결과이고, 곡선 (B1) 의 최대값이 대략 설계값으로 되어 있다. 곡선 (B2) 으로부터, 폴리머층 (56) 이 두꺼울수록, 가이드 패턴이 없는 영역에 폴리머층 (56) 의 지향성 자기 조직화에 의해서 패턴의 미세 구조가 많이 형성됨으로써, 선폭 (CD) 이 크게 변화되는 것을 알 수 있다. 또한, 곡선 (B1, B2) 으로부터, 웨이퍼의 중심으로부터 반경 방향으로 멀어질수록, 폴리머층 (56) 의 지향성 자기 조직화에 기인하는 선폭 (CD) 의 설계값으로부터의 편차가 작아지는 경향이 있는 것을 알 수 있다. 이것은, 웨이퍼의 중심으로부터 반경 방향으로 멀어질수록, 폴리머층 (56) 이 얇아지는 경향이 있는 것을 의미하고 있다.
이 웨이퍼의 중심으로부터 반경 방향으로 멀어질수록, 폴리머층 (56) 이 얇아지는 경향이 있다는 현상은, 본 실시형태의 패턴 형성 방법에 있어서도 나타나 있다고 예상된다. 이 경우, 예를 들어 도 8 의 제 1 웨이퍼 마크 (WM1) 의 웨이퍼 마크 (44X) 의 라인 패턴 영역 (44Xa) 내의 복수의 라인 패턴 (58X) 의 형상 (선폭, 직선성, 주기 등), 및 도 10(C) 의 제 2 웨이퍼 마크 (WM2) 의 웨이퍼 마크 (44X1) 의 라인 패턴 영역 (44Xa1) 내의 복수의 라인 패턴 (58X1) 의 형상이, 각각 웨이퍼 (W) 의 중심으로부터의 거리에 따라 변화하게 된다. 이 결과, 웨이퍼 (W) 의 중심으로부터의 거리에 따라, 웨이퍼 마크 (WM1, WM2) 의 촬상 신호가 변화되어, 위치의 검출 결과의 목표값으로부터의 어긋남이 커지는 마크가 발생할 우려가 있다. 그래서, 본 실시형태에서는, 예를 들어 스핀 코팅에 기인하는 폴리머층 (56) 의 두께 불균일에 의해서, 검출 신호가 허용 범위를 초과하여 변화된 웨이퍼 마크 (WM1, WM2) 에 대해서는, 얼라이먼트에 사용하지 않는 것으로 한다. 그리고, 그 검출 신호가 허용 범위를 초과하여 변화되었는지 여부를 판정하기 위해서, 이하에 설명하는 특징부를 구하고 있다.
본 실시형태의 웨이퍼 얼라이먼트계 (ALS) 는 화상 처리 방식이기 때문에, 웨이퍼 마크 (44X) 의 이미지를 촬상함으로써, 검출 신호로서 도 12(B) 에 나타내는 촬상 신호 (DSX) 가 얻어진다. 도 12(B) 의 가로축은, 웨이퍼 얼라이먼트계 (ALS) 의 촬상 소자의 계측 방향 (여기서는 X 방향) 에 대응하는 방향으로 배열된 복수의 화소의 위치를 나타내고 있다.
웨이퍼 얼라이먼트계 (ALS) 의 연산부에서는, 촬상 신호 (DSX) 의 특징량으로서, 일례로서 이하의 양 (a1) ∼ (a11) 을 검출한다. 이하의 설명에 있어서, 웨이퍼 마크 (44X) (또는 44X1) 중의 라인 패턴 영역 (44Xa) 및 스페이스 패턴 영역 (44Xb) 에 의해서 형성되는 주기 (p1) (또는 주기 (p1A)) 의 부분을 마크 단위라고 부르는 것으로 한다. 또, Y 축의 웨이퍼 마크 (44YA, 44YB) 에 관해서도 동일하게 특징량이 검출된다.
(a1) 웨이퍼 마크 (44X) 등의 복수 (여기서는 4 개) 의 마크 단위 (라인 패턴 영역 (44Xa) 을 포함하는 영역) 의 이미지의 촬상 신호가 최대값 (화살표 A1 ∼ A4 로 나타내는 위치의 값) 이 되는 위치의 X 방향의 간격 (pm1, pm2, pm3).
(a2) 그 간격 (pm1 ∼ pm3) 중의 최대값 <pmmax> 및 최소값 <pmmin>.
(a3) 그 간격 (pm1 ∼ pm3) 의 평균값 <pm> 의 설계값 <pmx> 으로부터의 편차 (δpm1).
(a4) 그 간격 (pm1 ∼ pm3) 의 최대값 <pmmax> 과 최소값 <pmmin> 의 차분 (δpm2) 및 웨이퍼 마크 (44X) 등의 영역 내에서의 촬상 신호의 콘트라스트 (진폭/평균값).
(a5) 웨이퍼 마크 (44X) 등의 이미지가 형성되어 있는 영역 내에서의 촬상 신호의 최대값 및 최소값.
(a6) 웨이퍼 마크 (44X) 등의 복수의 마크 단위의 이미지 내의 촬상 신호의 최대값 (화살표 A1 ∼ A4 로 나타내는 위치의 값) (imax1) 등의 평균값 <imax>.
(a7) 웨이퍼 마크 (44X) 등의 복수의 마크 단위의 이미지 내의 촬상 신호의 최소값 (imin1) 등의 평균값 <imin>.
(a8) 그 평균값 <imax> 과 평균값 <imin> 의 차분.
(a9) 복수의 마크 단위의 이미지 내의 촬상 신호의 경사량 (X 방향의 위치의 변화에 대한 촬상 신호의 변화량) 의 최대값의 평균값.
이 값을 구하기 위해서는, 도 11(C) 에 나타내는 바와 같이, 촬상 신호 (DSX) 의 미분 신호 (dDSX/dx) 를 구하고, 각 마크 단위 (라인 패턴 영역 (44Xa) 및 스페이스 패턴 영역 (44Xb)) 의 이미지에 관해서, 그 미분 신호의 정 (正) 의 값의 최대값의 절대값 (SLL1), 및 부 (負) 의 값의 최대값의 절대값 (SLR1) 을 구하고, 이들 중의 큰 쪽의 값 (마크 단위 내에서의 최대값) 의 평균값을 계산하면 된다.
(a10) 복수의 마크 단위의 이미지 내의 촬상 신호의 경사량의 최대값과 최소값의 차.
(a11) 복수의 마크 단위의 이미지 내의 촬상 신호의 정의 경사량의 절대값 (SLL1) 등과, 부의 경사량의 절대값 (SLR1) 등의 차의 평균값.
그리고, 그 연산부에서는, 계측된 복수 쌍의 웨이퍼 마크 (WM1, WM2) 에 관해서 구해진 상기 (a1) ∼ (a11) 의 특징량마다, 이 특징량과 소정의 목표값 (예를 들어 블록 공중합체를 포함하는 폴리머를 도포하지 않은 상태에서 형성된 웨이퍼 마크에 관해서 구해진 특징량의 평균값) 의 차분을 구하고, 이들 차분이 특징량마다 정해져 있는 기준값을 초과한 경우에, 당해 웨이퍼 마크의 검출 신호를 불량이라고 판정한다. 또, 그들 차분 중의 어느 비율 (예를 들어 50 ％ 이상의 비율) 의 차분이 대응하는 기준값을 초과한 경우에, 당해 웨이퍼 마크의 검출 신호를 불량이라고 판정해도 된다. 또, (a1) ∼ (a11) 의 특징량 중, 적어도 일부의 특징량을 검출하는 것만이어도 된다.
다음 스텝 128 에 있어서, 그 연산부는, 검출 신호가 양호하다고 판정된 웨이퍼 마크 (WM1, WM2) 의 개수가 소정 수 (여기서는 필요한 얼라이먼트 정밀도가 얻어지는 개수) 이상인지의 여부를 판정한다. 또, 1 쌍의 웨이퍼 마크 (WM1, WM2) 중의 적어도 일방의 마크의 검출 신호가 양호한 경우, 그 쌍의 웨이퍼 마크 (WM1, WM2) 의 검출 신호는 양호하다고 한다. 그리고, 검출 신호가 양호하다고 판정된 웨이퍼 마크의 개수가 소정 수보다 적은 경우에는, 스텝 132 로 이행하여, 예를 들어 웨이퍼 얼라이먼트계 (ALS) 의 검출광의 파장, 편광 상태, 및 결상 광학계의 개구수 등의 검출 조건을 변경하여, 스텝 124 로 되돌아가, 얼라이먼트 쇼트의 웨이퍼 마크의 검출 이후의 동작을 반복한다. 또, 검출 조건의 변경 대신에, 또는 검출 조건의 변경과 함께, 얼라이먼트 쇼트 (계측하는 웨이퍼 마크의 위치) 를 변경해도 된다.
또한, 스텝 128 에서, 검출 신호가 양호하다고 판정된 웨이퍼 마크 (WM1, WM2) 의 개수가 소정 수 이상인 경우에는, 스텝 130 으로 이행하여, 검출 신호가 양호하다고 판정된 복수 쌍의 웨이퍼 마크 (WM1, WM2) 중으로부터, 얼라이먼트에 사용하는 마크를 선별하고, 선별된 마크에 관해서 계측되어 있는 위치를 사용하여, 예를 들어 인핸스드·글로벌·얼라이먼트 (EGA) 방식으로 웨이퍼 (W) 의 각 쇼트 영역의 배열 좌표를 구하여, 웨이퍼 (W) 의 얼라이먼트를 실시한다. 또, 어느 쌍의 웨이퍼 마크 (WM1, WM2) 가 양방 모두 양호한 경우에는, 예를 들어 그 중의 주기가 작은 쪽의 웨이퍼 마크 (WM1) 의 검출 결과를 사용해도 된다. 또는, 그들 마크 중, 검출 신호의 특징량의 기준값으로부터의 편차의 제곱합이 보다 작은 쪽의 웨이퍼 마크 (WM1 또는 WM2) 의 검출 결과를 사용해도 된다.
그 후, 웨이퍼 (W) 의 각 쇼트 영역 (SA) 에 레티클 (R2) 의 패턴의 이미지를 노광하고 (스텝 134), 다음 공정 (스텝 136) 에서 레지스트의 현상 및 에칭 등의 패턴 형성을 실시함으로써 제 2 디바이스층의 패턴이 형성된다.
이와 같이 본 실시형태의 패턴 형성 방법에 의하면, 블록 공중합체를 포함하는 폴리머층의 지향성 자기 조직화를 사용하여, 웨이퍼 (W) 의 각 쇼트 영역 (SA) 에 액침 리소그래피의 해상 한계보다 미세한 구조를 갖는 L&S 패턴 (40X, 40Y) 을 형성함과 함께, 스크라이브 라인 영역 (SL) 에는, 웨이퍼 얼라이먼트계 (ALS) 에서 검출할 수 있는 구조를 갖는 웨이퍼 마크 (WM1, WM2) 를 형성할 수 있다. 이 때문에, 다음 공정에서 웨이퍼 (W) 의 얼라이먼트를 고정밀도로 실시할 수 있다. 또한, 웨이퍼 마크 (WM1, WM2) 중의 일방의 검출 신호가 양호하지 않은 경우에는, 검출 신호가 양호한 타방의 웨이퍼 마크를 사용함으로써, 보다 고정밀도로 얼라이먼트를 실시할 수 있다.
상기 서술한 바와 같이, 본 실시형태의 패턴 형성 시스템에 의한 마크 형성 방법은, 웨이퍼 (W) 의 스크라이브 라인 영역 (SL) (마크 형성 영역) 에 마크 패턴 (46X, 46X1) 의 이미지를 노광하는 스텝 106 과, 그 마크의 이미지에 기초하여 서로 형상이 상이한 레지스트 마크 (RPX, RPX1) (제 1 마크 및 제 2 마크) 를 스크라이브 라인 영역 (SL) 상에 형성하는 스텝 108 과, 웨이퍼 (W) 의 스크라이브 라인 영역 (SL) 및 쇼트 (SA) 에 블록 공중합체를 포함하는 폴리머층 (56) 을 스핀 코트에 의해서 도포하는 스텝 110 을 갖는다. 또한, 그 마크 형성 방법은, 도포된 폴리머층 (56) 의 적어도 일부에 어닐에 의해서 자기 조직화 영역 (친액성의 도메인 (56A) 및 발액성의 도메인 (56B)) 을 형성시키는 스텝 112 와, 플라즈마 에칭에 의해서 자기 조직화 영역의 일부 (도메인 (56A)) 를 선택적으로 제거하는 스텝 114 와, 레지스트 마크 (RPX, RPX1) 를 사용하여 웨이퍼 (W) 의 스크라이브 라인 영역 (SL) 에 각각 제 1 및 제 2 웨이퍼 마크 (WM1, WM2) 의 웨이퍼 마크 (44X, 44X1) 를 형성하는 스텝 116, 118 을 갖는다.
이 마크 형성 방법에 의하면, 블록 공중합체를 포함하는 폴리머층 (56) 의 자기 조직화를 사용하여 회로 패턴을 형성할 때, 그 회로 패턴과 함께, 액침 리소그래피의 해상 한계보다 미세한 주기의 구조, 및 웨이퍼 얼라이먼트계 (ALS) 에서 검출할 수 있는 한계 또는 이것보다 성긴 주기의 구조를 갖는 웨이퍼 마크 (44X, 44X1), 나아가서는 웨이퍼 마크 (WM1, WM2) 를 형성할 수 있다.
또한, 본 실시형태의 마크 검출 방법은, 본 실시형태의 마크 형성 방법에 의해서 웨이퍼 (W) 의 스크라이브 라인 영역 (SL) 에 형성된 위치 결정용 (또는 위치 맞춤용) 의 제 1 및 제 2 웨이퍼 마크 (WM1, WM2) 의 검출 방법으로서, 제 1 및 제 2 웨이퍼 마크 (WM1, WM2) 의 검출 신호 (촬상 신호) 를 생성하는 스텝 124 와, 그 생성된 검출 신호를 평가하는 스텝 126 과, 그 평가 결과에 기초하여, 제 1 및 제 2 웨이퍼 마크 (WM1, WM2) 중에서 웨이퍼 (W) 의 위치 결정을 위해 사용하는 마크를 선택하는 스텝 130 을 포함하고 있다.
이 마크 검출 방법에 의하면, 가령 웨이퍼 마크 (WM1, WM2) 중의 일방의 마크의 검출 신호가, 블록 공중합체를 포함하는 폴리머층 (56) 의 자기 조직화의 정도 등에 따라 목표로 하는 상태와 상이해도, 타방의 마크의 검출 신호를 사용하여, 고정밀도로 웨이퍼 (W) 의 위치 결정 (얼라이먼트) 을 실시할 수 있다.
또, 상기 실시형태에 있어서는 이하와 같은 변형이 가능하다.
상기 실시형태에서는, 웨이퍼 마크 (WM1, WM2) 용 레지스트 마크 (RPX, RPX1) 의 라인 영역 (RPXa, RPXa1) 에는 복수의 가이드 패턴 (54B, 54B1) 이 형성되고, 이들 가이드 패턴 (54B, 54B1) 사이의 오목부 (70A) 등에 있어서, 폴리머층 (56) 의 지향성 자기 조직화가 실시되고 있었다. 그러나, 웨이퍼 마크 (WM1, WM2) 의 적어도 일방의 마크용 라인 영역 (오목부) 의 폭을 넓게 하여, 그 라인 영역에서는 폴리머층 (56) 의 지향성 자기 조직화가 실질적으로 실시되지 않도록 해도 된다.
이 변형예에서는, 도 13(A) 에 나타내는 바와 같이, 웨이퍼 (W) 의 레지스트층 (54) 에 웨이퍼 마크용 이미지 (45XP) 및 디바이스 패턴용 이미지 (45DXP) 가 노광된 후, 현상에 의해서, 도 13(B) 에 나타내는 바와 같이, 점선으로 나타내는 레지스트 패턴 (54A) 이 형성된다. 그리고, 슬리밍에 의해서, 디바이스 패턴의 영역에서는, 복수의 가이드 패턴 (54C) 이 형성되고, 웨이퍼 마크의 영역에서는, 라인 패턴 영역에 대응하여, 레지스트 패턴 (54C1, 54C2) (볼록부) 에 끼워진 폭 (p1/2) (또는 p1A/2) 의 오목부 (45X1a) 가 형성된다. p1 (또는 p1A) 은 그 웨이퍼 마크의 주기이다.
그 후, 블록 공중합체를 포함하는 폴리머층을 도포함으로써, 도 13(C) 에 나타내는 바와 같이, 가이드 패턴 (54C) 사이에는 폴리머층 (56) 이 도포되지만, 폭이 넓은 오목부 (45X1a) 에는 예를 들어 중앙부에서 얇아지도록 폴리머층 (56a) 이 도포된다. 그리고, 폴리머층 (56) 에 지향성 자기 조직화를 일으키면, 가이드 패턴 (54C) 사이에서는 지향성 자기 조직화가 실시되어, 상기 실시형태와 동일하게 미세한 패턴을 형성할 수 있다. 이것에 대하여, 웨이퍼 마크용의 폭이 넓은 오목부 (45X1a) 내에서는 폴리머층 (56a) 에 지향성 자기 조직화가 실질적으로 발생하지 않기 때문에, 그 후의 공정에 있어서, 오목부 (45X1a) 에 대응하는 하드 마스크층 (52) 에는 개구가 형성된다.
그리고, 패턴 형성 공정이 끝나면, 도 13(D) 에 나타내는 바와 같이, 디바이스용 패턴으로는, 복수의 미세한 라인 패턴 (40Xa) 을 오목부 (41Xa) 에 매립한 형태의 L&S 패턴 (40X) 이 형성되고, 웨이퍼 마크 (44XA) (또는 44X1A) 로는, 오목부 (45X1a) 에 대응하는 오목부 (45X3a) 에 금속 (ME) 을 매립한 라인 패턴 영역 (44Xa) 과, 하지로 이루어지는 스페이스 패턴 영역 (44Xb) 을 X 방향으로 주기 (p1) (또는 p1A) 로 배열한 패턴이 형성된다. 이 웨이퍼 마크 (44XA) (또는 44X1A) 도 노광 장치 (100) 의 웨이퍼 얼라이먼트계 (ALS) 에서 검출할 수 있는 마크이다.
이 변형예에 있어서, 도 13(C) 의 웨이퍼 마크용의 오목부 (45X1a) 내의 폴리머층 (56a) 의 주변부에 가령 약간 제 1 및 제 2 도메인이 형성되고, 제 2 도메인에 대응하는 볼록부가 하드 마스크층 (52) 에 형성된 경우에는, 최종적으로 형성되는 웨이퍼 마크 (44XA) 등의 라인 패턴 영역 (44Xa) 의 내부에 미세한 라인상의 패턴 (블록 공중합체에 기인하는 불필요한 미세 구조를 갖는 패턴) 이 포함된다. 이 결과, 도 12(B) 의 촬상 신호 (DSX) 의 파형이 복수의 라인 패턴 영역 (44Xa) 마다 변화된다. 그리고, 불필요한 미세 구조를 갖는 패턴의 면적비가 많아지면, 예를 들어 그 촬상 신호 (DSX) 의 간격 (pm1 ∼ pm3) 의 최대값과 최소값의 차분이 커진다고 예상된다. 이 때문에, 그 차분의 소정의 목표값 (예를 들어 블록 공중합체를 포함하는 폴리머를 도포하지 않은 상태에서 형성된 웨이퍼 마크에 관해서 계측된 차분의 평균값) 으로부터의 증가분에 의해서, 그 불필요한 미세 구조를 갖는 패턴의 양을 추정 가능하다.
또한, 그 차분의 그 소정의 목표값에 대한 증가분이, 어떤 값을 초과했을 때, 스크라이브 라인 영역 (SL) (마크 형성 영역) 의 웨이퍼 마크용 오목부 (45X1a) 내에, 폴리머층 (56a) 의 자기 조직화 영역 중 적어도 일부 (제 1 도메인) 가 제거된 부분 (제 2 도메인) 에 기초하여 형성된 마크부가 잔존하고 있다고 판정하는 것이 가능하다. 이러한 마크부가 잔존하고 있다고 판정된 웨이퍼 마크 (44XA) 등은, 계측 대상으로부터 제외해도 된다.
또, 상기 실시형태에 있어서, 웨이퍼 마크 (WM1, WM2) 의 구성은, 도 2(B) 에 한정되지 않고, 예를 들어 X 축의 웨이퍼 마크와 Y 축의 웨이퍼 마크를 스크라이브 라인 영역 (SL) 의 상이한 위치에 형성해도 된다.
또한, 상기 실시형태에 있어서는, 웨이퍼 마크 (WM1, WM2) 로 이루어지는 2 종류의 마크를 사용했지만, 웨이퍼 마크로서, 웨이퍼의 각 쇼트에 부설되도록, 3 종류 또는 그 이상의 종류의 마크를 형성해도 된다.
또한, 상기 실시형태에 있어서, 웨이퍼 마크의 검출 방법은 화상 처리 방식이지만, 웨이퍼 마크의 검출 방법은 임의이다. 예를 들어 웨이퍼 마크에 조사되는 레이저광에 의해서 웨이퍼 마크로부터 발생하는 회절광을 검출하여, 그 웨이퍼 마크의 위치를 검출하는 LSA (Laser Step Alig㎚ent) 계 등도 사용 가능하다.
또한, 상기 실시형태에서는, 디바이스 패턴은 라인 패턴이지만, 디바이스용 패턴이, X 방향 및 Y 방향으로 주기적으로 배열된 다수의 미소한 홀 (비어 또는 스루홀) 로 이루어지는 홀 어레이를 포함하는 경우에도, 상기 실시형태의 패턴 형성 방법을 적용할 수 있다.
다음으로, 상기 실시형태의 패턴 형성 방법을 사용하여 SRAM 등의 반도체 디바이스 (전자 디바이스) 를 제조하는 경우, 반도체 디바이스는, 도 14 에 나타내는 바와 같이, 반도체 디바이스의 기능·성능 설계를 실시하는 스텝 221, 이 설계 스텝에 기초한 마스크 (레티클) 를 제조하는 스텝 222, 반도체 디바이스용 기판 (또는 웨이퍼의 기재) 을 제조하는 스텝 223, 기판 처리 스텝 224, 디바이스 조립 스텝 (다이싱 공정, 본딩 공정, 패키지 공정 등의 가공 프로세스를 포함한다) 225, 및 검사 스텝 226 등을 거쳐 제조된다. 또한, 그 기판 처리 스텝 224 는, 상기 실시형태의 패턴 형성 방법을 포함하고, 그 패턴 형성 방법은, 노광 장치에서 레티클의 패턴을 기판에 노광하는 공정, 노광한 기판을 현상하는 공정, 그리고 현상한 기판의 가열 (큐어) 및 에칭을 실시하는 공정 등을 포함하고 있다.
바꿔 말하면, 이 디바이스 제조 방법은, 기판 처리 스텝 224 를 포함하고, 이 기판 처리 스텝 224 는, 상기 각 실시형태 중의 어느 패턴 형성 방법을 사용하여 기판 상에 디바이스용 패턴 및 웨이퍼 마크를 형성하는 공정을 포함하고 있다.
이 디바이스의 제조 방법에 의하면, 노광 장치의 해상 한계보다 미세한 회로 패턴을 포함하는 반도체 디바이스를, 노광 장치를 사용하여 고정밀도로 제조할 수 있다.
또, 상기 실시형태에서 제조 대상의 디바이스는, SRAM 이외의 DRAM, CPU, DSP 등의 임의의 반도체 디바이스가 가능하다. 또한, 반도체 디바이스 이외의 촬상 소자, MEMS (Microelectromechanical Systems) 등의 전자 디바이스 (마이크로 디바이스) 를 제조할 때에도 상기 실시형태의 패턴 형성 방법이 적용 가능하다.
또한, 상기 실시형태에 있어서, 노광 장치로는, 액침형이 아닌 드라이형의 노광 장치를 사용해도 된다. 또, 자외광을 노광광으로 하는 노광 장치 이외에, 노광광으로서 파장이 수 ㎚ ∼ 수 10 ㎚ 정도의 EUV 광 (Extreme Ultraviolet Light) 을 사용하는 EUV 노광 장치, 또는 전자빔을 노광광으로 하는 전자빔 노광 장치 등을 사용해도 된다.
또한, 상기 실시형태에서는, 블록 공중합체로서, (PS-b-PMMA) 로 이루어지는 디블록 공중합체가 사용되고 있다. 그 외에 블록 공중합체로서 사용 가능한 것으로는, 예를 들어, 폴리(스티렌-b-비닐피리딘), 폴리(스티렌-b-부타디엔), 폴리(스티렌-b-이소프렌), 폴리(스티렌-b-메틸메타크릴레이트), 폴리(스티렌-b-알케닐 방향족), 폴리(이소프렌-b-에틸렌옥사이드), 폴리(스티렌-b-(에틸렌-프로필렌)), 폴리(에틸렌옥사이드-b-카프로락톤), 폴리(부타디엔-b-에틸렌옥사이드), 폴리(스티렌-b-t-부틸(메트)아크릴레이트), 폴리(메틸메타크릴레이트-b-t-부틸메타크릴레이트), 폴리(에틸렌옥사이드-b-프로필렌옥사이드), 폴리(스티렌-b-테트라하이드로푸란), 폴리(스티렌-b-이소프렌-b-에틸렌옥사이드), 폴리(스티렌-b-디메틸실록산), 혹은 폴리(메틸메타크릴레이트-b-디메틸실록산), 또는 이들 블록 공중합체의 적어도 1 개를 포함하는 조합 등의 디블록 또는 트리블록의 공중합체 등이 있다. 또한, 블록 공중합체로서, 랜덤 공중합체도 사용 가능하다.
블록 공중합체는, 추가적인 처리를 실시할 수 있는 전체적인 분자량 및 다분산성을 갖는 것이 바람직하다.
또한, 블록 공중합체를 포함하는 폴리머층의 도포는, 이 폴리머층을 용매에 녹인 액체를 도포한 후에 예를 들어 용매를 휘발시키는 용매 캐스팅법으로 실시하는 것도 가능하다. 이 경우에 사용할 수 있는 용매는, 블록 공중합체의 성분, 및 가령 사용하는 경우에는 여러 가지의 첨가물의 용해도 조건에 따라 변화된다. 이들 성분 및 첨가물에 대한 예시적인 캐스팅 용매에는, 프로필렌글리콜모노메틸에테르아세테이트 (PGMEA), 에톡시에틸프로피오네이트, 아니솔, 락트산에틸, 2-헵타논, 시클로헥사논, 아세트산아밀, γ-부티로락톤 (GBL), 톨루엔 등이 포함된다.
또한, 블록 공중합체를 포함하는 폴리머층에 첨가 가능한 첨가물은, 부가적인 폴리머 (호모폴리머, 별형 폴리머 및 공중합체, 초분기 폴리머, 블록 공중합체, 그래프트 공중합체, 초분기 공중합체, 랜덤 공중합체, 가교 폴리머, 그리고 무기 함유 폴리머를 포함한다), 소분자, 나노 입자, 금속 화합물, 무기 함유 분자, 계면 활성제, 광산 발생제, 열산 발생제, 염기 소광제, 경화제, 가교제, 사슬 연장제, 및 전술한 것 중 적어도 1 개를 포함하는 조합으로 이루어지는 군으로부터 선택할 수 있다. 여기서, 1 개 또는 복수의 첨가물은, 블록 공중합체와 함께 회합 (associate) 하여, 1 개 또는 복수의 자기 조직화 도메인의 부분을 형성한다.
또, 본 발명은 상기 서술한 실시형태에 한정되지 않고, 본 발명의 요지를 일탈하지 않는 범위에서 여러 가지 구성을 취할 수 있다.
R1, R2 : 레티클,
W : 웨이퍼 (기판),
ALS : 웨이퍼 얼라이먼트계,
SL : 스크라이브 라인 영역,
SA : 쇼트 영역,
WM1, WM2 : 웨이퍼 마크,
RPX, RPX1 : 레지스트 마크,
DL1 : 디바이스층,
44X, 44X1 : 웨이퍼 마크,
44Xa, 44Xa1 : 라인 패턴 영역,
46X : 마크 패턴,
50 : 기재,
52 : 하드 마스크층,
54 : 레지스트층,
54B : 가이드 패턴,
56 : 블록 공중합체 (BCP) 를 포함하는 폴리머층,
56A : 친액성의 도메인,
56B : 발액성의 도메인,
58X : 금속의 라인 패턴,
100 : 노광 장치

Claims (22)

  1. 제 1 간격을 갖는 한 쌍의 제 1 패턴과, 상기 제 1 간격과 상이한 제 2 간격을 갖는 한 쌍의 제 2 패턴을, 기판 상에 형성하는 것과,
    상기 제 1 패턴 및 상기 제 2 패턴이 형성된 후, 상기 기판 상에 블록 공중합체를 도포하는 것과,
    상기 도포된 상기 블록 공중합체에 자기 조직화 처리를 실시하는 것과,
    상기 자기 조직화 처리 후, 상기 한 쌍의 제 1 패턴의 사이와 상기 한 쌍의 제 2 패턴의 사이의 적어도 1 개에 마크를 형성하는 것을 포함하는, 마크 형성 방법.
  2. 제 1 항에 있어서,
    상기 한 쌍의 제 1 패턴의 사이의 상기 블록 공중합체, 및 상기 한 쌍의 제 2 패턴의 사이의 상기 블록 공중합체의 적어도 1 개를 사용하여 상기 기판 상에 상기 마크가 형성되는, 마크 형성 방법.
  3. 제 1 간격을 갖는 한 쌍의 제 1 패턴과, 상기 제 1 간격과 상이한 제 2 간격을 갖는 한 쌍의 제 2 패턴을, 기판 상에 형성하는 것과,
    상기 제 1 패턴 및 상기 제 2 패턴이 형성된 후, 상기 기판 상에 블록 공중합체를 도포하는 것과,
    상기 도포된 상기 블록 공중합체에 자기 조직화 처리를 실시하는 것과,
    상기 자기 조직화 처리 후, 상기 한 쌍의 제 1 패턴의 사이 및 상기 한 쌍의 제 2 패턴의 사이에 각각 마크를 형성하는 것을 포함하는, 마크 형성 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 한 쌍의 제 1 패턴의 사이 및 상기 한 쌍의 제 2 패턴의 사이의 상기 블록 공중합체의 일부를 제거하는 것을 추가로 갖고,
    제거되지 않고 잔류한 상기 블록 공중합체를 사용하여 상기 마크가 상기 기판 상에 형성되는, 마크 형성 방법.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 마크는 상기 기판의 스크라이브 라인에 형성되는, 마크 형성 방법.
  6. 기판의 마크 형성 영역을 포함하는 영역에 마스크 이미지를 노광하고, 상기 마스크 이미지의 제 1 부분에 기초하여, 상기 마크 형성 영역에 서로 형상이 상이한 제 1 마크 및 제 2 마크를 형성하는 것과,
    상기 마크 형성 영역을 포함하는 영역에 블록 공중합체를 포함하는 폴리머층을 도포하는 것과,
    도포된 상기 폴리머층의 적어도 일부에 자기 조직화 영역을 형성시키는 것과,
    형성되는 상기 자기 조직화 영역의 일부를 선택적으로 제거하는 것과,
    상기 제 1 마크 및 제 2 마크를 사용하여 상기 기판의 상기 마크 형성 영역에 각각 제 1 위치 결정용 마크 및 제 2 위치 결정용 마크를 형성하는 것을 포함하는, 마크 형성 방법.
  7. 제 6 항에 있어서,
    상기 제 1 마크는, 제 1 오목부 중에 제 1 방향으로 주기적으로 형성된 복수의 제 1 라인 패턴을 포함하고,
    상기 제 2 마크는, 제 2 오목부 중에 상기 제 1 방향으로 주기적으로 형성된 복수의 제 2 라인 패턴을 포함하고,
    상기 제 1 라인 패턴 및 상기 제 2 라인 패턴의 배열 주기 및 높이의 적어도 일방이 상이함과 함께,
    상기 제 1 마크의 복수의 상기 제 1 라인 패턴의 사이의 영역, 및 상기 제 2 마크의 복수의 상기 제 2 라인 패턴의 사이의 영역에, 각각 상기 폴리머층의 자기 조직화 영역이 형성되고, 형성된 그 자기 조직화 영역의 일부가 선택적으로 제거되는, 마크 형성 방법.
  8. 제 6 항에 있어서,
    상기 제 1 마크 및 상기 제 2 마크는, 각각 상기 블록 공중합체를 포함하는 상기 폴리머층에 자기 조직화 영역이 형성되지 않은 형상을 갖는, 마크 형성 방법.
  9. 제 8 항에 있어서,
    상기 제 1 마크는, 상기 블록 공중합체를 포함하는 상기 폴리머층에 자기 조직화 영역이 형성되지 않은 폭을 갖는 제 1 오목부를 갖고,
    상기 제 2 마크는, 상기 제 1 오목부의 폭보다 넓은 폭을 갖는 제 2 오목부를 갖는, 마크 형성 방법.
  10. 제 6 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 기판의 중심으로부터 반경 방향으로 서로 상이한 거리에 있는 복수의 마크 형성 영역에 각각 상기 제 1 및 제 2 위치 결정용 마크가 형성되는, 마크 형성 방법.
  11. 제 6 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 기판의 상기 마크 형성 영역을 포함하는 영역에 상기 마스크 이미지를 노광하는 것은, 상기 기판의 상기 마크 형성 영역에 인접하는 디바이스 패턴 형성 영역에 상기 마스크 이미지를 노광하는 것을 포함하고,
    상기 기판의 상기 마크 형성 영역에 상기 제 1 마크 및 상기 제 2 마크를 형성하는 것과 병행하여, 상기 마스크 이미지의 상기 제 1 부분과 상이한 제 2 부분에 기초하여, 상기 디바이스 패턴 형성 영역에, 상기 블록 공중합체를 포함하는 상기 폴리머층에 자기 조직화 영역이 형성되는 제 1 패턴을 형성하고,
    상기 제 1 마크 및 상기 제 2 마크를 사용하여 상기 기판의 상기 마크 형성 영역에 상기 제 1 및 제 2 위치 결정용 마크를 형성하는 것과 병행하여, 일부가 선택적으로 제거된 상기 자기 조직화 영역을 사용하여 상기 기판의 상기 디바이스 패턴 형성 영역에 제 2 패턴을 형성하는, 마크 형성 방법.
  12. 제 11 항에 있어서,
    상기 제 1 패턴은, 상기 블록 공중합체를 포함하는 상기 폴리머층에 자기 조직화 영역이 형성 가능한 폭을 갖는 오목부를 갖는, 마크 형성 방법.
  13. 제 6 항 내지 제 9 항 중 어느 한 항에 기재된 마크 형성 방법에 의해서 기판의 마크 형성 영역에 형성된 상기 제 1 및 제 2 위치 결정용 마크의 검출 방법으로서,
    상기 제 1 및 제 2 위치 결정용 마크의 검출 신호를 생성하는 것과,
    상기 생성된 검출 신호를 평가하는 것과,
    상기 평가 결과에 기초하여, 상기 제 1 및 제 2 위치 결정용 마크 중에서 상기 기판의 위치 결정을 위해 사용하는 마크를 선택하는 것을 포함하는, 마크 검출 방법.
  14. 제 13 항에 있어서,
    상기 제 1 및 제 2 위치 결정용 마크의 상기 검출 신호는, 상기 제 1 및 제 2 위치 결정용 마크의 이미지의 각각의 제 1 및 제 2 촬상 신호를 포함하고,
    상기 생성된 검출 신호를 평가하는 것은,
    상기 제 1 및 제 2 촬상 신호의 각각의 신호 특징량을 추출하는 것과,
    추출된 상기 제 1 및 제 2 촬상 신호의 각각의 신호 특징량을 기준값과 비교하는 것을 포함하는, 마크 검출 방법.
  15. 제 14 항에 있어서,
    상기 추출되는 신호 특징량은, 화소 단위의 촬상 신호의 콘트라스트, 상기 촬상 신호 중 주기적인 부분 사이의 거리, 상기 촬상 신호의 계측 영역 내에서의 최대값 및 최소값, 그리고 상기 촬상 신호의 경사량의 크기 중 적어도 하나를 포함하는, 마크 검출 방법.
  16. 제 1 항 내지 제 3 항 및 제 6 항 내지 제 9 항 중 어느 한 항에 기재된 마크 형성 방법을 사용하여 기판에 위치 맞춤용 마크를 형성하는 것과,
    상기 위치 맞춤용 마크를 사용하여 위치 맞춤을 실시하여, 상기 기판을 노광하는 것을 포함하는, 디바이스 제조 방법.
  17. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 마크는, 상기 기판의 위치 맞춤시에 광학적으로 검출되는 위치 맞춤용 마크인 마크 형성 방법.
  18. 제 6 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 제 1 및 제 2 위치 결정용 마크는, 상기 기판의 위치 맞춤시에 광학적으로 검출되는 위치 맞춤용 마크인 마크 형성 방법.
  19. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 및 제 2 패턴은, 상기 제 1 및 제 2 패턴에 인접하는 영역과 형상이 상이한 마크 형성 방법.
  20. 제 7 항에 있어서,
    상기 제 1 및 제 2 라인 패턴은, 상기 제 1 및 제 2 라인 패턴에 인접하는 영역과 형상이 상이한 마크 형성 방법.
  21. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 및 제 2 패턴은, 상기 제 1 및 제 2 패턴에 인접하는 영역과 특성이 상이한 마크 형성 방법.
  22. 제 7 항에 있어서,
    상기 제 1 및 제 2 라인 패턴은, 상기 제 1 및 제 2 라인 패턴에 인접하는 영역과 특성이 상이한 마크 형성 방법.
KR1020157030275A 2013-03-27 2014-03-25 마크 형성 방법, 마크 검출 방법, 및 디바이스 제조 방법 KR101951989B1 (ko)

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