KR101931349B1 - 싱글-램프 아날로그-디지털 변환기를 이용한 ｃｍｏｓ 이미지 센서를 위한 연속 램프 발생기 설계 및 그 교정 - Google Patents

싱글-램프 아날로그-디지털 변환기를 이용한 ｃｍｏｓ 이미지 센서를 위한 연속 램프 발생기 설계 및 그 교정 Download PDF

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Abstract

본 발명은 싱글-램프 ADC를 이용하는 CMOS 이미지 센서를 위한 연속 램프 발생기 설계 및 그 교정을 제공한다. 본 발명의 실시예는 아날로그-디지털 변환기의 거친 이득, 정수 이득 및 미세 이득을 제어하는 것을 포함한다. 아날로그-디지털 변환기의 이득은 등가 디지털값으로 변환된 기준 전압에 기초하여 정수 이득을 조정하여 교정될 수 있다.

Description

싱글-램프 아날로그-디지털 변환기를 이용한 ＣＭＯＳ 이미지 센서를 위한 연속 램프 발생기 설계 및 그 교정{A CONTINUOUS RAMP GENERATOR DESIGN AND ITS CALIBRATION FOR CMOS IMAGE SENSORS USING SINGLE-RAMP ADCS}
본 발명의 실시예는 아날로그-디지털 변환기(ADC)에 관한 것으로, 보다 구체적으로는 연속 램프 발생기 설계 및 그 교정에 관한 것이다.
컴퓨터 및 프로세서의 성능이 더욱 우수해짐에 따라, 디지털 영역에서 더 더욱 많은 신호 처리가 행해지고 있다. 디지털 신호 처리는 입력 데이터를 근사의 리얼 월드(approximate real world) 아날로그 신호로 만들기 위해 실시간으로 수행될 수 있는 복잡한 연산을 수행할 수 있으며, 그렇지 않은 경우에는 이 디지털 데이터가 추후의 처리를 위해 저장될 수 있다. 리얼 월드 신호가 아날로그 신호로 존재하므로, 이들 아날로그 신호는 등가의 디지털 신호로 변환될 필요가 있다.
예컨대 산업 응용 기기에서의 아날로그 제어 신호, 음악의 오디오 신호, 디지털 카메라의 사진 이미지, 및 디지털 비디오 카메라의 비디오 이미지를 변환하기 위해 다수의 응용 기기에서 아날로그-디지털 변환기(ADC)가 이용된다. 대부분의 회로와 마찬가지로, 상이한 한계에 대해 트레이드오프(tradeoff)가 이루어지는 다수의 상이한 타입의 ADC가 존재하며, "플래시" ADC와 같은 일부 ADC는 회로 및 레이아웃 공간이 고가이며, 그에 따라 추가 비트당 2배의 비교기 개수를 요구하므로 해상도가 제한되지만 변환 속도는 매우 빠르다. 램프 ADC와 같은 다른 ADC는 매우 간략하지만 변환 시간이 느리다. 그리고, 해상도가 증가함에 따라, 변환 시간이 증가할 것이다.
이에 따라, 특정 어플리케이션에서는 여러 한계를 고려하고, 어떠한 설계가 그 용도에 가장 적합한지를 결정할 필요가 있다. 그러나, 구체적인 설계를 선정하고 가능하게는 어플리케이션의 설계를 향상시키도록 수정하는 것은 여전히 극복해야할 어떠한 과제를 안고 있다.
고해상도 및 고속 이미징을 위해, 열 병렬 ADC 아키텍처는 CMOS 이미지 센서에서 가장 폭넓게 사용되고 있다. 이러한 아키텍처는 입력 신호와 비교하기 위해 램프 신호를 필요한 싱글-슬로프 ADC를 포함할 수 있다. 일반적으로, 램프 신호는 고속 동작에 바람직하지 못한 제한을 갖는 계단식으로 발생된다.
이러한 문제점은 비계단식, 즉 선형 램프 신호를 이용하여 해소될 수 있다. 그러나, ADC의 이득 및 입력 범위를 설정하는 램프 신호의 슬로프는 ADC의 동작 주파수와 무관하다. 더욱이, 램프 신호의 슬로프는 온도 변동, 공급 신호의 변동 및 다른 처리 변동으로 인한 변경에 의해 영향을 받는다. ADC에서의 이득 에러는 ADD 입력 범위에 에러를 야기하고, 이후에 출력 이미지의 노출 부족 또는 포화 상태를 야기한다. 서로 다른 컬러 채널간의 이득 에러는 최종 이미지의 컬러 왜곡을 야기시킬 수 있다.
종래의 방식 및 통상적인 방식의 추가의 한계 및 단점은 첨부 도면을 참조하여 본 명세서의 나머지 부분에 설명되어 있는 본 발명의 일부 특징을 갖는 이러한 시스템의 비교를 통하여 당해 기술 분야에 익숙한 사람에게는 명백하게 될 것이다.
본 발명의 특정 실시예는 싱글-램프 아날로그-디지털 변환기(ADC)를 이용하는 CMOS 이미지 센서를 위한 연속 램프 발생기 설계 및 그 교정을 제공한다. 여러 실시예는 아날로그-디지털 변환기의 거친 이득(coarse gain)을 제어하고, 아날로그-디지털 변환기의 정수 이득(integer gain)을 제어하고, 아날로그-디지털 변환기의 미세 이득(fine gain)을 제어하는 것을 포함한다.
거친 이득은 전류 디지털-아날로그 변환기(IDAC)가 될 수 있는 제 1 전류 발생기의 이용을 통해 성취될 수 있으며, 여기서, 거친 이득은 제 1 제어 신호에 의해 제어될 수 있다. 정수 이득은 또한 IDAC가 될 수 있는 제 2 전류 발생기의 이용을 통해 성취될 수 있으며, 여기서, 정수 이득은 제 2 제어 신호에 의해 제어될 수 있다. 미세 이득은 적분기를 통해 성취될 수 있으며, 여기서, 미세 이득은 제 3 제어 신호에 의해 제어될 수 있다. 제 3 제어 신호는 적분기용 피드백 커패시터의 용량을 제어할 수 있다.
제 1 전류 발생기의 출력 신호는 제 2 전류 발생기의 입력에 전달될 수 있고, 제 2 전류 발생기의 출력 신호는 적분기의 입력에 전달될 수 있다. 적분기는 아날로그 신호를 디지털 신호로 변환하기 위한 아날로그-디지털 변환기에 의해 사용될 수 있는 램프 신호를 출력할 수 있다.
램프 신호의 이득 및 이에 따른 아날로그-디지털 변환기의 이득은 교정될 수 있으며, 여기서, 이득은 거친 이득, 정수 이득 및 미세 이득을 포함할 수 있다. 이에 따라, 아날로그-디지털 변환기의 이득은 램프 신호의 이득을 제어함으로써 제어될 수 있다. 아날로그-디지털 변환기의 교정은 디폴트 이득에 대한 제 1 제어 신호, 제 2 제어 신호 및 제 3 제어 신호의 디폴트 값을 이용하는 것을 포함한다.
교정은, 아날로그-디지털 변환기를 이용하여, 제 1 아날로그 기준 신호를 제 1 디지털 값으로 변환하고 제 2 아날로그 기준 신호를 제 2 디지털 값으로 변환하는 것을 포함한다. 제 1 디지털값은 제 2 디지털값에서 감산되어 차이 값을 얻을 수 있다. 이후에, 제 2 제어 신호는 차이값을 기대값과의 비교에 기초하여 조정될 수 있다.
예를 들어, 제 2 제어 신호의 값은 차이값이 기대값보다 큰 경우에 증가될 수 있고, 차이값이 기대값보다 작은 경우에 감소될 수 있다. 제 2 제어 신호의 조정은 교정이 종료될 때까지 계속될 수 있다. 아날로그-디지털 변환기의 교정은 차이값이 기대값과 동일하게 될 때 종료되는 것으로 간주될 수 있다. 또한, 아날로그-디지털 변환기의 교정은 차이값이 현재 반복에서 기대값보다 크고 차이값이 바로 이전 반복에서 기대값보다 작은 경우에 종료되는 것으로 간주될 수 있다. 유사하게, 아날로그-디지털 변환기의 교정은 차이값이 현재 반복에서 기대값보다 작고 차이값이 바로 이전 반복에서 기대값보다 큰 경우에 종료되는 것으로 간주될 수 있다.
또한, 본 발명의 실시예는, 열 아날로그-디지털 변환기(ADC) 및 적어도 하나의 교정 ADC를 포함하는 아날로그-디지털 변환기(ADC) 어레이, 열 ADC 및 교정 ADC에 램프 신호를 제공하도록 구성된 램프 발생기, 교정 ADC 및 램프 발생기 모듈에 기준 신호를 제공하도록 구성된 기준 모듈 및, 램프 발생기 모듈에 제어 신호를 제공하도록 구성된 제어 회로를 포함할 수 있다. 열 ADC는 아날로그 픽셀 신호를 디지털 데이터로 변환하는데 이용될 수 있다. 교정 ADC는 열 ADC를 교정하는데 이용될 수 있다.
램프 발생기 모듈은 제 1 전류 발생기, 제 2 전류 발생기 및 적분기를 포함할 수 있다. 램프 신호는 제 1 전류 발생기를 제어하는 제 1 제어 신호, 제 2 전류 발생기를 제어하는 제 2 제어 신호 및, 적분기를 제어하는 제 3 제어 신호를 이용하여 교정될 수 있고, 여기서, 제 1 제어 신호, 제 2 제어 신호 및, 제 3 제어 신호는 제어 회로에 의해 발생된다.
램프 신호의 교정을 시작할 때, 디폴트 신호는 제 1 제어 신호, 제 2 제어 신호 및 제 3 제어 신호에 이용되어 열 ADC에 의해 이용을 위해 초기 램프 신호를 발생할 수 있다.
교정 동안, 교정 ADC는 제 1 아날로그 기준 신호를 제 1 디지털값으로 변환하고 제 2 아날로그 기준 신호를 제 2 디지털값으로 변환한다. 제어 회로 내의 감산 모듈은 제 2 디지털값에서 제 1 디지털값을 감산하여 차이값을 얻는다. 제어 회로는 차이값을 기대값과의 비교에 기초하여 제 2 제어 신호를 조정한다.
차이값이 기대값보다 클 때, 제어 회로는 제 2 제어 신호의 값을 증가시킨다. 차이값이 기대값보다 작을 때, 제어 회로는 제 2 제어 신호의 값을 감소시킨다.
제어 회로는 차이값이 기대값과 동일하게 되는 경우에 램프 신호의 교정을 종료할 수 있다. 또한, 제어 회로는 차이값이 현재 반복에서 기대값보다 크고 차이값이 바로 이전 반복에서 기대값보다 작은 경우에 종료할 수 있다. 유사하게, 제어 회로는 차이값이 현재 반복에서 기대값보다 작고 차이값이 바로 이전 반복에서 기대값보다 큰 경우에 종료할 수 있다.
본 발명의 예시 실시예의 세부구성뿐만 아니라, 본 발명의 이러한 장점, 양태 및 신규 특징과 다른 장점, 양태 및 신규 특징은 이하의 상세한 설명 및 첨부 도면으로부터 더욱 완전하게 이해될 것이다.
도 1은 본 발명의 실시예와 함께 이용될 수 있는 아날로그-디지털 변환을 위한 일례의 시스템의 블록도이다.
도 2는 본 발명의 실시예와 함께 이용될 수 있는 열 병렬 아날로그-디지털 변환기를 위한 일례의 시스템의 블록도이다.
도 3은 본 발명의 실시예와 함께 이용될 수 있는 일례의 비교기 아키텍처의 블록도이다.
도 4는 본 발명의 실시예에 따른 아날로그-디지털 변환을 위한 일례의 시스템의 블록도이다.
도 5는 본 발명의 실시예에 따른 싱글 슬로프 아날로그-디지털 변환기 내의 일례의 연속 램프 발생기의 블록도이다.
도 6은 본 발명의 실시예에 따른 아날로그-디지털 변환기의 이득을 설정하기 위한 일례의 방법의 흐름도이다.
도 7은 본 발명의 실시예에 따른 일례의 램프 교정 방식을 예시한 도면이다.
도 8는 본 발명의 실시예에 따른 램프 발생기를 교정하기 위한 일례의 방법의 흐름도이다.
본 발명에 의해 제공된 예들의 특징 및 장점들의 추가적인 이해는 동일한 참조 부호가 여러 도면 전체에 걸쳐 동일한 구성 요소를 지칭하는 것으로 이용된 도면 및 명세서의 나머지 부분을 참조하여 실현될 수 있다. 약간의 예에 있어서, 아래 첨자는 여러 유사한 구성 요소들 중 하나를 나타내는 참조 부호와 관련이 있다. 참조 부호가 기존의 아래 첨자에 대한 열거없이 유사한 숫자로 구성될 때, 그 참조 부호는 모든 동일한 구성 요소를 지칭한다.
아래에 언급되는 설명은, 단지 일례의 실시예를 제공하며, 본 발명의 범위, 이용 가능성, 또는 구성에 제한하는 것으로 의도되지 않는다. 보다 정확히 설명하면, 본 실시예의 아래에 언급되는 설명은 본 발명의 실시예를 구현하기 위한 설명으로서 본 기술 분야에 숙련된 사람들에게 제공될 것이다. 첨부된 특허 청구 범위에 기술된 것처럼 본 발명의 정신 및 범위를 벗어남이 없이 소자들의 기능 및 장치 면에서 여러 변경안이 구성될 수 있다.
따라서, 다양한 실시예에서는 여러 절차 또는 구성 요소를 적당히 생략, 대체 또는 부가할 수 있다. 예를 들어, 대안 실시예에 있어서는 방법이 설명된 순서와는 다른 순서로 실행될 수 있고, 여러 단계가 부가, 생략, 또는 조합될 있다는 것을 인식해야 한다. 또한, 특정 실시예에 대해 설명된 특징들은 여러 다른 실시예에서 조합될 수 있다. 본 실시예의 다른 관점들 및 소자들은 유사한 방법으로 조합될 수 있다.
또한, 아래에 언급되는 시스템 및 방법은 대형 시스템의 구성 요소들이 될 수 있으며, 다른 절차들은 우선할 수 있거나 그들 적용을 변경할 수 있다는 것을 인식해야 한다. 또한, 다수의 단계들이 아래에 언급되는 실시예의 이전, 이후, 또는 동시에 요구될 수도 있다.
본 발명의 요지가 당업자에 의해 용이하게 구현될 수 있도록 본 발명의 실시예를 첨부 도면을 참조하여 상세하게 설명한다.
본 발명의 특정 실시예는 싱글-램프 아날로그-디지털 변환기(ADC)를 이용하는 CMOS 이미지 센서를 위한 연속 램프 발생기 설계 및 그 교정에서 찾을 수 있다.
도 1은 본 발명의 실시예와 함께 이용될 수 있는 아날로그-디지털 변환을 위한 일례의 시스템의 블록도이다. 도 1을 참조하면, ADC(101), 프로세서(102) 및 제어 로직(103)을 포함하는 입력 데이터를 처리하기 위한 회로의 일부분이 도시되어 있다.
ADC(101)는 예컨대 비디오 이미지 센서(도 1a에 도시하지 않음)로부터의 픽셀 신호와 같은 입력 아날로그 신호를 등가의 디지털 신호로 변환한다. ADC(101)에 의해 출력된 디지털 신호는 프로세서(102)에 의해 추가로 처리될 수 있다. 프로세서(102)는 예컨대 ADC(101)로부터의 디지털 신호를 MPEG1, MPEG2 또는 MPEG4와 같은 표준 비디오 포맷으로 압축하기 위한 디지털 신호 처리 방법을 이용할 수 있다. 프로세서(102)는 또한 코드가 저장될 수 있는 메모리 블록(102a)을 포함할 수 있다. 이 코드는 예컨대 디지털 신호 처리와 같은 다양한 기능을 수행하는 프로세서(102)에 의해 실행될 수 있다. 메모리 블록(102a)은 또한 ADC(101)로부터의 디지털 신호 및/또는 ADC(101)로부터의 디지털 신호의 처리에서 비롯되는 디지털 신호를 저장하기 위해 이용될 수 있다.
제어 로직(103)은 ADC(101)과 같은 다양한 모듈에 클록 신호, 제어 신호 및 인에이블 신호와, 명령을 발생하는 회로를 포함할 수 있다. 예컨대, 제어 로직(103)은 클록 신호가 연속적으로 작동하지는 않는(not continuously running) ADC(101)에서 카운팅을 위해 사용되는 클록 신호를 발생할 수 있다. 작동 클록(running clock)은 펄스를 포함하는 한편, 비작동 클록(non-running clock)은 로우 상태 또는 하이 상태 중의 하나에 있다. 제어 로직(103)은 ADC(101) 내의 카운터가 특정의 일부 시간 동안 카운팅할 수 있도록 인에이블 신호를 출력할 수 있으며, 그리고, 리셋 신호도 출력할 수 있다.
도 2는 본 발명의 실시예와 함께 이용될 수 있는 일례의 열 병렬 아날로그-디지털 변환기 구성의 블록도이다. 도 2를 참조하면, 픽셀 어레이(200) 및 ADC 어레이(210)가 도시되어 있다. 픽셀 어레이(200)는 픽셀 소자(201) 및 스위칭 소자(202)를 포함할 수 있다. 픽셀 소자(201)는 예컨대 픽셀 소자(201)에 의해 검출된 광의 양에 비례하는 전압을 출력하는 적합한 회로를 포함할 수 있다. 픽셀 소자(201)는 입사광의 특정 파장에 민감할 것이다. ADC 어레이(210)는 예컨대 각각의 ADC 소자(211)가 픽셀 소자(201)의 열에 대응하는 ADC 소자(211)의 어레이를 포함할 수 있다. ADC 소자(211)의 출력은 메모리 블록(212)에 저장될 수 있다.
동작 시에, 예컨대 제어 로직(130)으로부터의 적합한 제어 신호에 의해 스위칭 소자(202)가 적절하게 개방 및 폐쇄되어, 특정 픽셀 소자(201)로부터의 출력 전압이 ADC 어레이(210)에 보내질 수 있다. 이에 따라, 각각의 열(Column_1 내지 Column_m)에 대해, 모든 행(Row_1 내지 Row_n)에서의 단지 하나의 특정 스위치 소자(202)만이 행 주사 시간 동안 폐쇄되어, 대응하는 픽셀 소자(201)로부터의 출력 전압이 그 주사 시간 동안 ADC 어레이(210)에 보내질 수 있다. 그러므로, 해당 픽셀 전압은 단지 하나의 픽셀이 열에 대해 선택될 때 대응하는 ADC 소자(211)에 보내질 수 있다.
열(Column_1 내지 Column_m) 각각의 내의 픽셀 소자(201) 중의 하나로부터의 출력 전압은 대응하는 ADC 소자(211)에 의해 등가의 디지털값으로 변환될 수 있다. 그러나, 복수의 ADC 소자(211)가 있으므로, 각각의 ADC 소자(211)는 각각의 ADC 소자(211)가 소정의 입력에 대해 유사한 디지털값을 출력하도록 교정될 필요가 있을 것이다. 이러한 교정은 예컨대 행 주사 시간(row scan time) 동안 한 번 또는 프레임 동안 한 번과 같이 주기적으로 행해질 수도 있다. 교정을 위한 구체적인 기간은 설계 및/또는 구현 방법에 좌우될 수 있다.
도 2는 명확히 하기 위해 스위칭 소자(202)를 갖는 픽셀 어레이(200)로서 도시 및 설명되었지만, 본 발명은 이에 제한하지 않는다. 예를 들어, 스위칭 소자(202)는 ADC 어레이(210)의 일부가 될 수 있다.
도 3은 본 발명의 실시예와 함께 이용될 수 있는 일례의 비교기 아키텍처의 블록도이다. 도 3을 참조하면, 비교기 소자(211)와 유사한 비교기 소자(300)가 도시되어 있으며, 이 비교기 소자는 비교기(310), 커플링 커패시터(C1 및 C2) 및 스위칭 소자(SW301 및 SW302)를 포함한다.
동작 시, 스위칭 소자(SW301 및 SW302)는 예컨대 제어 로직(130)으로부터의 명령에 의해 폐쇄되어 알고 있는 상태로 비교기(310)의 입력을 리셋할 수 있다. 이는 입력 전압을 오토-제로로 하는 것으로 의미할 수 있다. 그 후, 스위칭 소자(SW301 및 SW302)는 개방될 수 있고, 입력 신호(PXL 및 RMP)가 인가될 수 있다. 입력 신호(PXL)는 예컨대 한 픽셀로부터의 전압이 될 수 있고, 입력 신호(RMP)는 하향 슬로핑 전압 신호가 될 수 있다.
일반적으로, 입력 신호(RMP)는 입력 신호(PXL)보다 높은 초기 전압 레벨에 있을 수 있다. 따라서, 비교기(310)의 출력 신호(Cmp_out)는 비확정(deasserted)될 수 있다. 그러나, 입력 신호(RMP)가 전압이 감소함에 따라, 입력 신호(RMP)의 레벨이 입력 레벨(RXL)의 레벨에 교차하는 지점이 있을 수 있다. 입력 신호(RMP)가 더 감소하여 입력 신호(RMP)가 입력 신호(PXL)처럼 보다 낮게 됨에 따라, 비교기는 출력 신호(Cmp_out)를 확정(assert)할 수 있다. 출력 신호(Cmp_out)는 예를 들어, 출력 신호(Cmp_out)가 확정될 때까지 입력 신호(RMP)가 램프 다운을 시작할 때 클록의 수를 카운팅하는데 이용될 수 있는 카운터(도시하지 않음)에 전달될 수 있다. 카운트 값은 아날로그 입력 신호의 최종 등가 디지털값을 제공하는데 이용될 수 있다.
도 3에 대한 비교기 소자(300)에 대해서 싱글 스테이지 비교기가 도시되었지만, 본 발명은 이에 제한을 두지 않는다. 예를 들어, 2-스테이지 비교기가 이용될 수 있으며, 여기서, 비교기(310)는 다른 비교기(310)를 제공할 수 있다. 유사하게, 다른 멀티-스테이지 비교기가 이용될 수 있다.
도 4는 본 발명의 실시예에 다른 아날로그-디지털 변환을 위한 일례의 시스템의 블록도이다. 도 4를 참조하면, 픽셀 어레이(410), 행 드라이버(420), ADC 모듈(430), 램프 발생기(440), 라인 메모리(450), 디지털 로직 블록(460) 및 기준 블록(470)을 포함하는 아날로그-디지털 변환 시스템(400)이 도시되어 있다. ADC 모듈(430)은 열 ADC(430) 및 하나 이상의 교정 ADC(434)를 포함한다.
픽셀 어레이(410)는 예를 들어 도 2에 도시된 픽셀 어레이(200)와 유사하게 될 수 있다. 행 드라이버(420)는 특정 행, 예를 들어 도 2에서 Row_1을 선택하여 신호를 출력하는데 이용될 수 있는 워드 라인을 발생할 수 있는 적합한 회로를 포함할 수 있다. ADC 모듈(430)은 신호를 샘플링하여 샘플링된 신호를 디지털 등가 데이터로 변환할 수 있는 적당한 회로를 포함할 수 있다. 열 ADC(434)는 열 ADC(432)를 교정하는데 이용될 수 있다. 램프 발생기(440)는 샘플링된 픽셀 신호와 비교하는데 이용될 수 있는 기준 램프 신호를 생성하는데 적합한 회로를 포함할 수 있다. 라인 메모리(450)는 ADC 모듈(430)로부터 디지털 데이터를 저장하기 위한 적당한 회로를 포함할 수 있다. 디지털 클록 블록(460)은 라인 메모리(450)로부터의 디지털 데이터를 처리하기에 적당한 회로를 포함할 수 있다.
동작에 있어서, 픽셀 어레이(410) 내의 픽셀의 행은 행 드라이버(420)에 의해 출력된 수형 워드 라인을 통해 어드레스된다. 픽셀 어레이(420)의 행, 예를 들어 도 2에서 Row_1에 의해 출력되는 전하 또는 전압 신호는 열 비트 라인을 통해 ADC 모듈(430)에 전달된다. 픽셀 어레이(410) 내의 픽셀은 도 2와 유사한 2차원 구조로 배열되며, 여기서, 행 드라이버(420)는 픽셀 신호를 열 비트 라인에 출력하도록 특정 행을 제어한다. 이에 따라, 행의 모든 픽셀은 그 신호를 병렬로 출력하게 된다.
ADC 모듈(430)은 열 ADC(432) 및 교정 ADC(434)을 포함한다. ADC 모듈(430) 내의 복수의 열 ADC(432)(도시하지 않음)는 열 비트 라인 상의 픽셀 신호를 샘플링하고, 샘플링된 픽셀 신호는 ADC에 의해 등가 디지털 신호로 변환된다. ADC 모듈(430)은 예를 들어, 바람직하지 않은 오프셋을 제거하는 전압 또는 전류와 같은 전기값을 정하는 기술인 상관된 이중 샘플링(CDS)을 이용할 수 있다. 이는 센서 출력을 측정할 때 매주 자주 이용된다. 픽셀의 출력이 2번 측정되는데, 첫 번째는 픽셀의 리셋 레벨이 측정되고, 두 번째는 픽셀의 신호 레벨이 측정된다. 이 두 개의 차이는 입사광 세기를 나타낸다. 이 두 레벨은 열 잡음(thermal noise) 및 장치 미스매치(device mismatch)에 의해 야기된 오프셋을 포함한다. 두 개의 차이를 이용하여, 오프셋이 상쇄된다. 알려진 조건으로부터 측정된 값은 알려지지 않은 조건에서 감산되어 ADC 모듈(430)에 존재할 수 있는 오프셋을 제거한다. CDS는 스위칭된 커패시터 연산 증폭기(op amp)에 공통으로 이용되어 전하 공유 연산 증폭기의 이득을 효과적으로 2배로 한다.
픽셀 어레이(410)의 픽셀의 2차원 어레이는 행 및 열로 구성된다. 소정의 행의 픽셀은 리셋 라인을 공유하기 때문에, 행의 모든 픽셀은 동시에 리셋된다. 또한, 행의 픽셀은 워드 라인에 연결될 수 있다. 픽셀 어레이(410)의 복수의 픽셀, 예를 들어, 도 2에서 Column_1은 동일한 열 비트 라인을 공유하지만, 단지 하나의 행만이 임의 소정의 시간에서 선택되기 때문에, 열 비트 라인 상의 픽셀 신호는 열로 서로 다른 픽셀로부터의 신호와 혼합함으로써 저하되지 않는다.
램프 발생기(440)는 램프 신호(RampOut)를 ADC 모듈(430) 내의 모든 열 ADC(432)에 제공하는데, 그 열 ADC 각각은 액티브 픽셀 어레이(410)로부터 리셋 신호 및 픽셀 신호를 수신한다. ADC 모듈(430) 내의 각각의 열 ADC(432)는 우선 리셋 신호를 샘플링하고나서 픽셀 어레이(410)로부터 픽셀 신호를 수신한다. 그 후, ADC는 리셋 신호와 픽셀 신호 간의 차이를 얻는다. 차이 신호는 램프 발생기(440)에 의해 램프 신호(RampOut)와 비교된다. 램프 신호가 램프하기 위해 처음 시작할 때, 카운터(도시하지 않음)는 ADC 모듈(430) 내의 각각의 열 ADC(432)에서 인에이블될 수 있다. 차이 신호의 레벨이 램프 신호 레벨(RampOut)의 레벨과 거의 동일할 때, 대응하는 카운터는 정지될 것이며, 카운트는 라인 메모리(450)의 대응하는 부분에 저장될 것이다. 이 카운트는 입력 픽셀 신호에 등가인 디지털 신호이다.
디지털 로직 블록(460)은 라인 메모리(450)에 저장된 디지털 신호를 판독할 수 있고 디지털 신호를 처리할 수 있다. 예를 들어, 본 발명의 실시예에 있어서, 디지털 로직 블록(460)은 디지털 신호 처리를 실행하여 디지털 신호를 MPEG-4 또는 H.263과 같은 여러 비디오 포맷 중 하나로 변환한다. 본 발명의 여러 실시예에 있어서, 디지털 로직 블록(460)은 예를 들어 Ni1, Ni2 및 Nc와 같은 여러 비디오 신호를 발생할 수도 있다. 이에 따라, 디지털 로직 블록(460)은 디지털 신호(ImageOut)를 출력할 수 있다.
ADC 모듈(430) 내의 교정 ADC(434)는 열 ADC(432)를 교정하는데 이용될 수 있다. 교정 ADC(434)는 리셋 신호와 예를 들어 기준 블록(470)으로부터의 기준 신호를 수신할 수 있다. 리셋 신호와 기준 신호의 차이는 교정 ADC(434)의 입력에 전달될 수 있다. 또한, 램프 신호는 교정 ADC(434)의 입력에 전달될 수 있고, 기준 신호의 등가인 디지털 신호가 발생될 수 있다. 그 등가 디지털 신호는 열 ADC(432)를 교정하는데 이용될 수 있다.
도 5는 본 발명의 실시예에 따른 싱글 슬로프 ADC 내의 일례의 연속 램프 발생기의 블록도이다. 도 5를 참조하면, 도 4에서 연속 램프 발생기(440)가 도시되어 있으며, 연속 램프 발생기는 전류 DAC(IDAC)(510) 및 적분기(530)를 포함한다. 적분기(530)는 연산 증폭기(532), 가변 커패시터(534) 및 스위치(536)를 포함한다.
동작에 있어서, IDAC(510)는 아날로그-디지털 변환을 위한 시스템에서 발생된 기준 신호가 될 수 있는 입력 신호(I0)를 수신하고, 바이어스 신호(Ib)를 출력한다. 출력 신호(Ib)의 크기는 제어 신호(Ni1)를 출력한다. IDAC(520)는 신호(Ib)를 수신하고 전류 신호(Iin)를 출력한다. 출력 신호(Iin)의 크기는 제어 신호(Ni2)에 의해 제어된다. 적분기(530)는 전류 신호(Iin) 및 기준 신호(Vref)를 수신하여 램프 신호(RampOut)를 발생한다. 램프 신호(RampOut)의 슬로프는 제어 신호(Nc)에 의해 제어될 수 있다. 제어 신호(Ni1, Ni2 및 Nc)는 예를 들어 복수의 비트를 포함하는 디지털 신호가 될 수 있다. 램프 신호(RampOut)는 스위치(536)를 폐쇄하여 리셋될 수 있다.
램프 신호(RampOut)의 슬로프 또는 ADC 모듈(430) 내의 ADC의 이득은 두 개의 IDAC(510 및 520)를 통해 적분기(530)로의 전류 신호(Iin)를 변경하고 가변 커패시터(534)의 용량을 변경하여 조정될 수 있다. IDAC(510 및 520)는 거친 이득 조정을 위해 이용될 수 있다. IDAC(520)은 적분 이득 스텝을 설정하는데 이용될 수 있다. 가변 커패시터(534)는 미세 이득 스텝, 예를 들어, x가 입력 아날로그 신호에 등가 디지털 데이터의 최하위 비트로 표시되는 전압량인 0.5x, 0.25x 또는 0.125x을 설정하는데 이용될 수 있다.
싱글-슬로프 ADC의 이득은 아날로그-디지털 변환 시간 동안 램프 신호(RampOut) 전압 스윙 범위에 의존될 수 있다. 램프 신호(RampOut) 전압 스윙은 적분기(530)가 클리핑을 시작하기 이전에 생성할 수 있는 최대 피크 전압이다. 이 최대 피크 전압은 연산 증폭기(532)에 공급되는 전압에 전형적으로 의존한다. 즉, 공급 전압이 높을수록, 출력 전압 스윙은 높다.
ADC의 이득은 Gain=V1x/Vgain으로서 표시될 수 있다. 1의 ADC 이득에 디폴트 신호 스윙(V1x)이 주어지면, 이득은 1=V1x/Vgain 또는 V1x=Vgain으로 재작성될 수 있다. 여기서, Vgain은 Vgain=(Iin/Cfb)*(2n*1/fadc)로 표시될 수 있는데, 여기서, Iin은 적분기(430)의 입력 전류이고, Cfb는 가변 커패시터(534)의 용량이며, n은 ADC 해상도이고, fadc는 ADC의 동작 주파수이다. 적분기의 입력 전류가 Iin=Ib*Ni2=I0*Ni1*Ni2이고, 적분기의 가변 커패시터(534)가 Cfb=C0*(Nc+1)이고, C0가 일부 단위 용량이고, Nc가 0과 같거나 큰 정수인 경우, 디폴트 신호 스윙은 다음 식1과 같이 재작성될 수 있다.
V1x=[(I0*Ni1 _1x*Ni2 _1x)/C0*(Nc _1x+1)]*(2n)*(1/fadc).....(식1)
이제, ADC는 자체 이득을 정확하게 설정하기 위해 식1에 기초하여 조정될 수 있다. 이는 IDC(510)를 위한 제어 신호(Ni1), IDAC(520)를 위한 제어 신호(Ni2) 및 적분기(530)를 위한 제어 신호(Nc)를 조정하는 것을 포함한다. 거친 이득은 IDAC(510)의 출력 전류를 변경하여 조정될 수 있다. n-비트 ADC 변환을 위한 1(또는 1x 이득)의 명목상의 이득을 위해, ADC의 동작 주파수에 대한 디폴트값 및 IDAC(510)의 제어 신호는 fadc _ def 및 Ni1 _ def로서 각각 지칭될 수 있다. 그러나, ADC 동작 주파수 및/또는 해상도가 램프 신호(RampOut) 전압 스윙 범위를 일정하게 하기 위해 변경할 때, IDAC(510) 출력(Ib)은 예를 들어, 다음 식: Ni1_gain=(Ni1_def/fadc_def)*2n-m*fadc를 이용하여 조정될 수 있으며, 여기서, 'm'은 새로운 해상도이고, fadc는 새로운 동작 주파수이다. 비율(Ni1 _ def/fadc _ def)이 미리 결정된 디폴트값이기 때문에, IDAC(510)의 제어 신호(Ni1)는 계산될 수 있다.
ADC의 이득은 IDAC(520)의 출력 신호(Iin)를 변경하여 더 조정될 수 있다. 이에 따라, IDAC(520)의 출력은 제어 신호(Ni2)에 의해 조정될 수 있는데, 여기서, 예를 들어 다음 식2는 지정된 이득을 위해 이용될 수 있다.
Ni2 _1x=이득*Ni2 _ gain (식2)
또한, IDAC(520)의 제어를 간단히 하기 위해 어떤 이득도 허용될 수 있지만, 본 발명의 여러 실시예는 예를 들어, 1, 2, 4, 8의 이득과 같은 2의 제곱에 대한 이득에 제한하지 않는다.
가변 커패시터(534)는 이들 정수 이득 간의 미세 이득 조정을 위해 조정될 수 있다. 1, 2, 4 및 8의 이득을 위해, 커패시터 설정은 통상 최대 설정인 항상 Nc+1x가 된다. 2z보다는 작지만 2z-1보다 큰 이득 설정을 위해, Ni2는 Ni2 _2z로 설정되는데, 여기서, Ni2 _2z로는 지수(z)에 대한 디폴트값이고, Nc _ gain은 예를 들어, 식 Nc_gain은=(이득/2z)*(Nc _1x +1)-1을 이용하여 계산될 수 있다.
이에 따라, 제어 신호(Ni1, Ni2 및 Nc)를 조정하여, 연속 램프 발생기(440)의 상대적인 이득이 제어될 수 있다. 그러나, 램프 신호(RampOut)의 절대 스윙은 연속 램프 발생기(440)에 대한 입력 신호(I0)가 온도, 프로세스 및 공급 변화에 민감하기 때문에 제어가 어려울 수 있다. 입력 신호(I0)를 고려한 교정은 알려진 입력으로 여러 열 ADC를 이용하여 실행될 수 있다.
ADC 모듈(430)에 있어서, 2개의 알려진 기준 전압을 디지털 코드로 변환하는 하나 이상의 교정 ADC(434)가 있을 수 있다. 이후, 디지털 코드는 디지털 로직 블록(460) 내의 명목상의 기대 코드와 비교하여 램프 출력 신호(RampOut)의 슬로프를 보정한다. 이는 도 7에 관련하여 보다 상세히 설명한다.
도 6은 본 발명의 실시예에 따라 ADC의 이득을 설정하기 위한 일례의 방법의 흐름도이다. 도 6을 참조하면, 흐름도에는 블록(600, 602 및 604)이 도시되어 있다. 블록(600)은 거친 조정이 IDAC(510)를 위해 제어 신호(Ni1)에 대한 적당한 신호를 선택하여 소정의 동작 주파수 및/또는 해상도를 위해 이루어지는 것을 나타낸다.
블록(602)은 정수 스텝 이득 조정이 IDAC(520)를 위해 제어 신호(Ni2)에 대한 적당한 신호를 선택하여 이루어지는 것을 나타낸다. 블록(604)은 미세 이득 조정이 적분기(530)를 위해 제어 신호(Nc)에 대한 적당한 신호를 선택하여 이루어지는 것을 나타낸다. 제어 신호(Ni1, Ni2 및 Nc)에 대한 값은 도 5에 관련하여 상술한 것처럼 선택될 수 있다.
도 7은 본 발명의 실시예에 따른 일례의 램프 교정 구성을 예시한 그래프이다. 도 7을 참조하면, 수직축이 전압을 나타내고 수평축이 시간을 나타내는 그래프(700)를 도시하고 있다. 수평축을 따라, 시간 예(T0, T1, T2 및 TEnd)가 도시되어 있다. 수직축을 따라, 전압 레벨(VStart, VA, VB 및 VEnd)이 도시되어 있다.
교정 절차는 동작 주파수에 기초하여 Ni1을 설정하여 시작할 수 있다. 디폴트값은 원하는 이득을 위해 제어 신호(Ni2 및 Nc)에 이용될 수 있다.
시간(T0)에서, 램프 신호(RampOut)는 VStart의 전압 레벨이 될 수 있다. 픽셀 어레이(410) 내의 제 1 행에 대한 판독 동안, 기준 블록(470)은 기준 전압(Vr 및 V0)을 교정 ADC(434)에 전송할 수 있으며, 여기서, Vr은 열 ADC(432)에 전송된 리셋 신호와 유사한 리셋 전압이 될 수 있다. 교정 ADC(434)는 기준 신호(Vr 및 V0)를 감산할 수 있는 회로(도시하지 않음)를 포함하여 신호(Vr-V0)를 비교기, 예를 들어, 비교기 회로(300)와 유사한 비교기의 입력에 제공한다. 램프 신호(RampOut)는 비교기 소자(300)에 입력될 수 있다. 이에 따라, 비교기 소자(300)는 입력 신호(Vr-V0)를 RampOut와 비교할 수 있다.
램프 신호(RampOut)의 전압은 전압 레벨이 램프 다운을 시작할 때 시간(T1)까지 VStart을 유지할 수 있다. 시간(T2)에서, 램프 신호(RampOut)는 입력 신호(Vr-V0)의 전압 레벨이 될 수 있는 VA에 있을 수 있다. 이에 따라, 비교기 소자(300)는 시간(T1)에서 시간(T2)까지 경과한 클록 사이클의 카운트를 래치하는데 이용될 수 있는 출력 신호(Cmp_out)를 확정할 수 있다. 이 클록 카운트는 디지털 code_0으로서 지칭될 수 있다. 램프 신호(RampOut)는 램프 신호(RampOut)가 전압(VStart)으로 리셋될 때 시간(T4)까지 램프 다운을 계속할 수 있다.
제 2 행을 판독하기 위한 유사한 처리를 행할 수 있다. 시간(T0)에서, 램프 신호(RampOut)는 VStart의 전압 레벨이 될 수 있다. 픽셀 어레이(410) 내의 제 2 행에 대한 판독 동안, 기준 블록(470)은 기준 전압(Vr 및 V1)을 교정 ADC(434)에 전송할 수 있다. 교정 ADC(434)는 기준 신호(Vr 및 V1)를 감산할 수 있는 회로(도시하지 않음)를 포함하여 신호(Vr-V1)를 비교기, 예를 들어, 비교기 회로(300)의 입력에 제공한다. 램프 신호(RampOut)는 비교기 소자(300)에 입력될 수 있다. 이에 따라, 비교기 소자(300)는 입력 신호(Vr-V1)를 RampOut와 비교할 수 있다.
램프 신호(RampOut)의 전압은 전압 레벨이 램프 다운을 시작할 때 시간(T1)까지 VStart을 유지할 수 있다. 시간(T3)에서, 램프 신호(RampOut)의 전압 레벨은 입력 신호(Vr-V1)의 전압 레벨이 될 수 있는 VB에 있을 수 있다. 이에 따라, 비교기 소자(300)는 시간(T1)에서 시간(T3)까지 경과한 클록 사이클의 카운트를 래치하는데 이용될 수 있는 출력 신호(Cmp_out)를 확정할 수 있다. 이 클록 카운트는 디지털 code_1로서 지칭될 수 있다.
디지털 code_0는 디지털 code_1에서 감산될 수 있고, 차이(Code_diff)는 (V0-V1)와 등가인 디지털 코드가 될 수 있는 기대된 ADC 출력과 비교될 수 있다. Code_diff가 기대값보다 큰 경우, Ni2는 증가될 수 있고, VA 및 VB는 ADC 모듈(430) 내의 ADC에 대한 새로운 이득으로 다시 발견될 수 있다. Code_diff가 기대값보다 작은 경우, Ni2는 감소될 수 있고, VA 및 VB는 ADC 모듈(430) 내의 ADC에 대한 새로운 이득으로 다시 발견될 수 있다.
Code_diff가 기대값과 동일한 경우, 교정 처리는 종료된다. 또한, 비교 결과가 이전 결과와 반대인 경우, 교정 처리는 또한 종료된다. 즉, Code_diff가 기대된 ADC 출력보다 크게 되는 것으로 이전 반복이 나타나고, Code_diff가 기대된 ADC 출력보다 작게 되는 것으로 현재 반복이 나타나는 경우 또는 그 반대의 경우에는 교정 처리가 종료된다.
도 8은 본 발명의 실시예에 따른 램프 발생기를 위한 일례 방법의 흐름도이다. 도 8을 참조하면, 흐름도에는 블록(800 내지 822)이 도시되어 있다.
블록(800)은 가변 PrevState가 교정 처리의 시작을 지시하기 위해 0으로 설정될 수 있는 교정 처리의 시작을 나타낸다. 블록(802)은 제어 신호(Ni1, Ni2 및 Nc)가 원하는 이득을 위해 디폴트값으로 설정될 수 있다. 블록(804)은 디지털 code_0가 발생될 수 있음을 나타내고, 블록(806)은 디지털 code_1가 발생될 수 있음을 나타낸다. 블록(808)은 차이(Code_diff)가 code_0를 code_1에서 감산되어 발생될 수 있는 것을 나타낸다.
블록(810)은 Code_diff가 기대된 ADC 출력(ExVal)에 비교될 수 있음을 나타낸다. Code_diff가 ExVal와 동일한 경우, 블록(818)은 현재 Ni2가 이용될 수 있고, 교정 처리가 종료되는 것을 나타낸다. 반면에, 블록(812)은 Code_diff가 ExVal와 비교되는 것을 나타낸다. Code_diff가 ExVal보다 큰 경우, 블록(814)은 PrevState가 -1과 동일한지의 확인하는 체크가 이루어짐을 나타낸다. Code_diff가 ExVal보다 작은 경우, PrevState는 -1이 된다.
PrevState가 -1과 동일한 경우, 즉, 이전 상태에서 PrevState가 ExVal 보다 작다는 것을 나타내는 경우, 현재 반복에서 Code_diff가 ExpVal 보다 크기 때문에, 흐름도의 진행은 현재 Ni2가 이용될 수 있고 교정 처리가 종료되는 다음 블록(818)으로 진행한다.
블록(812)으로 다시 진행하여, Code_diff가 ExpVal보다 작은 경우, 블록(820)은 PrevState가 1과 동일한지의 확인하는 체크가 이루어짐을 나타낸다. Code_diff가 ExVal보다 큰 경우, PrevState는 1이 된다.
PrevState가 1과 동일한 경우, 즉, 이전 상태에서 Code_diff가 ExpVal 보다 크다는 것을 나타내는 경우, 현재 반복에서 Code_diff가 ExpVal 보다 작기 때문에, 흐름도의 진행은 현재 Ni2가 이용될 수 있고 교정 처리가 종료되는 다음 블록(818)으로 진행한다. 반면에, 블록(822)은 제어 신호(Ni2)가 감소되고 PrevState가 -1로 설정되는 것을 나타낸다. 교정 처리는 계속해서 흐름도의 흐름에 의해 블록(802)으로 진행한다.
블록(814)으로 다시 진행하여, PrevState가 1과 동일하지 않은 경우, 블록(816)은 제어 신호(Ni2)가 증가되고 PrevState가 1로 설정되는 것을 나타낸다. 교정 처리는 계속해서 흐름도의 흐름에 의해 블록(802)으로 진행한다.
이에 따라, 연속 램프 발생기를 위한 본 발명의 여러 실시예에서는 종래의 전류 스티어링 DAC 및 스위칭된 커패시터 적분기 해법보다 적은 전류를 소비하며, 동작 속도 또한 상기 두 해법보다 빠르다. 본 발명의 여러 실시예에서는 이득을 정밀하게 설정하기 위해 상술한 처리를 이용하고 필요에 따라 신호 스윙을 교정하기 위한 단순한 방법을 이용할 수 있다.
본 발명을 특정 실시예를 참조하여 설명하였지만, 당해 기술 분야에 익숙한 사람이라면 본 발명의 범위로부터 일탈하지 않고서도 다양한 변경이 이루어질 수 있고 등가물로 대체될 수도 있다는 것을 이해할 것이다. 또한, 본 발명의 범위에서 벗어나지 않고서도 본 발명의 교시에 특별한 상황 또는 소재를 채용하는 다수의 변형도 가능할 것이다. 따라서, 본 발명은 개시된 특정 실시예로 한정되지 않고, 첨부된 청구범위의 범위 내에 있는 모든 실시예를 포함할 것이다.

Claims (27)

  1. 신호를 처리하기 위한 방법으로서,
    아날로그-디지털 변환기의 거친 이득을 제어하는 단계;
    상기 아날로그-디지털 변환기의 정수 이득을 제어하는 단계; 및
    상기 아날로그-디지털 변환기의 미세 이득을 제어하는 단계를 포함하되,
    상기 거친 이득을 위해 제어되는 제 1 전류 발생기에 의해, 상기 정수 이득을 위해 제어되는 제 2 전류 발생기의 입력에 제 1 신호를 전달하는 단계;
    상기 제 2 전류 발생기에 의해, 상기 미세 이득을 위해 제어되는 적분기의 입력에 제 2 신호를 전달하는 단계; 및
    상기 적분기에 의해, 상기 아날로그-디지털 변환기에 사용할 상기 거친 이득, 상기 정수 이득 및 상기 미세 이득을 포함하는 이득을 갖는 램프 신호를 전달하는 단계를 포함하는 신호 처리 방법.
  2. 제 1 항에 있어서,
    상기 거친 이득 제어 단계는 제 1 제어 신호를 통해 제 1 제어 발생기를 제어하고, 상기 정수 이득 제어 단계는 제 2 제어 신호를 통해 제 2 제어 발생기를 제어하며, 상기 미세 이득 제어 단계는 제 3 제어 신호를 통해 적분기를 제어하는, 신호 처리 방법.
  3. 제 2 항에 있어서,
    상기 제 3 제어 신호는 적분기에 대한 피드백 커패시터의 용량을 제어하는, 신호 처리 방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 램프 신호를 교정하는 단계를 포함하는 신호 처리 방법.
  6. 제 5 항에 있어서,
    상기 램프 신호 교정 단계는,
    상기 아날로그-디지털 변환기의 이득을 제어하기 위해 제 1 제어 신호, 제 2 제어 신호 및 제 3 제어 신호에 대한 디폴트값을 이용하는 단계;
    상기 아날로그-디지털 변환기에 의해, 제 1 아날로그 기준 신호를 제 1 디지털값으로 변환하는 단계;
    상기 아날로그-디지털 변환기에 의해, 제 2 아날로그 기준 신호를 제 2 디지털값으로 변환하는 단계;
    상기 제 2 디지털값에서 상기 제 1 디지털값을 감산하여 차이값을 얻는 단계; 및
    상기 차이값을 기대값과의 비교에 기초하여 상기 제 2 제어 신호를 조정하는 단계를 포함하는 신호 처리 방법.
  7. 아날로그-디지털 변환기를 교정하기 위한 방법으로서,
    상기 아날로그-디지털 변환기의 이득을 제어하기 위해 제 1 제어 신호, 제 2 제어 신호 및 제 3 제어 신호에 대한 디폴트값을 이용하는 단계;
    상기 아날로그-디지털 변환기에 의해, 제 1 아날로그 기준 신호를 제 1 디지털값으로 변환하는 단계;
    상기 아날로그-디지털 변환기에 의해, 제 2 아날로그 기준 신호를 제 2 디지털값으로 변환하는 단계;
    상기 제 2 디지털값에서 상기 제 1 디지털값을 감산하여 차이값을 얻는 단계; 및
    상기 차이값을 기대값과의 비교에 기초하여 상기 제 2 제어 신호를 조정하는 단계를 포함하는 아날로그-디지털 변환기 교정 방법.
  8. 제 7 항에 있어서,
    상기 제 1 제어 신호는 상기 아날로그-디지털 변환기의 거친 이득을 제어하고, 상기 제 2 제어 신호는 상기 아날로그-디지털 변환기의 정수 이득을 제어하며, 상기 제 3 제어 신호는 상기 아날로그-디지털 변환기의 미세 이득을 제어하는, 아날로그-디지털 변환기 교정 방법.
  9. 제 7 항에 있어서,
    상기 차이값이 상기 기대값보다 큰 경우에 상기 제 2 제어 신호의 값을 증가시키고, 상기 차이값이 상기 기대값보다 작은 경우에 상기 제 2 제어 신호의 값을 감소시키는 단계를 포함하는 아날로그-디지털 변환기 교정 방법.
  10. 제 7 항에 있어서,
    상기 차이값이 상기 기대값과 동일한 경우에 상기 아날로그-디지털 변환기의 교정을 종료하는 단계를 포함하는 아날로그-디지털 변환기 교정 방법.
  11. 제 7 항에 있어서,
    상기 차이값이 현재 반복에서 상기 기대값보다 크고 상기 차이값이 바로 이전 반복에서 기대값보다 작은 경우에 상기 아날로그-디지털 변환기의 교정을 종료하는 단계를 포함하는 아날로그-디지털 변환기 교정 방법.
  12. 제 7 항에 있어서,
    상기 차이값이 현재 반복에서 상기 기대값보다 작고 상기 차이값이 바로 이전 반복에서 기대값보다 큰 경우에 상기 아날로그-디지털 변환기의 교정을 종료하는 단계를 포함하는 아날로그-디지털 변환기 교정 방법.
  13. 아날로그-디지털 변환기에서 신호를 처리하기 위한 시스템으로서,
    제 1 제어 신호에 의해 제어되는 제 1 전류 발생기;
    제 2 제어 신호에 의해 제어되는 제 2 전류 발생기; 및
    제 3 제어 신호에 의해 제어되는 적분기를 포함하고,
    상기 제 1 제어 신호, 상기 제 2 제어 신호 및 상기 제 3 제어 신호는 상기 아날로그-디지털 변환기의 전체 이득을 결정하되,
    상기 제 1 제어 신호는 거친 이득을 제어하고, 상기 제 2 제어 신호는 정수 이득을 제어하며, 상기 제 3 제어 신호는 미세 이득을 제어하는, 신호 처리 시스템.
  14. 삭제
  15. 제 13 항에 있어서,
    상기 제 1 전류 디지털-아날로그 변환기는 상기 제 2 전류 디지털-아날로그 변환기의 입력에 제 1 신호를 전달하고, 상기 제 2 전류 디지털-아날로그 변환기는 상기 적분기의 입력에 제 2 신호를 전달하며, 상기 적분기는 상기 아날로그-디지털 변환기가 사용할 상기 거친 이득, 상기 정수 이득 및 상기 미세 이득을 포함하는 이득을 갖는 램프 신호를 출력하는, 신호 처리 시스템.
  16. 제 13 항에 있어서,
    상기 아날로그-디지털 변환기의 전체 이득은 상기 제 1 제어 신호, 상기 제 2 제어 신호 및 제 3 제어 신호에 대한 값에 의존하고,
    제 1 아날로그 기준 신호가 상기 아날로그-디지털 변환기에 의해 제 1 디지털값으로 변환되고,
    제 2 아날로그 기준 신호가 상기 아날로그-디지털 변환기에 의해 제 2 디지털값으로 변환되고,
    상기 제 1 디지털값은 상기 제 2 디지털값에서 감산되어 차이값을 얻고,
    상기 제 2 제어 신호는 상기 차이값을 기대값과의 비교에 기초하여 조정되는, 신호 처리 시스템.
  17. 이미지 처리를 위한 시스템으로서,
    열 ADC 및 적어도 하나의 교정 ADC를 포함하는 아날로그-디지털 변환기(ADC);
    상기 열 ADC 및 상기 교정 ADC에 램프 신호를 제공하도록 되어 있는 램프 발생기 모듈;
    상기 교정 ADC와 상기 램프 발생기 모듈에 기준 신호를 제공하도록 되어 있는 기준 모듈; 및
    상기 램프 발생기 모듈에 제어 신호를 제공하도록 되어 있는 제어 회로를 포함하는 이미지 처리 시스템.
  18. 제 17 항에 있어서,
    상기 열 ADC는 아날로그 픽셀 신호를 디지털 데이터로 변환하도록 되어 있는, 이미지 처리 시스템.
  19. 제 17 항에 있어서,
    상기 램프 발생기 모듈은 제 1 전류 발생기, 제 2 전류 발생기 및 적분기를 포함하는, 이미지 처리 시스템.
  20. 제 19 항에 있어서,
    상기 램프 신호는 상기 제 1 전류 발생기를 제어하는 제 1 제어 신호, 상기 제 2 전류 발생기를 제어하는 제 2 제어 신호 및, 상기 적분기를 제어하는 제 3 제어 신호를 사용하여 교정되고, 상기 제 1 제어 신호, 상기 제 2 제어 신호 및 제 3 제어 신호는 상기 제어 회로에 의해 발생되는, 이미지 처리 시스템.
  21. 제 20 항에 있어서,
    상기 열 ADC가 사용할 램프 신호를 발생하기 위해 상기 제 1 제어 신호, 상기 제 2 제어 신호 및 제 3 제어 신호에 대해 디폴트값이 사용되는, 이미지 처리 시스템.
  22. 제 20 항에 있어서,
    상기 교정 ADC는 제 1 아날로그 기준 신호를 제 1 디지털값으로 변환하고, 상기 교정 ADC는 제 2 아날로그 기준 신호를 제 2 디지털값으로 변환하는, 이미지 처리 시스템.
  23. 제 22 항에 있어서,
    상기 제어 회로는 상기 제 1 디지털값을 상기 제 2 디지털값에서 감산하도록 되어 있는 감산 모듈을 포함하고, 상기 제어 회로는 상기 제 1 디지털값을 상기 제 2 디지털값에서 감산한 차이값을 기대값과의 비교에 기초하여 상기 제 2 제어 신호를 조정하는, 이미지 처리 시스템.
  24. 제 23 항에 있어서,
    상기 제어 회로는 상기 차이값이 상기 기대값보다 큰 경우에 상기 제 2 제어 신호의 값을 증가시키고, 상기 차이값이 상기 기대값보다 작은 경우에 상기 제 2 제어 신호의 값을 감소시키는, 이미지 처리 시스템.
  25. 제 23 항에 있어서,
    상기 제어 회로는 상기 차이값이 상기 기대값과 동일한 경우에 상기 램프 신호의 교정을 종료하는, 이미지 처리 시스템.
  26. 제 23 항에 있어서,
    상기 제어 회로는 상기 차이값이 현재 반복에서 상기 기대값보다 크고 상기 차이값이 바로 이전 반복에서 기대값보다 작은 경우에 상기 램프 신호의 교정을 종료하는, 이미지 처리 시스템.
  27. 제 23 항에 있어서,
    상기 제어 회로는 상기 차이값이 현재 반복에서 상기 기대값보다 작고 상기 차이값이 바로 이전 반복에서 기대값보다 큰 경우에 상기 램프 신호의 교정을 종료하는, 이미지 처리 시스템.
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2456075A1 (en) * 2010-11-18 2012-05-23 STMicroelectronics (Grenoble 2) SAS Analog to digital ramp converter
KR101724092B1 (ko) * 2010-12-23 2017-04-07 삼성전자주식회사 램프신호 발생기, 이를 구비한 ａ/ｄ 컨버터 및 이미지 센서
JP5858695B2 (ja) * 2011-09-08 2016-02-10 キヤノン株式会社 固体撮像装置及び固体撮像装置の駆動方法
US8581761B1 (en) * 2012-10-12 2013-11-12 Aptina Imaging Corporation Methods and apparatus for performing code correction for hybrid analog-to-digital converters in imaging devices
US8723711B1 (en) * 2012-12-26 2014-05-13 Texas Instruments Incorporated Stair-step voltage ramp module including programmable gain amplifier
KR102086777B1 (ko) 2013-08-08 2020-03-09 삼성전자 주식회사 2-스텝 구조 및 차동 멀티 램핑 업/다운 신호를 적용하여 싱글 슬로프 기법으로 구현한 이미지 센서, 이의 동작 방법, 및 상기 이미지 센서를 포함하는 장치들
CN104426549B (zh) * 2013-09-11 2020-02-28 马克西姆综合产品公司 具有子adc校准的多步式adc
CN103676716A (zh) * 2013-12-24 2014-03-26 四川英杰电气股份有限公司 编程电源的斜坡控制方法
CN103746694B (zh) * 2014-01-14 2017-02-01 复旦大学 一种应用于两步式积分型模数转换器的斜坡转换电路
KR20150101645A (ko) * 2014-02-27 2015-09-04 에스케이하이닉스 주식회사 프로그래머블 이득 증폭기를 이용한 램프 신호 발생 장치
KR102221061B1 (ko) * 2014-03-17 2021-02-26 에스케이하이닉스 주식회사 노이즈 제거 기능을 가지는 램프 신호 발생 장치
KR101536649B1 (ko) * 2014-04-03 2015-07-15 한국과학기술원 컬럼 ａｄｃ 구조를 갖는 x-선 이미지 센서 및 그 신호처리 방법
US9544520B2 (en) 2014-04-28 2017-01-10 Samsung Electronics Co., Ltd. Analog signal generation circuit
KR102195409B1 (ko) * 2014-05-29 2020-12-30 삼성전자주식회사 램프 신호 보정 장치와 방법 및 이를 포함하는 이미지 센서
US9455734B2 (en) 2014-06-30 2016-09-27 Infineon Technologies Ag Sensor system using multiple modes for analog to digital conversion
US9258005B2 (en) * 2014-06-30 2016-02-09 Infineon Technologies Ag Sensor system using multiple modes for analog to digital conversion
JP6568368B2 (ja) * 2015-03-03 2019-08-28 キヤノン株式会社 撮像装置及びその制御方法、プログラム、記憶媒体
KR20160126523A (ko) 2015-04-24 2016-11-02 에스케이하이닉스 주식회사 램프 신호 발생 장치 및 그를 이용한 씨모스 이미지 센서
KR20180072134A (ko) * 2016-12-21 2018-06-29 에스케이하이닉스 주식회사 아날로그-디지털 변환 장치 및 그에 따른 씨모스 이미지 센서
US11252357B2 (en) * 2018-03-05 2022-02-15 Sony Semiconductor Solutions Corporation Image-capturing device and electronic apparatus for suppressing noise
KR102100969B1 (ko) 2018-03-29 2020-04-16 서강대학교산학협력단 싱글 슬로프 아날로그-디지털 변환 장치
KR102507628B1 (ko) * 2018-04-24 2023-03-09 에스케이하이닉스 주식회사 램프 신호 발생 장치 및 그를 이용한 씨모스 이미지 센서
CN110504965B (zh) * 2019-07-22 2022-05-03 电子科技大学 一种新型结构的两步式单斜模数转换器
CN112398472B (zh) * 2019-08-14 2023-04-18 天津大学青岛海洋技术研究院 一种用于图像传感器的误差量化10位单斜adc
US11057041B1 (en) * 2020-09-30 2021-07-06 Nxp B.V. Self-calibrating single slope analog-to-digital converter
KR102500421B1 (ko) 2020-11-24 2023-02-16 삼성전기주식회사 구동기로 디지털 값을 제공하는 아날로그-디지털 변환 장치
KR102597168B1 (ko) 2021-08-13 2023-11-02 삼성전기주식회사 아날로그-디지털 변환 장치 및 이를 포함하는 카메라 모듈
CN113938132B (zh) * 2021-10-20 2022-05-31 北京士模微电子有限责任公司 模数转换装置及电子设备
CN114629497B (zh) * 2022-03-30 2023-05-12 西安邮电大学 用于列并行单斜坡模数转换器的比较器失调电压消除电路
US11955984B2 (en) * 2022-05-31 2024-04-09 Texas Instruments Incorporated Analog-to-digital converter (ADC) having selective comparator offset error tracking and related corrections
CN115529416B (zh) * 2022-09-23 2023-11-07 成都微光集电科技有限公司 斜坡信号发生电路、图像传感器以及读出电路

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007500995A (ja) * 2003-06-11 2007-01-18 アルタセンズ インコーポレイテッド Ｃｍｏｓ画像センサのための高分解能のデジタルプログラム式利得段

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10118157A1 (de) * 2001-04-11 2002-10-24 Infineon Technologies Ag Rückgekoppelter A/D- bzw. D/A-Wandler mit reduziertem Stromverbrauch
US6975259B1 (en) * 2004-08-20 2005-12-13 Broadcom Corporation Continuous-time delta-sigma ADC with programmable input range
CN101044684B (zh) * 2004-09-17 2012-11-14 美国亚德诺半导体公司 使用斩波稳定的多位连续时间前端∑-△adc
US7222037B2 (en) * 2004-10-15 2007-05-22 Genesis Microchip Inc. Hybrid automatic gain control (AGC)
KR100790969B1 (ko) * 2005-08-23 2008-01-02 삼성전자주식회사 화질 개선을 위하여 자동 교정된 램프 신호를 이용한이미지 센서 및 방법
US7489263B1 (en) * 2007-09-28 2009-02-10 Cirrus Logic, Inc. Discrete-time programmable-gain analog-to-digital converter (ADC) input circuit with multi-phase reference application

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007500995A (ja) * 2003-06-11 2007-01-18 アルタセンズ インコーポレイテッド Ｃｍｏｓ画像センサのための高分解能のデジタルプログラム式利得段

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