KR101891152B1 - 비정질 부분을 제거해서 실리콘 카바이드 반도체 소자를 제조하는 방법 - Google Patents

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롤런드 루프
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Abstract

주표면(101a)으로부터 결정질 탄화 실리콘 반도체 층(100a)으로 연장되는 트렌치(190)가 형성된다. 이 트렌치(190)와, 주표면(101a)에서 이 트렌치(190)를 둘러싸는 림 섹션(105)을 노출시키는 마스크 개구부(401)를 포함하고 있는 마스크(400)가 형성된다. 입자빔(990)을 조사함으로써, 마스크 개구부(401)를 통해 노출된 반도체층(100a)의 제 1 부분(181) 및 마스크 개구부(401)의 수직 돌출부의 외측으로 제 1 부분(181)에 바로 인접하는 제 2 부분(182)이 비정질화된다. 비정질화된 제 2 부분(182)의 수직 연장부는, 제 1 부분(181)까지의 거리가 증가할수록, 점차적으로 감소된다. 비정질화된 제 1 및 제 2 부분(181, 182)은 제거된다.

Description

비정질 부분을 제거함으로써 실리콘 카바이드 반도체 디바이스를 제조하는 방법{METHOD OF MANUFACTURING A SILICON CARBIDE SEMICONDUCTOR DEVICE BY REMOVING AMORPHIZED PORTIONS}
실리콘 카바이드(SiC)의 높은 브레이크다운 전계 강도 및 높은 전자 포화 속도로 인해, SiC에 기반하는 반도체 디바이스는 고온, 고 전력 및 고주파 전자 반도체 디바이스에 대해 제공된다. 단결정 SiC의 높은 화학적 안정성으로 인해 액체 에천트에서 순수한 용해도를 갖게 되며, 스텝 및 트렌치의 형성을 위한 SiC 표면의 패터닝은 통상적으로 습식 에칭 공정에 의해 진행될 수 없다. 한편, 반응성 이온 에칭은 높은 이방성이고 통상적으로 비교적 거친 표면 및 날카로운 에지형의 코너와 스텝이 생성된다. 1500°C보다 고온에서의 열처리는 표면 거칠기(surface roughness)를 평탄화할 수 있고 어느 정도의 날카로운 에지형의 코너로 둥글게 될 수 있다.
실리콘 카바이드에 기반하는 반도체 디바이스에서의 스텝 뿐만 아니라 트렌치의 림(rims)을 더 적은 시도로 둥글게 하거나(round) 또는 챔퍼링 가공(chamfer)하는 것이 바람직하다.
목적은 독립 청구항의 청구 대상으로 달성된다. 종속 청구항은 다른 실시예에 관한 것이다.
실시예에 따르면, 반도체 디바이스를 제조하는 방법은 주 표면으로부터 결정 실리콘 카바이드 반도체층으로 연장하는 트렌치를 형성하는 것을 포함한다. 트렌치, 및 그 트렌치 근처의 주 표면의 림 단면을 노출하는 마스크 개구부를 포함하는 마스크가 형성된다. 파티클 빔에 의한 조사에 의해, 마스크 개구부에 의해 노출된 반도체층의 제1 부분, 및 마스크 개구부의 수직 돌출부 외부에서 제1 부분에 바로 인접하는 제2 부분이 비정질화되고, 비정질화된 제2 부분의 수직 연장부는 제1 부분에 대해 거리가 증가함에 따라 점진적으로 감소한다. 비정질화된 제1 및 제2 부분이 제거된다.
다른 실시예에 따르면, 반도체 디바이스를 제조하는 방법은 결정 실리콘 카바이드 반도체층 상에 마스크를 형성하는 것을 포함한다. 마스크는 마스크 개구부 및 그 마스크 개구부에 대해 거리가 감소함에 따라 테이퍼링지게 되는 제1 마스크 단면을 포함한다. 파티클 빔에 의한 조사에 의해, 마스크 개구부에 의해 노출된 반도체층의 제1 부분, 및 제1 마스크 단면의 수직 돌출부에서 제1 부분에 바로 인접하는 제2 부분이 비정질화되고, 제2 부분의 수직 연장부는 제1 부분에 대해 거리가 증가함에 따라 점진적으로 감소한다. 비정질화된 제1 및 제2 부분이 제거된다.
다른 실시예에 따르면, 반도체 디바이스를 제조하는 방법은 결정 실리콘 카바이드 반도체층 상에 마스크 개구부를 포함하는 마스크를 형성하는 것을 포함한다. 파티클 빔에 의한 조사에 의해, 마스크 개구부에 의해 노출된 반도체층의 제1 부분, 및 상기 마스크의 수직 돌출부에서 제1 부분에 바로 인접하는 제2 부분이 비정질화된다. 비정질화된 제1 및 제2 부분이 제거된다. 스테핑된(stepped) 리세스를 형성하도록 제1 및 제2 부분을 비정질화하는 단계 및 제거하는 단계가 적어도 1회 반복되고, 마스크 개구부는 각각의 비정질화하는 단계 이전에 확대된다.
다른 실시예에 따르면, 반도체 디바이스는 결정 실리콘 카바이드의 제1 표면으로부터 반도체 바디로 연장하는 트렌치 게이트 구조를 포함한다. 트렌치 게이트 구조는 제1 표면의 림 단면을 따라 둥글게 되고 및/또는 챔퍼링 가공되는 트렌치를 채운다. 제1 표면에 평행한 수평 단면에서 트렌치 게이트 구조는 직선의 긴 면, 직선의 짧은 면, 및 그 짧은 면과 긴 면 사이의 둥글게 된 전환부(rounded transitions)를 포함한다.
당 분야에서 통상의 지식을 가진 자라면 후술하는 상세한 설명을 읽고 첨부 도면을 참조하여 추가의 특징 및 장점을 인지할 것이다.
첨부 도면은 본 발명의 추가적인 이해를 제공하도록 본 명세서에 포함되고 본 명세서의 일부분을 구성한다. 도면은 본 발명의 실시예를 예시하고 설명과 함께 본 발명의 원리를 설명하도록 기능한다. 본 발명의 다른 실시예 및 의도하는 장점은 후술하는 상세한 설명을 참조하여 가장 잘 이해되는 바와 같이 용이하게 이해될 것이다.
도 1(a)는 테이퍼링 마스크 단면을 형성한 후에 테이퍼링 마스크 단면을 갖는 마스크에 의해 기판의 일정 부분을 비정질화함으로써 챔퍼링 가공되고 및/또는 둥글게 되는 에지를 갖는 매힙형 구조를 포함하는 반도체 디바이스를 제조하는 방법을 예시하는 반도체 기판 부분의 수직 단면도이고,
도 1(b)는 기판의 일정 부분을 비정질화한 후의 도 1(a)의 반도체 기판 부분을 도시하고,
도 1(c)는 비정질화된 부분을 제거한 후의 도 1(b)의 반도체 기판 부분을 도시하고,
도 2(a)는 기판의 일정 부분을 비정질화한 후 테이퍼링 마스크 단면을 갖지 않는 마스크의 사용에 의해 기판의 일정 부분을 비정질화한 후에 실시예의 효과를 설명하기 위해 테이퍼링 마스크 단면을 갖지 않는 마스크를 이용하는 상대적인 방법을 예시하는 반도체 기판 부분의 수직 단면도이고,
도 2(b)는 비정질화된 부분을 제거한 후의 도 2(a)의 반도체 기판 부분을 도시하고,
도 3(a)는 테이퍼링된 마스크 단면을 갖는 마스크의 사용에 의해 기판에 비정질화된 부분을 형성한 후에 표면 스텝을 포함하는 반도체 디바이스를 제조하는 방법을 예시하는 반도체 기판 부분의 수직 단면도이고,
도 3(b)는 비정질화된 기판 부분을 제거한 후의 도 3(a)의 반도체 기판 부분의 단면도이고,
도 3(c)는 다른 비정질화된 부분을 형성한 후의 도 3(b)의 반도체 기판 부분을 도시하고,
도 3(d)는 다른 비정질화된 부분을 제거한 후의 도 3(c)의 반도체 기판 부분을 도시하고,
도 4(a)는 트렌치를 형성한 후에 테이퍼링 마스크 단면을 갖는 마스크의 사용에 의해 트렌치의 챔퍼링 림을 포함하는 실시예에 따라 반도체 디바이스를 제조하는 방법을 예시하는 반도체 기판 부분의 수직 단면도이고,
도 4(b)는 기판의 일정 부분을 비정질화한 후의 도 4(a)의 반도체 기판 부분을 도시하고,
도 4(c)는 비정질화된 부분을 제거한 후의 도 4(b)의 반도체 기판 부분을 도시하고,
도 5(a)는 트렌치를 형성한 후에 경사진(tilted) 임플랜트의 사용에 의해 트렌치의 챔퍼링 림을 포함하는 실시예에 따라 반도체 디바이스를 제조하는 방법을 예시하는 반도체 기판 부분의 수직 단면도이고,
도 5(b)는 경사진 임플랜트에 의해 기판의 일정 부분을 비정질화한 후의 도 5(a)의 반도체 기판 부분을 도시하고,
도 5(c)는 비정질화된 부분을 제거한 후의 도 5(b)의 반도체 기판 부분을 도시하고,
도 6a는 멀티층 마스크 상에 포토레지스트층을 패터닝한 후에 트렌치 게이트 구조를 갖는 반도체 디바이스를 제조하는 방법을 예시하는 반도체 기판 부분의 수직 단면도이고,
도 6b는 멀티층 마스크의 사용에 의해 기판에 트렌치를 형성한 후의 도 6a의 반도체 기판 부분을 도시하고,
도 6c는 멀티층 마스크를 변경한 후의 도 6b의 반도체 기판 부분을 도시하고,
도 6d는 변경된 멀티층 마스크의 사용에 의해 기판 부분을 비정질화한 후에 도 6c의 반도체 기판 부분을 도시하고,
도 6e는 트렌치에 트렌치 게이트 구조를 형성한 후의 도 6d의 반도체 기판 부분을 도시하고,
도 7(a)는 평면형(planar) 소스 및 바디 컨택트를 갖는 대칭형 트랜지스터 셀 레이아웃에 관한 실시예에 따른 UMOSFET의 수직 단면도이고,
도 7(b)는 라인 B-B을 따른 도 7(a)의 반도체 디바이스 부분의 수평 단면도이고,
도 8은 트렌치 코너를 둥글게 하는 1500°C보다 고온에서의 열처리 후의 실시예의 효과를 설명하는 스트라이프 형상의 트렌치 게이트 구조를 포함하는 UMOSFET(수직 트렌치 U자 형상 금속 산화물 전계 효과 트랜지스터)의 참조 예의 부분의 수평 단면도이고,
도 9a는 파티클 빔에 의한 제1 조사 동안 비정질화에 의해 JTE(접합 종단 연장부)를 형성하는 방법을 예시하는 반도체 기판 부분의 수직 단면도이고,
도 9b는 제1 조사에 의해 비정질화된 부분을 제거한 후의 도 9a의 반도체 기판 부분을 도시하고,
도 9c는 마스크를 변경한 후의 도 9b의 반도체 기판 부분을 도시하고,
도 9d는 파티클 빔에 의한 제2 조사 동안 도 9c의 반도체 기판 부분을 도시하고,
도 9e는 제2 조사에 의해 비정질화된 부분을 제거한 후의 도 9d의 반도체 기판 부분을 도시하고,
도 9f는 파티클 빔에 의한 제3 조사 동안 비정질화된 부분을 제거한 후의 도 9e의 반도체 기판 부분을 도시하고,
도 10은 다른 실시예에 따라 에칭된 JTE를 포함하는 반도체 다이오드의 수직 단면도를 도시한다.
후술하는 상세한 설명에서, 그 일부분을 형성하는 첨부 도면에 대해 참조가 행해지며, 첨부 도면에서 본 발명이 실시될 수 있는 특정의 실시예가 예시로서 도시되어 있다. 다른 실시예가 이용될 수 있고 구조적 또는 논리적 변경이 본 발명의 범위로부터 벗어나지 않고 행해질 수 있음은 이해될 수 있다. 예를 들어, 일 실시예에 대해 도시되거나 기술된 특징은 또다른 실시예를 생성하도록 다른 실시예와 관련하여 사용될 수 있다. 본 발명은 이러한 변경예 및 변형예를 포함하는 것으로 의도된다. 예들은 특정의 언어를 이용하여 기술되며, 이는 첨부하는 특허청구범위의 범위를 제한하는 것으로서 해석되어서는 안 된다. 도면은 축적대로(scaled) 되어 있지 않고 단지 예시를 위한 것이다. 대응하는 요소는 달리 언급하지 않는 한 상이한 도면에서 동일한 참조 부호에 의해 표시된다.
"갖는", "구비하는" 및 "포함하는" 등의 용어는 제한을 두지 않으며, 용어는 언급한 구조, 요소 또는 특징의 존재를 표시하지만 추가의 요소 또는 특징을 배제하지 않는다. 부정관사 및 정관사는 문맥에서 달리 명확하게 표시하지 않는 한, 복수 뿐만 아니라 단수를 포함하도록 의도된다.
"전기적으로 접속"이란 용어는 전기적으로 접속된 요소들 간의 영구적인 저 오믹(low-ohmic) 접속, 예를 들어, 관련 요소들 간의 직접 접촉 또는 금속 및/또는 고도로 도핑된 반도체를 통한 저 오믹 접속을 기술한다. "전기적으로 연결"이란 용어는 신호 전송을 위해 적응된 하나 이상의 매개 요소(들)가 전기적으로 연결된 요소들, 예를 들어, 제1 상태에서의 저 오믹 접속을, 그리고 제2 상태에서의 고 오믹 전기 디커플링을 일시적으로 제공하도록 제어 가능한 요소들 간에 제공될 수 있음을 포함하다.
도면은 도핑 타입 "n" 또는 "p" 바로 옆에 "-" 또는 "+"를 표시함으로써 상대적 도핑 농도를 도시한다. 예를 들어, "n-"은 "n" 도핑 영역의 도핑 농도보다 낮은 도핑 농도를 의미하는 한편 "n+"은 "n" 도핑 영역보다 높은 도핑 농도를 갖는다. 동일한 상대적 도핑 농도의 도핑 영역은 반드시 동일한 절대적 도핑 농도를 갖지 않는다. 예를 들어, 2개의 상이한 "n" 도핑 영역은 동일하거나 또는 상이한 절대적 도핑 농도를 가질 수 있다.
도 1(a) 내지 도 1(c)는 단결정 실리콘 카바이드에 기반하는 반도체층(100a)의 주 표면(101a)을 국소적으로 리세싱하는 테이퍼링된 제1 마스크 단면(411)을 갖는 마스크(400)의 사용을 나타낸다.
도 1(a)는 단결정 실리콘 카바이드(SiC), 예를 들어, 2H-SiC(2H 폴리타입의 SiC), 6H-SiC 또는 15R-SiC로 구성되거나 이들을 포함할 수 있는 반도체층(100a)을 포함하는 반도체 기판(500a)을 포함한다. 실시예에 따르면, 반도체층(100a)은 4H-폴리타입(4H-SiC)의 실리콘 카바이드로 이루어진다. 반도체층(100a)은 실리콘 카바이드 주괴로부터 슬라이스를 절단함으로써 획득된 베이스 기판, 및 그 베이스 기판의 처리면 상에서 에피텍시에 의해 성장된 에피텍시층을 포함할 수 있고, 베이스 기판은 강하게(heavily) 도핑될 수 있고 에피텍시층은 약하게 도핑될 수 있다. 도시된 부분 외부에서 반도체 기판(500a)은 도전성 부분, 절연성 부분, 및/또는 반도전성(semiconducting) 부분을 더 포함할 수 있다.
반도체층(100a)은 전면에서 주 표면(101a)을 갖고 주 표면(101a)에 대향하는 후면에서 지지 표면을 갖는 대략 원통형일 수 있다. 주 표면(101a)은 주요 결정 방향에 평행하고, 예를 들어, 약 4도만큼 주 표면(101a)에 대해 경사져 있는 스태거링된(staggered) 표면 단면에 교차하는 평면형 표면 또는 보통의 표면일 수 있다.
주 표면(101a)에 대한 법선은 수직 방향을 정의한다. 주 표면(101a)에 평행한 방향은 수평 방향이다.
마스크 개구부(401)를 갖는 마스크(400)가 주 표면(101a) 상에 형성된다. 마스크(400)는 하나의 마스크층을 포함할 수 있거나 혹은 서로 간에 순차적으로 증착되는 2개 이상의 서브층을 포함하는 멀티층 마스크일 수 있다.
도 1(a)는 마스크 개구부(401)를 둘러싸는 테이퍼링 제1 마스크 단면(411)을 도시하고, 제1 마스크 단면(411)에서 마스크(400)는 마스크 개구부(401)에 대해 거리가 감소함에 따라 점점 더 테이퍼링지게 된다. 테이퍼링은 도시한 바와 같이, 대략 선형적일 수 있고, 제1 마스크 단면(411)이 테이퍼링지게 되는 비율(rate)은 대략 균일하다. 다른 실시예에 따르면, 제1 마스크 단면(411)이 테이퍼링지게 되는 비율은 마스크 개구부(401)에 대해 거리가 감소함에 따라 증가할 수 있다. 제2 마스크 단면(412)에서, 마스크(400)의 두께는 적어도 대략 균일할 수 있고 테이퍼링 제1 마스크 단면(411) 내의 최대 두께와 적어도 동등할 수 있다.
마스크(400)는 고도로 등방성 에칭될 수 있는 재료이거나 혹은 이를 포함할 수 있다. 실시예에 따르면, 마스크 재료는 실리콘 이산화물(SiO2), 실리콘(Si) 또는 플래티늄(Pt)이거나 이들을 함유한다.
마스크 개구부(401)의 수직 돌출부 내의 반도체층(100a)의 제1 부분(181), 및 제1 마스크 단면(411)의 수직 돌출부 내의 제2 부분(182)에서, 반도체층(100a)의 결정 격자가 손상된다. 예를 들어, 파티클 빔은 주 표면(101a) 상으로 수직으로 조사되고, 제2 마스크 단면(412)은 파티클 빔에 대해 반도체층(100a)의 제3 부분(183)을 거의 완전하게 쉴드(shield)하고, 제1 마스크 단면(411)은 파티클 빔에 대해 반도체층(100a)의 기초 부분만을 부분적으로 쉴드하고, 파티클 빔은 마스크 개구부(401)를 통해 감쇠 없이 통과한다.
파티클 빔은 전자 빔, 중성자 빔 또는 이온 빔일 수 있다. 예를 들어, 파티클 빔은 게르마늄(Ge), 주석(Sn), 및 납(Pb)과 같은 그룹 14 원소의 이온, 또는 네온(Ne), 아르곤(Ar), 크립톤(Kr) 또는 제온(Xe)과 같은 그룹 18 원소의 이온을 함유한다. 다른 실시예에 따르면, 파티클 빔은 대략 1:1의 비율로 실리콘 이온/원자 및 탄소 이온/원자를 포함한다. 완전한 결정으로부터 완전한 비정질까지의 범위(scale)에서 반도체층(100a)을 비정질 끝부분에 더 근접하게 하기 위해, 파티클 빔(990)은 결정 격자를 상당히 손상시키기에 충분한 높은 임플랜트 도우즈 조건 하의 파티클을 제공한다.
임계 도우즈는 주어진 파티클 종류에 대해 실리콘-탄소 본드의 결합(binding) 에너지, SiC 결정의 결정 격자 밀도, 및 SiC 결정의 핵 정지 파워에 의존한다. 임계 도우즈는 알루미늄 이온에 대해 약 1E15　cm-2이고, 수소 이온에 대해 약 2E18　cm- 2이고, 아르곤 이온에 대해 약 4.8E14　cm-2이다.
파티클 빔(990)은 제1 및 제2 부분(181, 182)에서 반도체층(100a)의 결정 격자를 손상시키고 이에 의해 파티클 빔(990)에 의한 조사 이후에 반도체층(100a)의 결정 격자가 이전보다 덜 완전하고 격자 공백과 같은 상당한 양의 결정 결함을 포함하게 되어 반도체층(100a)을 비정질화한다. 손상의 정도는 제1 및 제2 부분(181, 182)을 비정질로서 고려할 수 있도록 충분히 높을 수 있다. 실시예에 따르면, 제1 및 제2 부분(181, 182)의 결정 격자의 전체 결함 밀도는 적어도 1E21cm- 3이다. 다른 실시예에 따르면, 제1 및 제2 부분(181, 182)은 완전히 비정질이다.
도 1(b)는 마스크 개구부(401)의 수직 돌출부 내의 반도체층(100a)의 비정질화된 제1 부분(181), 및 테이퍼링된 제1 마스크 단면(411)의 수직 돌출부 내의 비정질화된 제2 부분(182)을 도시한다. 제2 마스크 부분(412)에 의해 쉴드된 제3 부분(183)에서 어떠한 비정질화도 발생하지 않는다. 비정질화된 제1 및 제2 부분(181, 182)의 수직 연장부는 파티클의 종류에 의존하고, 파티클 빔 내의 파티클의 가속화 에너지에 의존할 수 있고, 예를 들어, 200　keV의 가속화 에너지에서 주입된 알루미늄 이온에 대해 약 300　nm일 수 있다.
수직 방향으로부터 산란된 파티클은 파티클 빔의 수직 돌출부 외부에서 반도체층(100a)의 부분을 비정질화할 수 있다. 또한, 테이퍼링 제1 마스크 단면(411)에 의해 테이퍼링 제1 마스크 단면(411)의 수평 연장부의 적어도 일부를 따라 제2 부분(182)이 제1 부분(181)에 대해 거리가 증가함에 따라 점진적으로 테이퍼링지게 되도록 테이퍼링 제1 마스크 단면(411)의 변화하는 두께는 마스크 개구부(101)에 대해 거리가 증가함에 따라 파티클의 범위를 점진적으로 감소시킨다. 제2 부분(182)의 수직 연장부가 감소하는 비율은 제1 마스크 단면(411)이 테이퍼링지게 되는 비율에 대응할 수 있고 대략 선형적이거나 혹은 제1 부분(181)에 대해 거리가 증가함에 따라 감소할 수 있다.
제1 및 제2 부분(181, 182)의 비정질화 이후에 마스크(400)가 제거된다. 동일한 공정에서 혹은 이후에 비정질화된 제1 및 제2 부분(181, 182)은, 예를 들어, 버퍼링된 HF와 같이 불소(F) 및 산화 화학 물질을 함유하는 에천트, 예를 들어, 대략 1:1 볼륨 비의 HF:HNO3의 혼합물로, 예를 들어, 불화수소산(HF)과 질산(HNO3)의 1:1 혼합물을 이용함으로써 제거될 수 있다. 숩식 에칭은 비정질화되지 않은(non-amorphized) 제3 부분(183)에 대해 높은 선택도로 비정질화된 제1 및 제2 부분(181, 182)을 제거한다.
도 1(c)는 비정질화된 제1 및 제2 부분(181, 182)을 제거함으로써 주 표면(101a)에 형성된 리세스(191)를 도시한다. 리세스(191)의 바닥 표면(141)은 주 표면(101a)의 리세스되지 않은 부분에 평행하다. 평탄하게 챔퍼링 가공된 전환 표면(smoothly chamfered transition surface)(142)은 테이퍼링 비정질화된 제2 부분(182)의 제거로부터 생성된다. 리세스(191)는 임의의 날카로운 에지형의 피쳐를 나타내지 않는데, 즉, 제3 부분(183) 내의 최대 피쳐 각도는 120도보다 크다.
날카로운 에지형의 피쳐를 둥글게 하는 통상적인 방법 이외에, 방법은 1500°C보다 고온에서 어떠한 시간 소모적인 열처리 없이도 행해지며, 이는 SiC 재료 및 도펀트의 군집화(segregation)의 원치 않는 재층착 공정을 또한 유도할 수 있다.
도 2(a) 및 도 2(b)는 수직 측벽을 갖는 마스크 개구부(401)를 포함하는 레퍼런스 마스크(490)를 이용하는 상대적인 방법을 나타낸다. SiC 반도체층을 포함하는 상대 기판(501a)을 전면으로부터 직접 조사하는 파티클 빔은 마스크 개구부(401)의 수직 돌출부에서 반도체층(100a)의 제1 부분(181)을 비정질화한다.
도 2(a)에 도시된 바와 같이, 수직 방향으로부터 편향되는 산란 파티클은 마스크 개구부(401)에 바로 인접하고 마스크 개구부(401)의 수직 돌출부 외부에 있는 레퍼런스 마스크(490)의 부분의 수직 돌출부 내의 전환 부분(189)을 비정질화할 수 있다. 반도체층(100a)의 전환 부분(189)과 비정질화되지 않은 제3 부분(183) 사이의 인터페이스 평면이 거의 수직이고 전환 부분(189)의 수직 연장부가 급격하게 변화하도록 산란된 파티클의 수평 범위는 제1 부분(181)의 수직 연장부에 비해 작게 된다.
도 2(b)는 레퍼런스 마스크(490)를 제거한 후에 상대적인 방법에 의해 획득된 상대적 리세스(199), 비정질화된 제1 부분(181) 뿐만 아니라 도 2(a)의 비정질화된 전환 부분(189)을 도시한다. 도 2(a)의 비정질화된 전환 부분(189)의 가파른 측벽에 의해 상대적 기판(501a)에서 상대적 리세스(199)의 림을 따라 약 90°의 피쳐 각도를 갖는 예리한 에지(149)가 생성된다.
도 3(a) 내지 도 3(d)는 단결정 실리콘 카바이드에 기반하는 반도체층(100a)을 포함하는 SiC 반도체 기판의 주 표면(101a)에서 평탄한 전환부를 갖는 스테핑 리세스를 형성하는 방법을 나타낸다. 제1 마스크(400a)는 테이퍼링된 제1 마스크 단면(411) 및 제2 마스크 단면(412)을 갖는 제1 마스크 개구부(401a)를 포함하며, 그 수직 연장부는 균일할 수 있다. 제1 마스크 개구부(401a)의 수직 돌출부 내의 반도체층(100a)의 제1 부분(181) 및 테이퍼링 제1 마스크 단면(411)의 수직 돌출부 내의 제2 부분(182)은 상술한 바와 같이 비정질화된다.
도 3(a)는 수직 연장부가 제1 부분(181)에 대해 거리가 증가함에 따라 점진적으로 감소하는 비정질화된 제2 부분(182)을 도시한다.
비정질화된 제1 및 제2 부분(181, 182)은 제1 리세스(191a)를 형성하도록 습식 에칭 공정에 의해, 예를 들어, HF:HNO3의 1:1 혼합물의 사용에 의해 제거된다.
도 3(b)에 도시한 바와 같이, 제1 리세스(191a)의 윤곽은 하나의 측면에서의 비정질화된 제1 및 제2 부분(181, 182)과 다른 측면에서의 도 3(a)의 반도체층(100a)의 비정질화되지 않은 제3 부분(183) 사이의 인터페이스의 윤곽을 따른다.
제1 마스크(400a)는 도 3(a)의 제1 마스크 개구부(401a)에 의해 노출된 영역 및 제1 리세스(191a)에 바로 인접하는 반도체층(100a)의 다른 부분을 포함하는 제2 마스크 개구부(401b)를 갖는 제2 마스크(400b)로 변경되거나 대체될 수 있다. 예를 들어, 제2 마스크(400b)는 도 3(a) 및 도 3(b)의 제1 마스크(400a)의 등방성 리세스로부터 생성되거나, 또는 다른 리소그래피 공정에 의해 생성될 수 있다. 제2 마스크 개구부(401b)에 의해 노출된 반도체층(100a)의 다른 제1 부분(181) 및 제2 마스크(400b)의 테이퍼링 제1 마스크 단면(411)의 수직 돌출부 내의 다른 제2 부분(182)은, 예를 들어, 파티클 빔(990)에 의한 조사 이후에 다른 제1 및 제2 부분(181, 182) 내의 결정 격자가 이전보다 덜 완전해지고 완전한 결정으로부터 완전한 비정질까지의 범위에서 제1 및 제2 부분(181, 182)이 비정질 단부에 더 근접해지게 된다. 비정질화된 다른 제1 및 제2 부분(181, 182) 및 제2 마스크(400b)가 제거된다.
도 3(d)는 평탄한 자계 그래디언트(field gradients)가 생성되는 평탄한 전환부를 갖는 스테핑 리세스(191b)를 도시한다.
도 4(a) 내지 도 4(c)는 트렌치의 림을 따라 에지를 둥글게 하고 및/또는 챔퍼링 가공하는 측방향으로 리세스된 마스크와 관련하여 사용된 테이퍼링 마스크 단면을 갖는 실시예를 나타낸다.
단일층 마스크 또는 멀티층 마스크인 프리커서 마스크(430)는 도 1(a)를 참조하여 기술한 바와 같이 반도체 기판(500a)의 반도체층(100a)의 전면에서 주 표면(101a) 상에 형성된다. 프리커서 마스크(430)는 포토리소그래피에 의해 패터닝되고 프리커서 마스크 개구부(439)를 포함한다. 반응성 이온 빔 에칭은 프리커서 마스크 개구부(439)의 수직 돌출부 내의 반도체층(100a) 내로 트렌치(190)를 에칭한다. 반응성 이온 빔 에칭은 고도로 이방성이고 트렌치 측벽은 대략 수직일 수 있다.
도 4(a)는 반도체층(100a)에 형성된 트렌치(190)를 도시한다. 에칭의 높은 이방성으로 인해, 트렌치(190)의 림 근처의 에지 및 트렌치(190)의 바닥부에 따른 에지는 날카로운 에지형이고 약 90°의 피쳐 각도를 나타낸다.
프리커서 마스크(430)는 도 4(a)의 프리커서 마스크 개구부(439)보다 큰 마스크 개구부(401)를 갖는 마스크(400)로 변경되거나 대체될 수 있다. 또한, 마스크(400)는 테이퍼링된 제1 마스크 단면(411)을 포함할 수 있고, 테이퍼링된 제1 마스크 단면(411)의 수직 연장부는 마스크 개구부(401)에 대해 거리가 증가함에 따라 증가한다. 더 큰 마스크 개구부(401)에 의해 트렌치(190)의 림 근처의 주 표면(101a)의 림 단면(105)이 노출되게 된다. 림 단면(105)의 폭 Δs은 예시로서 5　nm　내지 100　nm의 범위에 있을 수 있다. 마스크 개구부(401)의 수직 돌출부 내의 반도체층(100a)의 제1 부분(181) 및 테이퍼링된 제1 마스크 단면(411)의 수직 돌출부 내의 제2 부분(182)은, 예를 들어, 전면으로부터의 파티클 빔에 의해 반도체 기판(500a)을 조사함으로써 비정질화된다. 파티클 빔에 의한 조사 이후에 다른 제1 및 제2 부분(181, 182) 내의 결정 격자가 이전보다 덜 완전하고, 완전한 결정으로부터 완전한 비정질까지의 범위에서, 제1 및 제2 부분(181, 182)이 비정질 단부에 더 근접하도록 파티클 빔의 도우즈는 결정 SiC가 비정질화하는 것 이상으로 파티클 특정의 임계 도우즈를 초과한다.
도 4(b)는 비정질화된 제1 및 제2 부분(181, 182)을 도시하고, 제1 부분(181)은 트렌치(190)의 바닥에 따른 제1 단면(181a), 노출된 림 단면(105)의 수직 돌출부 내의 제2 단면(181b) 및 트렌치(190)의 수직 측벽에 따른 제3 단면(181c)을 포함한다. 비정질화된 제2 부분(182)은 트렌치(190)에 대해 거리가 증가함에 따라 테이퍼링지게 되고, 제1 부분(181)의 제2 단면(181b)은 비정질화된 제1 및 제2 부분(181, 182) 사이의 전환부를 더 평탄화한다. 제2 단면(181b)의 영역에서, 제2 단면(181b)의 수평 연장부가 주 표면(101a)에 대해 거리가 감소함에 따라 약간 증가하도록 수직 측벽을 통과하는 파티클 및 노출된 림 단면(105)을 통과하는 파티클을 비정질화하는 효과가 겹쳐진다.
마스크(400) 뿐만 아니라 비정질화된 제1 및 제2 부분(181, 182)이 제거된다.
도 4(c)에 도시된 바와 같이, 트렌치(190)는 비정질화된 제1 부분(181)의 제2 단면(181b)의 측방향 연장부에 의해 주로 정의되는 경사진 표면 단면(142b) 및 테이퍼링 비정질화된 제2 부분(182)에 의해 주로 정의되는 테이퍼링 표면 단면(142a)을 포함하는 챔퍼링 가공되고 둥글게 된 림을 포함한다. 트렌치(190)의 바닥부에서의 산란 효과에 의해 트렌치 바닥(190)의 코너를 따라 둥글게 된 표면 단면(142c)이 더 생성될 수 있다.
도 5(a) 내지 도 5(c)는 주 표면(101a)으로부터 결정 실리콘 카바이드 반도체층(100a)으로 연장하는 트렌치(190)의 림을 챔퍼링 가공하고 및/또는 둥글게 하는 다른 방법을 나타낸다.
프리커서 마스크(430) 내의 프리커서 마스크 개구부(439)가 수직 측벽과 함께 형성되고 반도체층(100a)의 주 표면(101a)의 부분을 노출하도록 프리커서 마스크(430)는 포토리소그래피에 의해 증착되고 패터닝된다.
도 5(a)는 도 4(a)를 참조하여 기술한 바와 같이 반도체층(100a)에 형성된 트렌치(190)를 도시한다.
프리커서 마스크(430)는 트렌치(190), 및 그 트렌치(190) 근처의 주 표면(101a)의 림 단면(105)을 노출하는 마스크 개구부(401)를 포함하는 마스크(400)로 변경되거나 대체된다. 림 단면(105)의 폭 Δs은 트렌치(190)의 둘레 근처에서 균일할 수 있다. 마스크 개구부(401)의 측벽은 수직이거나 또는 대략 수직일 수 있다.
반도체 기판(500a)은 전면으로부터 조사된다. 조사는 수직 방향으로 경사진 파티클 빔에 의한 조사를 포함할 수 있고, 마스크(400)가 경사진 파티클 빔에 대해 트렌치(190)의 측벽의 더 낮은 부분을 쉴드하도록 수직 방향으로부터의 경사 각도 α가 선택된다. 조사는 트렌치(190)의 수평 세로방향 축을 따라 연장하는 수직 중심 평면에 대해 대칭 경사 각도 α를 갖는 2개의 반대로 경사진 파티클 빔에 의한 조사를 적어도 포함할 수 있다. 수평 가로방향 연장부와 동등하거나 또는 그보다 10배 넘게 초과하지 않는 수평 세로방향 연장부를 갖는 트렌치(190)를 나타내는 실시예에 따르면, 조사는 4개의 직교 방향을 따라 경사 각도 α에 의해 수직 중심 축에 대해 경사진 4개의 임플랜트를 포함할 수 있다. 조사는 수직 파티클 빔에 의한 조사를 더 포함할 수 있다.
경사진 파티클 빔에 의한 조사 이후에 트렌치 측벽의 상측 부분 및 노출된 림 단면(105) 내의 결정 격자가 이전보다 덜 완전하고 완전한 결정으로부터 완전한 비정질까지의 범위에서, 트렌치 측벽의 상측 부분 및 노출된 림 단면(105)이 비정질 단부에 더 근접하도록 경사진 파티클 빔은 트렌치 측벽의 상측 부분 및 노출된 림 단면(105)만을 조사하고 이에 의해 마스크(400)의 수직 돌출부 내의 반도체층(100a)의 부분을 또한 비정질화한다.
도 5(b)는 수직으로 조사되는 파티클 빔으로부터 생성되고 도 4(b)의 비정질화된 제1 부분(181)의 제1, 제2 및 제3 단면에 대략 대응하는 제1, 제2 및 제3 단면(181a, 181b, 181c)을 포함하는 비정질화된 제1 부분(181)을 도시한다. 또한, 경사진 파티클 빔은 마스크(400)의 단면의 수직 돌출부 내의 제2 부분(182)을 비정질화한다. 주 표면(101a)을 따라 측방향으로의 파티클 빔의 범위가 실리콘 카바이드 결정의 파티클의 범위에 의해 지배되고 산란에 의해서는 덜 지배되므로, 비정질화된 제2 부분(182)의 윤곽은 주 표면(101a) 및 제1 부분(181)의 제2 단면(181b)에 평탄하게 적응된다.
도 5(c)는 마스크(400) 및 비정질화된 제1 및 제2 부분(181, 182)의 제거 이후의 트렌치(190)를 도시한다. 결과적인 트렌치(190)의 림은 챔퍼링 가공되고 및/또는 둥글게 되고 그 윤곽이 비정질화된 제2 부분(182) 및 제1 부분(181)의 제2 단면(181b)에 의해 정의되는 테이퍼링 표면 단면(142a)을 포함한다.
도 6a 내지 도 6e는 금속 및 비금속 게이트를 갖는 IGFET(insulated gate field effect transistors) 또는 IGBT(insulated gate bipolar transistors)를 포함하는 통상적인 의미에서 MGD(MOS controlled diodes), IGFET, 예를 들어, MOSFET(metal oxide semiconductor FETs)와 같은 실리콘 카바이드 디바이스에 대해 트렌치 게이트 구조를 형성하는 공정을 나타낸다.
반도체 기판(500a)은 베이스 기판(100s)의 처리면 상에서의 에피택시에 의해 형성될 수 있는 강하게 n+ 도핑된 베이스 기판(100s), 및 약하게 도핑된 n- 타입 에피택시층(100e)을 포함할 수 있는 반도체층(100a)을 포함한다. 반도체층(100a)은 전면에서 주 표면(101a), 및 그 주 표면(101a)에 대향하는 후면에서 지지 표면(102a)을 갖는 원통형일 수 있다. 제1 마스크층(431a) 및 제2 마스크층(432a)을 포함하는 멀티층 프리커서 마스크 시스텝(430a)은 주 표면(101a) 상에 증착된다. 마스크 시스텝(430a) 상의 포토레지스트층은 레지스트 개구부(711)를 갖는 레지스트 마스크(710)를 형성하도록 포로리소그래피에 의해 패터닝된다.
도 6a는 프리커서 마스크 시스템(430a) 및 레지스트 개구부(711)를 포함하는 레지스트 마스크(710)를 도시한다. 제1 및 제2 마스크층(431a, 432a)이 상이하게 에칭될 수 있도록 제1 및 제2 마스크층의 재료는 상이할 수 있다. 실시예에 따르면 제2 마스크층(432a)이 동일한 에칭 용액에서 제1 마스크층(431a)보다 빠르게 리세싱되도록 제1 및 제2 마스크층(431a, 432a)의 재료가 선택될 수 있다. 실시예에 따르면, 제1 및 제2 마스크층(431a, 432a)은 증착된 실리콘 산화물로 구성되거나 이를 포함하고, 제2 마스크층(432a)의 밀도는 제1 마스크층(431a)의 밀도보다 낮다. 예를 들어, 제1 및 제2 마스크층(431a, 432a)은 프리커서 재료로서 TEOS(tetraethylorthosilicate)를 사용하는 화학적 증착(CVD)에 의해 증착되고, 제2 마스크층(432a)은 더 높은 밀도가 생성되는 조건 하에서 증착되거나, 혹은 제1 마스크층(431a)의 증착 이후에 열처리가 제2 마스크층(432a)의 증착 이전에 제1 마스크층(431a)의 밀도를 더 높인다.
고도의 이방성 에칭은 레지스트 개구부(711)의 수직 돌출부 내의 프리커서 마스크 개구부(439)를 갖는 프리커서 마스크(430)를 형성하도록 프리커서 마스크 시스텝(430a)을 개방한다. 반응성 이온 에칭 공정은 프리커서 마스크 개구부(439)의 수직 돌출부 내의 반도체층(100a)에 트렌치(190)를 형성한다.
도 6b는 반도체층(100a)의 주 표면(101a)에 형성된 트렌치(190)를 도시한다. 프리커서 마스크(430)에는 마스크 개구부(401)를 갖는 마스크(400)를 프리커서 마스크(430)로부터 형성하도록 적어도 수평으로 혹은 수평 및 수직으로 프리커서 마스크 시스텝(430a)을 풀 백(pull back)하는 변경 공정이 실시된다.
도 6c에 도시된 바와 같이, 변경은 제1 및 제2 마스크층(431a, 432a)으로부터 획득된 제1 및 제2 마스크(431, 432)의 수평 및 수직 풀백을 포함할 수 있다. 제2 마스크(432)의 더 낮은 밀도로 인해, 잔류하는 제2 마스크 부분(432x)의 수평 풀백은 잔류하는 제1 마스크 부분(431x)의 수평 풀백보다 높다. 또한, 제2 마스크(432)의 리세스 동안, 잔류하는 제1 마스크 부분(431x)이 트렌치(190) 근처의 주 표면(101a)에 림 단면(105)을 노출하는 테이퍼링 제1 마스크 단면(411)을 형성하도록 마스크 개구부(401) 근처의 제1 마스크(431)의 표면 단면이 이방성 에칭 공정에 노출된다.
마스크 개구부(401) 및 테이퍼링 제1 마스크 단면(411)을 통해 전면으로부터 주입된 파티클은 전면으로부터 파티클을 주입한 이후에 노출된 기판 부분 내의 결정 격자가 이전보다 덜 완전하고, 완전한 결정으로부터 완전한 비정질까지의 범위에서 노출된 기판 부분이 비정질 단부에 더 근접하도록 마스크 개구부(401)의 수직 돌출부 내의 기판 부분 및 테이퍼링 제1 마스크 단면(411)의 수직 돌출부 내의 기판 부분을 비정질화한다.
도 6d는 비정질화된 제1 및 제2 부분(181, 182)을 도시하며, 비정질화된 제1 부분(181)은 트렌치(190)의 바닥부에서의 제1 단면(181a), 주 표면(101a)의 노출된 림 단면(105)의 수직 돌출부 내의 제2 단면(181b), 및 트렌치 측벽에 따른 제3 단면(181c)을 포함한다. 비정질화된 제1 및 제2 부분(181, 182)을 제거하면 도 4(c)에 도시한 바와 같이 바닥부 및 림에서 둥글된 코너 및/또는 경사진 코너를 갖는 트렌치(190)가 생성된다.
트렌치(190)를 라이닝하는 게이트 유전체(151)가 형성될 수 있다. 도전성 재료는 게이트 유전체(151)에 의해 라이닝된 트렌치(190)에 나머지 공백(void)을 채우는 게이트 전극(155)을 형성하도록 증착될 수 있다. 그 다음에 혹은 이전의 공정 스테이지에서, 소스 구역, 바디 구역, 다이오드 영역 및 전류 확산 구역은, 예를 들어, 마스킹된 임플랜트를 이용하여 형성될 수 있다.
도 6e는 도 6d의 트렌치(190)에 형성된 트렌치 게이트 구조(150)를 포함하는 트랜지스터 셀 TC를 도시한다. 에피택시층(100e)은 소스 구역, 바디 구역, 다이오드 영역, 전류 확산 구역 및 드리프트 구역(121)을 포함할 수 있다. 베이스 기판(100s)은 컨택트층을 형성할 수 있다.
도 7(a) 및 도 7(b)는 트랜지스터 셀 TC를 포함하는 SiC 반도체 디바이스(500)를 나타내고, 반도체 디바이스(500)는 제1 표면(101)으로부터 반도체 바디(100)로 연장하는 U자 형상의 트렌치 게이트 구조(150)를 갖는 UMOSFET이거나 혹은 UMOSFET를 포함할 수 있고, 트렌치 게이트 구조(150)의 바닥부에서의 림 및 코너는 상술한 방법 중 하나에 따라 챔퍼링 가공되고 및/또는 둥글게 된다. 반도체 바디(100)는 4H-SiC, 2H-SiC, 6H-SiC 또는 15R-SiC가 사용될 수 있다.
전면에서 반도체 바디(100)는 평탄하거나 혹은 공동의 표면 단면을 포함할 수 있는 제1 표면(101)을 가지며, 평탄한 제1 표면 또는 공동의 표면 단면은 주요 결정 평면과 일치할 수 있거나 혹은 그 절대값이 적어도 2°및 최대로 12°, 예를 들어, 약 4°일 수 있는 축외(off-axis) 각도만큼 주요 결정 평면에 대해 경사질 수 있다. 제1 표면(101)은 에폭시 공정으로부터 생성될 수 있고 톱니 모양이 될 수 있다. 다른 실시예에 따르면, 제1 표면(101)은 평탄면이다. 예를 들어, 화학-기계적 폴리싱은 에피택셜층의 톱니 모양의 표면을 평탄화할 수 있고 패시베이션층, 예를 들어, 탄소층은 후속하는 열처리 동안 주요 결정 펼면을 따라 실리콘 및 탄소 원자의 재층착을 억제할 수 있다.
후면에서 대향하는 제2 표면(102)은 제1 표면(101)에 평행하게 연장할 수 있다. 전면에서의 제1 표면(101)과 후면에서의 제2 표면(102) 사이의 거리는 반도체 디바이스(500)의 공칭(nominal) 차단 전압에 관련된다. 통상적으로, 반도체 바디(100)는 차단 상태에서 인가된 전계를 수용하는 제1 수직 부분을 포함하고, 제1 부분의 두께는 공칭 차단 전압에 비례하고 전계 브레이크다운 강도를 규정하는 반면, 다른 수직 부분, 예를 들어, 기판 부분의 두께는 공칭 차단 전압에 관련되지 않는다.
제1 및 제2 표면(101, 102) 간의 반도체 바디(100)의 총 두께는 수백 nm 내지 수백 μm의 범위에 있을 수 있다. 제1 표면(101)에 대한 법선은 수직 방향을 정의한다. 제1 표면(101)에 평행한 방향은 수평 방향이다.
트랜지스터 셀 TC는 제1 표면(101)으로부터 반도체 바디(100)로 연장하는 트렌치 게이트 구조(150)를 따라 형성되고, 인접하는 트렌치 게이트 구조(150)들 간의 반도체 바디(100)의 부분이 메사 부분(170)을 형성한다.
제1 수평 방향을 따른 트렌치 게이트 구조(150)의 세로방향 연장부는 제1 수평 방향에 직교하는 제2 수평 방향을 따른 폭보다 넓을 수 있다. 트렌치 게이트 구조(150)는 트랜지스터 셀 영역의 하나의 측면으로부터 대향 측면으로 연장하는 긴 스트라이프일 수 있고, 트렌치 게이트 구조(150)의 길이는 수 밀리미터 한도일 수 있다. 다른 실시예에 따르면, 복수의 분리된 트렌치 게이트 구조(150)는 트랜지스터 셀 영역의 하나의 측면으로부터 대향 측면으로 연장하는 라인을 따라 배치될 수 있거나, 혹은 트렌치 게이트 구조(150)는 그리드의 메사에 형성된 메사 부분(170)을 갖는 그리드를 형성할 수 있다.
트렌치 게이트 구조(150)는 등등하게 이격될 수 있고, 동등한 폭을 가질 수 있으며, 규칙적인 패턴을 형성할 수 있고, 트렌치 게이트 구조(150)의 피치(중심 간 거리)는 1 μm 내지 10 μm, 예를 들어, 2 μm 내지 5 μm의 범위에 있을 수 있다. 트렌치 게이트 구조(150)의 수직 연장부는 0.3 μm 내지 5 μm, 예를 들어, 0.5 μm 내지 2 μm의 범위에 있을 수 있다.
트렌치 게이트 구조(150)는 강하게 도핑된 다결정 실리콘층 또는 금속을 함유하는 층을 포함하거나 이들로 구성될 수 있다. 트렌치 게이트 구조(150)는 그 트렌치 게이트 구조(150)의 적어도 하나의 측면을 따라 반도체 바디(100)로부터 게이트 전극(155)을 분리하는 게이트 유전체(151)를 더 포함한다. 게이트 유전체(151)는 반도체 유전체, 예를 들어, 열적으로 성장되거나 혹은 증착된 반도체 산화물, 예를 들어, 실리콘 산화물, 반도체 질화물, 예를 들어, 증착되거나 혹은 열적으로 성장된 실리콘 질화물, 반도체 산질화물, 예를 들어, 실리콘 산질화물, 임의의 다른 증착된 유전체 재료 또는 임의의 그 조합을 포함하거나 이들로 구성될 수 있다. 게이트 유전체(151)는 1.5 V 내지 6　V의 범위에서 트랜지스터 셀 TC의 임계 전압에 대해 형성될 수 있다.
트렌치 게이트 구조(150)는 게이트 전극(155) 및 게이트 유전체(151)만을 단독으로 포함할 수도 있고, 혹은 게이트 전극(155) 및 게이트 유전체(151)에 추가하여 도전성 구조 및/또는 유전체 구조를 더 포함할 수도 있다.
트렌치 게이트 구조(150)는 제1 표면(101)에 수직일 수 있거나 혹은 제1 표면(101)에 대해 거리가 증가함에 따라 점점 더 테이퍼링지게 될 수 있다. 예를 들어, 메사 부분(170)의 제1 메사 측벽이 높은 전하 캐리어 이동도를 제공하는 결정 평면에 의해 형성되도록 수직 방향에 대한 트렌치 게이트 구조(150)의 테이퍼 각도는 축외 각도와 등등할 수 있거나 혹은 ±1도를 초과하지 않는 만큼 축외 각도로부터 벗어날 수 있다. 예를 들어, 육각형(hexagonal) 결정 격자를 갖는 반도체 바디(100)에서, 제1 메사 측벽은 A 평면 또는 M 평면에 의해 형성될 수 있다. 대향하는 제2 메사 측벽에 대해 테이퍼 각도는 축외 각도에 추가될 수 있고 그 결과 제2 메사 측벽과 높은 전하 캐리어 이동도를 갖는 결정 평면 사이의 각도 오정렬은 축외 각도 및 테이퍼 각도의 합이 된다.
메사 부분(170)은 전면에 대해 배향되고 적어도 제1 메사 측벽에 바로 인접하는 소스 구역(110)을 포함한다. 소스 구역(110)은 제1 표면(101)에 바로 인접할 수 있고 제2 메사 측벽에 또한 바로 인접할 수 있거나 혹은 제2 메사 측벽으로부터 이격될 수 있다.
메사 부분(170)은 드리프트 구조(120)로부터 소스 구역(110)을 분리하는 바디 구역(115)을 더 포함하고, 바디 구역(115)은 드리프트 구조(120)와 제1 pn 접합 pn1을 형성하고 소스 구역(110)과 제2 pn 접합 pn2를 형성한다. 바디 구역(115)은 제1 메사 측벽에 바로 인접하고 제2 메사 측벽에 또한 바로 인접할 수 있다. 바디 구역(115)의 부분은 게이트 유전체(151)를 통해 게이트 전극(155)에 용량성 결합된다. 소스 구역(110) 및 바디 구역(115)은 전면에서 제1 부하 전극(310)에 전기적으로 접속되고, 강하게 도핑된 바디 컨택트 구역(117)은 제1 부하 전극(310)과 바디 구역(115) 사이에서 저 오믹 컨택트를 형성할 수 있다. 바디 구역(115)의 수직 연장부는 트랜지스터 셀 TC의 채널 길이에 대응하고 0.2 μm 내지 1.5 μm의 범위에 있을 수 있다.
드리프트 구조(120)는 후면으로 배향되고, 제2 표면(102)에 바로 인접할 수 있고 오믹 컨택트를 통해 혹은 다른 pn 접합을 통해 제2 부하 전극(320)에 전기적으로 접속되거나 결합될 수 있다. 드리프트 구조(120)는 제1 pn 접합 pn1을 형성할 수 있는 약하게 도핑된 드리프트 구역(121) 뿐만 아니라 드리프트 구역(121)과 제2 표면(102) 사이의 강하게 도핑된 컨택트층(129)을 포함할 수 있다.
반도체 바디(100)가 실리콘 카바이드로 형성되는 경우에 드리프트 구조(120) 내의 순 도펀트 농도는 1E14　cm-3 내지 3E16　cm-3의 범위에 있을 수 있다. 컨택트층(129) 내의 평균 도펀트 농도는 제2 표면(102)에 바로 인접하는 제2 부하 전극(320)과의 오믹 컨택트를 보장하도록 충분히 높다. 반도체 디바이스(500)가 반도체 다이오드 또는 IGFET인 경우에, 컨택트층(129)은 드리프트 구역(121)과 동일한 도전성 타입을 갖는다. 반도체 디바이스(500)가 IGBT인 경우에, 컨택트층(129)은 상보형 도전성 타입의 드리프트 구역(121)을 갖거나 혹은 상보형 도전성 타입의 구역을 포함한다.
제1 및 제2 부하 전극(310, 320)의 각각은 주요 성분(들)으로서, 알루미늄(Al), 구리(Cu), 혹은 AlSi, AlCu 또는 AlSiCu와 같은 알루미늄이나 구리의 합금으로 구성되거나 이들을 함유할 수 있다. 다른 실시예에 따르면, 제1 및 제2 부하 전극(310, 320) 중 적어도 하나는 주요 성분(들)으로서, 니켈(Ni), 티탄(Ti), 텅스텐(W), 탄탈(Ta), 바나듐(V), 은(Ag), 금(Au), 주석(Sn), 플래티늄(Pt), 및/또는 팔라듐(Pd)을 함유할 수 있다. 제1 및 제2 부하 전극(310, 320) 중 하나 혹은 양자는 2개 이상의 서브층을 포함할 수 있고, 각각의 서브층은 주요 성분(들)으로서, 예를 들어, Ni, Ti, V, Ag, Au, W, Sn, Pt, 및 Pd 중 하나 이상, 규화물, 질화물 및/또는 합금을 함유한다.
제1 부하 전극(310)은 MCD의 애노드 단자, UMOSFET의 소스 단자 S 또는 IGBT의 에미터 단자일 수 있는 제1 부하 단자를 형성하거나 혹은 제1 부하 단자에 전기적으로 접속되거나 결합될 수 있다. 제2 부하 전극(320)은 MCD의 캐소드 단자, UMOSFET의 드레인 단자 D 또는 IGBT의 콜렉터 단자일 수 있는 제2 부하 단자를 형성하거나 혹은 제2 부하 단자에 전기적으로 접속되거나 결합될 수 있다.
실시예에 따르면, 트랜지스터 셀 TC는 p 도핑된 바디 구역(115) 및 n 도핑된 소스 구역(110)을 갖는 n 채널 FET 셀이고, 드리프트 구역(121)은 n 도핑이다. 다른 실시예에 따르면, 트랜지스터 셀 TC는 n 도핑된 바디 구역(115) 및 p 도핑된 소스 구역(110)을 갖는 p 채널 FET 셀이고, 드리프트 구역(121)은 p 도핑이다.
게이트 전극(155)에서의 전위가 반도체 디바이스(500)의 임계 전압을 초과하거나 또는 임계 전압 미만일 때, 바디 구역(115) 내의 소수 전하 캐리어는 소스 구역(110)을 드리프트 구조(120)에 접속하는 반전 채널을 형성하고, 이에 의해 반도체 디바이스(500)를 턴 온한다. 온 상태에서, 부하 전류는 제1 및 제2 부하 전극(310, 320) 사이에서 대략 수직 방향을 따라 반도체 바디(100)를 통해 흐른다.
제1 부하 전극(310)과 게이트 전극(155) 사이에 샌드위치된 층간 유전체(210)는 게이트 전극(155)으로부터 제1 부하 전극(310)을 유전적으로 절연한다. 층간 유전체(210)는, 예시로서, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 도핑되거나 혹은 도핑되지 않는 실리케이트 글래스, 예를 들어, BSG(붕소 실리케이트 글래스 : boron silicate glass), PSG(인 실리케이트 글래스 : phosphorus silicate glass) 또는 BPSG(붕소 인 실리케이트 글래스 : boron phosphorus silicate glass)로 이루어지는 하나 이상의 유전체층을 포함할 수 있다.
컨택트 구조(315)는 층간 유전체(210) 내의 개구부를 통해 제1 부하 전극(310)으로부터 반도체 바디(100)로 연장하고 적어도 소스 구역(110) 및 바디 컨택트 구역(117)에 바로 인접한다. 도시된 실시예에 따르면, 컨택트 구조(315)는 제1 표면(101)에서 종결된다. 다른 실시예에 따르면, 컨택트 구조(315)는 반도체 바디(100)로 연장할 수 있다.
트렌치 게이트 구조(150)의 림 및 바닥부 코너의 라운딩 가공 및/또는 챔퍼링 가공은 게이트 유전체(151)의 신뢰도를 증가시킨다. 비정질화에 의한 챔퍼링 가공은 매우 고온 열처리를 방지한다.
도 7(b)는 수평 평면 내에서의 스트라이프 형상의 트렌치 게이트 구조(150)의 종결 부분이 긴 면과 짧은 면 사이에서 평탄하게 챔퍼링 가공되고/둥글게 되는 전환부를 갖는 직사각형이라는 것을 도시한다.
도 8은 고온 열처리가, 트렌치 게이트 구조(150)가 형성되는 트렌치의 림 및 바닥부 코너를 둥글게 하는 상대적 디바이스(501)의 단부 부분을 도시한다.
고온 열처리에 의해 더 안정된 결정 평면을 따라 실리콘 카바이드 재료의 재정렬 및 재증착이 생성된다. 따라서 스트라이프 형상의 트렌치 게이트 구조(150)의 종단 부분은 트렌치 게이트 구조(150)의 긴 면과 짧은 면 사이의 직선의 경사진 단면(910)을 갖는 측면(facet)을 형성한다. 이와 달리, 도 7(b)에 도시한 바와 같이, 비정질화 및 저온 공정에 기반하는 챔퍼링 가공/라운딩 가공은 측면의 형성, 재층착 공정, 및 도펀트 분리 공정을 방지하고 더 신뢰가능한 게이트 유전체(151) 및 더 엄격한 디바이스 사양을 갖는 더 신뢰가능한 반도체 디바이스(500)가 생성된다.
도 9a 내지 도 9f는, 예를 들어, 게이트와 쉴드 영역 사이의 측방향 채널 부분 뿐만 아니라 수직 채널 부분을 갖는 SiC JFET(접합 전계 효과 트랜지스터) 내의 측방향 채널 및 쉴드 영역에 대해 에칭된 JTE 또는 컨택트를 위한 스테핑 표면 단면의 형성을 나타낸다.
도 9a는 결정 SiC, 예를 들어, 2H-SiC, 6H-SiC, 15R-SiC 또는 4H-SiC로 구성되거나 이들을 포함하는 반도체층(100a)을 포함하는 반도체 구조(500a)를 도시한다. 반도체층(100a)은 실리콘 카바이드 주괴로부터 슬라이스를 절단함으로써 획득된 베이스 기판 뿐만 아니라 그 베이스 기판의 처리면 상에서 에피택시에 의해 성장된 에피택셜층을 포함할 수 있다.
마스크 개구부(401)를 갖는 마스크(400)는 반도체층(100a)의 주 표면(101a) 상에 형성된다. 마스크(400)는 하나의 마스크층을 포함할 수 있거나 혹은 서로 간에 순차적으로 증착되는 2개 이상의 서브층을 포함하는 멀티층 마스크일 수 있다. 마스크(400)는, 예시로서, 실리콘 산화물 또는 실리콘에 기반할 수 있다. 마스크 개구부(401)의 측벽은 수직형이거나 테이퍼링형일 수 있다.
도 9a는 수직 방향에 대해 제1 임플랜트 각도 g1에서 마스크 개구부(401)에 의해 노출된 주 표면(101a)의 단면 상에 작용하는 파티클 빔(990)을 도시한다. 제1 임플랜트 각도 g1은 1 내지 89°의 범위에 있다. 파티클 빔(990)은 마스크 개구부(401)의 수직 돌출부 내의 반도체층(100a)의 제1 부분(181)을 비정질화하고, 산란 효과에 의해, 마스크(400)에 의해 커버되고 제1 부분(181)에 바로 인접하는 제2 부분(182)을 비정질화한다. 반도체층(100a)의 제3 부분(183)은 마스크(400)에 의해 파티클 빔(990)에 대해 쉴드된다. 파티클 빔(990)에 의한 조시 이후에 제1 및 제2 부분(181, 182) 내의 결정 격자가 이전보다 덜 완전해지게 되어 파티클 빔(990)은 제1 및 제2 부분(181, 182)을 비정질화한다. 완전한 결정으로부터 완전한 비정질까지의 범위에서, 파티클 빔(990)은 제1 및 제2 부분(181, 182)을 비정질 단부에 더 근접하게 한다.
비정질화된 제1 및 제2 부분(181, 182)은 마스크(400)에 대해 선택적인 습식 에칭에 의해 제거된다. 예를 들어, 마스크(400)가 실리콘에 기반하는 경우, 에천트는 FAEL과 같이 불소 및 산화 화학 물질을 포함한다.
도 9b는 도 9a의 비정질화된 제1 및 제2 부분(181, 182)의 제거 이후의 반도체 기판(500a)을 도시하고, 제1 리세스(191a)는 주 표면(101a)에 형성된다. 그 다음에, 마스크 개구부(401)가 확대되고 제1 에칭으로부터 획득된 제1 리세스(191a)의 영역, 및 그 제1 리세스(191a)에 바로 인접하는 주 표면(101a)의 부분을 노출하도록 마스크(400)가 변경될 수 있다. 예를 들어, 레지스트층은 마스크(400)을 수평으로 리세싱하기 위한 포토리소그래피에 의해 증착되고 패터닝될 수 있다.
도 9c는 제1 리세스(191a) 및 그 제1 리세스(191a)에 바로 인접하는 반도체층(100a)의 부분을 노출하는 변경된 마스크(400)를 도시한다.
도 9d는 제1 임플랜트 각도 g1과 동등하거나 혹은 상이할 수 있는 제2 임플랜트 각도 g2에서 파티클 빔(990)에 의한 제2 조사를 도시한다. 파티클 빔(990)은 확대된 마스크 개구부(401)의 수직 돌출부 내의 추가의 제1 부분(181) 및 변경된 마스크(400)의 수직 돌출부 내의 추가의 제2 부분(182)을 비정질화한다.
도 9e는 제2 조사 동안 비정질화된 제1 및 제2 부분(181, 182)의 제거 이후의 반도체 기판(500a)을 도시한다.
마스크(400)를 측방향으로 리세싱하면, 확대된 마스크 개구부(401)를 통한 파티클 빔(990)에 의한 조사 및 비정질화된 제1 및 제2 부분(181, 182)의 제거가 반복될 수 있다.
도 9f는 제3 조사를 통해 비정질화된 부분의 제거 이후의 반도체층(100a)의 주 표면(101a)을 도시한다. 실리콘 카바이드 기판에 스테핑된 리세스를 형성하는 통상적인 방법과 달리, 예를 들어, 플라즈마 에칭에 의해, 스테핑된 리세스(191c)의 스텝의 깊이 및 높이는 고 정밀도로 튜닝되고 조정될 수 있는 파티클 빔에 의해 정의된다. 그룹 14이나 그룹 18 원소의 이온/원자 또는 실리콘과 탄소의 11:1 코임플랜트(co-implant)를 이용하는 것은 도펀트 프로파일에 영향을 미치지 않는다.
도 10은 도 9a 내지 도 9f를 참조하여 상술한 바왕 같은 공정에 의해 형성될 수 있는 JTE에 의한 반도체 다이오드(505)를 도시한다.
전면에서, 강하게 도핑된 애노드 컨택트 구역(117a)은 제1 표면(101)으로부터 반도체 바디(100)로 연장한다. 후면에서, 상보형 도전성 타입의 강하게 도핑된 캐소드 컨택트 구역(129a)은 제2 표면(102)으로부터 반도체 바디(100)로 연장한다. 약하게 도핑된 드리프트 구역(121)은 카바이드 컨택트 구역(129a)과 유니폴라 동질 접합을 형성할 수 있고 애노드 컨택트 구역(117a)과 유니폴라 동질 접합을 형성하는 약하게 도핑된 애노드 주역(115a)과 pn 접합 pn을 형성할 수 있다. 에칭된 JTE 구조(600)는 애노드 구역(115a)을 둘러싼다.
에칭된 JTE 구조(600)는 반도체 바디(100)의 측방향 외측 표면(103)에 대한 방향으로 반도체 바디(100)의 두께를 감소시키는 스텝을 포함한다. 에칭된 JTE 구조(600)는 평탄한 제1 표면(101)에 JTE 구역을 주입함으로써 획득된 JTE에 비해 낮은 측방향 연장부에서 고 전계 강도를 처리한다.
통상적인 에칭된 JTE는 불량한 제어의 스텝의 높이 및 깊이를 갖는 플라즈마 에칭에 의존하지만, 반도체 다이오드(505)의 JTE 구조(600)는 파티클 빔의 파라미터에 의해 높이가 정밀하게 정의될 수 있는 스텝에 의존한다. 스텝 높이의 편차는 반도체 다이오드의 차단 상태 동안 전계 분포에 대해 직접적인 영향을 가지므로, 비정질화 및 습식 에칭에 의해 JTE 구조(600)를 형성하면 스텝 높이의 편차가 낮아지고 차단 능력이 엄격하게 특정될 수 있다. 도 3(a) 내지 도 3(d)에 예시한 바와 같은 테이퍼링 마스크의 시퀀스를 이용함으로써, 스텝은 차단 능력을 증대시키도록 둥글게 되고 및/또는 챔퍼링 가공될 수 있다.
특정의 실시예가 도시되고 기술되었으나, 당 분야에서 통상의 지식을 가진 자라면 본 발명의 범위로부터 벗어나지 않고 도시되고 기술된 특정의 실시예에 대해 각종의 대안예 및/또는 균등한 구현예가 대체될 수 있음이 이해될 것이다. 본 출원은 본 명세서에서 기술된 특정의 실시예의 임의의 변경예 또는 변형예를 포함하는 것으로 의도된다. 따라서, 본 발명은 특허청구범위 및 그 균등예에 의해서만 제한하는 것으로 의도된다.

Claims (25)

  1. 반도체 디바이스를 제조하는 방법으로서,
    주 표면(101a)으로부터 결정 실리콘 카바이드 반도체층(100a)으로 연장하는 트렌치(190)를 형성하는 단계와,
    마스크 개구부(401)를 포함하는 마스크(400)를 형성하는 단계 - 상기 마스크 개구부(401)는 상기 트렌치(190), 및 그 트렌치(190) 근처의 상기 주 표면(101a)의 림 단면(rim section)(105)을 노출함 - 와,
    파티클 빔(particle beam)(990)에 의한 조사에 의해, 상기 마스크 개구부(401)에 의해 노출된 상기 반도체층(100a)의 제1 부분(181), 및 상기 마스크 개구부(401)의 수직 돌출부 외부에서 상기 제1 부분(181)에 바로 인접하는 제2 부분(182)을 비정질화하는(amorphizing) 단계 - 비정질화된 상기 제2 부분(182)의 수직 연장부는 상기 제1 부분(181)에 대해 거리가 증가함에 따라 점진적으로 감소함 - 와,
    비정질화된 상기 제1 및 제2 부분(181, 182)을 제거하는 단계를 포함하는
    반도체 디바이스 제조 방법.
  2. 제 1 항에 있어서,
    상기 파티클 빔(990)에 의한 조사는 상기 마스크(400)가 상기 트렌치(190)의 측벽의 하측 부분을 쉴드(shield)하는 각도에서 상기 주 표면(101a)에 수직인 수직 방향으로부터 경사지는 경사 파티클 빔에 대한 노출을 포함하는
    반도체 디바이스 제조 방법.
  3. 제 1 항에 있어서,
    상기 파티클 빔(990)에 의한 조사는 상기 주 표면(101a)에 직교하는 수직 파티클 빔에 대한 노출을 포함하는
    반도체 디바이스 제조 방법.
  4. 제 1 항에 있어서,
    상기 마스크(400)를 형성하는 단계는, 상기 마스크 개구부(401)에 대해 거리가 감소함에 따라 테이퍼링(tapering)지게 되는 제1 마스크 단면(111)을 형성하는 단계를 포함하는
    반도체 디바이스 제조 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 마스크(400)를 형성하는 단계는, 상기 트렌치(190)를 형성하는 프리커서 마스크 개구부(439)를 포함하는 프리커서 마스크(430)를 형성하고, 상기 프리커서 마스크(430)로부터 상기 트렌치(190) 및 상기 림 단면(105)을 노출하는 상기 마스크(400)를 형성하도록 상기 프리커서 마스크 개구부(439)를 확대하는 단계를 포함하는
    반도체 디바이스 제조 방법.
  6. 제 5 항에 있어서,
    상기 프리커서 마스크(430)를 형성하는 단계는, 상기 주 표면(101a) 상에 제1 마스크층(431a)을 형성하고 상기 제1 마스크층(431a) 상에 제2 마스크층(432a)을 형성하는 단계를 포함하고, 상기 제2 마스크층(432a)은 상기 제1 마스크층(431a)보다 높은 에칭 저항성을 갖는
    반도체 디바이스 제조 방법.
  7. 제 6 항에 있어서,
    상기 제1 마스크층(431a)의 제1 마스크 재료 및 상기 제2 마스크층(432a)의 제2 마스크 재료는 동일한 성분을 포함하고 제1 마스크 재료는 제2 마스크 재료보다 밀도가 더 높은
    반도체 디바이스 제조 방법.
  8. 제 5 항에 있어서,
    상기 마스크(400)를 형성하는 단계는, 상기 프리커서 마스크(430)를 수평으로 풀 백(pulling back)하는 단계를 포함하는
    반도체 디바이스 제조 방법.
  9. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 마스크(400), 및 비정질화된 상기 제1 및 제2 부분(181, 182)은 동시에 제거되는
    반도체 디바이스 제조 방법.
  10. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 트렌치(190)에 트렌치 게이트 구조(150)를 형성하는 단계를 더 포함하고, 게이트 유전체(151)가 상기 트렌치(190)를 라이닝하는
    반도체 디바이스 제조 방법.
  11. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 파티클 빔(990)에 의한 조사 이후에 상기 제1 및 제2 부분(181, 182)은 완전히 비정질인
    반도체 디바이스 제조 방법.
  12. 반도체 디바이스를 제조하는 방법으로서,
    결정 실리콘 카바이드 반도체층(100a) 상에 마스크(400)를 형성하는 단계 - 상기 마스크(400)는 마스크 개구부(401), 및 그 마스크 개구부(401)에 대해 거리가 감소함에 따라 테이퍼링지게 되는 제1 마스크 단면(411)을 포함함 - 와,
    파티클 빔(990)에 의한 조사에 의해, 상기 마스크 개구부(401)에 의해 노출된 반도체층(100a)의 제1 부분(181), 및 상기 제1 마스크 단면(411)의 수직 돌출부에서 상기 제1 부분(181)에 바로 인접하는 제2 부분(182)을 비정질화하는 단계 - 상기 제2 부분(182)의 수직 연장부는 상기 제1 부분(181)에 대해 거리가 증가함에 따라 점진적으로 감소함 - 와,
    비정질화된 상기 제1 및 제2 부분(181, 182)을 제거하는 단계를 포함하는
    반도체 디바이스 제조 방법.
  13. 제 12 항에 있어서,
    상기 제2 부분(182)의 상기 수직 연장부가 감소하는 감소 비율(rate)은 상기 제1 부분(181)에 대해 거리가 감소함에 따라 증가하는
    반도체 디바이스 제조 방법.
  14. 제 12 항 또는 제 13 항에 있어서,
    상기 마스크(400)를 형성하는 단계 이전에, 주 표면(101a)으로부터 상기 반도체층(100a)으로 연장하는 트렌치(190)를 형성하는 단게를 더 포함하고, 상기 마스크 개구부(401)는 상기 트렌치(190), 및 그 트렌치(190)를 둘러싸는 상기 주 표면(101a)의 림 단면(105)을 노출하도록 형성되는
    반도체 디바이스 제조 방법.
  15. 제 12 항 또는 제 13 항에 있어서,
    상기 마스크(400)와 상기 반도체층(100a)의 비정질화되지 않은(non-amorphized) 제3 부분(183) 사이의 제1 인터페이스와, 비정질화되지 않은 상기 제3 부분(183)과 비정질화된 상기 제2 부분(182) 사이의 제2 인터페이스 간의 각도는 적어도 120도인
    반도체 디바이스 제조 방법.

  16. 반도체 디바이스를 제조하는 방법으로서,
    결정 실리콘 카바이드 반도체층(100a) 상에 마스크 개구부(401)를 포함하는 마스크(400)를 형성하는 단계와,
    파티클 빔(990)에 의한 조사에 의해, 상기 마스크 개구부(401)에 의해 노출된 반도체층(100a)의 제1 부분(181), 및 상기 마스크(400)의 수직 돌출부에서 상기 제1 부분(181)에 바로 인접하는 제2 부분(182)을 비정질화하는 단계와,
    비정질화된 상기 제1 및 제2 부분(181, 182)을 제거하는 단계와,
    스테핑된 리세스(stepped recess)(191c)를 형성하도록 제1 및 제2 부분(181, 182)을 비정질화하는 단계 및 제거하는 단계를 적어도 1회 반복하는 단계 - 상기 마스크 개구부(401)는 각각의 비정질화하는 단계 이전에 확대됨 - 를 포함하는
    반도체 디바이스 제조 방법.
  17. 제 16 항에 있어서,
    상기 마스크(400)는 상기 마스크 개구부(401)에 대해 거리가 감소함에 따라 테이퍼링지게 되는 제1 마스크 단면(411)을 포함하도록 형성되는
    반도체 디바이스 제조 방법.

  18. 제 16 항에 있어서,
    상기 파티클 빔(990)은 그룹 14 및 그룹 18의 원소로부터 선택된 이온 및/또는 원자를 포함하는
    반도체 디바이스 제조 방법.
  19. 제 16 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 마스크(400)는 실리콘 마스크인
    반도체 디바이스 제조 방법.
  20. 제 16 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 스테핑된 리세스(191c)는 동등한 스텝 높이의 스텝을 포함하는
    반도체 디바이스 제조 방법.
  21. 결정 실리콘 카바이드의 제1 표면(101)으로부터 반도체 바디(100)로 연장하는 트렌치 게이트 구조(150)를 포함하고,
    상기 트렌치 게이트 구조(150)는 상기 제1 표면(101)의 림 단면(105)을 따라 둥글게 되고(rounded) 및/또는 챔퍼링 가공되는(chamfered) 트렌치(190)를 채우고,
    상기 제1 표면(101)에 평행한 수평 단면에서 상기 트렌치 게이트 구조(150)는 직선의 긴 면, 직선의 짧은 면, 및 그 짧은 면과 긴 면 사이의 둥글게 된 전환부(rounded transitions)를 포함하는
    반도체 디바이스.
  22. 제 21 항에 있어서,
    상기 반도체 바디(100)에서 대향 측면 상의 상기 트렌치 게이트 구조(150)에 바로 인접하는 소스 구역(110)을 더 포함하는
    반도체 디바이스.
  23. 제 21 항에 있어서,
    상기 반도체 바디(100)에서 하나의 측면 상의 상기 트렌치 게이트 구조(150)들 각각에 바로 인접하는 소스 구역(110)을 더 포함하는
    반도체 디바이스.
  24. 반도체 디바이스를 제조하는 방법으로서,
    주 표면(101a)으로부터 결정 실리콘 카바이드 반도체층(100a)으로 연장하는 트렌치(190)를 형성하는 단계와,
    마스크 개구부(401)를 포함하는 마스크(400)를 형성하는 단계 - 상기 마스크 개구부(401)는 상기 트렌치(190), 및 그 트렌치(190) 근처의 상기 주 표면(101a)의 림 단면(105)을 노출함 - 와,
    파티클 빔(990)에 의해, 상기 마스크 개구부(401)에 의해 노출된 반도체층(100a)의 제1 부분(181), 및 상기 마스크 개구부(401)의 수직 돌출부 외부에서 상기 제1 부분(181)에 바로 인접하는 제2 부분(182)을 조사하는 단계 - 상기 파티클 빔(990)은 상기 제1 및 제2 부분(181, 182)에서 상기 반도체층(100a)의 결정 격자를 손상시키고 상기 제2 부분(182)의 수직 연장부는 상기 제1 부분(181)에 대해 거리가 증가함에 따라 점진적으로 감소함 - 와,
    상기 제1 및 제2 부분(181, 182)을 제거하는 단계를 포함하는
    반도체 디바이스 제조 방법.
  25. 제 21 항에 있어서,
    상기 트렌치 게이트 구조(150)는,
    마스크 개구부(401)에 의해 노출된 상기 반도체 바디(100)의 제1 부분(181), 및 상기 마스크 개구부(401)의 수직 돌출부 외부에서 상기 제1 부분(181)에 바로 인접하는 제2 부분(182)을 비정질화하고, 제거함으로써
    상기 제1 표면(101)의 상기 림 단면(105)을 따라 둥글게 되고 및/또는 챔퍼링 가공되는 상기 트렌치(190)를 채우는
    반도체 디바이스.
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