KR101860630B1 - 기능 프로그래밍이 가능한 전기회로 및 이의 작동 방법 - Google Patents

기능 프로그래밍이 가능한 전기회로 및 이의 작동 방법 Download PDF

Info

Publication number
KR101860630B1
KR101860630B1 KR1020160039555A KR20160039555A KR101860630B1 KR 101860630 B1 KR101860630 B1 KR 101860630B1 KR 1020160039555 A KR1020160039555 A KR 1020160039555A KR 20160039555 A KR20160039555 A KR 20160039555A KR 101860630 B1 KR101860630 B1 KR 101860630B1
Authority
KR
South Korea
Prior art keywords
switch
function
gate array
programmable gate
field programmable
Prior art date
Application number
KR1020160039555A
Other languages
English (en)
Other versions
KR20170011994A (ko
Inventor
청치 왕
시정 채
Original Assignee
누보톤 테크놀로지 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 누보톤 테크놀로지 코포레이션 filed Critical 누보톤 테크놀로지 코포레이션
Publication of KR20170011994A publication Critical patent/KR20170011994A/ko
Application granted granted Critical
Publication of KR101860630B1 publication Critical patent/KR101860630B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Programme-control systems
    • G05B19/02—Programme-control systems electric
    • G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
    • G05B19/042—Programme control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/44—Arrangements for executing specific programs
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17724—Structural details of logic blocks
    • H03K19/17728—Reconfigurable logic blocks, e.g. lookup tables
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748—Structural details of configuration resources
    • H03K19/17758—Structural details of configuration resources for speeding up configuration or reconfiguration
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748—Structural details of configuration resources
    • H03K19/1776—Structural details of configuration resources for memories

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Automation & Control Theory (AREA)
  • Logic Circuits (AREA)
  • Stored Programmes (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 기능 프로그래밍이 가능한 전기회로 및 이의 작동 방법을 제공한다. 기능 프로그래밍이 가능한 전기회로는 마이크로 제어유닛 및 필드 프로그래밍이 가능한 게이트 어레이를 포함한다. 필드 프로그래밍이 가능한 게이트 어레이는 마이크로 제어유닛과 연결되고, 제1 기간동안 제1 기능을 수행하여 마이크로 제어유닛과 상호 협동 작업을 진행하도록 구성되며, 아울러 마이크로 제어유닛이 제2 기능을 필드 프로그래밍이 가능한 게이트 어레이에 프로그래밍한다. 여기서 필드 프로그래밍이 가능한 게이트 어레이는 마이크로 제어유닛에서 출력되는 기능 전환 펄스에 의해 제어되어 제1 기간을 종료하고 제1 기능에서 제2 기능으로 전환되며, 제2 기간에 제2 기능을 수행하여 마이크로 제어유닛과 상호 협동 작업을 진행하도록 구성된다.

Description

기능 프로그래밍이 가능한 전기회로 및 이의 작동 방법{FUNCTION PROGRAMMABLE CIRCUIT AND OPERATION METHOD THEREOF}
본 발명은 프로그래밍이 가능한 전기회로에 관한 것으로서, 더욱 상세하게는 기능 프로그래밍이 가능한 전기회로 및 이의 작동 방법에 관한 것이다
마이크로 제어유닛(microcontroller unit, MCU)은 여타 모듈을 고도로 집적시킬 수 있어, 많은 주변기기(예컨대, 연산기능 전기회로, 논리 레벨 전기회로 및/또는 메모리 등)와 함께 운용될 수 있으므로, 차량용 장치, 휴대용 장치 등의 제품에 광범위하게 사용된다. 필드 프로그래밍이 가능한 게이트 어레이(field programmable gate array, 이하 FPGA로 칭함)는 설정 가능한(configurable) 기능을 구비하는 집적 전기회로로서, 그 내부의 설정 가능한 논리 레벨 블록(configurable logic block, CLB)은 프로그래밍될 수 있다. 어느 한 기능을 구비하는 기존의 FPGA가 마이크로 제어유닛과 함께 운용될 경우, 프로그래밍 플랫폼(또는 프로그래밍 전기회로)은 새로운 기능을 기존의 FPGA에 프로그래밍시킬 수 없었다. 프로그래밍 플랫폼(또는 프로그래밍 전기회로)에서 새로운 기능을 기존의 FPGA에 프로그래밍하는 과정에서, 기존의 FPGA는 그 어떤 기능(기존의 기능과 새로운 기능을 포함함)도 마이크로 제어유닛에 제공할 수 없다. 새로운 기능을 기존의 FPGA에 프로그래밍하기 위해 소요되는 시간은 매우 길다. 새로운 기능이 기존의 FPGA에 완전히 프로그래밍되어야만 기존의 FPGA는 새로운 기능으로 마이크로 제어유닛과 공동으로 운용될 수 있다.
본 발명은 기능 프로그래밍이 가능한 전기회로 및 그 작동 방법을 제공함으로써 상이한 기능으로 전환될 경우에 소모되는 시간을 감소시킨다.
본 발명에 따른 기능 프로그래밍이 가능한 전기회로는 마이크로 제어유닛 및 필드 프로그래밍이 가능한 게이트 어레이를 포함한다. 필드 프로그래밍이 가능한 게이트 어레이는 마이크로 제어유닛과 연결되고, 제1 기간동안 제1 기능을 수행하여 마이크로 제어유닛과 상호 협동 작업을 진행하도록 구성되며, 아울러 마이크로 제어유닛이 제2 기능을 필드 프로그래밍이 가능한 게이트 어레이에 프로그래밍한다. 여기서, 필드 프로그래밍이 가능한 게이트 어레이는 마이크로 제어유닛에서 출력되는 기능 전환 펄스에 의해 제어되어 제1 기간이 종료되고 제1 기능에서 제2 기능으로 전환하며, 제2 기간에 제2 기능을 수행하여 마이크로 제어유닛과 상호 협동 작업을 진행하도록 구성된다.
본 발명의 일 실시예에 있어서, 상기 필드 프로그래밍이 가능한 게이트 어레이는 다수의 메모리 블록을 포함하고, 이러한 메모리 블록은 모두 각각 제1 스위치, 제1 저항식 비휘발성 메모리 어셈블리, 제2 저항식 비휘발성 메모리 어셈블리, 래치 유닛, 제2 스위치를 포함한다. 제1 스위치의 제1단은 열 프로그래밍 라인에 연결된다. 제1 저항식 비휘발성 메모리 어셈블리의 하부 전극은 제1 스위치의 제2단에 연결되고, 제1 저항식 비휘발성 메모리 어셈블리의 상부 전극은 제1 행 라인에 연결된다. 제2 저항식 비휘발성 메모리 어셈블리의 상부 전극은 제1 저항식 비휘발성 메모리 어셈블리의 하부 전극에 연결되고, 제2 저항식 비휘발성 메모리 어셈블리의 하부 전극은 제2 행 라인에 연결된다. 래치 유닛의 데이터 입력단은 제1 저항식 비휘발성 메모리 어셈블리의 하부 전극과 제2 저항식 비휘발성 메모리 어셈블리의 상부 전극에 연결된다. 제2 스위치의 제어단은 래치 유닛의 데이터 출력단에 연결되고, 제2 스위치의 제1단은 필드 프로그래밍이 가능한 게이트 어레이의 입력 라인에 연결되며, 제2 스위치의 제2단은 필드 프로그래밍이 가능한 게이트 어레이의 출력 라인에 연결된다.
본 발명의 일 실시예에 있어서, 상기 제1 기간동안, 래치 유닛은 제1 기능에 대응되는 제1 논리 레벨을 출력하고 제2 스위치의 제어단에 레벨링시키는 것을 유지하며, 아울러 마이크로 제어유닛은 제1 행 라인, 제2 행 라인, 열 프로그래밍 라인과 제1 스위치를 통하여 제2 기능에 대응되는 저항상태를 제1 저항식 비휘발성 메모리 어셈블리 또는 제2 저항식 비휘발성 메모리 어셈블리에 프로그래밍한다.
본 발명의 일 실시예에 있어서, 상기 필드 프로그래밍이 가능한 게이트 어레이는 제3 스위치, 제4 스위치 및 제5 스위치를 더 포함한다. 제3 스위치의 제1단은 제1 행 라인에 연결되고, 제3 스위치의 제2단은 제1 전압을 수신하도록 구성된다. 제4 스위치의 제1단은 상기 제1 행 라인에 연결되고, 제4 스위치의 제2단은 판독 전압을 수신하도록 구성된다. 제5 스위치의 제1단은 제2 전압을 수신하도록 구성되고, 제5 스위치의 제2단은 제2 행 라인에 연결된다.
본 발명의 일 실시예에 있어서, 상기 래치 유닛의 샘플링 기간에, 제4 스위치와 제5 스위치는 켜지고, 제3 스위치는 차단되며, 래치 유닛은 제1 저항식 비휘발성 메모리 어셈블리와 제2 저항식 비휘발성 메모리 어셈블리의 분압(分壓)을 샘플링한다.
본 발명의 일 실시예에 있어서, 상기 제1 기간의 프로그래밍 기간에, 제1 스위치, 제3 스위치와 제5 스위치는 켜지고, 제4 스위치는 차단되며, 마이크로 제어유닛은 제1 행 라인, 제2 행 라인과 열 프로그래밍 라인을 통하여 제2 기능에 대응되는 저항상태를 제1 저항식 비휘발성 메모리 어셈블리 또는 제2 저항식 비휘발성 메모리 어셈블리에 프로그래밍한다.
본 발명의 일 실시예에 있어서, 상기 필드 프로그래밍이 가능한 게이트 어레이는 제1 논리 게이트 및 제2 논리 게이트를 더 포함한다. 제1 논리 게이트의 입력단이 기능 전환 펄스를 수신하도록 구성되고, 제1 논리 게이트의 출력단이 제4 스위치의 제어단에 연결된다. 제2 논리 게이트의 입력단이 제1 논리 게이트의 출력단에 연결되고, 제2 논리 게이트의 출력단이 매 하나의 메모리 블록의 래치 유닛의 게이트 단에 연결된다.
본 발명에 따른 기능 프로그래밍이 가능한 전기회로의 작동 방법은 하기의 단계를 포함한다. 제1 기간동안, 필드 프로그래밍이 가능한 게이트 어레이가 제1 기능을 수행하여 마이크로 제어유닛과 상호 협동 작업을 진행하는 동시에 마이크로 제어유닛이 제2 기능을 필드 프로그래밍이 가능한 게이트 어레이에 프로그래밍한다. 마이크로 제어유닛이 기능 전환 펄스를 출력하여 제1 기간을 종료하고, 필드 프로그래밍이 가능한 게이트 어레이로 하여금 제1 기능에서 제2 기능으로 전환되게 하며, 제2 기간에 제2 기능을 수행하여 마이크로 제어유닛과 상호 협동 작업을 진행하도록 구성된다.
본 발명의 실시예에 따르면, 필드 프로그래밍이 가능한 게이트 어레이와 마이크로 제어유닛은 상호 협동 작업을 진행한다. 마이크로 제어유닛이 새로운 기능(제2 기능)을 필드 프로그래밍이 가능한 게이트 어레이에 프로그래밍하는 동시에, 필드 프로그래밍이 가능한 게이트 어레이는 기존의 기능(제1 기능)을 수행하여 마이크로 제어유닛과 상호 협동 작업을 진행할 수 있다. 따라서, 필드 프로그래밍이 가능한 게이트 어레이가 마이크로 제어유닛에서 발송한 기능 전환 펄스를 수신할 경우, 필드 프로그래밍이 가능한 게이트 어레이는 실시간으로 제1 기능에서 제2 기능으로 전환될 수 있으며, 전환하는 과정에서 불필요한 프로그래밍 또는 전환 시간을 소모하지 않는다.
도 1은 본 발명의 일 실시예의 기능 프로그래밍이 가능한 전기회로를 나타낸 블록 모식도이다.
도 2는 본 발명의 일 실시예에 따라 도1에 도시된 기능 프로그래밍이 가능한 전기회로를 나타낸 작동 순서 모식도이다.
도 3은 본 발명의 다른 일 실시예에 따라 도1에 도시된 필드 프로그래밍이 가능한 게이트 어레이의 작동 상황을 도시한 모식도이다.
도 4는 본 발명의 다른 일 실시예에 따라 도3에 도시된 필드 프로그래밍이 가능한 게이트 어레이의 작동 순서 모식도이다.
도 5는 본 발명의 일 실시예에 따라 도1에 도시된 필드 프로그래밍이 가능한 게이트 어레이의 전기회로 구조 모식도이다.
도 6은 본 발명의 일 실시예의 기능 프로그래밍이 가능한 전기회로의 작동 방법이다.
본 발명의 상기 특징과 장점에 대한 이해를 더욱 용이하게 하기 위하여, 아래에 실시예와 도면을 결부하여 하기와 같이 설명한다.
도 1은 본 발명의 일 실시예의 기능 프로그래밍이 가능한 전기회로(100)의 블록 모식도이다. 도 1을 참조하면, 본 실시예에 따른 기능 프로그래밍이 가능한 전기회로(100)는 마이크로 제어유닛(110) 및 필드 프로그래밍이 가능한 게이트 어레이(120)를 포함하고, 마이크로 제어유닛(110)은 필드 프로그래밍이 가능한 게이트 어레이(120)에 연결된다. 마이크로 제어유닛(110)은 멀티 기능 통합과 처리 능력을 구비하는 마이크로 프로세서일 수 있고, 마이크로 제어기 또는 중앙 프로세싱 유닛(central processing unit, CPU)등일 수 있으며, 필드 프로그래밍이 가능한 게이트 어레이는 프로그래밍이 가능한 논리 레벨 기기일 수 있고, 이에 한정되지 않는다. 본 실시예에 있어서, 필드 프로그래밍이 가능한 게이트 어레이(120)는 배치/프로그래밍(program)을 거친 후 어느 한 기능(예를 들면, 제1 기능(FUNC_1))을 구비한다. 필드 프로그래밍이 가능한 게이트 어레이(120)는 제1 기간동안 제1 기능(FUNC_1)을 수행하여 마이크로 제어유닛(110)과 상호 협동 작업할 수 있다.
이어서, 도 2는 본 발명의 일 실시예에 따라 도1에 도시된 기능 프로그래밍이 가능한 전기회로(100)의 작동 순서 모식도이다. 도 2에서, 횡축은 시간을 표시한다. 도 1 및 도 2를 함께 참조하면, 제1 기간(T1)에, 필드 프로그래밍이 가능한 게이트 어레이(120)는 제1 기능(FUNC_1)을 구비하고, 마이크로 제어유닛(110)은 작업A를 진행하여, 필드 프로그래밍이 가능한 게이트 어레이(120)와의 상호 협동 작업을 진행한다. 예를 들면(그러나 이에 제한되지 않음), 마이크로 제어유닛(110)은 상호 접속 버스(interconnect bus)(Bus2)를 통하여 필드 프로그래밍이 가능한 게이트 어레이(120)를 제어함으로써, 필드 프로그래밍이 가능한 게이트 어레이(120)가 제1 기능(FUNC_1)을 수행할 수 있도록 한다. 주의해야 할 것은, 마이크로 제어유닛(110)은 작업A를 진행할 시 동시에 작업B도 진행하며, 프로그래밍 버스(programming bus)(Bus1)를 통해 새로운 기능(예를 들면, 제2 기능(FUNC_2))이 필드 프로그래밍이 가능한 게이트 어레이(120)에 프로그래밍되도록 한다. 즉, 필드 프로그래밍이 가능한 게이트 어레이(120)는 제1 기간(T1)에 제1 기능(FUNC_1)을 수행하여 마이크로 제어유닛(110)과 상호 협동 작업을 진행하는 외에, 아울러 마이크로 제어유닛(110)에 의해 제2 기능(FUNC_2)이 필드 프로그래밍이 가능한 게이트 어레이(120)에 프로그래밍된다. 제2 기능(FUNC_2)의 프로그래밍은 제1 기능(FUNC_1)의 진행에 영향을 주거나 중단시키지 않는다.
이어서, 제2 기능(FUNC_2)을 필드 프로그래밍이 가능한 게이트 어레이(120)에 완전히 프로그래밍한 후, 마이크로 제어유닛(110)은 제어 신호 라인(SL)을 통하여 필드 프로그래밍이 가능한 게이트 어레이(120)에 대해 기능 전환 펄스(Stri)를 출력할 수 있다. 필드 프로그래밍이 가능한 게이트 어레이(120)는 기능 전환 펄스(Stri)를 수신한 후 제1 기간(T1)을 종료하고, 제1 기능(FUNC_1)에서 제2 기능(FUNC_2)으로 전환한다. 제1 기간(T1) 후의 제2 기간(T2)에, 마이크로 제어유닛(110)은 작업C를 진행하여, 마이크로 제어유닛(110)과의 상호 협동 작업을 진행할 수 있다. 예를 들면(그러나 이에 제한되지 않음), 마이크로 제어유닛(110)은 작업C를 진행할 시 상호 접속 버스(Bus2)를 통하여 필드 프로그래밍이 가능한 게이트 어레이(120)에 대해 제어함으로써, 필드 프로그래밍이 가능한 게이트 어레이(120)가 제2 기간(T2)동안 제2 기능(FUNC_2)을 수행하도록 한다.
부연하면, 필드 프로그래밍이 가능한 게이트 어레이(120)는 마이크로 제어유닛(110)에서 출력되는 기능 전환 펄스(Stri)에 의해 제어된다. 필드 프로그래밍이 가능한 게이트 어레이(120)는 기능 전환 펄스(Stri)를 수신하여 제1 기간(T1)을 종료하고, 제1 기능(FUNC_1)에서 제2 기능(FUNC_2)으로 전환되며, 제2 기간(T2)에 제2 기능(FUNC_2)을 수행하여 마이크로 제어유닛(110)과 상호 협동 작업을 진행한다. 본 발명의 전환 신호(Stri)는 클라이언트가 소프트웨어 등 방식으로 마이크로 제어유닛(110)을 조절하는 것이거나, 또는 마이크로 제어유닛(110)을 미리 설정한 것일 수 있으며, 본 발명은 이에 제한되지 않는다.
구체적으로는, 일 실시예에서, 마이크로 제어유닛(110)을 이용하여 필드 프로그래밍이 가능한 게이트 어레이(120)가 제어된다. 제1 기간(T1)에, 마이크로 제어유닛(110)은 필드 프로그래밍이 가능한 게이트 어레이(120)에서 제1 기능(FUNC_1)을 수행하는 동시에, 제2 기능(FUNC_2)을 필드 프로그래밍이 가능한 게이트 어레이(120)에 프로그래밍한다. 필드 프로그래밍이 가능한 게이트 어레이(120)가 수행하는 제1 기능(FUNC_1)을 정지하지 않는 상황하에서, 마이크로 제어유닛(110)은 제2 기능(FUNC_2)을 필드 프로그래밍이 가능한 게이트 어레이(120)에 프로그래밍한다. 필드 프로그래밍이 가능한 게이트 어레이(120)가 제1 기능(FUNC_1)을 수행하는 기간에 이미 제2 기능(FUNC_2)을 필드 프로그래밍이 가능한 게이트 어레이(120)에 프로그래밍한다. 따라서 필드 프로그래밍이 가능한 게이트 어레이(120)는 실시간으로 제1 기능(FUNC_1)에서 제2 기능(FUNC_2)으로 전환될 수 있기에 마이크로 제어유닛(110)의 프로그래밍에 시간을 소모할 필요가 없다.
동시에, 도 3 및 도 4를 참조하면, 도 3은 본 발명의 다른 일 실시예에 따라 도 1에 도시된 필드 프로그래밍이 가능한 게이트 어레이(120)의 작동 상황을 도시한 모식도이고, 도 4는 본 발명의 다른 일 실시예에 따라 도 3에 도시된 필드 프로그래밍이 가능한 전기회로(120)의 작동 순서 모식도이다. 본 실시예의 필드 프로그래밍이 가능한 게이트 어레이(120)가 10K트랜지스터 개수를 구비할 경우, 기능FUNC_A, 기능FUNC_B 및 기능FUNC_C에 필요한 트랜지스터 개수는 각각 3K, 5K 및 10K일 수 있다.
도 4에 도시된 제1 기간(T1)에, 필드 프로그래밍이 가능한 게이트 어레이(120)는 기능FUNC_A 및 기능FUNC_B를 구비하고, 마이크로 제어유닛(110)은 작업D를 진행하여 필드 프로그래밍이 가능한 게이트 어레이(120)와 상호 협동 작업할 수 있도록 한다. 예를 들면(그러나 이에 제한되지 않음), 마이크로 제어유닛(110)은 상호 접속 버스(Bus2)를 통하여 필드 프로그래밍이 가능한 게이트 어레이(120)를 제어하여, 필드 프로그래밍이 가능한 게이트 어레이(120)가 기능FUNC_A 및 기능 FUNC_B를 수행할 수 있도록 한다. 아울러 제1 기간(T1)동안, 마이크로 제어유닛(110)은 작업D를 진행할 시 동시에 작업E도 함께 진행하여, 프로그래밍 버스(Bus1)를 통해 새로운 기능(예를 들면, 기능FUNC_C임)을 필드 프로그래밍이 가능한 게이트 어레이(120)에 프로그래밍한다. 기능FUNC_C의 프로그래밍은 기능FUNC_A 및 FUNC_B의 진행에 영향주거나 중단시키지 않는다.
다음, 필드 프로그래밍이 가능한 게이트 어레이(120)가 제어 신호 라인(SL)을 통해 마이크로 제어유닛(110)의 기능 전환 펄스(Stri)를 수신할 경우, 제1 기간(T1)을 종료하고, 기능FUNC_A 및 기능FUNC_B를 기능FUNC_C로 전환시킨다. 제2 기간(T2)에, 마이크로 제어유닛(110)은 작업F를 진행하여, 마이크로 제어유닛(110)과 상호 협동 작업을 진행할 수 있다. 예를 들면(그러나 이에 제한되지 않음), 마이크로 제어유닛(110)이 작업F를 진행할 시 상호 접속 버스(Bus2)를 통해 필드 프로그래밍이 가능한 게이트 어레이(120)를 제어하여, 필드 프로그래밍이 가능한 게이트 어레이(120)가 제2 기간(T2)동안 기능FUNC_C를 수행하도록 한다.
상기 작동으로부터 알 수 있는 바와 같이, 비록 기능FUNC_A, 기능FUNC_B 및 기능FUNC_C가 동시에 필드 프로그래밍이 가능한 게이트 어레이(120)에 프로그래밍될 수 없지만(왜냐하면 FUNC_A, FUNC_B 및 FUNC_C에 필요한 트랜지스터 수의 총합이 이미 필드 프로그래밍이 가능한 게이트 어레이(120)의 트랜지스터 수를 초과하였기 때문임), 기능 전환으로 필드 프로그래밍이 가능한 게이트 어레이(120)의 유한한 트랜지스터 수는 더욱 많은 기능을 실현할 수 있다.
또한, 도 5는 본 발명의 일 실시예에 따라 도 1에 도시된 필드 프로그래밍이 가능한 게이트 어레이(120)의 전기회로 구조 모식도이다. 도 5를 참조하면, 본 실시예의 필드 프로그래밍이 가능한 게이트 어레이(120)는 다수의 메모리 블록을 포함하는 바, 예를 들면, 도 5에 도시된 바와 같이, 메모리 블록(501A), 메모리 블록(501B), 메모리 블록(501C) 및 메모리 블록(501D)이다. 아래에 메모리 블록(501A)을 예로 들어 설명하면, 기타 메모리 블록은 메모리 블록(501A)의 관련 설명을 참조하여 유추할 수 있다. 메모리 블록(501A)은 제1 스위치(Q1), 제1 저항식 비휘발성 메모리 어셈블리(511), 제2 저항식 비휘발성 메모리 어셈블리(512), 래치 유닛(513) 및 제2 스위치(Q2)를 포함한다. 상기 제1 스위치(Q1) 및 제2 스위치(Q2)는 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide semi-conductor field-effect transistor, MOSFET), 양극성 접합 트랜지스터(bipolar junction transistor, BJT) 또는 기타 스위치 전기회로/모듈일 수 있다. 예를 들면, 본 실시예의 제1 스위치(Q1), 제2 스위치(Q2)는 N형 금속 산화물반도체(NMOS) 전계 효과 트랜지스터일 수 있다. 래치 유닛(513)은 래치(latch), 플립 플롭(flip-flop) 또는 데이터를 저장할 수 있는 기타 전기회로/ 모듈을 포함할 수 있고, 본 발명은 이에 제한되지 않는다.
상기 제1 저항식 비휘발성 메모리 어셈블리(511) 및 제2 저항식 비휘발성 메모리 어셈블리(512)는 상이한 설계 수요에 따라 상이한 실시 형태를 사용할 수 있다. 예를 들면, 제1 저항식 비휘발성 메모리 어셈블리(511)는 상부 전극(TE, top electrode), 가변 저항체 및 하부 전극(BE, bottle electrode)을 포함할 수 있고, 여기서 가변 저항체는 상부 전극(TE)과 하부 전극(BE) 사이에 설치된다. 상기 하부 전극(BE) 재료는 이트륨 바륨 구리 산화물YBa2Cu3O7 (YBCO)막 또는 질화 티타늄(TiN), 또는 망간, 철, 니켈, 코발트, 티타늄, 동, 바나듐, 규소에서 선택되는 원소의 산화물, 질화물, 산화질화물 또는 전술한 조합(예를 들면, 티타늄(Ti), 이산화규소(SiO2), 규소(Si) 등)일 수 있다. 상기 가변 저항체 재료는 페로브스카이트형 산화물의 정질 프라세 오디뮴 칼슘 망간 산화물Pr1-XCaXMnO3(PCMO)막 또는 ZnSe-Ge 이질 구조일 수 있으며, 또는 Ti, Nb, Hf, Zr, Ta, Ni, V, Zn, Sn, In, Th, Al등과 관련되는 금속 산화물(예를 들면, 이산화 하프늄(HfO2) 박막임)일 수 있다. 상기 상부 전극(TE) 재료는 증착 또는 침적된 Ag막, 또는 질화 티타늄(TiN)일 수 있다. 상부 전극(TE), 가변 저항체와 하부 전극(BE)의 재질 및/또는 제조 공정 조건의 변화에 따라 제1 저항식 비휘발성 메모리 어셈블리(511)의 저항값 및 임계 전압(clamp voltage)이 상이할 수 있다. 제1 저항식 비휘발성 메모리 어셈블리(511)의 상부 전극(TE)과 하부 전극(BE) 사이의 전압 방향과 전압 크기를 조절하는 것을 통하여, 제1 저항식 비휘발성 메모리 어셈블리(511)의 저항상태를 가변시킬 수 있고, 더불어 메모리 블록(501A~501D)의 비휘발성 논리 레벨값을 조절할 수 있다. 제2 저항식 비휘발성 메모리 어셈블리(512)는 제1 저항식 비휘발성 메모리 어셈블리(511)의 관련 설명을 참조하여 유추할 수 있다.
메모리 블록(501A)에서, 제1 스위치(Q1)의 제어단(예를 들면, 게이트 전극임)은 제1 제어신호(PR1)를 수신한다. 제1 스위치(Q1)의 제1단(예를 들면, 소스 전극임)은 열(column) 프로그래밍 라인(520)에 연결되고, 그 제2단(예를 들면, 드레인 전극임)은 제1 저항식 비휘발성 메모리 어셈블리(511)의 하부 전극(BE)에 연결된다. 제1 저항식 비휘발성 메모리 어셈블리(511)의 상부 전극(TE)은 제1 행(row) 라인(531)에 연결되고, 그 하부 전극(BE)은 제2 저항식 비휘발성 메모리 어셈블리(512)의 상부 전극(TE)에 연결된다. 제2 저항식 비휘발성 메모리 어셈블리(512)의 하부 전극(BE)은 제2 행 라인(532)에 연결된다. 래치 유닛(513)의 데이터 입력단(D)은 제1 저항식 비휘발성 메모리 어셈블리(511)의 하부 전극(BE)과 제2 저항식 비휘발성 메모리 어셈블리(512)의 상부 전극(TE)에 연결된다. 제2 스위치(Q2)의 제어단(예를 들면, 게이트 전극임)은 래치 유닛(513)의 데이터 출력단(Q)에 연결되고, 제2 스위치(Q2)의 제1단(예를 들면, 드레인 전극임)은 필드 프로그래밍이 가능한 게이트 어레이(120)의 입력 라인(541)에 연결되며, 제2 스위치(Q2)의 제2단(예를 들면, 소스 전극임)은 필드 프로그래밍이 가능한 게이트 어레이(120)의 출력 라인(542)에 연결된다.
필드 프로그래밍이 가능한 게이트 어레이(120)는 제3 스위치(Q3), 제4 스위치(Q4), 제5 스위치(Q5), 제1 논리 게이트(LG1) 및 제2 논리 게이트(LG2)를 더 포함한다. 상기 제3 스위치(Q3), 제4 스위치(Q4), 제5 스위치(Q5)는 금속 산화물 반도체 전계 효과 트랜지스터, 양극성 접합 트랜지스터 또는 기타 스위치 전기회로/모듈일 수 있다. 예를 들면(그러나 이에 제한되지 않음), 제3 스위치(Q3) 및 제5 스위치(Q5)는 NMOS트랜지스터일 수 있고, 제4 트랜지스터(Q4)는 PMOS트랜지스터일 수 있다. 제3 스위치(Q3)의 제어단(예를 들면, 게이트 전극임)은 제1 제어신호(PR1)를 수신한다. 제3 스위치(Q3)의 제1단(예를 들면, 소스 전극임)은 제1 행 라인(531)에 연결되고, 제3 스위치(Q3)의 제2단(예를 들면, 드레인 전극임)은 제1 전압(V1)을 수신하도록 구성된다. 제4 스위치(Q4)의 제1단(예를 들면, 드레인 전극임)은 제1 행 라인(531)에 연결되고, 제4 스위치(Q4)의 제2단(예를 들면, 소스 전극임)은 판독 전압(Vr)을 수신하도록 구성된다. 제5 스위치(Q5)의 제어단(예를 들면, 게이트 전극임)은 제2 제어신호(PR2)를 수신한다. 제5 스위치(Q5)의 제1단(예를 들면, 소스 전극임)은 제2 전압(V2)을 수신하도록 구성되고, 제5 스위치(Q5)의 제2단(예를 들면, 드레인 전극임)은 제2 행 라인(532)에 연결된다. 제1 논리 게이트(LG1)의 입력단은 제어 신호 라인(SL)에 연결되어 기능 전환 펄스(Stri)를 수신하도록 하고, 제1 논리 게이트(LG1)의 출력단은 제4 스위치(Q4)의 제어단(예를 들면, 게이트 전극임)에 연결된다. 제2 논리 게이트(LG2)의 입력단은 제1 논리 게이트의 출력단에 연결되고, 제2 논리 게이트(LG2)의 출력단은 매 하나의 메모리 블록501A∼501D의 래치 유닛(513)의 게이트 단(E)에 연결된다.
필드 프로그래밍이 가능한 게이트 어레이(120)의 제1 기간(T1)은 제어 신호 라인(SL)의 논리 레벨이 낮은 레벨이므로, 래치 유닛(513)은 기존의 기능(예를 들면, 제1 기능임)에 대응되는 제1 논리 레벨을 제2 스위치(Q2)의 제어단에 레벨링시킨다. 즉, 제어 신호 라인(SL)의 논리 레벨이 낮은 레벨 기간동안에, 래치 유닛(513)의 출력단(Q)의 출력 신호는 래치 유닛(513)의 데이터 입력단(D)의 입력 신호와 무관하다. 이와 동시에, 마이크로 제어유닛(110)은 제1 스위치(Q1), 제3 스위치(Q3)와 제5 스위치(Q5)를 켤 수 있고, 제1 행 라인(531), 제2 행 라인(532) 및 열 프로그래밍 라인(520)을 통하여 새로운 기능(예를 들면, 제2 기능임)에 대응되는 저항상태를 제1 저항식 비휘발성 메모리 어셈블리(511) 및/또는 제2 저항식 비휘발성 메모리 어셈블리(512)에 프로그래밍할 수 있다.
예를 들면, 제1 전압(V1)이 높은 레벨 전압(HV)(예를 들면, 제1 저항식 비휘발성 메모리 어셈블리(511)의 임계 전압보다 크지만, 상기 임계 전압의 두배보다 작음)으로 선택될 경우, 제2 전압(V2)은 낮은 레벨 전압(LV)(예를 들면, 접지 전압 또는 0볼트임)이다. 제1 기간(T1)내에, 제1 전압(V1)은 제3 스위치(Q3)와 제1 행 라인(531)을 통해 제1 저항식 비휘발성 메모리 어셈블리(511)의 상부 전극(TE)에 전송되고, 제2 전압(V2)은 제5 스위치(Q5)와 제2 행 라인(532)을 통해 제2 저항식 비휘발성 메모리 어셈블리(512)의 하부 전극(BE)에 전송된다. 이 때, 낮은 레벨 전압(예를 들면, 접지 전압 또는 0볼트임)이 열 프로그래밍 라인(520)과 제1 스위치(Q1)를 통해 제1 저항식 비휘발성 메모리 어셈블리(511)의 하부 전극(BE)에 전송되면, 제1 저항식 비휘발성 메모리 어셈블리(511)는 "설정(set)" 작동이 발생하여, 제1 저항식 비휘발성 메모리 어셈블리(511)의 저항상태로 하여금 낮은 저항상태로 가변되게 할 수 있다. 상기 낮은 저항상태의 저항값은 수백 옴보다 크다(예를 들면, 수KΩ임). 제2 저항식 비휘발성 메모리 어셈블리(512)의 상부 전극(TE)과 하부 전극(BE)의 전압 차이가 그 임계 전압(threshold potential)보다 작기에, 제2 저항식 비휘발성 메모리 어셈블리(512)의 저항상태는 높은 저항상태를 유지한다. 상기 높은 저항상태의 저항값은 낮은 저항상태 저항값보다 수십배 이상 작다(예를 들면, 10K~100MΩ임).
이와 반대로, 높은 레벨 전압(HV)이 열 프로그래밍 라인(520)과 제1 스위치(Q1)를 통해 제2 저항식 비휘발성 메모리 어셈블리(512)의 상부 전극(TE)에 전송되고, 낮은 레벨 전압(LV)을 구비하는 제2 전압(V2)이 제5 스위치(Q5)와 제2 행 라인(532)을 통해 제2 저항식 비휘발성 메모리 어셈블리(512)의 하부 전극(BE)에 전송되면, 제2 저항식 비휘발성 메모리 어셈블리(512)는 "설정" 작동이 발생하여, 제2 저항식 비휘발성 메모리 어셈블리(512)의 저항상태로 하여금 낮은 저항상태로 가변되게 할 수 있다. 제1 저항식 비휘발성 메모리 어셈블리(511)의 상부 전극(TE)과 하부 전극(BE)의 전압이 모두 높은 레벨 전압(HV)이기에, 제1 저항식 비휘발성 메모리 어셈블리(511)의 저항상태는 높은 저항상태를 유지한다.
제1 저항식 비휘발성 메모리 어셈블리(511)의 저항상태를 낮은 저항상태로부터 높은 저항상태로 리셋할 경우, 제1 전압(V1)은 낮은 레벨 전압(LV)으로 설정될 수 있고, 제2 전압(V2)은 소거전압(EV)(예를 들면, 제1 저항식 비휘발성 메모리 어셈블리(511)의 임계 전압보다 크지만, 상기 임계 전압의 2 배보다는 작음)으로 설정될 수 있다. 제2 전압(V2)은 제5 스위치(Q5)와 제2 행 라인(532)을 통해 제2 저항식 비휘발성 메모리 어셈블리(512)의 하부 전극(BE)에 전송되고, 제1 전압(V1)은 제3 스위치(Q3)와 제1 행 라인(531)을 통해 제1 저항식 메모리 어셈블리(511)의 상부 전극(TE)에 전송된다. 소거전압(EV)이 열 프로그래밍 라인(520)과 제1 스위치(Q1)를 통해 제1 저항식 비휘발성 메모리 어셈블리(511)의 하부 전극(BE)에 전송될 경우, 제1 저항식 메모리 어셈블리(511)는 "리셋(reset)" 작동이 발생하여, 제1 저항식 메모리 어셈블리(511)의 저항상태로 하여금 낮은 저항상태에서 높은 저항상태로 가변되게 할 수 있다. 제2 저항식 비휘발성 메모리 어셈블리(512)의 상부 전극(TE)과 하부 전극(BE)의 전압이 모두 소거전압(EV)이기에, 제2 저항식 비휘발성 메모리 어셈블리(512)의 저항상태는 가변되지 않는다.
이와 같이 유추하면, 제2 저항식 비휘발성 메모리 어셈블리(512)의 저항상태를 낮은 저항상태에서 높은 저항상태로 리셋하려면, 낮은 레벨 전압(LV)은 열 프로그래밍 라인(520)과 제1 스위치(Q1)를 통해 제2 저항식 비휘발성 메모리 어셈블리(512)의 상부 전극(TE)에 전송될 수 있다. 제2 저항식 비휘발성 메모리 어셈블리(512)의 상부 전극(TE)과 하부 전극(BE)의 전압이 각각 낮은 레벨 전압(LV)과 소거전압(EV)이기에, 제2 저항식 비휘발성 메모리 어셈블리(512)의 저항상태는 낮은 저항상태에서 높은 저항상태로 가변된다. 제1 저항식 메모리 어셈블리(511)의 상부 전극(TE)과 하부 전극(BE)의 전압이 모두 낮은 레벨 전압(LV)이기에, 제1 저항식 메모리 어셈블리(511)의 저항상태는 변화되지 않는다.
상기 내용을 종합해 보면, 필드 프로그래밍이 가능한 게이트 어레이(120)는 제1 기간(T1)의 프로그래밍 기간에, 제1 스위치(Q1), 제3 스위치(Q3) 및 제5 스위치(Q5)가 켜지고, 제4 스위치(Q4)는 차단되며, 마이크로 제어유닛(110)은 제1 행 라인(531), 제2 행 라인(532) 및 열 프로그래밍 라인(520)을 통하여 새로운 기능(예를 들면, 제2 기능임)에 대응되는 저항상태를 제1 저항식 비휘발성 메모리 어셈블리(511) 또는 제2 저항식 비휘발성 메모리 어셈블리(512)에 프로그래밍한다. 프로그래밍 기간에, 래치 유닛(513)의 출력단(Q)의 출력신호가 래치 유닛(513)의 데이터 입력단(D)의 입력신호와 무관하기에, 래치 유닛(513)은 기존의 기능(예를 들면, 제1 기능임)에 대응되는 제1 논리 레벨을 출력하여 제2 스위치(Q2)의 제어단에 레벨링시키는 것을 유지할 수 있다. 새로운 기능(예를 들면, 제2 기능임)의 프로그래밍은 기존의 기능(예를 들면, 제1 기능임)의 진행에 영향을 주거나 중단시키지 않는다.
필드 프로그래밍이 가능한 게이트 어레이(120)의 래치 유닛(513)이 샘플링 기간일 경우, 즉 제어 신호 라인(SL)에 기능 전환 펄스(Stri)가 발생할 경우, 제4 스위치(Q4)와 제5 스위치(Q5)는 켜지고, 제1 스위치(Q1)와 제3 스위치(Q3)은 차단된다. 이 샘플링 기간에, 래치 유닛(513)은 게이트 단(E)의 신호의 트리거를 받아 데이터 입력단(D)의 입력신호를 샘플링하는 바, 즉 제1 저항식 비휘발성 메모리 어셈블리(511)와 제2 저항식 비휘발성 메모리 어셈블리(512)의 분압을 샘플링한다. 예를 들면(그러나 이에 제한되지 않음), 이 샘플링 기간에, 제1 전압(V1)과 판독 전압(Vr)은 모두 시스템 전압(Vcc)(예를 들면, 제1 저항식 비휘발성 메모리 어셈블리(511)의 임계 전압보다 낮음)으로 설정되고, 제2 전압(V2)과 열 프로그래밍 라인(520)의 전압은 모두 낮은 레벨 전압(LV)(예를 들면, 접지 전압 또는 0볼트임)으로 설정된다. 제1 저항식 비휘발성 메모리 어셈블리(511)의 저항상태가 높은 저항상태이고 제2 저항식 비휘발성 메모리 어셈블리(512)의 저항상태가 낮은 저항상태일 경우, 래치 유닛(513)이 샘플링 기간에 데이터 입력단(D)을 통해 샘플링한 논리 레벨값은 0이다. 제1 저항식 비휘발성 메모리 어셈블리(511)의 저항상태가 낮은 저항상태이고 제2 저항식 비휘발성 메모리 어셈블리(512)의 저항상태가 높은 저항상태일 경우, 래치 유닛(513)이 샘플링 기간에 데이터 입력단(D)을 통해 샘플링한 논리 레벨값은 1이다. 따라서, 필드 프로그래밍이 가능한 게이트 어레이(120)는 기능 전환 펄스(Stri)를 수신한 후 제1 기간(T1)을 종료할 수 있고, 실시간으로 기존의 기능(예를 들면, 제1 기능임)에서 새로운 기능(예를 들면, 제2 기능임)으로 전환될 수 있기에, 별도의 대기시간이 필요하지 않다.
주의해야 할 것은, 기능 프로그래밍이 가능한 전기회로(100)는 비샘플링 기간(유지 기간)에 래치 유닛(513)의 입력단(D)을 폐쇄함으로써, 래치 유닛(513)의 출력단(Q)으로 하여금 래치 유닛(513)의 샘플링 결과를 출력하는 것을 유지하도록 할 수 있다. 따라서, 비샘플링 기간, 비프로그래밍 기간에, 모든 메모리 블록501A∼501D의 모든 저항식 비휘발성 메모리 어셈블리의 상부 전극(TE)과 하부 전극(BE)은 전력을 공급할 필요가 없으므로, 분압전기회로의 누설전류(Leak Current)를 감소시켜, 전력 소모를 효과적으로 줄일 수 있다.
도 6은 본 발명의 일 실시예의 기능 프로그래밍이 가능한 전기회로의 작동 방법이다. 도 6을 참조하면, 단계 S610에 있어서, 제1 기간동안, 필드 프로그래밍이 가능한 게이트 어레이로 제1 기능을 수행하여 마이크로 제어유닛과 상호 협동 작업을 진행하는 동시에 마이크로 제어유닛으로 제2 기능을 필드 프로그래밍이 가능한 게이트 어레이에 프로그래밍한다. 단계 S620에 있어서, 마이크로 제어유닛으로 기능 전환 펄스를 출력하여 제1 기간을 종료하고, 필드 프로그래밍이 가능한 게이트 어레이를 제1 기능에서 제2 기능으로 전환시키며, 제2 기간에 제2 기능을 수행하여 마이크로 제어유닛과 상호 협동 작업을 진행하도록 한다. 본 실시예와 관련되는 작동 방법은 전술한 실시예의 내용을 참조할 수 있으므로, 여기서 더 이상 서술하지 않는다.
상기 내용을 종합해 보면, 본 발명의 여러 실시예에서 서술한 필드 프로그래밍이 가능한 게이트 어레이(120)는 마이크로 제어유닛(110)으로 제어할 수 있다. 제1 기간(T1)에, 마이크로 제어유닛(110)이 필드 프로그래밍이 가능한 게이트 어레이(120)가 제1 기능을 수행하도록 제어하는 외에, 동시에 필드 프로그래밍이 가능한 게이트 어레이(120)에 대하여 제2 기능의 프로그래밍을 진행할 수도 있다. 따라서, 필드 프로그래밍이 가능한 게이트 어레이(120)가 마이크로 제어유닛(110)에 의한 기능 전환 펄스(Stri)를 수신할 경우, 필드 프로그래밍이 가능한 게이트 어레이(120)는 실시간으로 제1 기능에서 제2 기능으로 전환되고 제1 기간을 종료하며, 전환하는 과정에서 불필요한 프로그래밍 시간을 소모하지 않는다. 이 밖에, 본 발명의 여러 실시예에서 서술한 필드 프로그래밍이 가능한 게이트 어레이(120)의 래치 유닛(513)은 제1 저항식 비휘발성 메모리 어셈블리(511)와 제2 저항식 비휘발성 메모리 어셈블리(512)의 누설전류를 효과적으로 감소시켜, 필드 프로그래밍이 가능한 게이트 어레이(120)의 전력소비 상황을 개선할 수 있다.
비록 본 발명이 실시예를 참조하여 상기와 같이 개시되었지만, 이는 본 발명을 한정하기 위한 것이 아닌 바, 본 발명이 속하는 기술분야의 통상의 지식을 가진 모든 자들은 본 발명의 사상과 범위내에서 수정 및 변경을 수행할 수 있다. 본 발명의 보호범위는 특허청구범위의 보호범위를 기준으로 하여야 한다.
100: 기능 프로그래밍이 가능한 전기회로
110: 마이크로 제어유닛
120: 필드 프로그래밍이 가능한 게이트 어레이
501A, 501B, 501C, 501D: 메모리 블록
511: 제1 저항식 비휘발성 메모리 어셈블리
512: 제2 저항식 비휘발성 메모리 어셈블리
513: 래치 유닛
520: 열 프로그래밍 라인
531: 제1 행 라인
532: 제2 행 라인
541: 입력 라인
542: 출력 라인
A, B, C, D, E, F: 작업
Bus1: 프로그래밍 버스
Bus2: 상호 접속 버스
FUNC_1, FUNC_2, FUNC_A, FUNC_B, FUNC_C: 기능
LG1, LG2: 논리 게이트
PR1: 제1 제어신호
PR2: 제2 제어신호
Q1, Q2, Q3, Q4, Q5: 스위치
S610, S620: 단계
SL: 제어 신호 라인
Stri: 기능 전환 펄스
T1: 제1 기간
T2: 제2 기간
V1: 제1 전압
V2: 제2 전압
Vr: 판독 전압

Claims (8)

  1. 마이크로 제어유닛(microcontroller unit); 및
    상기 마이크로 제어유닛에 결합되는 필드 프로그래밍이 가능한 게이트 어레이(field programmable gate array)로서, 제1 기간 동안 제1 기능을 수행하고 상기 마이크로 제어유닛과 상호 협동 작업을 진행하도록 구성되며, 동시에 상기 마이크로 제어유닛이 제2 기능에 대응하는 저항 상태를 상기 필드 프로그래밍이 가능한 게이트 어레이에 프로그래밍하며, 상기 제1 기능에 대응하는 저항 상태는 상기 제2 기능에 대응하는 상기 저항상태와 구별되는 필드 프로그래밍이 가능한 게이트 어레이(field programmable gate array)를 포함하며,
    상기 필드 프로그래밍이 가능한 게이트 어레이는 상기 마이크로 제어유닛에서 출력되는 기능 전환 펄스에 의해 제어되어 상기 제1 기간이 종료되고 상기 제1 기능에서 상기 제2 기능으로 전환하며, 제2 기간에 상기 제2 기능을 수행하여 상기 마이크로 제어유닛과 상호 협동 작업을 진행하도록 구성되고,
    상기 필드 프로그래밍이 가능한 게이트 어레이는 다수의 메모리 블록(memory block)을 포함하고, 상기 메모리 블록들은,
    제1단이 열 프로그래밍 라인에 연결되는 제1 스위치;
    하부 전극이 상기 제1 스위치의 제2단에 연결되고, 상부 전극이 제1 행 라인에 연결되는 제1 저항식 비휘발성 메모리 어셈블리;
    상부 전극이 상기 제1 저항식 비휘발성 메모리 어셈블리의 상기 하부 전극에 연결되고, 하부 전극이 제2 행 라인에 연결되는, 제2 저항식 비휘발성 메모리 어셈블리;
    데이터 입력단이 상기 제1 저항식 비휘발성 메모리 어셈블리의 상기 하부 전극과 상기 제2 저항식 비휘발성 메모리 어셈블리의 상기 상부 전극에 연결되는 래치 유닛(latch unit); 및
    제어단이 상기 래치 유닛의 데이터 출력단에 연결되고, 제1단이 상기 필드 프로그래밍이 가능한 게이트 어레이의 입력 라인에 연결되며, 제2단이 상기 필드 프로그래밍이 가능한 게이트 어레이의 출력 라인에 연결되는 제2 스위치를 포함하는 기능 프로그래밍이 가능한 전기회로.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제1 기간동안, 상기 래치 유닛은 상기 제1 기능에 대응되는 제1 논리 레벨을 상기 제2 스위치의 상기 제어단에 출력하는 것을 유지하는 동시에 상기 마이크로 제어유닛은 상기 제1 행 라인, 상기 제2 행 라인, 상기 행 라인과 상기 제1 스위치를 통하여 상기 제2 기능에 대응되는 저항상태(impedance state)를 상기 제1 저항식 비휘발성 메모리 어셈블리 또는 상기 제2 저항식 비휘발성 메모리 어셈블리에 프로그래밍하는 것을 특징으로 하는 기능 프로그래밍이 가능한 전기회로.
  4. 제 1 항에 있어서,
    상기 필드 프로그래밍이 가능한 게이트 어레이는,
    제1단이 상기 제1 행 라인에 연결되고, 제2단이 제1 전압을 수신하도록 구성되는 제3 스위치;
    제1단이 상기 제1 행 라인에 연결되고, 제2단이 판독 전압을 수신하도록 구성되는 제4 스위치; 및
    제1단이 제2 전압을 수신하도록 구성되고, 제2단이 상기 제2 행 라인에 연결되는 제5 스위치를 더 포함하는 것을 특징으로 하는 기능 프로그래밍이 가능한 전기회로.
  5. 제 4 항에 있어서,
    상기 래치 유닛의 샘플링 기간동안, 상기 제4 스위치와 상기 제5 스위치는 켜지고, 상기 제3 스위치는 차단되며, 상기 래치 유닛은 상기 제1 저항식 비휘발성 메모리 어셈블리와 상기 제2 저항식 비휘발성 메모리 어셈블리의 분압(分壓)을 샘플링하는 것을 특징으로 하는 기능 프로그래밍이 가능한 전기회로.
  6. 제 4 항에 있어서,
    상기 제1 기간의 프로그래밍을 하는 동안, 상기 제1 스위치, 상기 제3 스위치와 상기 제5 스위치는 켜지고, 상기 제4 스위치는 차단되며, 상기 마이크로 제어유닛은 상기 제1 행 라인, 상기 제2 행 라인과 상기 열 프로그래밍 라인을 통하여 상기 제2 기능에 대응되는 저항상태를 상기 제1 저항식 비휘발성 메모리 어셈블리 또는 상기 제2 저항식 비휘발성 메모리 어셈블리에 프로그래밍하는 것을 특징으로 하는 기능 프로그래밍이 가능한 전기회로.
  7. 제 4 항에 있어서,
    상기 필드 프로그래밍이 가능한 게이트 어레이는,
    입력단이 상기 기능 전환 펄스를 수신하도록 구성되고, 출력단이 상기 제4 스위치의 제어단에 연결되는 제1 논리 게이트(logic gate); 및
    입력단이 상기 제1 논리 게이트의 상기 출력단에 연결되고, 출력단이 매 하나의 상기 메모리 블록의 상기 래치 유닛의 상기 게이트 단에 연결되는 제2 논리 게이트를 더 포함하는 것을 특징으로 하는 기능 프로그래밍이 가능한 전기회로.
  8. 삭제
KR1020160039555A 2015-07-22 2016-03-31 기능 프로그래밍이 가능한 전기회로 및 이의 작동 방법 KR101860630B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW104123709A TWI561007B (en) 2015-07-22 2015-07-22 Function programmable circuit and operation method thereof
TW104123709 2015-07-22

Publications (2)

Publication Number Publication Date
KR20170011994A KR20170011994A (ko) 2017-02-02
KR101860630B1 true KR101860630B1 (ko) 2018-07-02

Family

ID=57837733

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160039555A KR101860630B1 (ko) 2015-07-22 2016-03-31 기능 프로그래밍이 가능한 전기회로 및 이의 작동 방법

Country Status (5)

Country Link
US (1) US9716503B2 (ko)
JP (1) JP2017028678A (ko)
KR (1) KR101860630B1 (ko)
CN (1) CN106371347B (ko)
TW (1) TWI561007B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9871525B2 (en) * 2016-03-10 2018-01-16 Kabushiki Kaisha Toshiba Semiconductor device
TWI661676B (zh) * 2018-08-01 2019-06-01 新唐科技股份有限公司 可程式陣列邏輯
US10409940B1 (en) * 2018-10-26 2019-09-10 Dell Products, L.P. System and method to proxy networking statistics for FPGA cards
KR20200139525A (ko) * 2019-06-04 2020-12-14 삼성전자주식회사 Fpga를 포함하는 전자 시스템 및 이의 동작 방법
US11373705B2 (en) * 2020-11-23 2022-06-28 Micron Technology, Inc. Dynamically boosting read voltage for a memory device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006313999A (ja) * 2005-05-09 2006-11-16 Renesas Technology Corp 半導体装置
JP2010074461A (ja) * 2008-09-18 2010-04-02 Fujitsu Ltd プログラマブルロジックデバイス、カード及び伝送装置
JP2014010549A (ja) 2012-06-28 2014-01-20 Canon Inc 情報処理装置、情報処理装置の制御方法及びプログラム
JP2014089497A (ja) 2012-10-29 2014-05-15 Mitsubishi Electric Corp 情報処理装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6011744A (en) * 1997-07-16 2000-01-04 Altera Corporation Programmable logic device with multi-port memory
US6631520B1 (en) 1999-05-14 2003-10-07 Xilinx, Inc. Method and apparatus for changing execution code for a microcontroller on an FPGA interface device
US6751723B1 (en) 2000-09-02 2004-06-15 Actel Corporation Field programmable gate array and microcontroller system-on-a-chip
JP4174402B2 (ja) 2003-09-26 2008-10-29 株式会社東芝 制御回路及びリコンフィギャラブル論理ブロック
US7193436B2 (en) * 2005-04-18 2007-03-20 Klp International Ltd. Fast processing path using field programmable gate array logic units
CN101496283A (zh) * 2006-07-27 2009-07-29 松下电器产业株式会社 半导体集成电路、程序变换装置以及映射装置
KR101802945B1 (ko) * 2011-06-27 2017-12-29 삼성전자주식회사 논리 장치 및 이를 포함하는 반도체 패키지
US8754671B2 (en) * 2011-07-29 2014-06-17 Crossbar, Inc. Field programmable gate array utilizing two-terminal non-volatile memory
US8674724B2 (en) * 2011-07-29 2014-03-18 Crossbar, Inc. Field programmable gate array utilizing two-terminal non-volatile memory
CN103828238A (zh) * 2011-07-29 2014-05-28 科洛斯巴股份有限公司 使用双端非易失性存储器的现场可编程门阵列
CN103544113A (zh) * 2012-07-09 2014-01-29 成都林海电子有限责任公司 基于数据块的卷积交织在fpga中ram的实现方法
CN103544913B (zh) 2012-07-16 2016-01-06 联咏科技股份有限公司 驱动电压生成器及其数模转换器
KR101920719B1 (ko) * 2012-11-19 2019-02-13 삼성전자주식회사 논리 장치, 논리 장치를 포함하는 디지털 필터 및 논리 장치를 제어하는 방법
CN103530263B (zh) 2013-10-11 2016-06-01 上海航天测控通信研究所 基于fpga/mcu结构的1553b远程终端装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006313999A (ja) * 2005-05-09 2006-11-16 Renesas Technology Corp 半導体装置
JP2010074461A (ja) * 2008-09-18 2010-04-02 Fujitsu Ltd プログラマブルロジックデバイス、カード及び伝送装置
JP2014010549A (ja) 2012-06-28 2014-01-20 Canon Inc 情報処理装置、情報処理装置の制御方法及びプログラム
JP2014089497A (ja) 2012-10-29 2014-05-15 Mitsubishi Electric Corp 情報処理装置

Also Published As

Publication number Publication date
TWI561007B (en) 2016-12-01
KR20170011994A (ko) 2017-02-02
CN106371347B (zh) 2019-04-05
TW201705691A (zh) 2017-02-01
JP2017028678A (ja) 2017-02-02
CN106371347A (zh) 2017-02-01
US20170026045A1 (en) 2017-01-26
US9716503B2 (en) 2017-07-25

Similar Documents

Publication Publication Date Title
KR101860630B1 (ko) 기능 프로그래밍이 가능한 전기회로 및 이의 작동 방법
Shi et al. Zero-mask contact fuse for one-time-programmable memory in standard CMOS processes
JP5619296B2 (ja) メムリスティブデバイスを切り替えるための方法及び回路
JP4615012B2 (ja) ナノメートルスケールの再構成可能な抵抗器クロスバースイッチを用いた電子デバイス
KR100707901B1 (ko) 제어 회로 및 재구성 가능 논리 블록
US8878566B2 (en) Reconfigurable circuit
CN103620963A (zh) 用于提供用户启动的闩锁以销毁sram数据的系统和方法
Xu et al. Degradation of gate voltage controlled multilevel storage in one transistor one resistor electrochemical metallization cell
US8189365B2 (en) Semiconductor device configuration method
US10432196B2 (en) Communication device, communication system and operation method thereof
JP6473331B2 (ja) 標準マイクロコントローラに統合された周辺装置としてのアナログ信号適合可能ｃｍｏｓ
US20160352311A1 (en) Semiconductor device, electronic component, and electronic device
US6756632B1 (en) Integrated circuit with a reprogrammable nonvolatile switch for selectively connecting a source for a signal to a circuit
US9520880B2 (en) Configurable analog front ends for circuits with substantially gate enclosed inner electrode MOSFET switch
TWI338309B (en) Trimmer and related trimming method
JP2022515300A (ja) トランジスタ装置
CN105656468A (zh) 电子器件的开关控制装置、方法和电子器件
CN104094526A (zh) 电平转换电路、和带电平转换功能的逻辑电路
TWI647551B (zh) 通訊裝置、通訊系統及其操作方法
TW200820207A (en) Level shift circuit and display using same
CN102750985B (zh) 电可编程开关电路
US8806229B1 (en) Power reduction circuits and methods
CN106470033A (zh) 仪器设备
Yasuda et al. Nonvolatile configuration memory cell for low power field programmable gate array
US11855642B1 (en) Programmable delay circuit including threshold-voltage programmable field effect transistor

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant