KR101856481B1 - 광 디바이스용 기판 및 그 제조방법 및 광 디바이스 - Google Patents

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Abstract

본 발명은 광 디바이스용 기판 및 그 제조방법에 관한 것으로써, 특히, 기판본체에는 실장 공간을 덮는 커버를 가이드하는 가이드패턴이 적층되어, 사이즈가 작은 기판에도 가이드패턴을 용이하게 형성할 수 있는 광 디바이스용 기판 및 그 제조방법에 관한 것이다.

Description

광 디바이스용 기판 및 그 제조방법 및 광 디바이스{Substrate for light emitting device and manufacturing method thereof and light emitting device}
본 발명은 광 디바이스용 기판 및 그 제조방법에 관한 것으로써, 특히, 기판본체에는 실장 공간을 덮는 커버를 가이드하는 가이드패턴이 적층되는 광 디바이스용 기판 및 그 제조방법에 관한 것이다.
종래에는 칩 원판에 대하여 칩을 실장하기 위한 공간으로 칩 원판의 상부면에 기계적인 가공(툴을 이용한 가공)으로 형성하였다. 나아가, 이러한 칩 원판에 광소자 칩이 실장되는 경우에는 광반사 성능을 높이기 위해 상광하협(上廣下陜) 형상의 공간을 형성하였다. 이러한 공간을 형성한 후 칩을 실장하고 실장 공간을 글라스로 덮었다. 칩 원판에 글라스가 안정적으로 설치되도록 칩 원판의 상부면에 글라스가 안착되는 안착홈을 원형으로 형성하였다. 따라서, 글라스도 원형으로 형성하였다. 그러나, 글라스를 원형으로 정밀하게 가공하기 위해서는 사각형이나 삼각형의 직선으로 형성된 글라스를 가공하는 것에 비하여 제조공정상 어려움이 있었다.
이러한 문제점을 해결하기 위해 사각형상의 글라스가 안착될 수 있는 홈을 칩 원판에 형성한 것이 한국공개특허공보 제2016-0084652호에 제시되어 있다.
그러나, 이러한 홈도 기계적인 가공을 이용하여 형성하여, 사이즈가 작은 칩 원판에는 홈을 형성하기에 어려움이 있다.
한국공개특허공보 제2013-0103224호 한국공개특허공보 제2016-0084652호 한국등록특허공보 제1192181호 한국등록특허공보 제1509650호
본 발명은 전술한 문제를 해결하기 위하여 안출된 것으로, 사이즈가 작은 기판에도 가이드패턴을 용이하게 형성할 수 있는 광 디바이스용 기판 및 그 제조방법을 제공하는데 그 목적이 있다.
전술한 목적을 달성하기 위한 본 발명의 광 디바이스용 기판은, 실장 공간이 형성되는 기판본체를 포함하며, 상기 기판본체에는 상기 실장 공간을 덮는 커버를 가이드하는 가이드패턴이 적층되는 것을 특징으로 한다.
전술한 목적을 달성하기 위한 본 발명의 광 디바이스용 기판은, 실장 공간이 형성되는 기판본체를 포함하며, 상기 기판본체에는 상기 실장 공간을 덮는 커버를 가이드하는 가이드패턴이 상기 기판본체와는 별개로 형성되는 것을 특징으로 한다.
전술한 목적을 달성하기 위한 본 발명의 광 디바이스용 기판은, 실장 공간이 형성되는 기판본체를 포함하며, 상기 기판본체에는 상기 실장 공간을 덮는 커버를 가이드하는 가이드패턴이 형성되며, 상기 가이드패턴은 적어도 두개 이상 형성되며, 상기 가이드패턴은 서로 이격되게 배치되는 것을 특징으로 한다.
상기 가이드패턴은 제1부분과, 상기 제1부분과 교차되는 제2부분을 포함할 수 있다.
상기 가이드패턴은 상기 기판본체의 모서리의 상부에 배치될 수 있다.
상기 기판본체는 적층되는 복수개의 전도층과, 상기 전도층과 교호로 적층되어 상기 전도층을 전기적으로 분리시키는 절연층을 포함하며, 상기 가이드패턴은 상기 전도층의 상부에 형성될 수 있다.
상기 기판본체는 적층되는 복수개의 전도층과, 상기 전도층과 교호로 적층되어 상기 전도층을 전기적으로 분리시키는 절연층을 포함하며, 상기 가이드패턴은 상기 전도층과 다른 재질로 형성될 수 있다.
전술한 목적을 달성하기 위한 본 발명의 광 디바이스용 기판 제조방법은, 기판본체를 형성하는 단계와, 상기 기판본체에 가이드패턴을 적층하는 적층단계를 포함하며, 상기 가이드패턴은 상기 기판본체에 형성되는 실장 공간을 덮는 커버를 가이드하는 것을 특징으로 한다.
상기 기판본체는 적층되는 복수개의 전도층과, 상기 전도층과 교호로 적층되어 상기 전도층을 전기적으로 분리시키는 절연층을 포함하도록 형성하며, 상기 실장 공간은 상기 전도층과 상기 절연층에 형성되며, 상기 가이드패턴은 상기 전도층의 상부에 형성될 수 있다.
상기 적층단계 이후에 상기 가이드패턴을 제거하는 단계를 더 포함할 수 있다.
전술한 목적을 달성하기 위한 본 발명의 광 디바이스용 기판 제조방법은, 기판본체를 형성하는 단계와, 상기 기판본체에 패턴이 형성되도록 적층하는 적층단계를 포함하며, 상기 패턴은 상기 기판본체에 형성되는 실장 공간의 둘레에 배치되는 것을 특징으로 한다.
전술한 목적을 달성하기 위한 본 발명의 광 디바이스는, 실장 공간이 형성되는 기판과, 상기 실장 공간 내부에 배치되어 상기 기판에 실장되는 칩과, 상기 실장 공간을 덮는 커버를 포함하며, 상기 기판에는 상기 커버를 가이드하는 가이드패턴이 적층되는 것을 특징으로 한다.
전술한 목적을 달성하기 위한 본 발명의 광 디바이스는, 실장 공간이 형성되는 기판과, 상기 실장 공간 내부에 배치되어 상기 기판에 실장되는 칩과, 상기 실장 공간을 덮는 커버와, 상기 커버를 상기 기판에 접착시키는 접착제를 포함하며, 상기 커버의 폭은 상기 기판의 폭보다 작은 것을 특징으로 한다.
전술한 목적을 달성하기 위한 본 발명의 광 디바이스는, 실장 공간이 형성되는 기판과, 상기 실장 공간 내부에 배치되어 상기 기판에 실장되는 칩과, 상기 실장 공간을 덮는 커버와, 상기 커버를 가이드하는 가이드패턴을 포함하되, 상기 가이드패턴의 외측 단부면은 상기 기판의 외측 단부면과 일치하는 것을 특징으로 한다.
이상에서 설명한 바와 같은 본 발명의 광 디바이스용 기판 및 그 제조방법에 따르면, 다음과 같은 효과가 있다.
기판본체에는 실장 공간을 덮는 커버를 가이드하는 가이드패턴이 적층되어, 사이즈가 작은 기판에도 가이드패턴을 용이하게 형성할 수 있다. 이러한 가이드패턴으로 인해 상기 커버를 기판에 접착시키기 위한 접착제가 접착부위 내외로 오버플로우 되는 것을 방지할 수 있다. 또한, 이러한 가이드패턴으로 인해 상기 커버를 상기 기판에 접착시킬 때 상기 커버가 상기 기판에 대해 틸팅되지(틀어지지) 않도록 상기 커버의 위치가 가이드된다. 따라서, 단위 기판을 절단할 때 블레이드에 의해 상기 커버가 절단되는 것이 방지되어 상기 블레이드가 손상되는 것이 방지된다. 또한, 가이드패턴을 미세하게 형성할 수 있어서 상기 기판의 크기는 최소화하면서도 상기 커버와 상기 기판본체의 접촉면적을 최대화하여 상기 커버가 상기 기판본체에 견고하게 부착되도록 할 수 있다.
상기 가이드패턴은 제1부분과, 상기 제1부분과 교차되는 제2부분을 포함하여, 단순한 구조로 커버를 안정적으로 가이드할 수 있다.
상기 가이드패턴은 상기 기판본체의 모서리의 상부에 배치되어, 제조시 가이드패턴의 중심을 따라 다이싱하여 두개의 기판의 가이드패턴을 동시에 형성할 수 있게 되어, 대량생산이 용이해진다.
도 1은 본 발명의 바람직한 실시예에 따른 광 디바이스용 기판 사시도.(커버 분리)
도 2는 본 발명의 바람직한 실시예에 따른 광 디바이스용 기판 평면도.
도 3은 도 2의 A-A 단면도.
도 4는 본 발명의 바람직한 실시예에 따른 광 디바이스용 기판 저면도.
도 5는 본 발명의 바람직한 실시예에 따른 광 디바이스용 기판의 대량생산을 위한 원판 평면도.
도 6은 본 발명의 바람직한 실시예에 따른 광 디바이스용 기판의 대량생산을 위한 원판 저면도.
도 7 내지 도 9는 본 발명의 다른 실시예에 따른 광디바이스용 기판 평면도.
이하, 본 발명의 바람직한 일실시예를 첨부도면을 참조하여 상세히 설명하면 다음과 같다.
참고적으로, 이하에서 설명될 본 발명의 구성들 중 종래기술과 동일한 구성에 대해서는 전술한 종래기술을 참조하기로 하고 별도의 상세한 설명은 생략한다.
어느 부분이 다른 부분의 "위에" 있다고 언급하는 경우, 이는 바로 다른 부분의 위에 있을 수 있거나 그 사이에 다른 부분이 수반될 수 있다. 대조적으로 어느 부분이 다른 부분의 "바로 위에" 있다고 언급하는 경우, 그 사이에 다른 부분이 개재되지 않는다.
여기서 사용되는 전문용어는 단지 특정 실시예를 언급하기 위한 것이며, 본 발명을 한정하는 것을 의도하지 않는다. 여기서 사용되는 단수 형태들은 문구들이 이와 명백히 반대의 의미를 나타내지 않는 한 복수 형태들도 포함한다. 명세서에서 사용되는 "포함하는"의 의미는 특정 특성, 영역, 정수, 단계, 동작, 요소 및/또는 성분을 구체화하며, 다른 특정 특성, 영역, 정수, 단계, 동작, 요소, 성분 및/또는 군의 존재나 부가를 제외시키는 것은 아니다.
"아래", "위" 등의 상대적인 공간을 나타내는 용어는 도면에서 도시된 한 부분의 다른 부분에 대한 관계를 좀더 쉽게 설명하기 위해 사용될 수 있다. 이러한 용어들은 도면에서 의도한 의미와 함께 사용중인 장치의 다른 의미나 동작을 포함하도록 의도된다. 예를 들면, 도면중의 장치를 뒤집으면, 다른 부분들의 "아래"에 있는 것으로 설명된 어느 부분들은 다른 부분들의 "위"에 있는 것으로 설명된다. 따라서 "아래"라는 예시적인 용어는 위와 아래 방향을 전부 포함한다. 장치는 90도회전 또는 다른 각도로 회전할 수 있고, 상대적인 공간을 나타내는 용어도 이에 따라서 해석된다.
도 1 내지 도 6에 도시된 바와 같이, 본 실시예의 광 디바이스는, 실장 공간(130)이 형성되는 기판과, 상기 실장 공간(130) 내부에 배치되어 상기 기판에 실장되는 칩(미도시)과, 상기 실장 공간(130)을 덮는 커버를 포함하며, 상기 기판에는 상기 커버를 가이드하는 가이드패턴(140)이 적층되는 것을 특징으로 한다.
상기 기판은, 실장 공간(130)이 형성되는 기판본체(100)를 포함하며, 상기 기판본체(100)에는 가이드패턴(140)이 적층된다.
기판본체(100)는 적층되는 복수개의 전도층과, 상기 전도층과 교호로 적층되어 상기 전도층을 전기적으로 분리시키는 절연층(120)을 포함한다.
상기 전도층은 제1전도층(110a)과, 제2전도층(110b)을 포함한다.
제1전도층(110a)과, 제2전도층(110b)은 판형상으로 형성되고, 좌우방향으로 적층된다.
제1전도층(110a)의 좌우폭은 제2전도층(110b)의 좌우폭보다 작게 형성된다.
상기 전도층은 알루미늄과 같은 금속재질로 형성된다. 상기 전도층은 기판본체(100)에 실장되는 상기 칩(LED)에 전극을 인가한다.
절연층(120)은 판형상으로 형성되며, 제1전도층(110a)과 제2전도층(110b) 사이에 배치된다.
본 실시예에서 절연층(120)은 두개의 전도층 사이에 하나 존재하는 것을 예로 들어 설명하나, 3개의 전도층 사이에 두개의 절연층이 형성되어 기판본체를 구성하는 것도 가능하며, 그 용도에 따라서 더욱 많은 절연층이 형성되는 것도 가능하다.
기판본체(100)는 상하높이보다 전후길이 또는 좌우길이가 긴 직육면체 형상으로 형성된다.
기판본체(100)의 상면에는 칩이 실장되는 실장 공간(130)이 형성된다. 즉, 실장 공간(130)은 상부가 개방되도록 형성된다.
실장 공간(130)은 수평단면형상이 원으로 형성되며, 제1전도층(110a)과 제2전도층(110b)과 절연층(120)을 걸쳐 형성된다.
실장 공간(130)은 상부로 향할수록 직경이 커지도록 형성된다. 즉, 실장 공간(130)을 형성하는 측벽은 경사지게 형성된다.
실장 공간(130)을 형성하는 바닥면은 평면이다.
기판본체(100)의 상면에는 적층층(160)이 적층되어 형성된다. 적층층(160) 및 이하 서술되는 가이드패턴(140)이 적층되는 방향(상하방향)은 기판본체(100)의 절연층(120)과 전도층이 적층되는 방향(좌우방향 또는 전후방향)에 직교한다.
이와 같이 적층층(160)은 기판본체(100)와는 별개로 형성된다.
적층층(160)은 니켈(Ni) 또는 금(Au)과 같은 금속 또는 포토 레지스트(Photo Resist) 또는 솔더 레지스트(Solder Resist) 또는 포토 솔더 레지스트(Photo Solder Resists) 또는 드라이 필름으로 형성된다.
이와 같이 적층층(160)은 전도성 물질 또는 절연물질로 형성된다. 본 실시예에서는 적층층(160)은 절연물질로 형성된다. 적층층(160)은 제1전도층(110a)과, 절연층(120)과 제2전도층(110b)의 상부에 형성된다. 즉, 적층층(160)은 실장 공간(130) 둘레에 형성된다.
적층층이 전도성 물질로 형성될 경우, 적층층은 절연층(120) 상부에는 형성되지 않고 제1전도층(110a)과 제2전도층(110b)의 상부에만 형성되어, 제1전도층(110a)의 상면에 형성되는 적층층과 제2전도층(110b)의 상면에 형성되는 적층층은 절연층(120)에 의해 이격되어 절연된다.
적층층(160)은 기판본체(100)의 상면 일부에만 형성된다. 적층층(160)은 절연층(120)의 상면 전체와, 제1전도층(110a)과 제2전도층(110b)의 상면 일부에 형성된다.
이로 인해, 적층층(160)에는 실장 공간(130)과 기판본체(100)의 외부를 연결하는 홈(161)이 패터닝된다. 따라서, 기판본체(100)의 상부에는 홈(161)이 형성된다. 홈(161)은 실장 공간(130)에 연통되도록 형성된다.
적층층(160)을 형성하는 방법은 도금하거나, 마스크 용액을 도포한 이후 노광 및 현상을 하거나, 패턴이 형성된 드라이 필름(Dry film)을 부착하는 방식을 통해 형성될 수 있다.
홈(161)은 실장 공간(130)의 둘레에 방사방향으로 배치된다.
홈(161)은 실장 공간(130)의 전후 또는 양측에 각각 배치된다. 본 실시예에서는, 홈(161)은 실장 공간(130)의 전방과 후방에 각각 배치된다. 전방과 후방에 각각 배치되는 홈(161)은 일직선상에 배치된다.
홈(161)은 상기 전도층의 제2전도층(110b) 상부에 배치된다.
홈(161)의 좌우폭은 상기 절연층(120)의 좌우폭보다 크게 형성된다.
이러한 홈(161)은 이하 서술되는 상기 커버를 열경화성 접착제(미도시)를 통해 부착하기 위해 열을 가할 때 실장 공간(130) 내부의 팽창된 공기를 외부로 배출하여 상기 커버가 변형되거나 이탈되는 것을 방지할 수 있다.
상기 열경화성 접착제는 실리콘 고분자 재질로 형성될 수 있다.
이와 같이 상기 전도층에 홈을 직접 형성하지 않고 상기 전도층에 별도의 층을 더 형성하고, 추가된 층에 패턴을 형성함으로써 홈(161)을 형성하여, 사이즈가 작은 기판에도 홈(161)을 용이하게 형성할 수 있다. 또한, 여러 기판의 홈(161)을 한번에 형성할 수 있어서 대량생산이 용이하다. 적층층(160)으로 기판본체(100)를 보호할 수도 있다.
이러한 홈(161)은 상기 커버가 고정된 후에 적어도 일부가 메꿔진다.
기판본체(100)의 상부에는 실장 공간(130)을 덮는 상기 커버를 가이드하는 가이드패턴(140)이 적층된다.
상기 커버는 글라스나 쿼츠 등과 같이 투명한 부재로 구비된다. 즉, 상기 커버는 기판본체(100)와 다른 재질로 형성된다.
상기 커버는 사각형과 같은 다각형으로 형성되며, 평평한 판 형상으로 형성된다.
본 실시예의 상기 커버는 개별화된 상기 커버를 상기 기판에 접착하는 방식이기 때문에, 상기 커버의 수평단면적은 기판본체(100)의 수평단면적보다 작도록 형성된다. 따라서, 상기 커버의 가장자리(외측 끝단)는 기판본체(100)의 가장자리보다 내측에 배치된다. 상기 커버의 폭은 상기 기판의 폭보다 작다. 상세하게는, 상기 커버의 전후폭 및 좌우폭은 상기 기판의 기판본체(100)의 전후폭 및 좌우폭보다 작다.
상기 커버는 실장 공간(130)의 상부를 덮어서 실장 공간(130) 내부로 이물질이 유입되는 것을 방지한다.
또한, 상기 커버는 홈(161)의 상부의 적어도 일부를 덮는다. 상기 커버와 기판본체(100)의 상면 사이에 홈(161)이 배치된다.
상기 커버는 상기 열경화성 접착제 등을 통해 기판본체(100)의 상부에 부착된다.
가이드패턴(140)은 적층층(160)의 상부에 적층된다. 따라서, 가이드패턴(140)은 기판본체(100)와는 별개로 형성된다. 가이드패턴(140)은 제1전도층(110a)과 제2전도층(110b)의 상부에 각각 배치된다. 전술한 바와 다르게, 상기 커버가 UV경화성 접착제 등과 같이 접착제를 경화시키는 과정에서 실장 공간 내부의 공기가 팽창하지 않은 접착제를 통해 기판본체에 접착될 경우에는 홈을 형성하지 않아도 되므로, 도 8 및 도 9에 도시된 바와 같이, 가이드패턴(140'', 140''')은 기판본체(100)에 바로 형성될 수도 있다.
따라서, 가이드패턴(140)은 인접한 다른 부분보다 상부로 돌출되게 형성된다.
가이드패턴(140)은 실장 공간(130)의 둘레에 배치된다.
가이드패턴(140)은 실장 공간(130)으로부터 외측으로 이격되게 배치된다.
가이드패턴(140)은 포토 레지스트(Photo Resist) 또는 솔더 레지스트(Solder Resist) 또는 드라이 필름으로 형성된다.
가이드패턴(140)을 형성하는 방법은 마스크 용액을 도포한 이후 노광 및 현상을 하거나, 패턴이 형성된 드라이 필름을 부착하는 방식을 통해 형성될 수 있다.
상기 커버를 기판본체(100)에 부착시킬 때 상기 커버의 위치를 잡아주는 가이드패턴(140)을 기판본체(100)에 직접형성하지 않고, 기판본체(100)에 적층하여 형성하여, 작은 크기의 기판에도 용이하게 가이드패턴(140)을 형성할 수 있다.
이러한 가이드패턴(140)은 기판본체(100)를 절단하는 과정에서 제거될 수도 있다. 이와같이 가이드패턴(140)이 절단과정에서 제거될 경우, 광 디바이스 완제품에서 상기 커버의 상면은 상기 기판의 최상면보다 상부로 돌출되게 된다. 더욱 상세하게는 상기 커버의 가장자리의 상면은 상기 기판에서 상기 커버의 외측에 배치되는 부분의 최상면보다 상부에 배치된다.
상기 커버를 기판본체(100)에 접착시키기 위한 접착제는 가이드패턴(140) 내측에 배치되도록 실장 공간(130) 둘레에 주입된다. 가이드패턴(140) 내측에 배치되는 상기 접착제는 상기 커버의 하부 및 측부에 배치된다. 즉, 상기 접착제는 상기 커버와 기판본체(100) 사이 및 상기 커버와 가이드패턴(140) 사이에 배치된다.
가이드패턴(140)은 상기 접착제가 접착부위 내외로 오버플로우 되는 것을 방지하는 댐 역할을 할 수 있다. 그러나, 기판본체(100) 상부에서 가이드패턴(140)이 형성되지 않은 부분(두개의 가이드패턴이 이격된 부분)은 상기 접착제가 외측으로 오버플로우 될수 있다. 따라서, 상기 접착제에는 인접한 부분(가이드패턴으로 인해 오버플로우가 안된 부분)보다 외측으로 돌출된 돌출부가 적어도 하나 형성될 수 있다. 상기 돌출부는 상기 커버보다 외측으로 돌출된다.
가이드패턴(140)은 가이드패턴(140)이 형성되는 기판본체(100)의 표면과 다른 재질로 형성된다. 즉, 가이드패턴(140)은 상기 전도층과 다른 재질로 형성된다.
가이드패턴(140)은 적어도 두개 이상(4개) 형성되며, 가이드패턴(140)은 서로 이격되게 배치된다. 가이드패턴(140) 중 적어도 두개는 서로 마주보도록 배치된다. 가이드패턴(140)은 대각선상에 배치된다. 가이드패턴(140)은 상기 커버의 각 변의 외측에 각각 배치된다. 또한, 가이드패턴(140)은 상기 커버의 전후 및 좌우측에 각각 배치된다.
가이드패턴(140)은 제1부분과, 상기 제1부분과 교차되는 제2부분을 포함한다. 상기 제1부분과 상기 제2부분은 각각 일직선형상이다.
상기 제1부분과 상기 제2부분의 사이각은 90도이다. 따라서, 가이드패턴(140)은 ㄱ자 형상으로 형성된다.
가이드패턴(140)은 상기 커버의 모서리 부분을 둘러싸도록 형성된다.
가이드패턴(140)은 기판본체(100)의 모서리의 상부에 배치된다. 본 실시예에서는 가이드패턴(140)은 기판본체(100)의 각각의 모서리 상부에 배치된다.
제조시 가이드패턴(140)의 중심을 따라 다이싱(절단)할 수 있게 되어 두개의 기판의 가이드패턴(140)을 동시에 형성할 수 있다. 따라서, 대량생산이 용이해진다.
가이드패턴(140)은 홈(161)과 이격되게 배치된다. 즉, 홈(161) 상부에는 가이드패턴(140)이 형성되지 않는다.
전술한 바와 다르게, 가이드패턴(140')은 도 7에 도시된 바와 같이 ㄱ자 형상으로 형성되며, 기판본체의 전방 좌측 및 후방 우측 상부에만 형성될 수 있다. 즉, 가이드패턴(140')은 상기 커버의 하나의 대각선 상에만 배치될 수 있다. 이와 다르게, 도 8에 도시된 바와 같이, 가이드패턴(140'')은 일직선 형상으로 형성되어 상기 커버의 각 면의 외측에 배치될 수 있다. 또 다르게, 도 9에 도시된 바와 같이, 상기 커버가 원형으로 형성될 경우에는 가이드패턴(140''')은 원호형상으로 형성되어 상기 커버의 방사선상에 배치될 수 있다.
제1전도층(110a)의 상부에만 제1마킹(150)을 형성하여 마킹된 부분의 제1전도층(110a)이 예를 들어 (-)극이 인가된 것으로 미리약속하여 보다 용이하게 제1전도층(110a)의 전극을 판단할 수 있다.
제1마킹(150)은 적층층(160)의 상부에 형성된다.
기판본체(100)를 길이방향과 수직방향으로 절단시 그 절단선과 상기 절연층(120)이 교차하는 각 지점의 기판본체(100) 하면에 소정 깊이의 버(burr) 방지용 홈(101)을 형성하되, 그 버 방지용 홈(101) 각각의 내부에 절연층(120)이 노출되도록 버 방지용 홈(101)을 형성한다.
기판본체(100) 하부 면에 노출된 절연층(120)의 일부가 적어도 버 방지용 홈(101) 내부에 수용되도록 버 방지용 홈(101)이 형성되면 된다. 버 방지용 홈(101)은 수평단면형상이 반원형상으로 형성된다. 절연층(120)이 버 방지용 홈(101)의 중심에 배치되도록 버 방지용 홈(101)은 형성된다.
이러한 버 방지용 홈(101) 내부에는 액상 절연재(171)를 도포하여 경화시키고, 액상 절연재(171) 및 절연층(120) 및 제1,2전도층(110a, 110b)의 하면에 솔더 레지스트층(172)을 추가로 형성하여, 버(burr)로 인한 전기 쇼트 발생 가능성을 현저히 낮출 수 있다.
솔더 레지스트층(172)의 좌우폭은 액상 절연재(171) 및 절연층(120)의 좌우폭보다 넓게 형성된다.
이하, 전술한 구성을 갖는 본 실시예의 광 디바이스용 기판 제조방법을 설명한다.
본 실시예의 광 디바이스용 기판 제조방법은, 기판본체(100)를 형성하는 단계와, 상기 기판본체(100)에 가이드패턴(140)을 적층하는 적층단계를 포함하며, 상기 가이드패턴(140)은 상기 기판본체(100)에 형성되는 실장 공간(130)을 덮는 상기 커버를 가이드하는 것을 특징으로 한다.
기판본체(100)는 전술한 바와 같이, 적층되는 복수개의 전도층과, 상기 전도층과 교호로 적층되어 상기 전도층을 전기적으로 분리시키는 절연층(120)을 포함하도록 형성한다. 이와 같이 상기 전도층과 절연층(120)을 교호로 적층하여 기판본체(100)를 형성하는 방법은 다음과 같다.
복수의 도전성 판재(전도층)와 상기 도전성 판재를 전기적으로 절연시키기 위한 절연층(120)을 교호적으로 적층하여 접합한다. 이와 같이 도전성 판재(전도층)와 절연층(120)을 교호적으로 적층한 상태에서 가열 및 가압함으로써, 내부에 복수의 절연층(120)이 일정 간격을 두고 배열되어 있는 전도물질괴(塊)가 제조된다. 이렇게 제조된 전도물질괴를 절단함으로써, 복수의 절연층(120)이 간격을 두고 평행하게 배열된 기판본체(100)가 형성된다.
기판본체(100)의 상면에는 실장 공간(130)을 기계적인 가공 등을 통해 형성한다.
실장 공간(130)은 제1,2전도층(110a, 110b)과 절연층(120)에 걸쳐 형성된다.
전술한 바와 다르게, 이하 서술되는 적층층이나 가이드패턴을 형성한 후에 실장 공간을 형성할 수도 있다.
기판본체(100)의 하면에는 버 방지용 홈(101)을 형성한다.
가이드패턴(140)을 형성하기 전에 기판본체(100)의 위(상면)에 적층층(160)을 적층하여 형성하는 단계를 포함한다.
이와 같이 기판본체(100)에 적층층(160)을 적층하는 방식에는 인쇄 또는 코팅 또는 디스펜싱 또는 증착 또는 부착 등의 방식이 적용될 수 있다. 또한, 적층층(160)을 금속재질로 형성하는 방식에는 e-beam 또는 증착 등의 방식이 적용될 수 있다.
적층층(160)은 기판본체(100)의 일부에만 형성하여, 실장 공간(130)과 기판본체(100)의 외부를 연결하는 홈(161)을 형성한다. 기판본체(100)에서 적층층(160)이 형성되지 않은 부분으로 인해 홈(161)이 형성된다. 즉, 적층층(160)에는 실장 공간(130)과 기판본체(100)의 외부를 연결하는 홈(161) 모양의 패턴이 형성되는 것이다. 실장 공간(130)과 홈(161)으로 인해 양측의 적층층(160)은 서로 이격된다.
홈(161)은 실장 공간(130)의 둘레에 배치된다.
홈(161)은 상기 전도층의 제2전도층(110b)의 상부에 배치되도록 형성된다.
기판본체(100) 위에 가이드패턴(140)을 적층한다.
본 실시예에서는 기판본체(100) 위에 있는 적층층(160) 위에 가이드패턴(140)을 적층한다.
이와 같이 가이드패턴(140)을 적층하는 방식에는 인쇄 또는 코팅 또는 디스펜싱 또는 증착 또는 부착 등의 방식이 적용될 수 있다. 또한, 가이드패턴(140)을 금속재질로 형성하는 방식에는 e-beam 또는 증착 등의 방식이 적용될 수 있다.
가이드패턴(140)은 기판본체(100)에 형성되는 실장 공간(130)을 덮는 상기 커버를 가이드한다.
가이드패턴(140)은 제1,2전도층(110a, 110b)에 형성되도록, 기판본체(100)의 각 모서리 부분의 위에 배치된다.
가이드패턴(140)은 실장 공간(130)의 둘레에 배치된다.
이와 같이 기판본체(100)에 홈(161) 또는 가이드패턴(140)과 같은 패턴이 형성되도록 적층하여, 사이즈가 작은 기판본체(100)에도 홈(161) 또는 가이드패턴(140)을 용이하게 형성할 수 있다.
다수개의 기판본체(100)를 한번에 형성하기 위한 원판은 다수개의 전도층과 다수개의 절연층(120)을 교호로 적층하여 형성한다. 원판에는 다수개의 실장 공간(130)을 형성하고, 전술한 바와 같은 방법으로 홈(161)을 형성하고, 가이드패턴(140)을 형성한다. 가이드패턴(140)은 인접한 기판본체(100)의 가이드패턴과 일체로 형성하고, 일체로 형성된 가이드패턴의 중심을 따라 절단하여 각각의 기판을 형성한다. 따라서, 가이드패턴(140)의 외측 단부면은 기판본체(100)의 외측 단부면과 일치한다. 홈(161)도 인접한 기판본체(100)의 홈과 일체로 형성한다.
가이드패턴(140)을 형성한 후에 가이드패턴(140) 내측으로 접착제를 주입한 후에 상기 커버를 기판본체(100)에 부착시킨다.
이어서, 상기 원판을 절단하기 전에 홈(161)을 메꿔서 절단과정에서 공급되는 물이 상기 커버와 기판본체(100) 사이로 유입되지 않도록 한다.
상기 원판의 가장자리에는 절단라인을 표시해주는 제2마킹(180)이 형성된다.
한편, 상기 커버를 기판본체(100)에 부착시킨 후에 절단하면서 가이드패턴(140)은 제거될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당기술분야의 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 또는 변형하여 실시할 수 있다.
** 도면의 주요 부분에 대한 부호의 설명 **
100: 기판본체 101: 버 방지용 홈
110a: 제1전도층 110b: 제2전도층
120: 절연층 130: 실장 공간
140: 가이드패턴 150: 제1마킹
160: 적층층 161: 홈
171: 액상 절연재 172: 솔더 레지스트층

Claims (14)

  1. 실장 공간이 형성되는 기판본체를 포함하며,
    상기 기판본체에는 상기 실장 공간을 덮는 커버를 가이드하는 가이드패턴이 적층되되,
    상기 가이드패턴은,
    상기 가이드패턴의 내측과 상기 커버의 측부 사이의 맞물림에 의하여 상기 커버의 고정이 가능한 것을 특징으로 하는 광 디바이스용 기판.
  2. 실장 공간이 형성되는 기판본체를 포함하며,
    상기 기판본체에는 상기 실장 공간을 덮는 커버를 가이드하는 가이드패턴이 상기 기판본체와는 별개로 형성되되,
    상기 가이드패턴은,
    상기 가이드패턴의 내측과 상기 커버의 측부 사이의 맞물림에 의하여 상기 커버의 고정이 가능한 것을 특징으로 하는 광 디바이스용 기판.
  3. 실장 공간이 형성되는 기판본체를 포함하며,
    상기 기판본체에는 상기 실장 공간을 덮는 커버를 가이드하는 가이드패턴이 형성되며,
    상기 가이드패턴은 적어도 두개 이상 형성되며, 상기 가이드패턴은 서로 이격되게 배치되되,
    상기 가이드패턴은,
    상기 가이드패턴의 내측과 상기 커버의 측부 사이의 맞물림에 의하여 상기 커버의 고정이 가능한 것을 특징으로 하는 광 디바이스용 기판.
  4. 제 1항 또는 제 2항에 있어서,
    상기 가이드패턴은 제1부분과, 상기 제1부분과 교차되는 제2부분을 포함하는 것을 특징으로 하는 광 디바이스용 기판.
  5. 제 1항 또는 제 2항에 있어서,
    상기 가이드패턴은 상기 기판본체의 모서리의 상부에 배치되는 것을 특징으로 하는 광 디바이스용 기판.
  6. 제 1항 또는 제 2항에 있어서,
    상기 기판본체는 적층되는 복수개의 전도층과, 상기 전도층과 교호로 적층되어 상기 전도층을 전기적으로 분리시키는 절연층을 포함하며,
    상기 가이드패턴은 상기 전도층의 상부에 형성되는 것을 특징으로 하는 광 디바이스용 기판.
  7. 제 1항 또는 제 2항에 있어서,
    상기 기판본체는 적층되는 복수개의 전도층과, 상기 전도층과 교호로 적층되어 상기 전도층을 전기적으로 분리시키는 절연층을 포함하며,
    상기 가이드패턴은 상기 전도층과 다른 재질로 형성되는 것을 특징으로 하는 광 디바이스용 기판.
  8. 기판본체를 형성하는 단계;
    상기 기판본체에 가이드패턴을 적층하는 적층단계를 포함하며,
    상기 가이드패턴은, 상기 기판본체에 형성되는 실장 공간을 덮는 커버를 가이드하고, 상기 가이드패턴의 내측과 상기 커버의 측부 사이의 맞물림에 의하여 상기 커버의 고정이 가능한 것을 특징으로 하는 광 디바이스용 기판 제조방법.
  9. 제 8항에 있어서,
    상기 기판본체는 적층되는 복수개의 전도층과, 상기 전도층과 교호로 적층되어 상기 전도층을 전기적으로 분리시키는 절연층을 포함하도록 형성하며,
    상기 실장 공간은 상기 전도층과 상기 절연층에 형성되며,
    상기 가이드패턴은 상기 전도층의 상부에 형성되는 것을 특징으로 하는 광 디바이스용 기판 제조방법.
  10. 제 8항에 있어서,
    상기 적층단계 이후에 상기 가이드패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 광 디바이스용 기판 제조방법.
  11. 삭제
  12. 실장 공간이 형성되는 기판;
    상기 실장 공간 내부에 배치되어 상기 기판에 실장되는 칩;
    상기 실장 공간을 덮는 커버를 포함하며,
    상기 기판에는 상기 커버를 가이드하는 가이드패턴이 적층되되,
    상기 가이드패턴은,
    상기 가이드패턴의 내측과 상기 커버의 측부 사이의 맞물림에 의하여 상기 커버의 고정이 가능한 것을 특징으로 하는 광 디바이스.
  13. 실장 공간이 형성되는 기판;
    상기 실장 공간 내부에 배치되어 상기 기판에 실장되는 칩;
    상기 실장 공간을 덮는 커버;
    상기 커버를 가이드하도록 상기 기판에 적층된 가이드패턴; 및
    상기 커버를 상기 기판에 접착시키는 접착제를 포함하며,
    상기 커버의 폭은 상기 기판의 폭보다 작고,
    상기 가이드패턴은,
    상기 가이드패턴의 내측과 상기 커버의 측부 사이의 맞물림에 의하여 상기 커버를 고정하는 것을 특징으로 하는 광 디바이스.
  14. 실장 공간이 형성되는 기판;
    상기 실장 공간 내부에 배치되어 상기 기판에 실장되는 칩;
    상기 실장 공간을 덮는 커버; 및
    상기 커버를 가이드하도록 상기 기판에 적층된 가이드패턴을 포함하되,
    상기 가이드패턴의 외측 단부면은 상기 기판의 외측 단부면과 일치하고,
    상기 가이드패턴은,
    상기 가이드패턴의 내측과 상기 커버의 측부 사이의 맞물림에 의하여 상기 커버를 고정하는 것을 특징으로 하는 광 디바이스.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09130009A (ja) * 1995-10-27 1997-05-16 Mitsubishi Electric Corp 混成集積回路装置とその製造方法
JP2007311707A (ja) * 2006-05-22 2007-11-29 Ushio Inc 紫外線発光素子パッケージ
JP5171228B2 (ja) * 2007-11-28 2013-03-27 日本電波工業株式会社 表面実装用の水晶デバイス
TWI360239B (en) * 2008-03-19 2012-03-11 E Pin Optical Industry Co Ltd Package structure for light emitting diode
US9240524B2 (en) * 2012-03-05 2016-01-19 Seoul Viosys Co., Ltd. Light-emitting device and method of manufacturing the same
US9673358B2 (en) * 2013-02-28 2017-06-06 Seoul Semiconductor Co., Ltd. Light emitting module
WO2014189221A1 (ko) * 2013-05-23 2014-11-27 엘지이노텍주식회사 발광 모듈
JP6264044B2 (ja) * 2014-01-06 2018-01-24 三菱電機株式会社 半導体装置
WO2016086180A1 (en) * 2014-11-26 2016-06-02 Ledengin, Inc. Compact emitter for warm dimming and color tunable lamp

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