KR101823570B1 - 2 단자 패키징 - Google Patents

2 단자 패키징 Download PDF

Info

Publication number
KR101823570B1
KR101823570B1 KR1020157013677A KR20157013677A KR101823570B1 KR 101823570 B1 KR101823570 B1 KR 101823570B1 KR 1020157013677 A KR1020157013677 A KR 1020157013677A KR 20157013677 A KR20157013677 A KR 20157013677A KR 101823570 B1 KR101823570 B1 KR 101823570B1
Authority
KR
South Korea
Prior art keywords
metal sheet
led
terminal
electrode
openings
Prior art date
Application number
KR1020157013677A
Other languages
English (en)
Other versions
KR20150079790A (ko
Inventor
유리 빌렌코
마이클 슈르
레미지유스 가스카
Original Assignee
센서 일렉트로닉 테크놀로지, 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 센서 일렉트로닉 테크놀로지, 인크 filed Critical 센서 일렉트로닉 테크놀로지, 인크
Publication of KR20150079790A publication Critical patent/KR20150079790A/ko
Application granted granted Critical
Publication of KR101823570B1 publication Critical patent/KR101823570B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/52—Encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/58—Optical field-shaping elements
    • H01L33/60—Reflective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/06102—Disposition the bonding areas being at different heights
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Led Device Packages (AREA)

Abstract

발광 다이오드와 같은 2 단자 디바이스를 패키징하기 위해 해법이 제공된다. 일 실시예에 있어, 2 단자 디바이스를 패키징하는 방법은: 금속 시트가 복수의 개구들을 갖도록 패턴화하는 단계; 적어도 하나의 2 단자 디바이스를 금속 시트에 결합시키는 단계로서, 제 1 개구는 적어도 하나의 2 단자 디바이스의 제 1 접촉부와 제 2 접촉부 사이의 거리에 대응하는, 단계; 및 적어도 하나의 2 단자 디바이스의 각각을 빙 둘러 금속 시트를 커팅하는 단계로서, 금속 시트는 제 1 접촉부에 대한 제 1 전극 및 제 2 접촉부에 대한 제 2 전극을 형성하는, 단계를 포함한다.

Description

2 단자 패키징{TWO TERMINAL PACKAGING}
관련 출원들의 상호 참조
본 출원은 본원에 참조로써 포함되는 2012년 10월 22일자로 출원되고 함께 계류중인 "Two Terminal Packaging Method"라는 명칭의 미국 가특허 출원 제61/716,655호에 대한 이익을 주장한다.
기술 분야
본 개시는 전반적으로 2 단자 디바이스들에 관한 것으로서, 더 구체적으로, 발광 다이오드와 같은 2 단자 디바이스를 패키징하기 위한 해법에 관한 것이다.
발광 다이오드(LED)들을 패키징하기 위한 다양한 처리방법들이 존재한다. LED를 패키징하는 하나의 방법은, 기판 캐비티(cavity)를 제공하는 단계, 기판 캐비티의 표면 상에 전극 층을 형성하는 단계, 및 그 뒤 캐비티 내에 개구를 형성하는 단계를 포함한다. 애노드 및 캐소드는 개구의 형성에 의해 분리된다. LED 칩은 캐비티의 하단에 그리고 개구 위에 위치된다. LED 칩은 애노드 및 캐소드에 전기적으로 연결된다. 형성된 캐비티는 패키징 재료로 충진된다. 개별적인 LED 디바이스가 커팅 프로세스 및 캐비티 내의 커팅 라인을 따른 커팅에 의해 형성된다.
다른 처리방법은 플립 칩 LED의 패키지 어레이 및 패키지 유닛을 제공한다. LED 칩은 패키징을 위한 제조 프로세스의 공융(eutectic) 온도를 견딜 수 있는 세라믹 재료 상에 장착된다. 복수의 금속 와이어들이 LED 패키지 유닛을 완성하기 위해 세라믹 재료 상에 직접 분배되거나, 또는, 복수의 LED들이 고밀도 패키지 어레이를 완성하기 위해 세라믹 재료 상의 금속 와이어들과 직렬로 또는 병렬로 연결된다.
본 발명의 측면들은 LED와 같은 2 단자 디바이스를 패키징하는 개선된 해법을 제공한다. 일 실시예에 있어, 2 단자 디바이스를 패키징하는 방법은: 금속 시트가 복수의 개구들을 갖도록 패턴화하는 단계; 적어도 하나의 2 단자 디바이스를 금속 시트에 결합(bond)시키는 단계로서, 제 1 개구는 적어도 하나의 2 단자 디바이스의 제 1 접촉부와 제 2 접촉부 사이의 거리에 대응하는, 단계; 및 적어도 하나의 2 단자 디바이스의 각각을 빙 둘러 금속 시트를 커팅하는 단계로서, 금속 시트는 제 1 접촉부에 대한 제 1 전극 및 제 2 접촉부에 대한 제 2 전극을 형성하는, 단계를 포함한다.
본 발명의 제 1 측면은 2 단자 디바이스를 패키징하는 방법을 제공하며, 상기 방법은: 금속 시트가 복수의 개구들을 갖도록 패턴화하는 단계; 적어도 하나의 2 단자 디바이스를 금속 시트에 결합시키는 단계로서, 제 1 개구는 적어도 하나의 2 단자 디바이스의 제 1 접촉부와 제 2 접촉부 사이의 거리에 대응하는, 단계; 및 적어도 하나의 2 단자 디바이스의 각각을 빙 둘러 금속 시트를 커팅하는 단계로서, 금속 시트는 제 1 접촉부에 대한 제 1 전극 및 제 2 접촉부에 대한 제 2 전극을 형성하는, 단계를 포함한다.
본 발명의 제 2 측면은 2 단자 발광 다이오드(LED) 디바이스를 패키징하는 방법을 제공하며, 상기 방법은: 금속 시트가 복수의 개구들을 갖도록 패턴화하는 단계; 복수의 LED 디바이스를 금속 시트에 결합시키는 단계로서, 제 1 개구는 적어도 하나의 LED 디바이스들의 제 1 접촉부와 제 2 접촉부 사이의 거리에 대응하며, 제 2 개구는 제 1 LED 디바이스와 제 2 LED 디바이스 사이의 거리에 대응하는, 단계; 및 LED 디바이스들의 각각을 빙 둘러 금속 시트를 커팅하는 단계로서, 금속 시트는 제 1 접촉부에 대한 제 1 전극 및 제 2 접촉부에 대한 제 2 전극을 형성하는, 단계를 포함한다.
본 발명의 제 3 측면은: 복수의 2 단자 LED 디바이스들을 포함하는 웨이퍼; 및 복수의 개구들을 포함하도록 패턴화된 금속 시트로서, 금속 시트는, 금속 시트의 제 1 개구가 LED 디바이스들 중 적어도 하나의 제 1 접촉부와 제 2 접촉부 사이의 거리에 대응하며 제 2 개구가 제 1 LED 디바이스와 제 2 LED 디바이스 사이의 거리에 대응하도록, 복수의 2 단자 LED 디바이스들의 각각에 대해 제 1 전극 및 제 2 전극을 형성하기 위해 복수의 2 단자 LED 디바이스들에 결합되는, 금속 시트를 포함하는, 2 단자 발광 다이오드(LED) 패키지 어레이를 제공한다.
본 발명의 예시적인 측면들은 본원에서 설명된 문제들 중 하나 이상 및/또는 논의되지 않은 하나 이상의 다른 문제들을 해결하도록 설계된다.
본 발명의 이러한 그리고 다른 특징들이 본 발명의 다양한 측면들을 묘사하는 첨부된 도면과 함께 취해진 본 발명의 다양한 측면들의 다음의 상세한 설명으로부터 더 용이하게 이해될 것이다.
도 1은 일 실시예에 따른 예시적인 방출 디바이스의 개략적인 구조를 도시한다.
도 2는 일 실시예에 따른 웨이퍼에 결합된 예시적인 금속 시트를 도시한다.
도 3은 일 실시예에 따른 예시적인 LED 패키지를 도시한다.
도 4a 내지 도 4c는 일 실시예에 따른 예시적인 패키징된 2 단자 디바이스들을 도시한다.
도 5는 일 실시예에 따른 3차원적 함몰부(depression) 내의 예시적인 패키징된 2 단자 디바이스를 도시한다.
도 6a 내지 도 6b는 일 실시예에 따른 예시적인 패키징된 2 단자 디바이스들을 도시한다.
도 7a 내지 도 7b는 일 실시예에 따른 예시적인 패키징된 2 단자 디바이스들을 도시한다.
도 8a 내지 도 8d는 일 실시예에 따른 예시적인 패키징된 2 단자 디바이스들을 도시한다.
도 9는 일 실시예에 따른 회로를 제조하기 위한 예시적인 흐름도를 도시한다.
도면들이 축적이 맞추어지지 않을 수 있다는 것이 주목되어야 한다. 도면들은 오로지 본 발명의 전형적인 측면들을 묘사하도록 의도되며, 따라서 본 발명의 범위를 제한하는 것으로서 간주되지 않아야 한다. 도면들 내에서, 동일한 도면부호들은 도면들 사이에서 동일한 구성요소를 나타낸다.
이상에 기재된 바와 같이, 본 발명의 측면들은 LED와 같은 2 단자 다비아스를 패키징하기 위한 개선된 해법을 제공한다. 일 실시예에 있어, 2 단자 디바이스를 패키징하는 방법은: 금속 시트가 복수의 개구들을 갖도록 패턴화하는 단계; 적어도 하나의 2 단자 디바이스를 금속 시트에 결합시키는 단계로서, 제 1 개구는 적어도 하나의 2 단자 디바이스의 제 1 접촉부와 제 2 접촉부 사이의 거리에 대응하는, 단계; 및 적어도 하나의 2 단자 디바이스의 각각을 빙 둘러 금속 시트를 커팅하는 단계로서, 금속 시트는 제 1 접촉부에 대한 제 1 전극 및 제 2 접촉부에 대한 제 2 전극을 형성하는, 단계를 포함한다. 달리 언급되지 않으면, 본원에서 사용되는 바와 같은, 용어 "세트"는 하나 이상(즉, 적어도 하나)을 의미하며, 구문 "임의의 해법"은 현재 알려진 또는 이후에 개발되는 해법을 의미한다.
도면들을 참조하면, 도 1은 일 실시예에 따른 예시적인 2 단자 방출 디바이스(10)의 개략적인 구조를 도시한다. 일 실시예에 있어, 방출 디바이스(10)는 발광 다이오드(LED)로서 동작하도록 구성된다. 대안적으로, 방출 디바이스(10)가 레이저 다이오드(LD)로서 동작하도록 구성될 수 있다. 어느 경우에든, 방출 디바이스(10)의 동작 중, 밴드 갭(band gap)에 맞먹는 바이어스(bias)의 인가는 방출 디바이스(10)의 활성 영역(active region)(18)으로부터의 전자기 방사(electromagnetic radiation)를 가져온다. 방출 디바이스(10)에 의해 방출되는 전자기 방사는, 가시광, 자외선 방사, 원 자외선 방사, 적외선 광, 및/또는 이와 유사한 것을 포함하는, 임의의 범위의 파장들 내의 피크 파장을 포함할 수 있다.
방출 디바이스(10)는 기판(12), 기판(12)에 인접한 버퍼 층(14), 버퍼 층(14)에 인접한 n-형 클래딩(cladding) 층(16), 및 n-형 클래딩 층(16)에 인접한 n-형 면(side)(19A)을 갖는 활성 영역(18)을 포함한다. 또한, 방출 디바이스(10)는 활성 영역(18)의 p-형 면(19B)에 인접한 p-형 층(20) 및 p-형 층(20)에 인접한 p-형 클래딩 층(22)을 포함한다.
보다 구체적인 예시적 실시예에 있어, 방출 디바이스(10)는 III-V족 재료 기반 디바이스이며, 이 안에서 다양한 층들의 전부 또는 일부가 III-V족 재료 시스템으로부터 선택된 원소(element)들로 형성된다. 보다 구체적인 다른 예시적 실시예에 있어, 방출 디바이스(10)의 다양한 층들은 III족 질화물 기반 재료들로 형성된다. III족 질화물 재료들은, BWAlXGaYInZN(여기서, 0≤W,X,Y,Z≤1, W+X+Y+Z=1)이 되도록, 하나 이상의 III족 원소들(예를 들어, 붕소(B), 알루미늄(Al), 갈륨(Ga), 및 인듐(In)) 및 질소(N)를 포함할 수 있다. 예시적인 III족 질화물 재료들은, III족 원소들의 임의의 몰 분율을 갖는, AlN, GaN, InN, BN, AlGaN, AlInN, AlBN, AlGaInN, AlGaBN, AlInBN, 및 AlGaInBN을 포함한다.
III족 질화물 기반 방출 디바이스(10)의 예시적인 실시예는 InyAlxGa1 -x- yN, GazInyAlxB1-x-y-zN, AlxGa1 - xN 반도체 합금, 또는 이와 유사한 것으로 구성되는 활성 영역(18)을 포함한다. 유사하게, n-형 클래딩 층(16) 및 p-형 층(20) 둘 다는 InyAlxGa1-x-yN 합금, GazInyAlxB1 -x-y- zN 합금, 또는 이와 유사한 것으로 구성될 수 있다. x, y, 및 z로 주어지는 몰 분율들은 다양한 층들(16, 18, 및 20) 사이에서 상이할 수 있다. 기판(12)은 사파이어, 실리콘 카바이드(silicon carbide)(SiC), 실리콘(Si), GaN, AlGaN, AlON, LiGaO2, 또는 다른 적절한 재료일 수 있으며, 버퍼 층(14)은 AlN, AlGaN, AlGaN/AlN 초격자(superlattice), 및/또는 이와 유사한 것으로 구성될 수 있다.
방출 디바이스(10)에 관하여 도시된 바와 같이, p-형 금속(24)이 p-형 클래딩 층(22)에 부착될 수 있으며, p-형 접촉부(26)가 p-형 금속(24)에 부착될 수 있다. 유사하게, n-형 금속(28)이 n-형 클래딩 층(16)에 부착될 수 있고, n-형 접촉부(30)가 n-형 금속(28)에 부착될 수 있다. p-형 금속(24) 및 n-형 금속(28)이 각기 대응하는 층들(22, 16)에 대한 오믹 접촉부들을 형성할 수 있다.
방출 디바이스(10)에 대하여 더 도시된 바와 같이, 디바이스(10)는 접촉부들(26, 30)을 통해 서브마운트(submount)(36)에 장착(mount)될 수 있다. 이러한 경우에 있어, 기판(12)은 방출 디바이스(10)의 상단(top)에 위치된다. 그 결과로서, p-형 접촉부(26) 및 n-형 접촉부(30) 둘 다가 각기 접촉 패드들(32, 34)을 통해 서브마운트(36)에 부착될 수 있다. 서브마운트(36)는 질화 알루미늄(AlN), 실리콘 카바이드(SiC), 및/또는 이와 유사한 것으로 형성될 수 있다. 이와 무관하게, 방출 디바이스(10)가 플립 칩 구성으로 패키징될 수 있는 다양한 유형들의 디바이스들 중 예시적인 것에 불과하다는 것이 이해되어야 한다.
일 실시예는 다수의 디바이스들이 웨이퍼 상에 에피택셜적으로(epitaxially) 성장되는 환경에 적용할 수 있는, 2 단자 LED와 같은 2 단자 디바이스들을 패키징하기 위한 해법을 제공한다. 예를 들어, 본원에서 설명되는 패키징 해법은 웨이퍼 상에 적어도 10개의 디바이스들이 성장되는 환경에서 구현될 수 있다. 에픽택셜 성장 동안, 디바이스 다이(die)(10)가 형성된다. 그 후, 디바이스 다이(10)가 접촉 패드(32, 34)를 통해 서브마운트(36) 상에 위치될 수 있다. 도 1은 대부분의 방출이 기판(12)을 관통해 일어나는 플립-칩 LED 설계를 예시한다는 것이 이해되어야 한다.
복수의 2 단자 디바이스들을 패키징하기 위하여, 2 단자 디바이스들의 각각에 대한 전극들을 형성하도록 금속 시트가 제공된다. 도 2는 일 실시예에 따른 2 단자 디바이스들을 패키징하기 위한 예시적인 금속 시트(40)를 도시한다. 금속 시트(40)는 2 단자 디바이스들에 대한 전극들을 형성하기 위해 설계된 임의의 전도성 재료를 포함할 수 있다. 예를 들어, 금속 시트(40)는 구리 또는 알루미늄을 포함할 수 있다. 금속 시트(40)의 크기는 적어도, 복수의 2 단자 디바이스들(10A, 10B)을 포함하는 웨이퍼(60)의 크기가 되도록 선택될 수 있다. 일 실시예에 있어, 금속 시트(40)의 크기는 웨이퍼(60)의 직경을 초과한다.
2 단자 디바이스들(10)의 각각에 대한 전극들을 형성하기 위하여, 금속 시트(40)가 복수의 개구(opening)들을 포함하도록 패턴화된다. 예를 들어, 금속 시트(40)는 제 1 개구(42) 및 제 2 개구(44)를 포함하도록 패턴화된다. 금속 시트(40)는 복수의 개구들의 패턴을 포함하도록 제조될 수 있다. 제 1 개구(42)의 폭 d1은 2 단자 디바이스(10A)의 제 1 접촉부(예를 들어, p-접촉부(32))와 제 2 접촉부(예를 들어, n-접촉부(34)) 사이의 거리에 대응한다. 제 2 개구(44)의 폭 d2는 제 1의 2 단자 디바이스(10A)와 제 2의 2 단자 디바이스(10B)의 접촉부들 사이의 거리에 대응한다. 웨이퍼(60)가 4개의 2 단자 디바이스들만을 포함하는 것으로 도시되었지만, 웨이퍼(60)가 임의의 수의 2 단자 디바이스들을 포함할 수 있다는 것이 이해되어야 한다. 이러한 정도로, 금속 시트(40)는 임의의 수의 개구들을 포함할 수 있으며, 개구들의 각각은 대응하는 2 단자 디바이스(들) 및 웨이퍼(60) 상의 디바이스들의 위치들에 따른 인접한 디바이스들 사이의 거리에 기초하는 임의의 폭을 가질 수 있다. 일 실시예에 있어, 금속 시트(40)는 교번하는 개구들(42, 44)의 패턴을 포함한다.
금속 시트(40)가 패턴화되면, 패턴화된 금속 시트(40)가 웨이퍼(60) 상의 복수의 2 단자 디바이스들(10A, 10B)에 결합된다. 패턴화된 금속 시트(40)는 임의의 공지된 기술을 사용하여 복수의 2 단자 디바이스들(10A, 10B)에 결합될 수 있다. 예를 들어, 패턴화된 금속 시트(40)는 복수의 2 단자 디바이스들(10A, 10B)에 다이 본딩(die bond)될 수 있다. 패턴화된 금속 시트(40)를 복수의 2 단자 디바이스들(10A, 10B)에 결합할 때, 복수의 2 단자 디바이스들(10A, 10B)이 주기적으로 배열로 웨이퍼(60) 상에 위치되기 때문에, 제 1 접촉 스트립(strip)(46)이 디바이스(10A)의 제 1 접촉부(예를 들어, p-접촉부(32))에 결합되고, 제 2 접촉 스트립(48)이 디바이스(10A)의 제 2 접촉부(예를 들어, n-접촉부(34))에 결합된다. 복수의 개구들(42, 44)이 웨이퍼(60) 상의 디바이스들(10A, 10B)의 배열에 매칭된다.
패턴화된 금속 시트(40)가 웨이퍼(60) 상의 복수의 2 단자 디바이스들(10A, 10B)에 결합되면, 금속 시트(40)가 복수의 2 단자 디바이스들(10A, 10B)의 각각을 빙 둘러서 커팅(cut)될 수 있다. 예를 들어, 도 3에 예시된 바와 같이, 패턴화된 금속 시트(40)가 (금속 시트(40)를 통해) 전극들에 연결된 개별적인 2 단자 디바이스들(10A, 10B)을 생성하기 위해 점선을 따라 커팅될 수 있다.
디바이스는 패턴화된 금속 시트(40)가 디바이스들(10A, 10B)에 결합된 후 추가적인 프로세싱을 겪을 수 있다. 예를 들어, 도 4a 내지 도 4d를 참조하면, 예시적인 패키징된 2 단자 디바이스들(100A-110C)이 도시된다. 각각의 개별적인 LED 디바이스(100A-110C)가 커팅되면, 봉지재(encapsulant)(50)가 임의의 해법을 사용하여 LED 디바이스(100A-110C)의 기판(12) 상에 위치될 수 있다. 대안적으로, 각각의 LED 디바이스(100A-110C)는 각각의 LED 디바이스(100A-110C)가 커팅되기 이전에 봉지될 수 있다. 도 4a는 예시적인 2단자 디바이스(110A)의 상단도를 예시한다. 도 4b는 봉지재(50)를 포함하는 2 단자 LED디바이스(10)의 단면도를 예시한다.
봉지재(50)는 LED 디바이스(10)로부터의 광 추출을 개선하도록 구성될 수 있는 임의의 유형의 재료를 포함할 수 있다. 예를 들어, 봉지재는 디바이스 표면으로부터의 총 내부 반사를 감소시키기 위해 인덱스 매칭(index match)되는 재료를 포함할 수 있다. 예시적인 재료는 에폭시 수지 재료이다. 다른 실시예에 있어, 봉지재(50)는, 본원에 참조로써 포함된 미국 특허 출원 공개번호 제2013/0078411호에 도시되고 설명된 바와 같은, 매트릭스(matrix) 재료 및 매트릭스 재료 내에 통합되는 적어도 하나의 충진제 재료를 포함하는 합성 재료로 이루어진다.
도 4c는 2 단자 LED 디바이스(110C)의 대안적인 실시예를 예시한다. 이러한 실시예에 있어, 봉지재(50)를 기판(12) 상에 증착하기 전에, LED 디바이스(110C)의 광 추출 효율을 증가시키기 위해 기판(12)의 표면(52)이 러프닝(roughen)될 수 있다. 이러한 정도로, 러프니스(roughness)가 증착 및/또는 에칭의 임의의 조합을 사용하여 형성될 수 있다. 예를 들어, 예시적인 러프닝은 큰 스케일(대략 LED 디바이스의 파장보다 더 큰 규모의 특성 스케일)의 및/또는 작은 스케일(대략 LED 디바이스의 파장의 특성 스케일)의 러프니스 컴포넌트들을 형성하기 위하여 기판 재료의 나노도트(nanodot)들 및/또는 나노로드(nanorod)들과 같은 나노스케일의 물체들의 선택적인 증착 및/또는 에칭을 포함한다. 이러한 증착 및/또는 에칭이 기판(12)의 표면(52) 상에 주기적인 및/또는 비주기적인 랜덤 패턴들을 형성하기 위해 사용될 수 있다.
도 5에 예시된 실시예에 있어, 금속 시트(140)가 2 단자 디바이스(10)를 수용하기 위한 3차원 함몰부(54)를 포함하도록 임프린팅(imprint)될 수 있다. 금속 시트(140)는 임의의 공지된 기술을 사용하여 임프린팅될 수 있다. 예를 들어, 금속 시트(140)는 금속 스탬핑(stamping)을 사용하여 임프린팅될 수 있다. 금속 시트(140)는 복수의 개구들(42, 44)을 커팅하기 전에 또는 복수의 개구들(42, 44)을 커팅한 후에 임프린팅될 수 있다.
도 6a를 참조하면, 3차원 함몰부(54)를 포함하는 금속 시트(140)의 부분적인 3차원 도면이 도시된다. 도 6b는 라인 B'-B'를 따라 커팅된 2 단자 디바이스(10)의 단면도를 도시한다. 3차원 함몰부(54)는 LED 또는 이와 유사한 것으로서 동작하는 2 단자 디바이스(10)로부터 방출되는 광이 반사되는 것을 돕는다. 3차원 함몰부(54)의 표면이 LED 디바이스(10)에 의해 방출되는 파장에 대해 적어도 50%를 반사할 수 있다.
도 6b가 사다리꼴 형태의 3차원 함몰부(54)를 도시하지만, 3차원 함몰부(54)가 임의의 형상을 가질 수 있다는 것이 이해되어야 한다. 예를 들어, 도 8a에 도시된 바와 같이, 3차원 함몰부(54)는 곡선진 측면들을 포함할 수 있다. 봉지재(50)가 3차원 함몰부(54)에 의해 형성되는 인클로저(enclosure)의 실질적으로 전부를 충진할 수 있다.
일 실시예에 있어, 유전체 층이 제 1 접촉 스트립(46)과 제 2 접촉 스트립(48) 사이의 제 1 개구(42) 내에 증착될 수 있다. 유전체 층(62)은 하나 이상의 유전체 재료들을 포함할 수 있다. 예를 들어, 도 7a에 도시된 유전체 층(62)은 3개의 층들을 포함한다. 유전체 층(62)은 제 1 접촉 스트립(46) 및 제 2 접촉 스트립(48)의 열 팽창을 위한 공간을 제공할 수 있다. 도 7b를 참조하면, 유전체 층(63)이 제 1 디바이스(10A)와 제 2 디바이스(10B) 사이의 제 1 개구 내에 증착될 수 있다. 유전체 층(63)은 또한 디바이스 분리를 위한 하나 이상의 유전체 재료들을 포함할 수 있다.
도 8a 내지 도 8d는 패키징된 LED 디바이스들의 대안적인 실시예들을 예시한다. 이상에서 언급된 바와 같이, 도 8a는 곡선진 측면들을 포함하는 3차원 함몰부(54)를 예시한다. 3차원 함몰부(54)가 임의의 프로파일을 포함할 수 있다는 것이 이해되어야 한다. 도 8b에서, 3차원 함몰부(154)는 반사성 코팅(64)을 포함할 수 있다. 반사성 코팅(64)은 3차원 함몰부(154)의 표면들 상에 존재하며, LED 디바이스(10)와 접촉하지 않는다. 반사성 코팅(64)은 LED 디바이스(10)로부터 방출되는 광이 반사하는 것을 추가적으로 돕는다. 반사성 코팅(64)은 10 W/km을 초과하는 열 전도 계수를 갖는 열 전도성 재료를 포함할 수 있다. 일 실시예에 있어, 반사성 코팅(64)은 알루미늄을 포함한다. 자외선 방사 반사성 재료가 또한 사용될 수 있다. 예를 들어, 예시적인 자외선 반사성 재료는: 폴리싱(polish)된 알루미늄, 고 자외선 반사성 ePTFE(expanding polytetrafluoroethylene) 막(예를 들어, GORE®DRP® 확산 반사체 재료), 플루오르폴리머(예를 들어, Labsphere 사에 의한 Spectralon®), 및/또는 이와 유사한 것을 포함한다. 이와 무관하게, 반사성 재료는 기저(underlying) 기판 재료에 도포되는 코팅을 포함할 수 있다.
패키징된 LED 디바이스는 LED 디바이스(10)의 온/오프 상태를 표시하기 위한 형광체 재료를 포함할 수 있다. 도 8c의 일 실시예에 있어, 홀(66)이 접촉 스트립들(46, 48) 중 하나 내에 형성될 수 있다. 예를 들어, 도 8c에 도시된 바와 같이, 홀(66)이 제 2 접촉 스트립(48) 내에 형성되는 것으로 도시된다. 홀(66)은 또한 반사성 코팅(64)을 관통해 연장할 수 있다. 홀(66)이 인광체(phosphor)들(예를 들어, 백색 발광 다이오드들에서 사용되는 것과 같은), LED 디바이스(10)에 의해 방출되는 방사보다 더 작은 밴드 갭을 갖는 반도체 양자 점(quantum dot)들(예를 들어, 가시 파장들 내의), 및/또는 이와 유사한 것과 같은 형광체 재료로 충진될 수 있다. LED 디바이스(10)에 의해 광이 생성될 때, 광이 홀(66)을 통해 관찰될 수 있다. 예를 들어, LED 디바이스(10)가 비-가시 광을 방출하는 자외선 LED인 경우, 홀(66) 내의 형광체 재료가 LED 디바이스(10)의 온/오프 상태의 표시기일 수 있다. 도 8d의 대안적인 실시예에 있어, 형광체 재료의 포켓들(68)이 반사성 코팅(64) 상이 위치될 수 있다. 형광체 재료의 포켓들(68)이 LED 디바이스(10)의 온/오프 상태를 표시하기 위해 또는 가시광 방출을 제공하기 위해 사용될 수 있다.
일 실시예에 있어, 본 발명은 본원에서 설명된 바와 같이 설계되고 제조되는 디바이스들 중 하나 이상을 포함하는 회로의 설계 및/또는 제조 방법을 제공한다. 이러한 정도로, 도 10은 일 실시예에 따른 회로(1026)를 제조하기 위한 예시적인 순서도를 도시한다. 처음에, 사용자는 본원에서 설명된 바와 같은 반도체 디바이스에 대한 디바이스 설계(1012)를 생성하기 위하여 디바이스 설계 시스템(1010)을 사용할 수 있다. 디바이스 설계(1012)는, 디바이스 설계(1012)에 의해 정의된 특징들에 따라 물리적인 디바이스들(1016)의 세트를 생성하기 위해 디바이스 제조 시스템(1014)에 의해 사용될 수 있는 프로그램 코드를 포함할 수 있다. 유사하게, 디바이스 설계(1012)는, 사용자가 회로 설계(1022)를 생성하기 위해 사용할 수 있는(예를 들어, 하나 이상의 입력들 및 출력들을 회로 내에 포함된 다양한 디바이스들에 연결함에 의해), 회로 설계 시스템(1020)에 제공될 수 있다(예를 들어, 회로들 내에서 사용이 가능한 컴포넌트로서). 회로 설계(1022)는 본원에서 설명된 바와 같이 설계된 디바이스를 포함하는 프로그램 코드를 포함할 수 있다. 어떠한 경우에도, 회로 설계(1022) 및/또는 하나 이상의 물리적 디바이스들(1016)이 회로 설계(1022)에 따라 물리적 회로(1026)를 생성할 수 있는 회로 제조 시스템(1024)에 제공될 수 있다. 물리적 회로(1026)는 본원에서 설명된 바와 같이 설계된 하나 이상의 디바이스들(1016)을 포함할 수 있다.
다른 실시예에 있어, 본 발명은, 본원에서 설명된 바와 같은 반도체 디바이스(1016)를 제조하기 위한 디바이스 제조 시스템(1014) 및/또는 설계하기 위한 디바이스 설계 시스템(1010)을 제공한다. 이러한 경우에 있어, 시스템(1010, 1014)은 본원에서 설명된 바와 같은 반도체 디바이스(1016)를 설계 및/또는 제조하는 방법을 구현하도록 프로그래밍된 범용 컴퓨팅 디바이스를 포함할 수 있다. 유사하게, 본 발명의 일 실시예는, 본원에서 설명된 바와 같이 설계 및/또는 제조된 적어도 하나의 디바이스(1016)를 포함하는 회로(1026)를 제조하기 위한 회로 제조 시스템(1024) 및/또는 설계하기 위한 회로 설계 시스템(1020)을 제공한다. 이러한 경우에 있어, 시스템(1020, 1024)은 본원에서 설명된 바와 같은 적어도 하나의 반도체 디바이스(1016)를 포함하는 회로(1026)를 설계 및/또는 제조하는 방법을 구현하도록 프로그래밍된 범용 컴퓨팅 디바이스를 포함할 수 있다.
또 다른 실시예에 있어, 본 발명은, 실행될 때, 컴퓨터 시스템이 본원에서 설명된 바와 같은 반도체 디바이스를 설계 및/또는 제조하는 방법을 구현하도록 컴퓨터 시스템을 인에이블(enable)하는, 적어도 하나의 컴퓨터-판독가능 매체 에 심어진(fixed) 컴퓨터 프로그램을 제공한다. 예를 들어, 컴퓨터 프로그램은 본원에서 설명된 바와 같은 디바이스 설계(1012)를 생성하도록 디바이스 설계 시스템(1010)을 인에이블할 수 있다. 이러한 정도로, 컴퓨터-판독가능 매체는, 컴퓨터 시스템에 의해 실행될 때 본원에서 설명된 프로세스들의 전부 또는 일부를 구현하는 프로그램 코드를 포함한다. 용어 "컴퓨터-판독가능 매체"는, 이로부터 프로그램 코드의 저장된 카피가 컴퓨팅 디바이스에 의해 인지되거나, 재생되거나, 또는 달리 통신될 수 있는, 현재 공지된 또는 향후 개발될 표현의 유형의 매체의 임의의 유형 중 하나 이상을 포함한다는 것이 이해되어야 한다.
다른 실시예에 있어, 본 발명은 컴퓨터 시스템에 의해 실행될 때 본원에서 설명된 프로세스들 중 전부 또는 일부를 구현하는 프로그램의 카피를 제공하기 위한 방법을 제공한다. 이러한 경우에 있어, 컴퓨터 시스템은, 제 2의 별개의 장소에서의 수신을 위해, 그것의 특성 세트 중 하나 이상을 가지며 및/또는 프로그램 코드를 데이터 신호들의 세트로 인코딩하기 위하여 이러한 방식으로 변경되는 데이터 신호들의 세트를 생성 및 송신하기 위하여, 프로그램 코드의 카피를 프로세싱할 수 있다. 유사하게, 본 발명의 일 실시예는, 본원에서 설명된 데이터 신호들의 세트를 수신하고, 데이터 신호들의 세트를 적어도 하나의 컴퓨터-판독가능 매체에 심어진 컴퓨터 프로그램의 카피로 해석하는 컴퓨터 시스템을 포함하는, 본 명세에서 설명된 프로세스들의 전부 또는 일부를 구현하는 프로그램 코드의 카피를 획득하는 방법을 제공한다. 어느 경우에든, 데이터 신호들의 세트가 임의의 유형의 통신 링크를 사용하여 송신/수신될 수 있다.
또 다른 실시예에 있어, 본 발명은 본원에서 설명된 바와 같은 반도체 디바이스를 제조하기 위한 디바이스 제조 시스템(1014) 및/또는 설계하기 위한 디바이스 설계 시스템(1010)을 생성하는 방법을 제공한다. 이러한 경우에 있어, 컴퓨터 시스템이 획득될 수 있고(예를 들어, 생성되거나, 유지되거나, 이용가능하게 만들어지거나, 등) 및 본원에서 설명된 프로세스를 수행하기 위한 하나 이상의 컴포넌트들이 획득될 수 있으며(예를 들어, 생성되거나, 구매되거나, 사용되거나, 수정되거나, 등), 컴퓨터 시스템에 활용될 수 있다. 이러한 정도로, 활용(deployment)은 다음 중 하나 이상을 포함할 수 있다: (1) 컴퓨팅 디바이스에 프로그램 코드를 설치하는 것; (2) 하나 이상의 컴퓨팅 및/또는 I/O 디바이스들을 컴퓨터 시스템에 부가하는 것; (3) 본원에서 설명된 프로세스를 수행하도록 컴퓨터 시스템을 인에블하기 위해 컴퓨터 시스템을 통합 및/또는 수정하는 것; 및/또는 이와 유사한 것.
본 발명의 다양한 측면들에 대한 이상의 설명은 예시 및 설명의 목적을 위해 제공되었다. 이는, 개시된 것을 정확하게 형성하기 위하여, 철저하거나 또는 본 발명을 한정하도록 의도되지 않았으며, 명백히, 다수의 수정예들 및 변형예들이 가능하다. 당업자에게 자명할 수 있는 이러한 수정예들 및 변형예들은 첨부된 청구항들에 의해 정의되는 바와 같은 본 발명의 범위 내에 속한다.

Claims (20)

  1. 2 단자 디바이스들을 패키징하는 방법으로서,
    금속 시트를 통해 연장하는 복수의 개구들을 포함하도록 상기 금속 시트를 패턴화하는 단계로서, 상기 복수의 개구들은,
    개구들의 제 1 세트로서, 상기 개구들의 제 1 세트 내의 각각의 개구는 웨이퍼 상에 포함된 복수의 2단자 디바이스들의 각각의 제 1 전극과 제 2 전극 사이의 거리와 동일한 폭을 갖는, 상기 개구들의 제 1 세트; 및
    개구들의 제 2 세트로서, 상기 개구들의 제 2 세트 내의 각각의 개구는 상기 복수의 2단자 디바이스들의 제 1의 2단자 디바이스의 상기 제 1 전극 또는 상기 제 2 전극과 상기 웨이퍼 상에서 상기 제 1의 2단자 디바이스에 인접하여 위치된 상기 복수의 2단자 디바이스들의 제 2의 2단자 디바이스의 인접한 전극 사이의 목표 거리와 동일한 폭을 갖는, 상기 개구들의 제 2 세트를 포함하는, 단계;
    상기 웨이퍼 상에 포함된 상기 복수의 2단자 디바이스들을 상기 금속 시트에 결합시키는 단계로서, 상기 제 1의 2 단자 디바이스는, 상기 제 1의 2 단자 디바이스의 제 1 접촉부 및 제 2 접촉부가 제 1 개구의 대향되는 면(side)들 상에서 상기 금속 시트에 직접적으로 결합되도록 상기 개구들의 제 1 세트 내의 상기 제 1 개구 위에 위치되며, 상기 제 1의 2 단자 디바이스의 상기 제 1 접촉부 또는 상기 제 2 접촉부와 상기 제 2의 2 단자 디바이스의 인접한 접촉부는 상기 개구들의 제 2 세트 내의 제 2 개구의 대향되는 면들 상에서 상기 금속 시트에 직접적으로 결합되는, 단계; 및
    상기 결합시키는 단계 이후에 상기 복수의 2 단자 디바이스들의 각각을 빙 둘러 상기 금속 시트 및 웨이퍼를 커팅하는 단계로서, 상기 결합된 금속 시트는 상기 제 1 전극, 상기 제 2 전극, 및 상기 인접한 전극을 형성하는, 단계를 포함하는, 방법.
  2. 청구항 1에 있어서,
    상기 패턴화하는 단계는, 상기 개구들의 제 1 세트 내의 개구들을 상기 개구들의 제 2 세트 내의 개구들과 교번시키는 단계를 포함하는, 방법.
  3. 청구항 1에 있어서,
    각각의 2 단자 디바이스를 봉지하는 단계를 더 포함하는, 방법.
  4. 청구항 1에 있어서,
    상기 제 1의 2 단자 디바이스의 상기 제 1 전극과 상기 제 2 전극 사이의 상기 제 1 개구 내에 유전체 층을 증착하는 단계를 더 포함하는, 방법.
  5. 청구항 4에 있어서,
    상기 제 1 개구 위에서 상기 금속 시트에 결합된 제 3의 2 단자 디바이스와 상기 제 1의 2 단자 디바이스 사이의 상기 제 1 개구 내에 유전체 층을 증착하는 단계를 더 포함하는, 방법.
  6. 청구항 1에 있어서,
    상기 금속 시트를 패턴화하는 단계는, 적어도 상기 제 1의 2 단자 디바이스 또는 상기 제 2의 2단자 디바이스를 위한 3차원 함몰부를 임프린팅(imprint)하는 단계를 포함하는, 방법.
  7. 청구항 6에 있어서,
    상기 3차원 함몰부 내에 반사성 코팅을 증착하는 단계를 더 포함하는, 방법.
  8. 청구항 6에 있어서,
    상기 복수의 2 단자 디바이스들은 발광 다이오드들을 포함하며,
    상기 방법은, 상기 3차원 함몰부 내에 형광체 재료를 증착하는 단계로서, 상기 형광체 재료는 적어도 상기 제 1의 2 단자디바이스 또는 상기 제 2의 2 단자 디바이스의 온/오프 상태에 응답하여 외관(appearance)이 변화되는, 단계를 더 포함하는, 방법.
  9. 2 단자 발광 다이오드(LED) 디바이스들을 패키징하는 방법으로서,
    금속 시트를 통해 연장하는 복수의 개구들을 포함하도록 상기 금속 시트를 패턴화하는 단계로서, 상기 복수의 개구들은,
    개구들의 제 1 세트로서, 상기 개구들의 제 1 세트 내의 각각의 개구는 웨이퍼 상에 위치된 제 1 LED 디바이스의 제 1 전극과 제 2 전극 사이의 거리와 동일한 폭을 갖는, 상기 개구들의 제 1 세트; 및
    개구들의 제 2 세트로서, 상기 개구들의 제 2 세트 내의 각각의 개구는 상기 제 1 LED 디바이스의 상기 제 1 전극 또는 상기 제 2 전극과 상기 웨이퍼 상에 위치된 제 2 LED 디바이스의 인접한 전극 사이의 거리와 동일한 폭을 갖는, 상기 개구들의 제 2 세트를 포함하는, 단계;
    상기 웨이퍼 상에 위치된 상기 제 1 및 제 2 LED 디바이스들을 상기 금속 시트에 결합시키는 단계로서, 상기 제 1 LED 디바이스의 제 1 접촉부 및 제 2 접촉부는 상기 개구들의 제 1 세트 내의 제 1 개구의 대향되는 면들 상에 직접적으로 결합되며, 상기 제 1 LED 디바이스 및 상기 제 2 LED 디바이스는 상기 개구들의 제 2 세트 내의 제 2 개구의 대향되는 면들 상에 위치되는, 단계; 및
    상기 LED 디바이스들의 각각을 빙 둘러 상기 금속 시트를 커팅하는 단계로서, 상기 결합된 금속 시트는 상기 제 1 LED 디바이스의 상기 제 1 및 제 2 접촉부들에 대한 상기 제 1 및 제 2 전극들 및 상기 제 2 LED 디바이스의 상기 인접한 전극을 형성하는, 단계를 포함하는, 방법.
  10. 청구항 9에 있어서,
    상기 LED 디바이스들의 각각을 빙 둘러 상기 웨이퍼를 커팅하는 단계 및 상기 LED 디바이스들의 각각을 봉지하는 단계를 더 포함하는, 방법.
  11. 청구항 9에 있어서,
    상기 금속 시트를 패턴화하는 단계는 상기 LED 디바이스들의 각각을 위한 3차원 함몰부를 임프린팅하는 단계를 포함하는, 방법.
  12. 청구항 11에 있어서,
    상기 제 1 LED 디바이스의 상기 제 1 전극과 상기 제 2 전극 사이의 상기 제 1 개구 내에 유전체 층을 증착하는 단계를 더 포함하는, 방법.
  13. 청구항 12에 있어서,
    상기 제 1 개구 위에서 상기 금속 시트에 결합된 제 3 LED 디바이스와 상기 제 1 LED 디바이스 사이의 상기 제 1 개구 내에 유전체 층을 증착하는 단계를 더 포함하는, 방법.
  14. 청구항 11에 있어서,
    상기 LED 디바이스들의 각각을 위한 상기 3차원 함몰부 내에 반사성 코팅을 증착하는 단계를 더 포함하는, 방법.
  15. 청구항 14에 있어서,
    상기 3차원 함몰부 내에 형광체 재료를 증착하는 단계로서, 상기 형광체 재료는 상기 LED 디바이스들의 각각에 대한 온/오프 상태에 응답하여 외관이 변화되는, 단계를 더 포함하는, 방법.
  16. 2 단자 발광 다이오드(LED) 패키지 어레이로서,
    복수의 2 단자 LED 디바이스들을 포함하는 웨이퍼; 및
    금속 시트를 통해 연장하는 복수의 개구들을 포함하도록 패턴화된 상기 금속 시트로서, 상기 금속 시트는, 상기 복수의 개구들 중 개구들의 제 1 세트 내의 각각의 개구가 상기 웨이퍼 상에 포함된 상기 복수의 2 단자 LED 디바이스들의 각각의 제 1 전극과 제 2 전극 사이의 거리와 동일한 폭을 갖도록 상기 복수의 2 단자 LED 디바이스들의 각각에 대해 상기 제 1 전극 및 상기 제 2 전극을 형성하도록 상기 복수의 2 단자 LED 디바이스들에 결합되며, 상기 복수의 개구들 중 개구들의 제 2 세트 내의 각각의 개구는 상기 개구들의 제 2 세트 내의 개구들의 제 1 면 상에 위치된 제 1 LED 디바이스의 제 1 전극 또는 제 2 전극과 상기 개구들의 제 2 세트 내의 상기 개구들의 대향되는 면 상에 위치된 제 2 LED 디바이스의 인접한 제 1 전극 또는 제 2 전극 사이의 거리와 동일한 폭을 가지고, 상기 금속 시트는 상기 복수의 2 단자 LED 디바이스들의 각각의 상기 제 1 및 제 2 전극을 형성하기 위하여 상기 복수의 2 단자 LED 디바이스들의 각각의 각 접촉부에 직접적으로 결합되는, 상기 금속 시트를 포함하는, 2 단자 LED 패키지 어레이.
  17. 청구항 16에 있어서,
    상기 금속 시트는 복수의 LED 디바이스들의 각각을 위한 복수의 3차원 함몰부들을 더 포함하는, 2 단자 LED 패키지 어레이.
  18. 청구항 17에 있어서,
    상기 복수의 3차원 함몰부들 중 적어도 하나 내의 반사성 코팅을 더 포함하는, 2 단자 LED 패키지 어레이.
  19. 청구항 16에 있어서,
    상기 금속 시트는 상기 복수의 2단자 LED 디바이스들의 각각의 각 접촉부에 다이 결합(die bond)되는, 2 단자 LED 패키지 어레이.
  20. 청구항 16에 있어서,
    복수의 LED 디바이스들의 각각의 상기 제 1 전극과 상기 제 2 전극 사이의 상기 개구들의 제 1 세트 내의 각각의 개구 내의 유전체 층을 더 포함하는, 2 단자 LED 패키지 어레이.
KR1020157013677A 2012-10-22 2013-10-22 2 단자 패키징 KR101823570B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201261716655P 2012-10-22 2012-10-22
US61/716,655 2012-10-22
PCT/US2013/066035 WO2014066301A1 (en) 2012-10-22 2013-10-22 Two terminal packaging

Publications (2)

Publication Number Publication Date
KR20150079790A KR20150079790A (ko) 2015-07-08
KR101823570B1 true KR101823570B1 (ko) 2018-01-30

Family

ID=50484557

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020157013677A KR101823570B1 (ko) 2012-10-22 2013-10-22 2 단자 패키징

Country Status (5)

Country Link
US (1) US9117983B2 (ko)
KR (1) KR101823570B1 (ko)
CN (1) CN104838509B (ko)
DE (2) DE112013006419B4 (ko)
WO (1) WO2014066301A1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9627351B2 (en) 2012-10-22 2017-04-18 Sensor Electronic Technology, Inc. Device electrode formation using metal sheet
DE112014004109B4 (de) * 2013-09-06 2021-05-20 Sensor Electronic Technology Inc. Diffuse Ultraviolettbeleuchtung
WO2015061325A1 (en) * 2013-10-21 2015-04-30 Sensor Electronic Technology, Inc. Heterostructure including a composite semiconductor layer
WO2016209892A1 (en) * 2015-06-22 2016-12-29 University Of South Carolina DOUBLE MESA LARGE AREA AlInGaBN LED DESIGN FOR DEEP UV AND OTHER APPLICATIONS
US10000845B2 (en) 2016-06-22 2018-06-19 University Of South Carolina MOCVD system for growth of III-nitride and other semiconductors
CN111200049A (zh) * 2018-05-02 2020-05-26 首尔伟傲世有限公司 发光元件封装件

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000260206A (ja) * 1999-03-09 2000-09-22 Stanley Electric Co Ltd 発光素子モジュールの製造方法
KR200234768Y1 (ko) * 2000-11-30 2001-09-26 홍성범 야간시 분실방지 기능을 갖춘 핸드폰
US20070145383A1 (en) * 2005-11-10 2007-06-28 Samsung Electronics Co., Ltd. High luminance light emitting diode and liquid crystal display device using the same
JP2008523637A (ja) 2004-12-14 2008-07-03 ソウル オプト−デバイス カンパニー リミテッド 複数の発光セルを有する発光素子及びそれを搭載したパッケージ
US20110116271A1 (en) * 2009-11-17 2011-05-19 Shunya Ide Light emitting device and method for manufacturing the same
JP2012178604A (ja) 2006-08-08 2012-09-13 Lg Electronics Inc 発光素子パッケージ

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6531328B1 (en) 2001-10-11 2003-03-11 Solidlite Corporation Packaging of light-emitting diode
US20050199899A1 (en) 2004-03-11 2005-09-15 Ming-Der Lin Package array and package unit of flip chip LED
JP4571139B2 (ja) 2004-08-10 2010-10-27 ルネサスエレクトロニクス株式会社 発光装置および発光装置の製造方法
US7329942B2 (en) 2005-05-18 2008-02-12 Ching-Fu Tsou Array-type modularized light-emitting diode structure and a method for packaging the structure
KR100809263B1 (ko) * 2006-07-10 2008-02-29 삼성전기주식회사 직하 방식 백라이트 장치
JP2008300553A (ja) * 2007-05-30 2008-12-11 I-Chiun Precision Industry Co Ltd 表面実装型発光ダイオードのフレーム組合せ部材の製造方法及びその構造
TWI361499B (en) 2007-12-12 2012-04-01 Everlight Electronics Co Ltd Method for packaging led
KR20090072941A (ko) * 2007-12-28 2009-07-02 삼성전기주식회사 고출력 ｌｅｄ 패키지 및 그 제조방법
JP4989614B2 (ja) 2007-12-28 2012-08-01 サムソン エルイーディー カンパニーリミテッド． 高出力ｌｅｄパッケージの製造方法
CN201207390Y (zh) * 2008-06-02 2009-03-11 大铎精密工业股份有限公司 表面粘着型led及其金属支架、线架结构
JP4531830B2 (ja) 2008-08-15 2010-08-25 特新光電科技股▲分▼有限公司 Ｌｅｄリードフレームの製造方法
KR101105454B1 (ko) 2009-08-10 2012-01-17 심현섭 엘이디 조명장치용 인쇄회로기판 및 그의 제조방법
EP2530753A1 (en) 2010-01-29 2012-12-05 Kabushiki Kaisha Toshiba Led package and method for manufacturing same
KR101543333B1 (ko) 2010-04-23 2015-08-11 삼성전자주식회사 발광소자 패키지용 리드 프레임, 발광소자 패키지, 및 발광소자 패키지를 채용한 조명장치
WO2013033841A1 (en) 2011-09-06 2013-03-14 Trilogy Environmental Systems Inc. Hybrid desalination system
US9562171B2 (en) 2011-09-22 2017-02-07 Sensor Electronic Technology, Inc. Ultraviolet device encapsulant

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000260206A (ja) * 1999-03-09 2000-09-22 Stanley Electric Co Ltd 発光素子モジュールの製造方法
KR200234768Y1 (ko) * 2000-11-30 2001-09-26 홍성범 야간시 분실방지 기능을 갖춘 핸드폰
JP2008523637A (ja) 2004-12-14 2008-07-03 ソウル オプト−デバイス カンパニー リミテッド 複数の発光セルを有する発光素子及びそれを搭載したパッケージ
US20070145383A1 (en) * 2005-11-10 2007-06-28 Samsung Electronics Co., Ltd. High luminance light emitting diode and liquid crystal display device using the same
JP2012178604A (ja) 2006-08-08 2012-09-13 Lg Electronics Inc 発光素子パッケージ
US20110116271A1 (en) * 2009-11-17 2011-05-19 Shunya Ide Light emitting device and method for manufacturing the same

Also Published As

Publication number Publication date
WO2014066301A1 (en) 2014-05-01
DE212013000216U1 (de) 2015-08-12
CN104838509B (zh) 2018-10-19
DE112013006419T5 (de) 2015-10-01
US9117983B2 (en) 2015-08-25
KR20150079790A (ko) 2015-07-08
CN104838509A (zh) 2015-08-12
DE112013006419B4 (de) 2023-07-27
US20140110727A1 (en) 2014-04-24

Similar Documents

Publication Publication Date Title
US10115659B2 (en) Multi-terminal device packaging using metal sheet
KR101823570B1 (ko) 2 단자 패키징
US9029888B2 (en) High efficiency light emitting diode and method of fabricating the same
JP5550078B2 (ja) 半導体発光素子
EP2590235A1 (en) Light emitting device
JP5245970B2 (ja) 発光ダイオード及びその製造方法、並びにランプ
KR101047720B1 (ko) 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지
KR20090130527A (ko) 반도체 발광소자
JP2012054422A (ja) 発光ダイオード
EP2477244A2 (en) Wafer level light-emitting device package and method of manufacturing the same
KR101064091B1 (ko) 반도체 발광소자 및 그 제조방법
JP2004503096A (ja) ＩｎＧａＮベースの発光ダイオードチップ及びその製造方法
KR100992749B1 (ko) 반도체 발광소자 및 그 제조방법
KR20080027584A (ko) 수직형 발광 다이오드 및 그 제조방법
KR102237144B1 (ko) 발광 소자 및 발광 소자 패키지
KR101769072B1 (ko) 고효율 발광 다이오드 및 그것을 제조하는 방법
KR101154511B1 (ko) 고효율 발광 다이오드 및 그것을 제조하는 방법
KR101628384B1 (ko) 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지
JP2006147679A (ja) 集積型発光ダイオード、集積型発光ダイオードの製造方法、発光ダイオードディスプレイおよび発光ダイオード照明装置
KR101734544B1 (ko) 발광소자 패키지
KR20120029232A (ko) 발광소자
KR101634370B1 (ko) 고효율 발광 다이오드 및 그것을 제조하는 방법
KR101637583B1 (ko) 발광소자 및 그 제조방법
KR101138978B1 (ko) 고효율 발광 다이오드 및 그것을 제조하는 방법
KR20120032779A (ko) 고효율 발광 다이오드 및 그것을 제조하는 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant