KR101757749B1 - 고 대역폭 상호 연결을 위한 단열 구조 - Google Patents

고 대역폭 상호 연결을 위한 단열 구조 Download PDF

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션 에스. 카힐
에릭 에이. 산후안
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로젠버거 호흐프리쿠벤츠테흐닉 게엠베하 운트 코. 카게
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Abstract

본 발명은 다이 상호 연결 시스템에 관한 것으로, 시스템은 복수의 연결 패드들을 포함하는 다이, 다이로부터 열적으로 차단된 열 생성 요소, 상기 다이로부터 상기 열 생성 요소로 연장하는 하나 또는 복수의 연결선들을 포함하고, 각각의 연결선은 코어 직경을 갖는 금속 코어, 금속 코어를 유전체 두께로 둘러싸는 유전체 층, 및 접지원에 부착된 외부 금속 층을 포함하고, 하나 또는 복수의 연결선들은, 열 생성 요소로부터 다이로 열이 전달되는 것을 최소화시키기 위하여, 그 것들의 길이의 적어도 일부가 주변 환경들에 노출되고 및/또는 대류성으로 또는 접촉 냉각된다.

Description

고 대역폭 상호 연결을 위한 단열 구조{Heat isolation structures for high bandwidth interconnects}
다이(die)로 또는 다이로부터 전달되는 열을 감소시키는 한편 고 대역폭 상호 연결도 또한 가능한 단열 구조가 기술된다. 저전력 다이가 고전력 다이의 열로부터 또는 고전력 레이저들 등에 의해 생성되는 열로부터 차단될 수 있다.
전자 소자들 및 구성품들은 증가하는 주파수 범위에 걸쳐서 및 계속 증가하는 속도들에서 작동한다. 인기 있는 반도체 패키지 유형은 리드프레임(leadframe) 또는 기판에 연결할 수 있는 와이어 본드들을 사용하고, 이는 차례로, 전자 소자의 인쇄 회로 기판(Printed Circuit Board, "PCB")에 대한 연결을 위해, 다음 레벨의 상호 연결들, 비아들(vias), 기판 또는 패키지 트레이스(package trace)에 연결할 수 있다.
속도가 증가함에 따라, 전력 요건들 및 다이로부터 방출되는 폐열(waste heat)를 전달할 필요도 증가한다. 이는 층층이 쌓인(stacked) 다이들, 기판 재료들에 의해 상부 및 하부가 효과적으로 절연된 층층이 쌓인 내부 다이들 또는 다른 열 생성 다이들에 대해 특히 문제된다.
종래의 기술의 문제들 및 결함들을 유념하여, 본 발명의 목적은 열적으로 능동성 다이(thermally active die)와 같은 열 생성 요소에 의해 생성되는 폐열을 효과적으로 제거된 하나 이상의 다이를 상호 연결 시스템에 제공하는 것이다.
상기의 목적 및 다른 목적들은 본 발명의 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이며 다이 상호 연결 시스템에 관한 본 발명에서 달성되고, 다이 상호 연결 시스템은 복수의 연결 패드들, 상기 다이로부터 차단되는 열 생성 요소, 각각이 코어 직경(core diameter)를 갖는 금속 코어(metal core), 유전체 두께로 상기 금속 코어를 둘러싸는 유전체 층, 및 접지원에 부착되는 외부 금속층을 갖는 상기 다이로부터 상기 열 생성 요소로 연장하는 하나 또는 복수의 연결선(leads)을 포함하고, 하나 이상의 연결선은 주변 환경(ambient condition)에 노출되고 및/또는 상기 열 생성 요소로부터 상기 다이로의 열 전달을 최소화시키도록 그 길이의 적어도 일부에 대해 접촉 냉각되거나 대류로 냉각된다.
대안적으로, 민감한 센서(sensitive sensor) 요소들 또는 다른 전자 구성품들이 고전력 다이에 의해 생성되는 열로부터 차단될 수 있다. 이 경우, 하나 이상의 연결선은 고전력 다이로부터 열에 민감한 전자 구성품로 연장할 수 있다.
도 1 및 도 2는 각각 다이 및 레이저 모듈들이 서로에 대하여 열적으로 차단된 상태인 고 대역폭 다이 및 레이저 모듈의 상호 연결 구조를 도시하는 평면도 및 측면도이다.
도 3은 외부 접지 연결 금속화가 이루어지는 유전체 코팅 연결선들의 제조 방법 단계들을 도시한다.
도 4는 외부 접지 연결 금속화가 이루어지는 유전체 코팅 연결선들의 제조를 위한 차감 방법(subtractive method)을 도시한다.
도 5는 외부 접지 연결 금속화가 이루어진 유전체 코팅 연결선들을 갖는 BGA 패키지를 도시한다.
도 6은 외부 접지 연결 금속화가 이루어진 유전체 코팅 연결선들을 갖는 리드프레임 패키지의 일부를 도시한다.
도 1에 도시된 바와 같이, 고 대역폭 상호 연결에 적합한 하나 또는 그 이상의 리본 연결선들(ribbon leads)(10)은 (또는 다른 실시예들에서의 개별 연결선들은) 반도체 다이 패키지(12)와 열적으로 능동성 다이, 레이저 모듈(14), 또는 다른 열 생성 요소 간의 연결을 위해 사용된다. 도 1에 도시된 바와 같이, 간섭성 광(coherent light)(화살표로 도시)의 고속 방출을 할 수 있는 열 생성 레이저 모듈(14)은 열 슬러그(heat slug) 상에 장착된다. 모듈(14)은 낮은 열 투과성 기판 부분(16)의 삽입물에 의해 가능한 최대 범위로 열적으로 차단되고, 이는 무기 재료들, 폴리머들, 폴리머들 내에 지지되는 무기 클레이(clay)와 같은 복합 재료들, 공기, 지향 재료들(oriented materials) 등을 포함할 수 있다. 리본(10)의 열 전도성 및 연결하는 연결선의 개수는, 선택적으로 얇은 외부 금속화 층들에 커플링되는(coupled), 고 대역폭 신호화에 의해 추가로 최소화된다. 또 다른 실시예들에서, 열 투과성은 예컨대 지향성 그래핀(oriented grapheme) 또는 인듐 틴 옥사이드(indium tin oxide)에 의해 제공될 수 있는 비금속 외부 전도성 코팅을 제공함으로써 추가로 감소될 수 있다. 리본(10)은 유전체 코팅 금속 코어들(22)를 갖는 연결선들로부터 형성될 수 있고, 이는 연결선의 길이를 따라 완전히 융화된(fused), 부분적으로 융화된, 또는 특정 실시예들에서 융화되지 않은 유전체 코팅(24)을 구비한다. 리본 연결선들(10)은 패키지(12)의 외부에서 주변 공기로 연장하여 열 생성 요소로부터 열을 방출하는 것을 돕는다. 대안적으로, 리본 연결선(10)은, 유동하는 공기 또는 액체, 높은 열 전도성 금속 또는 다른 히트 싱크(heat sink)들, 또는 압전성 냉각기(piezoelectric coolers)와 같은 능동 냉각제(active cooling agents)를 포함하는 적절한 능동 또는 수동 열적 히트 싱크(heat sink)에 의해 접촉 냉각되거나 대류로 냉각될 수 있다. 함께, 열 차단 및 주변 공기 내로의 열 전달은 레이저 모듈의 작동 동안 생기는 가혹한 열적 조건들로부터 다이가 손상되는 것을 방지할 수 있다.
다른 실시예들에서, 유사한 열 차단 구조들을 사용하여, 민감한 센서 요소들 또는 다른 전자 구섬품들이 고전력 다이에 의해 성생되는 열로부터 차단될 수 있다. 이는, 예를 들어, 열 볼로미터들(thermal bolomethers), 또는 민감한 CCD 또는 CMOS 광 검출 어레이들에 대하여 유용할 수 있다.
유전체 코팅은, 요구되는 열적 및 전기적 특성들을 제공하는 한편 산화또는 다른 화학적 효과들을 통해 폴리머 분해(polymer degradation)에 대한 저항성 및 기계적 특성들을 개선시키는 것을 제공하는 외부 접지 코팅 금속화로 덮인다(covered). 다른 실시예에서, 연결 패드들을 각각 포함하는 제1 및 제2 다이들이 금속으로 캡슐화된 융화된 유전체 코팅으로 이루어진 두 개의 분리된 리본들에 의해 상호 연결된다. 리본 상호 연결을 형성하는 프로세스는 연결선의 금속 코어를 다이 및 기판 연결 패드들에 부착하는 것으로부터 시작한다. 금속 코어는 유전체로 코팅되며 금속화되고, 금속은 접지원(별도의 레이저 어블레이션(laser ablation) 또는 접지 연결 패드들에 접근을 가능하게 하도록 유전체를 제거하는 다른 단계가 가능하다면 요구됨)에 연결된다. 캐비티 패키지들(cavity packages)에 대해, 다이는 밀폐 뚜껑(hermetic lid) 또는 다른 덮개에 끼워 맞춰질(fitted) 수 있다. 그렇지 않으면, 다이는, 필요에 따라 하나의 다중 다이 패키지(multi-die package) 내에서 함께 또는 캡슐화 재료로의 외부로 개별적으로(리본 연결선(들)과 함께) 연장하는, 몰드 컴파운드(mold compound), 에폭시 글로브 탑(epoxy glob top), 또는 다른 적절한 캡슐화 재료로 덮일 수 있다.
다른 실시예에서, 반도체 다이 패키지들을 상호 연결하기 위한 또는 패키지 내부에서 다이들 사이에서 연장하기 위한 리본 연결선들은 층층이 쌓인(stacked) 다이인 실시예들에서 특히 유용하다. 변경(rerouting)이 요구되는 다이 기판들은 보통 전기적으로 절연성인 재료로서 또한 낮은 열 전도성을 갖는 재료로부터 형성된다. 융화된 절연체 코팅 금속 코어들 및 접지 연결식 최외부 금속화 층로부터 형성된 리본 연견선들을 사용하여, 내부 다이로부터 열을 제거하는 것은 물론 다이로부터 기판으로 열을 전달하는 것이 가능하다.
다른 실시예에서, 앞서 논의한 바와 같은 리본 연결선을 이용한 패키지 대 패키지 연결은 물론 공통인 몰드 패키지 내에서의 다이 대 다이 상호연결, 및/또는 다이 대 기판 리본 연결이 사용된다. 또한, 층층이 쌓인 패키지들이 또한 층층이 쌓인 다이들 사이에서 연장하는 리본들로 지지된다. 패키지들을 상호 연결하는 리본은 열 전달 및 열 소산을 향상시키기 위하여 "날개가 펼쳐진(winged)" 열 소산 구리 또는 알루미늄 싱크 또는 슬러그에 부착될 수 있다. 능동식 또는 수동식 공기 또는 액체 냉각이 요구된다면 날개가 펼쳐진 슬러그로부터의 열을 제거하도록 사용될 수 있다.
특정 실시예들에서, 리본의 열적 및 전기적 특성들은 다양한 유전체 두께를 갖도록 형성된 반도체 다이 패키지 내에서 사용되는 유전체 코팅 연결선들을 가지고 조정될 수 있다. 두꺼운, 얇은, 및 중간 두께들이 다양한 유전체 코팅 시간 및 제조 단계들에 의해 가능하다. 코어 직경 및 유전체 두께 모두가 변할 수 있다. 특정 실시예들에서, 적층된 유전체의 구성이 또한 예를 들어, 금속 코어를 둘러싸는 별개의 유전체 재료들 및 차례로 접지 연결 금속 코팅에 의해 둘러싸인 것으로 변할 수 있다. 이는, 예를 들어, 우수한 증기 장벽, 산소 분해 저항성, 등을 갖는 고성능 유전체가 저비용의 유전체 재료의 두꺼운 층 위에 얇게 적층되는 것을 가능하게 한다. 또 다른 실시예들에서, 다양한 두께인 유전체의 다중 층들은 얇은 금속 층들에 의해 분리될 수 있고, 여기서 최외부의 금속 층은 접지원에 연결된다.
일반적으로, 얇은 유전체 층들은 전력 라인들에 적합한 낮은 임피던스를 제공할 것이고, 두꺼운 유전체 층들은 신호 보존에 적합하고, 및 외부 금속 층들은 동일한 접지원에 연결된다. 코어 직경들 및 유전체 두께들의 조합이 가능하며 그러한 일련의 단계들은 두 개 이상의 임피던스들을 달성하기 위하여 수행될 수 있다. 특정 실시예들에서, 전력 취급 용량을 증가시키고, 전력 라인의 온도를 감소시키고, 및/또는 그라운드 바운스(ground bounce) 또는 전력 강하(power sag)를 악화시킬 수 있는 전력 공급 및 접지 라인들 상의 임의의 인덕턴스를 추가로 감소시키기 위하여 전력 라인들 상에서 큰 코어들을 갖는 것이 바람직할 수 있다. 중간 두께인 유전체 층들도 또한 유용하며, 이는 많은 패키지들이 세 개(3) 또는 그 이상의 상이한 유전체 두께의 연결선들을 갖는 것으로부터 이익을 얻기 때문이다. 예를 들어, 중간 유전체 두께를 갖는 연결선은 전력 전송을 최대화시키기 위하여 실질적으로 상이한 임피던스를 갖는 부하 및 소스에 연결하도록 사용될 수 있다. 예를 들어, 10 옴(ohm)인 소스는 40옴인 로드에 20옴인 연결선으로 커플링될 수 있다. 또한, 유전체의 제조비용이 높을 수 있기 때문에, 중요한 신호 전송로들은 두꺼운 유전체를 사용하여 상호 연결되고, 리셋 등의 덜 중요한 상태에 대하여, 연결선은 전력 연결선에 비하여 더 두꺼우나 중요 신호 연결선에 연결하는 것에 비해 (중간 두께에 비해) 덜 두꺼운 유전체 층으로 코팅될 수 있다. 유리하게, 이는 유전체 적측 재료 비용 및 시간을 감소시킬 수 있다.
유전체 코팅의 정확한 두께는, 와이어 본드 직경과 함께, 각각의 연결선에 대해 특히 요구되는 임피던스 값을 달성하도록 선택될 수 있다.
Figure 112015129512583-pct00001
동축 라인의 특성 임피던스는 식(1)에 주어지고, 여기서, L은 단위 길이당 인덕턴스이고, C는 단위 길이당 커패시턴스이고, a는 와이어 본드의 직경이고, b는 유전체의 외경이고, εΓ 는 동축 유전체의 상대 유전율이다.
도 3에 도시된 바와 같이, 일 실시예에서 외부 접지 연결 금속화가 이루어진 유전체 코팅 연결선들의 제조는 아래의 단계들을 사용하여 진행될 수 있다. 연결 패드들이 다이 상에서 세정되고(50), 기판 및 와이어 본드는 다이를 연결 패드들에 연결하도록 사용된다(51). 선택적으로, 제2 직경인 와이어(예를 들어, 전력 연결들에 적합한 더 큰 직경인 와이어)가 부착될 수 있거나(52), 또는 다이의 영역들이 마스킹될(masked) 수 있거나(53) 또는 아니면 선택적 적층이 가능하도록 보호될 수 있다. 동일한 또는 상이한 구성들의 유전체의 하나 또는 복수의 층들이 적층될 수 있고(54), 이어, 유전체 적층 단계(55)에서 덮이는 접지 연결들에 접근을 가능하게 하도록, 선택적인 레이저 또는 열적 제거, 또는 유전체의 부분들의 화학적 제거가 이루어진다. 몇몇 실시예들에서 접지 비아(ground via)에 대한 필요가 제거될 수 있기 때문에, 이러한 단계는 선택적이다. 이는 다이가 높은 주파수들로 작동하는 것에 대해 특히 적합하며, 이는 왜냐하면 가상의 RF 접지원이 용량성 커플링을 통해 형성될 수 있기 때문이다. 금속화(57)가 이어지며, 유전체를 연결선들의 최외부 금속화 층을 형성하는 금속층에 덮고 또한 연결선들을 접지원에 연결한다. 전체 프로세스는 다수회 반복될 수 있고(58), 선택적 적층 기술들을 사용하는 그러한 실시예들에 유용하며, 복수의 다이 및 복잡하고 변하는 임피던스를 갖는 연결선들을 지지하는 이러한 실시예들에 대해 특히 유용하다. 마지막 단계에서, 비-캐비티 패키지들(non-cavity package)에 대해, 오버 몰드(overmold)가 연결선들(59)을 캡슐화하기 위해 사용될 수 있다. 대안적으로 실시예들 및 추가적인 또는 변동하는 방법 단계들이 또한 US20120066894 및 미국 특허 US 6770822에 또한 기술되며, 이들의 개시 내용은 전체로서 참조되어 병합된다.
특정 실시예들에서, 기술된 프로세스에 대한 변경들 및 추가들이 가능하다. 예를 들어, 유전체의 컨포멀한(conformal) 코팅들이 화학적 (전기 영동), 기계적 (표면 장력), 촉매 (프라이머), 전자기적인 [UV, IR], 전자 빔, 다른 적절 기술들을 통해 달성될 수 있다. 전기 영동 폴리머(Electrophoretic polymers)는 그것들이 자기 제한 반응들에 의존할 수 있기 때문에 특히 유리하며, 자기 제한 반응들은 전기 영동 코팅 용액에 대하여 화학적, 열적 또는 시간적인 변경, 농도, 단순 첨가제, 또는 프로세스 파라미터들을 조정함으로써 쉽게 정밀한 두께를 적층할 수 있다.
다른 실시예들에서, 유전체 프리코팅된 본드와이어들(dielectric precoated bondwires)이 연결선들을 형성하도록 사용될 수 있다. 한편, 상업적으로 가용한 코팅된 와이어들은 보통 유전체 두께가 예를 들어, 50 옴(ohm)인 연결선들을 생성하는 데 필요한 것 보다 얇으며, 앞서 논의된 유전체 적층 단계들은 요구되는 임피던스를 설정하도록 유전체 두께를 증가시키기 위해 사용될 수 있다. 이러한 프리코팅된 와이어들의 사용은 동축선들을 생성하는 데 필요한 다른 프로세스 단계들을 단순화시킬 수 있고, 요구되는 증기 증착 유전체들의 더 얇은 층들 및 접지 비아를 생성하기 위한 더 빠른 프로세스 시간을 가능하게 할 수 있다. 프리코팅된 본드와이어들은 좁게 이격되거나 또는 교차하는 연결선들이 단락(shorting)되는 것을 방지하기 위해 사용될 수 있다. 특정 실시예들에서, 프리코팅된 본드와이어는 선택적인 패터닝 기술들이 가능하도록 광감응성 재료(photosensitive material)로부터 제조된 유전체를 가질 수 있다.
다른 실시예들에서, 유전체 파릴렌(parylene)이 사용될 수 있다. 파릴렌은 수분 및 유전체 장벽으로 사용되는 다양한 화학적 증기 증착 폴리(p-크실릴렌)폴리머들(poly(p-xylylene)polymers)의 상품명일 수 있다. 파릴렌은 다이, 기판, 및 연결선들이 EM 방사선(IR, UV 등)이 정밀한 방식으로 부딪혀 유전체의 선택적인 성장률을 유도하는 포토플레이트(photoplate)에 정렬된 변형된 파릴렌 적층 시스템을 사용하는 성장 제한 축합 반응(growth limited condensation reaction)으로 형성될 수 있다. 유리하게, 이것은 접촉 비아들, 파릴렌의 대량 제거(bulk removal) 등을 생성하기 위한 프로세서들에 대한 필요를 최소화 또는 제거할 수 있다.
파릴렌 및 다른 유전체들이 산소, 수증기 및 열의 존재하에서 산소 절단(oxgen scission)으로 인한 분해에 대한 어려움이 있는 것으로 알려져 있다. 손상은, 실제로 밀폐된 인터페이스들을 형성할 수 있는 3-5 마이크론(micron) 두께인 얇은 층들로, 우수한 산소 증기 장벽들을 형성하는 금속 층들에 의해 제한될 수 있다. 대안적으로, 만일 금속이 선택적으로 제거되었거나 전기적, 열적, 또는 제조 요건들로 인해 특정 영역들 내에 적층되지 않았다면, 증기 산소 장벽에 기반하는 넓은 범위의 폴리머들이 사용될 수 있고, 이 때, 폴리비닐알콜(polyvinyl alcohol, "PVA")이 하나의 널리 사용되는 폴리머이다. 이러한 폴리머들은, 산소 또는 H2O 증기 환경에 노출될 파릴렌 표면 상으로 글로브 탑(glob topped), 스크린 프린팅(screen printed), 스탠실(stenciled), 겐트리 분배(gantry dispensed) 및 스프레이(sprayed)될 수 있다. 유리하게, 증기 장벽 폴리머들을 사용하는 것은 비용 절감 전략의 일부일 수 있고, 이는 높은 비용인 파릴렌 또는 다른 산소 민감성인 두꺼운 층들이 그렇지 않을 경우 요구될 수 있기 때문이다.
이해될 수 있는 바와 같이, 모든 기술된 방법 단계들은 다양한 선택적인 적층 기술들로부터 이익을 얻을 수 있다. 선택적인 적층은 물리적인 마스킹(masking), 지향성 폴리머 적층(directed polymer deposition), 포토레지스트 방법들, 또는 금속 코어, 유전체 층, 또는 다른 최외부 층에 증착시에 차등적인 증착 두께를 보장하는 임의의 적절한 다른 방법에 의한 것일 수 있다. 선택적인 적층은 연결선을 형성하기 위한 추가 방법(additive method)을 허용하는 한편, 이는 또한 유전체 또는 금속이 상이한 임피던스들인 상호 연결을 형성하도록 제거되는 차감 기법(subtractive techniques)도 허용한다. 예를 들어, 하나 또는 복수의 다이가 채워진 패키지는 모든 패키지 및 디바이스 패드들의 상호 연결에 맞게 와이어 본딩될 수 있다. 다이 패키지의 제조에 대한 단계들 및 구조들을 도시하는 도 4에 도시된 바와 같이, 유전체 코팅(200)이 와이어본드 금속 도전체(202) 위에서 두께(X-A)로 적층될 수 있고(단계 A), 여기서 A는 보조 상호 연결 임피던스(seconday interconnect impedance)에 요구되는 유전체의 두께이다. 보조 임피던스 와이어본드 유전체는, 예를 들어, 에칭 단계에 의해, 제거될 수 있고(단계 B), 이어서 제2 코팅(204) 적층이 수행되고(단계 C), 이어서 두 상호 연결들의 금속화(206)가 수행된다(단계 D). 이러한 차감 프로세스는 두 개의 상이한 임피던스들을 갖는 와이어본드들을 생성할 것이다.
도 5와 관련하여 도시된 실시예에서, 적절한 고주파 전기적 상호 연결들을 제공하거나 열 차단 특성들을 개선하도록 선택된 연결선들의 부분 또는 완전 유전체 융합부를 갖는 유전체 및 금속 코팅 연결선들을 포함하는 볼 그리드 어레이(Ball Grid Array, "BGA") 패키지가 기술된다.
BGA는 집적 회로들에 대해 널리 사용되는 표면 실장 패키징(surface mounting packaging)이며, 전반적으로 듀얼 인라인(dual in-line), 리드프레임, 또는 다른 평면 패키지에 비하여 더 많은 상호 연결 핀들(pins)을 제공하고, 이는 BGA의 전체 하부 표면이 연결 패드들을 위해 사용될 수 있기 때문이다. 많은 유형의 BGA 패키지들에서, 다이(216)는 연결 패드들에 연결되는 갈 수 있는 비아들(tillable vias)(220)을 갖는 기판(218)에 부착된다. 와이어본드들(212, 214)는 상부 측 다이(216)를 패드들/비아들(220)에 연결하도록 사용될 수 있고, 그 결과 기판의 상부 측으로부터 하부로 전기적 연결을 제공한다. BGA 패키지에서, 솔더(solder)(222)의 볼들(balls)은 패키지의 하부에 부착되고, 인쇄 회로 기판 또는 다른 기판에 대한 솔더링까지 점착성 플럭스(tacky flux)에 의해 제 위치에서 유지된다. 본 명세서에서 기술된 바와 같이, 종래의 BGA 패키지들의 와이어본드들은 유전체 층 및 외부 접지 연결가능 금속 층을 갖는 개선된 연결선들로 교체될 수 있다. 연결선들은 내부 코어 및 외부 금속 층 상에서 변하는 유전체 두께를 가질 수 있을 뿐만 아니라 특정 임피던스들을 갖도록 선택적으로 최적화되며, 이는 부분적으로 유전체 층 두께를 기초로 상이하거나 또는 잘 매칭되도록(well-matched) 선택될 수 있다. 도 5에 도시된 바와 같이, 두 긴 연결선(212) 및 짧은 연결선(214)이 지지된다.
더욱 상세하게, 개선된 BGA 패키지의 조립은 기판 내의 비아에 인접하게 및 그 주변에 형성된 연결 패드을 지지하는 기판에 대한 다이의 페이스 업(face up) 부착을 요구할 수 있다. 이러한 조립은 각각의 요구되는 상호 연결에 적합하게 와이어본딩되고, 이때 와이어본드는 기판 상의 연결 패드 및 다이 상의 연결 패드 사이에 형성된다. 저주파 및 전력 입력들은 저주파 신호 연결선들에 연결되는 반면, 고주파 입력들 및 출력들은 고주파 신호 연결선들에 연결된다. 몇몇 실시예들에서, 저주파 및 전력 입력들은 고주파 신호 연결선들과 상이한 두께를 가질 수 있다. 이어, 조립에서 임의의 본질적으로 컨포멀한(conformal) 유전체 재료의 코팅이 일어난다. 그 낮은 비용, 진공 적층의 용이성, 및 우수한 성능 특성 때문에, 파릴렌이 사용될 수 있다. 리드프레임 부착 지점에 가까운 유전체 층의 작은 부분은, 접지 접촉 지점 또는 접지 차폐 층으로의 전기적인 연결을 형성하기 위하여 에칭, 열적 분해, 또는 레이저 제거에 의해 선택적으로 제거될 수 있다. 유사하게, 유전체 층의 작은 부분이, 접지 연결들을 허용하도록 다이 연결 패드들의 인근에서 제거된다. 본 구조 내에서 접지원에 대한 연결은 유전체 층의 상부의 위의 금속화된 층의 적용으로 이어진다. 바람직한 금속 층의 두께는 표피 깊이(skin depth) 및 DC 저항 문제를 고려하여 선택되어야 하며, 주로 은, 구리 또는 금과 같은 우수한 전기적 도전체로 구성되어야 한다. 대부분의 응용들에 대하여, 1 마이크론(micron)인 코팅 두께가 기능성을 위해 적당하나, 더 두꺼운 코팅은 연결선들 사이의 크로스 토크(cross-talk)를 최소화시킬 수 있다. 이러한 코팅들은 리소그라피(lithography) 또는 다른 마스킹 방법들, 및 도금(plating) 또는 다른 선택적인 적층 방법들의 조합을 통하여 정해진 영역들 내에 추가될 수 있다. 패키지는 오버몰드(overmold) 또는 덮개(lid)를 다이의 위에 위치시킴으로써 완료될 수 있고, 이어서, 다이싱(dicing)(싱귤레이션(singulation)) 및 테스트가 이어진다.
대안적으로, 도 6과 관련하여 도시된 실시예에서, 다이로부터 리드프레임으로 연장하는 와이어 본드들을 포함하는 저비용인 리드프레임 기반 다이 패키지(300)가 2차원적으로 배열된 각각의 패키지 위치들 및 외부 프레임 부분을 포함하는 리드프레임 스트립(strip)을 형성함으로써 제조될 수 있다. 리드프레임의 제조는 종래의 것이며, 에칭, 스탬핑(stamping), 또는 전착(electrodeposition)을 통해 분리된 연결선들을 형성하는 것을 포함할 수 있다. 리드프레임 스트립은, 이에 한정되는 것은 아니나, 사출 성형(injection molding) 또는 트랜스퍼 성형(transfer molding) 장치를 포함하는 몰드(mold) 내에서 위치될 수 있다. 적절한 유전체 재료, 바람직하게 상업적으로 가용한 에폭시 몰드 화합물과 같은 플라스틱이 리드프레임/몰드 재료 복합 구조를 달성하기 위하여 몰드 내부로 사출되거나, 펌핑되거나 또는 아니면 전달된다. 몰드 재료의 특성들이 그 유전 상수, 손실 정접(loss tangent), 및 전기적으로 분산 특성은 물론 그 온도, 수분, 및 다른 기계적 성능 속성들에 있어서 중요하다.
야기되는 복합 리드프레임 스트립 상의 각각의 패키지 위치는 이형 재료(mold release material) 및/또는 몰드 플래시(mold-flash)로 세정되고, 및 리드프레임의 노출된 금속 부분들의 위에서 금속 마감재(metal finish)의 적층을 위하여 준비된다. 이는 침지 또는 전기도금과 같은 도금 기법(plating techniques)을 통해 달성될 수 있고, 금속들은 부식 억제 및 용이한 와이어 본딩을 위해 선택될 수 있다. 그러한 마감의 예시는 니켈(보호를 위함)로 이루어진 얇은 층이며 이어서 금(보호 및 와이어본딩 능력이 추가됨)으로 이루어진 층이다. 야기되는 성형된 리드프레임 스트립의 각각의 패키지 위치는 이어 요구되는 다이로 채워지고, 이들은 베이스(base)에 부착되고, 이때 다이 부착 재료는 특정한 패키징 응용을 위한 기계적 및 열적 특성들에 대해 선택된다. 야기되는 조립체는 이어 각각의 요구되는 상호 연결에 맞게 와이어본딩되고, 이때 와이어본드는 리드프레임 상의 연결선 및 다이 상의 연결 패드 사이에 형성된다. 저주파 및 전력 입력들은 저주파 신호 연결선들에 연결되는 한편, 고주파 입력들 및 출력들은 고주파 신호 연결선들에 연결된다. 몇몇 실시예들에서, 저주파 및 전렵 입력들은 고주파 신호 연결선들과 상이한 두께를 가질 수 있다.
앞서 기술한 BGA 패키지(210)와 유사하게, 채워지는 리드프레임 스트립은 이에 파릴렌을 포함하는 임의의 본질적으로 컨포멀한 유전체 금속으로 코팅되어 진다. 파릴렌의 경우에, PCB에 종국적으로 부착될 연결선들의 영역 상으로 적층되는 것을 방지하기 위하여, 패키지들의 하부를 아크릴 접착제를 갖는 진공 호환성인 폴리이미드와 같은 테이프 또는 유사한 재료로 마스킹하는 것이 바람직할 수 있다. 이는 후속 단계에서 더 쉽게 솔더링하는 것을 용이하게 할 것이다. 리드프레임 접착 지점에 가까운 유전체 층의 작은 부분은, 접지 접촉 지점 또는 접지 차폐 층으로의 전기적인 연결을 형성하기 위해, 에칭, 열 분해, 또는 레이저 제거에 의해 선택적으로 제거된다. 유사하게, 유전체 층의 작은 부분이 접지 연결들을 허용하기 위해 다이 연결 패드들의 인근에서 제거된다. 본 구조 내에서 접지원에 대한 연결은 유전체 층의 상부의 위의 금속화된 층의 적용으로 이어진다. 바람직한 금속 층의 두께는 표피 깊이(skin depth) 및 DC 저항 문제를 고려하여 선택되어야 하며, 주로 은, 구리 또는 금과 같은 우수한 전기적 도전체로 구성되어야 한다. 대부분의 응용들에 대하여, 1 마이크론(micron)인 코팅 두께가 기능성을 위해 적당하나, 더 두꺼운 코팅은 연결선들 사이의 크로스 토크(cross-talk)를 최소화시킬 수 있다. 이러한 코팅들은 리소그라피(lithography) 또는 다른 마스킹 방법들, 및 도금(plating) 또는 다른 선택적인 적층 방법들의 조합을 통하여 정해진 영역들 내에 추가될 수 있다. 패키지는 오버몰드(overmold) 또는 덮개(lid)를 다이의 위에 위치시킴으로써 완료될 수 있고, 이어서, 다이싱(dicing)(싱귤레이션(singulation)) 및 테스트가 이어진다.
특히 본 발명은 다이 상호 연결 시스템에 관한 것으로, 시스템은 복수의 연결 패드들을 각각 포함하는 다이, 다이로부터 열적으로 차단된 열 생성 요소, 다이로부터 열 생성 요소로 연장하는 하나 또는 복수의 연결선들을 포함하고, 각각의 연결선은 코어 직경을 갖는 금속 코어, 금속 코어를 유전체 두께로 둘러싸는 유전체 층, 및 접지원에 부착된 외부 금속 층을 포함하고, 연결선들은, 열 생성 요소로부터 다이로 열이 전달되는 것을 최소화시키기 위하여, 그 것들의 적어도 일부를 주변 환경들에 노출시킨다.
추가로, 본 발명은 리본 연결선들, 비금속 외부 코팅, BGA 패키지들, 리드프레임 패키지들, 공통 기판 상의 열 생성 요소 대 다이 연결, 히트 싱크 또는 슬러그 연결, 직접 또는 히트 싱크를 갖는 유체 냉각, 및 열 생성 요소인 레이저를 포함한다.

Claims (15)

  1. 복수의 연결 패드들을 갖는 다이(12),
    상기 다이(12)로부터 열적으로 차단된 열 생성 요소(14),
    상기 다이(12)로부터 상기 열 생성 요소(14)로 연장하는 복수의 연결선(10)으로서, 각각의 연결선이 코어 직경을 갖는 금속 코어(22) 및 유전체 두께로 상기 금속 코어(22)를 둘러싸며 접지원에 부착되는 외부 금속 층에 의해 코팅된(coated) 유전체 층(24)을 포함하는, 연결선들을 포함하되,
    복수의 연결선은 주변 환경들에 노출되는 것과 그 길이의 적어도 일부에 대해 접촉 또는 대류로 냉각되는 것 중 적어도 하나에 해당하여, 상기 열 생성 요소(14)로부터 상기 다이(12)로 열이 전달되는 것을 최소화시키도록 하는 것을 특징으로 하는, 다이 상호 연결 시스템.
  2. 제1 항에 있어서, 상기 열 생성 요소(14)는 레이저 모듈인 것을 특징으로 하는 다이 상호 연결 시스템.
  3. 제1 항에 있어서, 낮은 열 투과 기판 부분(16)이 상기 다이 및 상기 열 생성 요소 사이에 삽입되는 것을 특징으로 하는 다이 상호 연결 시스템.
  4. 제3 항에 있어서, 상기 낮은 열 투과 기판 부분(16)은 무기 재료들, 폴리머들, 복합 재료들 및 지향 재료들(oriented materials) 중 적어도 하나를 포함하는 다이 상호 연결 시스템.
  5. 제3 항에 있어서, 상기 낮은 열 투과 기판 부분(16)은 폴리머들 내에서 지지되는 무기 클레이를 포함하는 다이 상호 연결 시스템.
  6. 제1 항 있어서, 상기 적어도 하나의 연결선(10)은 비금속 외부 도전성 코팅을 이용하여 코팅되는 것을 특징으로 하는 다이 상호 연결 시스템.
  7. 제1 항에 있어서, 상기 연결선(10)은 능동 또는 수동 열적인 히트 싱크, 유동하는 공기 또는 액체, 고 열 전도성 금속 , 능동 냉각 에이전트들 및 압전 냉각기 중 적어도 하나에 의해 냉각되는 것을 특징으로 하는 다이 상호 연결 시스템.
  8. 제1 항에 있어서, 상기 다이(12) 및 상기 열 생성 요소(14)는 공통 기판(11) 상에 배열되는 것을 특징으로 하는 다이 상호 연결 시스템.
  9. 제1 항에 있어서, 상기 다이 상호 연결 시스템은 센서 요소를 포함하는 다이 상호 연결 시스템.
  10. 제9 항에 있어서, 상기 센서 요소는 열 볼로미터(thermal bolometer), CCD 및 CMOS 광 감지 요소 중 적어도 하나인 다이 상호 연결 시스템.
  11. 제1 항에 있어서, 다이 기판은 BGA(Ball Grid Array) 패키지의 형성을 가능하게 하는 필드 피아(filled via)를 포함하는 것을 특징으로 하는 다이 상호 연결 시스템.
  12. 제1 항 내지 제11 항 중 어느 한 항의 다이 상호 연결 시스템을 포함하는 BGA 패키지(210).
  13. 제 1항에 있어서, 적어도 하나의 리본 연결선은 상기 다이로부터 상기 열 생성 요소로 연장되는 다이 상호 연결 시스템.
  14. 제 1항에 있어서, 상기 유전체 층은 상기 연결선의 길이를 따라서, 완전히 또는 부분적으로 융화된(fused) 다이 상호 연결 시스템.

  15. 삭제
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9812420B2 (en) * 2013-07-03 2017-11-07 Rosenberger Hochfrequenztechnik Gmbh & Co. Kg Die packaging with fully or partially fused dielectric leads
DE102016106137B4 (de) 2016-04-04 2023-12-28 Infineon Technologies Ag Elektronikvorrichtungsgehäuse umfassend eine dielektrische Schicht und ein Kapselungsmaterial
EP3297093B1 (de) * 2016-09-16 2019-01-02 Rosenberger Hochfrequenztechnik GmbH & Co. KG Steckverbinder zum verbinden einer optischen faser und eines elektrischen leiters
KR101929465B1 (ko) * 2016-10-18 2019-03-14 주식회사 옵텔라 광학모듈
US10177057B2 (en) * 2016-12-15 2019-01-08 Infineon Technologies Ag Power semiconductor modules with protective coating
JP7243449B2 (ja) 2019-05-24 2023-03-22 富士通オプティカルコンポーネンツ株式会社 光モジュール
CN110137789B (zh) * 2019-06-17 2021-05-04 中国电子科技集团公司第二十九研究所 一种直接调制激光器中的热隔离高频信号传输结构
CN111430312A (zh) * 2020-05-08 2020-07-17 南京皓赛米电力科技有限公司 一种半导体元件隔热封装系统

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002033426A (ja) * 2000-07-18 2002-01-31 Ricoh Co Ltd ステムおよび光ピックアップ
US20030116869A1 (en) * 2001-12-21 2003-06-26 Siu Wing Ming Split body peltier device for cooling and power generation applications
JP2010267701A (ja) * 2009-05-13 2010-11-25 Sumitomo Electric Ind Ltd 実装体,通信モジュールおよび通信装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2258341B (en) * 1991-07-17 1996-01-17 Lsi Logic Europ Improved bonding wire
JPH09298261A (ja) * 1996-05-02 1997-11-18 Satoshi Onodera チップに被覆線直付の集積回路構成法と超大規模集積回路
US6137165A (en) * 1999-06-25 2000-10-24 International Rectifier Corp. Hybrid package including a power MOSFET die and a control and protection circuit die with a smaller sense MOSFET
US6956283B1 (en) * 2000-05-16 2005-10-18 Peterson Kenneth A Encapsulants for protecting MEMS devices during post-packaging release etch
US6810049B2 (en) * 2001-03-02 2004-10-26 The Furukawa Electric Co., Ltd. Semiconductor laser device and semiconductor laser module
SE0103121D0 (sv) * 2001-09-19 2001-09-19 Optillion Ab Cooling of optical modules
US6608390B2 (en) * 2001-11-13 2003-08-19 Kulicke & Soffa Investments, Inc. Wirebonded semiconductor package structure and method of manufacture
JP3690342B2 (ja) * 2001-12-10 2005-08-31 凸版印刷株式会社 ボンディングワイヤ及びそれを用いた半導体装置
US6770822B2 (en) 2002-02-22 2004-08-03 Bridgewave Communications, Inc. High frequency device packages and methods
US7352070B2 (en) * 2003-06-27 2008-04-01 Delphi Technologies, Inc. Polymer encapsulated electrical devices
US8159828B2 (en) * 2007-02-23 2012-04-17 Alpha & Omega Semiconductor, Inc. Low profile flip chip power module and method of making
US8581113B2 (en) 2007-12-19 2013-11-12 Bridgewave Communications, Inc. Low cost high frequency device package and methods
US20100025864A1 (en) * 2008-07-31 2010-02-04 International Business Machines Corporation Shielded wirebond
JP5350745B2 (ja) * 2008-10-21 2013-11-27 新光電気工業株式会社 配線基板
JP2010199204A (ja) * 2009-02-24 2010-09-09 Sony Corp 発光装置およびその製造方法
US9123698B2 (en) * 2010-08-25 2015-09-01 Broadcom Corporation Flexural plate wave device for chip cooling
US8299588B1 (en) * 2011-07-07 2012-10-30 Texas Instruments Incorporated Structure and method for uniform current distribution in power supply module
US9144973B2 (en) * 2012-04-29 2015-09-29 Hewlett-Packard Development Company, L.P. Piezoelectric inkjet die stack
US9209136B2 (en) * 2013-04-01 2015-12-08 Intel Corporation Hybrid carbon-metal interconnect structures

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002033426A (ja) * 2000-07-18 2002-01-31 Ricoh Co Ltd ステムおよび光ピックアップ
US20030116869A1 (en) * 2001-12-21 2003-06-26 Siu Wing Ming Split body peltier device for cooling and power generation applications
JP2010267701A (ja) * 2009-05-13 2010-11-25 Sumitomo Electric Ind Ltd 実装体,通信モジュールおよび通信装置

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Publication number Publication date
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