KR101718950B1 - 적층 세라믹 전자부품 및 그 제조방법 - Google Patents

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가부시키가이샤 무라타 세이사쿠쇼
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Abstract

적층 세라믹 전자부품에 포함하는 외부전극을, 유리 성분을 포함하는 도전성 페이스트의 베이킹에 의해 세라믹 소체상에 형성하면, 유리 성분이 세라믹 소체의 세라믹 입자간의 입계에 침투한다. 외부전극상에 습식 도금에 의해 도금막을 형성하면, 입계에 침투한 유리 성분이 도금액에 의해 녹여지고, 그 결과 세라믹 소체가 외부전극의 끝가장자리부 근방에 있어서 취약해진다.
외부전극(32)을 형성하는데 있어, 도전성 페이스트가 도포된 세라믹 소체(22)를, 탑 온도가 800℃ 이상, 탑 온도에서의 기전력이 600~900mV의 조건으로 열 처리한다. 이 열 처리에 있어서, 도전성 페이스트 중의 유리 성분이 세라믹 소체(22)의 세라믹 입자(41)간의 입계(42)에 침투하는 동시에, 내도금액 용해성을 가지는 유리 성분을 구성하는 원소를 포함하는 결정성이 생성된다.

Description

적층 세라믹 전자부품 및 그 제조방법{MULTILAYER CERAMIC ELECTRONIC COMPONENT AND METHOD FOR MANUFACTURING SAME}
이 발명은 적층 세라믹 전자부품 및 그 제조방법에 관한 것으로서, 특히 외부전극이 유리 성분을 포함하는 도전성 페이스트의 열 처리(베이킹)에 의해 형성된 적층 세라믹 전자부품 및 그 제조방법에 관한 것이다.
솔더를 사용하여 실장되는 적층 세라믹 콘덴서에서는, 베이킹에 의해 형성된 외부전극상에, 통상 전해 도금과 같은 습식 도금이 적용되고, 예를 들면 Ni 도금막 및 그 위에 Sn 도금막이 형성되며, 그것에 의해 실장성의 향상, 보다 구체적으로는 외부전극의 솔더링성의 향상이 도모된다.
그러나 상술과 같은 습식 도금을 실시하는데 있어 사용되는 도금액은, 적층 세라믹 콘덴서와 같은 세라믹 전자부품에 대하여, 많든 적든 바람직하지 않은 영향을 미치는 것이 알려져 있다.
상술한 바람직하지 않은 영향은 실장 기판이 휠 때, 리플로우(reflow)시 또는 마운트(mounting)시의 크랙 발생과 같은 세라믹 전자부품의 기계적 강도의 저하로서 나타나는 경우가 많다. 이것을 도 4 및 도 5를 참조하여 설명한다.
도 4 및 도 5에는 적층 세라믹 전자부품의 일례로서의 적층 세라믹 콘덴서(1)의 외관이 평면도로 나타나 있다. 적층 세라믹 콘덴서(1)는 직방체 형상의 세라믹 소체(2)를 포함한다. 세라믹 소체(2)는 적층된 복수의 세라믹층으로 이루어지는 것으로, 세라믹층간의 복수의 계면을 따라 도시하지 않는 내부전극이 배치되어 있다.
세라믹 소체(2)의 서로 대향하는 1쌍의 단면상에는 각각 외부전극(3 및 4)이 형성되어 있다. 외부전극(3 및 4)은 상술한 내부전극에 전기적으로 접속되어 있다. 외부전극(3 및 4)은 각각의 끝가장자리부(5 및 6)를 세라믹 소체(2)의 서로 대향하는 1쌍의 주면(7 및 8)상 및 서로 대향하는 1쌍의 측면(9 및 10)상에 위치시키고 있다.
외부전극(3 및 4)상에는, 도 5에 나타내는 바와 같이, 습식 도금에 의해 도금막(11 및 12)이 형성된다. 도 4는 도금막(11 및 12)의 형성 전의 상태를 나타내고 있다.
이러한 적층 세라믹 콘덴서(1)에 대하여, 항절(抗折) 강도를 측정하기 위한 휨 시험을 실시하면 크랙 발생 모드가 도금 전과 도금 후에 다른 것을 알 수 있었다. 즉, 도금 전에서는, 도 4에 나타내는 바와 같이, 세라믹 소체(2)의 중앙부를 가로지르는 크랙(13)이 발생하기 쉽다. 한편, 도금 후에 있어서는, 도 5에 나타내는 바와 같이, 세라믹 소체(2)에 있어서의 외부전극(3 및/또는 4)의 끝가장자리부(5 및/또는 6)가 위치하는 부분을 기점으로 하여, 세라믹 소체(2)에 크랙(14)이 발생하기 쉽다.
이 점에서, 도금액은 특히 외부전극(3 및 4)의 끝가장자리부(5 및 6)가 위치하는 부분에 있어서 세라믹 소체(2)를 열화시키는 것을 추측할 수 있다. 이것을 도 6을 참조하여 설명한다.
도 6은 적층 세라믹 콘덴서(1)의 일부를 확대하여 나타내는 단면도이며, 세라믹 소체(2)에 있어서의 한쪽의 외부전극(3)의 끝가장자리부(5)가 위치하는 부분을 모식적으로 나타내고 있다. 도 6에서는 도금막(11 및 12)의 도시가 생략되어 있다.
도 6에 나타내는 바와 같이, 열 처리를 실시했을 때, 외부전극(3)에는 도전성 페이스트에 포함되어 있던 유리 성분에 의해 유리상(15)이 생성된다. 유리상(15)은 외부전극(3) 중의 복수 개소에 분포하고 있다. 또한 열 처리 공정에 있어서, 도전성 페이스트 중의 유리 성분은, 세라믹 소체(2)의 세라믹 입자(16)간의 입계(17)에 침투하여 반응상(反應狀)(18)을 형성한다. 도 6에는 도시하지 않지만, 다른 쪽의 외부전극(4)측에 대해서도 도시한 외부전극(3)측과 동일한 현상이 생긴다.
이어서, 도 5에 나타낸 도금막(11 및 12)을 형성하기 위한 도금 공정이 실시되었을 때, 세라믹 입자(16)간의 입계(17)에 침투한 유리 성분 중 도금액에 접촉하기 쉽고, 외부전극(3 및 4)의 끝가장자리부(5 및 6)의 근방에 위치하는 유리 성분은 도금액에 의해 녹여져, 그 결과 세라믹 소체(2)가 외부전극(3 및 4)의 끝가장자리부(5 및 6)의 근방에 있어서 침식되어 버린다. 상술한 크랙(14)의 발생은 이 침식에 의한 취약화가 원인이라고 추측할 수 있다.
한편, 도금액에 의한 침식을 방지하기 위해, 외부전극의 형성에 사용하는 도전성 페이스트의 조성을 개량하는 것도 제안되어 있다. 예를 들면 일본국 특허 제4577461호 공보(특허문헌 1)에는, SiO2가 7중량% 이상 63중량% 이하인 유리 프릿을 포함하는 도전성 페이스트가 기재되어 있다. 그러나 이러한 조성의 유리 프릿을 포함하는 도전성 페이스트를 사용하여 외부전극을 형성하고자 할 때, 외부전극의 형성을 위한 열 처리시에 유리가 세라믹 소체에 열 확산하면, 유리 중에 세라믹 성분이 확산하므로, 유리의 물성이 변화하여, 도금액에 대한 내(耐)용해성 또는 내산성이 저하할 가능성이 있다.
또한 상술한 문제는 외부전극상에 도금막을 형성할 경우에 사용되는 도금액에 기인하는 것이었는데, 동일한 문제는 도금액에 한정되지 않고, 다른 원인에 의해서도 생길 수 있다. 따라서, 외부전극에 도금이 실시되지 않는 적층 세라믹 전자부품에 있어서도 동일한 문제에 조우할 수 있다.
일본국 특허 제4577461호 공보
그리하여, 이 발명의 목적은, 상술한 바와 같은 문제를 해결할 수 있는 적층 세라믹 전자부품 및 그 제조방법을 제공하고자 하는 것이다.
이 발명은 적층된 복수의 세라믹층으로 이루어지는 세라믹 소체와, 세라믹층간의 복수의 계면을 따라 배치된 내부전극과, 내부전극에 전기적으로 접속되도록 세라믹 소체의 외표면상에 형성되면서, 유리 성분을 포함하는 외부전극을 포함하는 적층 세라믹 전자부품에 우선 적합한 것으로서, 상술한 기술적 과제를 해결하기 위해, 세라믹 소체에 있어서의 외부전극의 끝가장자리부에 접하는 부분에 위치하는 세라믹 입자간의 입계에는, 외부전극에 포함되는 유리 성분을 구성하는 원소를 포함하는 결정물이 존재하고 있는 것을 특징으로 하고 있다.
상술한 결정물은 예를 들면 도금액에 대한 내용해성 내지 내산성을 가지고, 세라믹 소체 중에의 도금액 등의 침입을 억제한다.
이 발명은 특히 외부전극상에 습식 도금에 의해 형성된 도금막을 더 포함하는 적층 세라믹 전자부품에 대하여 유리하게 적용된다.
결정물은 Ba, Ti 및 Si를 포함하는 것이 바람직하다.
결정물은, 외부전극과 세라믹 소체의 계면으로부터, 세라믹 소체의 내부를 향해 0.5㎛ 이상의 두께를 가지는 영역에 존재하는 것이 바람직하다. 적층 세라믹 전자부품의 내후성(耐候性)을 보다 향상시킬 수 있다.
외부전극에 포함되는 유리 성분은 BaO를 40몰% 이상 및/또는 TiO2를 10몰% 이상 포함하는 것이 바람직하다.
이 발명은 또한 적층 세라믹 전자부품의 제조방법에도 적합하다. 이 발명에 따른 적층 세라믹 전자부품의 제조방법은, 적층된 복수의 세라믹층으로 이루어지는 것으로, 세라믹층간의 복수의 계면을 따라 내부전극이 배치되어 있는 세라믹 소체를 준비하는 공정과, 유리 성분을 포함하는 도전성 페이스트를 준비하는 공정과, 내부전극에 전기적으로 접속되도록, 세라믹 소체의 외표면상에 도전성 페이스트를 도포하는 공정과, 도전성 페이스트를 열 처리함으로써 외부전극을 형성하는 공정을 포함한다.
이러한 제조방법에 있어서, 이 발명에서는 상술한 기술적 과제를 해결하기 위해, 외부전극을 형성하는 공정은, 도전성 페이스트가 도포된 세라믹 소체를, 탑 온도가 800℃ 이상인 온도 조건 및 탑 온도에서의 기전력이 600~900mV인 분위기 조건으로 열 처리하는 공정을 포함하고, 상기 열 처리하는 공정에 있어서, 도전성 페이스트 중의 유리 성분을 세라믹 소체의 세라믹 입자간의 입계에 침투시키는 동시에, 세라믹 소체에 있어서의 외부전극의 끝가장자리부에 접하는 부분에 위치하는 세라믹 입자간의 입계에, 유리 성분을 구성하는 원소를 포함하는 결정물을 생성하도록 한 것을 특징으로 하고 있다.
이 발명은 특히 외부전극상에 습식 도금에 의해 도금막을 형성하는 공정을 더 포함하는 적층 세라믹 전자부품의 제조방법에 대하여 유리하게 적용된다.
이 발명에 따른 적층 세라믹 전자부품에 의하면, 적어도 도금액에 대한 내용해성을 가지는 결정물이, 세라믹 소체에 있어서의 외부전극의 끝가장자리부에 접하는 부분에 위치하는 세라믹 입자간의 입계에 존재하므로, 예를 들면 도금 공정을 실시할 경우, 외부전극의 끝가장자리부 근방에 있어서 세라믹 소체가 도금액에 침식되어 취약해지는 것이 억제된다. 그 때문에, 도 5를 참조하여 상술한 바와 같은 외부전극의 끝가장자리부가 위치하는 부분을 기점으로 하는 크랙의 발생을 유리하게 억제할 수 있다. 그 결과, 적층 세라믹 전자부품의 기계적 강도를 높일 수 있다.
이 발명에 따른 적층 세라믹 전자부품의 제조방법에 의하면, 상술한 바와 같은 특징적 구성을 가지는 적층 세라믹 전자부품, 즉 세라믹 소체에 있어서의 외부전극의 끝가장자리부에 접하는 부분에 위치하는 세라믹 입자간의 입계에, 외부전극에 포함되는 유리 성분을 구성하는 원소를 포함하는 결정물이 존재하고 있는 적층 세라믹 전자부품을 확실하게 제조할 수 있다.
이 발명의 한 실시형태에 의한 적층 세라믹 전자부품으로서의 적층 세라믹 콘덴서(21)를 나타내는 단면도이다.
도 2는 도 1에 나타낸 적층 세라믹 콘덴서(21)의 일부를 확대하여 나타내는 단면도이며, 도금막의 도시를 생략하면서, 세라믹 소체(22)에 있어서의 한쪽의 외부전극(32)의 끝가장자리부(34)가 위치하는 부분을 모식적으로 나타내고 있다.
도 3은 실험예에서 있어서 구한 반응상의 두께를 설명하기 위한 도면이다.
도 4는 이 발명이 해결하고자 하는 과제를 설명하기 위한 것으로, 도금 전의 적층 세라믹 콘덴서(1)에 크랙(13)이 형성된 상태를 나타내는 평면도이다.
도 5는 이 발명이 해결하고자 하는 과제를 설명하기 위한 것으로, 도금 후의 적층 세라믹 콘덴서(1)에 크랙(14)이 형성된 상태를 나타내는 평면도이다.
도 6은 도 4 및 도 5에 나타낸 적층 세라믹 콘덴서(1)의 일부를 확대하여 나타내는 도 2에 대응하는 도면이다.
이하에서, 이 발명이 적용되는 세라믹 전자부품으로서 적층 세라믹 콘덴서를 예로 들어 설명한다.
도 1을 참조하여, 적층 세라믹 콘덴서(21)는 적층된 복수의 세라믹층(23)으로 이루어지는 적층 구조의 세라믹 소체(22)를 포함하고 있다. 세라믹 소체(22)의 내부에는, 각각 복수의 제1 및 제2의 내부전극(24 및 25)이 세라믹층(23)간의 복수의 계면을 따라 배치되어 있다. 제1의 내부전극(24)과 제2의 내부전극(25)은 각각의 일부에 있어서 서로 대향하며, 적층방향에서 보아 교대로 배치된다. 내부전극(24 및 25)은 예를 들면 니켈을 주성분으로 하고 있다.
세라믹 소체(22)는, 서로 대향하는 제1 및 제2의 주면(26 및 27), 서로 대향하는 제1 및 제2의 측면(도시되지 않는 지면(紙面)에 평행한 면) 및 서로 대향하는 제1 및 제2의 단면(30 및 31)을 가지는 실질적으로 직방체 형상을 가지고 있다.
세라믹 소체(22)의 제1의 단면(30)에는 제1의 내부전극(24)의 각 단부(端部)가 노출되어 있다. 세라믹 소체(22)의 제1의 단면(30)상에는, 제1의 내부전극(24)의 각 단부에 전기적으로 접속되도록 제1의 외부전극(32)이 형성되어 있다.
세라믹 소체(22)의 제2의 단면(31)에는 제2의 내부전극(25)의 각 단부가 노출되어 있다. 세라믹 소체(22)의 제2의 단면(31)상에는, 제2의 내부전극(25)의 각 단부에 전기적으로 접속되도록 제2의 외부전극(33)이 형성되어 있다.
제1 및 제2의 외부전극(32 및 33)은, 각각의 끝가장자리부(34 및 35)를 단면(30 및 31)에 인접하는 주면(26 및 27)상에 위치시키고 있고, 또한 이 실시형태에서는 도시하지 않지만 측면상에도 위치시키고 있다. 외부전극(32 및 33)은, 도전성 페이스트를 세라믹 소체(22)상에 도포하고, 이것을 열 처리(베이킹)함으로써 형성되는 것인데, 이 열 처리의 상세에 대해서는 후술한다.
외부전극(32 및 33)상에는, 필요에 따라 각각 도금막(36 및 37)이 형성된다. 도금막(36 및 37)은, 이 실시형태에서는, 니켈을 주성분으로 하는 니켈 도금층(38), 및 그 위에 형성되는 주석을 주성분으로 하는 주석 도금층(39)으로 구성된다.
다음으로, 적층 세라믹 콘덴서(21)의 제조방법에 대하여 설명한다.
우선, 세라믹 소체(22)가 준비된다. 세라믹 소체(22)는, 유전체 세라믹 재료를 포함하는 세라믹 그린시트를 준비하고, 이어서 세라믹 그린시트상에, 소정의 패턴으로 내부전극(24 및 25)이 될 도전성 페이스트막을 형성하며, 이어서 도전성 페이스트막이 형성된 세라믹 그린시트를 포함하는 복수의 세라믹 그린시트를 적층함으로써, 소성 전의 상태의 마더 블록을 얻고, 이어서 마더 블록을 절단함으로써, 개개의 적층 세라믹 콘덴서(21)를 위한 복수의 소성 전의 세라믹 소체를 얻으며, 이어서 소성 전의 세라믹 소체를 소성함으로써 얻어진다.
상기와 같이 하여 얻어진 세라믹 소체(22)에 외부전극(32 및 33)이 형성된다. 외부전극(32 및 33)을 형성하는데 있어 도전성 페이스트가 준비된다. 도전성 페이스트는 도전성 금속 분말, 유리 프릿 및 바니시를 포함한다.
도전성 금속 분말로서는 예를 들면 D50이 0.5~5.0㎛인 구리 분말이 사용된다.
유리 프릿으로서는, 바람직하게는 SiO2와 B2O3와 ZnO를 몰비로 10~50:5~50:0~40의 비율로 함유하는 SiO2-B2O3-ZnO계 유리로 이루어지는 것이 사용된다. 유리 프릿은 SiO2, B2O3 및 ZnO 이외에 알칼리 금속의 산화물, 알칼리 토류 금속의 산화물, Al2O3, TiO2 및 ZrO2 중에서 선택되는 적어도 1종을 포함하고 있어도 된다. 유리 프릿을 구성하는 유리의 연화점은 예를 들면 550~650℃가 된다.
유리 프릿의 함유량은, 외부전극(32 및 33)의 치밀성 및 외부전극(32 및 33)의 세라믹 소체(22)에 대한 고착력을 확보하기 위해, 도전성 페이스트 중의 고형분(도전성 금속 분말+유리 프릿)에 대하여 18~22체적%인 것이 바람직하다.
바니시로서는 예를 들면 터피네올을 주성분으로 하는 유기 용제에 아크릴계 수지를 용해시킨 것을 사용할 수 있다.
상술한 도전성 페이스트는, 내부전극(24 및 25)에 전기적으로 접속되도록 세라믹 소체(22)상에 도포되고, 이어서 열 처리(베이킹)됨으로써 외부전극(32 및 33)이 형성된다. 열 처리 후의 외부전극(32 및 33)에서는, 한쪽의 외부전극(32)에 대하여 도 2에 나타내는 바와 같이, 도전성 페이스트에 포함되어 있던 유리 성분에 의해 유리상(40)이 생성된다. 유리상(40)은 외부전극(32) 중의 복수 개소에 분포하고 있다. 또한 열 처리 공정에 있어서, 도전성 페이스트 중의 유리 성분은, 세라믹 소체(22)의 세라믹 입자(41)간의 입계(42)에 침투하여 반응상(43)을 형성한다. 도 2에는 도시하지 않지만, 다른 쪽의 외부전극(33)측에 대해서도 도시한 외부전극(32)측과 동일한 현상이 생긴다. 이상의 현상은 도 6을 참조하여 상술한 현상과 동일하다.
이 발명의 특징은, 상술의 열 처리 공정에서, 탑 온도가 800℃ 이상인 온도 조건 및 탑 온도에서의 기전력이 600~900mV인 분위기 조건이 적용된다는 것이다. 이러한 조건에서의 열 처리에 의해, 도 2에 나타내는 바와 같이, 세라믹 소체(22)의 세라믹 입자(41)간의 입계(42)에 침투한 유리 성분은 상기 유리 성분을 구성하는 원소를 포함하는 결정물을 생성한다.
상술과 같이, 유리 성분을 구성하는 원소를 포함하는 결정물이 생성되는 원인, 즉 유리가 결정화하는 원인에 대하여 고찰한다. 유리가 결정화하기 쉬워지는 원인으로서 이하의 2점을 생각할 수 있다.
(1)상술한 바와 같이, 외부전극 형성을 위한 도전성 페이스트 중의 유리 프릿으로서 SiO2-B2O3-ZnO계 유리로 이루어지는 것이 사용되는 것으로 한다. 이 경우, 기전력이 600~900mV인 환원성 분위기하에서 도전성 페이스트를 베이킹하기 때문에, 도전성 페이스트 중의 유리 조성에 포함되는 ZnO가 승화하기 쉬워져, 도전성 페이스트의 베이킹 후의 유리 조성이 변화하여 결정화하기 쉬워진다. 즉, 유리화 범위가 좁아진다. 이에 관해, 보다 결정화하기 쉽게 하기 위해서는, 도전성 페이스트 중의 유리 조성으로부터 ZnO를 제외하고 계산한 유리 조성 중의 SiO2량은 40몰% 이상이 되는 조성이 바람직하다.
(2)세라믹 입계에 존재하는 세라믹 성분(Ba 및 Ti)이 외부전극 중의 유리에 용해, 확산하면 유리가 결정화하기 쉬워진다.
상기 (1) 및 (2)의 어느 하나, 또는 양쪽이 원인이 되어, 외부전극이 되는 도전성 페이스트 중의 유리의 조성이 변화하여 결정화하는 것으로 추측된다.
일례로서 SiO2를 40몰%, B2O3을 10몰% 포함하는 SiO2-B2O3계 유리에 BaO 및 TiO2를 첨가하여, 유리를 제작했을 때의 결정화의 유무를 나타내면, 이하의 표 2와 같은 결과가 얻어졌다.
Figure 112015059052113-pct00001
표 1로부터 알 수 있듯이, BaO를 40몰% 이상, 혹은 TiO2를 10몰% 이상 첨가하면 유리는 결정화하였다.
또한 외부전극의 베이킹 후도 유리 성분 중의 SiO2, B2O3, BaO, 및 TiO2의 몰비는 변화하지 않았다.
상술한 바와 같이, 도전성 페이스트 중의 유리 조성은, ZnO를 제외하고 계산한 유리 조성 중의 SiO2량이 40몰% 이상이 되는 것이 바람직하지만, 외부전극 형성을 위한 열 처리(베이킹) 후에 토털(total)로서 이러한 조성이 되도록 수종류의 유리를 혼합해도 된다.
또한 도전성 페이스트 중에 실리카 유리(SiO2)를 첨가해도 되는데, 이 경우 연화점이 높은 실리카 유리가 다른 유리와 완전히 용합(溶合)하는 조건으로 열 처리를 행할 필요가 있다. 예를 들면, 탑 온도 유지 시간을 60~120시간과 같이 장시간화하는 등의 조건 설정을 생각할 수 있다.
또한 도전성 페이스트 중의 유리 성분으로부터, ZnO를 승화시키거나, 세라믹 입계 성분을 용해/확산시키기 위해, 외부전극 형성을 위한 열 처리를 복수회 실시해도 된다.
다음으로, 도 1에 나타낸 바와 같이, 도금막(36 및 37)이, 예를 들면 전해 도금과 같은 습식 도금을 실시함으로써 외부전극(32 및 33)상에 형성된다. 상술한 바와 같이, 세라믹 입자(41)간의 입계(42)에 침투한 유리 성분 중, 외부전극(32 및 33)의 끝가장자리부(34 및 35)의 근방에 위치하는 유리 성분은 도금액에 접촉하기 쉽다. 그러나 입계(42)에 생성한 결정물은 도금 공정에 있어서 사용되는, 예를 들면 Ni 도금액이나 Sn 도금액에 대하여 내용해성을 가지고 있으므로, 도금 공정에서, 외부전극(32 및 33)의 끝가장자리부(34 및 35) 근방에 있어서 세라믹 소체(22)가 침식되어 취약해지는 것이 억제된다. 그 때문에, 외부전극(32 및 33)의 끝가장자리부(34 및 35)가 위치하는 부분을 기점으로 하는 크랙의 발생을 유리하게 억제할 수 있고, 결과적으로 적층 세라믹 콘덴서(21)의 기계적 강도를 높일 수 있다.
이 발명에 따른 적층 세라믹 전자부품이, 도 1에 나타낸 바와 같은 적층 세라믹 콘덴서(21)인 경우 세라믹층(23)은 유전체 세라믹으로 구성된다. 이 발명이 적용되는 적층 세라믹 전자부품은, 그 외에 인덕터, 서미스터, 압전 부품 등이어도 된다. 따라서, 적층 세라믹 전자부품의 기능에 따라, 세라믹층은 유전체 세라믹 외에 자성체 세라믹, 반도체 세라믹, 압전체 세라믹 등으로 구성되어도 된다.
또한 도시한 적층 세라믹 콘덴서(21)는, 2개의 외부전극(32 및 33)을 포함하는 2단자형의 것인데, 이 발명은 다단자형의 적층 세라믹 전자부품에도 적용할 수 있다.
다음으로, 이상의 실시형태에 근거하여 실시한 실험예에 대하여 설명한다.
[실험예 1]
(1)세라믹 소체의 제작
Ba 및 Ti를 주성분으로 하는 세라믹 재료 분말을 포함하는 복수의 세라믹 그린시트를 준비하였다. 다음으로, 세라믹 그린시트상에, Ni를 주성분으로 하는 도전성 페이스트를 스크린 인쇄에 의해 도포하여, 내부전극이 될 도전성 페이스트막을 형성하였다.
다음으로, 도전성 페이스트막이 형성되어 있지 않은 세라믹 그린시트를 소정의 외층 두께가 되도록 적층하고, 이어서 도전성 페이스트막이 형성된 세라믹 그린시트를 소정 매수 적층하며, 또한 도전성 페이스트가 형성되어 있지 않은 세라믹 그린시트를 소정의 외층 두께가 되도록 적층함으로써, 복수의 세라믹 소체를 꺼내는 것이 가능한 소성 전의 상태의 마더 블록을 얻었다.
다음으로, 마더 블록을 절단하여, 복수의 칩상의 소성 전의 세라믹 소체를 꺼내고, 이어서 소성 전의 세라믹 소체를 배치로(batch furnace)에 있어서 환원성 분위기하에서 소성하여, 소결한 세라믹 소체를 얻었다.
(2)외부전극용 도전성 페이스트의 준비
Cu 분말(D50=1.5㎛)과, 연화점: 600℃의 SiO2-B2O3-ZnO계 유리로 이루어지는 유리 프릿과, 터피네올을 주성분으로 하는 유기 용제에 아크릴계 수지를 용해하여 이루어지는 바니시를 분산·혼합함으로써 외부전극용의 도전성 페이스트를 얻었다.
상기 유리 프릿은 SiO2, B2O3 및 ZnO를 몰비로 30:25:15의 비율로 포함하는 것으로, ZnO를 제외하고 계산한 유리 조성 중의 SiO2량이 40몰%가 되도록 하였다.
또한 도전성 페이스트 중의 고형분(Cu 분말 및 유리 프릿)에 대한 유리량은 20체적%가 되도록 하였다.
(3)외부전극의 형성
다음으로, 정반(定盤)상에 상기 외부전극용 도전성 페이스트로 이루어지는 막을 소정의 두께로 형성해 두고, 이 도전성 페이스트막 중에, 홀더에 의해 유지된 세라믹 소체의 단부를 침지한 후, 도전성 페이스트막으로부터 꺼냄으로써, 세라믹 소체의 양 단면에 외부전극이 될 도전성 페이스트를 도포하였다.
이어서, 외부전극이 될 도전성 페이스트를 베이킹하기 위해, 외부전극용 도전성 페이스트막을 형성한 세라믹 소체를 벨트로(belt furnace)에서 열 처리함으로써, 베이킹된 외부전극을 세라믹 소체상에 형성하였다. 열 처리에 있어서는, 표 2의 "탑 온도"의 란에 나타내는 탑 온도를 5분간 유지하는 온도 조건을 채용하고, 분위기 조건에 대해서는, 탑 온도에 있어서, 캐리어 가스로서의 N2 중에 H2를 첨가함으로써, 표 2의 "탑 온도에서의 기전력"의 란에 나타내는 기전력이 되는 환원력을 나타내는 분위기로 하였다.
(4)도금막의 형성
상기 외부전극상에 Ni 전해 도금 및 Sn 전해 도금을 순차 실시하여 도금막을 형성하였다.
이상과 같이 하여 시료가 되는 적층 세라믹 콘덴서를 얻었다.
(5)평가
(5)-1. 외부전극의 끝가장자리부의 관찰
각 시료에 따른 적층 세라믹 콘덴서를, 길이방향 치수와 두께방향 치수에 의해 규정되는 면으로부터 폭방향 치수의 1/2이 될 때까지 연마하여 얻어진 연마면에 대하여, 세라믹 소체에 있어서의 외부전극의 끝가장자리부에 접하는 부분에서의 임의의 1개소를, TEM(투과형 전자 현미경)을 사용하여 100000~200000배의 배율로 관찰하였다.
보다 구체적으로는, TEM 관찰한 개소에 있어서, 100000~200000배의 배율로 Si 및 Ba에 대하여 매핑 분석을 행하고, 외부전극과 세라믹 소체의 계면으로부터 세라믹 소체측에 있어서, 입계(Si)와 입자(Ba)를 구별하였다.
상기와 같이 구한 입계 개소에 대하여, 점 분석에 의해 정성(定性) 분석과 반정량(半定量) 분석을 행하였다. 또한 점 분석을 행한 입계에서의 전자선 회절을 측정하여, 입계에 침입한 유리 성분의 결정화의 유무를 판정하였다.
이상과 같이 평가한 시료수는 각 시료에 대하여 20개로 하였다.
이 결과가 표 2의 "결정화의 유무"의 란에 나타나 있다.
또한 "결정화의 유무"에 대하여 "유"로 판정된 시료에 있어서, 결정물은 Ba, Ti 및 Si를 포함하는 산화물인 것이 상기 점 분석에 의해 확인되었다.
(5)-2. 휨 시험
유리 에폭시 기판에, 각 시료에 따른 적층 세라믹 콘덴서를 솔더로 실장하고, 1.0mm/초의 속도로 하중을 더하여, 휨량이 1.5mm에 달하고 나서 5±1초간 유지하였다.
이어서, 상기의 휨 시험을 실시한 후의 적층 세라믹 콘덴서를, 기판으로부터 떼어내고, 길이방향 치수와 두께방향 치수에 의해 규정되는 면으로부터 폭방향 치수의 1/2이 될 때까지 연마하였다. 그리고, 연마면에서의, 세라믹 소체에 있어서의 외부전극 끝가장자리부에 접하는 부분을, 2개의 외부전극의 각각에 대하여 관찰하여, 외부전극 끝가장자리부로부터 발생하고 있는 크랙의 유무를 판정하였다. 표 2의 "휨 시험에 의한 크랙의 발생율"의 란에는 시료수 20개 중에서 크랙이 발생한 시료의 비율[%]이 나타나 있다.
(5)-3. 내후성 시험
각 시료에 따른 적층 세라믹 콘덴서를 유리 에폭시 기판에 실장하여, 시험 전의 적층 세라믹 콘덴서의 절연 저항을 측정하였다.
이어서, 각 시료에 따른 적층 세라믹 콘덴서를, 이것에 정격 전압을 인가하면서 온도 70℃, 상대 습도 95%의 분위기 중에 2000시간 방치하는 내습 부하 시험을 실시하였다.
내습 부하 시험 후의 적층 세라믹 콘덴서의 절연 저항을 측정하고, 시험 전의 절연 저항과 비교하여, 1자리 이상 저항값이 저하한 것을 불량품으로 판정하고, 시료수 100개 중에서 불량품으로 판정된 시료의 개수를 구하였다. 이 개수가 표 2의 "내후성"의 란에 나타나 있다.
(5)-4. 반응상의 두께 측정
각 시료에 따른 적층 세라믹 콘덴서를, 길이방향 치수와 두께방향 치수에 의해 규정되는 면으로부터 폭방향 치수의 1/2이 될 때까지 연마하여 얻어진 연마면에 대하여, 세라믹 소체에 있어서의 외부전극의 끝가장자리부에 접하는 부분에서의 임의의 1개소를 10000~20000배의 배율로 관찰하였다.
관찰한 개소에 대하여, 반응상의 두께방향을 따라 선(線) 분석함으로써, 규소의 농도 분포를 구하고, 도 3에 나타내는 바와 같은 분석 결과를 얻은 후, 도 3에 나타낸 규소의 농도 기울기를 봄으로써 반응상의 두께를 구하였다. 표 2의 "반응상의 두께"의 란에는 5개의 시료에 대한 평균값이 나타나 있다.
Figure 112015059052113-pct00002
표 2에 있어서 시료 번호에 *를 붙인 것은 이 발명의 범위 외의 비교예이다.
이 발명의 범위 내에 있는 "결정화의 유무"가 "유"로 판정된 시료 2~4 및 9~20에서는 "휨 시험에 의한 크랙의 발생율"이 0%였다. 이것은 시료 2~4 및 9~20에 있어서 생성된 결정물이 도금액에 용해되지 않았기 때문으로 추측할 수 있는데, 이것을 확인하기 위해, 결정물의 도금액에 대한 내용해성을 다음과 같이 하여 평가하였다.
상술과 같이, 길이방향 치수와 두께방향 치수에 의해 규정되는 면으로부터 폭방향 치수의 1/2이 될 때까지 연마한 시료에 있어서의 연마면에 대하여, 세라믹 소체에 있어서의 외부전극의 끝가장자리부에 접하는 부분을, FE-SEM(전계 방출형 주사 전자 현미경)을 사용하여 10000배의 배율로 관찰하고, 이어서 같은 시료를 60℃의 Ni 도금액에 2시간, 25℃의 Sn 도금액에 1시간 각각 침지한 후, 상기 연마면에 대하여, 세라믹 소체에 있어서의 외부전극 끝가장자리부에 접하는 부분을 다시 FE-SEM을 사용하여 관찰하였다. 그리고, 도금액 침지 전후의 FE-SEM상의 변화로부터, 결정화한 유리 성분의 도금액에 대한 내용해성을 평가하였다. 그 결과, 시료 2~4 및 9~20에 있어서 생성된 결정물은 도금액에 용해하지 않는 것이 확인되었다.
이들에 대하여, 이 발명의 범위 외에 있는 "결정화의 유무"가 "무"로 판정된 시료 1 및 5~8에서는 "휨 시험에 의한 크랙의 발생율"이 0%가 되지 않았다. 이들 시료 1 및 5~8에서는 "탑 온도의 기전력"이 500mV였다.
또한 시료 1~4에서는 "탑 온도"가 800℃ 미만인 750℃였다. 이와 같이, "탑 온도"가 800℃ 미만인 경우, "탑 온도에서의 기전력"을 500~900mV의 범위로 변경했다고 해도, 외부전극의 치밀성이 낮으므로 "내후성"이 저하하였다. 이들 시료 1~4에서는 "탑 온도에서의 기전력"을 보다 높게 할수록, 즉 열 처리 분위기의 환원력을 보다 강하게 할수록 "내후성"이 보다 양호해지는 경향이 나타났다.
또한 "탑 온도"와 "탑 온도에서의 기전력"에 주목하면 "탑 온도"가 800℃ 이상이면서, "탑 온도에서의 기전력"이 600~900mV의 범위에 있으면 "결정화의 유무"가 "유"이면서, "휨 시험에 의한 크랙의 발생율"이 0%인 적층 세라믹 콘덴서 시료를 확실하게 얻을 수 있었다.
"반응상의 두께"에 주목하면 그것은 바람직하게는 0.5㎛ 이상인 것을 알 수 있었다. 시료 17에서는 "반응상의 두께"가 0.4㎛이며, "내후성"에 있어서 3개의 불량품이 생겼다.
21: 적층 세라믹 콘덴서 22: 세라믹 소체
23: 세라믹층 24, 25: 내부전극
32, 33: 외부전극 34, 35: 외부전극의 끝가장자리부
36, 37: 도금막 40: 유리상
41: 세라믹 입자 42: 입계
43: 반응상

Claims (7)

  1. 적층된 복수의 세라믹층으로 이루어지는 세라믹 소체와,
    상기 세라믹층간의 복수의 계면을 따라 배치된 내부전극과,
    상기 내부전극에 전기적으로 접속되도록, 상기 세라믹 소체의 외표면상에 형성되면서, 유리 성분을 포함하는 외부전극을 포함하고,
    상기 세라믹 소체에 있어서의 상기 외부전극의 끝가장자리부에 접하는 부분에 위치하는 세라믹 입자간의 입계에는, 상기 외부전극에 포함되는 상기 유리 성분을 구성하는 원소를 포함하는 결정물이 존재하고 있으며,
    상기 결정물은 Ba, Ti, 및 상기 유리 성분을 구성하는 원소인 Si를 포함하는 것을 특징으로 하는 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 외부전극상에 습식 도금에 의해 형성된 도금막을 더 포함하는 것을 특징으로 하는 적층 세라믹 전자부품.
  3. 삭제
  4. 제1항 또는 제2항에 있어서,
    상기 결정물은, 상기 외부전극과 상기 세라믹 소체의 계면으로부터, 상기 세라믹 소체의 내부를 향해 0.5㎛ 이상의 두께를 가지는 영역에 존재하는 것을 특징으로 하는 적층 세라믹 전자부품.
  5. 제1항 또는 제2항에 있어서,
    상기 외부전극에 포함되는 상기 유리 성분은 i) BaO를 40몰% 이상 포함, ii) TiO2를 10몰% 이상 포함, 또는 iii) BaO를 40몰% 이상 포함하고 TiO2를 10몰% 이상 포함하는 것을 특징으로 하는 적층 세라믹 전자부품.
  6. 적층된 복수의 세라믹층으로 이루어지는 것으로, 상기 세라믹층간의 복수의 계면을 따라 내부전극이 배치되어 있는 세라믹 소체를 준비하는 공정과,
    유리 성분을 포함하는 도전성 페이스트를 준비하는 공정과,
    상기 내부전극에 전기적으로 접속되도록, 상기 세라믹 소체의 외표면상에 상기 도전성 페이스트를 도포하는 공정과,
    상기 도전성 페이스트를 열 처리함으로써 외부전극을 형성하는 공정을 포함하고,
    상기 외부전극을 형성하는 공정은, 상기 도전성 페이스트가 도포된 상기 세라믹 소체를, 탑 온도가 800℃ 이상인 온도 조건 및 탑 온도에서의 기전력이 600~900mV인 분위기 조건으로 열 처리하는 공정을 포함하며, 상기 열 처리하는 공정에 있어서, 상기 도전성 페이스트 중의 상기 유리 성분을 상기 세라믹 소체의 세라믹 입자간의 입계에 침투시키는 동시에, 상기 세라믹 소체에 있어서의 상기 외부전극의 끝가장자리부에 접하는 부분에 위치하는 세라믹 입자간의 입계에, 상기 유리 성분을 구성하는 원소를 포함하는 결정물을 생성하도록 하며,
    상기 결정물은 Ba, Ti, 및 상기 유리 성분을 구성하는 원소인 Si를 포함하는 것을 특징으로 하는 적층 세라믹 전자부품의 제조방법.
  7. 제6항에 있어서,
    상기 외부전극상에 습식 도금에 의해 도금막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 적층 세라믹 전자부품의 제조방법.
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