JP2006203230A - 配線基板およびそれを用いた電子装置 - Google Patents

配線基板およびそれを用いた電子装置 Download PDF

Info

Publication number
JP2006203230A
JP2006203230A JP2006050956A JP2006050956A JP2006203230A JP 2006203230 A JP2006203230 A JP 2006203230A JP 2006050956 A JP2006050956 A JP 2006050956A JP 2006050956 A JP2006050956 A JP 2006050956A JP 2006203230 A JP2006203230 A JP 2006203230A
Authority
JP
Japan
Prior art keywords
layer
melting point
copper
tin
brazing material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006050956A
Other languages
English (en)
Other versions
JP4264091B2 (ja
Inventor
Yasuo Fukuda
康雄 福田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Priority to JP2006050956A priority Critical patent/JP4264091B2/ja
Publication of JP2006203230A publication Critical patent/JP2006203230A/ja
Application granted granted Critical
Publication of JP4264091B2 publication Critical patent/JP4264091B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • H01L2924/01322Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15192Resurf arrangement of the internal vias
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Parts Printed On Printed Circuit Boards (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】配線基板の表面の配線層に錫めっき等の低い温度で溶融するめっき皮膜を用いて欠陥のない皮膜を形成しようとした場合に、電子部品を低融点ロウ材を介して接続する際の熱によって、配線層の銅成分が低融点ロウ材中に拡散し、強度劣化を引き起こす。
【解決手段】ガラスセラミックスから成る絶縁基体1に、電子部品3の電極が低融点ロウ材5を介して接続される、銅を主成分とした配線層2を形成して成る配線基板4であって、配線層2のうち前記電極が低融点ロウ材5を介して接続される領域の表面に、熱処理された銅錫合金層6および熱処理された銀または金と錫との合金層7が順次形成されている配線基板4である。低融点ロウ材5を配線層2に接続する際に、配線層2中の銅成分が低融点ロウ材5中に拡散することを効果的に防止することが可能となる。
【選択図】図1

Description

本発明は、半導体素子や容量素子,抵抗器等の電子部品が半田等の低融点ロウ材を介して搭載される配線基板であって、その表面の配線層にめっき層が被着されている配線基板に関するものである。
従来、半導体素子や容量素子,抵抗器等の電子部品が搭載される配線基板は、一般に、酸化アルミニウム質焼結体から成る絶縁基体と、この絶縁基体の上面から下面にかけて形成されたタングステン,モリブデン等の高融点金属材料から成る複数個の配線層とから構成されており、絶縁基体の上面に半導体素子や容量素子,抵抗器等の電子部品を搭載するとともにこのような電子部品の各電極を配線層に半田等の低融点ロウ材を介して電気的に接続するようになっている。
このような配線基板は、配線層の絶縁基体の下面に導出されている部位を外部電気回路基板の配線導体に半田等の低融点ロウ材を介し接続することによって外部電気回路基板上に実装され、同時に配線基板に搭載されている電子部品の各電極が所定の外部電気回路に電気的に接続されることとなる。
また、上述の配線基板は、配線層のうち少なくとも電子部品が半田等の低融点ロウ材を介して接続される領域に、ニッケル−リン合金またはニッケル−ホウ素合金から成るニッケルめっき層と金めっき層とが順次被着されており、このニッケルめっき層によってタングステン等の高融点金属材料から成る配線層に対する半田等の接合を良好とし、金めっき層によってニッケルめっき層の表面にニッケルの酸化物が形成されて半田接合性等が劣化するのを防止している。
また、これらニッケルめっき層および金めっき層を被着させる方法としては、配線基板の小型化に伴う配線層の高密度化によって配線層に対するめっき電力供給用の引き出し線の形成が困難なことから、無電解法が多用されつつある。
一方、金めっき層の下地めっき層となるニッケルめっき層には、タングステン,モリブデン等の高融点金属材料から成る配線層に強固に被着させるとともに、ニッケルめっき層に内在する応力によるクラックやピンホール等のめっき皮膜欠陥をニッケルの結晶成長により抑制する目的のために、例えば800℃乃至1000℃の熱処理が加えられる。それにより、めっき液が残留しやすいクラックやピンホールがニッケルめっき層において極めて少なくなるため、電子部品を配線層に半田等を介して接続させる際の熱によって残留していためっき液が金めっき層上にしみ出し、それが斑点状のしみを形成して外観不良を生じるという問題が発生しにくいものとなる。
特開平10−102266号公報 特開2001−131774号公報
近年の高度情報化時代を迎え、信号に使用される周波数帯域はますます高周波帯に移行しつつある。このような高周波の信号の伝送を行なう高周波用の配線基板においては、高周波信号を高速で伝送する上で、配線層を形成する導体の抵抗が小さいことが要求され、絶縁基体にもより低い誘電率が要求される。
しかし、従来の配線層に用いられているタングステン,モリブデン等の高融点金属は、導体抵抗が大きいため、信号の伝播速度が遅く、また30GHz以上の高周波領域の信号伝播も困難であることから、このようなタングステン,モリブデン等の金属に代えて銅,銀,金等の低抵抗金属を使用することが必要である。
このため、最近では、ガラスとセラミックス(無機質フィラー)との混合物を焼成して得られるガラスセラミックスを絶縁基体として用いることが注目されている。ガラスセラミックスは、誘電率が低いため高周波用絶縁基体として好適であり、また800℃乃至1000℃の低温で焼成することができることから、銅,銀,金等の低抵抗金属を配線層として使用できるという利点がある。
なお、配線層として使用される低抵抗金属としては、高周波特性に優れた銅を主成分とした導体を用いることが主流となっている。
しかしながら、これらガラスセラミックスに使用される銅を主成分とする導体は、めっき層が被着形成されにくいガラス成分を多量に含有し、そのガラス成分が表面に多数露出して表面が粗面となっており、かつ、焼成の際に絶縁基体の上面に設置され絶縁基体に反りが生ずることを防ぐ役目を果たすセッターの成分が配線層の表面に付着していることが多く、そのため配線層の表面全体にニッケルめっき層を均一に被着させることができないという問題点があった。
そこで、配線層の表面のガラスおよび付着物を、フッ化物を主成分としたガラスエッチング液に浸漬して化学的に除去したり、ブラスト装置等で物理的に除去したりすることが行なわれ、外観的には配線層の表面の全面にニッケルめっき層を均一に被着させることが行なわれている。
ところが、これらの化学的や物理的なガラスおよび付着物の除去においても、その処理条件には絶縁基体や配線層の強度低下を避ける必要性があるため制限があることから、ガラスおよび付着物を完全に除去することができなかった。そのため、配線層の表面には微量のガラスや付着物が残留することになり、この微量の残留したガラスや付着物は、特に初期のめっき析出を阻害することから、ニッケルめっき層に応力の高い部分を形成してしまい、そのため、走査型電子顕微鏡でニッケルめっき層の表面を観察すると斑点状に微細なクラック状の異常析出部を形成してしまうという問題点があった。
この微細なクラック状の異常析出部には、めっき液が残留し易く、ここに残留しためっき液が電子部品を配線層に半田等を介して接続させる際の熱によってニッケルめっき層上の金めっき層の表面にしみ出し、斑点状のしみを形成して外観不良を生じるという問題点があった。
この異常析出部を抑制するためには、例えば熱処理を加えることが考えられるが、ニッケルめっき層の結晶成長に必要な800℃乃至1000℃の熱処理を加えると、銅から成る配線層にフクレ等の問題が誘発されるという問題点があった。このため、低い融点で結晶成長させることのできる錫めっきや半田めっきもしくは鉛代替半田等を施した後、熱処理することで欠陥の無い皮膜を形成し、しみ出しや斑点状のしみの発生を防止するといった手法が一般的にとられるが、半田等の低融点ロウ材実装時の熱や、再実装(リペア)時の熱により、銅を主成分とする配線層中の銅成分が半田等の低融点ロウ材中に拡散し接合性を劣化させるという不具合があった。
本発明は以上のような従来の技術における問題点に鑑みて案出されたものであり、その目的は、配線層が半田等の低融点ロウ材を介して接続される領域以外の表面にしみ出しや斑点状のしみを形成して外観不良を生じることを防止するため、配線層の表面にニッケルよりも低い温度で粒成長する皮膜を形成した場合においても、電子部品を配線層に半田等の低融点ロウ材を介して接続させる際の熱によって銅を主成分とする配線層中の銅成分が半田等の低融点ロウ材中に拡散することを防止できる配線基板およびその製造方法を提供することにある。
本発明の配線基板は、ガラスセラミックスから成る絶縁基体に、電子部品の電極が低融点ロウ材を介して接続される、銅を主成分とした配線層を形成して成る配線基板であって、前記配線層のうち前記電極が前記低融点ロウ材を介して接続される領域の表面に、熱処理された銅錫合金層および熱処理された銀または金と錫との合金層が順次形成されていることを特徴とするものである。
また、本発明の配線基板は、上記構成において、前記銅錫合金層は、前記配線層の表面に被着された錫めっき層に前記配線層の前記銅が熱処理によって拡散して形成され、前記銀または金と錫との合金層は、前記錫めっき層の表面に被着された銀めっき層または金めっき層に前記錫めっき層の錫が熱処理によって拡散して形成されたものであることを特徴とするものである。
さらに、本発明の配線基板の製造方法は、ガラスセラミックスから成る絶縁基体に銅を主成分とした配線層を形成する工程と、前記配線層のうち電子部品の電極が低融点ロウ材を介して接続される領域の表面に、錫めっき層と銀めっき層または金めっき層とを順次被着する工程と、しかる後、前記低融点ロウ材の融点より50℃乃至100℃高い温度で前記錫めっき層と前記銀めっき層または前記金めっき層とに熱処理を施す工程とを具備することを特徴とするものである。
本発明の配線基板によれば、配線層のうち電極が低融点ロウ材を介して接続される領域の表面に、熱処理された銅錫合金層および熱処理された銀または金と錫との合金層が順次形成されていることから、銅錫合金層と銀または金と錫との合金層の融点が実装温度より高いことにより、実装温度では銅錫合金層および銀または金と錫との合金層が熱による化学変化を伴わないため、低融点ロウ材を配線層に接続する際、銅を主成分とする配線層中の銅成分が低融点ロウ材中に拡散することを効果的に防止することが可能となる。その結果、半田等の低融点ロウ材実装時の熱や、再実装(リペア)時の熱により、銅を主成分とする配線層中の銅成分が半田等の低融点ロウ材中に拡散し接合性を劣化させることを効果的に防止することが可能となる。また、銅錫合金層の上に銀または金と錫との合金層が形成されていることから、低融点ロウ材で実装するのに対して、低融点ロウ材,銀または金と錫との合金層,銅錫合金層,配線層中の銅と順次融点が高くなる構成とすることができる。その結果、銅を主成分とする配線層中の銅成分の拡散をより効果的に抑えることが可能となる。
ここで実装温度とは、銅を主成分とする配線層上に電極が低融点ロウ材を介して接続される領域の表面に、順次熱処理された銅錫合金層と熱処理された銀または金と錫との合金層が形成された配線基板に、電子部品を配線層に半田等の低融点ロウ材を介して実装する際の配線基板の温度のことである。
また、本発明の配線基板によれば、銅錫合金層は、配線層の表面に被着された錫めっき層に配線層の銅が熱処理によって拡散して形成され、銀または金と錫との合金層は、錫めっき層の表面に被着された銀めっき層または金めっき層に錫めっき層の錫が熱処理によって拡散して形成されたものであるときには、低融点ロウ材で実装するのに対して、低融点ロウ材,銀または金と錫との合金層,銅錫合金層,配線層中の銅と順次融点が高くなる構成とすることが可能となり、銅を主成分とする配線層中の銅成分の拡散を効果的に抑えることが可能となる。その結果、半田等の低融点ロウ材実装時の熱や、再実装(リペア)時の熱により、銅を主成分とする配線層中の銅成分が半田等の低融点ロウ材中に拡散し接合性を劣化させることを効果的に防止することが可能となる。
また、本発明の配線基板の製造方法によれば、ガラスセラミックスから成る絶縁基体に銅を主成分とした配線層を形成する工程と、配線層のうち電極が低融点ロウ材を介して接続される領域の表面に、錫めっき層と銀めっき層または金めっき層とを順次被着形成した後、前記低融点ロウ材の実装温度より50℃乃至100℃高い温度で錫めっき層と銀めっき層または金めっき層とに熱処理を施す工程とを具備することから、銀めっき層または金めっき層が錫と合金化する過程において、ピンホール等の欠陥の発生を抑えたより一層緻密な金属層が形成されることによって、また銀または金と錫との合金層よりもより一層融点の高い銅錫合金層が形成されることによって、配線層の電極が半田等の低融点ロウ材を介して接合される領域以外の表面にしみ出しや斑点状のしみを形成して外観不良を生じることを効果的に防止することが可能となるうえ、電子部品を配線層に低融点ロウ材を介して接合する際に、銅を主成分とする配線層中の銅成分が半田等の低融点ロウ材中に熱拡散することを効果的に防止することが可能となる。
以上により、本発明の配線基板およびその製造方法によれば、配線層が半田等の低融点ロウ材を介して接続される領域以外の表面にしみ出しや斑点状のしみを形成して外観不良を生じることを防止するため、配線層の表面にニッケルよりも低い温度で粒成長する皮膜を形成した場合においても、電子部品を配線層に半田等の低融点ロウ材を介して接続させる際の熱によって銅を主成分とする配線層中の銅成分が半田等の低融点ロウ材中に拡散することを防止できる配線基板を得ることが可能となる。
本発明の配線基板によれば、ガラスセラミックスから成る絶縁基体に、電子部品の電極が低融点ロウ材を介して接続される、銅を主成分とした配線層を形成して成る配線基板であって、前記配線層のうち前記電極が前記低融点ロウ材を介して接続される領域の表面に、熱処理された銅錫合金層および熱処理された銀または金と錫との合金層が順次形成されていることから、銅錫合金層と銀または金と錫との合金層の融点が実装温度より高いことにより、実装温度では銅錫合金層および銀または金と錫との合金層が熱による化学変化を伴わないため、低融点ロウ材を配線層に接続する際に、銅を主成分とする配線層中の銅成分が低融点ロウ材中に拡散することを効果的に防止することが可能となる。その結果、半田等の低融点ロウ材実装時の熱や、再実装(リペア)時の熱により、銅を主成分とする配線層中の銅成分が半田等の低融点ロウ材中に拡散し接合性を劣化させることを効果的に防止することが可能となる。また、銅錫合金層の上に銀または金と錫との合金層が形成されていることから、低融点ロウ材で実装するのに対して、低融点ロウ材,銀または金と錫との合金層,銅錫合金層,配線層中の銅と順次融点が高くなる構成とすることができる。その結果、銅を主成分とする配線層中の銅成分の拡散をより効果的に抑えることが可能となる。
また、本発明の配線基板によれば、銅錫合金層は、配線層の表面に被着された錫めっき層に配線層の銅が熱処理によって拡散して形成され、銀または金と錫との合金層は、錫めっき層の表面に被着された銀めっき層または金めっき層に錫めっき層の錫が熱処理によって拡散して形成されたものであるときには、低融点ロウ材で実装するのに対して、低融点ロウ材,銀または金と錫との合金層,銅錫合金層,配線層中の銅と順次融点が高くなる構成とすることが可能となり、銅を主成分とする配線層中の銅成分の拡散を効果的に抑えることが可能となる。その結果、半田等の低融点ロウ材実装時の熱や、再実装(リペア)時の熱により、銅を主成分とする配線層中の銅成分が半田等の低融点ロウ材中に拡散し接合性を劣化させることを効果的に防止することが可能となる。
また、本発明の配線基板の製造方法によれば、ガラスセラミックスから成る絶縁基体に銅を主成分とした配線層を形成する工程と、前記配線層のうち電子部品の電極が低融点ロウ材を介して接続される領域の表面に、錫めっき層と銀めっき層または金めっき層とを順次被着する工程と、しかる後、前記低融点ロウ材の融点より50℃乃至100℃高い温度で錫めっき層と銀めっき層または金めっき層とに熱処理を施す工程とを具備することから、銀めっき層または金めっき層が錫と合金化する過程において、ピンホール等の欠陥の発生を抑えたより一層緻密な金属層が形成されることによって、また銀または金と錫との合金層よりもより一層融点の高い銅錫合金層が形成されることによって、配線層の電極が半田等の低融点ロウ材を介して接合される領域以外の表面にしみ出しや斑点状のしみを形成して外観不良を生じることを効果的に防止することが可能となるうえ、電子部品を配線層に低融点ロウ材を介して接合する際に、銅を主成分とする配線層中の銅成分が半田等の低融点ロウ材中に熱拡散することを効果的に防止することが可能となる。
以上により、本発明の配線基板およびその製造方法によれば、配線層が半田等の低融点ロウ材を介して接続される領域以外の表面にしみ出しや斑点状のしみを形成して外観不良を生じることを防止するため、配線層の表面にニッケルよりも低い温度で粒成長する皮膜を形成した場合においても、電子部品を配線層に半田等の低融点ロウ材を介して接続させる際の熱によって銅を主成分とする配線層中の銅成分が半田等の低融点ロウ材中に拡散することを防止できる配線基板およびその製造方法を提供することができた。
次に、本発明の配線基板およびその製造方法を添付図面に基づき詳細に説明する。
図1は、本発明の配線基板を半導体素子を収容する半導体素子収納用パッケージに適用した場合の実施の形態の一例を示し、1は絶縁基体、2は配線層、3は電子部品、4は絶縁基体1と配線層2とで構成された、半導体素子等の電子部品3を搭載するための配線基板、5は低融点ロウ材、8は蓋体である。
絶縁基体1は、ガラス粉末,フィラー粉末(セラミック粉末)、さらに有機バインダ,可塑剤,有機溶剤等を混合したガラスセラミックグリーンシートを焼結することで形成される。
ガラス成分としては、例えばSiO2−B2O3系,SiO2−B2O3−Al2O3系,SiO2−B2O3−Al2O3−MO系(但し、MはCa,Sr,Mg,BaまたはZnを示す),SiO2−Al2O3−M1O−M2O系(但し、M1およびM2は同一または異なってCa,Sr,Mg,BaまたはZnを示す),SiO2−B2O3−Al2O3−M1O−M2O系(但し、M1およびM2は前記と同じである),SiO2−B2O3−M32O系(但し、M3はLi,NaまたはKを示す),SiO2−B2O3−Al2O3−M32O系(但し、M3は前記と同じである),Pb系ガラス,Bi系ガラス等が挙げられる。
また、フィラーとしては、例えばAl2O3,SiO2,ZrO2とアルカリ土類金属酸化物との複合酸化物,TiO2とアルカリ土類金属酸化物との複合酸化物,Al2O3およびSiO2から選ばれる少なくとも1種を含む複合酸化物(例えばスピネル,ムライト,コージェライト)等が挙げられる。
これらガラスとフィラーとの混合割合は質量比で40:60〜99:1であるのが好ましい。
ガラスセラミックグリーンシートに配合される有機バインダとしては、従来からセラミックグリーンシートに使用されているものが使用可能であり、例えばアクリル系(アクリル酸,メタクリル酸またはそれらのエステルの単独重合体または共重合体、具体的にはアクリル酸エステル共重合体,メタクリル酸エステル共重合体,アクリル酸エステル−メタクリル酸エステル共重合体等),ポリビニルブチラール系,ポリビニルアルコール系,アクリル−スチレン系,ポリプロピレンカーボネート系,セルロース系等の単独重合体または共重合体が挙げられる。
ガラスセラミックグリーンシートは、上記ガラス粉末,フィラー粉末,有機バインダに必要に応じて所定量の可塑剤,溶剤(有機溶剤,水等)を加えてスラリーを得て、これをドクターブレード,圧延,カレンダーロール,金型プレス等により厚さ約50μm乃至500μmに成形することによって得られる。
このようにして得られたガラスセラミックグリーンシートに切断加工や打ち抜き加工等を施して適当な形状にするとともに、これを複数枚積層した後、有機成分の除去および焼成を行なう。有機成分の除去は、100℃乃至800℃の温度範囲でこの積層体を加熱することによって行ない、有機成分を分解,揮散させる。また、焼成温度はガラスセラミック組成により異なるが、通常は約800℃乃至1100℃の範囲内である。焼成は通常、大気中で行なうが、導体材料に銅を使用する場合には100℃乃至700℃の水蒸気を含む窒素雰囲気中で有機成分の除去を行なった後、窒素雰囲気中で焼成を行なう。
また、絶縁基体1は、上面の搭載部から下面にかけて多数の配線層2が被着形成されており、配線層2の搭載部に露出した部位には電子部品3の電極が半田等の低融点ロウ材5を介して電気的に接続され、下面に導出された部位は外部電気回路と半田等の低融点ロウ材を介して電気的に接続される。
配線層2は、例えば銅粉末および1重量%以下のガラスから成り、これに適当な有機バインダや溶剤を添加混合して得た金属ペーストを絶縁基体1となるセラミックグリーンシートに予め従来周知のスクリーン印刷法により所定パターンに印刷塗布しておくことによって、絶縁基体1の上面から下面にかけて被着される。
なお、配線層2は焼成の際に絶縁基体1から配線層2へ移動拡散したガラスを含有しており、配線層2の表面には、このようにして移動拡散したガラスが多く存在している。さらに、配線層2の表面には、焼成の際に付着したセッター等の焼成付着物が微量に存在する。
また、配線層2には、図2に要部拡大断面図で示すように、その表面のうち少なくとも電子部品3の電極が低融点ロウ材5を介して接続される領域の表面に、熱処理された銅錫合金層6および熱処理された銀または金と錫との合金層7が順次被着形成されている。
なお、ここで低融点ロウ材5とは、配線層2と、電子部品3および外部電気回路とを電気的,機械的に接続する役割を有する200℃乃至300℃程度の温度で溶融する共晶合金をいう。
本発明の配線基板4によれば、ガラスセラミックスから成る絶縁基体1に、電子部品3の電極が低融点ロウ材5を介して接続される、銅を主成分とした配線層2を形成して成る配線基板4において、配線層2のうち電極が低融点ロウ材5を介して接続される領域の表面に、熱処理された銅錫合金層6および熱処理された銀または金と錫との合金層7が順次形成されていることが重要である。
これは、熱処理された銅錫合金層6を形成するのは、低融点ロウ材5を配線層2に接続する際の熱により銅を主成分とする配線層2中の銅成分が低融点ロウ材5中に拡散することを効果的に防止することが可能となることから、半田等の低融点ロウ材実装時の熱や、再実装(リペア)時の熱により、銅を主成分とする配線層2中の銅成分が半田等の低融点ロウ材5中に拡散し接合性を劣化させることを効果的に防止することができ、電子部品3を配線層2に半田等を介して接続させることが可能となるからである。
また、熱処理された銅錫合金層6の表面に熱処理された銀または金と錫との合金層7を形成するのは、低融点ロウ材で実装するのに対して、低融点ロウ材,銀または金と錫との合金層,銅錫合金層,配線層中の銅と順次融点が高くなる構成とすることができ、その結果、銅を主成分とする配線層中の銅成分の拡散を効果的に抑えることが可能となるからである。
さらに、本発明の配線基板4においては、銅錫合金層6は、配線層2の表面に被着された錫めっき層に配線層2の銅が熱処理によって拡散して形成され、銀または金と錫との合金層7は、錫めっき層の表面に被着された銀めっき層または金めっき層に錫めっき層の錫が熱処理によって拡散して形成されたものであることが望ましい。
これは、低融点ロウ材で実装するのに対して、低融点ロウ材,銀または金と錫との合金層,銅錫合金層,配線層中の銅と順次融点が高くなる構成とすることができ、その結果、銅を主成分とする配線層中の銅成分の拡散を効果的に抑えることが可能となることにより、低融点ロウ材5を配線層2に接続する際に、銅を主成分とする配線層2中の銅成分が低融点ロウ材5中に拡散することを効果的に防止することが可能となり、その結果、半田等の低融点ロウ材実装時の熱や、再実装(リペア)時の熱により、銅を主成分とする配線層中の銅成分が半田等の低融点ロウ材中に拡散し接合性を劣化させることを効果的に防止することが可能となるからである。
なお、銀または金と錫との合金層7のうち、錫銀合金層によれば、銀の融点が高いため、比較的少量の銀で効果的に、銅を主成分とする配線層2中の銅成分が低融点ロウ材5中に拡散することを防止するバリヤ層を形成することができる。
また、錫金合金層によれば、金の半田性および耐食性が極めて優れているため、合金化した後も半田性および耐食性に優れたものとなる。
また、本発明の配線基板の製造方法によれば、ガラスセラミックスから成る絶縁基体1に銅を主成分とした配線層2を形成する工程と、配線層2のうち電子部品3の電極が低融点ロウ材5を介して接続される領域の表面に、錫めっき層と銀めっき層または金めっき層とを順次被着する工程と、しかる後、低融点ロウ材5の融点より50℃乃至100℃高い温度で錫めっき層と銀めっき層または金めっき層とに熱処理を施す工程とを具備することが重要である。
これは、銅錫合金層6および銀または金と錫との合金層7は、図3に要部拡大断面図で示すように、配線層2の表面のうち少なくとも電子部品3の電極が低融点ロウ材5を介して接続される領域の表面に、錫めっき層9と銀めっき層または金めっき層10を順次被着形成した後、例えば窒素雰囲気中で低融点ロウ材5の融点より50℃乃至100℃高い温度でめっき皮膜を合金化することにより、配線層2の銅が錫めっき層9に拡散して形成された銅錫合金層6と、錫めっき層9の錫が銀めっき層または金めっき層10に拡散して形成された銀または金と錫との合金層7とが得られる。その際、錫めっき層9と銀めっき層または金めっき層10の膜厚比率は、銅錫合金層6および銀または金と錫との合金層7を形成する温度(以下合金化温度と呼ぶ)に応じて種々選択することができる。この合金化温度は、配線基板4に電子部品3を低融点ロウ材5を介して搭載する際の低融点ロウ材5の融点より50℃乃至100℃高い温度として選択される。
例えば、低融点ロウ材5の融点が250℃の場合であれば、合金化温度を融点より50℃以上乃至100℃高い温度である300℃乃至350℃に設定すると良い。このことから300℃乃至350℃で形成された銅錫合金層6および銀または金と錫との合金層7の融点は、低融点ロウ材5よりも高くなるため、熱処理された銅錫合金層6および熱処理された銀または金と錫との合金層7が配線層2中の銅に対してバリヤ層として効果的に機能することとなり、この銀または金と錫との合金層7の表面に250℃の温度で実装される低融点ロウ材5中に銅を主成分とする配線層2中の銅成分が拡散することを効果的に防止することが可能となるからである。
また、同様の作用により、低融点ロウ材5の成分が配線層2中へ拡散することも効果的に防止することが可能となる。
これに対して、合金化温度を低融点ロウ材5の融点より50℃未満で高い温度とした場合は、熱処理された銅錫合金層6および熱処理された銀または金と錫との合金層7と低融点ロウ材5との融点の差が小さくなるため、電子部品3の実装時に低融点ロウ材5中へ銅を主成分とする配線層2中の銅成分の拡散を効果的に防止することができないという不具合を生じる。また、合金化温度を低融点ロウ材5の融点より100℃を超えて高い温度とした場合は、絶縁基体1に熱負荷をかけることにより、配線層2中の銅成分と銅錫合金層6となるはずの錫めっき層9中の錫が絶縁基体1に拡散することによる絶縁基体1の絶縁性を劣化させてしまうという不具合を生じる。
さらに、合金化温度を決定した後、錫めっき層9と銀めっき層または金めっき層10の膜厚を決定する。この膜厚比率は、選択した合金化温度で錫めっき層9と銀めっき層または金めっき層10がそれぞれ銅錫合金層6および銀または金と錫との合金層7へと完全に合金化するために、例えば錫めっき層9と銀めっき層10とから錫銀合金層7を形成する場合を例にとると、合金化温度が350℃の場合であれば、錫めっき層9および銀めっき層10の膜厚をそれぞれ4:1の比率にすることで、銅錫合金層6および錫銀合金層7を連続的に形成することができる。
なお、錫めっき層9は、その厚みが0.5μm未満であると、銅を主成分とする配線層2中の銅成分が低融点ロウ材5中に拡散することを防止する効果が得られなくなり、他方、5μmを超えて析出させようとした場合はめっきに長時間を要してしまうこととなる。そのため、錫めっき層9の厚みは0.5μm乃至5μm、好ましくは1μm乃至2μmが良い。また銀めっき層または金めっき層10の厚みは、めっき皮膜が合金化する温度に応じて、錫めっき層9の厚みとの比率で決定することができる。例えば錫めっき層9と銀めっき層10とから錫銀合金層7を形成する場合を例にとると、合金化温度が350℃の場合であれば、錫めっき層9および銀めっき層10の膜厚をそれぞれ4:1の比率にすることで、銅錫合金層6および錫銀合金層7を連続的に形成することができる。
本発明の配線基板の製造方法においては、錫めっき層6は無電解法によって配線層2の表面に被着される。無電解法により錫めっき層6を被着させる無電解錫めっき液としては、特に限定はなく、種々のものが使用できる。具体的には、錫イオン濃度が1g/L乃至50g/Lであるシアンを用いた置換錫めっき液や不均化反応を利用した無電解錫めっき液等を使用することができる。また、銀めっき層または金めっき層7は無電解法によって錫めっき層6の表面に被着される。無電解法により銀めっき層または金めっき層7を被着させる無電解銀めっき液または無電解金めっき液としても、特に限定はなく、種々のものが使用できる。具体的には、銀イオン濃度が5g/L乃至50g/Lであるシアン浴やチオ硫酸浴等または金イオン濃度が1g/L乃至10g/Lであるシアン浴等を使用することができる。
かくして、本発明の配線基板4によれば、絶縁基体1の上面に形成した配線層2に電子部品3の電極を低融点ロウ材5を介して電気的および機械的に接続し、しかる後、絶縁基体1の上面に金属やセラミックスから成る蓋体8をガラスや樹脂,ロウ材等の封止材を介して接合させ、絶縁基体1と蓋体8とから成る容器内部に電子部品3を気密に収容することによって、半導体装置となる。
なお、本発明は上述の実施の形態の例に限定されるものではなく、本発明の要旨を逸脱しない範囲であれば種々の変更は可能である。例えば、上述の例では本発明の配線基板を半導体素子を収容する半導体素子収納用パッケージに適用したが、混成集積回路基板等の他の用途に適用してもよい。
以下、本発明を具体例によって詳細に説明するが、本発明は以下の具体例に限定されるものではない。
ガラスセラミックスから成る絶縁基体上に形成された銅を主成分とした配線層から成る電極にシアンを用いた置換錫めっき液を用いて錫の薄層を形成した後、不均化反応を利用した無電解錫めっき液を用いて錫めっき層を2μmの膜厚で形成し、次いで、シアン浴を用いて銀めっき層を0.5μmの膜厚で形成した後、合金化温度とこの電極に接続される低融点ロウ材の融点との差が表1に示すように0〜150℃である各合金化温度で、それぞれ30秒間熱処理を施した。このようにして作製した試作番号1〜7の配線基板に、融点が245℃の90%Sn−7.5%Bi−2%Ag−0.5%Cuはんだボールを低融点ロウ材として用いて電子部品である半導体素子を実装し、この半導体素子を引き剥がした際の強度および剥がれ面のモードから接合性を判定した。また、リペア性として、一度実装した半導体素子をリペア(再実装)した場合のはんだ性も評価した。
さらに、配線基板上の配線層から成る独立した配線パターン間に電圧を印加し、配線基板の絶縁性も評価した。その結果を表1に示す。
Figure 2006203230
表1における接合性について「○」は、半田ボールシェア試験において破壊界面が半田内部にあって半田内部で100%破断していることから、半田/めっき界面が非常に強固で半田接合性に優れていることを示す。また、「△」は、半田ボールシェア試験において破壊界面に下地の銅錫合金層の一部が露出するものの強度的に問題はなく、実用上問題の無いレベルであることを示す。また、「×」は、半田ボールシェア試験において破壊界面に銅錫合金層が露出し、かつ強度的にも弱いことから、実用上使用できないレベルにあることを示す。
また、リペア性については、再実装を3回繰り返した後に半田ボールシェア試験の評価を実施し、初期の接合状態に対しての比較をするとともに破断モードを確認した。この破断モードの評価基準は接合性と同様とした。
また、絶縁性については、配線基板上の独立したL/S(L:線幅,S:線幅間の間隔)が100μm/100μmの配線層から成る配線パターン間に10Vの電圧を印加し、パターン間の絶縁性を絶縁抵抗器を用いて測定し、実測値で106Ω以上の実用上問題ないレベルにあるものを「○」、106Ω未満のレベルにあるものを「×」とした。
表1の結果から明らかなように、合金化温度と低融点ロウ材の融点との差が0℃の試料No.1は、接合性およびリペア性に問題があった(表中の接合性およびリペア性の欄に×で示す)。また、合金化温度と低融点ロウ材の融点との差が25℃の試料No.2は、接合性およびリペア性に問題があった。(表中の接合性およびリペア性の欄に△で示す)。また、合金化温度と低融点ロウ材の融点との差が150℃の試料No.7は、接合性およびリペア性は良かったが、絶縁性が劣化し問題があった(表中の接合性およびリペア性の欄に△で、絶縁性の欄に×で示す)。また、合金化温度と低融点ロウ材の融点との差が125℃の試料No.6は、接合性およびリペア性は良好であったが、絶縁性が劣化していた(表中の絶縁性の欄に△で示す)。
これに対して、本発明の配線基板の製造方法によって作製された配線基板である、合金化温度と低融点ロウ材の融点との差が50℃,75℃および100℃の試料No.3,4および5は、接合性および絶縁性ともに良好な優れたものであった。
また、リペア性については、破断モードも優れたものであり、接合状態も初期と変化がなく優れたものであった(表中の接合性,リペア性および絶縁性の欄に○で示す)。
次に、試作番号8〜17の配線基板として、ガラスセラミックスから成る絶縁基体上に形成された銅を主成分とする配線層から成る電極にメタンスルホン酸浴を用いて錫めっき層を0.1〜6μmの膜厚で形成し、次いで、シアン浴を用いて銀めっき層を0.025〜1.5μmの膜厚で形成した後、合金化温度と低融点ロウ材の融点との差が75℃となる温度で、30秒間熱処理を施した。このようにして作製した配線基板に、試作番号1〜7の配線基板と同様の評価を行なった。その結果を表2に示す。
Figure 2006203230
表2の結果から分かるように、錫めっき層の膜厚が0.1μmの試料No.8は、接合性およびリペア性に問題が見られた(表中の接合性およびリペア性の欄に△〜×で示す)。また、錫めっき層の膜厚が0.3μmの試料No.9は、破壊界面に下地の銅錫合金層の一部が露出するものの強度的に問題はなく、実用上問題の無いレベルであった(表中の接合性およびリペア性の欄に△で示す)。また、錫めっき層の膜厚が5.5,6.0μmの試料No.16,17は、接合性およびリペア性ともに良好なものであったが、錫めっき層の形成に3乃至4時間と多くの時間が必要であった。
これに対して、錫めっき層の膜厚が0.5,1,2,3,4および5μmの試料No.10,11,12,13,14および15は、接合性およびリペア性ともに問題なく優れたものであった(表中の接合性およびリペア性の欄に○で示す)。
なお、以上の実施例および比較例の配線基板の全てについて、低融点ロウ材として融点が245℃の90%Sn−7.5%Bi−2%Ag−0.5%Cuはんだを用いて、ディッピングにより濡れ性を評価した結果、何れの配線基板も半田濡れ性は良好であった。さらに、何れの配線基板もウイスカの発生は無かった。
次に、ガラスセラミックスから成る絶縁基体上に形成された銅を主成分とした配線層から成る電極にシアンを用いた置換錫めっき液を用いて錫の薄層を形成した後、不均化反応を利用した無電解錫めっき液を用いて錫めっき層を2μmの膜厚で形成し、次いで、シアン浴を用いて金めっき層を1.6μmの膜厚で形成した後、合金化温度とこの電極に接続される低融点ロウ材の融点との差が表3に示すように0〜150℃である各合金化温度で、それぞれ30秒間熱処理を施した。このようにして作製した試作番号18〜24の配線基板に、試作番号1〜7の配線基板と同様の評価を行なった。その結果を表3に示す。
Figure 2006203230
表3の結果から明らかなように、合金化温度と低融点ロウ材の融点との差が0℃の試料No.18は、接合性およびリペア性に問題があった(表中の接合性およびリペア性の欄に×で示す)。また、合金化温度と低融点ロウ材の融点との差が25℃の試料No.19は、接合性およびリペア性に問題があった。(表中の接合性およびリペア性の欄に△で示す)。また、合金化温度と低融点ロウ材の融点との差が150℃の試料No.24は、接合性およびリペア性は良かったが、絶縁性が劣化し問題があった(表中の接合性およびリペア性の欄に△で、絶縁性の欄に×で示す)。また、合金化温度と低融点ロウ材の融点との差が125℃の試料No.23は、接合性およびリペア性は良好であったが、絶縁性が劣化していた(表中の絶縁性の欄に△で示す)。
これに対して、本発明の配線基板の製造方法によって作製された配線基板である、合金化温度と低融点ロウ材の融点との差が50℃,75℃および100℃の試料No.20,21および22は、接合性および絶縁性ともに良好な優れたものであった。
また、リペア性については、破断モードも優れたものであり、接合状態も初期と変化がなく優れたものであった(表中の接合性,リペア性および絶縁性の欄に○で示す)。
また、試作番号25〜34の配線基板として、ガラスセラミックスから成る絶縁基体上に形成された銅を主成分とする配線層から成る電極にシアンを用いた置換錫めっき液を用いて錫の薄層を形成した後、不均化反応を利用した無電解錫めっき液を用いて錫めっき層を0.1〜6μmの膜厚で形成し、次いで、シアン浴を用いて金めっき層を0.08〜4.9μmの膜厚で形成した後、合金化温度と低融点ロウ材の融点との差が75℃となる温度で、30秒間熱処理を施した。このようにして作製した配線基板に、試作番号1〜7の配線基板と同様の評価を行なった。その結果を表4に示す。
Figure 2006203230
表4の結果から分かるように、錫めっき層の膜厚が0.1μmの試料No.25は、接合性およびリペア性に問題が見られた(表中の接合性およびリペア性の欄に△〜×で示す)。また、錫めっき層の膜厚が0.3μmの試料No.26は、破壊界面に下地の銅錫合金層の一部が露出するものの強度的に問題はなく、実用上問題の無いレベルであった(表中の接合性およびリペア性の欄に△で示す)。また、錫めっき層の膜厚が5.5,6μmの試料No.33,34は、接合性およびリペア性ともに良好なものであったが、錫めっき層の形成に3乃至4時間と多くの時間が必要であった。
これに対して、錫めっき層の膜厚が0.5,1,2,3,4および5μmの試料No.27,28,29,30,31および32は、接合性およびリペア性ともに問題なく優れたものであった(表中の接合性およびリペア性の欄に○で示す)。
なお、以上の実施例および比較例の配線基板の全てについて、低融点ロウ材として融点が245℃の90%Sn−7.5%Bi−2%Ag−0.5%Cuはんだを用いて、ディッピングにより濡れ性を評価した結果、何れの配線基板も半田濡れ性は良好であった。さらに、何れの配線基板もウイスカの発生は無かった。
本発明の配線基板の実施の形態の一例を示す断面図である。 図1に示す配線基板の要部拡大断面図である。 本発明の配線基板の製造方法を説明するための配線基板の要部拡大断面図である。
符号の説明
1・・・・絶縁基体
2・・・・配線層
3・・・・電子部品
4・・・・配線基板
5・・・・低融点ロウ材
6・・・・銅錫合金層
7・・・・銀または金と錫との合金層
8・・・・蓋体
9・・・・錫めっき層
10・・・・銀めっき層または金めっき層

Claims (4)

  1. 電子部品が搭載される絶縁基体と、該絶縁基体に形成された銅を主成分とした配線層とからなる配線基板であって、前記電子部品は、前記配線層上に、熱処理された銅錫合金層、熱処理された銀または金と錫との合金層、低融点ロウ材の順に積層された積層体を介して電気的に接続されるとともに、配線層中の銅、熱処理された銅錫合金層、熱処理された銀または金と錫との合金層、低融点ロウ材の順に融点が低くなる構成であることを特徴とする配線基板。
  2. 前記配線層の前記電子部品の電極が前記低融点ロウ材を介して接続される領域の表面に、0.5〜5μmの厚みを有する錫めっき層、および0.13〜1.3μmの厚みを有する銀めっき層が順次被着され、かつ熱処理されることにより銅錫合金層および銀錫合金層が順次形成される請求項1に記載の配線基板。
  3. 前記配線層の前記電子部品の電極が前記低融点ロウ材を介して接続される領域の表面に、0.5〜5μmの厚みを有する錫めっき層、および0.4〜4.1μmの厚みを有する金めっき層が順次被着され、かつ熱処理されることにより銅錫合金層および金錫合金層が順次形成される請求項1に記載の配線基板。
  4. 請求項1〜請求項3に記載の配線基板と、前記配線層と電気的に接合される電子部品とからなる電子装置。
JP2006050956A 2002-09-25 2006-02-27 配線基板の製造方法 Expired - Fee Related JP4264091B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006050956A JP4264091B2 (ja) 2002-09-25 2006-02-27 配線基板の製造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002279128 2002-09-25
JP2006050956A JP4264091B2 (ja) 2002-09-25 2006-02-27 配線基板の製造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2002331239A Division JP3792642B2 (ja) 2002-09-25 2002-11-14 配線基板およびその製造方法

Publications (2)

Publication Number Publication Date
JP2006203230A true JP2006203230A (ja) 2006-08-03
JP4264091B2 JP4264091B2 (ja) 2009-05-13

Family

ID=36960873

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006050956A Expired - Fee Related JP4264091B2 (ja) 2002-09-25 2006-02-27 配線基板の製造方法

Country Status (1)

Country Link
JP (1) JP4264091B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010171367A (ja) * 2008-12-27 2010-08-05 Kyocer Slc Technologies Corp 配線基板
CN114765923A (zh) * 2021-05-20 2022-07-19 上海贺鸿电子科技股份有限公司 一种5g基站隔离器三层线路板及其制备方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010171367A (ja) * 2008-12-27 2010-08-05 Kyocer Slc Technologies Corp 配線基板
CN114765923A (zh) * 2021-05-20 2022-07-19 上海贺鸿电子科技股份有限公司 一种5g基站隔离器三层线路板及其制备方法

Also Published As

Publication number Publication date
JP4264091B2 (ja) 2009-05-13

Similar Documents

Publication Publication Date Title
US9307637B2 (en) Metallized via-holed ceramic substrate, and method for manufacture thereof
JP3555563B2 (ja) 積層チップバリスタの製造方法および積層チップバリスタ
US9017563B2 (en) Plating method of circuit substrate, production method of plated circuit substrate, and silver etching liquid
JP2006339536A (ja) 電子部品および電子部品の製造方法
KR20150086359A (ko) 적층 세라믹 전자부품 및 그 제조방법
KR100516759B1 (ko) 질화알루미늄소결체 및 그로부터 제조된 금속화기판
JP2007324301A (ja) 窒化物セラミックス回路基板の製造方法。
JP2009141292A (ja) 外部端子電極具備電子部品、その搭載電子用品及び外部端子電極具備電子部品の製造方法
JP4264091B2 (ja) 配線基板の製造方法
JP3792642B2 (ja) 配線基板およびその製造方法
JP3857219B2 (ja) 配線基板およびその製造方法
JP3866164B2 (ja) 配線基板
JP3208438B2 (ja) 金属層を備えたセラミックス基板とその製造方法
JP3929989B2 (ja) 導電性ペースト及びその導電性ペーストを用いたセラミック多層回路基板。
JP2003109838A (ja) セラミック電子部品
JP4761595B2 (ja) メタライズ基板
JP2002084051A (ja) 銅メタライズ組成物、低温焼結セラミック配線基板、及びその製造方法
JP4570190B2 (ja) 配線基板
JP2008112786A (ja) 多層セラミックス基板及びその製造方法
JP2006203163A (ja) 配線基板
JP2004281426A (ja) ガラスセラミック配線基板
JPH1065294A (ja) セラミックス配線基板およびその製造方法
JP3652184B2 (ja) 導体ペースト、ガラスセラミック配線基板並びにその製法
JP3631572B2 (ja) 配線基板およびその製造方法
JP2005268515A (ja) セラミック配線基板およびその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080715

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080722

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080922

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081014

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081212

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090120

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090213

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120220

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120220

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130220

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140220

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees