KR101702399B1 - 유리 관통 비아 기술을 이용한 다이플렉서 설계 - Google Patents

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Abstract

다이플렉서는 기판 관통 비아들의 세트를 갖는 기판을 포함한다. 다이플렉서는 또한 기판의 제 1 표면 상의 트래이스들의 제 1 세트를 포함한다. 제 1 트래이스들은 기판 관통 비아들에 커플링된다. 다이플렉서는 상기 제 1 표면에 대향하는 기판의 제 2 표면 상에 트래이스들의 제 2 세트를 더 포함한다. 제 2 트래이스들은 기판 관통 비아들의 세트의 대향하는 단부들에 커플링된다. 기판 관통 비아들 및 트래이스들은 또한 3D 인덕터로서 동작한다. 다이플렉서는 또한 기판에 의해 지지되는 커패시터를 포함한다.

Description

유리 관통 비아 기술을 이용한 다이플렉서 설계{DIPLEXER DESIGN USING THROUGH GLASS VIA TECHNOLOGY}
관련 출원들에 대한 상호참조
[0001] 본 출원은 35 U.S.C.§ 119(e) 하에서, 2013년 1월 11일 출원되고 발명의 명칭이 "DIPLEXER DESIGN USING THROUGH GLASS VIA TECHNOLOGY"인 미국 가특허 출원 번호 제61/751,539호를 우선권으로 주장하며, 상기 가특허의 개시물은 그 전체가 여기에 인용에 의해 명시적으로 포함된다.
기술 분야
[0002] 본 개시는 일반적으로 집적 회로들(IC)에 관한 것이다. 보다 구체적으로, 본 개시는 유리 관통 비아 또는 기판 관통 비아 기술을 이용한 다이플렉서 설계들에 관한 것이다.
[0003] 무선 통신에 대해, 다이플렉서는 캐리어 어그리게이션 시스템(carrier aggregation system)에서 전달되는 신호들의 프로세싱을 도울 수 있다. 캐리어 어그리게이션 시스템들에서, 신호들은 고대역 및 저대역 주파수들 둘 다로 통신된다. 칩셋에서, 다이플렉서는 보통, 고성능을 보장하기 위해 안테나와 튜너(또는 RF 스위치) 간에 삽입된다. 보통, 다이플렉서 설계는 인덕터들 및 커패시터들을 포함한다. 다이플렉서들은 고 품질 팩터(또는 Q)를 갖는 커패시터들 및 인덕터들을 이용함으로써 고성능을 달성할 수 있다. 고성능 다이플렉서들은 또한 컴포넌트들 간의 전자기 커플링을 감소시킴으로써 달성될 수 있으며, 이는 컴포넌트들의 방향 및 지오메트리(geometry)의 어레인지먼트(arrangement)를 통해 달성될 수 있다. 다이플렉서 성능은 특정한 주파수들에서 삽입 손실 및 거절(예를 들어, dB(decibels)로 표현되는 양들)을 측정함으로써 정량화될 수 있다.
[0004] 다이플렉서 제조 프로세스는 전압-제어식 커패시터들(버렉터들(varactors)), 스위칭-어레이 커패시터들, 또는 다른 유사한 커패시터들을 제조하기 위한 프로세스들과 같은 표준 반도체 프로세스들과 호환 가능할 수 있다. 단일 기판 상에서 다이플렉서 설계의 컴포넌트들을 제조하는 것이 유리할 수 있다. 단일 기판 상의 제조는 또한 다양한 상이한 파라미터들을 통해 튜닝되는 튜닝 가능한 다이플렉서들을 가능케 한다.
[0005] 효율적이고 비용-효과적인 방식으로 고성능 다이플렉서들을 제조하는 것은 문제가 있다. 다이플렉서 내의 인덕터들 및 커패시터들의 Q를 증가시키는 것이 또한 이슈이다. 다이플렉서의 크기를 감소시키고 자원들을 가장 경제적으로 이용하면서, 다이플렉서의 다양한 컴포넌트들 간의 전자기 커플링을 감소시키는 것이 또한 유리할 것이다.
[0006] 본 개시의 일 양상에서, 다이플렉서는 기판 관통 비아들의 세트를 갖는 기판을 포함한다. 다이플렉서는 또한 기판의 제 1 표면 상의 트래이스들의 제 1 세트를 포함한다. 제 1 트래이스들은 기판 관통 비아들에 커플링된다. 다이플렉서는 제 1 표면에 대향하는 기판의 제 2 표면 상에 트래이스들의 제 2 세트를 더 포함한다. 제 2 트래이스들은 기판 관통 비아들의 대향하는 단부들에 커플링된다. 기판 관통 비아들 및 트래이스들은 3D 인덕터로서 동작한다. 다이플렉서는 또한 기판에 의해 지지되는 커패시터를 포함한다.
[0007] 본 개시의 다른 양상은 제 1 포트, 제 2 포트 및 제 3 포트를 포함하는 다이플렉서에 관한 것이다. 다이플렉서는 또한 제 1 포트, 제 2 포트 및 제 3 포트 중 2개 간의 저역 통과 필터를 포함한다. 다이플렉서는 추가로 제 1 포트, 제 2 포트 및 제 3 포트 중 다른 2개 간의 제 2 통과 필터를 포함한다. 제 2 통과 필터는 대역 통과 필터 또는 고역 통과 필터이다.
[0008] 본 개시의 다른 양상에서, 다이플렉서를 제조하는 방법이 설명된다. 이 방법은 기판에 기판 관통 비아들의 세트를 형성하는 것을 포함한다. 트래이스들의 제 1 세트가 기판의 제 1 표면 상에 증착된다. 트래이스들의 제 2 세트가 기판의 제 2 표면 상에 증착된다. 제 1 트래이스들은 기판 관통 비아들의 제 1 사이드들에 커플링된다. 제 2 트래이스들은 사문형 3D 인덕터를 형성하도록 기판 관통 비아들의 세트의 제 2 사이드들에 커플링된다. 커패시터는 기판 상에 형성된다.
[0009] 본 개시의 다른 양상은 기판 관통 비아들의 세트를 갖는 기판을 포함하는 다이플렉서에 관한 것이다. 다이플렉서는 또한 기판의 제 1 표면 상의 트래이스들의 제 1 세트를 포함한다. 다이플렉서는 추가로 기판의 제 1 표면 상의 기판 관통 비아들을 커플링하기 위한 제 1 수단을 포함한다. 다이플렉서는 추가로 제 1 표면에 대향하는 기판의 제 2 표면 상의 기판 관통 비아들의 대향하는 단부들을 커플링하기 위한 제 2 수단을 포함한다. 제 1 트래이스들, 커플링하기 위한 제 1 수단 및 커플링하기 위한 제 2 수단은 3D 인덕터로서 또한 동작한다. 다이플렉서는 또한 기판에 의해 지지되는 전하를 저장하기 위한 수단을 포함한다.
[0010] 이것은 이어지는 상세한 설명이 더 잘 이해될 수 있도록 하기 위해, 본 개시의 특징 및 기술적 이점들을 광의적으로 보단, 약술하였다. 본 개시의 부가적인 특징들 및 이점들이 아래에서 설명될 것이다. 본 개시가 본 개시의 동일한 목적들을 수행하기 위한 다른 구조들을 설계하거나 수정하기 위한 토대로서 쉽게 활용될 수 있다는 것이 당업자들에 의해 인지되어야 한다. 또한, 이러한 등가의 구조들이 첨부된 청구항들에서 기술된 바와 같은 본 개시의 교시들로부터 벗어나지 않는다는 것이 당업자들에 의해 이해되어야 한다. 추가의 목적들 및 이점들과 함께, 그 구조 및 동작의 방법 둘 다에 관해 본 개시의 특징이라 여겨지는 신규한 특징들은 첨부 도면들과 관련하여 고려될 때 다음의 설명으로부터 더 잘 이해될 것이다. 그러나 도면들 각각은 단지 예시 및 설명의 목적을 위해 제공되며, 본 개시의 제한들의 정의로서 의도되지 않는다는 것이 명시적으로 이해될 것이다.
[0011] 본 개시의 보다 완전한 이해를 위해, 첨부 도면들과 함께 이루어지는 하기의 설명을 이제 참조한다.
[0012] 도 1은 본 개시의 양상에 따라 다이플렉서를 이용하는 칩셋의 개략도이다.
[0013] 도 2a는 본 개시의 양상에 따라 다이플렉서 설계의 개략도이다.
[0014] 도 2b는 본 개시의 양상에 따라 다이플렉서 설계의 레이아웃의 상면도이다.
[0015] 도 2c는 본 개시의 양상에 따라 다이플렉서 설계의 레이아웃의 3D 도면이다.
[0016] 도 3은 본 개시의 양상에 따라 다이플렉서 설계의 성능을 예시하는 그래프이다.
[0017] 도 4a는 본 개시의 양상에 따른 다이플렉서 설계의 개략도이다.
[0018] 도 4b는 본 개시의 양상에 따른 다이플렉서 설계의 레이아웃의 상면도이다.
[0019] 도 4c는 본 개시의 양상에 따른 다이플렉서 설계의 레이아웃의 3D 도면이다.
[0020] 도 4d는 본 개시의 양상에 따른 다이플렉서 설계의 레이아웃의 상면도이다.
[0021] 도 4e는 본 개시의 양상에 따른 다이플렉서 설계의 레이아웃의 3D 도면다.
[0022] 도 5는 본 개시의 양상에 따른 다이플렉서 설계의 성능을 예시하는 그래프이다.
[0023] 도 6은 본 개시의 양상에 따른 다이플렉서 설계를 제조하는 방법을 예시하는 프로세스 흐름도이다.
[0024] 도 7은 본 개시의 구성이 유리하게 이용될 수 있는 예시적인 무선 통신 시스템을 도시하는 블록도이다.
[0025] 도 8은 일 구성에 따라 반도체 컴포넌트의 회로, 레이아웃 및 로직 설계를 위해 이용되는 설계 워크스테이션을 예시하는 블록도이다.
[0026] 첨부 도면들과 관련하여 아래에서 기술되는 상세한 설명은 다양한 구성들의 설명으로서 의도되며 본 명세서에서 설명되는 개념들이 실시될 수 있는 구성들만을 표현하도록 의도되는 것은 아니다. 상세한 설명은 다양한 개념들의 완전한 이해를 제공하기 위해 특정한 상세들을 포함한다. 그러나 이들 개념들이 이들 특정한 상세들 없이 실시될 수 있다는 것이 당업자에게 자명하게 될 것이다. 몇몇 예들에서, 잘 알려진 구조들 및 컴포넌트들은 이러한 개념들을 모호하게 하는 것을 방지하기 위해 블록도 형태로 도시된다. 본 명세서에서 설명된 바와 같이, "및/또는"이란 용어의 이용은 "포괄적 OR"를 나타내도록 의도되며, "또는"이란 용어의 이용은 "배타적 OR"를 나타내도록 의도된다.
[0027] 도 1은 본 개시의 일 양상에 따른 다이플렉서(114)를 이용하는 칩셋(100)의 개략도이다. 칩셋(100)은 전력 증폭기(102), 듀플렉서/필터(104), 라디오 주파수(RF) 스위칭 모듈(106), 패시브 결합기(108), 수신기(110), 튜너 회로(112)(예를 들어, 제 1 튜너 회로(112A) 및 제 2 튜너 회로(112B)), 다이플렉서(114), 커패시터(116), 인덕터(118), 접지 단자(115) 및 안테나(120)를 포함한다. 전력 증폭기(102)는 전송을 위해 특정한 전력 레벨로 신호(들)를 증폭한다. 듀플렉서/필터(104)는 주파수, 삽입 손실, 거절 또는 다른 유사한 파라미터들을 포함하는 다양한 상이한 파라미터들에 따라 입력/출력 신호들을 필터링한다. RF 스위칭 모듈(106)은 칩셋(100)의 잔여부로 전달하도록 입력 신호들 중 특정한 부분들을 선택할 수 있다. 패시브 결합기(108)는 제 1 튜너 회로(112A) 및 제 2 튜너 회로(112B)로부터 검출된 전력을 결합한다. 수신기(110)는 패시브 결합기(108)로부터의 정보를 프로세싱하고 칩셋(100)을 추가로 동작시키도록 이 정보를 이용한다. 튜너 회로(112)(예를 들어, 제 1 튜너 회로(112A) 및 제 2 튜너 회로(112B))는 튜너, PDET(portable data entry terminal), 및 HKADC(house keeping analog to digital converter)와 같은 컴포넌트들을 포함한다. 튜너 회로(112)는 안테나(120)에 대한 임피던스 튜닝(예를 들어, VSWR(voltage standing wave ratio) 최적화)을 수행할 수 있다.
[0028] 도 1에서 도시된 바와 같이, 다이플렉서(114)는 튜너 회로(112)의 튜너 컴포넌트와 커패시터(116), 인덕터(118) 및 안테나(120) 간에 있다. 다이플렉서(114)는 칩셋(100)에 대한 높은 시스템 성능을 제공하기 위해 안테나(120)와 튜너 회로(112) 간에 배치될 수 있다. 다이플렉서(114)는 또한 고대역 주파수들 및 저대역 주파수들 둘 다 상에서 주파수 도메인 멀티플렉싱을 수행한다. 다이플렉서(114)가 입력 신호들 상에서 그의 주파수 멀티플렉싱 기능들을 수행한 이후, 다이플렉서(114)의 출력은 커패시터(116) 및 인덕터(118)를 포함하는 선택적인 LC(인덕터/커패시터) 네트워크에 제공된다. LC 네트워크는 원할 때 안테나(120)에 대한 추가의 임피던스 매칭 컴포넌트들을 제공할 수 있다. 그 후, 특정한 주파수를 갖는 신호는 안테나(120)에 의해 전송 또는 수신된다.
[0029] 도 2a는 본 개시의 일 양상에 따른 다이플렉서 설계(200)의 개략도이다. 다이플렉서 설계(200)는 제 1 입력 포트(204), 제 2 입력 포트(222), 고역 통과 필터 매칭 블록(202), 저역 통과 필터 매칭 블록(220), 접지 단자(216), 및 안테나 포트(218)를 포함한다. 고역 통과 필터 매칭 블록(202)은 제 1 커패시터(210)(C11), 제 2 커패시터(212)(C12), 제 1 인덕터(206)(L11) 및 제 3 커패시터(214)(C13)를 포함한다. 저역 통과 필터 매칭 블록(220)은 제 2 인덕터(224)(L21), 제 4 커패시터(230)(C21), 제 3 인덕터(226)(L22), 및 제 4 인덕터(228)(L23)를 포함한다. 이 구성에서, 다이플렉서 설계(200)의 토폴로지는 제 2 입력 포트(222)로부터의 주파수를 트랩(trap)하도록 고역 통과 필터 매칭 블록(202)을 이용하고 제 1 입력 포트(204)로부터의 주파수들을 트랩하도록 저역 통과 필터 매칭 블록(220)을 이용한다. 일 구현에서, 고역 통과 필터 매칭 블록(202)은 저역 통과 필터 또는 대역 통과 필터로서 동작할 수 있다. 다른 구현에서, 저역 통과 필터 매칭 블록(220)은 고역 통과 필터 또는 대역 통과 필터로서 동작할 수 있다. 추가의 구현에서, 고역 통과 필터 매칭 블록(202) 및 저역 통과 필터 매칭 블록(220)은 상이한 타입들의 필터들이다. 고역 통과 필터 매칭 블록(202) 및 고역 통과 필터 매칭 블록(220)은 또한 동일한 타입의 필터일 수 있다.
[0030] 도 2b는 본 개시의 양상에 따른 다이플렉서 설계(240)의 레이아웃의 상면도이다. 다이플렉서 설계(240)의 레이아웃은 도 2a에서의 다이플렉서 설계(200)의 개략도에 대응한다. 또한, 컴포넌트들은 반도체 기판(242) 내에(또는 그 상에) 구현된다. 본 명세서에서 설명된 바와 같이, "반도체 기판"이란 용어는 다이싱된 웨이퍼(diced wafer)의 기판을 지칭할 수 있거나, 또는 다이싱되지 않은 웨이퍼의 기판을 지칭할 수 있다. 일 구성에서, 반도체 기판은 유리, 공기, 석영, 사파이어, 고-저항 실리콘, 또는 다른 유사한 반도체 물질들로 구성된다.
[0031] 도 2b로부터 알 수 있는 바와 같이, 제 1 입력 패드(204), 제 2 입력 패드(222), 접지 단자 패드(216), 및 안테나 패드(218)는 예를 들어, WLCSP(wafer level chip scale package) 볼들로서 구현될 수 있다. 커패시터들(예를 들어, 제 1 커패시터(210)(C11), 제 2 커패시터(212)(C12), 제 3 커패시터(214)(C13), 및 제 4 커패시터(230)(C21))은 전도성 층들의 적층된 구조(예를 들어, 적층된 금속-절연체-금속 구조)로서 구현되지만, 도 2b에서 도시된 구조로 제한되지 않는다. 또한, 다이플렉서 설계(240)에서 다양한 인덕터 및 커패시터 컴포넌트들의 지오메트리 및 어레인지먼트는 컴포넌트들 간의 전자기 커플링을 감소시킨다.
[0032] 도시된 구성에서, 인덕터들(예를 들어, 제 1 인덕터(206)(L11), 제 2 인덕터(224)(L21), 제 3 인덕터(226)(L22), 및 제 4 인덕터(228)(L23))은 도 2c의 3D 도면에서 추가로 예시되는 일련의 트래이스들 및 기판 관통 비아들로서 구현된다. 인덕터들의 보다 상세한 설명은 도 2c에 관하여 아래에서 제공될 것이다. 재차, 도 2b에서 도시된 인덕터들(예를 들어, 제 1 인덕터(206)(L11), 제 2 인덕터(224)(L21), 제 3 인덕터(226)(L22), 및 제 4 인덕터(228)(L23))은 도시된 구조들로 제한되지 않고 임의의 구조를 취할 수 있다. 다이플렉서 설계(240)의 레이아웃은 도 2a에서 도시된 다이플렉서 설계(200)의 일 구현이다. 또한, 도 2b에서 도시된 바와 같이, 고역 통과 필터 매칭 블록(202) 및 저역 통과 필터 매칭 블록(220)은 점선 경계들 내의 박스 영역들로 도시된다.
[0033] 도 2c는 본 개시의 양상에 따른 다이플렉서 설계(240)의 레이아웃의 3D 도면이다. 도 2c는 도 2b의 동일한 다이플렉서 설계(240)의 3D 도면이고, 이에 따라 도 2b에서 도시된 것과 동일한 컴포넌트들을 갖는다. 도 2c에서, 인덕터들(예를 들어, 제 1 인덕터(206)(L11), 제 2 인덕터(224)(L21), 제 3 인덕터(226)(L22), 및 제 4 인덕터(228)(L23))는 기판 관통 비아 인덕터들(예를 들어, 반도체 기판(242)이 유리인 경우 유리 관통 비아 인덕터들)로서 도시된다. 대표적으로, 인덕터들(예를 들어, 제 1 인덕터(206)(L11), 제 2 인덕터(224)(L21), 제 3 인덕터(226)(L22), 및 제 4 인덕터(228)(L23))은 반도체 기판(242)의 상단 표면 상에 트래이스들의 제 1 세트 및 제 1 표면에 대향하는 반도체 기판(242)의 제 2 표면 상에 트래이스들의 제 2 세트로부터 배열된다. 이 구성에서, 트래이스들의 세트들은 반도체 기판(242)의 대향하는 제 1 및 제 2 표면들 상에 있고, 사문형 방식(serpentine manner)으로 기판 관통 비아들에 의해 함께 커플링된다. 도 2c에서, 반도체 기판(242)은 제 1 인덕터(206)(L11), 제 2 인덕터(224)(L21), 제 3 인덕터(226)(L22), 및 제 4 인덕터(228)(L23)의 기판 관통 비아들 및 트래이스들의 양자의 세트들의 관찰을 용이하게 하도록 투명하다.
[0034] 도 2c에서 도시된 바와 같이, 커패시터들(예를 들어, 제 1 커패시터(210)(C11), 제 2 커패시터(212)(C12), 제 3 커패시터(214)(C13) 및 제 4 커패시터(230)(C21))은 반도체 기판(242)의 제 1 표면 상에 증착된다. 또한, 제 1 입력 패드(204), 제 2 입력 패드(222), 접지 단자 패드(216), 및 안테나 패드(218)는 반도체 기판(242)의 제 1 표면 상에 증착될 수 있다. 제 1 입력 패드(204), 제 2 입력 패드(222), 접지 단자 패드(216), 및 안테나 패드(218)는 또한, 전압/전류의 다른 소스들에 대한 전기적 커플링을 위해 원통형 비아(또는 다른 연결)에 의해 액세스될 수 있다. 고역 통과 필터 매칭 블록(202) 및 저역 통과 필터 매칭 블록(220)은 점선 경계들 내에서 도시된다. 일 구현에서, 다이플렉서 설계(240)의 크기는, 예를 들어, 적어도, 공간을 보존하는 금속-절연체-금속 커패시터들 및 기판 관통 비아/유리 관통 비아 인덕터들의 이용으로 인해, 종래의 다이플렉서 크기보다 더 작다.
[0035] 도 3은 본 개시의 양상에 따른 다이플렉서 설계의 성능을 예시하는 그래프(300)이다. 그래프(300)의 x-축은 GHz(gigahertz)의 주파수를 반영하고 그래프(300)의 y-축은 dB(decibel) 레이팅을 반영한다. 고역 통과 필터 곡선(302)은 고역 통과 필터 매칭 블록(예를 들어, 고역 통과 필터 매칭 블록(202))의 주파수 응답(dB의 전송)이다. 저역 통과 필터 곡선(304)은 저역 통과 필터 매칭 블록(예를 들어, 저역 통과 필터 매칭 블록(220))의 주파수 응답(dB의 전송)이다. 도 2a 내지 도 2c의 다이플렉서 구성에서, 안테나 패드(예를 들어, 안테나 패드(218))는 고역 통과 필터 매칭 블록(202) 및 저역 통과 필터 매칭 블록(220) 둘 다에 대한 출력이며, 여기서 입력 패드들(예를 들어, 제 1 입력 패드(204), 제 2 입력 패드(222))은 별개이다.
[0036] 도 3을 재차 참조하면, 고역 통과 필터 곡선(302) 상의 지점(m15)에 의해 알 수 있는 바와 같이, 710.0 MHz의 하위 주파수에서, 거절은 47dB이다(예를 들어, 고역 통과 필터 매칭 블록은 하위 주파수들의 신호들을 거절함). 저역 통과 필터 곡선(304) 상의 지점(m17)에 의해 알 수 있는 바와 같이, 거절은 2.13GHz에서 50dB이다. 대조적으로, 종래의 MLCC(multi-layer ceramic chip) 다이플렉서들은 특히 2GHz 초과의 고주파수들에 대해 40dB 거절 미만으로 제한될 수 있다. 저역 통과 필터 및 고역 통과 필터 브랜치들 둘 다에 대해, 삽입 손실은, 특히 2GHz 초과의 고주파수들에 대해, 종래의 MLCC 다이플렉서들로부터 이용 가능하지 않은 0.3dB 범위에 있을 수 있다.
[0037] 그러므로, 기판 관통 비아/유리 관통 비아 다이플렉서(예를 들어, 도 2a 내지 도 2c의 다이플렉서 구성)는 종래의 MLCC 다이플렉서들로부터 이용 가능한 거절에 비해 개선된 거절은 물론, 감소된 삽입 손실 및 더 작은 크기를 낳는다. 예를 들어, 고역 통과 필터 곡선(302)은 1.7GHz와 같은 주파수들에서 0.4dB 미만의 삽입 손실 및 710MHz에서 47dB의 거절을 보여준다. 또한, 저역 통과 필터 곡선(304)은 1.04GHz에서 0.4dB 미만의 삽입 손실 및 2.13GHz에서 50dB의 거절을 보여준다.
[0038] 도 4a는 본 개시의 다른 양상에 따른 다이플렉서 설계(400)의 개략도이다. 다이플렉서 설계(400)는 저역 통과 필터 매칭 블록(402), 대역 통과 필터 매칭 블록(420), 안테나 포트(418) 및 접지 단자(416)를 포함한다. 저역 통과 필터 매칭 블록(402)은 저역 통과 입력 포트(404), 제 1 인덕터(406)(L11), 및 제 2 인덕터(408)(L12)를 포함한다. 저역 통과 필터 매칭 블록(402)은 또한 제 1 커패시터(410)(C11), 제 2 커패시터(412)(C12), 제 3 커패시터(414)(C13) 및 접지 단자(416)를 포함한다. 대역 통과 필터 매칭 블록(420)은 대역 통과 입력 포트(422), 제 3 인덕터(424)(L21), 제 4 인덕터(426)(L22)를 포함한다. 대역 통과 필터 매칭 블록(420)은 또한 제 4 커패시터(430)(C21), 제 5 커패시터(432)(C22), 제 6 커패시터(434)(C23), 제 7 커패시터(436)(C24), 제 8 커패시터(438)(C25), 및 접지 단자(416)를 포함한다. 저역 통과 필터 매칭 블록(402)은 고역 통과 필터 또는 대역 통과 필터일 수 있다. 대역 통과 필터 매칭 블록(420)은 고역 통과 필터 또는 저역 통과 필터일 수 있다. 대역 통과 필터 매칭 블록(420) 및 저역 통과 필터 매칭 블록(402)은 상이한 타입들의 필터들일 수 있다. 대역 통과 필터 매칭 블록(420) 및 저역 통과 필터 매칭 블록(402)은 또한 동일한 타입의 필터일 수 있다.
[0039] 일 구현에서, 저역 통과 입력 포트(404)는 저주파수 신호들을 입력한다. 대역 통과 입력 포트(422)는 특정한 대역 주파수들의 신호들을 입력할 수 있다. 다이플렉서 설계(400)의 토폴로지는 대역 통과 입력 포트(422)로부터의 주파수들을 트랩하도록 저역 통과 필터 매칭 블록(402)을 이용할 수 있다. 다이플렉서 설계(400)는 또한 저역 통과 입력 포트(404)로부터의 주파수들을 트랩하도록 대역 통과 필터 매칭 블록(420)을 이용할 수 있다.
[0040] 도 4b는 본 개시의 양상에 따른 다이플렉서 설계(440)의 레이아웃의 상면도이다. 다이플렉서 설계(440)의 레이아웃은 도 4a의 다이플렉서 설계(400)의 개략도에 대응한다. 또한, 컴포넌트들은 반도체 기판(442) 내에(또는 그 상에) 구현된다. 도 4b에서 도시된 바와 같이, 저역 통과 입력 패드(404), 대역 통과 입력 패드(422), 접지 단자 패드(416) 및 안테나 패드(418)는 WLCSP 볼들로서 구현되지만, 임의의 적합한 구현이 대안적으로 이용될 수 있다.
[0041] 커패시터들(예를 들어, 제 1 커패시터(410)(C11), 제 2 커패시터(412)(C12), 제 3 커패시터(414)(C13), 제 4 커패시터(430)(C21), 제 5 커패시터(432)(C22), 제 6 커패시터(434)(C23), 제 7 커패시터(436)(C24), 및 제 8 커패시터(438)(C25))은 적층된 구조(예를 들어, 적층된 금속-절연체-금속 커패시터 구조)로서 구현될 수 있지만, 도 4b에서 도시된 구조로 제한되지 않는다. 일 구현에서, 커패시터는 공간 및 물질들을 보존하기 위해 기판의 한 사이드에만 배치된다. 또한, 다이플렉서 설계(440)의 다양한 인덕터 및 커패시터 컴포넌트들의 지오메트리 및 어레인지먼트는 컴포넌트들 간의 전자기 커플링을 감소시킨다.
[0042] 이 구성에서, 인덕터들(예를 들어, 제 1 인덕터(406)(L11), 제 2 인덕터(408)(L12), 제 3 인덕터(424)(L21), 및 제 4 인덕터(426)(L22))은 도 4c의 3D 도면에서 추가로 예시되는 일련의 트래이스들 및 기판 관통 비아들로서 구현될 수 있다. 인덕터들의 보다 상세한 설명은 도 4c에서 제공된다. 재차, 도 4b에서 도시된 인덕터들의 구조는 도시된 구조로 제한되지 않고 임의의 구조를 취할 수 있다. 다이플렉서 설계(440)의 레이아웃은 도 4a에서 도시된 다이플렉서 설계(400)의 일 구현이다. 또한, 도 4b에서 도시된 바와 같이, 저역 통과 필터 매칭 블록(402) 및 대역 통과 필터 매칭 블록(420)은 점선 경계들 내의 박스 영역들로 도시된다.
[0043]도 4c는 본 개시의 양상에 따른 다이플렉서 설계(440)의 레이아웃의 3D 도면이다. 도 4c는 도 4b에서의 동일한 다이플렉서 설계(440)의 3D 도면이며, 그에 따라 도 4b에서 도시된 것과 동일한 컴포넌트들을 갖는다. 도 4c에서, 인덕터들(예를 들어, 제 1 인덕터(406)(L11), 제 2 인덕터(408)(L12), 제 3 인덕터(424)(L21), 및 제 4 인덕터(426)(L22))은 기판 관통 비아 인덕터들(예를 들어, 반도체 기판(442)이 유리인 경우 유리 관통 비아 인덕터들)로서 도시된다. 대표적으로, 인덕터들(예를 들어, 제 1 인덕터(406)(L11), 제 2 인덕터(408)(L12), 제 3 인덕터(424)(L21), 및 제 4 인덕터(426)(L22))은 반도체 기판(442)의 제 1 표면 상의 트래이스들의 제 1 세트 및 반도체 기판(442)의 제 2 표면 상의 트래이스들의 제 2 세트를 가질 수 있다. 이 구성에서, 트래이스들의 세트들은 반도체 기판(442)의 대향하는 제 1 및 제 2 표면들 상에 있고 사문형 방식으로 기판 관통 비아들에 의해 함께 커플링된다. 도 4c에서, 반도체 기판(442)은 인덕터들의 기판 관통 비아들 및 트래이스들의 양자의 세트들의 관찰을 용이하게 하도록 투명하다.
[0044] 도 4c에서 도시된 바와 같이, 커패시터들(예를 들어, 제 1 커패시터(410)(C11), 제 2 커패시터(412)(C12), 제 3 커패시터(414)(C13), 제 4 커패시터(430)(C21), 제 5 커패시터(432)(C22), 제 6 커패시터(434)(C23), 제 7 커패시터(436)(C24), 및 제 8 커패시터(438)(C25))은 반도체 기판(442)의 제 1 표면 상에 증착될 수 있다. 또한, 저역 통과 입력 패드(404) 및 대역 통과 입력 패드(422), 안테나 패드(418), 접지 단자 패드(416)는 반도체 기판(442)의 제 1 표면 상에 증착될 수 있다. 저역 통과 입력 패드(404), 대역 통과 입력 패드(422), 안테나 패드(418) 및 접지 단자 패드(416)는 또한 전압/전류의 다른 소스들에 전기적으로 커플링하기 위해 원통형 비아(또는 다른 연결)에 의해 액세스될 수 있다. 저역 통과 필터 매칭 블록(402) 및 대역 통과 필터 매칭 블록(420)은 점선 경계들 내에서 도시된다. 일 구현에서, 다이플렉서 설계(440)의 크기는 예를 들어, 적어도 공간을 보존하기 위한 기판 관통 비아/유리 관통 비아 인덕터들의 이용으로 인해 종래의 다이플렉서 크기보다 더 작다.
[0045] 다이플렉서 설계(440)는 상이한 애플리케이션(예를 들어, 소형 셀 또는 펨토 셀)에 대한 다이플렉서 설계일 수 있다. (예를 들어, 소형 셀 애플리케이션을 위한) 이 다이플렉서 설계는, 도 2a의 설계가 저역 통과 필터 매칭 브랜치 및 고역 통과 필터 매칭 브랜치를 갖는 반면에, 그것이 저역 통과 필터 매칭 브랜치 및 대역-통과 필터 매칭 브랜치를 갖는다는 점에서 도 2a의 다이플렉서 설계와 상이하다. 이 구현에서, 근본적인 차이는 또한 저역 통과 필터 및 대역 통과 필터가 단일 다이플렉서 회로로 결합하도록 부가되는 보다 추가의 컴포넌트들이다.
[0046] 도 4d는 본 개시의 양상에 따른 다이플렉서 설계(450)의 레이아웃의 상면도이다. 다이플렉서 설계(450)의 레이아웃은 도 4a로부터의 다이플렉서 설계(400)의 개략도에 대응한다. 또한, 컴포넌트들은 반도체 기판(492) 내에(또는 그 상에) 구현된다. 도 4d에서 도시된 바와 같이, 저역 통과 입력 패드(454), 대역 통과 입력 패드(472), 접지 단자 패드(466), 및 안테나 패드(468)는 WLCSP 볼들로서 구현되지만, 임의의 적합한 구현이 대안적으로 이용될 수 있다. 도 4d에서 도시된 컴포넌트들은 또한 도 4b에서 도시된 컴포넌트들과 유사하며, 어레인지먼트 및 커패시턴스/인덕턴스 값들의 견지에서 일부 차이들만을 갖는다.
[0047] 커패시터들(예를 들어, 제 1 커패시터(460)(C11), 제 2 커패시터(462)(C12), 제 3 커패시터(464)(C13), 제 4 커패시터(480)(C21), 제 5 커패시터(482)(C22), 제 6 커패시터(484)(C23), 제 7 커패시터(486)(C24), 및 제 8 커패시터(488)(C25))은 적층된 구조(예를 들어, 적층된 금속-절연체-금속 커패시터 구조)로서 구현될 수 있지만, 도 4d에서 도시된 구조로 제한되지 않는다. 일 구현에서, 커패시터는 공간 및 물질들을 보존하기 위해 기판의 한 사이드에만 배치된다. 또한, 다이플렉서 설계(450)의 다양한 인덕터 및 커패시터 컴포넌트들의 지오메트리 및 어레인지먼트는 컴포넌트들 간의 전자기 커플링을 감소시킨다. 도 4d의 커패시터들은 또한 도 4b에서 그의 대응하는 대응부들과 상이한 커패시턴스 값들을 가질 수 있다.
[0048] 이 구성에서, 인덕터들(예를 들어, 제 1 인덕터(456)(L11), 제 2 인덕터(458)(L12), 제 3 인덕터(474)(L21), 및 제 4 인덕터(476)(L22))은 도 4e의 3D 도면에서 추가로 예시되는 일련의 트래이스들 및 기판 관통 비아들로서 구현될 수 있다. 인덕터들의 보다 상세한 설명은 도 4e에서 제공된다. 재차, 도 4d에서 도시된 인덕터들의 구조는 도시된 구조로 제한되지 않고 임의의 구조를 취할 수 있다. 다이플렉서 설계(450)의 레이아웃은 도 4a에서 도시된 다이플렉서 설계(400)의 일 구현이다.
[0049] 또한, 도 4d에서 도시된 바와 같이, 저역 통과 필터 매칭 블록(452) 및 대역 통과 필터 매칭 블록(470)은 점선 경계들 내의 박스 영역들로 도시된다. 또한, 도 4d의 제 3 인덕터(474)(L21)는 수평 패턴으로 배열되는, 도 4b에서 도시된 제 3 인덕터(424)(L21)와 상이한 대각 패턴으로 배열된다. 또한, 도 4d의 제 4 인덕터(476)(L22)는, 수직 패턴으로 배열되는, 도 4b에서 도시된 제 4 인덕터(426)(L22)와 상이한 수평 패턴으로 배열된다. 또한, 도 4d의 제 1 인덕터(456)(L11)는 4개의 트래이스들을 갖는, 도 4b의 제 1 인덕터(406)(L11)와 상이한 5개의 트래이스들을 갖는다. 또한, 도 4d의 제 2 인덕터(458)(L12)는 5개의 트래이스들을 갖는, 도 4b의 제 2 인덕터(408)(L12)와 상이한 6개의 트래이스들을 갖는다. 도 4d의 모든 인덕터들은 또한 도 4b의 그의 대응하는 대응부와 상이한 커패시턴스 값들을 가질 수 있다.
[0050] 도 4e는 본 개시의 양상에 따른 다이플렉서 설계(450)의 레이아웃의 3D 도면이다. 도 4e는 도 4d에서의 동일한 다이플렉서 설계(450)의 3D 도면이며, 그에 따라 도 4d에서 도시된 것들과 유사한 컴포넌트들을 갖는다. 도 4e에서, 인덕터들(예를 들어, 제 1 인덕터(456)(L11), 제 2 인덕터(458)(L12), 제 3 인덕터(474)(L21), 및 제 4 인덕터(476)(L22))은 기판 관통 비아 인덕터들(예를 들어, 반도체 기판(492)이 유리인 경우 유리 관통 비아 인덕터들)로서 도시된다. 대표적으로, 인덕터들(예를 들어, 제 1 인덕터(456)(L11), 제 2 인덕터(458)(L12), 제 3 인덕터(474)(L21), 및 제 4 인덕터(476)(L22))은 반도체 기판(492)의 제 1 표면 상의 트래이스들의 제 1 세트 및 반도체 기판(492)의 제 2 표면 상의 트래이스들의 제 2 세트를 가질 수 있다. 이 구성에서, 트래이스들의 세트들은 반도체 기판(492)의 대향하는 제 1 및 제 2 표면들 상에 있고 사문형 방식으로 기판 관통 비아들에 의해 함께 커플링된다. 도 4e에서, 반도체 기판(492)은 인덕터들의 기판 관통 비아들 및 트래이스들의 양자의 세트들의 관찰을 용이하게 하도록 투명하다.
[0051] 도 4e에서 도시된 바와 같이, 커패시터들(예를 들어, 제 1 커패시터(460)(C11), 제 2 커패시터(462)(C12), 제 3 커패시터(464)(C13), 제 4 커패시터(480)(C21), 제 5 커패시터(482)(C22), 제 6 커패시터(484)(C23), 제 7 커패시터(486)(C24), 및 제 8 커패시터(488)(C25))은 반도체 기판(492)의 제 1 표면 상에 증착될 수 있다. 또한, 저역 통과 입력 패드(454) 및 대역 통과 입력 패드(472), 안테나 패드(468), 접지 단자 패드(466)는 반도체 기판(492)의 제 1 표면 상에 증착될 수 있다. 저역 통과 입력 패드(454), 대역 통과 입력 패드(472), 안테나 패드(468) 및 접지 단자 패드(466)는 또한 전압/전류의 다른 소스들에 전기적으로 커플링하기 위해 원통형 비아(또는 다른 연결)에 의해 액세스될 수 있다. 저역 통과 필터 매칭 블록(452) 및 대역 통과 필터 매칭 블록(470)은 점선 경계들 내에서 도시된다. 일 구현에서, 다이플렉서 설계(450)의 크기는 예를 들어, 적어도 공간을 보존하기 위한 기판 관통 비아/유리 관통 비아 인덕터들의 이용으로 인해 종래의 다이플렉서 크기보다 더 작다.
[0052] 다이플렉서 설계(450)는 상이한 애플리케이션(예를 들어, 소형 셀 또는 펨토 셀 및 WLAN 5GHz 트랩을 또한 가짐)에 대한 다이플렉서 설계일 수 있다. (예를 들어, 소형 셀 애플리케이션을 위한) 이 다이플렉서 설계는, 도 2a의 설계가 저역 통과 필터 매칭 브랜치 및 고역 통과 필터 매칭 브랜치를 갖는 반면에, 그것이 저역 통과 필터 매칭 브랜치 및 대역-통과 필터 매칭 브랜치를 갖는다는 점에서 도 2a의 다이플렉서 설계와 상이하다. 이 구현에서, 근본적인 차이는 또한 저역 통과 필터 및 대역 통과 필터가 단일 다이플렉서 회로로 결합하도록 부가되는 보다 추가의 컴포넌트들이다. (도 4b 및 도 4c에서 도시된 다이플렉서 설계(440)에 비교하면) 도 4d 및 도 4e에서 도시된 특정한 다이플렉서 설계(450)는 또한 5.5GHz에서 30dB 초과의 거절을 달성하기 위한 레이아웃 구성, 커패시턴스 값들 및 인덕턴스 값들을 가질 수 있다. 특정한 다이플렉서 설계(450)는 또한 대역-통과 필터 및 대역-거절 컴포넌트로서 WLAN 5GHz 트랩을 가질 수 있다.
[0053] 일 구현에서, 두꺼운 전도성 막들(예를 들어, 금속)은 커패시터들이 고 Q(또는 품질) 팩터를 갖게 하기 위해 커패시터들의 양 사이드들 상에서 이용될 수 있다. 일 예에서, 하단 플래이트는 5㎛까지의 두께를 갖는 전도성 막을 가질 수 있고, 상단 플래이트는 3㎛까지의 두께를 갖는 전도성 막을 가질 수 있다. 이는 종종, 얇은 금속들(예를 들어, 100 내지 200nm)을 이용하는 종래의 CMOS 기반 커패시터들에서 흔하지 않을 수 있다. 일 구현에서, 반도체 기판(예를 들어, 반도체 기판들(242, 442, 492))은 유리, 공기, 석영, 사파이어, 고-저항 실리콘, 또는 다른 유사한 반도체 물질들을 포함하는 저 손실 물질로부터 제조될 수 있다. 일 구현에서, 커패시터는 또한 반도체 기판(예를 들어, 반도체 기판들(242, 442, 492))의 한 사이드 상에만 배치될 수 있다. 일 구현에서, 인덕터들(예를 들어, 반도체 기판들(242, 442, 492)이 유리일 때)은 유리 관통 비아 인덕터들이다. 이러한 유리 관통 비아 구현은 또한 인덕터들에 고 Q(또는 품질) 팩터를 제공할 수 있다.
[0054] 도 5는 본 개시의 양상에 따른 다이플렉서 설계의 성능을 예시하는 그래프(500)이다. 그래프(500)는 도 3의 그래프(300)와 유사하다. 즉, 그래프(500)의 x-축은 GHz(gigahertz)의 주파수를 반영하고 그래프(500)의 y-축은 dB(decibel) 레이팅을 반영한다. 곡선(502)은 저역 통과 필터 브랜치에 대한 주파수 응답이고, 곡선(504)은 대역 통과 필터 브랜치에 대한 주파수 응답이다.
[0055] 그래프상에 도시되지 않았지만, 본 개시의 다이플렉서는 또한, WLAN 5 GHz 대역을 트랩하기 위해 5.5GHz에서 30dB 초과(예를 들어, 약 34dB)의 거절을 달성할 수 있다. 일 구현에서, 5.5GHz에서 30dB 초과의 거절 결과들은 동일한 다이플렉서에서 저역 통과 필터(698 내지 960MHz의 주파수 범위를 가짐) 및 대역 통과 필터(1710 내지 2690 MHz의 주파수 범위를 가짐)로 달성될 수 있다.
[0056] 도 6은 본 개시의 양상에 따른 다이플렉서 설계를 제조하는 방법(600)을 예시하는 프로세스 흐름도이다. 블록(602)에서, 기판 관통 비아들이 기판에 형성된다. 블록(604)에서, 트래이스들의 제 1 세트는 기판의 제 1 표면 상에 증착되고 기판 관통 비아들에 커플링된다. 블록(606)에서, 트래이스들의 제 2 세트가 기판의 제 2 표면 상에 증착된다. 제 1 표면 상의 트래이스들은 3D 기판 관통 비아/유리 관통 비아 인덕터를 생성하기 위해 사문형 방식으로 기판 관통 비아들에 의해 제 2 표면 상의 트래이스들에 커플링된다. 일 구현에서, 기판의 제 2 표면은 기판의 제 1 표면에 대향한다. 블록(608)에서, 커패시터는 기판 상에 형성된다. 커패시터는 공간 및 물질들을 보존하기 위해 기판의 한 사이드 상에만 형성될 수 있다.
[0057] 블록들이 특정한 시퀀스로 도시되었지만 본 개시는 그것으로 제한되지 않는다. 예를 들어, 블록(608)(기판 상에 커패시터를 형성함)은 블록(604)(기판의 제 1 표면 상에 트래이스들을 증착함) 이전에 수행될 수 있다. 다른 예에서, 블록(608)(기판 상에 커패시터를 형성함)은 블록(606)(기판의 제 2 표면 상에 트래이스들을 증착함) 이전에 수행될 수 있다. 최종 결과는 도 2b 내지 도 2c의 다이플렉서 설계(240) 또는 도 4a 내지 도 4e의 다이플렉서 설계들(400, 440 또는 450)과 같은 다이플렉서 설계이다.
[0058] 본 개시의 추가의 양상에 따라, 유리 관통 비아 또는 기판 관통 비아 기술을 이용하는 다이플렉서 설계들에 대한 회로가 설명된다. 다이플렉서는 기판 관통 비아들을 갖는 기판을 포함한다. 다이플렉서는 또한 기판의 제 1 표면 상의 기판 관통 비아들을 커플링하기 위한 제 1 수단을 포함한다. 다이플렉서는 추가로 제 1 표면에 대향하는 기판의 제 2 표면 상의 기판 관통 비아들의 대향하는 단부들을 커플링하기 위한 제 2 수단을 포함한다. 이 구성에서, 기판 관통 비아들 및 커플링하기 위한 제 1 및 제 2 수단은 3D 인덕터로서 동작한다. 커플링하기 위한 제 1 및 제 2 수단은 도 2b, 2c, 4b 및 4c에서 도시된 트래이스들일 수 있다.
[0059] 이 구성에서, 다이플렉서는 또한 기판에 의해 지원되는 전하(charge)를 저장하기 위한 수단을 포함한다. 전하 저장 수단은 커패시터들(예를 들어, 제 1 커패시터(410)(C11), 제 2 커패시터(412)(C12), 제 3 커패시터(414)(C13), 제 4 커패시터(430)(C21), 제 5 커패시터(432)(C22), 제 6 커패시터(434)(C23), 제 7 커패시터(436)(C24), 및 제 8 커패시터(438)(C25))일 수 있다. 다른 양상에서, 상술된 수단은 상술된 수단에 의해 인용된 기능들을 수행하도록 구성된 임의의 모듈 또는 임의의 장치일 수 있다.
[0060] 도 7은 본 개시의 양상이 유리하게 이용될 수 있는 예시적인 무선 통신 시스템(700)을 도시하는 블록도이다. 예시를 위해, 도 7은 3개의 원격 유닛들(720, 730 및 750) 및 2개의 기지국들(740)을 도시한다. 무선 통신 시스템들은 다수의 더 많은 원격 유닛들 및 기지국들을 가질 수 있다는 것이 인지될 것이다. 원격 유닛들(720, 730 및 750)은 개시된 다이플렉서 디바이스들을 포함하는 IC 디바이스들(725A, 725C 및 725B)을 포함한다. 다른 디바이스들은 또한 기지국들, 스위칭 디바이스들 및 네트워크 장비와 같은 개시된 다이플렉서 디바이스들을 포함할 수 있다는 것이 인지될 것이다. 도 7은 기지국(740)으로부터 원격 유닛들(720, 730 및 750)로의 순방향 링크 신호들(780) 및 원격 유닛들(720, 730 및 750)로부터 기지국들(740)로의 역방향 링크 신호들(790)을 도시한다.
[0061] 도 7에서, 원격 유닛(720)은 모바일 전화로서 도시되고, 원격 유닛(730)은 휴대용 컴퓨터로서 도시되고, 원격 유닛(750)은 무선 로컬 루프 시스템의 고정 위치 원격 유닛으로서 도시된다. 예를 들어, 원격 유닛들은 모바일 전화들, 핸드-헬드 PCS(personal communication systems) 유닛들, 휴대용 데이터 유닛들, 예컨대, 개인용 데이터 보조기기들, GPS 인에이블 디바이스들, 네비게이션 디바이스들, 셋 톱 박스들, 음악 재생기들, 비디오 재생기들, 엔터테인먼트 유닛들, 고정 위치 데이터 유닛들, 예컨대, 판독 장비, 또는 데이터 또는 컴퓨터 명령들 또는 이들의 결합을 저장 또는 리트리브하는 다른 디바이스들일 수 있다. 도 7이 본 개시의 양상들에 따른 원격 유닛들을 예시하지만, 본 개시는 이들 예시적으로 예시된 유닛들로 제한되지 않는다. 본 개시의 양상들은 개시된 다이플렉서 디바이스들을 포함하는 다수의 디바이스들에서 적합하게 이용될 수 있다.
[0062] 도 8은 위에서 개시된 다이플렉서 디바이스들과 같은 반도체 컴포넌트들의 회로, 레이아웃 및 로직 설계를 위해 이용되는 설계 워크스테이션을 예시하는 블록도이다. 설계 워크스테이션(800)은 운영 체제 소프트웨어, 지원 파일들, 및 Cadence 또는 OrCAD와 같은 설계 소프트웨어를 포함하는 하드 디스크(801)를 포함한다. 설계 워크스테이션(800)은 또한 다이플렉서 디바이스와 같은 반도체 컴포넌트(812) 또는 회로(810)의 설계를 용이하게 하기 위한 디스플레이(802)를 포함한다. 저장 매체(804)는 회로 설계(810) 또는 반도체 컴포넌트(812)를 유형으로(tangibly) 저장하기 위해 제공된다. 회로 설계(810) 또는 반도체 컴포넌트(812)는 GDSII 또는 GERBER와 같은 파일 포맷으로 저장 매체(804) 상에 저장될 수 있다. 저장 매체(804)는 CD-ROM, DVD, 하드디스크, 플래시 메모리, 또는 다른 적절한 디바이스일 수 있다. 또한, 설계 워크스테이션(800)은 출력을 저장 매체(804)에 기록하거나 저장 매체(804)로부터 입력을 수용하기 위한 드라이브 장치(803)를 포함한다.
[0063] 저장 매체(804) 상에 레코딩된 데이터는 로직 회로 구성, 포토리소그래피 마스크들에 대한 패턴 데이터, 또는 전자 빔 리소그래피와 같은 연속적인 기록 툴들을 위한 마스크 패턴 데이터를 특정할 수 있다. 데이터는 추가로 로직 시뮬레이션들과 연관되는 타이밍도들 또는 넷 회로들(net circuits)과 같은 로직 검증 데이터를 포함할 수 있다. 저장 매체(804) 상에 데이터를 제공하는 것은 반도체 웨이퍼들을 설계하기 위한 프로세스들의 수를 감소시킴으로써 반도체 컴포넌트(812) 또는 회로 설계(810)의 설계를 용이하게 한다.
[0064] 펌웨어 및/또는 소프트웨어 구현들에 대해, 방법들은 본 명세서에서 설명된 기능들을 수행하는 모듈들(예를 들어, 프로시저들, 함수들 등)로 구현될 수 있다. 명령들을 유형으로(tangibly) 실현하는 기계-판독 가능한 매체는 본 명세서에서 설명된 방법들을 구현하는데 있어 이용될 수 있다. 예를 들어, 소프트웨어 코드들은 메모리에 저장되고 프로세서 유닛에 의해 실행될 수 있다. 메모리는 프로세서 유닛 내에 또는 프로세서 유닛 외부에 구현될 수 있다. 본 명세서에서 이용된 바와 같이, "메모리"란 용어는 장기, 단기, 휘발성, 비휘발성, 또는 다른 메모리의 타입들을 지칭하며, 특정한 타입의 메모리, 또는 특정한 수의 메모리들, 또는 메모리가 저장되는 매체들의 타입으로 제한되지 않는다.
[0065] 펌웨어 및/또는 소프트웨어로 구현되는 경우, 기능들은 컴퓨터-판독 가능한 매체 상의 하나 또는 그 초과의 명령들 또는 코드로서 저장될 수 있다. 예들은 데이터 구조로 인코딩된 컴퓨터-판독 가능한 매체들 및 컴퓨터 프로그램으로 인코딩된 컴퓨터-판독 가능한 매체들을 포함한다. 컴퓨터-판독 가능한 매체들은 물리적 컴퓨터 저장 매체들을 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 이용 가능한 매체일 수 있다. 제한이 아닌 예로서, 이러한 컴퓨터-판독 가능한 매체들은 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장소, 자기 디스크 저장 또는 다른 자기 저장 디바이스들, 또는 컴퓨터에 의해 액세스될 수 있고 명령들 또는 데이터 구조들의 형태로 원하는 프로그램 코드를 저장하는데 이용될 수 있는 다른 매체를 포함할 수 있고; 여기서 사용되는 디스크(disk) 및 디스크(disc)는 컴팩트 디스크(disc)(CD), 레이저 디스크(disc), 광 디스크(disc), 디지털 다용도 디스크(disc)(DVD), 플로피 디스크(disk), 및 블루-레이 디스크(disc)를 포함하며, 여기서 디스크(disk)는 보통 데이터를 자기적으로 재생하지만, 디스크(disc)는 레이저를 통해 광학적으로 데이터를 재생한다. 상기 것들의 조합들 역시 컴퓨터 판독 가능한 매체의 범위 내에 포함되어야 한다.
[0066] 컴퓨터 판독 가능한 매체 상의 저장 외에도, 명령들 및/또는 데이터는 통신 장치에 포함되는 전송 매체들 상의 신호들로서 제공된다. 예를 들어, 통신 장치는 명령들 및 데이터를 나타내는 신호들을 갖는 트랜시버를 포함할 수 있다. 명령들 및 데이터는 하나 또는 그 초과의 프로세서들이 청구항에서 약술된 기능들을 구현하게 하도록 구성된다.
[0067] 본 개시 및 그 이점들이 상세히 설명되었지만, 다양한 변경들, 교체들 및 변화들이 첨부된 청구항들에 의해 정의되는 바와 같은 본 개시의 기술로부터 벗어남 없이 본 명세서에서 이루어질 수 있다는 것이 이해되어야 한다. 예를 들어, "위" 및 "아래"와 같은 관계적 용어들은 기판 또는 전자 디바이스에 관하여 이용된다. 물론, 기판 또는 전자 디바이스가 반전되는 경우, 위가 아래가 되고 그 반대도 가능하다. 부가적으로, 옆으로 배향되는 경우, 위 및 아래는 기판 또는 전자 디바이스의 사이드들을 지칭할 수 있다. 또한, 본 출원의 범위는 본 명세서에서 설명된 프로세스, 기계, 제조, 물질의 구성, 수단, 방법들 및 단계들의 특정한 구성으로 제한되도록 의도되지 않는다. 당업자는 본 개시로부터 쉽게 인지할 바와 같이, 본 명세서에서 설명된 대응하는 구성들과 실질적으로 동일한 결과를 달성하거나 실질적으로 동일한 기능을 수행하는, 현재 존재하거나 추후에 개발될 프로세스, 기계, 제조, 물질의 구성, 수단, 방법들 또는 단계들이 본 개시에 따라 활용될 수 있다. 이에 따라, 첨부된 청구항들은 이러한 프로세스, 기계, 제조, 물질의 구성, 수단, 방법들 또는 단계들을 그의 범위 내에 포함하도록 의도된다.

Claims (22)

  1. 다이플렉서(diplexer)로서,
    복수의 기판 관통 비아(through substrate via)들을 갖는 기판;
    상기 복수의 기판 관통 비아들에 커플링되고(coupled), 상기 기판의 제 1 외부 표면 상에 있는 제 1 복수의 트래이스(trace)들;
    상기 복수의 기판 관통 비아들의 대향하는 단부(opposite end)들에 커플링되고, 상기 제 1 외부 표면과 대향하는 상기 기판의 제 2 외부 표면 상에 있는 제 2 복수의 트래이스들 - 상기 복수의 기판 관통 비아들 및 트래이스들은 3D 인덕터로서 동작함 - ; 및
    상기 3D 인덕터에 커플링되고 상기 기판의 한 사이드(side)에 의해서만 지지되는, 적층된 금속-절연체-금속 커패시터 구조
    를 포함하는,
    다이플렉서.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 기판은 유리, 석영, 사파이어 또는 고-저항 실리콘을 포함하는,
    다이플렉서.
  4. 제 1 항에 있어서,
    상기 적층된 금속-절연체-금속 커패시터 구조는 대향하는 사이드들 상의 전도성 층들을 포함하고, 상기 전도성 층들은 1㎛ 내지 5㎛의 두께를 갖는,
    다이플렉서.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 다이플렉서는 5.5GHz의 주파수에서 30dB을 초과하는 거절(rejection)을 갖는,
    다이플렉서.
  7. 제 1 항에 있어서,
    모바일 전화, 셋 톱 박스, 음악 재생기, 비디오 재생기, 엔터테인먼트 유닛, 네비게이션 디바이스, 컴퓨터, 핸드-헬드 PCS(personal communication systems) 유닛, 휴대용 데이터 유닛 또는 고정 위치 데이터 유닛 중 적어도 하나에 통합되는(integrated),
    다이플렉서.
  8. 다이플렉서로서,
    제 1 포트;
    제 2 포트;
    제 3 포트;
    상기 제 1 포트, 상기 제 2 포트 및 상기 제 3 포트 중 2개 간의 저역 통과 필터;
    상기 제 1 포트, 상기 제 2 포트 및 상기 제 3 포트 중 다른 2개 간의 제 2 통과 필터 - 상기 제 2 통과 필터는 대역 통과 필터 또는 고역 통과 필터를 포함함 -; 및
    상기 제 1 포트, 상기 제 2 포트 및 상기 제 3 포트를 지지하는 유리 기판
    을 포함하는,
    다이플렉서.
  9. 삭제
  10. 제 8 항에 있어서,
    상기 저역 통과 필터 및 상기 제 2 통과 필터는 각각 커패시터 또는 인덕터를 포함하는,
    다이플렉서.
  11. 제 10 항에 있어서,
    상기 인덕터는 3D 인덕터를 포함하는,
    다이플렉서.
  12. 제 10 항에 있어서,
    상기 커패시터는 대향하는 사이드들 상의 전도성 층들을 포함하고, 상기 전도성 층들은 1㎛ 내지 5㎛의 두께를 갖는,
    다이플렉서.
  13. 제 10 항에 있어서,
    상기 커패시터는 상기 기판의 한 사이드에 의해서만 지지되는,
    다이플렉서.
  14. 제 8 항에 있어서,
    상기 저역 통과 필터는 상기 제 2 포트로부터의 주파수들을 트랩(trap)하도록 구성된 필터이고, 상기 제 2 통과 필터는 상기 제 1 포트로부터의 주파수들을 트랩하도록 구성된 필터인,
    다이플렉서.
  15. 제 8 항에 있어서,
    상기 제 2 통과 필터는 대역 통과 필터이고, 상기 다이플렉서는 5.5GHz의 주파수에서 30dB 초과의 거절(rejection)을 갖는,
    다이플렉서.
  16. 제 8 항에 있어서,
    모바일 전화, 셋 톱 박스, 음악 재생기, 비디오 재생기, 엔터테인먼트 유닛, 네비게이션 디바이스, 컴퓨터, 핸드-헬드 PCS(personal communication systems) 유닛, 휴대용 데이터 유닛 또는 고정 위치 데이터 유닛 중 적어도 하나에 통합되는,
    다이플렉서.
  17. 다이플렉서를 제조하는 방법으로서,
    기판에 복수의 기판 관통 비아들을 형성하는 단계;
    상기 기판의 제 1 외부 표면 상에 제 1 복수의 트래이스들을 증착하는 단계;
    상기 기판의 제 2 외부 표면 상에 제 2 복수의 트래이스들을 증착하는 단계;
    상기 제 1 복수의 트래이스들을 상기 복수의 기판 관통 비아들의 제 1 사이드들에 커플링하는 단계;
    사문형 3D 인덕터(serpentine 3D inductor)를 형성하도록 상기 제 2 복수의 트래이스들을 상기 복수의 기판 관통 비아들의 제 2 사이드들에 커플링하는 단계; 및
    상기 기판의 한 사이드에 의해서만 지지되는 적층된 금속-절연체-금속 커패시터 구조를 형성하는 단계
    를 포함하는,
    다이플렉서를 제조하는 방법.
  18. 제 17 항에 있어서,
    모바일 전화, 셋 톱 박스, 음악 재생기, 비디오 재생기, 엔터테인먼트 유닛, 네비게이션 디바이스, 컴퓨터, 핸드-헬드 PCS(personal communication systems) 유닛, 휴대용 데이터 유닛 또는 고정 위치 데이터 유닛 중 적어도 하나에 상기 다이플렉서를 통합하는 단계를 더 포함하는,
    다이플렉서를 제조하는 방법.
  19. 다이플렉서로서,
    복수의 기판 관통 비아들을 갖는 기판;
    상기 기판의 제 1 외부 표면 상의 제 1 복수의 트래이스들;
    상기 기판의 제 1 외부 표면 상에서 상기 복수의 기판 관통 비아들을 커플링하기 위한 제 1 수단;
    상기 제 1 외부 표면에 대향하는 상기 기판의 제 2 외부 표면 상에서 상기 복수의 기판 관통 비아들의 대향하는 단부들을 커플링하기 위한 제 2 수단 - 상기 제 1 복수의 트래이스들 및 상기 커플링하기 위한 제 1 수단 및 상기 커플링하기 위한 제 2 수단은 3D 인덕터로서 동작함 - ; 및
    상기 3D 인덕터에 커플링되고 상기 기판의 한 사이드에 의해서만 지지되는, 전하를 저장하기 위한 수단
    을 포함하는,
    다이플렉서.
  20. 제 19 항에 있어서,
    모바일 전화, 셋 톱 박스, 음악 재생기, 비디오 재생기, 엔터테인먼트 유닛, 네비게이션 디바이스, 컴퓨터, 핸드-헬드 PCS(personal communication systems) 유닛, 휴대용 데이터 유닛 또는 고정 위치 데이터 유닛 중 적어도 하나에 통합되는,
    다이플렉서.
  21. 삭제
  22. 삭제
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9431473B2 (en) 2012-11-21 2016-08-30 Qualcomm Incorporated Hybrid transformer structure on semiconductor devices
US9203373B2 (en) 2013-01-11 2015-12-01 Qualcomm Incorporated Diplexer design using through glass via technology
EP3712142B1 (en) * 2013-01-11 2022-07-06 Corsair Pharma, Inc. Prodrugs of treprostinil
US10002700B2 (en) 2013-02-27 2018-06-19 Qualcomm Incorporated Vertical-coupling transformer with an air-gap structure
US9634645B2 (en) 2013-03-14 2017-04-25 Qualcomm Incorporated Integration of a replica circuit and a transformer above a dielectric substrate
US9935166B2 (en) 2013-03-15 2018-04-03 Qualcomm Incorporated Capacitor with a dielectric between a via and a plate of the capacitor
US9634640B2 (en) 2013-05-06 2017-04-25 Qualcomm Incorporated Tunable diplexers in three-dimensional (3D) integrated circuits (IC) (3DIC) and related components and methods
US9264013B2 (en) * 2013-06-04 2016-02-16 Qualcomm Incorporated Systems for reducing magnetic coupling in integrated circuits (ICS), and related components and methods
US9449753B2 (en) 2013-08-30 2016-09-20 Qualcomm Incorporated Varying thickness inductor
US9906318B2 (en) 2014-04-18 2018-02-27 Qualcomm Incorporated Frequency multiplexer
US9893048B2 (en) 2015-09-14 2018-02-13 Qualcomm Incorporated Passive-on-glass (POG) device and method
US10069474B2 (en) 2015-11-17 2018-09-04 Qualcomm Incorporated Encapsulation of acoustic resonator devices
US9954267B2 (en) 2015-12-28 2018-04-24 Qualcomm Incorporated Multiplexer design using a 2D passive on glass filter integrated with a 3D through glass via filter
US10141353B2 (en) * 2016-05-20 2018-11-27 Qualcomm Incorporated Passive components implemented on a plurality of stacked insulators
US10103703B2 (en) 2016-05-20 2018-10-16 Qualcomm Incorporated Double-sided circuit
US10026546B2 (en) * 2016-05-20 2018-07-17 Qualcomm Incorported Apparatus with 3D wirewound inductor integrated within a substrate
US10044390B2 (en) * 2016-07-21 2018-08-07 Qualcomm Incorporated Glass substrate including passive-on-glass device and semiconductor die
KR102483645B1 (ko) * 2017-03-06 2023-01-03 삼성전자주식회사 무선 통신 및 무선 전력 전송을 수행하는 통신 장치 및 대상으로부터 전기 신호를 송수신하는 전극 장치
JP6982794B2 (ja) * 2017-04-07 2021-12-17 大日本印刷株式会社 キャパシタ内蔵部品及びキャパシタ内蔵部品を備える実装基板並びにキャパシタ内蔵部品の製造方法
DE102018104154A1 (de) * 2018-02-23 2019-08-29 RF360 Europe GmbH Filterelement, Filtereinheit und Filteranordnung
CN108832247A (zh) * 2018-06-07 2018-11-16 宁波大学 一种基于玻璃通孔技术的威尔金森功分器
KR20200141337A (ko) * 2019-06-10 2020-12-18 삼성전자주식회사 안테나와 연결된 주파수 분기 회로 및 그것을 포함하는 전자 장치
JP2021052376A (ja) * 2019-09-20 2021-04-01 株式会社村田製作所 高周波モジュールおよび通信装置
US11356127B2 (en) * 2019-12-16 2022-06-07 Hewlett Packard Enterprise Development Lp Selective filtering for continuous 5 GHz and 6 GHz operation of a network device
US11476824B2 (en) 2020-07-09 2022-10-18 Hewlett Packard Enterprise Development Lp Selective filtering for continuous 5 GHz and 6 GHz operation of a network device
US11424525B2 (en) 2020-10-19 2022-08-23 Wi-LAN Research Inc. Duplexers and related devices for 5G/6G and subsequent protocols and for mm-wave and terahertz applications
CN115241163A (zh) * 2021-04-23 2022-10-25 京东方科技集团股份有限公司 可调滤波器及其制备方法
US20240047507A1 (en) * 2021-04-23 2024-02-08 Boe Technology Group Co., Ltd. Substrate integrated with passive device and method for manufacturing the same

Family Cites Families (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2757320A (en) 1953-10-15 1956-07-31 Westinghouse Electric Corp Frequency sensitive control device
US3656162A (en) 1969-09-19 1972-04-11 Litton Systems Inc Diplexer for radio communication
JPS5291446U (ko) 1975-12-29 1977-07-08
JP3139327B2 (ja) 1995-05-31 2001-02-26 株式会社村田製作所 高周波複合部品
US5548255A (en) 1995-06-23 1996-08-20 Microphase Corporation Compact diplexer connection circuit
JPH0945866A (ja) 1995-08-02 1997-02-14 Hitachi Ltd マイクロ波集積回路
JPH0992539A (ja) 1995-09-22 1997-04-04 Uniden Corp 立体渦巻状インダクタ及びそれを用いた誘導結合フィルタ
EP1909390A2 (en) 1996-09-26 2008-04-09 Matsushita Electric Industrial Co., Ltd. Diplexer, duplexer, and two-channel mobile communications equipment
US5886597A (en) 1997-03-28 1999-03-23 Virginia Tech Intellectual Properties, Inc. Circuit structure including RF/wideband resonant vias
US5793265A (en) * 1997-05-30 1998-08-11 Microphase Corporation Compact diplexer
US6013939A (en) 1997-10-31 2000-01-11 National Scientific Corp. Monolithic inductor with magnetic flux lines guided away from substrate
US6180976B1 (en) * 1999-02-02 2001-01-30 Conexant Systems, Inc. Thin-film capacitors and methods for forming the same
KR100316693B1 (ko) 1999-12-22 2001-12-20 박종섭 이동통신 기지국의 ｒｆ블록
JP2002008942A (ja) 2000-06-16 2002-01-11 Fujitsu Ltd コンデンサ装置、コンデンサ装置の製造方法及びコンデンサ装置が実装されたモジュール
KR100860281B1 (ko) 2000-08-04 2008-09-25 미츠비시 마테리알 가부시키가이샤 안테나
WO2003007379A1 (fr) 2001-07-12 2003-01-23 Hitachi, Ltd. Composant de circuit electronique
US6597258B2 (en) 2001-08-30 2003-07-22 Spectrum Astro High performance diplexer and method
JP2003100553A (ja) 2001-09-26 2003-04-04 Toshiba Corp 受動素子部品及び受動素子内蔵基板
JP3998984B2 (ja) 2002-01-18 2007-10-31 富士通株式会社 回路基板及びその製造方法
WO2004054340A1 (ja) 2002-12-11 2004-06-24 Dai Nippon Printing Co., Ltd. 多層配線基板およびその製造方法
JP2004200227A (ja) 2002-12-16 2004-07-15 Alps Electric Co Ltd プリントインダクタ
US7606184B2 (en) * 2005-01-04 2009-10-20 Tdk Corporation Multiplexers employing bandpass-filter architectures
US7088215B1 (en) * 2005-02-07 2006-08-08 Northrop Grumman Corporation Embedded duo-planar printed inductor
US7323948B2 (en) 2005-08-23 2008-01-29 International Business Machines Corporation Vertical LC tank device
WO2007061308A1 (en) 2005-11-24 2007-05-31 Technische Universiteit Delft Varactor element and low distortion varactor circuit arrangement
JP5055768B2 (ja) 2006-01-16 2012-10-24 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US7498918B2 (en) 2006-04-04 2009-03-03 United Microelectronics Corp. Inductor structure
EP1850491A3 (en) 2006-04-26 2012-02-22 Hitachi Metals, Ltd. High-frequency circuit, high-frequency device and communications apparatus
US7843302B2 (en) 2006-05-08 2010-11-30 Ibiden Co., Ltd. Inductor and electric power supply using it
US7825745B1 (en) 2006-09-12 2010-11-02 Rf Magic Inc. Variable bandwidth tunable silicon duplexer
US8634029B2 (en) 2006-12-04 2014-01-21 Thomson Licensing Tuning device with diplexer input
DE102006058068B4 (de) 2006-12-07 2018-04-05 Infineon Technologies Ag Halbleiterbauelement mit Halbleiterchip und passivem Spulen-Bauelement sowie Verfahren zu dessen Herstellung
JP2008182340A (ja) 2007-01-23 2008-08-07 Ngk Spark Plug Co Ltd ダイプレクサ及びそれを用いたマルチプレクサ
US7821359B2 (en) 2007-07-09 2010-10-26 John Messalingua Associates, Inc. Band-stop filters
US20090219908A1 (en) * 2008-02-29 2009-09-03 Ahmadreza Rofougaran Method and system for processing signals via diplexers embedded in an integrated circuit package
WO2009118694A1 (en) 2008-03-25 2009-10-01 Nxp B.V. Integrated 3d high density and high quality inductive element
JP2010141859A (ja) * 2008-12-15 2010-06-24 Ngk Spark Plug Co Ltd ダイプレクサ及びマルチプレクサ
US8143696B2 (en) 2009-03-18 2012-03-27 Agere Systems Inc. Integrated circuit inductors with reduced magnetic coupling
US7955942B2 (en) 2009-05-18 2011-06-07 Stats Chippac, Ltd. Semiconductor device and method of forming a 3D inductor from prefabricated pillar frame
US8344478B2 (en) 2009-10-23 2013-01-01 Maxim Integrated Products, Inc. Inductors having inductor axis parallel to substrate surface
US8391316B2 (en) 2009-11-06 2013-03-05 Broadcom Corporation Front-end system for processing composite wideband signals and method for utilizing same
US20110248405A1 (en) 2010-04-09 2011-10-13 Qualcomm Incorporated Selective Patterning for Low Cost through Vias
US8384507B2 (en) 2010-06-01 2013-02-26 Qualcomm Incorporated Through via inductor or transformer in a high-resistance substrate with programmability
US8362591B2 (en) 2010-06-08 2013-01-29 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuits and methods of forming the same
US8970516B2 (en) 2010-09-23 2015-03-03 Qualcomm Mems Technologies, Inc. Integrated passives and power amplifier
JP2012080246A (ja) * 2010-09-30 2012-04-19 Murata Mfg Co Ltd 分波装置
US8405135B2 (en) 2010-10-05 2013-03-26 International Business Machines Corporation 3D via capacitor with a floating conductive plate for improved reliability
CN102569249B (zh) 2010-12-08 2014-01-22 财团法人工业技术研究院 立体式电感
US8736399B2 (en) 2011-04-06 2014-05-27 M/A-Com Technology Solutions Holdings, Inc. Triplexer topology
WO2012144482A1 (ja) 2011-04-18 2012-10-26 株式会社村田製作所 アンテナ装置および通信端末装置
US9002309B2 (en) 2011-05-27 2015-04-07 Qualcomm Incorporated Tunable multi-band receiver
US8803615B2 (en) 2012-01-23 2014-08-12 Qualcomm Incorporated Impedance matching circuit with tunable notch filters for power amplifier
US20130207745A1 (en) * 2012-02-13 2013-08-15 Qualcomm Incorporated 3d rf l-c filters using through glass vias
US20130223412A1 (en) 2012-02-24 2013-08-29 Qualcomm Incorporated Method and system to improve frame early termination success rate
US9203373B2 (en) 2013-01-11 2015-12-01 Qualcomm Incorporated Diplexer design using through glass via technology
US9935166B2 (en) 2013-03-15 2018-04-03 Qualcomm Incorporated Capacitor with a dielectric between a via and a plate of the capacitor
US9634640B2 (en) 2013-05-06 2017-04-25 Qualcomm Incorporated Tunable diplexers in three-dimensional (3D) integrated circuits (IC) (3DIC) and related components and methods
US9264013B2 (en) 2013-06-04 2016-02-16 Qualcomm Incorporated Systems for reducing magnetic coupling in integrated circuits (ICS), and related components and methods

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