KR101688701B1 - 반도체 디바이스 및 그 채널 구조 - Google Patents

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카를로스 에이치 디아즈
쟝 피에르 콜린지
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

복합 구조물을 갖는 반도체 디바이스로서, 반도체 디바이스의 채널 방향을 따라 실질적으로 연장하는 내부 코어 지주(strut) 및 내부 코어 지주 상에 배치된 외부 슬리브층을 갖는 채널 구조를 포함한 반도체 디바이스를 개시한다. 내부 코어 지주는 반도체 디바이스의 채널 길이를 가로질러 슬리브 부재를 기계적으로 지지한다.

Description

반도체 디바이스 및 그 채널 구조{SEMICONDUCTOR DEVICE AND CHANNEL STRUCTURE THEREOF}
본원발명은 일반적으로 반도체 디바이스들에 관한 것으로, 그리고, 보다 구체적으로, 2차원 층상(layerd) 채널 재료들을 포함하는 3차원 반도체 디바이스들에 관한 것이다.
현재의 실리콘 기반 트랜지스터들의 성능 및 확장성(scalability)은 다양한 향상 기술들의 구현에도 불구하고 근본적인 한계들에 도달하고 있다. 게르마늄(Ge) 및 Ⅲ-Ⅴ 반도체들과 같은 대안적인 반도체 재료들이 고려되고 있으나, 이러한 상대적으로 비싼 재료들의 초박형(ultra-thin) 바디 성능 확장성은 도전 과제로 남아 있다.
본 발명은 반도체 디바이스 및 그 채널 구조를 제공한다.
본 개시의 일 양태는, 실질적으로 반도체 디바이스의 채널 방향을 따라 연장하는 내부 코어 지주와, 내부 코어 지주 상에 배치된 외부 슬리브층을 포함한 채널 구조를 포함하는 반도체 디바이스를 제공한다. 내부 코어 지주는 반도체 디바이스의 채널 길이를 가로지르는 슬리부 부재를 기계적으로 지지한다.
본 개시의 다른 양태는, 반도체 디바이스의 채널 방향을 따라 실질적으로 연장하는 내부 코어 지주 및 상기 내부 코어 지주 상에 배치된 외부 슬리브층을 포함한 복합 구조물을 포함하는 반도체 디바이스를 제공한다. 내부 코어 지주는 반도체 디바이스의 채널 길이를 가로지르는 슬리브 부재를 기계적으로 지지한다. 또한, 슬리브층의 중앙 부분은 반도체 디바이스의 채널 길이를 가로질러 횡단하고, 그 채널 영역을 규정한다. 또한, 외부 슬리브층의 한 쌍의 대향하는 단부 부분들 각각은 반도체 디바이스의 소스 및 드레인 영역을 규정한다.
본 개시의 다른 양태는, 반도체 디바이스의 채널 방향을 따라 실질적으로 연장하는 내부 코어 지주 및 내부 코어 지주 상에 배치된 외부 슬리브층을 포함한 복합 구조물과, 채널 영역에서 외부 슬리브층 상에 배치된 올 어라운드 게이트 구조를 포함하는 반도체 디바이스를 제공한다. 내부 코어 지주는 반도체 디바이스의 채널 길이를 가로지르는 슬리부 부재를 기계적으로 지지한다. 또한, 외부 슬리브층의 길이방향 범위는 반도체 디바이스의 채널 길이를 가로질러 연장하고 그 채널 영역을 규정한다.
본 발명은 반도체 디바이스 및 그 채널 구조를 제공할 수 있다.
도 1A 내지 1C는 본 개시의 실시예들에 따른 반도체 디바이스들의 투시도들을 도시한다.
도 2A 내지 2D는 본 개시의 실시예들에 따른 반도체 디바이스의 부분의 등축 횡단면도들을 도시한다.
도 3A 내지 3B는 본 개시의 실시예들에 따른 반도체 구조의 부분의 등축 횡단면도들을 도시한다.
도 4A 내지 4B는 본 개시의 실시예들에 따른 반도체 구조의 부분의 등축 횡단면도들을 도시한다.
도 5A 내지 5B는 본 개시의 다양한 실시예들에 따른 반도체 디바이스의 부분의 등축도들을 도시한다.
도 6A 내지 6D는 본 개시의 다양한 실시예들에 따른 반도체 디바이스의 부분의 등축도들을 도시한다.
도 7A 내지 7I는 본 개시의 실시예들에 따른 제조의 다양한 단계들에서의 반도체 디바이스의 부분의 등축 횡단면도들을 도시한다.
아래의 개시는 제공되는 발명의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "상", "최상단", "바닥" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90°회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
방향 참조(referral)의 용이성과 정확성을 위해, x-y-z 좌표 기준이 제공되며, x축은 일반적으로 제1 방향으로 기판 표면을 따라 지향하고, y축은 일반적으로 x축에 수직한 기판 표면을 따라 지향하며, z축은 기판(대부분의 경우, x-y 평면에 의해 정의됨)의 평탄한 표면에 대하여 수직한 방향을 따라 지향한다.
증대된 정전 제어, 스트레인드(strained) 채널에 의한 이동 강화, 개선된 도펀트 활성화, 및 기생 저항 감소를 위한 새로운 디바이스 아키텍처(architecture)들과 같은, 다양한 향상 기술들의 적용에도 불구하고 현재의 실리콘 기반 트랜지스터들의 성능 및 확장성은 근본적인 한계에 도달하고 있다. 게르마늄(Ge), Ⅲ-Ⅴ와 같은 대안적인 반도체 재료들이 고려되고 있으나, 이러한 상대적으로 비싼 재료들의 초박형(ultra-thin) 바디 성능 확장성은 도전 과제로 남아 있다.
대조적으로, T는 보통 주기율표 열 {IVB, VB, VIB}로부터의 전이 금속을 표시하고, X는 {S, Se 또는 Te}의 족(group)으로부터의 하나의 원소를 표시하는, TX2의 일반식을 전형적으로 갖는 2차원 전이 금속 디칼코게나이드(2D transition metal dichalcogenide; TMD)들의 분자층(mono-layer)들 또는 초박(ultra-thin)층들은 뛰어난 수송 특성(transport property)들을 갖는 것으로 보인다. 이러한 층상 재료들은, 벌크에서의 간접 밴드갭으로부터 박층 두께들에서의 직접 밴드갭까지 변화하는 다양한 범위의 전기적 특성들을 나타낸다. TMD 재료들의 독특한 특성들은 나노일렉트로닉스에서의 적용에 대해 큰 잠재력을 보이고 있다.
구조적인 면에서, 층상 TMD는 적층 2차원 X-T-X 샌드위치 형태들로 간주될 수 있다. 각각의 샌드위치 층 내에서의 결합은 뛰어난 층내 강도를 제공하는 강한 공유(covalent) 타입을 갖는 반면, 샌드위치 층들 사이의 결합은 약한 반데르발스(van der Waals) 타입을 갖는다. 층상 TMD의 결정 구조들은 보통 1T, 2H, 3R, 4Ha, 4Hb, 6R 상들(phases)[1, 2]로 기술된다. 정수는 층들에 대해 수직한 단위 셀 당 X-T-X 층들의 수를 표시하고, T, H 및 R은 각각 삼각형의(trigonal), 육각형의(hexagonal),능면체(rhombohedral)의 대칭들을 나타낸다. 약한 결합 샌드위치 층들 사이에 이종(foreign) 원자들 또는 분자들을 도입하는 것은 인터칼레이션(intercalation) 공정이다. 인터칼레이션은 층 분리를 증가시킬뿐만 아니라, 주(host) 재료들의 전자 특성들을 조절하는 강력한 방법도 제공한다.
한편, 실리콘, 게르마늄 및 주석과 같은 특정한 엘리먼트들의 2-D 막들은 그들의 에지들에서 가능한 상온 초전도 특성들을 갖는 위상 절연체(topological insulator)들처럼 행동한다. 구체적으로, 실리센(silicene), 게르마넨(germanene) 및 스타넨(stannene)은, 각각 실리콘(Si), 게르마늄(Ge) 및 주석(Sn)의 2-D 동소체이다. 위상 절연체는 그들의 경계 부분들(예를 들어, 벌크의 표면들 또는 막의 에지들)에서 전도 특성들을 나타내면서 그들 내부에서 절연체처럼 행동하고, 이는 전하 캐리어들이 재료의 경계 부분을 따라서만 이동할 수 있다는 것을 의미한다. 특히, 2-D 주석(스타넨)이 스타넨 리본들의 에지들에서 가능한 상온 초전도 특성들을 갖는 위상 절연체처럼 행동함이 보여지고 있다.
인터칼레이션된(intercalted) TMD, 그래파이트, 및 다른 층상 구조 전이 금속 질화물들(TMDs)은, 특히 초전도성들을 위한, 그들의 특별한 구조들과 수송 특성들 때문에 상당한 주목을 받아왔다. 특히, 그래파이트 인터칼레이션 화합물들(GIC's), YbC6, CaC6, CuxTiSe2, 및 스타넨에서 최근 초전도성 발견 이후로, 새로운 관심이 발생하고 있다. 독특한 특성들은 2-D TMD들과 위상 절연체 재료들을 전계 효과 트랜지스터들(FETs)에서의 사용을 위한 유망한 후보로 만든다. 예를 들면, 이러한 2-D 층상 재료들의 표면들은 금속성/도전성이기 때문에, 종래의 실리콘 기반 재료들을 이용한 디바이스들에 요구되는 것과 같은 소스/드레인 도핑 공정을 더이상 필요로 하지 않는다. 또한, 이러한 2-D 층상 재료들로 만들어진 전도 채널들은 적당한 게이트 전압들이 인가됨으로써 턴온(turn on)될 수 있다.
박막 형태에서, Sb2Te3(안티모니 텔루라이드), Bi2Se3(비스무트 셀레나이드), 또는 Bi2Te3(비스무트 텔루라이드)와 같은 몇몇 위상 절연체들은, 막 두께에 따라 금속성 또는 반도체 거동을 보일 수 있다. 밴드갭의 폭은 박막 두께에 의해 조절될 수 있다. 예를 들면, 이러한 재료들의 더 얇은 막들은 반도체 특성들을 나타낼 수 있고, 반면에 그들의 더 두꺼운 막들은 금속 특성들을 나타낼 수 있다. 따라서, 더 두꺼운 소스 및 드레인이 금속성이고 더 얇은 채널 영역이 반도체인 전계 효과 트랜지스터를 제조하는 것이 가능하다.
도 1A 내지 1C는 본 개시의 실시예들에 따른 반도체 디바이스의 투시도들을 도시한다. 본 개시에 이용된 바와 같이, 반도체 디바이스라는 용어는 일반적으로 게이트 올 어라운드(gate-all-around; GAA) 트랜지스터를 지칭하고, 이는 임의의 나노와이어 기반 멀티 게이트 디바이스를 포함할 것이다. 다른 트랜지스터 구조들 및 유사한 구조들은 개시의 예상된 범위 내에 있다. GAA 트랜지스터는 마이크로프로세서, 메모리 셀, 및/또는 다른 집적 회로(IC)에 포함될 수 있다.
일견에, 디바이스들(100, 100', 100'')이, 각각 멀티 채널 수직 게이트 올 어라운드(vertical gate-all around; VGAA) 디바이스, 단일 채널 수직 게이트 올 어라운드 디바이스, 및 단일 채널 수평 게이트 올 어라운드(horizontal-all-around; HGAA) 디바이스의 외형들이라고 가정한다. 그러나, (캐리어 채널들로서 도펀트 수정된 반도체 재료들로 만들어진 빔(beam) 구조물들에 일반적으로 의존하는) 유사한 구조적 외관의 종래의 디바이스들과 비교하여, 본 개시에 따른 디바이스는 향상된 채널 성능을 가능하게 하는 2-D 층상 재료들을 이용하는 복합 구조물을 포함한다.
도 1A는 본 개시의 일 실시예에 따른 반도체 디바이스(100)의 투시도를 도시한다. 특히, 예시적인 디바이스(100)는 멀티 채널 VGAA 아키텍처의 3-D 구조적 배열을 이용한다. 이러한 수직 채널 디바이스는, 디바이스의 소스 및 드레인 영역들이 웨이퍼/기판의 평탄한 표면에 대하여 수직으로 배치되는, 새로운 디자인 아키텍처를 포함한다. 트랜지스터 디바이스의 채널 구조는 실질적으로 수직으로 확장하고, 소스 및 드레인 영역들 사이에 다리를 놓으며(bridging), 수직 채널 방향을 정의한다. 디바이스의 소스, 채널 및 드레인 영역들은 기판의 평탄한 표면에 대하여 수직한 스택으로 배열되므로, 수직 채널 아키텍처는 수평 프로파일에 있어서 상당한 감소를 제공한다.
예시적인 디바이스(100)는, 디바이스의 채널 구조로서 기판(101a)의 표면 상에 복합 구조물들 한 쌍(102a)을 포함하고, 복합 구조물 각각은, 실직적으로 수직으로 연장하는 원형 기둥(pillar) 프로파일을 갖는 내부 코어 지주(strut; 110a)를 포함한다. 몇몇 실시예들에서, 기판(101a)은 예컨대, 실리콘(Si), 및 게르마늄(Ge) 재료들을 선택적으로 포함하는 반도체 벌크 기판이다. 몇몇 실시예들에서, 기판(101a)은 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 구조, 실리콘게르마늄 온 인슐레이터(SiGe-on insulator; SiGeOI) 또는 게르마늄 온 인슐레이터(Ge on insulator; GeOI)를 포함한다. 몇몇 실시예들에서, 기판(101a)은, 탄화 규소(silicon carbide), 비화 갈륨(gallium arsenide), 인화 갈륨(gallium phosphide), 인화 인듐(indium phosphide), 비화 인듐(indium arsenide), 및 안티몬화 인듐(indium antimonide)을 포함하는 화합물 반도체; SiGe, SiGeSn, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및 GaInAsP를 포함하는 혼정(alloy) 반도체; 다른 적당한 재료들; 또는 이들의 조합들을 포함할 수 있다.
적당한 2-D 층상 채널 재료를 포함하는 외부 슬리브층(sleeve layer; 120a)이 내부 코어 지주(110a) 상에 배치됨으로써, 실질적으로 수직으로 연장하는 복합 구조물(102a)을 형성한다. 적당한 2-D 층상 채널 재료는 (T는 보통 주기율표의 IVB, VB, VIB 족(group)으로부터의 전이 금속 원자이고, X는 황(sulfur), 셀레늄(selenium), 또는 텔루륨(tellurium) 중 하나인, TX2의 일반식을 갖는) 층상 전이 금속 디칼코게나이드와, (Sb2Te3(안티모니 텔루라이드), Bi2Se3(비스무트 셀레나이드) 또는 Bi2Te3(비스무트 텔루라이드) 실리센(silicene), 게르마넨(germanene), 및 스타넨(stannene)과 같은) 2-D 위상 절연체를 포함할 수 있다. 일반적으로, 내부 코어 지주는 2-D 층상 채널 재료보다 넓은 밴드갭을 갖는 재료로 형성된다. 또한, 몇몇 실시예들에서, 내부 코어 지주(110a)는 절연 재료들로 형성될 수 있다. 게다가, 몇몇 실시예들에서, 내부 코어 지주(110a)는 기판(101a)과 동일한 재료로 형성되고, 그리고 나서 절연층에 의해 커버될 수 있다.
디바이스(100)는, 채널 제어를 제공하기 위해, 복합 구조물(102a)의 중간 부분(예컨대, 채널 부분) 주위를 수평방향으로 둘러싸고 감싸는 게이트 구조(130a)를 더 포함한다. 또한, 한 쌍의 소스/드레인 접촉부들(140a)은 각각 복합 구조물의 단부 부분들(예컨대, 팁(tip)과 루트(root) 부분들)의 적어도 일부에 각각 슬리브(sleeve)를 끼워, 예시적인 디바이스(100)의 (외부 슬리브층(120a)에 의해 감싸져 직접적으로 보이지 않는) 채널 부분의 대향하는 단부들에서 (각각의 소스/드레인 접촉부들(140a)에 아래에서 슬리브되어 도면에서 직접적으로 보이지 않는) 소스/드레인 영역들로의 전기적 연결을 가능하게 한다.
외부 슬리브층(120a)은 내부 코어 지주(110a)의 측면 둘레(circumference) 주위를 횡으로 감싼다. 외부 슬리브층(120a)의 수직으로 감싸는(wrapping) 범위(예를 들면, 채널 방향을 따르는, 내부 코어 지주의 길이 방향 축에 대한 범위)는 디바이스(100)의 채널 영역(예를 들면, 게이트 구조(130a)와 접촉하는 디바이스의 중간 부분)을 적어도 가로질러 연장한다. 특히, 외부 슬리브층(120a)은, 예시적인 디바이스(100)의 수직으로 배열되는 소스 및 드레인 영역들 사이에 다리를 놓고(bridge), 실질적으로 수직한 캐리어 전도 경로를 제공한다. 수평으로 둘러싸는 게이트 구조(130a)의 GAA 배열은 채널을 통해 보다 효과적인 전류 제어를 가능하게 함으로써, 보다 짧은 게이트 노드들의 주입(implantation)을 허용한다.
도 1B는 본 개시의 다른 실시예에 따른 반도체 디바이스(100')의 투시도를 도시한다. 예시적인 디바이스(100') 또한 VGAA 배열을 이용하지만, 기판(101b)의 표면 상의 단일 수직 채널 구조를 사용한다. 기판(101b)은 이전의 예시들과 유사한 피처들을 공유할 수 있고, 따라서 그 세부 사항들은 간략화를 위해 생략될 것이다.
구체적으로, 예시적인 디바이스(100')는, 장형(long)의 좁은(narrow) 타원 프로파일을 갖는 내부 코어 지주(110b)를 포함하고, 실질적으로 수직 방향(z축을 따라)으로 연장하는 단일 채널 구조를 포함한다. 적당한 2-D 층상 채널 재료를 포함하는 외부 슬리브층(120b)이 내부 코어 지주(110b) 상에 배치됨으로써, 수직으로 연장하는 복합 구조물(102b)을 형성한다. 적당한 2-D 층상 채널 재료는, (T는 보통 주기율표의 IVB, VB, VIB 족(group)으로부터의 전이 금속 원자이고, X는 황(sulfur), 셀레늄(selenium), 또는 텔루륨(tellurium) 중 하나인, TX2의 일반식을 갖는) 층상 전이 금속 디칼코게나이드와, (Sb2Te3(안티모니 텔루라이드), Bi2Se3(비스무트 셀레나이드) 또는 Bi2Te3(비스무트 텔루라이드) 실리센(silicene), 게르마넨(germanene), 및 스타넨(stannene)과 같은) 2-D 위상 절연체를 포함할 수 있다. 몇몇 실시예들에서, 내부 코어 지주(110a)는 절연 재료들로 형성된다. 또한, 몇몇 실시예들에서, 내부 코어 지주(110a)는 기판(101b)과 동일한 재료로 형성되고 얇은 절연체에 의해 커버된다.
디바이스(100')는 또한, 채널 제어를 제공하기 위해서 복합 구조물(102b)의 중간 부분 주위를 감싸는, 수평으로 둘러싸는 게이트 구조(130b)를 포함한다. 또한, 한 쌍의 소스/드레인 접촉부들(140b)은 각각 복합 구조물(102b)의 단부 부분들의 적어도 일부를 슬리브(sleeve)하고, 예시적인 디바이스(100')의 (도면에서 직접적으로 보이지 않는) 각각의 소스/드레인 영역으로의 전기적인 연결을 가능하게 한다.
유사하게, 외부 슬리브층(120b)은 내부 코어 지주(110b)의 측면 둘레(circumference) 주위를 횡으로 감싼다. 외부 슬리브층(120b)의 수직으로 감싸는 범위는 채널 부분(예를 들면, 게이트 구조(130b)와 접촉하는 디바이스의 중간 부분)을 적어도 가로질러 연장한다. 외부 슬리브층(120b)은, 예시적인 디바이스(100')의 (소스/드레인 접촉부들(140b) 아래에서 슬리브되고(sleeved), 따라서 도면에서 직접적으로 보이지 않는) 수직으로 배열되는 소스 및 드레인 영역들 사이에 다리를 놓고(bridge), 실질적으로 수직한 캐리어 전도 경로를 제공한다. 특히, 타원 형상의 내부 코어 지주(110b)의 보다 큰 횡단면 프로파일은 외부 슬리브층(120b)의 보다 큰 측면 범위(coverage)를 요구할 수 있고, 이는 증가된 온-전류(on-current) 흐름을 초래할 보다 넓은 전도 표면을 일반적으로 제공한다.
도 1C는 본 개시의 다른 실시예에 따른 반도체 디바이스(100")의 투시도를 도시한다. 예시적인 디바이스(100")는 단일 수평 채널 구조를 갖는 HGAA 배열을 이용한다. 구체적으로, 예시적인 디바이스(100")는, 일반적으로 직사각형 프로파일을 갖고 수평으로 연장하는 내부 코어 지주(110c) 및 적당한 2-D 층상 채널 재료를 포함한 외부 슬리브층(120c)을 포함하는 단일 채널 구조를 포함한다. 적당한 2-D 층상 채널 재료는, (T는 보통 주기율표의 IVB, VB, VIB 족(group)으로부터의 전이 금속 원자이고, X는 황(sulfur), 셀레늄(selenium), 또는 텔루륨(tellurium) 중 하나인, TX2의 일반식을 갖는) 층상 전이 금속 디칼코게나이드와, (Sb2Te3(안티모니 텔루라이드), Bi2Se3(비스무트 셀레나이드) 또는 Bi2Te3(비스무트 텔루라이드) 실리센(silicene), 게르마넨(germanene), 및 스타넨(stannene)과 같은) 2-D 위상 절연체를 포함할 수 있다. 외부 슬리브층(120c)은 내부 코어 지주(110c) 주위를 감싸고, 실질적으로 수평으로(예를 들면, x축을 따라) 연장하는 복합 구조물(102c)을 만들어 낸다. 디바이스(100")는 또한, 채널 제어를 제공하기 위해 복합 구조물(102c)의 중간 부분 주위를 수직으로 둘러싸고 감싸는 게이트 구조(130c)를 포함한다. 몇몇 실시예들에서, 내부 코어 지주(110c)는 절연 재료들로 형성된다. 또한, 몇몇 실시예들에서, 내부 코어 지주(110c)는 기판(101c)과 동일한 재료로 형성되고 얇은 절연체에 의해 커버된다.
유사하게, 한 쌍의 소스/드레인 접촉부들(140c)은 각각 복합 구조물(102c)의 단부 부분들(즉, 각각의 측면 말단 부분들)의 적어도 일부를 각각 슬리브하고, 예시적인 디바이스(100")의 (소스/드레인 접촉부들 아래에서 슬리브되고 도면에서 직접적으로 보이지 않는) 소스/드레인 영역들로의 전기적 전기적 연결을 가능하게 한다.
외부 슬리층(120c)은 내부 코어 지주(110c)의 측면 둘레 주위를 감싼다. 외부 슬리브층(120c)의 수평으로 감싸는 범위는 디바이스(100")의 채널 부분(예를 들면, 게이트 구조(130c)와 접촉하는 디바이스의 중간 부분)을 적어도 가로질러 연장한다. 특히, 외부 슬리브층(120c)은 예시적인 디바이스(100")의 수평으로 배열된 소스 및 드레인 영역들 사이에서 가로질러, 실질적으로 수평인 캐리어 전도 경로를 제공한다.
도 2A 및 2B를 동시에 참조하면, 도 2A는 본 개시의 일 실시예에 따른 반도체 디바이스의 부분의 등축도(isometric view)를 도시하고, 도 2B는 도 2A에 도시된 구조의 횡단면도를 그 길이 방향의(longitudinal) 기하학적 축에 따라 도시한다. 도 2A와 도 2B는 함께, 본 개시의 실시예들에 따른 디바이스의 예시적인 채널 부분의 보다 상세한 도면을 제공한다.
예시적인 디바이스의 채널 부분은, 내부 코어 지주(210)와 외부 슬리브층(220)을 포함하는 복합 구조물(202)을 이용한다. 본 도면은 실질적으로 수직 방향(orientation)에서의 복합 구조물(202)을 도시하지만, 이러한 배치는 주로 설명(illurstraion)의 편의성과 명확성을 위한 것이고, 복합 구조물의 실질적인 배치는 구체적인 디자인 요구들에 따라, 수직일 뿐만 아니라, 수평일 수도 있다.
본 실시예에서, 내부 코어 지주(210)는, 실질적으로 일정한(uniform) 원형 횡단면 형태를 갖는 기둥(pillar) 프로파일이라고 일반적으로 가정한다. 외부 슬리브층(220)은 내부 코어 지주(210)의 그 횡축(transverse) 주변부(예를 들면, 원형 단면 프로파일) 주위 상에 실질적으로 컨포멀하게(conformally) 배치된다. 또한, 외부 슬리브층(220)의 길이 방향으로(longitudinal) 감싸는 범위는 내부 코어 지주(210)의 전체 길이를 실질적으로 가로질러 연장하고, (디바이스의 채널 영역을 포함하는) 내부 코어 지주(210)의 중앙 부분뿐만 아니라, (각각 소스/드레인 영역을 포함하는) 그 2개의 각각의 단부에 도달한다.
본 예시는 캐리어 채널로서 초박형 외부 슬리브층의 사용을 도시한다. 그러나, 몇몇 실시예들에서, 교호적인(alternating) 스택으로 배열된 다수의 슬리브층들(예를 들면, 그 사이에 배치된 절연층들과 함께)이 온 상태(on-state) 전류 흐름을 추가로 향상시키기 위해 적용될 수 있다.
예시적인 디바이스는 또한, 채널 제어를 제공하기 위해 복합 구조물(202)의 중앙 부분(예를 들면, 채널 부분) 주위를 수평으로 둘러싸고 감싸는 게이트 구조(230)를 더 포함한다. 또한, 칼라(collar) 구조의 한 쌍의 소스/드레인 접촉부들(240)은 각각 복합 구조물(202)의 적어도 일부를 그 단부 부분들에서 슬리브한다. 소스/드레인 접촉부(240)는 외부 슬리브층(220)과 전기적으로 접촉하고, 예시적인 디바이스의 각각의 소스/드레인 영역에 전기적인 연결을 가능하게 한다.
몇몇 실시예들에서, 내부 코어 지주(210)는 하나 이상의 절연 재료들로 형성된다. 몇몇 실시예들에서, 내부 코어 지주(210)는 로우-k(low-k) 층간 유전체 재료들을 포함하는 절연 재료들로 형성된다. 몇몇 실시예들에서, 내부 코어 지주(210)는, 내부 코어 지주가 서있는 기판과 동일한 재료로 형성되고 얇은 절연체에 의해 커버된다. 외부 슬리브층(220)은 하나 이상의 적당한 2-D 채널 재료를 포함한다. 적당한 2-D 층상 채널 재료는, 층상 전이 금속 디칼코게나이드, 예를 들면, 이황화 몰리브덴(MoS2), 이셀렌화 몰리브덴(MOSe2), 포스포린(phosphorene; black phosphorus)), 다층 포스포린(phosphorene multilayers; blue phosphorus), 이황화 텅스텐(WS2), 이셀렌화 텅스텐(WSe2), 및 이텔루르화 몰리브덴(MoTe2)과, Sb2Te3(안티모니 텔루라이드), Bi2Se3(비스무트 셀레나이드) 또는 Bi2Te3(비스무트 텔루라이드), 실리센(silicene), 게르마넨(germanene), 및 스타넨(stannene)과 같은 2-D 위상 절연체를 포함할 수 있다. 외부 슬리브층(220)의 2-D 층상 채널 재료는 일반적으로 얇고, 바람직한 형태를 지속시키기 위한 기계적인 힘이 부족하기 때문에, 얇고 유연한(pliant) 외부 슬리브층(220)에 대한 기계적인 지지를 제공하기 위해, 아래에 있는 내부 코어 지주(210)가 구조적인 척추(backbone)로서 구현된다.
게이트 구조(230)는 게이트 유전체층(231)과 게이트 물질층(232)을 포함하는 게이트 스택일 수 있다. 게이트 유전체층(231)은, 예를 들어, Si, Ge, Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu 및 이들의 혼합물의 산화물들을 포함하는 하이-k(high-k) 유전체 재료들을 포함할 수 있다. 게이트 유전체층은, 원자층 증착(ALD), 화학 기상 증착(CVD), 물리 기상 증착(PVD), 열산화, UV-오존 산화, 또는 이들의 조합들과 같은 적당한 프로세스를 사용하여 형성될 수 있다. 게이트 물질층(232)은 Al, Cu, W, Ti, Ta, TiN, TiAl, TiAlN, TaN, TaC, TiC, NiSi, CoSi, 호환 가능한 일 함수를 갖는 다른 전도성 재료들, 또는 이들의 조합들과 같은 금속 재료들을 포함할 수 있다. 게이트 재료의 퇴적은 ALD, CVD, PVD, 도금, 또는 이들의 조합들과 같은 적당한 프로세스를 사용하여 구현될 수 있다.
원형 링 칼라(collar)로서 본 도면에서 도시된 소스/드레인 접촉부(240)는, 복합 구조물(202)의 각각의 소스/드레인 부분을 그 단부 부분에서 적어도 부분적으로 슬리브하도록 배치된 다른 적당한 형태의 칼라 구조일 수도 있다. 소스/드레인 접촉부(240)는 예시적인 디바이스의 소스/드레인 영역들로의 전기적 연결이 가능하도록 적당한 퇴적 기술(들)을 통해 적당한 전도성 재료(들)로 형성될 수 있다.
도 2C를 참조하면, 몇몇 실시예들에서, 슬리브 재료가 소스 및 드레인 영역들에서 금속성 전도(위상 절연체)를 나타내고 채널 영역에서 반도체 거동을 나타내도록, 슬리브 재료가 채널 영역에서보다 소스 및 드레인 영역들에서 더 두꺼울 수 있다. 도 2C에 도시된 바와 같이, 외부 슬리브층(220')은 보다 얇은 프로파일을 갖는 (채널 영역을 정의하는) 중간 부분(220a)을 포함하지만, (각각 소스/드레인 영역을 정의하는) 그 각각의 단부 부분들(220b)은 보다 두꺼운 프로파일을 갖는다. 따라서, 도 2D는 도 2C의 채널 배치를 이용하는 구조의 횡단면도를 그 길이의(longitudinal) 기하학적 축에 따라 도시한다. 본 예시의 일반적인 구성 요소들은 이전의 실시예들에서 기술된 것과 유사하므로, 그들의 세부 사항들은 간략화를을 위해 생략된다.
도 3A 및 3B를 참조하면, 도 3A는 본 개시의 다른 실시예에 따른 반도체 디바이스의 부분의 등축도(isometric view)를 도시하며, 도 3B는 도 3A에 도시된 구조의 횡단면도를 그 길이 방향의(longitudinal) 기하학적 축을 따라 도시한다.
본 실시예에서, 예시적인 디바이스는 또한, 내부 코어 지주(310)와 외부 슬리브층(320)을 포함하는 복합 구조물(302)을 포함한다. 본 도면은 실질적으로 수직 방향에서의 복합 구조물을 도시하지만, 이러한 배치는 주로 설명의 편의성과 명확성을 위한 것이며, 복합 구조물의 실질적인 배치는 구체적인 디자인 요구들에 따라, 수직일 뿐만 아니라, 수평일 수도 있다.
유사하게, 내부 코어 지주(310)는 일반적으로 원형 기둥 프로파일이라 가정한다. 외부 슬리브층(320)은 내부 코어 지주(310)의 그 횡축(transverse) 주변부 주위 상에 실질적으로 컨포멀하게(conformally) 배치된다. 또한, 외부 슬리브층(320)의 길이 방향으로(longitudinal) 감싸는(wrapping) 범위는 내부 코어 지주(310)의 전체 길이를 실질적으로 갈로질러 연장하고, (디바이스의 채널 영역을 정의하는) 내부 코어 지주(310)의 중앙 부분뿐만 아니라 (소스/드레인 영역들을 정의하는) 그 2개 각각의 단부 부분들에도 도달한다. 본 예시는 채널 재료로서 초박형 슬리브층의 사용을 도시하지만, 몇몇 실시예들에서는, 다층 슬리브층들이 온 상태(on-state) 전류 흐름을 추가로 향상시키기 위해 적용될 수 있을 것이다. 또한, 한 쌍의 소스/드레인 접촉부들(340)은 각각 복합 구조물(302)의 단부 부분들에서 외부 슬리브층(320)을 슬리브하고, 예시적인 디바이스의 소스/드레인 영역들로의 전기적 연결을 가능하게 한다.
외부 슬리브층(320)은 적당한 2-D 층상 채널 재료를 포함하며, 적당한 2-D 층상 채널 재료는 층상 전이 금속 디칼코게나이드, 예를 들면, 이황화 몰리브덴(MoS2), 이셀렌화 몰리브덴(MOSe2), 포스포린(phosphorene; black phosphorus), 다층 포스포린(phosphorene multilayers; blue phosphorus), 이황화 텅스텐(WS2), 이셀렌화 텅스텐(WSe2), 및 이텔루르화 몰리브덴(MoTe2)과, Sb2Te3(안티모니 텔루라이드), Bi2Se3(비스무트 셀레나이드) 또는 Bi2Te3(비스무트 텔루라이드), 실리센(silicene), 게르마넨(germanene), 및 스타넨(stannene)과 같은 2-D 위상 절연체를 포함할 수 있다. 외부 슬리브층(320)의 2-D 층상 채널 재료는 일반적으로 얇고, 바람직한 형태를 지속시키기 위한 기계적인 힘이 부족하기 때문에, 외부 슬리브층(320)의 얇고 유연한(pliant) 채널 재료에 대한 기계적인 지지를 제공하기 위해, 아래에 있는 내부 코어 지주(310)가 구조적인 척추(backbone)로서 구현된다.
그러나, 절연체로 형성된 내부 지주를 갖는 대신, 본 실시예의 내부 코어 지주(310)는 또한 게이트 유전체층(311)과 게이트 물질층(312)을 포함하는 내부 코어 게이트 스택의 역할을 한다.
특히, 종래 대부분의 디바이스 배치들과는 달리, 이러한 독특한 코어 게이트 스택 구성(configuration)은 채널 구조 내에서 채널 동작의 제어를 가능하게 한다. 구체적으로, 이러한 배치는 에워싸인(enclosed) 게이트와 슬리빙(sleeving) 채널층 사이에서 넓은 올 어라운드(all-around) 제어 표면/면적을 제공하여, 이에 따라 게이트 구조가 캐리어 채널에 효과적인 영향력을 가하는 것을 가능하게 할 뿐만 아니라, 종래의 디자인의 공간 소모적인(space-consuming) 외부 게이트 스택을 대체하여, 이에 따라 반도체 디바이스에 대한 공간적인 요구를 상당히 감소시킨다. 따라서, 본 실시예는 코어 게이트/채널 올 어라운드 디바이스 아키텍처를 제공한다.
내부 코어 지주/코어 게이트 구조(310)는 (도 3B에 도시된 바와 같이) 게이트 절연층(311)과 게이트 물질층(312)을 포함하는 게이트 스택을 포함할 수 있다. 게이트 유전체층(311)은, 예를 들어, Si, Ge, Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu 및 이들의 혼합물들의 산화물들을 포함하는, 하이-k 유전체 재료들을 포함할 수 있다. 게이트 유전체층은 원자층 증착(ALD), 화학 기상 증착(CVD), 물리 기상 증착(PVD), 열산화, UV-오존 산화, 또는 이들의 조합들과 같은 적당한 프로세스를 사용하여 형성될 수 있다. 게이트 물질층(312)은 Al, Cu, W, Ti, Ta, TiN, TiAl, TiAlN, TaN, TaC, TiC, NiSi, CoSi, 호환 가능한 일 함수를 갖는 다른 전도성 재료들, 또는 이들의 조합들을 포함할 수 있다. 게이트 물질의 퇴적은 ALD, CVD, PVD, 도금, 또는 이들의 조합들과 같은 적당한 프로세스를 이용하여 구현될 수 있다.
원형 링 칼라(collar) 구조로서 본 도면에서 도시된 소스/드레인 접촉부(340)는, 복합 구조물(302)의 단부 부분을 향해 각각 소스/드레인 부분을 갖는 전기적 연결을 확립하도록 배치되는 다른 적당한 형태의 구조일 수 있다. 소스/드레인 접촉부(340)는 예시적인 디바이스의 소스/드레인 영역들로의 전기적 연결이 가능하도록 적당한 퇴적 기술(들)을 통해 적당한 전도성 재료(들)로 형성될 수 있다. 외부 게이트의 부재 덕분에, 대향하는 소스/드레인 접촉부들(340) 사이의 보다 짧은 거리가 달성될 수 있고, 보다 콤팩트한 디바이스 프로파일을 만들어낸다.
몇몇 실시예들에서, 도 2C/2D에 도시된 것과 유사한 방식으로, 슬리브 재료가 소스 및 드레인 영역들에서 금속성 전도(위상 절연체)를 나타내고 채널 영역에서 반도체 거동을 나타내도록, 슬리브 재료는 채널 영역에서보다 소스 및 드레인 영역들에서 더 두꺼울 수 있다.
도 4A 및 4B를 참조하면, 도 4A는 본 개시의 다른 실시예에 따른 반도체 디바이스의 부분의 등축도(isometric view)를 도시하고, 도 4B는 도 4A에 도시된 구조의 횡단면도를 그 길이 방향의(longitudinal) 기하학적 축에 따라 도시한다.
예시적인 디바이스의 채널 부분은, 외부 올 어라운드 게이트(430)뿐만 아니라, 내부 코어 지주/코어 게이트 스택(410) 및 외부 슬리브층(402)을 포함한 복합 구조물(402)을 포함하는 이중 게이트 구성을 이용한다. 이러한 멀티 게이트 배치는 NAND 논리 게이트와 같은 논리적인 연산들을 수행하는 데 이용될 수 있다. 본 도면은 실질적으로 수직 방향에서의 복합 구조물을 도시하지만, 이러한 배치는 주로 설명의 편의성과 명확성을 위한 것이고, 복합 구조물의 실질적인 배치는 구체적인 디자인 요구들에 따라 수직일 뿐만 아니라 수평일 수 있다.
본 실시예의 내부 코어 지주(410)는, 마찬가지로 일반적으로 원형 기둥 프로파일이라고 가정한다. 외부 슬리브층(420)은 내부 코어 지주(410)의 그 횡축 주변부 주위 상에 실질적으로 컨포멀하게 배치된다. 외부 슬리브층(420)의 길이 방향으로 감싸는 범위는 내부 코어 지주(410)의 전체 길이를 실질적으로 가로질러 연장하고, (디바이스의 채널 영역을 포함하는) 내부 코어 지주(410)의 중앙 부분에 도달할 뿐만 아니라, (소스/드레인 영역을 각각 포함하는) 그 2개의 각각의 단부 부분들에도 도달한다.
외부 슬리브층(420)은, 층상 전이 금속 디칼코게나이드와 같은, 예를 들어, 이황화 몰리브덴(MoS2), 이셀렌화 몰리브덴(MOSe2), 포스포린(phosphorene; black phosphorus), 다층 포스포린(phosphorene multilayers; blue phosphorus), 이황화 텅스텐(WS2), 이셀렌화 텅스텐(WSe2), 및 이텔루르화 몰리브덴(MoTe2)과, 2-D 위상 절연체, 예를 들어, Sb2Te3(안티모니 텔루라이드), Bi2Se3(비스무트 셀레나이드) 또는 Bi2Te3(비스무트 텔루라이드), 실리센(silicene), 게르마넨(germanene), 및 스타넨(stannene)과 같은, 2-D 층상 채널 재료를 포함할 수 있다.
외부 슬리브층(420)에 대한 채널 제어뿐만 아니라 기계적 지지를 제공하는 내부 코어 지주(410)는, 게이트 유전체층(411)과 게이트 물질층(412)을 포함한 게이트 스택을 포함할 수 있다. 마찬가지로, 외부 게이트 구조(430)는 게이트 유전체층(431)과 게이트 물질층(432)을 포함한 게이트 스택을 포함할 수 있다.
게이트 유전체층(411/431)은, 예를 들어, Si, Ge, Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu 및 이들의 혼합물들의 산화물들을 포함하는, 하이-k 유전체 재료들을 포함할 수 있다. 게이트 유전체층은 원자층 증착(ALD), 화학 기상 증착(CVD), 물리 기상 증착(PVD), 열산화, UV-오존 산화, 또는 이들의 조합들과 같은 적당한 프로세스를 사용하여 형성될 수 있다. 게이트 물질층(412/432)은 Al, Cu, W, Ti, Ta, TiN, TiAl, TiAlN, TaN, TaC, TiC, NiSi, CoSi, 호환 가능한 일 함수를 갖는 다른 전도성 재료들, 또는 이들의 조합들과 같은 금속 재료를 포함할 수 있다. 게이트 물질의 퇴적은 ALD, CVD, PVD, 도금, 또는 이들의 조합들과 같은 적당한 프로세스를 사용하여 구현될 수 있다.
또한, 한 쌍의 소스/드레인 접촉부들(440)은 각각 복합 구조물(402)의 단부 부분들을 향하는 외부 슬리브층(420) 상에 칼라(collar)를 달고, 디바이스의 각각의 소스/드레인 영역에 전기적 연결을 가능하게 한다. 소스/드레인 접촉부(440)는 본 도면에서 원형 링으로 도시되었지만, 복합 구조물(402)의 단부 부분의 적어도 일부를 슬리브하도록 배치되는 다른 적당한 형태의 구조일 수 있다. 소스/드레인 접촉부(440)는 예시적인 디바이스의 각각의 소스/드레인 영역에 전기적 연결을 가능하게 하기 위해, 적당한 퇴적 기술(들)을 통해 적당한 전도성 재료(들)로 형성될 수 있다.
몇몇 실시예들에서, 도 2C/2D에 도시된 것과 유사한 방식으로, 슬리브 재료가 소스 및 드레인 영역들에서 금속성 전도(위상 절연체)를 나타내고 채널 영역에서 반도체 거동을 나타내도록, 슬리브 재료는 채널 영역에서보다 소스 및 드레인 영역들에서 더 두꺼울 수 있다.
도 5A 및 5B는 본 개시의 다양한 실시예들에 따른 반도체 디바이스의 부분의 등축도들을 도시한다. 구체적으로, 도 5A 및 도 5B는 본 개시의 실시예들에 따른 디바이스의 복합 구조물의 예시적인 방향들과 형태들을 도시한다. 수직 디바이스 아키텍처에 대하여, 그 복합 구조물(이라기보다 또는, 그 내부 코어 지주)은 (도 5A에 도시된 바와 같이) 기판의 평탄한 표면에 대하여 실질적으로 수직한 방식(예를 들면, z축을 따라)으로 배치되는, 실질적으로 일정한 횡단면 프로파일을 갖는 장형(enlongated) 컬럼/기둥 구조일 수 있다. 마찬가지로, 수평 디바이스 배치에 대하여, 그 복합체 구조물은 (도 5B에 도시된 바와 같이) 기판의 평탄판 표면에 대하여 실질적으로 수평 방식(예를 들면, x축을 따라) 배치되는, 실질적으로 일정한 횡단면 프로파일을 갖는 장형 빔(beam) 구조일 수 있다. 몇몇 실시예들에서, 채널 구조의 횡단면 프로파일은 도 5A에 도시된, 예를 들면, 약 2부터 내지 약 100 nm 까지의 범위의 횡단면 폭을 갖는 치수(dimension)를 포함할 수 있다. 몇몇 실시예들에서, 복합 구조물(또는 코어 지주)의 길이는 약 10부터 약 50 nm까지의 범위 내에 있다.
도 6A 내지 6D는 본 개시의 다양한 실시예들에 따른 반도체 디바이스의 부분의 등축도들을 도시한다. 구체적으로, 도 6A 내지 6D는 본 개시의 다양한 실시예들에 따른 외부 슬리브층의 예시적인 구조적 배치들을 도시한다.
도 6A를 참조하면, 직접 밴드갭 2-D 층상 재료들(예를 들면, TMDs)을 포함한 슬리브층을 이용하는 복합 구조물에 대하여, (구조물(602a)과 같은) 복합 구조물은, 전체적으로(fullly) 슬리빙(sleeving)하고 주변에서(peripherally) 에워싸는 외부 슬리브층(620)을 이용할 수 있다. 설명의 간략화를 위해, 예시적인 내부 코어 지주(610)는 일반적으로 원형 기둥 프로파일이라고 가정한다.
구체적으로, 예시적인 외부 슬리브층(620)은 내부 코어 지주(610)의 그 횡축 주변부 주위 상에 실질적으로 컨포멀하게 배치된다. 외부 슬리브층(620)의 길이 방향으로의 감싸는 범위는, 본 예시에서, 코어 지주(610)의 전체 길이를 실질적으로 가로질러 연장하고, (디바이스의 채널 영역을 정의하는) 코어 지주(610)의 중앙 부분뿐만 아니라, (각각 소스/드레인 영역을 정의하는) 그 2개의 각각의 단부 부분들에도 도달한다.
2-D 층상 채널 재료들의 독특한 특성을 이용하며, 그렇게 구성된 전도성 채널(예를 들면, 얇은 층상 구조의 중간 부분에 정의된)은 비 제로(non-zero) 밴드갭/반-전도성(semi-conductive) 특성들을 나타낼 수 있고, 이에 따라, 적당한 게이트 전압을 인가함으로써 턴온(turn on)될 수 있다. 다른 한편으로는, 2-D 층상 채널 재료들의 외부 표면(예를 들면, 디바이스의 소스/드레인을 각각 정의하는 복합 구조물(602a)의 팁(tip)/루트(root) 부분)은 금속성/전도성으로 남아있다. 따라서, 종래의 디바이스에서 요구되는 소스/드레인 도핑 프로세스는 더 이상 필요하지 않다. 이에 따라, (이전의 예시들에서 도시된 칼라 구조의 접촉부와 같은) 소스/드레인 접촉부는, 아래에 놓인 소스/드레인 영역과의 전기적 연결을 확립하도록 슬리브층 상에 직접적으로 배치될 수 있다.
도 6B 및 6C를 참조하면, 내부에서의 거동이 절연체와 닮았지만 그 에지 부분에서 (초)전도성을 나타내는 2-D 위상 절연 재료들(예를 들면, 스타넨)을 포함한 슬리브층을 이용하는 복합 구조물에 대하여, 복합 구조물(예를 들면, 구조물(602b/602c/602d)와 같은 구조물)은, 내부 코어 지주(61) 상에서 부분적으로 슬리브하고(sleeving), 길이 방향으로(longitudinally) 연장하는 외부 슬리브층(602'/620"/620'")을 이용할 수 있으며, 디바이스의 채널 길이(예를 들면, 중간 부분)를 횡으로 가로지르는 적어도 하나의 에지(620a'/620a"/620'")를 남긴다.
예를 들면, 도 6B는 내부 코어 지주(610)의 실질적으로 원형인 횡단면 프로파일의 둘레를 완전히 에워싸는 것보다 조금 짧은 전체 폭을 갖는 예시적인 외부 슬리브층(620')을 도시한다. 이러한 부분적인 슬리빙 배치는 복합 구조물(602b)의 적어도 중간 부분을 가로지르는, 적어도 길이 방향으로 연장하는 오픈 에지(620a')를 남긴다. 그 다음에, (이전 예시들에서 논의된) 칼라 구조의 접촉부는, 아래에 놓인 소스/드레인 영역으로 전기적 연결을 가능하게 하기 위해 복합 구조물(602b)의 각각의 단부 부분에서 외부 슬리브층(620') 위에 배치될 수 있다.
도 6C는 분리되고, 내부 코어 지주(610)의 횡단면 프로파일의 둘레 주위에서 길이 방향으로 연장하는 스트립들 형태를 취하는 예시적인 외부 슬리브층(620")을 도시한다. 이러한 부분적인 슬리빙 배치는 복합 구조물(602c)의 적어도 중간 부분을 가로질러 길이 방향으로 연장하는 복수의 오픈 에지들(620a")을 제공하고, 그에 따라 다수의 전도성 경로를 형성한다.
도 6D는 그 중앙 부분에 배치된 "윈도우"(예를 들면, 길이방향의 슬릿(slit))를 갖는 예시적인 외부 슬리브층(620")을 도시하며, 이에 따라, 복합 구조물(602d)의 채널 방향을 따라 (한 쌍의) 길이 방향으로 연장하는 닫힌(closed) 에지(620'")를 형성한다.
에지(620a'/620a"/620a'")는 실질적으로 코어 지주(620)의 축 방향을 따라(예를 들면, z축을 따라) 연장하는 것으로 도시되지만, 그 실질적인 연장 방향이 그러할 필요는 없고, 에지(620a'/620a"/620a'")가 복합 구조물의 채널 영역을 가로질러 횡단하는 한, 예를 들면, 소스 영역으로부터 드레인 영역까지, 다른 연장각들이 이용될 수 있다(에지는 일직선이 아닐 수도 있다).
따라서, 위상 유전체의 길이 방향으로 연장하는 에지(620a'/620a"/620a'")의 (초)전도성 특성은 효과적인 캐리어 채널을 생성하는 데 이용될 수 있고, 채널이 턴 온(turn on)되었을 때 디바이스의 소스 영역으로부터 드레인 영역까지(또는 역으로) 전하 캐리어들의 수송(transportation)을 허용할 수 있다.
도 7A 내지 7H는 본 개시의 실시예들에 따른 제조의 다양한 단계들에서 반도체 디바이스의 부분의 등축 횡단면도들을 도시한다. 구체적으로, 본 개시의 일 실시예에 따른 채널 구조의 예시적인 제조 프로세스가 설명을 위해 제공된다.
도 7A를 참조하면, 이는 본 개시의 일 실시예에 따른 제조의 유전체 퇴적 단계에서의 반도체 디바이스의 채널 부분의 등축도를 도시한다. 구체적으로, 유전체 재료(701)(예를 들면, 층간 유전체/ILD)는 기판(700) 상에 배치된다. 유전체 재료는 후속하는 코어 지주 형성 프로세스를 위해 적절한 두께(예를 들면, 약 10부터 약 50 nm 까지)로 형성된다. 등축도의 약간 기울어진(tilted) 각도는 후속하여 형성되는 코어 지주의 횡단면 프로파일을 보다 잘 설명하기 위해 이용된다. 그러나, 몇몇 실시예들에서, 코어 지주는 기판(700)과 동일한 재료로 형성될 수 있고, 얇은 절연체에 의해 커버될 수 있다. 이 경우, 하드 마스크와 적당한 지향성의 에칭 조합이 기판(700) 상에 수직한 코어 지주를 규정하기 위해 사용될 수 있다.
도 7B를 참조하면, 이는 본 개시의 일 실시예에 따른 제조의 코어 지주 형성 단계에서 반도체 디바이스의 채널 부분의 등축도를 도시한다. 구체적으로, 미리 결정된 형태(도면에 도시되지 않음)의 에칭 마스크는 내부 코어 지주의 특정한 횡단면 프로파일을 규정하기 위해 유전체층의 상부 표면 상에 배치될 수 있다. 미리 결정된 깊이에 이르기까지 유전체층의 마스킹되지 않은 영역을 리세싱(recess)하기 위해 적당한 에칭 프로세스(예를 들면, 이방성(anisotropic)/지향성(directional)의 에칭)가 수행됨으로써, 미리 결정된 높이를 갖되 실질적으로 수직하게 연장하는 내부 코어 지주(710)를 생성한다. 몇몇 실시예들에서, 기판(700)의 상부 표면 상에 서있는 내부 코어 지주(710)만을 남기고, 유전체 재료의 마스킹되지 않은 부분은 완전히 제거될 수 있다. 설명의 간략화를 위해, 이전의 예시들에서 도시된 것과 유사하게, 예시적인 코어 지주(710)는 실질적으로 원형인 횡단면 프로파일이라고 가정한다. 물론, 다른 형태의 횡단면도 구체적인 디자인 요구들과 동작 필요에 따라 이용될 수 있다.
도 7C를 참조하면, 이는 본 개시의 일 실시예에 따른 제조의 접촉층 퇴적 단계에서의 반도체 디바이스의 채널 부분의 등축도를 도시한다. 구체적으로, 전도성 층(704a)이 코어 지주(710)의 루트(root) 부분에 배치된다. 전도성 층(704a)은 적당한 금속 재료들을 포함할 수 있고, 후속하여 에치 백(etched back)되며 내부 코어 지주(710)의 루트 부분에 (도 7D에 도시된 바와 같이) 제1 소스/드레인 접촉부(740a)를 규정하도록 평탄화된다. 제1 소스/드레인 접촉부(710)는 또한 요구되는 접촉 프로파일을 생성하도록 프로세싱된다.
도 7D를 참조하면, 이는 본 개시의 일 실시예에 따른 제조의 2-D 층상 채널 재료 퇴적 단계에서 반도체 디바이스의 채널 부분의 등축도를 도시한다. 구체적으로, 2-D 층상 채널 재료의 2-D 채널층(702)은 내부 코어 지주(710)의 루트 부분에 있는 제1 소스/드레인 접촉부(740a) 상에서뿐만 아니라, 내부 코어 지주(710) 위에도 배치된다. 2-D 채널층(702)은, 코어 지주(710)의 주변부 주위를 감싸는 (도 7I에 도시된) 슬리브층(720)을 규정하도록 후속하여 프로세싱될 것이다.
2-D 채널층(702)의 마련은 미소기계적(micromechanical)/화학적/액상(liquid) 박리(exfoliation), 물리적 기상 증착(PVD), 열수(hydrothermal) 합성, 전구체 열분해(precursor thermolysis), 에피택시/분자 빔 에피택시(MBE), 원자층 증착(ALD), 화학 기상 증착(CVD), 랭뮤어-블로드젯(Langmuir-Blodgett) 퇴적, 및 이들의 적당한 조합을 포함할 수 있다. 몇몇 실시예들에서, 표면 처리는 2-D 층상 채널 재료의 퇴적 전에 코어 지주(710)의 노출된 표면 상에 제공되고, 2-D 채널층(701)과의 더 나은 접착을 위해 코어 지주(710)를 조절(conditioning)한다. 몇몇 실시예들에서, 그들 사이의 접착을 향상시키기 위해 2-D 채널층(702) 퇴적 전에 코어 지주(710)의 표면 상에 얇은 계면층(interfacial layer)이 제공된다. 또한, 몇몇 실시예들에서, 코어 지주(710)의 표면 퇴적 또는 처리는 2-D 층상 채널 재료의 안정성을 증가시키거나, 비활성화(passive) 시키기 위해 수행된다.
다른 한편으로, 2-D 채널층(702)과 제1 소스/드레인 접촉부(740a) 사이의 표면 접촉부는 그들 사이에 전기적 연결을 확립하고, 이에 따라 채널이 턴 온(trun on)되었을 때 그들 사이의 전혀 캐리어들의 통과(passage)를 가능하게 한다.
도 7E를 참조하면, 이는 도 7D에 나타낸 제조의 2-D 층상 채널 재료 퇴적 단계에서 반도체 디바이스의 채널 부분의 횡단면도를 나타낸다. 설명의 간략화와 명확화를 위해, 진행되는 논의에 대하여 길이방향 축(예를 들면, z축)에 따른 채널 구조의 횡단면도들이 사용될 것이다.
특히, 도 7E의 횡단면도는, 예시적인 제조 프로세스가, 길이방향으로 감싸는 범위가 내부 코어 지주(710)의 전체 길이(높이)를 가로질러 이어지지 않는 외부 슬리브층(720)을 생산하는 것을 도시한다. 구체적으로, 이 실시예에서, 내부 코어 지주(710)의 루트 부분은 2-D 슬리브 채널층(702) 대신에 접촉층(740a)에 의해 둘러싸인다. 그럼에도 불구하고, (이전의 예시들에서 도시된 바와 같이) 전체 길이를 가로지르는 슬리브층이 제조 프로세스의 순서를 약간 조정함으로써 얻어질 수 있다. (예를 들면, 접촉부 형성 프로세스 전에 2-D층 퇴적 프로세스를 수행함)
도 7F를 참조하면, 이는 본 개시의 일 실시예에 따른 제조의 게이트 스택 퇴적 단계에서의 반도체 디바이스의 채널 부분의 횡단면도를 도시한다. 구체적으로, 게이트 유전체층(731)은 2-D 채널층(710) 상에 배치되고, (내부 코어 지주(710)와 외부 슬리브층(720)을 포함하는) 복합 구조물의 적어도 중간 채널 부분을 커버한다. 다음으로, 게이트 물질층(732)은 (디바이스의 게이트 노드 길이를 결정하는) 미리 결정된 높이로 게이트 유전체층(731) 상에 배치된다. 따라서, 게이트 물질층(732) 및 게이트 유전체층(731)은 2-D 채널층(702) 상에 규정된 중간(채널) 부분을 둘러싸고, 올 어라운드 게이트 스택 구조(730)를 형성한다. 게이트 스택 구조(730)는 요구되는 게이트 스택 프로파일을 생성하도록 에치 백(etched back)되고 평탄화될 수 있다. 게이트 스택 구조를 위한 재료들의 적당한 선택은 이전에 논의된 것들과 유사하고, 따라서, 간략화를 위해 반복하지 않는다.
도 7G를 참조하면, 이는 본 개시의 일 실시예에 따른 제조의 유전체 퇴적 단계에서의 반도체 디바이스의 채널 부분의 횡단면도를 도시한다. 구체적으로, 층간 유전체(interlayer dielectric; ILD)층(735)은 게이트 물질층(732) 상에 배치된다. 특히, 예시적인 ILD층(735)은 전도성 게이트 물질층(732)보다 위에 있는 높이에 도달하며, 복합 구조물의 주변 표면 상의 게이트 유전체층(731)과 접촉한다. ILD층(735)는 요구되는 프로파일을 생성하도록 평탄화되고 에치 백(etched back)될 수 있으며, 게이트 스택과 후속하여 배치되는 소스/드레인 접촉부 사이의 쇼트(shorting)를 방지하는 절연 구조를 형성한다.
도 7H를 참조하면, 이는 본 개시의 일 실시예에 따른 제조의 제2 접촉층 퇴적 단계에서의 반도체 디바이스의 채널 부분의 횡단면도를 도시한다. 구체적으로, ILD층(735)의 평탄화된 표면 위의 게이트 유전체층(731)의 부분들이 제거된다. 또한, 2-D 채널층(702) 상의 게이트 유전체층(731)은 ILD층(735)의 평탄화된 표면과 실질적으로 같은 높이가 되도록 리세싱된다. 다음으로, 제2 전도성 층(704b)은 외부 슬리브층(720)의 위에 뿐만 아니라, ILD층(735)의 평탄화된 표면 상에 배치된다. 접촉층(740b)은, (도 7I에 도시된 같이) 제2 소스/드레인 접촉부(740b)를 규정하도록 후속하여 프로세싱되는 적당한 금속 재료들을 포함할 수 있다.
도 7I를 참조하면, 이는 본 개시의 일 실시예에 따른 제조의 마지막 단계에서의 반도체 디바이스의 채널 부분의 횡단면도를 도시한다. 설명의 간략화를 위해, 어떤 피처들(예를 들면, 층간 유전체층(735))이 도면에서 생략되었고, 따라서 이전의 예시들에서 도시한 것과 유사한 구조적 배치의 비교 도면을 제공한다. 구체적으로, 전도성층/접촉층(704b)은 내부 코어 지주(710)의 상부 표면을 노출하도록 에치 백 되고 평탄화되며, 제2 소스/드레인 접촉부(740b)를 형성한다.
예시적인 디바이스는, 그 위에서 감싸는 외부 슬리브층(720)에 대한 기계적 지지를 제공하는 내부 코어 지주(710)를 갖는 복합 구조물을 포함한다. 외부 슬리브층(720)은 이 예시에서 내부 코어 지주(710)의 전체 길이를 가로질러 완전히 연장하지는 않지만, 반도체 디바이스의 중간(채널) 부분을 가로질러 이어진다. 또한, 둘러싸는 게이트 스택 구조(730)는 복합 구조물의 중간 부분 주위에 배치되고, 올 어라운드 채널 제어를 제공하기 위해 그 채널 부분을 에워싼다. 또한, 외부 슬리브층(720)은 복합 구조물의 루트(root) 부분에서 제1 소스/드레인 접촉부(740a)와, 그 팁(tip) 부분에서 제2 접촉 칼라(740b)와 각각 접촉하고, 반도체 디바이스의 소스/드레인 영역들에 전기적 연결의 확립을 가능하게 한다.
2-D 층상 채널 재료들의 풍부한 물리적 특성들을 이용함으로써, 높은 온-오프 전류 비(ratio)와 좋은 전기적 성능을 갖는 전자 디바이스들이 얻어질 수 있다. 특히, 3-D 디바이스 아키텍처들에서 적당한 2-D 층상 채널 재료들의 구현은 추가로 스케일링(scale)된, 공격적인(예를 들면, 20 nm 이하) 게이트 길이들에 적응할 수 있는 고성능 저전력 디바이스들을 가져올 수 있다. 또한, 복합 구조물을 이용하는 수직 디바이스들은, 적층 가능하고, 자가 절연된(self-insulated) 모놀리식(monolithic) 3-D 집적 회로(3DIC)에 대한 기반을 제공할 수 있고, 훨씬 높은 정도의 디바이스 집적화를 가능하게 한다.
이에 따라, 본 개시의 일 양태는, 실질적으로 반도체 디바이스의 채널 방향을 따라 연장하는 내부 코어 지주와, 내부 코어 지주 상에 배치된 외부 슬리브층을 포함한 채널 구조를 포함하는 반도체 디바이스를 제공한다. 내부 코어 지주는 반도체 디바이스의 채널 길이를 가로지르는 슬리부 부재를 기계적으로 지지한다.
이에 따라, 본 개시의 다른 양태는, 반도체 디바이스의 채널 방향을 따라 실질적으로 연장하는 내부 코어 지주 및 상기 내부 코어 지주 상에 배치된 외부 슬리브층을 포함한 복합 구조물을 포함하는 반도체 디바이스를 제공한다. 내부 코어 지주는 반도체 디바이스의 채널 길이를 가로지르는 슬리브 부재를 기계적으로 지지한다. 또한, 슬리브층의 중앙 부분은 반도체 디바이스의 채널 길이를 가로질러 횡단하고, 그 채널 영역을 규정한다. 또한, 외부 슬리브층의 한 쌍의 대향하는 단부 부분들 각각은 반도체 디바이스의 소스 및 드레인 영역을 규정한다.
이에 따라, 본 개시의 다른 양태는, 반도체 디바이스의 채널 방향을 따라 실질적으로 연장하는 내부 코어 지주 및 내부 코어 지주 상에 배치된 외부 슬리브층을 포함한 복합 구조물과, 채널 영역에서 외부 슬리브층 상에 배치된 올 어라운드 게이트 구조를 포함하는 반도체 디바이스를 제공한다. 내부 코어 지주는 반도체 디바이스의 채널 길이를 가로지르는 슬리부 부재를 기계적으로 지지한다. 또한, 외부 슬리브층의 길이방향 범위는 반도체 디바이스의 채널 길이를 가로질러 연장하고 그 채널 영역을 규정한다.
본 개시의 양태들을 당해 기술분야의 통상의 기술자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 당해 기술분야의 통상의 기술자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 당해 기술분야의 통상의 기술자는 또한 이와 같은 등가적 구성들은 본 개시의 사상과 범위를 이탈하지 않는다는 것과, 본 개시의 사상과 범위를 이탈하지 않고서 통상의 기술가 다양한 변경들, 대체들, 및 개조들을 본 개시에서 행할 수 있다는 것을 자각해야 한다.

Claims (10)

  1. 복합 구조물을 포함하는 반도체 디바이스에 있어서,
    상기 복합 구조물은,
    내부 코어 지주(strut); 및
    적어도 하나의 2차원(2-D) 층상 재료를 포함하고, 상기 내부 코어 지주 상에 슬리빙(sleeving)된 외부 슬리브(sleeve)층을 포함하고,
    상기 내부 코어 지주는 상기 외부 슬리브층을 기계적으로 지지하는 것인, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 외부 슬리브층은 채널 영역을 규정하는 것인, 반도체 디바이스.
  3. 제1항에 있어서,
    상기 내부 코어 지주는 일정한 횡단면 프로파일을 규정하고,
    상기 외부 슬리브층은 상기 내부 코어 지주 둘레를 컨포멀하게(conformally) 감싸며,
    상기 외부 슬리브층은 단층(monolayer) 구조 및 다층 구조 중 하나를 포함하는 것인, 반도체 디바이스.
  4. 제1항에 있어서,
    상기 외부 슬리브층은 상기 내부 코어 지주의 둘레를 전체적으로 감싸는 것인, 반도체 디바이스.
  5. 제1항에 있어서,
    상기 외부 슬리브층은 상기 내부 코어 지주의 둘레를 부분적으로 감싸고, 상기 외부 슬리브층의 채널 영역의 채널 길이를 따라 가로지르는 에지를 가지며, 상기 외부 슬리브층은 2-D 위상 절연체 재료를 더 포함하는 것인, 반도체 디바이스.
  6. 제1항에 있어서,
    상기 반도체 디바이스는 평탄한 표면을 갖는 기판을 더 포함하고,
    상기 내부 코어 지주는,
    상기 기판의 평탄한 표면에 대하여 수직하고, 상기 외부 슬리브층의 밴드갭보다 넓은 밴드갭을 갖는 수직으로 배치된 컬럼(column), 또는
    상기 기판의 평탄한 표면에 대하여 수직한, 수직으로 배치된 코어 게이트 스택 중 적어도 하나를 포함하는 것인, 반도체 디바이스.
  7. 제1항에 있어서,
    상기 반도체 디바이스는 평탄한 표면을 갖는 기판을 더 포함하고,
    상기 내부 코어 지주는,
    상기 기판의 평탄한 표면에 대하여 평행하고, 상기 외부 슬리브층의 밴드갭보다 넓은 밴드갭을 갖는 수평으로 배치된 컬럼, 또는
    상기 기판의 평탄한 표면에 대하여 평행한, 수평으로 배치된 코어 게이트 스택 중 적어도 하나를 포함하는 것인, 반도체 디바이스.
  8. 복합 구조물을 포함하는 반도체 디바이스에 있어서,
    상기 복합 구조물은,
    내부 코어 지주; 및
    상기 내부 코어 지주 상에 슬리빙(sleeving)된 외부 슬리브층으로서, 상기 외부 슬리브층의 중앙 부분은 상기 외부 슬리브층의 대향하는 단부 부분들보다 얇은 것인, 상기 외부 슬리브층을 포함하고,
    상기 내부 코어 지주는 상기 외부 슬리브층을 기계적으로 지지하며,
    상기 외부 슬리브층의 중앙 부분은 상기 외부 슬리브층의 채널 영역을 규정하고,
    상기 외부 슬리브층의 한 쌍의 대향하는 단부 부분들은 각각 소스 및 드레인 영역들을 규정하는 것인, 반도체 디바이스.
  9. 제8항에 있어서,
    상기 내부 코어 지주는 게이트 스택을 포함하는 것인, 반도체 디바이스.
  10. 반도체 디바이스에 있어서,
    복합 구조물로서,
    절연체 재료로 제조된 내부 코어 지주; 및
    상기 내부 코어 지주 상에 슬리빙(sleeving)된 외부 슬리브층을 포함하고,
    상기 내부 코어 지주는 상기 외부 슬리브층을 기계적으로 지지하고,
    상기 외부 슬리브층은 채널 영역을 규정하는 것인, 상기 복합 구조물; 및
    상기 채널 영역에서 상기 외부 슬리브층 상에 배치되는 게이트 구조를 포함하는 반도체 디바이스.
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