KR101675652B1 - 통합된 정전기 방전 보호를 가진 디바이스들을 포함한 고체 상태 트랜듀서 디바이스들, 및 연관된 시스템들과 방법들 - Google Patents
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Abstract
통합된 정전기 방전 보호를 가진 고체 상태 트랜듀서 디바이스들 및 연관된 시스템들과 방법들이 여기에 개시된다. 일 실시예에서, 고체 상태 트랜듀서 디바이스는 고체 상태 에미터, 및 고체 상태 에미터에 의해 지탱되는 정전기 방전 디바이스를 포함한다. 몇몇 실시예들에서, 정전기 방전 디바이스 및 고체 상태 에미터는 공통 제 1 접촉 및 공통 제 2 접촉을 공유한다. 추가 실시예들에서, 고체 상태 조명 디바이스 및 정전기 방전 디바이스는 공통 에피택셜 기판을 공유한다. 추가 실시예들에서, 정전기 방전 디바이스는 고체 상태 조명 디바이스 및 지지 기판 사이에 위치된다.
Description
본 기술은 전반적으로 통합된 정전기 방전 보호를 가진 디바이스들을 포함한 고체 상태 트랜듀서 디바이스들, 및 연관된 시스템들과 방법들에 관한 것이다.
고체 상태 조명("SSL") 디바이스들은 광범위한 제품들 및 애플리케이션들에서 사용된다. 예를 들면, 이동 전화기들, 개인용 디지털 보조기들("PDA들"), 디지털 카메라들, MP3 플레이어들, 및 다른 휴대용 전자 디바이스들이 배면 조명을 위해 SSL 디바이스들을 이용한다. SSL 디바이스들은 또한, 사이니지, 실내 조명, 옥외 조명, 및 다른 유형들의 일반적인 조명을 위해 사용된다. SSL 디바이스들은 일반적으로 조명의 소스들로서, 전기 필라멘트들, 플라즈마, 또는 가스보다는, 발광 다이오드들("LED들"), 유기 발광 다이오드들("OLED들"), 및/또는 고분자 발광 다이오드들("PLED들")을 사용한다. 도 1은 기판 재료(12)(예로서, 실리콘), N-형 갈륨 질화물(GaN)(14), GaN/InGaN 다중 양자 우물들("MQW들")(16), 및 P-형 GaN(18)을 포함한 종래의 인듐-갈륨 질화물(InGaN) LED(10)의 개략적인 단면도이다. LED(10)는 또한 P-형 GaN(18) 상에서의 제 1 접촉(20) 및 N-형 GaN(14) 상에서의 제 2 접촉(22)을 포함한다. 제조 동안, N-형 GaN(14), GaN/In GaN MQW들(16), 및 P-형 GaN(18)은 금속 유기 화학 기상 증착("MOCVD"), 분자 빔 에피택시("MBE"), 액체 상 에피택시("LPE"), 수소 기상 증착법("HVPE"), 및/또는 다른 애피택셜 성장 기술들을 통해 기판 재료(12) 상에 형성되며, 그 각각은 통상적으로 증가된 온도로 수행된다.
도 1에 도시된 LED(10)의 일 양상은 정전기 방전("ESD") 이벤트가 LED(10)에 재해적 손상을 야기하며 LED(10)가 동작 불가능하게 만들 수 있다는 것이다. 따라서, ESD 이벤트들의 효과들을 감소시키는 것이 바람직하다. 그러나, ESD 효과들을 완화시키기 위한 종래의 접근법들은 통상적으로 SSL 디바이스에 보호 다이오드를 연결하는 것을 포함하며, 이것은 부가적인 연결 단계들을 요구하고 결과적인 구조의 전기적 무결성을 손상시킬 수 있다. 따라서, ESD에 대한 적절한 보호를 갖고 LED들을 신뢰가능하고 비용-효과적으로 제조하기 위한 요구가 남아있다.
도 1은 종래 기술에 따라 구성된 발광 다이오드의 일 부분의 단면도이다.
도 2는 현재 개시된 기술의 실시예들에 따라 구성 및 통합된, 정전기 방전 디바이스를 가진 SSL 디바이스의 단면도이다.
도 3a 내지 도 3g는 현재 개시된 기술의 실시예들에 따라 SSL 디바이스 및 연관된 정전기 방전 디바이스를 형성하는 프로세스를 겪는 마이크로전자 기판의 일 부분의 단면도들이다.
도 4는 현재 개시된 기술의 실시예들에 따라 구성 및 통합된 정전기 방전 디바이스를 가진 SSL 디바이스의 단면도이다.
도 5a 및 도 5b는 현재 개시된 기술의 실시예들에 따른 동작 동안 도 4의 SSL 디바이스의 단면도들이다.
도 2는 현재 개시된 기술의 실시예들에 따라 구성 및 통합된, 정전기 방전 디바이스를 가진 SSL 디바이스의 단면도이다.
도 3a 내지 도 3g는 현재 개시된 기술의 실시예들에 따라 SSL 디바이스 및 연관된 정전기 방전 디바이스를 형성하는 프로세스를 겪는 마이크로전자 기판의 일 부분의 단면도들이다.
도 4는 현재 개시된 기술의 실시예들에 따라 구성 및 통합된 정전기 방전 디바이스를 가진 SSL 디바이스의 단면도이다.
도 5a 및 도 5b는 현재 개시된 기술의 실시예들에 따른 동작 동안 도 4의 SSL 디바이스의 단면도들이다.
대표적인 SST 디바이스들 및 SST 디바이스들을 제조하는 연관된 방법들의 여러 개의 실시예들의 특정 세부사항들이 이하에 설명된다. 용어 "SST"는 일반적으로 전기 에너지를 가시적, 자외선, 적외선, 및/또는 다른 스펙트럼들에서의 전자기 방사로 변환하기 위한 활성 매체로서 반도체 재료를 포함하는 고체-상태 트랜듀서 디바이스들을 나타낸다. 예를 들면, SST들은 고체-상태 광 에미터들(예로서, LED들, 레이저 다이오드들 등) 및/또는 전기 필라멘트들, 플라즈마들, 또는 가스들을 제외한 다른 방출 소스들을 포함한다. 다른 실시예들에서, SST들은 전자기 방사를 전기로 변환하는 고체-상태 디바이스들을 포함할 수 있다. 용어, 고체 상태 에미터("SSE")는 일반적으로 전기 에너지를 가시, 자외선, 적외선, 및/또는 다른 스펙트럼들에서의 전자기 방사로 변환하는 고체 상태 구성요소들 또는 발광 구조들을 나타낸다. SSE들은 전기 에너지를 원하는 스펙트럼에서의 전자기 방사로 변환하는 반도체 LED들, PLED들, OLED들, 및/또는 다른 유형들의 고체 상태 디바이스들을 포함한다. 특정한 유형의 SST 디바이스를 표현하는 고체 상태 조명(SSL) 디바이스들의 맥락에서 현재 개시된 기술의 특정한 예들이 이하에 설명된다. 다른 실시예들에서, 개시된 기술은 다른 SST 디바이스들에 적용된다. 관련 기술에서의 숙련자는 새로운, 현재 개시된 기술이 부가적인 실시예들을 가질 수 있으며 도 2 내지 도 5b를 참조하여 이하에 설명된 실시예들의 세부사항들 중 일부가 없이 실시될 수 있다는 것을 이해할 것이다.
특정한 실시예들에서, 정전기 방전 디바이스를 독립형 유닛으로서 사전-형성하고 그 후 하나의 유닛으로서 정전기 방전 디바이스를 전기적으로 및/또는 물리적으로 SSE에 부착하는 것 없이, 정전기 방전 디바이스가 고체 상태 에미터 상에 형성된다. 따라서, 고체 상태 에미터 상에 정전기 방전 디바이스를 형성하는 것은 고체 상태 에미터의 반도체 표면 상에, 또는 중간 표면, 예를 들면, 도전 및/또는 반사 표면 상에 직접 정전기 방전 디바이스를 형성하는 것을 포함할 수 있다. 특정한 실시예들에서, 고체 상태 에미터 및 정전기 방전 디바이스 둘 모두는 동일한 에피택셜 기판으로부터 형성된다. 다른 실시예들에서, 고체 상태 에미터는 에티택셜 기판 상에 형성될 수 있으며, 정전기 방전 디바이스는 고체 상태 에미터 상에 형성될 수 있고, 에피택셜 기판이 제거되어 결과적인 SSL 디바이스가 최종 사용을 위해 완성된다.
도 2는 현재 개시된 기술의 실시예들에 따라 구성된 SSL 디바이스(200)의 단면도이다. SSL 디바이스(200)는 지지 기판(230)에 장착되거나 또는 그렇지 않으면 그것에 의해 지탱되는(carried) SSE(202)를 포함할 수 있다. SSL 디바이스(200)는 SSE(202)에 의해 지탱되는 정전기 방전 디바이스(250)를 더 포함한다. 이하에 추가로 설명될 바와 같이, 정전기 방전 디바이스(250)는 예로서, 신뢰성 및/또는 제조 편이성을 개선하기 위해, SSL 디바이스(200)(및 특히 SSE(202))와 함께 일체화 되도록 제조될 수 있다.
SSE(202)는 제 1 반도체 재료(204), 제 2 반도체 재료(208), 및 제 1 및 제 2 반도체 재료들(204, 208) 사이에서의 활성 영역(206)을 포함할 수 있다. 일 실시예에서, 제 1 반도체 재료(204)는 P-형 갈륨 질화물("GaN") 재료이고, 활성 영역(206)은 인듐 갈륨 질화물("InGaN") 재료이며, 제 2 반도체 재료(208)는 N-형 GaN 재료이다. 다른 실시예들에서, SSE 구조(202)의 반도체 재료들은 갈륨 비소("GaAs"), 알루미늄 갈륨 비소("AlGaAs"), 갈륨 비소 인화물("GaAsP"), 알루미늄 갈륨 인듐 인화물(AlGaInP), 갈륨(III) 인화물("GaP"), 셀렌화 아연("ZnSe"), 붕소 질화물("BN"), 알루미늄 질화물("AlN"), 알루미늄 갈륨 질화물("AlGaN"), 알루미늄 갈륨 인듐 질화물("AlGaInN"), 및/또는 또 다른 적절한 반도체 재료들 중 적어도 하나를 포함할 수 있다.
예시된 정전기 방전 디바이스(250)는 에피택셜 기판(210)(예로서, 에피택셜 성장 기판) 및 반도체 재료(216)(예로서, 버퍼 재료)를 포함한다. 정전기 방전 디바이스(250)는 정전기 방전 디바이스(250) 및 SSE(202)의 일 부분을 통해 연장되는 비아(240)에 전기적으로 연결된 제 1 접촉(246)(예로서, 제 1 도전 재료로부터 형성된)을 더 포함한다. 제 1 접촉(246)은 활성 영역(206) 아래의 도전(및 통상적으로 반사) 재료(220)를 전기적으로 접촉하며 전원 또는 싱크와 인터페이스하기 위한 외부 단자를 제공할 수 있다. 따라서, 도전 재료(220)는 P-접촉으로서 동작한다. 제 1 접촉(246)은 절연체(242)에 의해 주변 반도체 재료(216) 및 SSE(202)의 부분들로부터 비아(240)에서 전기적으로 절연된다. 예시된 정전기 방전 디바이스(250)는 SSE(202)를 위한 N-접촉으로서 두 겹이 되는 제 2 접촉(248)(예로서, 제 2 도전 재료로부터 형성된)를 더 포함한다. 따라서, 제 2 접촉(248)은 예로서, N-형 재료(208)와 접촉하는 SSE(202)의 상부 표면(209) 위로 연장될 수 있다. 제 2 접촉(248)은 제 2 절연체(244)에 의해 반도체 재료(216)로부터 전기적으로 절연되며 방사(예로서, 가시광)가 활성 영역(206)으로부터 SSL 디바이스(200)를 통해 밖으로 전달하도록 허용하기 위해 투명하다. 예시된 실시예에서, 제 1 접촉(246) 및 제 2 접촉(248)은 SSE(202) 및 정전기 방전 디바이스(250)에 의해 공유된다. 보다 구체적으로, 제 1 접촉(246)은 SSE(202)의 제 1 반도체 층(204) 및 정전기 방전 디바이스(250)의 에피택셜 기판(210) 둘 모두에 전기적으로 결합된다. 제 2 접촉(248)은 SSE(202)의 제 2 반도체 층(208) 및 정전기 방전 디바이스(250)의 에피택셜 기판(210) 둘 모두에 전기적으로 결합된다. 따라서, 정전기 방전 디바이스(250)는 SSE(202)와 병렬로 연결된다. 제 1 접촉(246), 제 2 접촉(248), 및 비아(240)를 통한 전기 경로를 형성하는 도전 재료들은 특정한 실시예에 의존하여, 동일하거나 또는 상이할 수 있다. 예를 들면, 비아(240)는 그것이 별개의 단계에서 증착될 수 있을지라도, 제 1 도전 재료와 동일한 제 3 도전 재료를 포함할 수 있다.
SSL 디바이스(200)는 결국 제어기(280)에 결합되는 전원(270)에 결합될 수 있다. 전원(270)은 제어기(280)의 지시 하에서, SSL 디바이스(200)에 전기 전류를 제공한다.
정상 동작 동안, 전류가 제 1 반도체 재료(204)에서 제 2 반도체 재료(208)로 흐르기 때문에, 전하-캐리어들은 제 2 반도체 재료(208)로부터 제 1 반도체 재료(204)를 향해 흐르며 활성 영역(206)이 방사를 방출하게 한다. 방사는 도전성, 반사 재료(220)에 의해 바깥쪽으로 반사된다. 정전기 방전 디바이스(250)는 전류가 제 1 접촉(246) 및 제 2 접촉(248) 사이에서 흐르도록 부가적인 경로를 제공한다. 특히, 제 1 접촉(246) 및 제 2 접촉(248) 사이에서의 에피택셜 기판(210)은 SSE(202)와, 그러나 반대 극성을 갖고 병렬로 다이오드를 형성할 수 있다. 정상 동작 상태들 동안, 에피택셜 기판(210)의 바이어스는 제 1 접촉(246)에서 제 2 접촉(248)으로의 그것을 통한 전류 흐름을 방지하여, 전류가 SSE(202)를 통과하게 한다. 상당한 역방향 전압이 접촉들(246, 248)에 걸쳐 위치된다면(예로서, 정전기 방전 이벤트 동안), 에피택셜 기판(210)은 역 방향으로 고도로 도전성이 되어, 역 전류가 그것을 통해 흐르도록 허용하며, 따라서 SSL 디바이스를 역 전류 흐름으로부터 보호한다.
본 기술은 SSL 디바이스들을 제조하는 방법들을 더 포함한다. 예를 들면, SSL 디바이스를 형성하는 하나의 방법은 공통 에피택셜 기판으로부터 SSE 및 정전기 방전 디바이스를 형성하는 것을 포함할 수 있다. 이러한 프로세스에 대한 대표적인 단계들이 도 3a 내지 도 3g를 참조하여 이하에 추가로 상세히 설명된다.
도 3a 내지 도 3g는 기술의 실시예들에 따라, 상기 설명된 SSL 디바이스(200)의 실시예를 형성하는 프로세스를 겪는 마이크로전자 기판(300)의 일 부분의 부분적이고, 개략적인, 단면도들이다. 도 3a는 반도체 재료(216)(예로서, 버퍼 재료)가 에피택셜 기판(210)(예로서, 성장 기판) 상에 배치된 후의 기판(300)을 도시한다. 에피택셜 기판(210)은 실리콘(예로서, Si(1,0,0) 또는 Si(1,1,1)), GaAs, 탄화 규소(SiC), 폴리알루미늄 질화물("pAlN"), 실리콘 에피택셜 표면들을 가진 엔지니어링된 기판들(예로서, 폴리알루미늄 질화물 상에서의 실리콘), 및/또는 다른 적절한 재료들일 수 있다. 반도체 재료(216)는 에피택셜 기판(210)과 동일한 재료 또는 에피택셜 기판(210)에 접착된 별개의 재료일 수 있다. 예를 들면, 에피택셜 기판(210)은 pAlN일 수 있으며 반도체 재료(216)는 Si(1,1,1)일 수 있다. 이들 실시예들 중 임의의 것에서, SSE(202)가 반도체 재료(216) 상에 형성된다.
SSE(202)는 제 1 반도체 재료(204), 활성 영역(206), 및 제 2 반도체 재료(208)를 포함하며, 이것은 화학 기상 증착("CVD"), 물리적 기상 증착("PVD"), 원자 층 증착("ALD"), 도금, 또는 반도체 재료 기술들에 알려진 다른 기술들을 사용하여 순차적으로 증착되거나 또는 그렇지 않다면 달리 형성될 수 있다. 도 3a에 도시된 실시예에서, 제 2 반도체 재료(208)는 반도체 재료(216) 상에 성장되거나 또는 형성되고, 활성 영역(206)은 제 2 반도체 재료(208) 상에 성장되거나 또는 형성되며, 제 1 반도체 재료(204)는 활성 영역(206) 상에 성장되거나 또는 형성된다. 일 실시예에서, N-형 GaN(도 2를 참조하여 상술된 바와 같이)은 에피택셜 기판(210)에 근접하여 위치되지만, 다른 실시예들에서, P-형 GaN이 에피택셜 기판(210)에 근접하여 위치된다. 다른 실시예들에서, SSE(202)는 부가적인 버퍼 재료들, 응력 제어 재료들, 또는 다른 재료들을 포함할 수 있으며, 재료들은 이 기술분야에 알려진 다른 배열들을 가질 수 있다.
도 3a에 도시된 실시예에서, 도전성, 반사 재료(220a)는 제 1 반도체 재료(204) 위에 형성된다. 도전성, 반사 재료(220a)는 도 2를 참조하여 상기 설명된 바와 같이, 은(Ag), 금(Au), 금-주석(AuSn), 은-주석(AgSn), 구리(Cu), 알루미늄(Al), 또는 전기 접촉을 제공하고 제 1 반도체 재료(204), 활성 영역(206), 및 제 2 반도체 재료(208)를 통해 다시 활성 영역(206)으로부터 방출된 광을 반사할 수 있는 임의의 다른 적절한 재료일 수 있다. 도전성, 반사 재료(220a)는 열 도전성, 전기 도전성, 및/또는 그것이 반사하는 광의 컬러에 기초하여 선택될 수 있다. 예를 들면, 은은 일반적으로 반사된 광의 컬러를 변경하지 않는다. 금, 구리, 또는 다른 컬러링된 반사 재료들은 광의 컬러에 영향을 미칠 수 있으며 그에 따라 SSE(202)에 의해 방출되는 광에 대해 원하는 컬러를 생성하도록 선택될 수 있다. 도전성, 반사 재료(220a)는 제 1 반도체 재료(204) 상에 직접 증착될 수 있거나, 또는 투명한 전기적 도전 재료(221)(파선들로 도시된)가 제 1 반도체 재료(204) 및 반사 재료(220a) 사이에 배치될 수 있다. 투명한 전기적-도전 재료(221)는 인듐 주석 산화물(ITO) 또는 투명하고, 전기적으로 도전성이며, 반사 재료(220a)를 제 1 반도체 재료(204)에 부착하거나 또는 접착하는 임의의 다른 적절한 재료일 수 있다. 투명한, 전기적 도전 재료(221) 및 반사 재료(220a)는 CVD, PVD, ALD, 도금, 또는 반도체 제조 기술들에 알려진 다른 기술들을 사용하여 증착될 수 있다. 투명한, 전기적 도전 재료(221) 및/또는 반사 재료(220a)는 따라서 SSE(202)에 인접하여(예로서, 접촉하여) 도전 재료(222)를 형성할 수 있다.
도 3b는 SSE(202)에 접착되거나 또는 그렇지 않으면 그것에 부착된 지지 기판(230)의 실시예를 예시한다. 지지 기판(230)은 광 후면 반사 재료(220b)를 포함할 수 있다. 후면 반사 재료(220b)는 증가된 압력 및/또는 증가된 온도 프로세스를 사용하여 반사 재료(220a)에 접착되거나 또는 그렇지 않다면 그것에 부착된다.
도 3c는 접착된 반사 재료들(220a, 220b)(도 3b)이 조합된 반사 재료(220)를 형성하는 실시예를 도시한다. 에피택셜 기판(210)은 또한 예로서, 백그라인딩에 의해 얇아졌다. 이러한 점에서, 나머지 에피택셜 기판(210)은 기저 실리콘 또는 다른 반도체 재료(216)를 갖고 p-n 접합을 형성하기 위해 p-형 도펀트(예로서, 붕소)로 주입될 수 있다. 또 다른 실시예에서, 기판(210)은 이전 단계에서 도핑될 수 있다. 어느 하나의 실시예에서, 반도체 재료(216)는 통상적으로 SSE(202)를 형성하는 것을 용이하게 하기 위해 버퍼 층들을 포함하기 때문에, 및 버퍼 층들이 통상적으로 도핑되지 않은 큰-밴드갭 반도체 층들(예로서, GaN, AlGaN, 또는 AlN)을 포함하기 때문에, p-n 접합은 SSE(202)를 형성하는 에피택셜 접합으로부터 전기적으로 분리될 것이다.
도 3d는 백그라인딩 후, 기판(300)이 반전된 후의, 그리고 에피택셜 기판(210)이 도핑된 후의, 마이크로전자 기판(300)을 예시한다. 반도체 재료(216) 및 에피택셜 기판(210)의 대부분은 제 2 반도체 재료(208)의 외부 표면(209) 또는 SSE(202)의 다른 부분들을 노출시키기 위해 그라인딩, 에칭, 및/또는 다른 프로세스들을 사용하여 제거된다. 반도체 재료(216) 및 에피택셜 기판(210)의 일 부분은 정전기 방전 디바이스(250)를 형성하기 위해 SSE(202) 상에 남아있다. 이것은 정전기 방전 디바이스(250)가 SSE(202) 및 SSL(300)과 함께 일체화되어 만들어질 수 있는 하나의 방식이다. 추가 실시예들에서, 동일하거나 또는 유사한 기술들이 예로서, 표면(209)이 선택적으로 에칭되거나 또는 그 외 처리된 후, SSE(202)와 함께 일체화된 다수의 정전기 방전 디바이스들(250)을 형성하기 위해 사용될 수 있다.
도 3e는 비아(240)가 정전기 방전 디바이스(250) 및 SSE(202)의 일 부분을 통해 형성된 후의 마이크로전자 기판(300)을 예시한다. 비아(240)는 드릴링, 에칭, 또는 반도체 제조 기술들에 알려진 다른 기술들에 의해 형성될 수 있다. 비아(240)는 측벽들(241)을 포함하며 제 1 반도체 재료(204)와 전기적으로 연통하는 반사 재료(220)에 대한 액세스를 제공한다. 다른 실시예들에서, 비아(240)는 도전 재료(221)에 대한 액세스를 제공하며, 이것은 제 1 반도체 재료(204)와 직접 전기적으로 접촉한다. 도 3f는 제 1 절연체(242)가 비아(240)에 증착되거나 형성된 후의 마이크로전자 기판(300)을 도시하며, 제 2 절연체(244)는 정전기 방전 디바이스(250)의 측방향 측벽 상에 증착되거나 또는 형성된다.
도 3g는 도전 재료가 제 1 절연체(242)의 안쪽으로 비아(240)에 증착되거나 또는 형성되고, 제 1 접촉(246)이 형성된 후의 마이크로전자 기판(300)을 도시한다. 제 1 접촉(246)은 은(Ag), 금(Au), 금-주석(AuSn), 은-주석(AgSn), 구리(Cu), 알루미늄(Al), 및/또는 다른 도전 재료들을 포함할 수 있다. 제 1 기판(246)은 제 1 절연체(242)에 의해 반도체 재료(216) 및 SSE(202)로부터 절연된다. 제 2 접촉(248)은 SSE(202)의 외부 표면(209) 상에 및 정전기 방전 디바이스(250)의 에피택셜 기판(210) 상에 증착되거나 또는 그렇지 않다면 달리 증착 또는 형성된다. 제 2 절연체(244)는 반도체 재료(216)로부터 제 2 접촉(248)을 절연시킨다.
선택된 실시예들에서, 렌즈(도 3g에 도시되지 않음)가 SSE(202) 위에 형성될 수 있다. 렌즈는 실리콘, 폴리메틸메타크릴레이트(PMMA), 수지, 또는 SSE(202)에 의해 방출된 방사를 투과하기 위한 적절한 특성들을 가진 다른 재료들로 만들어진 광-투과성 재료를 포함할 수 있다. 렌즈는 SSE(202)에 의해 방출되며 반사 재료(220)에 의해 반사된 광이 렌즈를 통과하도록 SSE(202) 위에 위치될 수 있다. 렌즈는 광이 렌즈를 빠져나올 때 SSE(202)에 의해 방출된 광을 회절시키거나 또는 그렇지 않다면 달리 그 방향을 변경하기 위해 곡선 형태와 같은 다양한 광학적 특징들을 포함할 수 있다.
일체화된 정전기 방전 디바이스(250)의 실시예들은 종래의 시스템들에 비해 여러 개의 이점들을 제공한다. 예를 들면, 특정한 실시예들에서, 정전기 방전 디바이스(250)는 SSE(202)를 형성하기 위해 또한 사용되는 재료들(예로서, 에피택셜 기판(210) 및 반도체 재료(216))로 이루어지기 때문에, 재료 비용이 별도로-형성된 정전기 디바이스들보다 적을 수 있다. 게다가, 별개의 정전기 방전 다이를 가진 종래의 시스템들은 SSE(202)에 근접하여 다이를 위치시키기 위해 부가적인 픽-앤-플레이스(pick-and-place) 단계들을 요구한다. 추가로, 이러한 종래의 시스템들은 정전기 디바이스를 SSE에 연결하기 위해 부가적인 및/또는 별개의 전기적 연결들을 형성하는 것을 요구한다.
도 4는 본 기술의 추가 실시예들에 따라 구성된 정전기 방전 디바이스(450)를 가진 SSL 디바이스(400)의 단면도이다. SSL 디바이스(400)는 도 2 내지 도 3g를 참조하여 상기 설명된 것들과 전반적으로 유사한 여러 개의 특징들을 가질 수 있다. 예를 들면, SSL 디바이스(400)는 결과적으로 제 1 반도체 재료(204)(예로서, p-형 재료), 제 2 반도체 재료(208)(예로서, n-형 재료), 및 제 1 및 제 2 반도체 재료들(204, 208) 사이에서의 활성 영역(206)을 포함하는 SSE(202)를 포함할 수 있다. SSL 디바이스(400)는 지지 기판(230) 및 SSE(202) 사이에 반사 재료(220)를 더 포함할 수 있다. 통상적으로, SSE(202) 및 반사/도전 재료(220)는 에피택셜 기판(210)(도 4에 파선들로 도시된) 상에 형성된다. 정전기 방전 디바이스(450)를 형성하며 정전기 방전 디바이스(450)를 SSE에 전기적으로 연결하는 구조들은 SSE(202)가 에피택셜 기판(210)에 의해 지지되는 동안 SSE(202) 상에 형성될 수 있다. 에피택셜 기판(210)은 그 후 제거될 수 있다.
예시된 실시예에서, 정전기 방전 디바이스(450)는 SSE(202) 상에서 제조되며 SSE(202) 및 정전기 방전 디바이스(450) 모두는 기판(230)에 의해 지탱되고, 정전기 방전 디바이스(450)는 기판(230) 및 SSE(202) 사이에 위치된다. 통상적으로, 정전기 방전 디바이스(450)를 형성하기 위한 제조 단계들은 SSE(202)가 도 4에 도시된 방향으로부터 반전되는 동안 및 기판(230)이 부착되기 전에 수행된다. 정전기 방전 디바이스(450)는 복수의 정전기 접합들(460)(제 1 내지 제 3 접합들(460a 내지 460c)로서 개별적으로 식별된)을 포함할 수 있다. 각각의 정전기 접합(460)은 제 1 도전 재료(454)(참조 번호들(454a 내지 454c)에 의해 개별적으로 식별된), 중간 재료(456)(참조 번호들(456a 내지 456c)에 의해 개별적으로 식별된), 및 제 2 도전 재료(458)(참조 번호들(458a 내지 458c)에 의해 개별적으로 식별된)를 포함할 수 있다. 재료들은 다양한 적절한 증착, 마스킹, 및/또는 에칭 프로세스들 중 임의의 것을 사용하여 배치될 수 있다. 이들 재료들은 그것들이 발광 기능을 수행하도록 요구되지 않기 때문에 SSE(202)를 형성하는 재료들과 상이할 수 있다. 이상에서 언급된 바와 같이 그리고 이 기술분야의 숙련자에 의해 이해될 바와 같이, 이들 기술들은 SSL(400)이 도 4에 도시된 방향에 대하여 반전되는 동안 SSE(202) 상에서의 예시된 층들을 순차적으로 형성하기 위해 사용될 수 있다. 하나 이상의 절연 재료들(461)은 제 1 반도체 재료(204)로부터 및/또는 지지 기판(230)으로부터 층들을 전기적으로 분리시킨다.
중간 재료(456)는 제 1 도전 재료(454) 및 제 2 도전 재료(458)의 전기적 특성들과 상이한 전기적 특성들을 가질 수 있다. 몇몇 실시예들에서, 중간 재료(456)는 반도체(예로서, 비정질 실리콘) 또는 금속일 수 있다. 하나의접합(예로서, 제 1 접합(460a))의 제 1 도전 재료(454a)는 인접한 접합(예로서, 제 2 접합(460b))의 제 2 도전 재료(458b)에 전기적으로 결합된다. 예시된 정전기 방전 디바이스(450)는 직렬로 위치된 3개의 접합들(460)을 포함하지만, 추가 실시예들에서, 보다 많거나 또는 보다 적은 접합들(460)이 사용될 수 있다. 더욱이, 정전기 방전 디바이스(450)에 대한 상이한 전류-핸들링 능력들을 획득하기 위해, 접합들(460)은 크기가 변경될 수 있고, 및/또는 다수의 접합들(460)이 병렬로 배열될 수 있다.
정전기 방전 디바이스(450)는 제 1 비아(449)에 위치되며 접합들(460) 중 하나 사이에서(예로서, 제 3 접합(460c)의 제 1 금속 층(454c)으로), 및 제 2 반도체 재료(208)에 전기적으로 연결된 제 1 접촉(448)을 더 포함할 수 있다. 정전기 방전 디바이스(450)는 부가적으로 정전기 방전 디바이스(450)를 통해 연장된 제 2 비아(440)에 위치된 제 2 접촉(446)을 포함한다. 제 2 접촉(446)은 접합(460)(예로서, 제 1 접합(460a)의 제 2 금속층(458a))을 반사 재료(220)에, 또는 추가 실시예들에서, 별개의 도전 층에 또는 제 1 반도체 재료(204)에 전기적으로 결합한다. 기판(230)은 제 2 접촉(446)으로 전류를 라우팅하기 위해 도전성일 수 있다. 절연 재료(461)는 인접한 구조들로부터 제 1 및 제 2 접촉들(446, 448)을 전기적으로 분리시킨다.
몇몇 실시예들에서, 정전기 방전 디바이스(450)의 구성요소들은 PVD, ALD, 도금, 또는 반도체 제조 기술들에 알려진 다른 기술들에 의해 SSE(202) 상에 증착된다. 제 1 및 제 2 비아들(449, 440)은 도 3e를 참조하여 상술된 방법들을 사용하여 정전기 방전 디바이스(450) 및/또는 SSE(202)에 형성될 수 있다. 대표적인 실시예에서, 정전기 방전 디바이스(450)는 기판(230)이 부착되기 전에 SSE(202) 상에 형성된다. 몇몇 실시예들에서, 정전기 방전 디바이스(450)는 접착 층들에 의해 기판 및/또는 SSE(202)에 부착될 수 있다. 추가 실시예들에서, 정전기 방전 디바이스(450)는 기판(230) 없이 SSE(202)의 외부 표면의 일 부분 상에 위치될 수 있다.
도 5a 및 도 5b는 기술의 실시예들에 따른 동작 동안 도 4의 SSL 디바이스(400)의 단면도들이다. 정상 동작 동안, 도 5a에 예시된 바와 같이, 전류는, 제 2 접촉(446)으로부터 제 1 반도체 재료(204)로의 화살표들의 방향으로, 상술된 바와 같이, SSE(202)를 통해 제 2 반도체 재료(208)로, 제 1 접촉(448)으로 흐른다. 도 5b에 예시된 바와 같이, 정전기 방전 이벤트 동안, SSL 디바이스(400)는 접합들(460)을 통해, 화살표들에 의해 예시된 역 전류 흐름을 위한 경로를 제공함으로써 역 전류들로부터 보호될 수 있다. 역 전류는 SSE(202)를 통하지 않고, 기판(230)을 통해 보내질 수 있다.
상기 설명된 몇몇 실시예들의 일 특징은 고체 상태 에미터 및 연관된 정전기 방전 디바이스가 일체화 되도록 형성될 수 있다는 것이다. 예를 들면, 정전기 방전 디바이스는 도 2 내지 도 3g를 참조하여 상술된 바와 같이, 고체 상태 에미터 구성요소들이 형성되는 동일한 기판의 일 부분으로부터 형성될 수 있다. 도 4 및 도 5를 참조하여 설명된 실시예들에서, 동일한 에피택셜 기판은 고체 상태 에미터 및 정전기 방전 디바이스 둘 모두를 위해 사용되지 않지만, 정전기 방전 디바이스를 형성하는 구성요소들은 고체 상태 에미터 상에서 제자리에 형성될 수 있다. 후자의 접근법의 이점은 정전기 방전 디바이스가 고체 상태 에미터에 의해 방출된 광의 경로로부터 반대인 고체 상태 에미터의 측면 상에 있도록 형성될 수 있다는 것이다. 따라서, 정전기 방전 디바이스의 존재는 광 또는 다른 방사를 방출하기 위한 고체 상태 에미터의 성능을 방해하지 않는다.
앞서 말한 실시예들 중 임의의 것에서, 일체적으로 형성된 정전기 방전 디바이스 및 고체 상태 에미터는 일체적으로 형성된 접촉들을 공유할 수 있다. 특히, 고체 상태 조명 디바이스의 동일한 접촉들은 전류를 고체 상태 에미터 및 정전기 방전 디바이스 둘 모두에 제공한다. 접촉들은 고체 상태 에미터 및 정전기 방전 디바이스 둘 모두에 대한 단지 외부적으로 액세스 가능한 활성 전기 접촉들일 수 있다. 그 결과, 제조자는 정전기 방전 디바이스를 고체 상태 에미터에 개별적으로 전기적으로 연결할 필요가 없고, 오히려 정전기 방전 디바이스 자체를 형성하는 것과 동시에 전기적 접촉들을 형성할 수 있다. 이들 실시예들 중 임의의 것에서, 단일 기판 또는 지지 부재가 고체 상태 에미터 및 정전기 방전 디바이스 둘 모두를 지탱할 수 있다. 정전기 방전 디바이스는 사전-형성된 구조가 아니며 그에 따라 고체 상태 에미터를 손상시키거나 또는 동작 불가능하게 만들지 않고 하나의 유닛으로서 고체 상태 에미터에 부착 가능하거나 또는 착탈 가능하지 않는다. 또한, 고체 상태 에미터 및 정전기 방전 디바이스는 개별적으로 어드레싱 가능하지 않다. 즉, 고체 상태 에미터에 제공된 전기 전류는 또한 정전기 방전 디바이스에 제공될 것이다. 고체 상태 에미터 및 정전기 방전 디바이스는 따라서, 단일 패키지에 함께 전기적으로 연결될 수있는 두 개의 별개의 다이들로서 형성되는 것이 아니라, 단일 칩 또는 다이로서 형성된다.
앞서 말한 것으로부터, 기술의 특정 실시예들이 예시를 위해 여기에 설명되지만, 다양한 변경들이 본 개시로부터 벗어나지 않고 이루어질 수 있다는 것이 이해될 것이다. 예를 들면, 상술된 실시예들 중 몇몇은 다이오드로서 정전기 방전 디바이스를 논의한다. 다른 실시예들에서, 정전기 방전 디바이스는 상이한, 비-선형 회로 소자를 포함할 수 있다. 정전기 방전 디바이스는 특정한 실시예들에서 상기 논의된 바와 같이, 큰 역방향 전압들로부터 SSE를 보호하기 위해 구성되고 연결될 수 있다. 다른 실시예들에서, 정전기 방전 디바이스는 큰 순방향 전압들로부터 SSE를 방지하기 위해 순방향 바이어스와 함께 연결될 수 있다. 추가 실시예들에서, SSE는 높은 순방향 및 높은 역방향 전압들 모두에 대하여 보호하기 위해 양쪽 유형들의 ESD 디바이스들에 연결될 수 있다. 부가적으로, 특정한 실시예들에서, 특정한 SSL 디바이스에 대해 보다 많거나 또는 보다 적은 정전기 방전 디바이스 또는 정전기 방전 디바이스 내에서의 정전기 접합들이 있을 수 있다. 더욱이, SSE 및 기판들을 위한 재료 선택들은 개시의 상이한 실시예들에서 변할 수 있다. 특정한 실시예들에서, ESD 디바이스들은 상술된 발광 트랜듀서들을 제외한 고체 상태 트랜듀서들을 보호하기 위해 사용될 수 있다. 일 실시예의 특정한 요소들은 다른 실시예들의 요소들 이외에 또는 그 대신에, 다른 실시예들과 조합될 수 있다. 따라서, 개시는 여기에 명확하게 도시되거나 또는 설명되지 않은 다른 실시예들을 포함할 수 있다.
Claims (32)
- 고체 상태 트랜듀서 디바이스를 형성하는 방법에 있어서,
버퍼 재료 상에 고체 상태 에미터를 형성하는 단계로서, 상기 버퍼 재료는 에피택셜 기판 상에 형성되어 있고, 상기 고체 상태 에미터는 제 1 반도체 재료, 상기 버퍼 재료와 상기 제1 반도체 재료 사이의 제 2 반도체 재료, 및 상기 제 1 및 제 2 반도체 재료들 사이에서의 활성 영역을 갖는, 단계;
상기 버퍼 재료와 상기 에피택셜 기판의 일 부분을 선택적으로 제거하는 단계;
상기 고체 상태 에미터를 제 1 기판으로 지탱하는 단계로서, 상기 제 1 기판은 상기 고체 상태 에미터와 접촉하는 도전 구조를 가진, 단계;
상기 선택적 제거 후에 상기 버퍼 재료와 상기 에피택셜 기판의 나머지 부분으로부터 상기 고체 상태 에미터 상에 정전기 방전 디바이스를 형성하는 단계;
상기 정전기 방전 디바이스 및 상기 정전기 방전 디바이스가 형성되어 있는 상기 고체 상태 에미터의 적어도 일 부분을 통해 비아를 형성하는 단계;
상기 비아에서 제 1 도전 재료를 증착시키는 단계로서, 상기 제 1 도전 재료는 상기 도전 구조와 접촉하는, 단계; 및
상기 고체 상태 에미터 및 상기 정전기 방전 디바이스 상에 제 2 도전 재료를 증착시키는 단계를 포함하는, 고체 상태 트랜듀서 디바이스를 형성하는 방법. - 청구항 1에 있어서,
상기 버퍼 재료와 상기 에피택셜 기판의 일 부분을 선택적으로 제거하는 단계는 에칭하는 단계를 포함하는, 고체 상태 트랜듀서 디바이스를 형성하는 방법. - 삭제
- 삭제
- 청구항 1에 있어서,
상기 비아에 상기 제 1 도전 재료를 증착시키기 이전에 상기 비아에 절연 재료를 증착시키는 단계를 더 포함하는, 고체 상태 트랜듀서 디바이스를 형성하는 방법. - 청구항 1에 있어서,
상기 제 1 및 제 2 도전 재료들을 증착시키는 단계는 상기 정전기 방전 디바이스를 상기 고체 상태 에미터와 병렬로 연결하는 단계를 포함하는, 고체 상태 트랜듀서 디바이스를 형성하는 방법. - 청구항 1에 있어서,
정전기 방전 디바이스를 형성하는 단계는 다수의 직렬-연결 정전기 방전 접합들을 형성하는 단계를 포함하는, 고체 상태 트랜듀서 디바이스를 형성하는 방법. - 고체 상태 트랜듀서 디바이스를 형성하는 방법에 있어서,
에피택셜 기판 상에 고체 상태 에미터를 형성하는 단계로서, 상기 고체 상태 에미터는 제 1 반도체 재료, 제 2 반도체 재료, 및 상기 제 1 및 제 2 반도체 재료들 사이의 활성 영역을 가지는, 단계;
상기 에피택셜 기판의 제1 부분을 선택적으로 제거하는 단계;
상기 선택적 제거 후에 남아 있는 상기 에피택셜 기판의 제2 부분으로부터 상기 고체 상태 에미터 상에 정전기 방전 디바이스를 형성하는 단계로서, 상기 정전기 방전 디바이스를 형성하는 단계는 제 1 전기 접촉 및 제 2 전기 접촉을 가진 정전기 방전 디바이스를 형성하는 단계를 포함하는 것인, 단계; 및
상기 제 1 반도체 재료를 상기 제 1 전기 접촉에 전기적으로 결합하는 단계 및 상기 제 2 반도체 재료를 상기 제 2 전기 접촉에 전기적으로 결합하는 단계로서, 상기 제 1 반도체 재료를 상기 제 1 전기 접촉에 전기적으로 결합하는 단계는 상기 정전기 방전 디바이스 및 상기 정전기 방전 디바이스가 형성되어 있는 상기 고체 상태 에미터의 적어도 일 부분을 통해 비아를 형성하는 단계를 포함하는 것인, 단계를 포함하는, 고체 상태 트랜듀서 디바이스를 형성하는 방법. - 삭제
- 청구항 8에 있어서,
상기 정전기 방전 디바이스를 형성하는 단계는 제 1 도전 재료, 제 2 도전 재료, 및 상기 제 1 도전 재료 및 상기 제 2 도전 재료 사이에서의 제 3 도전 재료를 가진 정전기 접합을 형성하는 단계를 포함하는, 고체 상태 트랜듀서 디바이스를 형성하는 방법. - 청구항 10에 있어서,
상기 제 2 도전 재료를 상기 제 2 반도체 재료에 전기적으로 연결하는 단계를 더 포함하는, 고체 상태 트랜듀서 디바이스를 형성하는 방법. - 청구항 10에 있어서,
상기 정전기 방전 디바이스를 형성하는 단계는 복수의 직렬-연결된 정전기 접합들을 형성하는 단계를 포함하고, 개개의 정전기 접합들은 상기 제 1 도전 재료의 일 부분, 상기 제 2 도전 재료의 일 부분, 및 상기 제 3 도전 재료의 일 부분을 포함하며, 상기 방법은 일 정전기 접합의 상기 제 1 도전 재료를 인접한 정전기 접합의 상기 제 2 도전 재료와 연결하는 단계를 더 포함하는, 고체 상태 트랜듀서 디바이스를 형성하는 방법. - 청구항 10에 있어서,
상기 정전기 방전 디바이스를 형성하는 단계는:
상기 비아에서 제 3 도전 재료를 이용해 상기 제 1 도전 재료를 상기 제 1 반도체 재료에 전기적으로 연결하는 단계를 더 포함하는, 고체 상태 트랜듀서 디바이스를 형성하는 방법. - 삭제
- 고체 상태 트랜듀서 시스템에 있어서,
에피택셜 기판으로부터 성장된 버퍼 재료;
제 1 반도체 재료, 상기 버퍼 재료와 상기 제 1 반도체 재료 사이의 제 2 반도체 재료, 및 상기 제 1 및 제 2반도체 재료 사이의 활성 영역을 포함하는, 상기 버퍼 재료 상의 고체 상태 에미터;
상기 고체 상태 에미터에 의해 지탱되는(carried) 정전기 방전 디바이스로서, 상기 정전기 방전 디바이스 및 상기 고체 상태 에미터는 공유된 제 1 접촉 및 공유된 제 2 접촉을 가지며, 상기 제 1 및 제 2 접촉들은 상기 고체 상태 에미터 및 상기 정전기 방전 디바이스 둘 모두에 대한 외부적으로만 액세스 가능한 활성 전기 접촉들인, 상기 정전기 방전 디바이스 - 상기 정전기 방전 디바이스는 상기 에피택셜 기판의 일 부분 및 상기 버퍼 재료를 포함하고, 상기 에피택셜 기판의 상기 일 부분 및 상기 버퍼 재료는 p-n 접합을 형성함 - ; 및,
상기 정전기 방전 디바이스 및 상기 고체 상태 에미터의 적어도 일 부분을 통해 연장하는 비아 - 상기 제 1 접촉은 상기 비아로 상기 고체 상태 에미터에 연결되어 있음 - 를 포함하는, 고체 상태 트랜듀서 시스템. - 청구항 15에 있어서,
상기 제 1 접촉에 동작 가능하게 연결된 전원; 및
상기 전원에 동작 가능하게 연결된 제어기로서, 상기 제어기는 상기 전원으로부터 상기 제 1 접촉으로 전류를 시작 및 정지하도록 구성된, 상기 제어기를 더 포함하는, 고체 상태 트랜듀서 시스템. - 청구항 15에 있어서,
상기 고체 상태 에미터 및 상기 정전기 방전 디바이스는 함께 단일 다이를 형성하는, 고체 상태 트랜듀서 시스템. - 삭제
- 삭제
- 삭제
- 고체 상태 트랜듀서 디바이스에 있어서,
단일 지지 기판;
에피택셜 기판으로부터 성장된 버퍼 재료;
상기 단일 지지 기판에 의해 지탱되는, 상기 버퍼 재료 상의 고체 상태 에미터로서, 제 1 반도체 재료, 상기 버퍼 재료와 상기 제 1 반도체 재료 사이의 제 2 반도체 재료, 및 상기 제 1 및 제 2 반도체 재료 사이의 활성 영역을 갖는, 상기 고체 상태 에미터;
상기 단일 지지 기판에 의해 지탱되는 정전기 방전 디바이스로서, 상기 정전기 방전 디바이스 및 상기 고체 상태 에미터는 공통 제 1 접촉 및 공통 제 2 접촉을 공유하고, 상기 정전기 방전 디바이스 및 상기 고체 상태 에미터 중 어느 것도 상기 단일 지지 기판 및 상기 정전기 방전 디바이스 또는 상기 고체 상태 에미터 사이에 연결된 다른 지지 기판을 갖지 않고, 상기 정전기 방전 디바이스는 상기 에피택셜 기판의 적어도 일 부분 및 상기 버퍼 재료를 포함하고, 상기 에피택셜 기판의 상기 적어도 일 부분 및 상기 버퍼 재료는 p-n 접합을 형성하는, 상기 정전기 방전 디바이스; 및
상기 고체 상태 에미터의 적어도 일 부분을 통해 연장하는, 상기 에피택셜 기판에서의 비아로서, 상기 제 1 접촉은 상기 비아로 상기 고체 상태 에미터의 상기 제 1 반도체 재료에 연결되는, 상기 비아를 포함하는, 고체 상태 트랜듀서 디바이스. - 청구항 21에 있어서,
상기 정전기 방전 디바이스는 상기 제 1 접촉 및 상기 제 2 접촉 사이에 연결된 다이오드를 포함하는, 고체 상태 트랜듀서 디바이스. - 삭제
- 삭제
- 청구항 21에 있어서,
상기 고체 상태 에미터는 상기 정전기 방전 디바이스 및 상기 단일 지지 기판 사이에 위치되는, 고체 상태 트랜듀서 디바이스. - 청구항 21에 있어서,
상기 정전기 방전 디바이스는:
제 1 도전 재료;
제 2 도전 재료; 및
상기 제 1 및 제 2 도전 재료들을 분리하는 반도체 재료를 포함하는, 고체 상태 트랜듀서 디바이스. - 삭제
- 청구항 21에 있어서,
상기 정전기 방전 디바이스는 상기 고체 상태 에미터와 병렬로 연결되는, 고체 상태 트랜듀서 디바이스. - 청구항 1에 있어서,
상기 버퍼 재료의 일 부분은 상기 에피택셜 기판의 나머지 부분과 인접한, 고체 상태 트랜듀서 디바이스를 형성하는 방법. - 청구항 29에 있어서,
p-n 접합을 정의하기 위해 상기 에피택셜 기판의 상기 나머지 부분과 인접한 상기 버퍼 재료의 상기 일 부분으로부터 상기 정전기 방전 디바이스를 형성하는 단계를 더 포함하는, 고체 상태 트랜듀서 디바이스를 형성하는 방법. - 청구항 30에 있어서,
상기 에피택셜 기판의 상기 나머지 부분은 엔지니어링된 기판의 일 부분을 포함하는, 고체 상태 트랜듀서 디바이스를 형성하는 방법. - 청구항 30에 있어서,
상기 에피택셜 기판의 상기 나머지 부분은 폴리알루미늄 질화물을 포함하고, 상기 버퍼 재료의 일 부분은 실리콘을 포함하는, 고체 상태 트랜듀서 디바이스를 형성하는 방법.
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