KR101673565B1 - 태양 전지 및 이의 제조방법 - Google Patents

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Abstract

본 발명은 앞면(2) 및 뒷면(3)을 갖는 제1 전도형 반도체 기판(1)으로부터 태양전지를 제조하는 방법에 관한 것이다. 상기 방법은 앞면을 텍스쳐링(texturing)하여 텍스쳐화된 앞면(2a)을 형성하는 단계(102); 제1 전도형 도펀트의 확산에 의해 제1 전도형 도핑층(2c)을 텍스쳐화된 앞면에 형성하고, 제1 전도형의 후면전계층(4)을 뒷면에 형성하는 단계(103); 상기 텍스쳐화된 앞면의 텍스쳐를 유지하기에 적합한(adapted) 에칭 공정에 의해 상기 제1 전도형 도핑층을 텍스쳐화된 앞면으로부터 제거하는 단계(105; 104a); 및 상기 텍스쳐화된 앞면으로 제2 전도형 도펀트를 확산시켜 상기 텍스쳐화된 앞면 상에 제2 전도형 층(6)을 형성하는 단계를 포함한다.

Description

태양 전지 및 이의 제조방법{Solar cell and method for manufacturing such a solar cell}
본 발명은 태양 전지에 관한 것이다. 또한 본 발명은 이러한 태양 전지를 제조하는 방법에 관한 것이다.
이러한 태양 전지는 p-형 또는 n-형 계(base)의 태양 전지와 관련되어 있다.
상기 태양 전지는 반도체 기판, 예를 들어 뒷면이 p-형 또는 n-형의 후면전계(BSF, back surface field) 층으로 덮여 있고, 앞면이 베이스층(base layer)과 반대 전도형(conductivity type)의 에미터층(emitter layer)으로 덮여있는 실리콘을 포함한다. 상기 기판의 앞면은 태양 전지를 사용하는 동안 광원을 향하도록 배치된다.
선행기술에는, p-헝 또는 n-형 후면전계층이, 예를 들어 스크린 프린팅 공정에 의해 제조된다(그러나 또한 POCl3, 마주보는 (face-to-face) 관상로 확산, 스프레이 코팅, 스핀 코팅, 등도 사용될 수 있다.). 스크린 프린팅 과정 중, p-형 또는 n-형 요소를 도펀트 성분으로 포함하는 페이스트를 기판의 뒷면에 일방(one-sidedly) 프린팅한다. 그 후, 제1 확산 과정을 수행하고, 이 때 상기 프린트된 페이스트를 갖는 기판을 가열하여 p-형 또는 n- 형 성분을 기판으로 확산시켜 p-형 또는 n-형 BSF 층을 형성한다. 이러한 열처리는 전형적으로 인라인 확산로(inline diffusion furnace)에서 수행된다. 후속적으로, 앞면에 반대의 전도형 층이 제2 확산 공정에 의해 형성되며, 이는 제 2확산로에서 수행된다. 택일적으로, 상기 에미터층은 먼저 BSF 베이스층의 형성에 후속적으로 제조될 수 있다.
선행기술의 제조 공정은 몇몇 단점을 가지고 있다. 뒷면에 상기 BSF 층을 형성하기 위한 스크린 프린팅 방법은 기생의(parasitic) 확산 또는 도펀트 공급원의 앞면으로의 번짐에 의해 기판 앞면에 오염을 유발할 수 있다. 상기 앞면에서 도펀트의 기생 확산은 에미터층에 대한 불균일한 도펀트 농도 프로파일을 형성하는 결과를 가져오며 이는 태양 전지의 효율에 불리한 영향을 미친다. 예를 들어, 션트(shunt) 또는 높은 역전류가 전형적인 영향이다. 나아가, 스크린 프린팅은 상대적으로 높은 기판의 파손 가능성에 의해 제조 공정의 수율을 감소시킨다.
또한, 인을 n-형 도펀트로 사용하는 n-형 BSF 층에 있어서, 일방 확산은 기판으로부터 불순물의 수집 효율을 저하시키는 결과를 가져온다.
본 발명의 목적은 상술한 단점을 극복 또는 감소시키는 p-형 또는 n-형 베이스(base)를 갖는 태양전지의 제조방법을 제공하는 것이다.
본 발명은 확산된 에미터 및/또는 확산된 BSF 및/또는 확산된 FSF를 갖는 텍스쳐화된 웨이퍼의 향상된 표면 패시베이션을 위한 구조 및 방법을 제공한다.
본 방법은 개별적인 태양전지 사이에 적은 편차를 갖는 향상된 제조 과정을 제공한다. 본 발명에 의하면 실리콘 기판의 일 표면으로부터 다른 표면으로, 특히 BSF 면으로부터 에미터 면으로의 기생 도핑(parasitic doping)(p-형 또는 n-형)이 방지된다. 또한, 스크린 프린팅 단계가 생략되며, 이는 파손에 의한 생산 손실을 감소시킨다. 나아가, 앞면 및 뒷면에서 인의 양면 확산이 가능하며, 이는 실리콘 기판으로부터 향상된 불순물 게터링(gettering)의 결과를 가져온다. 나아가, 확산된 후면전계층은 태양전지의 효율을 향상시킬 수 있다.
도면을 참고하여 예시를 위해 본 발명의 구현을 기술할 것이며, 대응하는 참조 부호는 대응하는 부분을 나타낸다.
도 1은 본 발명의 제1 견지에 의한 태양전지의 제조 방법에 대한 흐름도를 나타낸 것이다.
도 2는 본 발명의 제2 견지에 의한 태양전지의 제조 방법에 대한 흐름도를 나타낸 것이다.
도 3은 본 발명의 제3 견지에 의한 태양전지의 제조 방법에 대한 흐름도를 나타낸 것이다.
도 4는 본 발명의 제4 견지에 의한 태양전지의 제조 방법에 대한 흐름도를 나타낸 것이다.
도 5는 태양전지의 제조를 위한 반도체의 단면을 나타낸 것이다.
도 6a, 6b는 본 발명의 방법의 다음 단계 후 태양전지의 단면을 나타낸 것이다.
도 7은 본 발명의 방법의 더 나아간 단계 후 태양전지의 단면을 나타낸 것이다.
도 8은 본 발명의 방법의 다음 단계 후 태양전지의 단면을 나타낸 것이다.
도 9는 본 발명의 방법의 후속적인 단계 후 태양전지의 단면을 나타낸 것이다.
도 10은 본 발명의 방법의 나아간 단계 후 태양전지의 단면을 나타낸 것이다.
도 11은 본 발명의 방법의 더 나아간 단계 후 태양전지의 단면을 나타낸 것이다.
도 12는 제 2 견지에 따른 본 발명의 방법의 더 나아간 단계 후 태양전지의 단면을 나타낸 것이다.
도 13은 제 2 견지에 따른 본 발명의 방법의 후속적인 단계 후 태양전지의 단면을 나타낸 것이다.
도 14는 제 3 견지에 따른 본 발명의 방법의 나아간 단계 후 태양전지의 단면을 나타낸 것이다.
도 15는 제 3 견지에 따른 본 발명의 방법의 다음 단계 후 태양전지의 단면을 나타낸 것이다.
도 16은 제 4 견지에 따른 본 발명의 방법의 나아간 단계 후 태양전지의 단면을 나타낸 것이다.
도 17은 제 4 견지에 따른 본 발명의 방법의 다음 단계 후 태양전지의 단면을 나타낸 것이다.
도 18은 제 4 견지에 따른 본 발명의 방법의 후속적인 단계 후 태양전지의 단면을 나타낸 것이다.
도 19a는 부분적 스무딩 후 보다 구체적인 표면 텍스쳐(이 경우 뒷면 3a)을 나타내며, 도 19b는 골의 폭 및 곡률에 대한 보다 자세한 설명을 나타내는 것이다.
도 20은 태양 전지를 제조하기 위한 택일적인 방법에 대한 흐름도를 묘사한 것이다.
도 21a-21d는 스무딩되지 않은(21a-21b) 및 스무딩된(21c-21d) 피라미드 텍스쳐의 SEM 사진을 나타내는 것이다.
실리콘 웨이퍼에 기초한 고효율 실리콘 태양전지는 철저히 패시베이션(passivation) 된 웨이퍼 표면을 가질 것을 요구할 수 있다. 이와 같은 패시베이션을 위해, 웨이퍼의 표면들은 전형적으로 실리콘 질화물(silicon nitride)과 같은 유전체층에 의해 코팅된다.
실리콘 웨이퍼에 기초한 고효율 실리콘 태양전지는 전형적으로 확산된(diffused) 에미터를 구비하며 또한 종종 확산된 BSF(back surface field) 또는 FSF(front surface field)층을 이들 표면의 영역에 구비한다. 예를 들어, 웨이퍼의 일 면은 거의 전부 에미터 층으로 덮일 수 있고, 다른 면은 거의 전부 BSF 층으로 덮일 수 있다. 이러한 층들은 금속 그리드와의 우수한 접촉을 제공하고, 표면 패시베이션을 제공 또는 향상시키기 위한 목적으로 제공된다. 가장 우수한 표면 패시베이션을 위해 이러한 확산층은 실리콘 질화물과 같은 적절한 유전층으로 코팅되어야 한다.
요약하면, 가장 우수한 패시베이션은 보통 확산층과 그 층 위의 적절한 유전(dielectric) 코팅의 결합에 의해 획득된다.
확산 층 상에서 표면 패시베이션을 수행할 수 있는 것으로 알려진 유전 코팅은 질화규소, 열적 성장 산화물(thermally grown oxide), 알루미늄 산화물, 실리콘 카바이드 및 습식-화학적(wet-chemically) 성장 실리콘 산화물 및 실리콘 질화물의 적층체(stack)를 포함한다.
실리콘 웨이퍼에 기초한 실리콘 태양 전지는 전형적으로 적어도 앞면이 텍스쳐화되어(textured) 빛 차단(light trapping)을 향상시킨다. 단결정(monocrystalline) 실리콘 셀에 대해서는, 예를 습식-화학적 알칼라인 에칭에 의해 획득되는 랜덤 피라미드 텍스쳐(texture) 또는 마스크된(masked) 알칼라인 에칭에 의해 획득되는 역 피라미드 텍스쳐가 산업적으로 많이 사용되는 텍스쳐이다. 다결정 실리콘 셀에 대해서는 예를 들어 습식-화학적 산 에칭에 의해 획득되는 이소텍스쳐(isotexture)가 산업적으로 많이 사용된다.
이러한 실리콘 태양 전지의 뒤쪽 면은 텍스쳐화되거나 비텍스쳐화될 수 있다. 일반적으로 비텍스쳐화된(즉, 폴리싱된(polished) 것을 의미함) 뒷면은 빛 차단 및 패시베이션에 있어서 보다 바람직하지만, 현실적인 이유로 태양 전지의 앞면 및 뒷면은 종종 동시에 텍스쳐화되어(액상 용액 내 담금에 의해) 제조 공정을 통해 이들 양면이 모두 텍스쳐화된다. 제조 과정 중 몇몇 지점(양면을 모두 텍스쳐화한 후)에서 태양전지의 뒷면을 연마하는데 이용할 수 있는 상업적인 도구들이 있으며, 예를 들어 레나(Rena) 사로부터 획득할 수 있다. 이러한 도구는 상대적으로 많은 양의 실리콘을 뒷면으로부터 제거하여 공정의 비용을 증가시키고 시간을 소모시킨다. 태양전지의 앞면에 대해, 표면 패시베이션을 향상시키기 위한 텍스쳐의 제거는 유용한 공정이 아닐 수 있으며, 그 이유는 이러한 공정이 반사를 증가시켜 이에 따라 셀 효율을 감소시킬 수 있다.
실리콘 웨이퍼에 기초한 실리콘 태양 전지의 특별한 유형은 산요(Sanyo) 사로부터 획득할 수 있는 HIT 셀과 같은 실리콘 헤테로접합(heterojunction) 태양전지이다. 이러한 태양전지는 확산층(diffused layer)을 포함하지 않는다. 표면은 비결정 실리콘 박층으로 덮여있고, 이는 상기 비정형 실리콘층 내 도핑에 의해 유발된 실리콘 웨이퍼 내의 밴드 벤딩(band bending), 및 비정형 실리콘의 최상부의 웨이퍼, 비정형 실리콘, 및 가능한 다른 층 사이의 밴드갭(bandgap) 및 일함수(work function) 차이에 의해, 에미터(emitter) 및 BSF뿐만 아니라 패시베이션 효과도 제공한다.
산요는 특정한 라운딩(rounding)을 랜덤 피라미드 텍스쳐에 적용하는 경우, 특히 피라미드 사이 골의 약간의 라운딩(곡률 반경의 증가)은 후속적인 비정형 또는 비정질 실리콘층의 증착(deposition)에 의해 획득되는 패시베이션을 향상시키는 것으로 보고하였다(US6207890). 상기 향상된 패시베이션은 박막에 의헤 웨이퍼의 커버리지가 더욱 균일해지기 때문인 것으로 설명된다. 뇌샤텔(Neuchatel) 대학교는 비정형 실리콘층에 의한 패시베이션에 대한 피라미드 사이 골의 라운딩의 유리한 효과는 실리콘의 애피텍셜(epitaxial) 성장의 억제 때문인 것으로 보고하였다(WO2010/023318).
Chen 등(F. Chen 등, 4th World conference on photovoltaic energy conversion, 2006, page 1020)은 PECVD에 의해 증착된 실리콘 질화물에 의한 표면 패시베이션에 대해 에미터 또는 BSF 또는 FSF와 같은 도핑층이 없는 실리콘 웨이퍼의 랜덤 피라미드 텍스쳐의 라운딩의 이점에 대해 조사 및 보고하였으며, 패시베이션의 현저한 향상을 발견하지 못했다.
McIntosh 등(K.R.McIntosh 및 L.P.Johnson, J. Appl. Phys. 105, 124520-1(2009))는 열적 성장 실리콘 산화물을 갖는 표면 패시베이션에 대해 실리콘 웨이퍼의 랜덤 피라미드 텍스쳐의 라운딩의 이점에 대해 조사 및 보고하였다. 이들은 두꺼운 열적 산화물층의 패시베이션 품질에 대한 라운딩의 이점을 발견하였다(1100℃에서 성장한 100nm 두께의 산화물). 그 이유는 라운딩이 실리콘으로부터 실리콘 산화물이 성장하는 동안의 부피 팽창에 의해 유발되는 결점의 발생을 감소시키기 때문이다. 그러나, 이러한 열적 산화물층의 성장은 높은 열적 부담을 요구할 수 있으며, 이는 웨이퍼의 품질, 수율, 및 제조 비용에 있어서 불리하다.
본 발명의 목적은 상술한 단점을 극복 또는 감소시키는 p-형 또는 n-형 베이스(base)를 갖는 태양전지의 제조방법을 제공하는 것이다.
본 발명은 확산된 에미터 및/또는 확산된 BSF 및/또는 확산된 FSF를 갖는 텍스쳐화된 웨이퍼의 향상된 표면 패시베이션을 위한 구조 및 방법을 제공한다.
상기 방법은 도핑층(doped layer)의 확산 전에 수행되는 실리콘 웨이퍼 텍스쳐의 라운딩 단계를 포함한다. 상기 방법은 얇은 유전체 필름에 의한 도핑층의 패시베이션을 포함한다. 상기 유전체 필름은 예를 들어 증착된 실리콘 질화물, 알루미늄 산화물, 또는 실리콘 질화물 또는 알루미늄 산화물의 증착된 박막을 갖는 매우 얇은 습식-화학적 성장 산화물의 적층체(stack)일 수 있다. 환산된 도핑층의 제조를 위한 방법은 열적 어닐링(anneal)에 후속적인 도펀트의 이식을 포함하는 것으로 이해되어야 한다.
본 발명의 일 견지에 의하면, 본 발명의 목적은 제1 전도형(conductivity type) 반도체 기판으로서, 앞면 및 뒷면을 갖는 반도체 기판으로부터 태양전지를 제조하는 방법에 의해 획득되며, 상기 방법은 바람직하게는 하기의 단계를 포함한다:
앞면을 텍스쳐링(texturing)하여 텍스쳐화된 앞면을 형성하고, 뒷면을 텍스쳐링하여 텍스쳐화된 뒷면을 형성하는 단계;
에칭을 수행하여 텍스쳐화된 뒷면을 부분적으로 스무딩(smoothening) 하고 임의로 텍스쳐화된 앞면을 부분적으로 스무딩(smoothening) 하는 단계;
제1 전도형 도펀트를 확산시켜 뒷면에 제1 전도형의 후면전계(BSF, back-surface field)층을 형성하고 임의로 텍스쳐화된 앞면에 제1 전도형 도핑층을 형성하는 단계;
임의로 상기 텍스쳐화된 앞면의 텍스쳐를 유지하기에 적합한 에칭 공정에 의해 상기 제 1 전도형 도핑층을 텍스쳐화된 앞면으로부터 제거하는 단계; 및
상기 텍스쳐화된 앞면으로 제2 전도형 도펀트를 확산시켜, 상기 텍스쳐화된 앞면에 제2 전도형 층을 형성하는 단계.
유리하게 상기 방법은 개별적인 태양 전지 사이의 편차가 감소되는 향상된 제조 과공정을 제공한다: 상기 실리콘 기판의 일 면으로부터 다른 면으로, 특히 BSF 면으로부터 에미터 면까지의 기생(parasitic) 도핑(p-형 또는 n-형)이 상기 방법에 의해 용이하게 방지된다. 또한, 스크린 프링틴 단계가 생략되며, 이는 파손에 의한 생산량 손실을 감소시킨다. 나아가, 앞면 및 뒷면 모두에서 인의 양면 확산은 실리콘 기판으로부터 불순물 수집(gettering)의 향상을 가능하게 한다.
부분적 스무딩(smoothening)은 HF 및/또는 HNO3 함유 액체를 이용한 에칭에 의해 수행될 수 있다. 상기 부분적 스무딩은 예를 들어 약 50nm-2㎛의 평균 두께를 갖는 층을 제거하는 결과를 가져올 수 있다. 제거된 이와 같은 평균 두께는 예를 들어 부분적 스무딩 단계에 의한 웨이퍼의 총 질량의 변화로부터 결정될 수 있다.
또한, 유리하게 상기 방법은 이러한 표면의 텍스쳐 특징이 (약간이라도) 스무스하게(smoothened) 되는 경우, 도핑층을 갖는 표면의 향상된 표면 패시베이션에 의해 태양 전지의 보다 높은 효율을 가져올 수 있다. 이렇게 향상된 표면 패시베이션은 특히 예를 들어 PECVD(plasma enhanced chemical vapour deposition)에 의해 증착된 실리콘 질화물, 습식 화학적 성장 실리콘 산화물 및 (PECVD) 실리콘 질화물의 적층체(stack), 또는 알루미늄 산화물, 이들의 적층체 또는 다른 적층 유전체 등과 같은 유전체 코팅으로 획득될 수 있다. 따라서, 본 명세서에서 특히 열적 성장 (실리콘) 산화물층은 표면 패시베이션 층의 제공에 사용되지 않는다.
따라서, 일 구현으로 본 발명의 방법은 실리콘 질화물, 실리콘 산화물(따라서 열적 성장 실리콘이 아닌), 실리콘 카바이드(carbide), 및 알루미늄 산화물, 및 임의의 다른 재료로 이루어진 그룹으로부터 선택되는 패시베이션층을 하나 또는 양자(both)의 도핑층 상에 형성하는 단계를 더욱 포함할 수 있다(즉, 제 1 전도형의 후면전계층 및 임의로 텍스쳐화된 앞면이 포함된 제2 전도형 층 위). 특정 구현으로, 이러한 유전체 재료 중 하나의 조합이 적용될 수 있고, 특히 다층 구조로 적용될 수 있다(하나 또는 양자의 도핑층 위). 패시베이션층의 형성은 특히 PECVD, 저압 화학 기상증착, 상압 화학 기상증착, 원자층 증착, 스퍼터링 또는 층의 습식 성장에 의해 수행될 수 있다. 특정 구현으로, 상기 방법은 (따라서) 하나 혹은 그 이상의 하기 기술에 의한 패시베이션층의 형성을 더욱 포함할 수 있다: 플라즈마 향상 화학 기상증착, 스퍼터링, 원자층 증착, 습식 화학 산화(하나 또는 그 이상의 상기 도핑층 위).
일 구현으로, 본 발명은 상술한 방법에 관한 것이며, 이 때 텍스쳐화된 앞면의 형성을 위해 앞면의 텍스쳐링하는 단계는 뒷면을 텍스쳐링하는 단계를 포함한다.
부분적 스무딩 공정은 실질적으로 상기 텍스쳐화된 뒷면의 텍스쳐(및 앞면의 텍스쳐)를 보유할 수 있다. 상기 부분적 스무딩은 특히 (빛 연마(light polishing))에 의해 수행된다. 이는 비용 및 공정 시간을 감축시키는 한편 동시에 패시베이션의 향상에 효과적일 수 있다. 앞면에 대해 상기 부분적 스무딩은 용인하기 어려운 양, 예를 들어 1000nm 파장에서 2 또는 3 퍼센트 포인트 이상(스무딩되지 않은 텍스쳐화 표면에 상대적으로), 예를 들어 11% 반사율 내지 13% 반사율의 반사율의 증가를 피하기 위해 매우 약한 것이 바람직하다. 따라서, 일 구현으로, 본 발명은 상기 후면전계층의 형성 전에 반도체 기판의 텍스쳐화된 뒷면의 (빛) 연마가 선행되는 상술한 방법에 관한 것이다. 택일적으로, 텍스쳐화된 앞면 및 텍스쳐화된 뒷면 모두는 (빛) 연마에 의해 부분적 스무딩될 수 있다.
일 구현으로, 텍스쳐화된 앞면의 부분적 스무딩은 텍스쳐화된 앞면의 텍스쳐를 유지하기에 적합한 에칭 공정에 의해 상기 제 1 전도형 도핑층을 상기 텍스쳐화된 앞면으로부터 제거하는 단계에 의해 수행된다. 따라서, 부분적 스무딩에 의해 상기 텍스쳐가 실질적으로 유지될 수 있다.
일 구현으로, 본 발명은 제1 전도형 도펀트가 확산하는 동안 제 1 전도형 전구체로부터 앞면 및 뒷면에 도펀트 함유 글래시층(glassy layer)을 형성하는 단계를 포함하며, 상기 도펀트 함유 글래시층은 반도체 기판에 대해 도펀트 공급원으로 작용하는 상술한 방법에 관한 것이다.
일 구현으로, 본 발명은 제 1 전도형 도핑층을 텍스쳐화된 앞면으로부터 제거하는 단계에 앞서 텍스쳐화된 앞면 및 텍스쳐화된 뒷면으로부터 도펀트 함유 글래시층을 제거하는 단계를 포함하는 상술한 방법에 관한 것이다.
일 구현으로, 본 발명은 단일의 에칭 공정에서, 제1 전도형 도핑층을 텍스쳐화된 앞면으로부터 제거하는 동안 도펀트 함유 글래시층을 텍스쳐화된 앞면으로부터 제거하는 단계를 포함하는 상술한 방법에 관한 것이다.
일 구현으로, 본 발명은 단일의 에칭 공정에서, 도펀트 함유 글래시층을 텍스쳐화된 앞면으로부터 제거하고 상기 제 1 전도형층을 텍스쳐화된 앞면으로부터 제거한 후 도펀트 함유 글래시층을 텍스쳐화된 뒷면으로부터 제거하는 단계를 포함하는 상술한 방법에 관한 것이다.
일 구현으로, 본 발명은 상기 제1 전도형 도핑층을 상기 텍스쳐화된 앞면으로부터 제거하는 단계에 선행하여 하기의 단계를 포함하는 상술한 방법에 관한 것이다:
-상기 도펀트 함유 글래시층을 상기 앞면 및 뒷면으로부터 제거하는 단계; 및
-상기 후면전계층에 보호층을 형성하는 단계.
일 구현으로, 본 발명은 하기의 단계를 포함하는 상술한 방법에 관한 것이다:
- 제1 전도형 도핑층을 텍스쳐화된 앞면에 형성하고 제1전도형 후면전계층을 뒷면에 형성하는 단계 후:
단면 에칭공정에서, 상기 제1 전도형 도핑층을 상기 텍스쳐화된 앞면으로부터 제거하는 동안, 상기 도펀트 함유 글래시층을 상기 앞면으로부터 제거하기 전에, 상기 후면전계층에 보호층을 형성하는 단계.
일 구현으로, 본 발명은 하기의 단계를 포함하는 상술한 방법에 관한 것이다:
단면 에칭 공정에서, 상기 도펀트 함유 글래시층을 상기 앞면으로부터 제거한 후, 상기 제1 전도형 도핑층을 상기 텍스쳐화된 앞면으로부터 제거하는 동안, 상기 텍스쳐화된 앞면에 제2 전도형 층의 형성에 선행하여:
상기 보호층 및 상기 도펀트 함유 글래시층을 상기 뒷면으로부터 제거하는 단계.
일 구현으로, 본 발명은 상기 보호층이 알루미늄 산화물(Al2O3), 실리콘 질화물(SiNx), 유전체, 및 레지스트(resist)로 이루어진 그룹으부터 선택된 적어도 하나의 재료를 포함하는 코팅층을 포함하는 상술한 방법에 관한 것이다.
일 구현으로, 본 발명은 제1 전도형의 도펀트 확산에 의해 후면전계층을 형성하는 경우 뒷면을 높은 온도에서 제 1 전도형 전구체에 노출하는 단계를 포함하는 상술한 방법에 관한 것이다.
일 구현으로, 본 발명은 상기 제 1 전도형 전구체가 제 1 전도형의 도펀트를 포함하며; 상기 전구체는 기체 전구체, 액체 전구체, 페이스트 전구체 및 플라즈마 전구체로부터 선택되는 상술한 방법에 관한 것이다.
일 구현으로, 본 발명은 상기 제1 전도형 도펀트의 확산이 텍스쳐화된 앞면 내 상기 제1 전도형 도펀트층의 두께를 0.7 미크론(micron) 이하로 형성하기에 최적화된 상술한 방법에 관한 것이다.
일 구현으로, 본 발명은 상기 제1 전도형 도펀트의 확산이 텍스쳐화된 앞면 내의 상기 제1 전도형 도펀트층의 두께를 0.3 미크론(micron) 이하로 형성하기 최적화된 상술한 방법에 관한 것이다. 일 구현으로, 본 발명은 제2 전도형 도펀트의 확산에 의해 텍스쳐화된 앞면에 제 2 전도형의 층을 형성하는 단계가 상기 제 2 전도형 전구체에 상기 텍스쳐화된 앞면을 높은 온도에서 노출하는 단계를 포함하는 상술한 방법에 관한 것이다.
일 구현으로, 본 발명은 상기 제 2 전도형의 전구체가 기체 전구체이고, 상기 기체 전구체가 상기 제2 전도형의 도펀트를 포함하는 상술한 방법에 관한 것이다.
일 구현으로, 본 발명은 상기 제1 전도형이 n-형이고 상기 제2 전도형이 p-형이거나, 또는 상기 제 1 전도형이 p-형이고 상기 제 2 전도형이 n-형인 상술한 방법에 관한 것이다.
일 구현으로, 본 발명은 상기 제 1 전도형 도핑층의 두께가 텍스쳐화된 앞면 상의 텍스쳐 특징의 평균 높이 미만인 상술한 방법에 관한 것이다.
일 구현으로, 본 발명은 텍스쳐화된 앞면의 텍스쳐 특징의 평균 높이가 적어도 약 2 미크론이고 상기 제1 전도형 도핑층의 두께가 약 0.7 미크론 이하인 상술한 방법에 관한 것이다.
일 구현으로, 본 발명은 텍스쳐화된 앞면의 텍스쳐 특징의 평균 높이가 적어도 약 2 미크론이고 상기 제1 전도형 도핑층의 두께가 약 0.3 미크론 이하인 상술한 방법에 관한 것이다.
일 구현으로, 본 발명은 텍스쳐화된 뒷면의 텍스쳐 특징의 평균 높이가 적어도 약 2 미크론인 상술한 방법에 관한 것이다.
일 구현으로, 본 발명은 텍스쳐화된 앞면의 텍스쳐를 유지하기에 적합한(adapted) 상기 에칭 단계가 에칭제(etching agent)를 이용하여 일-면 습식-화학 공정에 의해 수행되는 상술한 방법에 관한 것이다.
일 구현으로, 본 발명은 상기 에칭제가 반도체 표면의 텍스쳐화를 위한 성분을 포함하는 상술한 방법에 관한 것이다.
특정 구현으로, 본 발명은 상기 에칭제가 상기 반도체 표면의 연마를 위한 성분을 더욱 포함하는 상술한 방법에 관한 것이다.
특정 구현으로, 본 발명은 텍스쳐화된 앞면의 텍스쳐를 유지하기에 적합한 상기 에칭 공정이 드라이 에칭 방법에 의해 수행되는 상술한 방법에 관한 것이다.
특정 구현으로, 본 발명은 상기 도핑된 표면이 플라즈마 향상 화학 기상증착, 스퍼터링, 원자층 증착 등에 의해 실리콘 질화물, 실리콘 카바이드, 실리콘 산화물(열적 성장 실리콘 산화물이 아닌), 알루미늄 산화물 등과 같은 유전체 코팅의 증착에 의해 또는 이러한 층들의 적층에 의해, 임의로 습식-화학적 방법에 의해 먼저 성장시킨(first growing) 박막 실리콘 산화물과의 조합으로 코팅된 상술한 방법에 관한 것이다. 이러한 코팅은 특히 부분적으로 스무딩된 텍스쳐와의 조합으로 패시베이션을 향상시킬 수 있다.
일 구현으로, 본 발명은 상기 텍스쳐화된 앞면으로부터 제 1 전도형 도핑층을 제거하고 상기 앞면으로부터 상기 도펀트 함유 글래시층을 제거하는 단계가, 텍스쳐화된 앞면의 텍스쳐를 유지하기에 적합한 에칭 공정 동안 수행되는 상술한 방법에 관한 것이다.
일 구현으로, 본 발명은 상기 텍스쳐의 형성이 피라미드 텍스쳐의 형성에 의한 것이며, 예를 들어 랜덤 피라미드 구조 또는 역피라미드 텍스쳐에 의한 것인 상술한 방법에 관한 것이다. 임의로, 등방성 텍스처 또한 형성될 수 있다. 일 구현으로 본 발명은 상기 텍스쳐의 형성이 알칼라인 용액에서의 에칭에 의한 랜덤 피라미드 텍스쳐의 형성에 의한 상술한 방법에 관한 것이다. 따라서, 일 구현으로, "앞면의 텍스쳐화 및/또는 뒷면의 텍스쳐화"의 구문, 또는 이와 유사한 구문은 앞면에 포함된 피라미드 모양 및/또는 뒷면에 포함된 피라미드 모양의 형성을 포함할 수 있다. 특정 구현으로, 상기 피라미드 모양은 랜덤 피라미드 구조와 같은 피라미드 구조를 포함할 수 있다.
따라서, 특정 구현을 하기를 포함한다:
앞면의 텍스쳐링 및 뒷면의 텍스쳐링은 앞면의 피라미드 모양 및 뒷면의 피라미드 모양의 형성을 포함하는 본 명세서에서 기술된 상기 방법.
상기 부분적 스무딩이 피라미드 모양 사이 중간 골의 폭을 넓혀서 50-2000nm 범위로부터 선택되는 폭을 갖는 골을 제공하는 방법.
상기 부분적 스무딩이 피라미드 모양 사이의 중간 골을 라운딩(rounding)하여 25-1000nm 범위로부터 선택되는 반경의 곡률을 갖는 골을 제공하는 방법.
실리콘 질화물, 실리콘 산화물(열적 성장 실리콘이 아닌), 실리콘 카바이드, 및 알루미늄 산화물, 및 임의의 다른 재료로 이루어지는 그룹으로부터 선택되는 패시베이션층을 하나 또는 양쪽의 도핑층에 형성하는 단계를 더욱 포함하는 본 명세서에서 기술된 방법.
상기 패시베이션층은 플라즈마 향상 화학 기상증착, 저압 화학 기상증착, 상압 화학 기상증착, 스퍼터링, 원자층 증착, 습식 화학적 산화와 같은 기술의 하나 또는 그 이상에 의해 형성되는 방법.
상기 부분적 스무딩은 텍스쳐화된 뒷면 및 임의로 텍스쳐화된 앞면을 에칭제로 에칭하는 단계를 포함하는 방법.
상기 부분적 스무딩은 텍스쳐화된 뒷면 및 임의로 텍스쳐화된 앞면을 드라이 에칭하여 수행되는 본 명세서에서 상술한 방법.
다른 특정 예는 하기를 포함한다:
텍스쳐화된 앞면 및 텍스쳐화된 뒷면을 가지며, 상기 텍스쳐화된 앞면은 제2 전도형 도핑층을 포함하고, 상기 텍스쳐화된 뒷면은 제1 전도형의 표면전계를 포함하며, 상기 텍스쳐화된 뒷면은 50-2000nm 범위로부터 선택되는 폭을 갖는 중간 골이 구비된 피라미드 모양을 포함하는 제1 전도형의 반도체 기판.
25-1000nm 범위로부터 선택되는 반경의 곡률을 갖는 골이 형성된 반도체 기판.
제1 전도형의 면전계(surface field) 층 및 제2 전도형 도핑층에 패시베이션층을 더욱 포함하는 반도체 기판.
상기 패시베이션층이 실리콘 질화물, 실리콘 산화물(열적 성장 실리콘 산화물이 아닌), 실리콘 카바이드 및 알루미늄 산화물의 하나 이상을 포함하는 반도체 기판.
추가의 구현은 첨부된 종속항에 의해 정의된다.
본 명세서에서 사용된 상기 용어 "실질적으로(substantially)"는 당해 기술분야의 숙련자에게 잘 이해될 것이다. 상기 용어 "실질적으로"는 또한 "전부(entirely)", "완전히(completely)", "모두(all)"등의 구현을 포함할 수 있다. 따라서, 어떠한 구현에서 상기 형용사 "실질적으로"는 또한 제거될 수 있다. 한편, 이러한 형용사가 적용되는 경우 상기 용어 "실질적으로"는 95% 이상, 특히 99% 이상, 나아가 특히 99.5% 이상, 및 100%와 같은 90% 이상과 관련될 수 있다. 상기 용어 "포함(comprise)"은 또한 상기 용어 "포함"이 "이루어진(consists of)"을 의미하는 구현을 포함한다
나아가, 상세한 설명 및 청구의 범위에 기재된 상기 제1, 제2, 제3 등의 용어는 유사한 요소를 구분하기 위한 것으로 순차적으로 또는 순서대로 기술되어야 하는 것은 아니다. 이렇게 사용된 상기 용어는 적절한 상황 하에서 서로 교환될 수 있는 것으로 이해되며, 본 발명의 명세서에 기재된 상기 구현은 본 명세서에 기재된 순서와 다르게 작동될 수 있다.
본 명세서의 장치는 작동(opertion)하는 중에 기술된 것이다. 당업자에게는 자명한 사항인 바와 같이, 본 발명은 작동 중인 방법 또는 장치에 한정되는 것은 아니다.
상술한 구현은 본 발명을 제한하는 것이 아니며, 당해 기술분야의 숙련자는 본 발명의 견지를 벗어나지 않는 다양한 대체적인 구현을 디자인할 수 있는 것으로 이해되어야 한다. 청구의 범위에서, 괄호 사이의 어떠한 참조 부호는 청구항을 한정하는 것으로 해석되지 않는다. 동사인 "포함하다(to comprise)" 및 이의 활용형은 청구항에 기재된 다른 요소 또는 단계를 제외하는 것은 아니다. 어떠한 요소 앞의 관사 "a" 또는 "an"은 이러한 요소가 복수로 구성되는 것을 배제하는 것은 아니다. 몇몇 수단을 열거하는 장치 청구항에 있어서, 이들 수단의 몇몇은 하나로 구현될 수 있고 하드웨어의 동일한 아이템으로 구현될 수 있다. 서로 다른 종속항에서 언급된 특정한 측정치는 이러한 측정치의 조합이 유리하게 사용될 수 없음을 지시하는 것은 아니다.
도 1은 본 발명의 제1 견지에 의한 태양전지의 제조 방법에 대한 흐름도를 나타낸 것이다.
제1 견지에 의하면, 본 방법은 p-형 또는 n-형에 기초한 태양전지의 제조공정인 일련의 순서 (100)을 포함한다.
하기 순서 (100)은 n-형 기초 태양 전지에 관해서 설명한다.
단일 결정 또는 다결정 반도체 기판, 즉 n-형 전도성을 갖는 실리콘 기판 (1)이 태양전지의 전구체로서 제공된다. 상기 실리콘 기판은 앞면(2) 및 뒷면(3)을 갖는다. 상기 앞면은 태양전지를 사용하는 동안 빛을 받는 표면으로서 배열되었다.
택일적인 구현으로, 상기 실리콘 기판은 도핑되어 p-형 전도성을 갖는다.
도 5는 태양전지의 제조를 위한 실리콘 기판의 단면도를 나타낸 것이다.
도 1을 다시 참고하면, 그 후 단계(102)에서 에칭제에 텍스쳐화될 표면을 노출하여 실리콘 기판(1)의 표면 (2) 및 (3)의 텍스쳐링(texturing)을 제공한다.
앞면(2)은 텍스쳐화되어 표면 토포그래피(topography)(또한 텍스쳐 특징(texture feature)으로 언급됨)를 형성하여 표면의 낮은 반사도를 획득하는 결과를 가져온다. 예를 들어, 상기 텍스쳐링(texturing) 방법은 표면에 큰 피라미드 텍스쳐 특징을 획득하도록 조절될 수 있다(예를 들어 2 미크론 이상의 평균 피라미드 높이).
이러한 방법에 있어서, 상기 텍스쳐링 공정은 도핑된 표면층의 제거단계 후 낮은 반사도(reflectivity)를 유지하기에 적합하게 수행될 수 있다. 상기 뒷면(3)은 표면의 낮은 반사도의 결과를 가져오는 표면 토포그래피(또한 텍스쳐 특징으로 언급됨)의 형성을 위해 텍스쳐화되거나 또는 연마되어 높은 반사도의 결과를 가져오는 표면 토포그래피를 형성할 수 있다.
상기 뒷면(3)의 텍스쳐화된 표면은 텍스쳐화된 표면(2)과 동일할 필요는 없다.
표면 텍스쳐를 단면 방식으로 앞면(2)에 또는 양면 방식으로 앞면 및 뒷면(2a, 3a)에 형성하는 것이 가능하다.
양면 텍스쳐링의 경우, 상기 뒷면(3a)은 단면 연마 에칭 단계로 연마되어 상기 텍스쳐를 제거하고, 광학 및 패시베이션 특성을 향상시킬 수 있다.
나아가, 단계(102)에서 상기 텍스쳐링은 절삭 손상의 제거를 위해 에칭 공정과 결합될 수 있다. 절삭 손상의 제거 및 텍스쳐링의 결합은 실리콘 잉곳(ingot)으로부터 슬라이싱(slicing) 후 전-연마되지 않은 실리콘 기판에 대해 유리할 수 있다. 택일적으로, 상기 텍스쳐링(102)은 또한 절삭 손상의 제거를 위해 에칭과 같은 공정이 선행될 수 있다.
도 6a는 텍스쳐 형성 후 태양전지의 단면을 나타낸 것이다.
상술한 바와 같이 단계(102)에서, 상기 텍스쳐는 텍스쳐화될 표면(들)을 텍스쳐 에칭제에 노출하여 형성된다. 이러한 텍스쳐제(texturing agent)는 알칼리성 또는 산성 용액일 수 있으나, 또한 드라이 에칭을 위한 플라즈마일 수도 있다.
도 6a는 앞면 및 뒷면(2a, 3a)에 텍스쳐를 형성한 후의 태양전지의 단면일 수 있다. 도 6b는 단계(102a), 즉 부분적 스무딩 후의 구현을 나타내며, 상기 텍스쳐화된 뒷면 3a(및 임의로 텍스쳐화된 앞면 2a)의 텍스쳐가 단면(single-sided) 방식으로 부분적으로 스무딩된 것을 나타낸다(도시된 바와 같이 또는 도시되지 않은 양면 방식으로). 이는 상기 골(valleys)(또한 도면 19 참고)을 라운딩(rounding off)하는 결과를 가져온다. 부분적 스무딩 후의 텍스쳐화된 뒷면(3a)를 참고 번호(30)으로 나타내었다.
다른 택일적인 구현으로, 앞면(2a)에만 단면 방식으로, 또는 먼저 앞면 및 뒷면(2a, 3a)에 텍스쳐 형성 단계에 의해 양면 방식으로 텍스쳐를 형성하고 후속적으로 텍스쳐화된 뒷면(3a)을 연마하는 방식에 의해 택일적으로 가능하다.
도 1을 다시 참고하면, 후속적인 단계(103)에서 후면전계(BSF)층(4)이 n-형 도펀트의 뒷면(3, 3a)으로의 확산에 의해 형성되고 도핑층(2c)는 n-형 도펀트의 텍스쳐화된 앞면(2)로의 확산에 의해 형성된다. 상기 도핑층(2c)은 뒷면(3, 3a)의 BSF 층(4)과 동일한 전도형을 갖는다.
일 구현으로, 상기 단계(103)은 상기 뒷면(3, 3a)을 관로(tube furnace)내 높은 온도에서 기체의 n-형 전구체에 노출하는 단계를 포함한다. 상기 n-형 전구체는 n-형 도펀트를 포함한다. 예시적인 경우에서, 상기 n-형 도펀트는 인이고 상기 기체의 n-형 전구체는 (POCl3)(phosphoryl chloride)를 포함한다. 상기 BSF 층을 형성하는 동안 실리콘 기판의 뒷면 상에 인 함유 글래스층(PSG)(5)을 형성한다. 상기 PSG층(5)은 실리콘 기판(1)의 도펀트 공급원으로 작용한다.
단계(103)은 공정 파라미터에 의해 상기 도핑층(2c) 및 BSF층(4) 각 표면의 텍스쳐화된 모양이 합동(congruent)하는 방식으로 조절된다. 이를 위하여, 도핑층(2c) 및 상기 BSF층의 두께가 상기 표면(들) 상의 텍스쳐 특징의 높이 이하로 마련된다.
예를 들어 벨트로(belt furnace)와 같은 다른 확산 방식, 및 스프레이, 증기(vapour), 스피닝(spinning), 프린팅 등 또는 플라즈마 이식 도핑 등에 의해 적용되는, 예를 들어 액체를 함유하는 인산과 같은 확산 공급원이 이용될 수 있다.
택일적인 구현으로, BSF층(4)의 형성은 마주보는(front to front) 배열에서 수행된다. 이는 처리량(throughput)을 증가시키고 도펀트로부터 텍스쳐화된 앞면의 부분적 차폐(screening)를 제공한다.
도 7은 후면전계층의 형성을 위한 단계(103) 후 태양전지의 단면을 나타내는 것이다.
후속적인 단계(103)에서 실리콘 기판(1)의 앞면(2) 및 뒷면(3)의 양면 상에 n-형 도핑층(2c) 및 BSF층(4)이 각각 n-형 도펀트 공급원으로부터 상기 기판(1)의 앞면 및 뒷면으로의 n-형 도펀트의 확산에 의해 형성되었다.
뒷면(3, 3a) 상에 상기 BSF층(4)를 형성하였다. 텍스쳐화된 앞면(2a)에, 상기 n-형 도핑층(2c)을 형성하였고, 이는 기판(1)으로 인터페이스(interface)(2b)까지 확장된다. n-형 도핑층(2c)의 두께는 상기 텍스쳐 특징의 높이 미만으로 마련되는 것에 주의한다. 이러한 방식으로 상기 n-형 도핑층(2c)의 모양은 표면 텍스쳐와 합치하게된다: 즉, 상기 인터페이스(2b)도 또한 텍스쳐를 갖는다.
상기 n-형 도펀트가 인인 구현에서, BSF층 및 n-형 도핑층(2c)을 형성하는 동안 텍스쳐화된 앞면 및 실리콘 기질의 뒷면 상에 인 함유 글래스층(PSG)(5)을 형성한다.
BSF 확산의 파라미터는 PSG층의 두께를 조절하기 위해 예를 들어 산소 또는 POCl3 흐름의 증가, 또는 수증기의 추가에 의해 특히 조절될 수 있다.
일 구현으로, 확산 공정은 높은 온도에서 수행될 수 있고 이는 적용되는 특정 확산 공정에 적합한 어떠한 적절한 높은 온도일 수 있으며, 예를 들어 사용되는 재료에 의존할 수 있다. 상기 높은 온도는 또한 상기 높은 온도가 적용되는 시간에 의존할 수 있다. 일반적으로 상기 높은 온도는 약 600 내지 약 1200℃, 또는 약 780-1200℃ 사이일 수 있다. 상기 PSG층(5)은 실리콘 기판(1)에 대한 도펀트 공급원으로서 작용할 수 있다.
일 구현으로, 상기 인의 확산(제 1 전도형의 도펀트)은 최적화되어 약 0.7 미크론의 후면전계층 및 n-형 도핑층(2c)(제1 전도형의 도펀트를 포함하는 확산층)의 두께를 형성할 수 있다.
택일적인 구현으로, 얕은 후면전계층 및 얕은 n-형 도핑층(2c)이 형성된다. 인(제1 전도형의 도펀트)의 확산은 그 후 최적화되어 BSF층 및 n-형 도핑층(2c)에 대한 0.3 미크론 이하의 두께를 형성한다. 텍스쳐를 보유하기 위한 능력은 n-형 도핑층(2c)의 두께에 의해 어느 정도 결정되기 때문에, 얕은 n-형 도핑층(2c)(약 0.3 미크론 또는 그 이하의 두께)에서 상기 텍스쳐는 보다 완전하게 유지될 수 있으며, 상기 앞면의 반사도는 보다 두꺼운 n-형 도핑층(약 0.7 미크론 두께)보다 낮을 수 있다.
도 7에서, 상기 구현은 뒷면이 평평하고, 텍스쳐화되지 않은 경우를 나타낸다. 당해 기술분야의 숙련자는 상기 단계(103)이 또한 텍스쳐화된 뒷면(3a)를 포함하는 기판 상에 수행될 수 있음을 인식할 수 있을 것이다.
도 1을 다시 참고하면, 하기의 단계(104)에서 상기 방법은 상기 텍스쳐화된 앞면(2a)으로부터 그리고 뒷면(4)로부터 에칭 공정에의해, 즉 습식 또는 건식 에칭에 의해 n-형 도핑층(2c 및 4)을 덮고 있는 PSG층과 같은 층의 제거를 제공한다.
도 8은 단계(104) 후의 태양전지의 단면을 나타낸다.
단계(104) 동안, 상기 방법은 상기 뒷면 및 텍스쳐화된 앞면 상의 도핑층으로부터 상기 PSG층과 같은 어떠한 최상층(top layer)의 제거를 제공한다.
PSG층과 같은 최상층의 제거 후 앞면에 n-형 도핑층(2c)이 노출된다. 뒷면에 상기 후면전계층(4)이 PSG층의 제거 후에 노출된다.
상기 PSG 층의 제거가 뒷면에서의 반도체 표면을 노출시키기고 뒷면을 소수성으로 만들기 때문에 이는 나아간 단면 에칭 공정을 통해 n-형 도핑층(2c)을 제거하는 단계에서 상기 에칭액이 뒷면을 적시는 것을 피하여 유리하게 도움을 준다(하기에서 보다 상세하게 기술한다).
도 1을 다시 참고하면, 후속적인 단계(105)에서, 상기 방법은 텍스쳐화된 앞면(2a)으로부터 제거를 위해 에칭제에 의한 n-형 도핑층(2c)의 에칭을 제공한다. 상기 에칭제는 앞면(제 2 텍스쳐화된 앞면 2b)의 텍스쳐를 유지하여 제2 텍스쳐화된 앞면(2b)의 낮은 반사도를 유지하도록 마련될 수 있다. 이는 앞면 상의 상기 n-형 도핑층(2c)의 모양이 본래 텍스쳐화된 앞면의 텍스쳐와 합치하는 경우 만족될 수 있다.
이러한 에칭제는 단일 결정 또는 다결정 기판인 경우 알칼리 에칭제일 수 있다.
일 구현으로, 알칼리 에칭제의 텍스쳐화 요소는 포타슘 히드록시드 또는 소듐 히드록시드와 같은 수용성 알칼리 성분을 포함한다. 다른 구현으로, 상기 알칼리 에칭제는 이소프로판올과 같은 하나 또는 그 이상의 첨가제를 포함한다.
택일적으로, 상기 에칭제는 산성 에칭제일 수 있으며, 이는 단일 결정 및 다결정 텍스쳐화된 표면 모두에 대해 사용될 수 있다. 상기 산성 에칭제는 임의로 가벼운 연마를 위해 마련되거나, 또는 상기 (제 2)텍스쳐화된 앞면(2b)의 미세 텍스쳐를 증가시키는 텍스쳐화를 위해 마련될 수 있다.
일 구현으로, 상기 산성 에칭제의 연마 성분은 산화된 표면층의 형성을 위한 산화 성분 및 산화된 표면층의 에칭을 위한 산성 부식제를 포함한다. 일 예로서, 상기 산화 성분은 질산(HNO3)이고 산성 부식제는 플루오르산(HF)이다. 다른 예로서, 상기 산화 성분은 물 또는 아세트산과 같은 첨가제를 또한 포함한다. 부분적 스무딩은 예를 들어 텍스쳐화된 표면을 이러한 연마 성분에 0.5-5분 동안 노출하여 수행될 수 있다. HNO3과 HF 성분 사이의 비율은 예를 들어 50:1 내지 3:1의 범위일 수 있다.
텍스쳐화된 앞면으로부터 실리콘의 전형적인 제거는 약 0.1 미크론 내지 약 2 미크론 사이일 수 있다. 이는 n-형 도펀트 층(2c)의 두께, 즉 도펀트 농도 프로파일의 앞면으로의 확장에 의존할 것이다. 이는 결과적으로 온도 및 BSF-확산 공정의 지속 기간과 같은 공정 파라미터에 의존할 것이다.
이러한 구현으로, 상기 에칭은 단면 에칭으로 수행되고, 이는 상기 에칭액이 앞면을 적시지만, 뒷면을 적시지는 않거나 또는 뒷면의 가장자리 영역만을 가볍게 적시는 것을 의미한다.
택일적으로 상기 에칭은 건식 플라즈마 에칭 단계에 의해 수행될 수 있다.
실험적으로 상기 n-형 도핑층(2c)의 에칭이 이루어지는 동안 상기 텍스쳐가 유지되는 것으로 입증되었다. 제1 전도형 도핑층의 제거 후 텍스쳐화된 앞면에서 1000nm 파장에서의 광선(light beam)의 광학적 반사가 5% 미만, 바람직하게는 3% 미만으로 증가한다.
도 9는 단계(105) 후의 태양전지의 단면을 나타낸 것이다.
단계(105) 동안, 앞면으로부터 노출된 n-형 도핑층(2c)을 에칭 공정에 의해 제거한다. 상기 에칭 공정은 텍스쳐화된 앞면의 텍스쳐를 보유하여 제2 텍스쳐화된 앞면(2b)의 낮은 반사도를 유지하도록 마련된다(arranged).
도 1을 다시 참고하면, 후속적인 단계(106)에서, 상기 방법은 제2 텍스쳐화된 앞면(2b) 상에 p-형(에미터)층(6)의 형성을 제공한다. 상기 제2 텍스쳐화된 앞면(2b)을 높은 온도에서 p-형 도펀트에 노출시킨다.
상기 p-형 도펀트는 예를 들어 보론이다. 상기 p-형 도펀트는 예를 들어 BBr3(보론 트리브로마이드)와 같은 보론 함유 기체와 같은 기체 p-형 전구체일 수 있다.
일 구현으로, 상기 높은 온도는 예를 들어 사용되는 재료에 따라 특정한 확산 공정에 적합한 어떠한 적절한 온도일 수 있다. 상기 높은 온도는 또한 이러한 높은 온도가 적용되는 시간에 의존할 수 있다. 일반적으로 상기 높은 온도는 약 700 내지 1200℃ 사이, 또는 약 7800 내지 1200℃ 사이일 수 있다.
에미터층(6)의 형성을 위한 확산 구동(diffusion driven) 공정인 상기 단계(106) 동안, 보론을 함유하는 글래시층(BSG 층)(7)이 제2 텍스쳐화된 앞면(2b) 및 뒷면(4) 상에 형성된다.
뒷면 상의 BSF 층(4)은 공-확산에 의해 추가로 전개되며, 즉 BSF층으로부터 실리콘 기판으로 n-형 도펀트의 확산은 상기 앞면 상의 p-형 에미터층의 형성과 동시에 일어난다.
일 구현으로, 공-확산 후 상기 BSF층은 약 20 내지 30 Ohm/square 사이의 시트 저항을 가지며 상기 에미터층은 약 50 내지 약 70 Ohm/square 사이의 시트저항을 갖는다.
다른 구현으로, 공-확산 후 상기 BSF층은 약 5 내지 100 Ohm/square 사이의 시트 저항을 가지며 상기 에미터층은 약 50 내지 약 150 Ohm/square 사이의 시트저항을 갖는다.
택일적인 구현으로, 유리하게 상기 확산은 뒷면이 마주보는(back to back) 배열에서 수행된다. 이는 처리량을 증가시키고 도펀트로부터 뒷면의 부분적인 차폐를 제공한다.
그러나, 태양전지의 효율과 관련하여 상기 BSF는 에미터보다 높은 도핑 수준을 갖는 것이 유리하다. 부수적으로, 에미터 확산이 상기 BSF의 상부에서 수행되는 경우 이는 일반적으로 상기 BSF 층 내 도펀트 수준을 완전히 보상하는 것은 아니다. 따라서, 일반적으로 에미터 확산 동안 상기 BSF의 상부에 보호층(PSG 또는 SiNx와 같은 유전체 코팅과 같은)을 요구하지는 않는다. 그러나, 에미터 확산에 의한 BSF의 부분적인 보상은 BSF에 의한 전계-효과(field-effect) 패시베이션을 감소시킬 수 있다. 이러한 효과의 근절을 위해 도 3과 관련하여 전술한 바와 같이 보호층을 이용하여 상기 BSF 층 상부의 에미터 확산을 방지하거나 감소시킬 수 있다. 나아가, 상기 BSF의 높은 도핑 수준은 뒷면의 전계-효과 패시베이션을 향상시킬 수 있으며 한편 에미터 내의 높은 도핑 수준은 재결합 손실(recombination loss)을 향상시킬 수 있다.
도 10은 단계(106) 후 태양 전지의 단면을 나타내는 것이다.
단계(106) 동안 상기 방법은 제2 텍스쳐화된 앞면(2b)에서 확산에 의한 p-형(에미터)층(6)의 형성을 제공한다.
상기 제2 텍스쳐화된 앞면(2b)이 p-형 도펀트, 예를 들어 보론에 노출된다. 상기 p-형 도펀트는 보론 함유 기체, 예를 들어 BBr3일 수 있다. 보론 함유 글래시층(BSG 층)(7)을 텍스쳐화된 앞면(2b) 및 뒷면의 후면전계층(4) 상에 형성한다.
p-형 층(6)의 형성은 예를 들어 관로 또는 벨트로와 같은 다양한 확산 방법, 그리고 예를 들어 붕산 함유 용액과 같은 확산 공급원에 의해 스프레이, 증기(vapor), 스피닝, 프린팅 등, 또는 플라즈마 이식 도핑으로 도포하여 수행될 수 있다.
도 1을 다시 참고하면, 다음 단계(107)에서 상기 방법은 BSG 층(7)을 제2 텍스쳐화된 앞면(2b)으로부터 제거하여 상기 p-형 에미터층을 노출시킨다. 또한, 상기 방법은 BSG층(7)을 뒷면의 후면전계층(4)으로부터 제거하여 BSF 층을 노출시킨다.
상술한 공정에 후속적으로, 상기 방법은 뒷면(3; 3a)에 n-형 후면전계층(4)을 포함하고, 제2 텍스쳐화된 앞면(2b)에 p-형 에미터층(6)을 포함하는 실리콘 기판을 제공한다.
도 11은 단계(107) 후 태양전지의 단면을 나타낸 것이다.
단계(107) 중 상기 BSG층(7)을 제2 텍스쳐화된 앞면의 p-형 에미터층(6) 및 후면전계층(4)으로부터 에칭에 의해 제거한다. 이 단계에서 상기 태양전지는 실리콘 기판(1), 상기 기의 뒷면(3)의 후면전계층(4), 및 기판의 텍스쳐화된 앞면(2b)의 p-형 에미터층(6)을 포함한다.
상기 태양전지 제조 공정은 패시베이팅(Passivating) 및 반사방지 코팅의 증착(deposition), 금속피복(metallization) 패턴의 스크린 프린팅, 화이어링-쓰루(firing through), 접합분리(firing through) 등과 같이 당해 기술 분야에 알려진 방법에 의해 완성될 수 있다. 따라서, 예를 들어 본 명세서에 언급된 패시베이션층(들)은 층(4) 및/또는 층(6)(이는 도핑층임)에 적용될 수 있다.
도 2는 본 발명의 제 2 견지에 따른 태양 전지의 제조에 관한 방법(100a)의 흐름도를 나타낸 것이다.
도 2에서 앞선 도면과 동일한 참고 번호를 갖는 것은 그 참고 번호에 대응하는 존재를 나타낸다.
이와 같은 견지에 따라, 연속적으로, 단계 (101), (102) 및 (103)(즉,반도체 기판을 제공하는 단계; 반도체 기판의 적어도 앞면을 텍스쳐화하고, 텍스쳐화된 앞면 및 뒷면에 후면전계층을 형성하는 단계) 후, 상기 방법은 단계(104a)에서 단면 에칭 공정에 의한 텍스쳐화된 앞면으로부터 PSG층의 제거 및 텍스쳐화된 앞면으로부터 n-형 도핑층의 제거를 포함한다.
도 12는 제2 견지에 따른 단계(104) 후 태양전지의 단면을 나타낸다.
도 12에서 앞선 도면과 동일한 참고 번호를 갖는 것은 그 참고 번호에 대응하는 존재를 나타낸다.
단계(104a) 후, 상기 제2 텍스쳐화된 앞면(2b)이 노출되고, 한편 뒷면(3)에는 상기 후면전계층(4)이 반도체(1) 위에 직접 나타난다. 상기 후면전계층(4)은 뒷면 PSG층(5)에 의해 덮여있다.
도 2를 다시 참고하면, 단계(104a) 후 후속적인 단계(105a)에서, 상기 방법은 뒷면으로부터 PSG층(5)을 제거하여 후면전계층(4)이 노출되도록 한다.
도 13은 단계(105a) 후 태양전지의 단면을 나타낸다.
그 다음, 본 발명의 제 2 견지에 따른 방법은 도 1, 10 및 11을 참고하여 상기에서 기술된 바와 같이 단계(106) 및 (107)로 계속된다.
도 3은 본 발명의 제3 견지에 따른 태양 전지의 제조를 위한 방법(100b)에 대한 흐름도를 나타낸 것이다.
도 3에서 앞선 도면과 동일한 참고 번호를 갖는 것은 그 참고 번호에 대응하는 존재를 나타낸다.
이러한 견지에 따라, 연속적으로, 단계 (101), (102), (103) 및 (104)(즉,반도체 기판을 제공하는 단계; 반도체 기판의 적어도 앞면을 텍스쳐화하고, 텍스쳐화된 앞면 및 뒷면 상에 후면전계층을 형성하는 단계, 및 텍스쳐화된 앞면 및 뒷면으로부터 PSG층을 제거하는 단계), 후 상기 방법은 보호층(5)을 후면전계층(4)에 형성하는 단계(108)을 포함한다.
도 14는 제3 견지에 따른 단계(108a) 후 태양전지의 단면을 나타내는 것이다.
도 14에서 앞선 도면과 동일한 참고 번호를 갖는 것은 그 참고 번호에 대응하는 존재를 나타낸다.
단계(108a) 후, 반도체 기판(1)의 뒷면(3)을 후면전계층(4)으로 덮는다. 상기 후면전계층은 상기 보호층(5a)에 의해 덮여진다. 텍스쳐화된 앞면(2)에, 상기 반도체 기판(1)을 n-형 도핑층(2c)으로 덮는다.
일 구현으로, 본 방법은 후면전계층(4)의 보호층(5a)으로서 코팅층의 증착(deposition)을 제공한다. 이러한 코팅층은 알루미늄 산화물(Al2O3), 실리콘 질화물(SiNx) 또는 다른 유전체를 포함할 수 있다.
도 3을 다시 참고하면, 단계(108a) 후 보호층(5a)을 후면전계층 위에 형성하기 위해, 상기 방법은 단계(105)를 계속하여 도1을 참고하여 상술한 단면 에칭 공정 또는 양면 에칭 공정에 의해 상기 n-형 도핑층(2c)을 텍스쳐화된 앞면으로부터 제거하며, 그 이유는 상기 보호층이 후면전계층을 덮고 있기 때문이다. 그 결과를 도 15에 나타내었으며, 상기 도면은 단계(105) 후 태양전지의 단면을 나타낸다.
단계(105) 후 n-형 도핑층(2c)을 텍스쳐화된 앞면으로부터 제거하기 위해, 반도체 기판(1)의 뒷면(3)을 후면전계층(4)로 덮는다. 상기 후면전계층을 보호층(5a)으로 덮는다. 제2 텍스쳐화된 앞면(2b)은 자유롭게 노출된다.
그 후, 본 발명의 제 3 견지에 따른 방법은 도 1, 10 및 11을 참고하여 상술한 바와 같이 단계 (106) 및 (107)을 계속한다.
도 4는 본 발명의 제 4 견지에 따른 태양 전지의 제조를 위한 방법(100c)의 흐름도를 나타낸 것이다.
도 4에서 앞선 도면과 동일한 참고 번호를 갖는 것은 그 참고 번호에 대응하는 존재를 나타낸다.
이러한 견지에 따라, 연속적으로, 단계 (101), (102) 및 (103)(즉,반도체 기판을 제공하는 단계; 반도체 기판의 적어도 앞면을 텍스쳐화하고, 텍스쳐화된 앞면 및 뒷면에 후면전계층을 형성하는 단계), 후 상기 방법은 반도체 기판의 뒷면의 PSG층(5) 상에 직접 보호층(5a)을 형성하는 단계(108b)을 포함한다.
일 구현으로, 상기 방법은 PSG 층에 보호층(5a)으로서 코팅층의 증착(deposition)을 제공한다. 이러한 코팅층은 알루미늄산화물(Al2O3), 실리콘 질화물(SiNx) 또는 다른 유전체 또는 레지스트 등을 포함할 수 있다.
이러한 제4 견지에 따라, 반도체 기판의 뒷면의 PSG층(5)을 보호층(5a)의 형성 전에 제거하지 않는다.
도 16은 제4 견지에 따른 단계(108b) 후 태양전지의 단면을 나타낸 것이다.
도 16에서 앞선 도면과 동일한 참고 번호를 갖는 것은 그 참고 번호에 대응하는 존재를 나타낸다.
단계(108b) 후, 반도체 기판(1)의 뒷면(3)을 후면전계층(4)으로 덮는다. 상기 후면전계층은 PSG층(5)에 의해 덮인다. 상기 후면전계층(4) 위의 PGS층(5)을 보호층(5a)으로 덮는다. 텍스쳐화된 앞면(2) 상에, 반도체 기판(1)은 n-형 도핑층(2c)으로 덮인다.
상기 반도체 기판의 텍스쳐화된 앞면을 n-형 도핑층(2c)으로 덮고, 이는 앞면 PSG층(5)에 의해 덮인다.
도 4를 다시 참고하면, 단계(108b) 후 후면전계층(4) 상에 보호층(5a)을 형성하기 위해, 본 방법은 후속적인 단계(104a)를 계속하여 단면 에칭 공정 또는 양면 에칭 공정에 의해 PSG층(5)을 텍스쳐화된 앞면으로부터 제거하고 n-형 도핑층(2c)을 텍스쳐화된 앞면으로부터 제거한다.
도 17은 제4 견지에 따른 단계(104a) 후 태양전지의 단면을 나타낸다. 도 17에서 앞선 도면과 동일한 참고 번호를 갖는 것은 그 참고 번호에 대응하는 존재를 나타낸다.
단계(104a) 후, 반도체 기판(1)의 뒷면(3)은 여전히 후면전계층(4)으로 덮여있다. 상기 후면전계층은 스스로 PSG층(5)에 의해 덮여있다. 상기 후면전계층(4) 상의 PSG층(5)은 보호층(5a)에 의해 덮여있다. 단계(104a)에서 텍스쳐화된 앞면으로부터 상기 PSG층(5) 및 n-형 도핑층(2c)을 PSG층(5)으로부터 제거한 후, 상기 반도체 기판(1)의 텍스쳐화된 앞면(2)이 노출된다.
도 4를 참고하면, 텍스쳐화된 앞면으로부터 상기 PSG층(5) 및 n-형 도핑층(2c)을 PSG층(5)으로부터 제거하기 위한 단계(104a) 후, 상기 방법은 추가의 단계(109)가 계속되어 상기 후면전계층(4)으로부터 보호층(5a) 및 PSG층(5)을 제거한다.
도 18은 제4 견지에 따른 단계(109) 후 태양전지의 단면을 나타낸 것이다.
도 18에서 앞선 도면과 동일한 참고 번호를 갖는 것은 그 참고 번호에 대응하는 존재를 나타낸다.
단계(109) 후, 상기 반도체 기판(1)의 뒷면(3)은 후면전계층(4)에 의해 덮인다. 상기 제2 텍스쳐화된 앞면(2b)은 자유롭게 노출된다.
그 다음, 본 발명의 제4 견지에 따른 방법은 도 1, 10 및 11을 참고하여 상술한 바와 같이 단계(106) 및 (107)가 계속된다.
도 19a는 부분적인 스무딩 후 텍스쳐화된 뒷면(3a)의 구현을 보다 상세하게 도식적으로 묘사하고 있다. 텍스쳐 특징(예를 들어 피라미드 면) 사이의 골은 라운딩되고(rounded), 그리고 약 25-250nm로부터 선택되는 반경을 가질 수 있다. 택일적으로, 상기 반경은 약 250-1000nm으로부터 선택될 수 있으나, 이 경우 보다 장시간의 공정 시간이 요구된다. 부분적 스무딩 후 텍스쳐화된 뒷면(3a)을 개략적으로 나타내었고, 반면 유사하게, 상기 텍스쳐화된 앞면(2a)는 부분적으로 스무딩화될 수 있다. 따라서, 일 구현으로, 도 19a는 부분적 스무딩 후 텍스쳐화된 표면(2a)을 동일하게 나타낼 수 있다(이는 그 후 예를 들어 참고 (20)에 의해 지시될 수 있다.(묘사되지 않음)). 도 19a는 보다 상세하게는 골 및 반경의 정의를 묘사한다. 면(또는 피라미드 면)(f), 특히 Si의 111 크리스탈 면이 골(v)에서 만날 수 있다. 스무딩되지 않은 변이형에서, 상기 골(v)은 바닥에서 매우 좁으며, 즉 w가 <50nm와 같이 매우 작다. 스무딩 후, 상기 골(v)은 다소 라운딩될 수 있고, 이는 골이 넓어지게 하여, 예를 들어 약 50-2000nm 범위의 폭(w)을 형성할 수 있다. 골(v)의 적어도 일부는, 스무딩 후, 예를 들어 약 25-250nm 범위의 반경 (r)을 갖도록 만곡될 수 있다. 바람직하게, 텍스쳐화된 앞면에 대한 골의 폭(w)은 50-1000nm의 범위, 특히 50-500nm의 범위이다. 바람직하게, 텍스쳐화된 앞면에 대한 상기 골의 반경은 약 25-500nm의 범위, 특히 25-250nm의 범위이다.
도 20은 택일적인 공정을 도식적으로 나타낸다. (텍스쳐화된 뒷면 및 임의로 텍스쳐화된 앞면의) 부분적 스무딩(102a) 후, 상기 BSF층 및 에미터층이 제공된다(단계 (103) 및 (106)). 당해 기술분야의 숙련자에게 자명한 바와 같이, 본 구현의 단계(103) 및 (106)의 순서는 또한 반대이거나 동시에 수행될 수 있다.
나아가, 임의로(그러나 바람직하게), 패시베이션 단계(110)가 적용될 수 있다. 패시베이션층은 상기 BSF층(및 또한 에미터 층) 상에 적용될 수 있다. 도 1-4에는 패시베이선 단계(110)를 묘사하지 않았다. 그러나, 이러한 단계는 글래스층 에칭 단계(107) 후에 적용될 수 있다. 도 5-19에는 이러한 패시베이션층이 묘사되지 않았다.
당해 기술분야의 숙련자는 입사광선 및 셀의 뒷면은 교환될 수 있음을 이해할 수 있을 것이며, 이 경우 상기 BSF는 FSF가 되고, 상기 에미터는 셀의 뒷(비-입사광선)면에 위치하게 된다. 셀 앞면(FSF 면)의 낮은 반사도를 유지하기 위해, 텍스쳐화된 앞면의 바람직한 골의 폭은 50-1000nm의 범위 내이고, 특히 50-500nm의 범위 내이며, 텍스쳐화된 앞면의 바람직한 골 반경은 약 25-500nm, 특히 25-250nm의 범위 내이다.
p-형 전도성 후면전계 BSF층 및 앞면의 n-형 도펀트층의 획득을 위해서는 단계(103)이 보론과 같은p-형 도펀트를 이용하여 수행되어야 하며, 단계(106)은 인과 같은 n-형 도펀트를 이용하여 수행되어야 한다.
전도형의 반전에 의해 상술한 순서에서 상기 PSG층(5) 및 BSG층(7)의 형성 및 제거가 반전되고 변경되어야 할 필요가 있는 것은 당해 기술분야의 숙련자에게 잘 이해될 것이다.
유리하게, 본 방법은 개별적인 태양전지 사이에 적은 편차를 갖는 향상된 제조 과정을 제공한다. 본 발명에 의하면 실리콘 기판의 일 표면으로부터 다른 표면으로, 특히 BSF 면으로부터 에미터 면으로의 기생 도핑(parasitic doping)(p-형 또는 n-형)이 방지된다. 또한, 스크린 프린팅 단계가 생략되며, 이는 파손에 의한 생산 손실을 감소시킨다. 나아가, 앞면 및 뒷면에서 인의 양면 확산이 가능하며, 이는 실리콘 기판으로부터 향상된 불순물 게터링(gettering)의 결과를 가져온다. 나아가, 확산된 후면전계층은 태양전지의 효율을 향상시킬 수 있다.
당해 기술분야의 숙련자는 택일적으로 실제 도펀트의 전구체에 따라 n 또는 p형 도핑층을 뒷면 또는 앞면에 형성하는 한편 PSG층(들) 또는 BSG층(들)의 형성이 필요하지 않은 것을 이해할 것이다. 이 경우, BSG 또는 PSG층의 제거를 위한 상술한 공정 단계는 생략될 수 있다.
당해 기술분야에서 본 발명의 기술적 견지를 벗어남이 없이 본 발명의 다른 구현이 착상되고 실행을 위해 축소될 수 있는 것이 당해 기술분야의 숙련자에게 명백할 것이다. 본 발명의 상세한 설명은 본 발명을 예시적으로 기술하기 위한 것이고, 본 발명이 이에 제한되는 것은 아니다.
실시예
실험에서, 셀(cell)을 하기의 공정 변화를 갖는 3 그룹의 웨이퍼로부터 비교하였다: i) 단계 (102a) 생략, ii) 평균 > 0.1 미크론 그러나 <1 미크론의 웨이퍼 두께 감소의 결과를 가져오는 부분적인 스무딩을 갖는 단계 (102a), 및 iii) ii)와 같은 부분적 스무딩을 3회 반복하여 수행한 단계.
두 그룹 ii) 및 iii)은 1 mV(95% 신뢰구간)의 통계적 불확실성을 갖는 5mV의 평균 개회로 전압 상승을 나타내었다. 평균 합선(short circuit) 전류가 0.1%의 통계적 불확실성을 가지며, 0.5% 까지 상승하였다. 이는 뒷면 패시베이션이 부분적 스무딩에 의해 향상된 것을 명백히 입증하는 것이다.
부분적 스무딩 생략 1회 부분적 스무딩 3회 부분적 스무딩
Voc U。(참고 값) U。+ 5 mV ± 0.5 mV U。+ 5 mV ± 0.5 mV
Isc I。(참고 값) I。*(1.005±0.0005) I。*(1.005±0.0005)
이와 일치하게, 셀의 뒷면 상에서 입사 광선으로 측정한 외부 양자 효율은 400nm 의 파장에서 그룹 ii) 및 iii)에 대해 10%의 증가를 나타내었다. 뒷면에서 측정된 반사도는 600 내지 1000nm의 파장에 대해 오직 약 1-2% 증가하였다.
도 21a-21d는 랜덤 피라미드 텍스쳐화된 웨이퍼 표면 상의 상기 부분 스무딩 전(21a-21b) 및 후(21c-21d)의 SEM 이미지를 나타낸다. 부분적 스무딩이 없이는 골의 폭이 <50nm이고, 한편 부분적 스무딩 후에는 이 실시예에서는 상기 폭이 ~200nm인 것이 명백하다.

Claims (38)

  1. 앞면을 텍스쳐링(texturing)하여 텍스쳐화된 앞면을 형성하고, 뒷면을 텍스쳐링하여 텍스쳐화된 뒷면을 형성하여, 각 면이 피라미드 형태와 같은 텍스쳐 특징(texture feature) 사이에 골을 갖는 텍스쳐 특징을 갖도록 하는 단계;
    에칭을 수행하여 텍스쳐화된 뒷면을 부분적으로 스무딩(smoothening)하고 임의로 텍스쳐화된 앞면을 부분적으로 스무딩(smoothening)하며, 상기 부분적 스무딩은 골의 넓힘(broadening) 또는 라운딩(rounding)을 포함하는 단계;
    제1 전도형 도펀트를 확산시켜 뒷면에 제1 전도형의 후면전계(BSF, back-surface field)층을 형성하는 단계; 및
    상기 텍스쳐화된 앞면으로 제2 전도형 도펀트를 확산시켜, 상기 텍스쳐화된 앞면에 제2 전도형 층을 형성하는 단계를 포함하고,
    상기 앞면을 텍스쳐링(texturing)하고 뒷면을 텍스쳐링하는 단계는 앞면에 포함되는 피라미드 형태 및 뒷면에 포함되는 피라미드 형태를 형성하는 단계를 포함하며,
    상기 부분적 스무딩은 피라미드 형태 사이의 중간 골을 라운딩하여(rounding) 25-1000nm 범위로부터 선택되는 반경의 곡률(curvature)을 갖는 골을 제공하는 단계를 포함하는,
    앞면 및 뒷면을 갖는 제1 전도형(conductivity type) 반도체 기판으로부터 태양전지를 제조하는 방법.
  2. 제1항에 있어서, 상기 앞면을 텍스쳐링(texturing)하여 텍스쳐화된 앞면을 형성하는 단계 및 상기 뒷면을 텍스쳐링하여 텍스쳐화된 뒷면을 형성하는 단계가 양면 방식으로(two-sided manner) 수행되는, 방법.
  3. 제1항에 있어서, 상기 부분적인 스무딩은 피라미드 형태 사이의 중간 골을 넓혀서 50-2000nm 범위로부터 선택되는 폭을 갖는 골을 제공하는 단계를 포함하는, 방법.
  4. 제1항에 있어서, 실리콘 질화물, 실리콘 산화물, 실리콘 카바이드, 알루미늄 산화물, 및 임의의 다른 재료로 이루어진 그룹으로부터 선택된 패시베이션층을 한쪽 또는 양쪽의 도핑 층 상에 형성하는 단계를 추가로 포함하는, 방법.
  5. 제4항에 있어서, 상기 패시베이션층은 플라즈마 향상 화학 기상증착, 저압 화학 기상증착, 상압 화학 기상증착, 스퍼터링, 원자층 증착, 및 습식 화학 산화로 이루어진 그룹으로부터 선택되는 하나 이상의 기술에 의해 형성되는, 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    제1 전도형 도펀트를 확산시켜 뒷면에 제1 전도형의 후면전계(BSF, back-surface field)층을 형성하는 단계는,
    제1 전도형 도펀트를 확산시켜 뒷면에 제1 전도형의 후면전계(BSF, back-surface field)층을 형성하고, 텍스쳐화된 앞면에 제1 전도형 도핑층을 형성하는 단계이며; 이후, 다만 상기 텍스쳐화된 앞면으로 제2 전도형 도펀트를 확산시켜 상기 텍스쳐화된 앞면에 제2 전도형 층을 형성하는 단계 전에,
    상기 텍스쳐화된 앞면의 텍스쳐를 유지하는 에칭 단계에 의해 상기 제1 전도형 도핑층을 상기 텍스쳐화된 앞면으로부터 제거하는 단계를 더 포함하는, 방법.
  7. 제6항에 있어서, 제1 전도형 도펀트가 확산하는 동안, 제1 전도형의 전구체로부터, 반도체 기판의 도펀트 공급원으로 작용하는, 도펀트를 포함하는 글래시층을 상기 앞면 및 뒷면 상에 형성하는 단계를 포함하는, 방법.
  8. 제7항에 있어서, 상기 텍스쳐화된 앞면으로부터 상기 제1 전도형 도핑층을 제거하기 전에 상기 앞면 및 상기 뒷면으로부터 도펀트 함유 글래시층을 제거하는 단계를 포함하는, 방법.
  9. 제7항에 있어서, 단면 에칭 공정에서, 상기 제1 전도형 도핑층을 상기 텍스쳐화된 앞면으로부터 제거하는 동안, 상기 도펀트 함유 글래시층을 상기 앞면으로부터 제거하는 단계를 포함하는, 방법.
  10. 제9항에 있어서, 단면 에칭 공정에서, 도펀트 함유 글래시층을 상기 앞면으로부터 제거하고, 상기 제1 전도형 도핑층을 상기 텍스쳐화된 앞면으로부터 제거한 후, 상기 도펀트 함유 글래시층을 뒷면으로부터 제거하는 단계를 포함하는, 방법.
  11. 제7항에 있어서, 상기 제1 전도형 도핑층을 상기 텍스쳐화된 앞면으로부터 제거하는 단계에 선행하여:
    상기 도펀트 함유 글래시층을 상기 앞면 및 뒷면으로부터 제거하는 단계; 및
    상기 후면전계층에 보호층을 형성하는 단계
    를 포함하는, 방법.
  12. 제9항에 있어서, 제1 전도형 도핑층을 텍스쳐화된 앞면에 형성하고 제1전도형 후면전계층을 뒷면에 형성하는 단계 후:
    단면 에칭공정에서, 상기 제1 전도형 도핑층을 상기 텍스쳐화된 앞면으로부터 제거하는 동안, 상기 도펀트 함유 글래시층을 상기 앞면으로부터 제거하기 전에,
    상기 후면전계층에 보호층을 형성하는 단계
    를 포함하는, 방법.
  13. 제12항에 있어서, 단면 에칭 공정에서, 상기 제1 전도형 도핑층을 상기 텍스쳐화된 앞면으로부터 제거하는 동안, 상기 도펀트 함유 글래시층을 상기 앞면으로부터 제거한 후, 상기 텍스쳐화된 앞면에 제2 전도형 층의 형성에 선행하여:
    상기 보호층 및 상기 도펀트 함유 글래시층을 상기 뒷면으로부터 제거하는 단계
    를 포함하는, 방법.
  14. 제11항에 있어서, 상기 보호층은 알루미늄 산화물(Al2O3), 실리콘 질화물(SiNx), 유전체 및 레지스트로 이루어진 그룹으로부터 선택된 적어도 하나의 재료를 함유하는 코팅층을 포함하는, 방법.
  15. 제6항에 있어서, 상기 제1 전도형 도펀트의 확산에 의해 후면전계층을 형성하는 단계는 상기 뒷면을 700℃ 내지 1200℃의 높은 온도에서 제1 전도형 전구체에 노출하는 단계를 포함하는, 방법.
  16. 제15항에 있어서, 상기 제 1 전도형의 전구체는 제1 전도형의 도펀트를 포함하며, 상기 전구체는 기체 전구체, 액체 전구체, 페이스트 전구체 및 플라즈마 전구체로부터 선택되는, 방법.
  17. 제1항에 있어서, 상기 제1 전도형 도펀트의 확산은 텍스쳐화된 앞면의 제1 전도형 도핑층의 두께를 0.7 미크론 이하로 형성하는, 방법.
  18. 제1항에 있어서, 상기 제1 전도형 도펀트의 확산은 텍스쳐화된 앞면의 제1 전도형 도핑층의 두께를 0.3 미크론 이하로 형성하는, 방법.
  19. 제1항에 있어서, 제2 전도형 도펀트를 확산시켜 상기 제2 전도형 층을 텍스쳐화된 앞면에 형성하는 단계는 상기 텍스쳐화된 앞면을 700℃ 내지 1200℃의 높은 온도에서 제2 전도형 전구체에 노출하는 단계를 포함하는, 방법.
  20. 제19항에 있어서, 상기 제2 전도형 전구체는 기체 전구체이고, 상기 기체 전구체는 제2 전도형의 도펀트를 포함하는, 방법.
  21. 제1항에 있어서, 상기 제 1 전도형은 n-형이고 상기 제2 전도형은 p-형이거나, 또는 상기 제1 전도형은 p-형이고 상기 제2 전도형은 n-형인 방법.
  22. 제19항에 있어서, 상기 제1 전도형 도핑층의 두께는 상기 텍스쳐화된 앞면의 텍스쳐 특징(texture feature)의 평균 높이 미만인 방법.
  23. 제22항에 있어서, 상기 텍스쳐화된 앞면의 텍스쳐 특징의 평균 높이는 적어도 2 미크론이고 상기 제1 전도형 도핑층의 두께는 0.7 미크론 이하인, 방법.
  24. 제22항에 있어서, 상기 텍스쳐화된 앞면의 텍스쳐 특징의 평균 높이는 적어도 2 미크론이고 상기 제1 전도형 도핑층의 두께는 0.3 미크론 이하인, 방법.
  25. 제6항에 있어서, 상기 텍스쳐화된 앞면의 텍스쳐를 유지하는 에칭 단계는 에칭제를 이용한 단면 습식-화학 공정에 의해 수행되는, 방법.
  26. 제1항에 있어서, 상기 부분적 스무딩은 에칭제를 이용하여 상기 텍스쳐화된 뒷면 및 임의로 상기 텍스쳐화된 앞면을 에칭하는 단계를 포함하는, 방법.
  27. 제25항 또는 제26항에 있어서, 상기 에칭제는 상기 반도체 표면을 연마하기 위한 성분을 추가로 포함하는, 방법.
  28. 제1항에 있어서, 상기 부분적 스무딩은 상기 텍스쳐화된 뒷면 및 임의로 상기 텍스쳐화된 앞면을 드라이 에칭하여 수행되는, 방법.
  29. 제6항에 있어서, 상기 텍스쳐화된 앞면의 텍스쳐를 유지하는 에칭 단계는 드라이 에칭 방법에 의해 수행되는, 방법.
  30. 제6항에 있어서, 상기 제1 전도형 도핑층을 상기 텍스쳐화된 앞면으로부터 제거하고 상기 도펀트 함유 글래시층을 상기 앞면으로부터 제거하는 단계는 상기 텍스쳐화된 앞면의 텍스쳐를 유지하는 에칭 단계 동안 수행되는, 방법.
  31. 텍스쳐화된 앞면 및 텍스쳐화된 뒷면을 가지고, 상기 텍스쳐는 상기 각 면에 피라미드 형태와 같은 텍스쳐 특징 사이에 골을 갖는 텍스쳐 특징을 가지며, 상기 텍스쳐화된 앞면은 제2 전도형 도핑층을 포함하고 상기 텍스쳐화된 뒷면은 제1 전도형 표면전계(surface field)층을 포함하며, 상기 텍스쳐화된 뒷면은 피라미드 형태 사이에 50-2000nm 범위로부터 선택되는 폭의 중간 골을 갖는 피라미드 형태를 포함하며,
    상기 골은 바닥에서(at the bottom) 25-1000nm 범위로부터 선택된 반경을 갖는 곡률로 라운딩된(rounded), 제1 전도형 반도체 기판.
  32. 제31항에 있어서, 상기 텍스쳐화된 앞면은 50-500nm 범위로부터 선택되는 폭의 중간 골을 갖는 피라미드 형태를 포함하는, 반도체 기판.
  33. 제31항에 있어서, 상기 텍스쳐화된 앞면은 25-250nm 범위로부터 선택된 반경을 갖는 곡률의 골을 갖는, 반도체 기판.
  34. 제31항 내지 제33항 중 어느 한 항에 있어서, 상기 제1 전도형 표면전계층 및 상기 제2 전도형 도핑층 상에 패시베이션층을 추가로 포함하는, 반도체 기판.
  35. 제34항에 있어서, 상기 패시베이션층은 실리콘 질화물, 실리콘 산화물, 실리콘 카바이드 및 알루미늄 산화물 중 하나 이상을 포함하는, 반도체 기판.
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