KR101665333B1 - 박막 트랜지스터 액정표시장치 제조방법 - Google Patents

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Abstract

본 발명은 박막 트랜지스터 액정표시장치 제조방법을 개시한다. 개시된 본 발명의 액정표시장치 제조방법은, 기판 상에 제 1 금속막과 제 2 금속막을 순차적으로 형성한 다음, 이중 금속막으로된 게이트 배선, 공통 배선, 화소 전극 및 공통 전극을 형성하는 단계; 상기 공통 전극의 제 2 금속막을 제거하는 단계; 상기 게이트 배선 등이 형성된 기판 상에 게이트 절연막, 채널층 및 보호층을 연속하여 형성하고, 회절 마스크 또는 하프톤 마스크를 사용한 마스크 공정을 진행하여 콘택홀을 형성하는 단계; 상기 콘택홀이 형성된 보호층 상에 이온 주입 공정을 진행하여 노출된 채널층 상에 도핑된 저저항 접촉층을 형성하는 단계; 및 상기 결과물 상에 소스/드레인 금속막을 형성하고 마스크 공정을 진행하여 소스/드레인 전극을 형성하는 단계를 포함한다.
또한, 본 발명의 액정표시장치 제조방법은 마스크 공정을 줄이면서도 고성능 박막 트랜지스터를 형성할 수 있는 효과가 있다.

Description

박막 트랜지스터 액정표시장치 제조방법{Method for fabricating thin film transistor liquid crystal display device}
본원 발명은 액정표시장치 제조방법에 관한 것이다.
액정표시장치는 소형화, 경량화, 저 전력 소비화 등의 장점이 있어 CRT(Cathode-Ray Tube)의 단점을 극복할 수 있는 대체 수단으로 점차 주목받아 왔고, 현재는 디스플레이 장치를 필요로 하는 거의 모든 정보 처리 기기에 장착되고 있는 실정이다.
이러한 액정표시장치는 일반적으로 액정의 특정한 분자 배열에 전압을 인가하여, 다른 분자 배열로 변환시켜 광학적 성질의 변화를 시각 변화로 변환하는 것으로, 액정 셀에 의한 빛의 변조를 이용한 디스플레이 장치이다.
상기 액정표시장치는 화소 단위를 이루는 액정 셀의 형성 공정을 동반하는 패널 상부기판 및 하부기판의 제조공정과, 액정 배향을 위한 배향막의 형성 및 러빙(Rubbing) 공정과, 상부기판 및 하부기판의 합착 공정과, 합착된 상부기판 및 하부기판 사이에 액정을 주입하고 봉지하는 공정 등의 여러 과정을 거쳐 완성되게 된 다.
상기 하부기판 제조공정에서는 복수개의 게이트 배선과 데이터 배선을 교차 배열하여 단위 화소 영역을 정의하고, 각각의 화소 영역에는 스위칭 소자인 박막 트랜지스터(Thin Film Transistor: TFT)와, 화소 전극(Pixel electrode)을 형성한다. 상기 박막 트랜지스터는 게이트 배선을 통해 공급되는 구동신호에 의해 턴온(Turn On) 되어, 상기 데이터 배선으로부터 공급되는 그래픽 신호를 화소 전극에 공급하는 스위칭 기능을 한다. 이렇게 화소 전극에 공급된 그래픽 신호는 액정을 회전시키는 전계를 발생시켜 외부광 또는 내부광을 변조시켜 화상을 디스플레이한다.
일반적으로 액정표시장치의 하부기판 제조공정은 4, 5 또는 6번의 마스크 공정으로 진행한다. 이중 최근에는 소스/드레인 전극과 채널층 및 데이터 배선을 회절 마스크 또는 하프톤 마스크를 이용하여 한 번의 마스크 공정으로 형성하는 4 마스크 공정이 개발되었다.
특히, 4 마스크 공정에서 채널층과 소스/드레인 전극 사이의 오믹 콘택층(n+ 도핑된 비정질막)을 형성하기 위해 건식각(dry etch) 공정을 이용하는데, 이로 인하여 채널층 손상이 발생된다. 상기 채널층 손상은 박막 트랜지스터의 성능을 저하시키는 원인이 되고 있다. 상기 채널층 손상은 고주파 구동시 박막 트랜지스터의 응답 속도를 느리게 하는 원인이 된다.
이를 방지하기 위해 채널층의 두께를 두껍게 형성하는데, 이는 액정표시장치의 제조 공정시간을 지연시켜 생산성을 떨어뜨리는 문제가 있다. 이로 인하여 공정 장비를 추가해야하는 문제가 발생된다.
본 발명은 액정표시장치의 하부기판의 제조 공정을 단순화하고, 박막 트랜지스터의 성능을 개선한 박막 트랜지스터 액정표시장치 제조방법을 제공함에 있다.
상기와 같은 과제를 해결하기 위한 본 발명의 액정표시장치 제조방법은, 기판 상에 제 1 금속막과 제 2 금속막을 순차적으로 형성한 다음, 이중 금속막으로된 게이트 배선, 공통 배선, 화소 전극 및 공통 전극을 형성하는 단계; 상기 공통 전극의 제 2 금속막을 제거하는 단계; 상기 게이트 배선 등이 형성된 기판 상에 게이트 절연막, 채널층 및 보호층을 연속하여 형성하고, 회절 마스크 또는 하프톤 마스크를 사용한 마스크 공정을 진행하여 콘택홀을 형성하는 단계; 상기 콘택홀이 형성된 보호층 상에 이온 주입 공정을 진행하여 노출된 채널층 상에 도핑된 저저항 접촉층을 형성하는 단계; 및 상기 결과물 상에 소스/드레인 금속막을 형성하고 마스크 공정을 진행하여 소스/드레인 전극을 형성하는 단계를 포함한다.
본 발명의 액정표시장치 제조방법은 하부기판을 3 마스크 공정으로 제조할 수 있어, 생산성과 제조 비용을 줄일 수 있는 효과가 있다.
또한, 본 발명의 액정표시장치 제조방법은 마스크 공정을 줄이면서도 고성능 박막 트랜지스터를 형성할 수 있는 효과가 있다.
이하, 본 발명의 실시예들은 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명에 따른 액정표시장치의 화소 구조를 도시한 평면도이다.
도 1을 참조하면, 게이트 배선(101)과 데이터 배선(103)이 교차되어 화소 영역이 정의되어 있고, 그 교차 영역에 스위칭 소자인 박막 트랜지스터(Thin Film Transistor, 이하 "TFT"라 함)가 배치되어 있다.
상기 화소 영역에는 상기 게이트 배선(101)과 인접한 영역에 상기 게이트 배선(101)과 평행한 공통 배선(105)이 배치되어 있다. 상기 공통 배선(105)은 상기 데이터 배선(103)과 교차되어 있고, 화소 영역 양측 가장자리를 따라 제 1 공통 전극(106a)이 분기되어 있다. 즉, 상기 공통 배선(105)과 제 1 공통 전극(106a)은 일 체로 형성된다. 또한, 상기 제 1 공통 전극(106a)은 상기 데이터 배선(103)과 평행한 방향으로 화소 영역에 형성된다.
상기 화소 영역에는 상기 제 1 공통 전극(106a)으로 부터 상기 데이터 배선(103)과 평행하게 다수개의 슬릿 형태로 제 2 공통 전극(106b)들이 형성된다.
상기 공통 배선(105), 제 1 공통 전극(106a) 및 제 2 공통 전극(106b)은 일체로 형성된다.
상기 공통 배선(105)과 인접한 화소 영역에는 제 1 화소 전극(109)이 배치되어 있고, 상기 제 1 화소 전극(109)과 일체로 형성되면서 상기 제 2 공통 전극(106b)과 평행하게 제 2 화소 전극(110)들이 형성되어 있다. 상기 제 2 화소 전극(110)은 상기 제 2 공통 전극(106b)과 교대로 배치되어 있다.
또한, 상기 게이트 배선(101)과 평행한 화소 영역의 중앙선을 기준으로 상기 데이터 배선(103), 제 1 공통 전극(106a), 제 2 공통 전극(106b) 및 제 2 화소 전극(110)들은 상하 대칭되도록 소정의 경사각으로 절곡되어 있다.
도 2a 내지 도 2d는 본 발명에 따른 액정표시장치 제조방법을 설명하기 위한 도면이다.
상기 도 1의 A-A' 선을 절단한 단면도를 중심으로 설명한다.
도 2a를 참조하면, 투명한 절연기판(100) 상에 제 1 금속막과 제 2 금속막을 순차적으로 형성한 다음, 제 1 마스크 공정에 따라 노광 및 현상 공정을 진행한다. 상기 제 1 마스크 공정에서는 회절 마스크 또는 하프톤 마스크를 사용하여 서로 다 른 두께의 감광막 패턴을 형성한다. 특히, 제 2 공통전극(106b) 영역에 형성되는 제 2 금속막을 제거하기 위함이다.
이후, 식각 공정을 진행하여 게이트 배선(101)을 형성한다. 상기 게이트 배선(101)은 제 1 게이트 금속막(101a)과 제 2 게이트 금속막(101b)으로 구성되어 있고, 상기 게이트 배선(101)은 TFT의 게이트 전극 역할을 한다.
상기 게이트 배선(101)과 인접한 영역에는 공통 배선(105)이 형성되어 있고, 상기 공통 배선(105)은 제 1 공통배선 금속막(105a)과 제 2 공통배선 금속막(105b)으로 형성된다. 상기 공통 배선(105)과 인접한 화소 영역 내에는 제 1 화소 전극(109)이 형성되어 있는데, 상기 제 1 화소 전극(109)은 제 1 화소 금속막(109a)과 제 2 화소 금속막(109b)으로 형성된다.
상기 화소 영역에는 제 2 공통 전극(106b)이 형성되어 있는데, 상기 제 2 공통 전극(106b) 영역에는 감광막 패턴의 두께를 낮게 형성하여, 첫번째 식각 공정 후 에싱 공정에서 상기 제 2 공통 전극(106b) 상부가 노출되도록 한다. 노출된 영역을 토대로 식각비가 다른 식각용액을 사용하여 제 1 금속막 상의 제 2 금속막을 제거한다.
이는, 상기 절연기판(100) 상에 형성되는 제 1 금속막은 MoTi 계열의 금속 또는 알루미늄 금속을 사용하거나 투명성 도전물질(ITO, ITZO, IZO)을 사용할 수 있고, 제 2 금속막은 도전율이 높은 구리(Cu) 계열의 금속 또는 투명성 도전물질(ITO, ITZO, IZO)을 사용한다.
따라서, 상기 게이트 배선(101)의 제 1 게이트 금속막(101a), 상기 공통 배 선(105)의 제 1 공통배선 금속막(105a), 상기 제 1 화소 전극(109)의 제 1 화소 금속막(109a)은 상기 제 1 금속막으로 형성된다.
또한, 상기 게이트 배선(101)의 제 2 게이트 금속막(101b), 상기 공통 배선(105)의 제 2 공통배선 금속막(105b), 상기 제 1 화소 전극(109)의 제 2 화소 금속막(109b)은 제 2 금속막으로 형성된다.
따라서, 상기 제 2 공통 전극(106b)은 상기 제 1 금속막인 MoTi 계열의 금속으로 형성된다.
상기 제 2 공통 전극(106b)은 제 1 금속막과 제 2 금속막으로 형성할 수 있다. 이때에는 상기에서와 같이 추가 식각 공정을 진행하지 않는다.
또한, 은(Ag)과 같은 도전성이 큰 물질을 사용할 경우에는 제 1, 2 금속막 형성 공정을 진행하지 않고 단일 금속막을 형성한 다음, 마스크 공정을 진행하여 게이트 배선, 화소전극 및 공통전극을 형성할 수 있다.
상기와 같이 절연기판(100) 상에 게이트 배선(101) 등이 형성되면, 도 2b에 도시한 바와 같이, 게이트 절연막(102), 채널층(114) 및 보호층(119)을 연속하여 절연기판(100) 상에 형성하고, 제 2 마스크 공정을 진행하여 콘택홀을 형성한다.
상기 콘택홀 형성 영역은 소스/드레인 전극이 형성될 영역과 제 1 화소 전극(109) 및 패드 영역(미도시)이다. 이때, 소스/드레인 전극이 형성될 영역은 상기 보호층(119)만 제거하면 되지만, 제 1 화소 전극(109) 영역은 보호층(119), 채널층(114) 및 게이트 절연막(102)이므로 하프톤 마스크 또는 회절 마스크를 이용한다.
이때, 화소 영역의 제 2 공통 전극(106b)과 제 2 화소 전극(미도시)이 형성되는 영역 상에 형성된 게이트 절연막(102), 채널층(114) 및 보호층(119)들은 모두 제거하여 제 2 공통 전극(106b)이 외부로 노출되도록 한다.
이후, 도면에 도시된 바와 같이, 이온 주입 공정을 진행하여 소스/드레인 전극 영역의 콘택홀과 제 1 화소 전극(109)이 노출된 영역에 저저항 접촉층(미도시)을 형성한다.
따라서, 본 발명에서는 종래 기술에서와 같이 채널층(114) 역할을 하는 비정질 실리콘막을 형성한 후, 추가적으로 도핑된(n+, p+) 비정질 실리콘막은 형성하지 않는다. 왜냐하면, 상기 이온 주입 공정을 통하여 채널층(114)과 상부에 형성된 전극과의 전기적 접촉 특성을 개선하기 위한 저저항 접촉층이 형성되기 때문이다.
이온 주입 공정은 보호층(119) 상에 콘택홀을 형성하고, 포토레지스트를 제거하지 않은 상태에서 이온 주입 공정(PH3 ion beam)을 진행한 후, 포토레지스트를 제거하고 200℃의 온도로 열처리를 한다.
구체적인 공정 조건에 대해서는 도 3a 및 도 3b에서 설명한다.
그런 다음, 도 2c에 도시한 바와 같이, 콘택홀이 형성된 절연기판(100) 상에 소스/드레인 금속막을 형성한 다음, 제 3 마스크 공정을 진행하여 소스/드레인 전극(117a, 117b)을 형성한다. 상기 제 1 화소 전극(109)의 노출된 영역에도 드레인 전극(117b)이 형성되어 상기 제 1 화소 전극(109)과 전기적으로 콘택된다.
이때, 도면에는 도시하지 않았지만, 데이터 배선과 데이터 패드가 형성된다.
그런 다음, 도 2d에 도시한 바와 같이, 절연기판(100)의 전 영역 상에 배향막(120)을 형성하고, 러빙 공정을 진행하여 액정표시장치의 하부기판을 완성한다.
도 3a 및 도 3b는 본 발명의 이온 공정 조건에 따라 도핑 정도를 설명하기 위한 도면이다.
도 3a 및 도 3b를 참조하면, 이온 공정의 조건에 따라 채널층의 표면으로부터 깊이 500Å 내외로 이온 밀도가 1.E+20(atom/cm3) 이상이 되고 있음을 볼 수 있다.
No1의 경우에는 50KeV, 1.50E+16 dose, 300㎂(Beam Average), 1.29kV(Extract), PH3 20(Gas ccm)의 이온 공정 조건으로 채널층 표면에 주입할 때, 도핑 정도가 1.13E+20(atom/cm3)임을 볼 수 있다. 도핑 정도는 표면으로부터 소정의 깊이까지의 전체 농도를 의미한다. 전체적으로 5Å의 깊이까지는 도전특성이 높아 저저항 접촉층의 특성을 유지함을 볼 수 있다. 따라서, 본 발명은 별도의 오믹콘택층을 형성하지 않고, 이온 주입 공정만으로 저저항 접촉층을 형성할 수 있음을 볼 수 있다.
No2의 경우에는 60KeV, 1.50E+16 dose, 300㎂(Beam Average), 1.4kV(Extract), PH3 20(Gas ccm)의 이온 공정 조건으로 채널층 표면에 주입할 때, 도핑 정도가 2.33E+20(atom/cm3)임을 볼 수 있다.
No3의 경우에는 45KeV, 3.00E+16 dose, 300㎂(Beam Average), 1.29kV(Extract), PH3 20(Gas ccm)의 이온 공정 조건으로 채널층 표면에 주입할 때, 도핑 정도가 5.03E+20(atom/cm3)임을 볼 수 있다.
No4의 경우에는 55KeV, 3.00E+16 dose, 300㎂(Beam Average), 1.4kV(Extract), PH3 20(Gas ccm)의 이온 공정 조건으로 채널층 표면에 주입할 때, 도핑 정도가 1.18E+21(atom/cm3)임을 볼 수 있다.
이와 같이, 본 발명에서는 3 마스크 공정으로 액정표시장치의 TFT 어레이 기판을 형성할 수 있고, 별도의 도핑된 비정질 실리콘막을 이용하여 저저항 접촉층(오믹콘택층)을 형성하지 않아도 되기 때문에 공정이 단순해진다.
아울러, 도 3a 및 도 3b에 도시한 바와 같이, 본 발명의 이온 공정 만으로 금속 전극과 채널층 사이에 도전성이 우수한 저저항 접촉층을 형성할 수 있다.
도 1은 본 발명에 따른 액정표시장치의 화소 구조를 도시한 평면도이다.
도 2a 내지 도 2d는 본 발명에 따른 액정표시장치 제조방법을 설명하기 위한 도면이다.
도 3a 및 도 3b는 본 발명의 이온 공정 조건에 따라 도핑 정도를 설명하기 위한 도면이다.
(도면의 주요 부분에 대한 참조 부호의 설명)
101: 게이트 배선 105: 공통 배선
103: 데이터 배선 106a: 제 1 공통 전극
106b: 제 2 공통 전극 109: 제 1 화소 전극
110: 제 2 화소 전극

Claims (4)

  1. 기판 상에 제 1 금속막과 제 2 금속막을 순차적으로 형성한 다음, 이중 금속막으로된 게이트 배선, 공통 배선, 화소 전극 및 공통 전극을 형성하는 단계;
    상기 공통 전극의 제 2 금속막을 제거하는 단계;
    상기 게이트 배선 상기 공통 배선, 상기 화소 전극, 상기 공통 전극이 형성된 기판 상에 게이트 절연막, 채널층 및 보호층을 연속하여 형성하고, 회절 마스크 또는 하프톤 마스크를 사용한 마스크 공정을 진행하여 콘택홀을 형성하는 단계;
    상기 보호층 상에 상기 콘택홀을 형성한 다음, 포토 레지스트를 제거하지 않은 상태에서 이온 주입 공정을 진행하는 단계;
    상기 이온 주입 공정 후 상기 포토 레지스트를 제거한 다음, 열처리를 진행하여 저저항 접촉층을 형성하는 단계; 및
    상기 저저항 접촉층 상에 소스/드레인 금속막을 형성하고 마스크 공정을 진행하여 소스/드레인 전극을 형성하는 단계를 포함하는 액정표시장치 제조방법.
  2. 제 1 항에 있어서, 상기 제 1 금속막은 MoTi 계열의 금속 또는 알루미늄 금속이고, 상기 제 2 금속막은 도전율이 높은 구리(Cu) 계열의 금속인 액정표시장치 제조방법.
  3. 제 1 항에 있어서, 상기 공통 전극의 제 2 금속막을 제거하는 단계는,
    상기 게이트 배선, 공통 배선, 화소 전극 및 공통 전극을 형성할 때, 회절 마스크 또는 하프톤 마스크를 이용하여 상기 공통 전극의 제 2 금속막을 제거하는 단계를 더 포함하는 액정표시장치 제조방법.
  4. 삭제
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