KR101658970B1 - 리던던트 클럭 전환 - Google Patents
리던던트 클럭 전환 Download PDFInfo
- Publication number
- KR101658970B1 KR101658970B1 KR1020150016196A KR20150016196A KR101658970B1 KR 101658970 B1 KR101658970 B1 KR 101658970B1 KR 1020150016196 A KR1020150016196 A KR 1020150016196A KR 20150016196 A KR20150016196 A KR 20150016196A KR 101658970 B1 KR101658970 B1 KR 101658970B1
- Authority
- KR
- South Korea
- Prior art keywords
- reference clock
- signal
- clock signal
- phase difference
- relative phase
- Prior art date
Links
- 230000004044 response Effects 0.000 claims abstract description 34
- 239000013078 crystal Substances 0.000 claims description 51
- 238000000034 method Methods 0.000 claims description 31
- 230000000630 rising effect Effects 0.000 claims description 14
- 239000000872 buffer Substances 0.000 claims description 7
- 230000003213 activating effect Effects 0.000 claims description 2
- 238000004891 communication Methods 0.000 claims description 2
- 238000006243 chemical reaction Methods 0.000 abstract description 4
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 33
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 33
- 238000010586 diagram Methods 0.000 description 19
- 230000006870 function Effects 0.000 description 14
- 230000007704 transition Effects 0.000 description 14
- 230000008901 benefit Effects 0.000 description 12
- 230000003111 delayed effect Effects 0.000 description 12
- 238000001514 detection method Methods 0.000 description 5
- 230000008859 change Effects 0.000 description 4
- 230000032683 aging Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 2
- 230000001413 cellular effect Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000010411 cooking Methods 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/06—Clock generators producing several clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/14—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of delay lines
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
Abstract
본 발명의 양태는 기준 전환에 관한 것이다. 일 구현예에서, 장치는 위상 에러 검출기, 위상 정렬 검출기 및 선택 회로를 포함한다. 위상 에러 검출기는 제1 기준 클럭 신호와 제2 기준 클럭 신호 사이의 상대적인 위상 차이의 표시를 생성하도록 구성된다. 위상 정렬 검출기는 상대적인 위상 차이의 표시를 수신하고, 상대적인 위상 차이가 미리 설정된 역치를 충족시키는 때를 결정하도록 구성된다. 선택 회로는 위상 정렬 검출기가 상대적인 위상 차이가 미리 설정된 역치를 충족시키는지를 검출하는 것에 응답하여, 클럭 시스템 기준 신호로서 제1 기준 클럭 신호를 제공하는 것에서 클럭 시스템 기준 신호로서 제2 기준 클럭 신호를 제공하는 것으로 전환하도록 구성된다.
Description
관련 출원에 대한 상호 참조
본 출원은 본 명세서에 참조로서 그 전체 명세서가 통합되고, 발명의 명칭이 "리던던트 클럭 전환"이고, 2014년 2월 10일자로 출원된 미국 가특허출원 제61/938,013호의 미국 §119(e)의 35조의 이익을 주장하는 가특허출원이다.
개시된 기술은 전자공학에 관한 것이며, 더욱 구체적으로는 상이한 클럭에 대한 전환에 관한 것이다.
전자 시스템은 클럭 신호를 생성하도록 구성된 타이밍 회로를 포함할 수 있다. 이러한 타이밍 회로는 기준 신호의 위상으로 출력 신호의 위상을 고정하는 위상 고정 루프를 포함할 수 있다. 기준 신호는 수정 또는 다결정 세라믹 결정과 같은 결정을 사용하여 생성될 수 있다. 결정 오실레이터는 매우 정밀한 주파수를 갖는 전기 신호를 생성할 수 있다.
많은 네트워크 어플리케이션이 클럭 시스템 기준과 같은 로컬 결정 오실레이터를 사용한다. 클럭 시스템 기준은 정상적인 네트워크 동작을 보장하기 위해 특정 에러 범위 내에서 안정된 주파수일 것이 통상적으로 요구된다. 로컬 결정 오실레이터는 노화의 자연적인 특성을 가질 수 있으며, 이러한 경우 로컬 결정 오실레이터 주파수는 동작 중에 시간이 지남에 따라 드리프팅할 수 있다. 이러한 노화로 인해 로컬 오실레이터 주파수는 원하는 범위를 벗어나 드리프팅할 수 있다.
본 발명의 일 양태는 위상 에러 검출기, 위상 정렬 검출기 및 선택 회로를 포함하는 장치이다. 위상 에러 검출기는 제1 기준 클럭 신호와 제2 기준 클럭 신호 사이의 상대적인 위상 차이의 표시를 생성하도록 구성된다. 위상 정렬 검출기는 상대적인 위상 차이의 표시를 수신하고, 상대적인 위상 차이가 미리 설정된 역치를 충족시키는 때를 결정하도록 구성된다. 선택 회로는 위상 정렬 검출기가 상대적인 위상 차이가 미리 설정된 역치를 충족시키는지를 결정하는 것에 응답하여, 클럭 시스템 기준 신호로서 제1 기준 클럭을 제공하는 것에서 클럭 시스템 기준 신호로서 제2 기준 클럭 신호를 제공하는 것으로 전환하도록 구성된다.
제1 기준 클럭 신호는 제2 기준 클럭 신호의 제2 주파수와는 상이한 제1 주파수를 가질 수 있고, 제1 기준 클럭 신호 및 제2 기준 클럭 신호는 서로 비동기일 수 있다.
위상 에러 검출기는 상승 에지 또는 하강 에지 중 어느 하나에 응답하여 상대적인 위상 차이의 표시를 생성할 수 있다. 대안적으로, 위상 에러 검출기는 상승 에지 및 하강 에지 양쪽에 응답하여 상대적인 위상 차이의 표시를 생성할 수 있다. 상대적인 위상 차이의 표시는 상대적인 위상 차이에 비례하는 시간량에 대하여 어써팅된다.
위상 정렬 검출기는 미리 설정된 역치를 설정하도록 구성된 지연 요소를 포함할 수 있다. 지연 요소는 조정가능한 지연을 가질 수 있고, 조정가능한 지연을 조정하는 것은 미리 설정된 역치를 변화시킨다. 대안적으로 또는 추가적으로, 위상 정렬 검출기는 지연 요소의 출력에 응답하여 상대적인 위상 차이의 표시의 상태를 캡쳐하도록 구성된 플립-플롭을 포함할 수 있다.
위상 에러 검출기 및 위상 정렬 검출기는 디지털 회로로 구현될 수 있다.
선택 회로는 클럭 시스템 기준 신호를 제공하도록 구성된 멀티플렉서를 포함할 수 있다. 또한, 장치는 선택 회로로부터 시스템 기준 클럭 신호를 수신하도록 구성된 위상 고정 루프를 포함할 수 있다.
장치는 제1 기준 클럭 신호를 생성하는 데 사용되는 제1 결정 오실레이터와 제2 기준 클럭 신호를 생성하는 데 사용되는 상기 제2 결정 오실레이터를 포함할 수 있다. 일부 구현예에서, 위상 에러 검출기, 위상 정렬 검출기 및 선택 회로는 집적 회로 상에 포함될 수 있고, 집적 회로의 제1 접점은 제1 기준 클럭 신호를 수신할 수 있고, 집적 회로의 제2 접점은 제2 기준 클럭 신호를 수신할 수 있다.
본 발명의 다른 양태는 전환 제어 회로 및 선택 회로를 포함하는 장치이다. 전환 제어 회로는 제1 기준 클럭과 제2 기준 클럭 사이의 상대적인 위상 차이가 미리 설정된 역치를 충족시키는 것을 검출하는 것에 응답하여 클럭 선택 신호를 토글링하도록 구성된다. 제1 기준 클럭과 제2 기준 클럭은 서로 비동기이다. 선택 회로는 전환 제어 회로와 통신한다. 선택 회로는 클럭 선택 신호를 토글링하는 전환 제어 신호에 응답하여, 클럭 시스템 기준 신호로서 제1 기준 클럭 신호를 제공하는 것으로부터 클럭 시스템 기준 신호로서 제2 기준 클럭 신호를 제공하는 것으로 전환하도록 구성된다.
전환 제어 회로는 제1 기준 클럭 신호가 특정된 에러 범위 밖에 있다는 표시에 응답하여 인에이블될 수 있다. 대안적으로 또는 추가적으로, 전환 제어 회로는 상대적인 위상 차이에 비례하는 시간량에 대해 어써팅되는 위상 에러 펄스를 생성하고, 미리 설정된 역치를 충족시키는 시간량에 응답하여 클럭 선택 신호를 토글링할 수 있다.
본 발명의 또 다른 양태는 리던던트 클럭 전환의 전자 구현 방법이다. 본 방법은 상이한 주파수를 갖는 2개의 리던던트 클럭 신호를 동시에 수신하는 단계를 포함한다. 또한, 본 방법은 2개의 리던던트 클럭 사이의 상대적인 위상 차이가 미리 설정된 역치를 충족시킬 때를 결정하는 단계를 포함한다. 본 방법은 상대적인 위상 차이가 미리 설정된 역치를 충족시키는 때를 결정하는 것에 응답하여, 클럭 시스템 기준 신호로서 상기 2개의 리던던트 클럭 신호 중 하나를 사용하는 것에서 상기 클럭 시스템 기준 신호로서 상기 2개의 리던던트 클럭 신호 중 다른 것을 사용하는 것으로 전환하는 단계를 추가로 포함한다.
또한, 본 방법은 이하의 동작 중 하나 이상을 포함한다: 2개의 리던던트 클럭 신호 중 다른 하나가 특정된 에러 범위 밖에 있다는 표시에 응답하여 상기 2개의 리던던트 클럭 신호 중 하나를 활성화시키고, 상이한 결정 오실레이터를 사용하여 2개의 리던던트 클럭의 각각을 생성하거나, 미리 설정된 역치를 조정한다.
본 발명의 요약을 위해, 본 발명의 특정 양태, 이점 및 새로운 특징이 여기에 설명되었다. 이러한 모든 이점이 본 발명의 임의의 특정의 구현예에 따라 반드시 달성되는 것은 아니라는 것이 이해되어야 한다. 따라서, 본 발명은 여기에 교시되거나 제시된 것과 다른 이점을 반드시 달성하지는 않고, 여기에 교시된 하나의 이점 또는 이점의 그룹을 달성하거나 최적화하는 방식으로 구현되거나 수행될 수 있다.
도 1은 구현예에 따른 로컬 결정 오실레이터 및 전환 제어 회로를 포함하는 전자 시스템을 나타내는 개략도이다.
도 2는 구현예에 따라 기준 전환의 타이밍을 나타내는 타이밍도이다.
도 3은 구현예에 따른 블록도와 기준 전환을 나타내는 연관된 타이밍도를 포함하는 도면이다.
도 4는 구현예에 따른 전환 제어 회로 및 선택 회로를 나타내는 개략 블록도이다.
도 5a는 구현예에 따른 예시적인 위상 에러 검출기 및 예시적인 위상 정렬 검출기의 개략도이다. 도 5b는 도 5a의 위상 에러 검출기 및 위상 정렬 검출기와 연관된 타이밍도이다. 도 5c는 도 5a의 위상 정렬 검출기와 연관된 타이밍도이다.
도 6은 다른 구현예에 따른 예시적인 위상 에러 검출기 및 예시적인 위상 정렬 검출기의 개략도이다.
도 2는 구현예에 따라 기준 전환의 타이밍을 나타내는 타이밍도이다.
도 3은 구현예에 따른 블록도와 기준 전환을 나타내는 연관된 타이밍도를 포함하는 도면이다.
도 4는 구현예에 따른 전환 제어 회로 및 선택 회로를 나타내는 개략 블록도이다.
도 5a는 구현예에 따른 예시적인 위상 에러 검출기 및 예시적인 위상 정렬 검출기의 개략도이다. 도 5b는 도 5a의 위상 에러 검출기 및 위상 정렬 검출기와 연관된 타이밍도이다. 도 5c는 도 5a의 위상 정렬 검출기와 연관된 타이밍도이다.
도 6은 다른 구현예에 따른 예시적인 위상 에러 검출기 및 예시적인 위상 정렬 검출기의 개략도이다.
특정 구현예의 이하의 상세한 설명은 특정 구현예의 다양한 설명을 제시한다. 하지만, 여기에 설명된 혁신은 예를 들어, 청구항에 의해 규정 및 커버되는 다수의 상이한 방식으로 구현될 수 있다. 본 설명에서, 동일 참조 부호가 동일하거나 기능적으로 유사한 요소를 나타낼 수 있는 도면을 참조한다. 도면에 나타낸 요소는 반드시 치수대로 도시되지는 않는다는 것이 이해될 것이다.
상술한 바와 같이, 로컬 결정 오실레이터는 예를 들어, 주파수 노화의 자연적 특성으로 인해 특정된 에러 범위 밖으로 서서히 드리프팅하는 주파수를 가질 수 있다. 이러한 로컬 오실레이터 느린-노화 문제를 극복하고, 사양을 벗어나는 로컬 결정 오실레이터 기준에 대한 비싼 클럭 시스템 보드 교체를 회피하기 위해서, 리던던트 로컬 결정 오실레이터가 사용될 수 있다. 제2 로컬 결정 오실레이터가 디스에이블된 동안, 제1 로컬 결정 오실레이터가 인에이블될 수 있으며 클럭 시스템 기준으로서 사용될 수 있다. 제1 로컬 결정 오실레이터 주파수가 특정된 에러 범위(예를 들어, 대략 100ppm(parts per million)) 밖에 있는 것으로 결정되면, 제2 로컬 결정 오실레이터가 인에이블될 수 있으며, 클럭 시스템 기준으로서 제1 로컬 결정 오실레이터와 교체할 수 있다. 이러한 프로세스를 기준 전환이라 칭할 수 있다. 기준 전환은 수리의 필요 없이 클럭 시스템 보드의 수명을 연장시킬 수 있다.
개별 로컬 결정 오실레이터의 비동기식 속성으로 인해, 제1 및 제2 로컬 결정 오실레이터 간 위상 관계는 임의적일 수 있다. 동시에, 이러한 로컬 결정 오실레이터의 주파수는 상대적으로 서로 밀접할 수 있다. 예를 들어, 제1 및 제2 로컬 오실레이터 주파수 사이의 주파수 차이는 대략 20ppm 내지 100ppm의 범위에서 선택된 값보다 작을 수 있다. 특정 어플리케이션에서, 제1 및 제2 로컬 오실레이터 주파수 사이의 주파수 편차는 대략 10ppm보다 크지 않을 수 있다. 일부 예에서, 제1 및 제2 로컬 결정 오실레이터 사이의 주파수 차이는 로컬 결정 오실레이터 사양에 의해 대략 경계화될 수 있다.
제1 및 제2 로컬 결정 오실레이터가 서로 상당히 다른 위상일 때 기준 전환이 발생할 수 있으므로, 관련된 위상 제어 메커니즘 없이는, 기준 전환은 선택된 클럭 시스템 기준에서 상대적으로 큰 위상/주파수 도약 또는 불연속을 도입할 수 있다. 이것은 특히 클럭 시스템 기준이 클럭 시스템 내부에 위상 고정 루프에 대해 사용될 때 네트워크 어플리케이션에서의 네트워크 서비스 중단과 같은 문제를 야기할 수 있다.
본 발명의 양태는, 클럭 시스템 기준이 전환될 때의 제어에 관한 것이다. 이것은 선택된 클럭 시스템 기준에 대해 위상/주파수 도약을 감소시키고/감소시키거나 최소화할 수 있다. 2개의 개별 로컬 결정 오실레이터가 동시에 인에이블될 수 있다. 이러한 로컬 결정 오실레이터는 상대적으로 밀접하지만 상이한 주파수를 가질 수 있다(예를 들어, 수 ppm 또는 수십 ppm 크기의 차이). 이러한 2개 로컬 결정 오실레이터 사이의 초기 위상 차이는 임의적일 수 있다. 시간이 진행됨에 따라, 2개의 로컬 결정 오실레이터 사이의 위상 차이는 주기적으로 위상 차이의 전체 범위를 감당해야 한다. 2개의 로컬 오실레이터로부터의 신호는 에지 위치에서 최소 위상 차이를 가질 수 있으며, 상이한 로컬 오실레이터에 의해 생성된 신호의 에지는 서로 정렬한다. 이러한 특성이 기준 전환을 제어하는 데 사용될 수 있다. 예를 들어, 위상 차이가 역치보다 작은 것으로 결정하는 것에 응답하여, 시스템은 클럭 시스템 기준으로서 제1 로컬 결정 오실레이터를 사용하는 것에서 제2 로컬 결정 오실레이터를 사용하는 것으로 전환할 수 있다. 따라서, 시스템은 대략 최소의 위상/주파수 교란을 경험할 수 있다. 본 발명은 결정 오실레이터와 연계하여 기준 전환을 설명하지만, 본 명세서에 설명된 임의의 원리 및 이점이 임의의 안정한 기준 클럭 신호 사이의 전환에 적용될 수 있다.
도 1은 구현예에 따른 로컬 결정 오실레이터(102, 104)와 전환 제어 회로(110)를 포함하는 예시적인 전자 시스템(100)을 나타낸다. 또한, 전자 시스템(100)은 멀티플렉서 및 위상 고정 루프와 같은 선택 회로(115)를 포함할 수 있다. 위상 고정 루프는 위상 주파수 검출기(122), 충전 펌프(124), 루프 필터(126), 전압 제어 오실레이터(128) 및 주파수 분할기(130)를 포함할 수 있다. 일례로서, 전자 시스템(100)은 네트워크 어플리케이션에서 구현될 수 있다. 도 1에 도시된 점선 내의 요소는 집적 회로 상에 구현될 수 있다. 따라서, 전환 제어 회로(110) 및 선택 회로(115)는 동일 집적 회로 상에 구현될 수 있다. 나타낸 바와 같이, 제1 및 제2 로컬 결정 오실레이터(102, 104)는 이러한 집적 회로에 대해 외부이다. 로컬 결정 오실레이터(102, 104)의 각각의 적어도 일부는 특정 구현예에 따른 이러한 집적 회로에 대하여 외부에 있을 수 있다. 로컬 결정 오실레이터(102, 104)의 결정은 예를 들어, 회로 보드 상에 설치될 수 있다. 전자 시스템(100)은 도 1에 나타낸 것보다 더 많거나 더 적은 요소를 포함할 수 있다.
전환 제어 회로(110)는 펄스 폭 비교기와 같이, 위상 에러 검출기 및 위상 정렬 검출기를 포함할 수 있다. 위상 에러 검출기는 로컬 결정 오실레이터(102, 104) 사이의 상대적인 위상 차이를 검출할 수 있다. 위상 에러 검출기는 로컬 결정 오실레이터(102, 104)에 의해 각각 생성된 기준 클럭 신호 사이의 상대적인 위상 차이의 표시를 생성할 수 있다. 위상 정렬 검출기는, 상대적인 위상 차이가 미리 설정된 역치를 충족시키는 때를 검출할 수 있다. 예를 들어, 위상 정렬 검출기는, 상대적인 위상 차이가 원하는 양보다 크지 않을 때를 검출할 수 있다. 하나의 구현에서, 미리 설정된 역치는 CMOS 버퍼의 전파 지연에 대응할 수 있다. 예를 들어, 0.18㎛ 내의 프로세스에서, 대략 200 피코초(ps)의 검출 역치가 대략 200ps보다 작은 위상 교란을 검출하기 위해 구현될 수 있다. 다른 적절한 검출 역치가 구현될 수 있다. 미리 설정된 역치는 클럭 주파수에 독립적일 수 있다. 검출된 상대적인 위상 차이가 미리 설정된 역치보다 작을 때, 위상 정렬 검출기는 시스템 기준 클럭 신호로서 제1 기준 클럭 신호를 사용하는 것과 제2 기준 클럭 신호를 사용하는 것 사이에서 전환하기 위해 출력 신호를 생성할 수 있다. 그 후, 예를 들어, 다음 클럭 에지에서 기준 전환이 발생할 수 있다. 전환 제어 회로(110)는 선택 회로(115)의 출력으로서 제1 로컬 결정 오실레이터(102)의 출력이 제공되는지 또는 제2 로컬 결정 오실레이터(104)의 출력이 제공되는지를 선택하기 위해, 도 1에 멀티플렉서로 나타내어진 선택 회로(115)에 클럭 선택 신호를 제공할 수 있다. 도 1에 나타낸 바와 같이, 선택 신호(115)의 출력은 위상 고정 루프에 제공될 수 있다.
나타낸 위상 고정 루프는 위상 주파수 검출기(122), 충전 펌프(124), 루프 필터(126), 전압 제어 오실레이터(128) 및 주파수 분할기(130)를 포함한다. 전압 제어 오실레이터(128)의 출력은 하나 이상의 주파수 분할기에 의해 주파수 분할될 수 있다. 도 1에 나타낸 바와 같이, 제1 주파수 분할기(132)는 전압 제어 오실레이터(128)의 출력의 주파수를 M1의 팩터에 의해 감소시킬 수 있으며, 제2 주파수 분할기(134)는 전압 제어 오실레이터(128)의 출력의 주파수를 M1과는 상이할 수 있는 M2의 팩터에 의해 감소시킬 수 있다. 전압 제어 오실레이터(128)의 주파수 분할된 버전을 갖는 신호가 집적 회로의 출력 접점으로 제공될 수 있다. 도 1에 나타낸 바와 같이, 제1 및 제2 주파수 분할기(132, 134)의 출력은 각각 버퍼(1136, 138)에 의해 버퍼링될 수 있다. 버퍼(136, 138)의 출력은 전환 제어 회로(110), 선택 회로(115) 및 위상 고정 루프를 포함하는 집적 회로의 핀과 같은 접점에 제공될 수 있다. 또한, 선택 회로(115)에 의해 출력된 기준 클럭은 버퍼(140)에 의해 버퍼링될 수 있으며 집적 회로의 접점에 제공될 수 있다.
도 2는 기준 전환이 본 명세서에 개시한 회로에서 발생할 수 있는 시간을 나타내는 타이밍도이다. 이러한 도면은 비례적이지 않을 수 있다. 도 1의 제1 로컬 결정 오실레이터(102)와 같은 제1 오실레이터의 출력은 도 2에서 CLK0으로 표기된다. 도 1의 제2 로컬 결정 오실레이터(104)와 같은 제2 오실레이터의 출력은 도 2에서 CLK1로 표기된다. CLK0 및 CLK1의 XOR 논리 함수는 CLK0 및 CLK1 사이의 위상 에러를 나타내는 신호를 생성할 수 있다. CLK0 및 CLK1의 논리 XOR은 나타낸 상승 에지 또는 대안적으로 하강 에지와 같이, CLK0 및 CLK1의 하나의 에지에 대해 검출될 수 있다. CLK0 및 CLK1이 논리 XOR에 의해 생성된 펄스가 미리 설정된 역치보다 작은 시간량에 대해 어써팅(asserting)되는 것을 검출하는 것에 응답하여, 클럭 선택 신호 CLK_SEL이 전환될 수 있다. 도 2에 나타낸 바와 같이, 위상 고정 루프 기준 PLL_REF는 기준 전환이 발생할 때까지는 CLK0을 트래킹할 수 있으며, 그 후 기준 전환이 발생한 후에는 CLK1을 트래킹할 수 있다. 기준 전환은 클럭 선택 신호 CLK_SEL이 전환한 후에 다음 클럭 위상 또는 클럭 사이클에서 발생할 수 있다.
도 3은 구현예에 따른 기준 전환을 나타내는 연관된 타이밍도를 갖는 블록도(300)를 포함한다. 논리 XOR은 도 1의 로컬 결정 오실레이터(102, 104)와 같은 2개의 기준 클럭의 출력에 대해 수행될 수 있다. 나타낸 바와 같이, XOR 회로(32)는 제1 기준 클럭 신호 CLK0과 제2 기준 클럭 신호 CLK1의 논리 XOR을 수행할 수 있다. XOR 회로(32)는, 제1 기준 클럭 신호 CLK0과 제2 기준 클럭 신호 CLK1이 동일 논리 레벨을 가질 때 논리 로우 레벨을 출력할 수 있다. 반대로, XOR 회로(302)는, 제1 기준 클럭 신호 CLK0과 제2 기준 클럭 신호 CLK1이 상이한 논리 레벨을 가질 때 논리 하이 레벨을 출력할 수 있다. 제1 기준 클럭 신호 CLK0과 제2 기준 클럭 신호 CLK1이 상이한 위상에 있는 시간량이 기준 클럭 간 상대적인 위상 차이를 나타낼 수 있다. XOR 회로(302)의 출력은 기준 클럭 사이의 상대적인 위상 차이에 대응하는 시간량에 대해 어써팅되는 펄스 신호일 수 있다. 펄스 신호가 어써팅될 때, 액티브 논리 상태일 수 있다. 액티브 논리 상태는 회로 구현에 따라 논리 로우 상태 또는 논리 하이 상태일 수 있다. 도 3에서, XOR 회로(302)로부터 출력된 펄스 신호는 논리 하이 상태로 어써팅된다.
기준 클럭 신호 사이의 위상 에러를 나타내는 펄스는, 하강 에지와 같은 하나의 클럭 에지에 대한 펄스가 검출되도록 필터링될 수 있다. 도 3에 나타낸 필터(304)가 이러한 필터링을 구현할 수 있다. 도 3의 타이밍도에서, 필터(304)의 출력은 k1로 표기된다. 하나의 클럭 에지에 대한 펄스는 지연 요소(306)에 의해 지연될 수 있다. 지연 요소(306)는 하나 이상의 인버터를 포함할 수 있다. 도 3에 나타내어진 지연 요소(306)는 T_delay의 지연을 갖는 버퍼이다. 도 3의 타이밍도에서, 지연 요소(306)의 출력은 k2로 표기된다.
펄스와 지연된 펄스의 논리 AND는, 미리 설정된 역치를 구현할 수 있는 지연 T_delay보다 펄스폭이 작은지 여부를 검출할 수 있다. AND 회로(308)는 펄스와 지연된 펄스의 논리 AND 함수를 수행할 수 있다. 도 3의 타이밍도에서, AND 회로(308)의 출력이 k3으로 표기된다. 펄스 및 지연된 펄스 양쪽이 어써팅될 때, AND 회로(308)는 도 3의 타이밍도에서 나타내어진 것보다 짧은 펄스를 생성할 것이다. 펄스와 지연된 펄스가 클럭 사이클 중에 동시에 어써팅되지 않을 때, AND 회로(308)의 출력은 클럭 사이클 동안 어써팅되지 않은 채로 유지될 것이다. 이것은 제1 기준 클럭 신호 CLK0과 제2 기준 클럭 신호 CLK1 사이의 상대적인 위상 차이가 현재 역치보다 작다는 것을 나타낸다.
그 후, 손실 펄스 검출기(310)가, 펄스폭이 미리 설정된 역치보다 작을 때를 검출할 수 있다. 응답으로, 클럭 선택 신호 CLK_SEL이 어써팅될 수 있다. 도 3의 타이밍도에서, 손실 펄스 검출기(310)의 출력은 k4로 표기된다. 손실 펄스 검출기(310)의 출력은 플립-플롭과 같은 상태 요소에 의해 캡쳐될 수 있으며, 플립-플롭이 출력은 클럭 선택 신호 CLK_SEL을 제공할 수 있다. 클럭 선택 신호 CLK_SEL은 도 1에 나타낸 멀티플렉서와 같은 선택 회로에 제공될 수 있다. 클럭 선택 신호 CLK_SEL을 어써팅하는 것은 시스템이 클럭 시스템 기준으로서 제1 기준 클럭 신호 CLK0을 사용하는 것으로부터 제2 기준 클럭 신호 CLK1을 사용하는 것으로 전환하게 할 수 있다.
다른 논리적으로 등가인 회로가 도 3에 나타내어진 위상 정렬 검출 및 위상 에러 검출을 구현할 수 있다. 회로 구현은 상이한 순서로 및/또는 등가의 회로를 사용하는 논리 함수의 결합으로 도 3에 나타내어진 논리 함수를 수행할 수 있다.
도 4는 구현예에 따른 전환 제어 회로(110a) 및 선택 회로(115)의 구현예를 나타낸다. 전환 제어 회로(110a)는 위상 에러 검출기(410) 및 위상 정렬 검출기(420)를 포함할 수 있다. 나타내어진 전환 제어 회로(110a)는 예를 들어, 도 1의 전환 제어 회로(110)를 구현할 수 있다.
위상 에러 검출기(410)는 인에이블 신호로서 기준 전환 신호 REF_SW를 수신할 수 있다. 기준 전환 신호 REF_SW는 특정된 에러 범위 밖에 있는 클럭 시스템 기준으로서 제공되고 있는 기준 클럭에 응답하여 위상 에러 검출기(410)를 인에이블할 수 있다. 위상 에러 검출기(410)는 제1 기준 클럭 신호 CLK0과 제2 기준 클럭 신호 CLK1 사이의 위상 에러를 나타내는 위상 에러 펄스를 생성할 수 있다. 제1 기준 클럭 신호 CLK0과 제2 기준 클럭 신호 CLK1은 서로 비동기일 수 있다. 위상 에러 펄스는 제1 기준 클럭 신호 CLK0과 제2 기준 클럭 신호 CLK1의 논리 XOR 또는 논리 XNOR일 수 있다. 위상 에러 펄스는 특정 구현예에 따라, 상승 에지에서와 같이 2개의 클럭 에지 중 하나에서 제1 기준 클럭 신호 CLK0과 제2 기준 클럭 신호 CLK1 사이의 상대적인 위상 차이에 대응할 수 있다. 일부 다른 구현예에서, 위상 에러 펄스는 상승 및 하강 클럭 에지 양쪽에서 제1 기준 클럭 신호 CLK0과 제2 기준 클럭 신호 CLK1 사이의 상대적인 위상 차이에 대응할 수 있다. 위상 에러 펄스는 동일 클럭 사이클에서 제1 기준 클럭 신호 CLK0과 제2 기준 클럭 신호 CLK1의 상승 에지 사이에서의 시간량에 대응하는 시간량에 대해 어써팅될 수 있다. 따라서, 위상 에러 펄스는 제1 기준 클럭 신호 CLK0과 제2 기준 클럭 신호 CLK1 사이의 상대적인 위상 차이에 대응하는 시간량에 대해 어써팅될 수 있다. 일부 구현예에 따르면, 위상 에러 검출기(410)는 상이한 방식으로 상대적인 위상 차이를 나타내는 신호를 생성할 수 있다. 예를 들어, 위상 에러 검출기(410)는 구현예에서 상이한 기준 클럭 사이의 상대적인 위상 차이를 나타내는 신호 레벨을 갖는 신호를 생성할 수 있다.
위상 정렬 검출기(420)는 제1 기준 클럭 신호 CLK0과 제2 기준 클럭 신호 CLK1의 클럭 에지가 미리 설정된 역치 내에서 정렬되는 때를 검출할 수 있다. 위상 정렬 검출기(420)는 위상 에러 검출기(410)로부터 상대적인 위상 차이의 표시를 수신할 수 있고, 상대적인 위상 차이가 미리 설정된 역치를 충족시키는 때를 검출할 수 있다.
위상 정렬 검출기(420)는, 위상 에러 펄스가 미리 설정된 역치보다 길지 않게 어써팅되는 때를 검출하는 펄스폭 비교기일 수 있다. 위상 정렬 검출기는 지연 요소를 포함할 수 있고, 미리 설정된 역치는 지연 요소의 지연에 대응할 수 있다. 특정 구현예에서, 지연 요소는 조정가능한 지연을 가질 수 있고, 조정가능한 지연을 조정하는 것은 미리 설정된 역치를 변화시킬 수 있다. 위상 정렬 검출기(420)는 또한 지연 요소의 출력에 응답하여 위상 에러 검출기(410)의 출력의 상태를 캡쳐하도록 구성된 플립-플롭을 포함할 수 있다.
위상 에러 펄스와 같이, 위상 에러 검출기의 출력이, 제1 기준 클럭 신호 CLK0과 제2 기준 클럭 신호 CLK1 사이의 상대적인 위상 차이가 미리 설정된 역치보다 작은 것을 나타낼 때, 위상 정렬 검출기(420)는 클럭 선택 신호 CLK_SEL을 토글링(toggling)할 수 있다. 클럭 선택 신호 CLK_SEL 토글링에 응답하여, 선택 회로(115)는 제1 기준 클럭 신호 CLK0 대신 기준 클럭 신호 CK_REF로서 제2 기준 클럭 신호 CLK1을 제공할 수 있다. 기준 클럭 신호 CK_REF는 일부 구현예에서 도 1의 클럭 시스템 기준 PLL_REF에 대응할 수 있다. 위상 에러 검출기(410) 및 위상 정렬 검출기(420)에 의해 제공되는 기준 전환 제어는 기준 클럭 신호 CK_REF를 사용하는 전자 시스템을 상당히 교란하지 않고 기준 전환을 구현할 수 있다.
도 5a는 위상 에러 검출기(410a) 및 위상 정렬 검출기(420a)의 구현예를 나타낸다. 도 4의 위상 에러 검출기(410)는 도 5a의 위상 에러 검출기(410a)의 기능들의 임의의 조합을 포함할 수 있다. 마찬가지로, 도 4의 위상 정렬 검출기(420)는 도 5a의 위상 정렬 검출기(420a)의 기능들의 임의의 조합을 구현할 수 있다. 위상 에러 검출기(410a) 및 위상 정렬 검출기(420a)는 도 5a에 나타낸 디지털 회로에 의해 구현될 수 있다. 나타낸 위상 정렬 검출기(420a)는, 위상 에러 검출기(410a)로부터의 위상 에러 펄스가 지연 요소에 의해 구현된 미리 설정된 역치보다 더 많거나 적은 시간동안 어써팅되는 때를 검출할 수 있는 펄스폭 비교기이다. 도 5b는 도 5a의 위상 에러 검출기(410a) 및 위상 정렬 검출기(420a)의 신호의 타이밍도이다. 도 5c는 도 5a의 위상 정렬 검출기(420a)에서의 신호의 타이밍도이다.
위상 에러 검출기(410a)는 플립-플롭(502, 504), NAND 게이트(506), 지연 요소(508), XNOR 게이트(510) 및 OR 게이트(512)를 포함할 수 있다. 제1 플립-플롭(502)은 클럭 입력에서 제1 기준 클럭 신호 CLK0을 수신할 수 있고, 제2 플립-플롭(504)은 클럭 입력에서 제2 기준 클럭 신호 CLK1을 수신할 수 있다. 나타낸 플립-플롭(502, 504)은 하이 논리 상태에 대응하는 값으로 설정된 D 입력을 갖는 D-타입 플립-플롭이다. 플립-플롭(502, 504)의 출력 pfdo_0 및 pfdo_1은 각각 NAND 게이트(506)로 제공된다. NAND 게이트(506)의 출력 fb_rb는 지연 요소(508)에 제공된다. 지연 요소(508)는 하나 이상의 인버터 또는 도 5a에 나타낸 버퍼와 같은 다른 게이트를 포함할 수 있다. 지연 요소(508)는 플립-플롭(502, 504)의 리셋 입력에 리셋 신호 fb_rb_del을 제공한다. NAND 게이트(506) 및 지연 요소(508)는 플립-플롭(502, 504)의 출력 pfdo_0 및 pfdo_1을 하이로 나가는 이러한 출력의 두번째에 응답하여 디어써팅(de-asserting)되게 한다. NAND 게이트(506) 및 지연 요소(508)를 통한 전파 지연은, 플립-플롭(502, 504)의 출력 pfdo_0 및 pfdo_1이 각각 얼마나 길게 어써팅되는지를 결정할 수 있다.
XNOR 게이트(510)는 플립-플롭(502, 504)의 출력에 대한 논리 XNOR을 수행할 수 있다. 논리 XNOR 함수는 입력 신호가 동일 상태를 가질 때에는 논리 하이 값을 갖고, 입력 신호가 다른 상태를 가질 때에는 논리 로우 값을 갖는 출력을 생성한다. XNOR 게이트(510)의 출력 pfdo_XNOR은 제1 기준 클럭 신호 CLK0과 제2 기준 클럭 신호 CLK1 사이의 상대적인 위상 차이에 대응하는 시간량에 대해 어써팅되는 에러 펄스일 수 있다. 도 5b에 나타낸 바와 같이, XNOR 게이트(510)의 출력 pfdo_XNOR은 입력 신호가 다른 상태를 가질 때에는 논리 로우 상태로 어써팅된다. NAND 게이트(506) 및 지연 요소(508)의 기능은, XNOR 게이트(510)가 도 5a의 구현예에서 상승 에지와 같이, 하나의 유형의 클럭 에지에 대하여 생성되는 위상 에러 펄스를 생성하도록 플립-플롭(502, 504)을 리셋할 수 있다.
나타낸 위상 정렬 검출기(420a)는 프로그램가능 지연 요소(520) 및 플립-플롭(522)을 포함한다. 프로그램가능 지연 요소(520)는 조정가능 지연을 갖는다. 프로그램가능 지연 요소(520)는 OR 게이트(512)의 출력 pdfo_OR을 지연할 수 있으며, OR 게이트(512)의 출력의 지연된 버전을 플립-플롭(522)의 클럭 입력에 제공할 수 있다. 특정 구현예에서, 직렬로 배열된 일련의 플립-플롭이 플립-플롭(522)의 기능을 구현할 수 있다. 이것은 일부 어플리케이션에서 가능한 준안전성 문제를 극복할 수 있다. 나타낸 플립-플롭(522)은 D 입력에서 XNOR 게이트(510)의 출력 pfdo_XNOR을 수신하는 D-타입 플립-플롭이다. 따라서, 플립-플롭(522)은 클럭 선택 신호 CLK_SEL을 생성할 수 있다. 클럭 선택 신호 CLK_SEL은 도 1 및/또는 4의 선택 회로(115)에 제공될 수 있다. 기준 전환은 클럭 선택 신호 CLK_SEL 토글링에 응답하여 발생할 수 있다.
도 5b에 나타낸 바와 같이, OR 게이트(512)의 출력 pfdo_OR은 CLK0/CLK1 에지 스큐 역치와 동일하게 되도록 설정될 수 있는 X만큼 지연된다. 지연 X는 도 5a에 나타낸 바와 같이 프로그램가능할 수 있다. 도 5a의 플립-플롭(522)과 같은 상태 요소로의 클럭 입력으로서 지연된 신호 pfdo_OR_del을 사용하는 것은 상태 요소를 사용하여 XNOR 게이트(510)의 출력 pfdo_XNOR을 샘플링할 수 있다. CLK0/CLK1 에지 스큐가 X보다 클 때, 지연된 신호 pfdo_OR_del 상승 에지는 에러 펄스 pfdo_XNOR 로우 상태 내에 있고 상태 요소는 논리 0 값을 저장한다. 이것은, 제1 기준 클럭 신호 CLK0과 제2 기준 클럭 신호 CLK1 사이의 상대적인 위상 차이가 에지 스큐 역치를 충족시키지 않는다는 것을 나타낸다. 한편, 클럭 신호 CLK0/CLK1 에지 스큐가 X보다 작을 때, 지연된 신호 pfdo_OR_del 상승 에지는 에러 펄스 pfdo_XNOR 로우 상태 외에 있고 상태 요소는 논리 1 값을 저장한다. 이것은, 제1 기준 클럭 신호 CLK0과 제2 기준 클럭 신호 CLK1 사이의 상대적인 위상 차이가 에지 스큐 역치를 충족시킨다는 것을 나타낸다. 도 5a에 나타낸 회로에서, 논리 1 값은 상대적인 위상 정렬을 검출하기 위한 플래그이다.
도 5c는 위상 정렬 검출기(420a)에 대한 타이밍도를 나타낸다. 클럭 선택 신호 CLK_SEL은 동시에 하이로 있는 출력 pfdo_XNOR과 지연된 신호 pfdo_OR_del 사이의 중첩에 응답하여 토글링한다. 더욱 구체적으로, 클럭 선택 신호 CLK_SEL은, XNOR 게이트(510)의 출력 pfdo_XNOR이 지연된 신호 pfdo_OR_delay의 상승 에지 중에 하이일 때 토글링된다.
도 6은 위상 에러 검출기(410b) 및 위상 정렬 검출기(420a)의 구현예를 나타낸다. 도 4의 위상 에러 검출기(410)는 도 6의 위상 에러 검출기(410b)의 기능들의 임의의 조합을 포함할 수 있다. 나타낸 위상 정렬 검출기(420b)는 펄스폭 비교기이다. 위상 정렬 검출기(420a)는 도 5a 내지 5c를 참조하여 설명한 것과 동일한 기능을 구현할 수 있다.
도 6의 위상 에러 검출기(410b)는 도 5a의 위상 에러 검출기(410a)에 비해 추가적인 회로를 포함한다. 추가적인 회로는 2π 라디안이 전체 사이클 접근으로부터 위상 에러를 방지하기 위해 위상 에러 캐핑(capping) 회로(601)를 포함할 수 있다. 위상 에러는 선행 클럭의 대응하는 상승 에지에 대하여 후행 클럭의 상승 에지 사이의 시간을 나타낼 수 있다. 위상 에러 캐핑 회로(601)는, 위상 에러가 선행 클럭의 사이클의 절반보다 클 때를 검출할 수 있다. 위상 에러가 선행 클럭의 사이클의 절반보다 크다는 것을 검출하는 것에 응답하여, 위상 에러 캐핑 회로(601)는 어느 클럭이 선행 클럭인지를 변경함으로써 위상 에러 극성을 변경할 수 있다. 이것은, 다음 클럭 사이클에 대한 위상 에러가 클럭 사이클의 절반보다 작다는 것을 보장해야 한다. 따라서, 위상 에러 캐핑 회로(601)는 2π 라디안의 전체 사이클에 접근하는 것으로부터 위상 에러를 방지해야 한다.
위상 에러 캐핑 회로(601)는 제1 및 제2 기준 클럭 CLK0 및 CLK1을 각각 반전시키는 인버터(602, 604)를 포함할 수 있다. 제1 기준 클럭 신호 CLK0과 연관된 제1 신호 경로에 대해 이하 설명한다. 제1 신호 경로는 인버터(602), 플립-플롭(606, 608), 인버터(614) 및 NAND 게이트(616)를 포함할 수 있다. 제2 기준 클럭 신호 CLK1과 연관된 제2 신호 경로는, 제2 신호 경로가 상이한 입력 및 출력에 연결되었다는 것을 제외하고는 제1 신호 경로와 실질적으로 동일할 수 있다. 나타낸 바와 같이, 제2 신호 경로는 인버터(604), 플립-플롭(610, 612), 인버터(618) 및 NAND 게이트(620)를 포함할 수 있다.
반전된 제1 기준 클럭은 플립-플롭(606)에 제공될 수 있다. 이와 같이, 플립-플롭(502)의 출력은 플립-플롭(606)을 사용하여 제1 기준 클럭 신호 CLK0의 하강 에지에 응답하여 샘플링될 수 있다. 플립-플롭(608)은 반전된 제1 기준 클럭을 사용하여 플립-플롭(606)이 이전 상태를 샘플링할 수 있다. 플립-플롭(606, 608)은 리셋 입력에서 액티브 로우 인에이블 신호 Enable을 수신할 수 있다. 플립-플롭(608)의 출력은 나타낸 바와 같이 인버터(614)를 사용하여 반전될 수 있다. 대안적으로 플립-플롭(608)은 액티브 로우 출력을 제공할 수 있다. NAND 게이트(616)는 플립-플롭(606)으로부터 샘플링된 값 Det0 및 (예를 들어, 나타내어진 인버터(614)의 출력에 의해 제공되는) 플립-플롭(608)에 의해 샘플링된 값의 반전된 버전에 대한 NAND 함수를 수행할 수 있다. NAND 게이트(616)의 출력은 제1 기준 클럭의 클럭 사이클의 절반보다 작은 위상 에러에 응답하여 논리 하이 값에 있어야 한다. NAND 게이트(616)의 출력은 제1 기준 클럭의 클럭 사이클의 절반보다 큰 위상 에러에 응답하여 논리 로우 값에 있어야 한다. NAND 게이트(616)의 출력은 예를 들어, 플립-플롭(502)이 나타낸 D-타입 플립-플롭일 때 D 입력으로 제공되고 있는 것에 의해 플립-플롭(502)에 의해 샘플링될 수 있다.
샘플링된 값 Det0이 로직 로우 값을 가질 때, 위상 에러는 본 예에서는 선행 클럭인 제1 기준 클럭의 제1 절반 사이클보다 작다. 논리 로우 값을 갖는 샘플링된 값 Det0은 NAND 게이트(616)를 통해 플립-플롭(502)에 논리 하이 입력을 제공할 수 있다. 이 경우에, 위상 에러 검출기(410b)의 위상 에러 검출은 도 5a의 위상 에러 검출기(410a)와 같이 기능할 수 있다.
한편, 샘플링된 값 Det0이 논리 하이 값을 가질 때, 위상 에러는 제1 기준 클럭이 제1 절반 사이클보다 클 수 있다. 샘플링된 값 Det0과 함께 플립-플롭(606)의 이전 상태의 반전된 버전은 함께 플립-플롭(502)에 대한 입력을 하나의 사이클에 대해 논리 로우 레벨로 설정할 수 있다. 예를 들어, NAND 게이트(616)는 하나의 사이클에 대해 나타낸 플립-플롭(502)의 D-입력에 논리 로우 레벨을 제공할 수 있다. 따라서, 제2 기준 클럭 신호 CLK1은 위상 에러 디코더(410b)에서 위상 에러를 결정하기 위한 선행 클럭이 될 수 있다.
도 6에 나타낸 플립-플롭(606, 610)은 특정 구현예에 따라 각각 일련의 플립-플롭(예를 들어, 일련의 3 플립-플롭)으로 구현될 수 있다. 일부 예에서, 일련의 플립-플롭은 잠재적인 준안정성 문제를 극복할 수 있다. 유사하게, 위상 정렬 검출기(420a)의 플립-플롭(522)은 또한 일련의 플립-플롭에 의해 구현될 수 있다. 상술한 바와 같이, 인버터(604), 플립-플롭(610) 등을 갖는 제2 신호 경로는 제1 신호 경로와 실질적으로 동일한 방식으로 동작할 수 있다.
상술한 구현예에서, 기준 전환을 위한 장치, 시스템 및 방법이 특정 구현예와 연계되어 설명된다. 하지만, 구현예의 원리 및 이점은 평활한 기준 전환에 대한 필요성을 갖는 임의의 다른 시스템, 장치, 또는 방법에 대해 사용될 수 있다는 것이 이해될 것이다. 특정 구현예가 로컬 결정 오실레이터를 참조하여 설명되었지만, 여기에 설명된 원리 및 이점은 다른 오실레이터에 의해 생성되는 신호에 적용될 수 있다는 것이 이해될 것이다. 개시된 구현예는 2개의 리던던트 클럭을 참조하여 설명될 수 있지만, 여기에 설명된 원리 및 이점은 3개 이상의 리던던트 클럭을 갖는 시스템에 적용될 수 있다. 또한, 일부 논리 회로가 예시적인 목적을 위해 제공되었지만, 다른 논리적으로 등가의 회로가 여기에 설명된 기능을 달성하기 위해 대안적으로 구현될 수 있다.
여기에 설명된 원리 및 이점은 다양한 장치로 구현될 수 있다. 이러한 장치의 예들은 소비자 전자 제품, 소비자 전자 제품의 일부, 전자 시험 장비 등을 포함할 수 있지만 이에 한정되지 않는다. 소비자 전자 제품의 일부의 예는 쿠킹 회로, 아날로그 대 디지털 컨버터, 증폭기, 정류기, 프로그램가능 필터, 감쇠기, 가변 주파수 회로 등을 포함할 수 있다. 또한, 전자 디바이스의 예는 메모리 칩, 메모리 모듈, 광 네트워크 또는 다른 통신 네트워크의 회로, 및 디스크 드라이버 회로를 포함할 수 있다. 소비자 전자 제품은 무선 디바이스, 모바일 폰(예를 들어, 스마트 폰), 셀룰러 베이스 스테이션, 전화, 랩톱 컴퓨터, PDA(personal digital assistant), 마이크로파, 냉장고, 스테레오 시스템, 카세트 레코더 또는 플레이어, DVD 플레이어, CD 플레이어, DVR(digital video recorder), VCR, MP3 플레이어, 라디오, 캠코더, 카메라, 디지털 카메라, 휴대용 메모리 칩, 와셔, 드라이어, 와셔/드라이어, 복사기, 팩시밀리 머신, 스캐너, 다기능 주변 디바이스, 손목 시계, 시계 등을 포함할 수 있지만, 이에 한정되지는 않는다. 또한, 장치는 미완성품을 포함할 수 있다.
문맥이 이와 다르게 명료하게 요구하지 않으면, 설명 및 청구항 전체에서, "포함한다", "포함하는", "포괄한다", "포괄하는" 등의 용어는 배타적이거나 완전한 의미와는 반대로 포괄적인 의미로 해석되어야 하며; 즉 "포함하지만, 이에 한정되지는 않는"의 의미로 해석되어야 한다. 여기에 일반적으로 사용되는 "결합되는" 또는 "접속되는"의 용어는 2개 이상의 요소가 직접 접속될 수 있거나 하나 이상의 중간 요소를 경유하여 접속될 수 있는 것을 나타낸다. 또한, "여기에", "위에", "아래에"의 용어 및 유사한 취지의 용어는, 본 출원에 사용될 때, 본 출원을 전체로 나타내는 것이며 본 출원의 임의의 특정 일부를 나타내는 것은 아니다. 문맥이 허용하는 곳에서, 단수 또는 복수를 사용하는 상세한 설명의 용어는 또한 각각 복수 또는 단수를 포함할 수 있다. 2개 이상의 항목의 리스트에 대한 참조에서 "또는" 이라는 용어는 그 용어의 이하의 해석 중 모든 것을 포함하도록 의도된 것이다: 리스트의 임의의 항목, 리스트의 모든 항목, 리스트의 항목의 임의의 조합. 여기에 제공된 수치값은 측정 오차 내에서의 유사한 값을 포함하는 것으로 의도되었다.
또한, 그 중에서도, "할 수 있다", "할 수 있었다", "할 수도 있었다", "할 수도 있다", "예컨대", "예를 들어", "와 같이" 등과 같이 여기에서 사용되는 조건부 언어는 달리 구체적으로 언급하지 않는다면, 또는 사용되는 문맥 내에서 달리 이해되지 않는다면, 다른 구현예는 특정의 특징, 요소 및/또는 상태를 포함하지 않지만 특정의 구현예는 포함한다는 것을 전달하기 위해 전반적으로 의도되었다.
여기에 제공된 본 발명의 교시는 반드시 상술한 시스템이 아니라 다른 시스템에 적용될 수 있다. 상술한 다양한 구현예의 요소 및 동작은 결합되어 추가적인 구현예를 제공할 수 있다. 여기에 설명된 방법의 동작은 적절한 임의의 순서로 수행될 수 있다. 또한, 여기에 설명된 방법의 동작은 적절하게 직렬 또는 병렬로 수행될 수 있다.
본 발명의 특정 구현예가 설명되었지만, 이러한 구현예는 단지 예시의 방식으로 제시되었으며, 본 발명의 범위를 한정하려는 것이 아니다. 실제로 여기에 설명된 새로운 방법 및 시스템이 다양한 다른 형태로 구현될 수 있다. 또한, 여기에 설명된 방법 및 시스템의 형태에서의 다양한 생략, 치환 및 변화가 본 발명의 사상을 벗어나지 않고 이루어질 수 있다. 첨부되는 청구항과 그에 상당하는 것은 이러한 형태와 그 변형을 본 발명의 범위 및 사상 내에 드는 것으로 포함하려는 것이다. 따라서, 본 발명의 범위는 청구항을 참조하여 규정된다.
Claims (23)
- 제1 기준 클럭 신호와 제2 기준 클럭 신호 사이의 상대적인 위상 차이의 표시를 생성하도록 구성된 위상 에러 검출기;
제1 오실레이터에 의해 생성된 제1 기준 클록 신호를 수신하도록 구성된 제1 단자;
상기 제1 오실레이터와 별개인 제2 오실레이터에 의해 생성된 제2 기준 클록 신호를 수신하도록 구성된 제2 단자;
상기 상대적인 위상 차이의 표시를 수신하고, 상기 상대적인 위상 차이가 미리 설정된 역치를 충족시키는 때를 결정하도록 구성된 위상 정렬 검출기; 및
상기 위상 정렬 검출기가 상기 상대적인 위상 차이가 상기 미리 설정된 역치를 충족시키는지를 결정하는 것에 응답하여, 클럭 시스템 기준 신호로서 제1 기준 클럭을 제공하는 것에서 클럭 시스템 기준 신호로서 제2 기준 클럭을 제공하는 것으로 전환하도록 구성된 선택 회로를 포함하고, 상기 제1 기준 클록 신호 및 상기 제2 기준 클록 신호는 서로에 대해 임의적인 위상들(arbitrary phases)을 갖는, 장치. - 청구항 1에 있어서,
제1 결정 오실레이터; 및
제2 결정 오실레이터를 추가로 포함하고,
상기 제1 기준 클럭 신호는 상기 제1 결정 오실레이터를 사용하여 생성되고,
상기 제2 기준 클럭 신호는 상기 제2 결정 오실레이터를 사용하여 생성되는, 장치. - 청구항 2에 있어서,
상기 위상 에러 검출기, 위상 정렬 검출기 및 상기 선택 회로를 포함하는 집적 회로를 추가로 포함하고, 상기 집적 회로는 상기 제1 기준 클럭 신호를 수신하도록 구성된 제1 접점 및 상기 제2 기준 클럭 신호를 수신하도록 구성된 제2 접점을 추가로 포함하고,
상기 제1 결정 오실레이터의 제1 결정 및 상기 제2 결정 오실레이터의 제2 결정은 상기 집적 회로 외부에 있는, 장치. - 청구항 1에 있어서,
상기 제1 기준 클럭 신호는 상기 제2 기준 클럭 신호의 제2 주파수와는 상이한 제1 주파수를 갖고, 상기 제1 기준 클럭 신호 및 상기 제2 기준 클럭 신호는 서로 비동기인, 장치. - 청구항 1에 있어서,
상기 상대적인 위상 차이의 표시는, 상기 상대적인 위상 차이에 비례하는 시간량에 대해 어써팅(asserting)되는, 장치. - 청구항 1에 있어서,
상기 선택 회로는 상기 클럭 시스템 기준 신호를 제공하도록 구성된 멀티플렉서를 포함하는, 장치. - 청구항 1에 있어서,
위상 고정 루프를 추가로 포함하고, 상기 위상 고정 루프는 상기 선택 회로로부터 상기 시스템 기준 클럭 신호를 수신하도록 구성되는, 장치. - 청구항 1에 있어서,
상기 위상 에러 검출기 및 상기 위상 정렬 검출기는 디지털 회로로 구현되는, 장치. - 청구항 1에 있어서,
상기 위상 에러 검출기는 상승 에지 또는 하강 에지 중 어느 하나에 응답하여 상기 상대적인 위상 차이의 표시를 생성하도록 구성되는, 장치. - 청구항 1에 있어서,
상기 위상 에러 검출기는 상승 에지 및 하강 에지 양쪽에 응답하여 상기 상대적인 위상 차이의 표시를 생성하도록 구성되는, 장치. - 청구항 1에 있어서,
상기 위상 정렬 검출기는 지연 요소를 포함하고, 상기 지연 요소는 상기 미리 설정된 역치를 설정하도록 구성되는, 장치. - 제1 기준 클럭 신호와 제2 기준 클럭 신호 사이의 상대적인 위상 차이의 표시를 생성하도록 구성된 위상 에러 검출기;
상기 상대적인 위상 차이의 표시를 수신하고, 상기 상대적인 위상 차이가 미리 설정된 역치를 충족시키는 때를 결정하도록 구성된 위상 정렬 검출기; 및
상기 위상 정렬 검출기가 상기 상대적인 위상 차이가 상기 미리 설정된 역치를 충족시키는지를 결정하는 것에 응답하여, 클럭 시스템 기준 신호로서 제1 기준 클럭을 제공하는 것에서 클럭 시스템 기준 신호로서 제2 기준 클럭을 제공하는 것으로 전환하도록 구성된 선택 회로를 포함하고,
상기 위상 정렬 검출기는 미리 설정된 역치를 설정하도록 구성된 지연 요소를 포함하고,
상기 지연 요소는 조정가능한 지연을 갖고, 상기 조정가능한 지연을 조정하는 것은 상기 미리 설정된 역치를 변화시키는, 장치. - 청구항 11에 있어서,
상기 위상 정렬 검출기는 상기 지연 요소의 출력에 응답하여 상기 상대적인 위상 차이의 표시의 상태를 캡쳐하도록 구성된 플립-플롭을 포함하는, 장치. - 서로 비동기인 제1 기준 클럭과 제2 기준 클럭 사이의 상대적인 위상 차이가 미리 설정된 역치 미만인 것을 검출하는 것에 응답하여 클럭 선택 신호를 토글링하도록 구성된 전환 제어 회로; 및
상기 전환 제어 회로와 통신하고, 상기 클럭 선택 신호를 토글링하는 것에 응답하여, 클럭 시스템 기준 신호로서 제1 기준 클럭 신호를 제공하는 것에서 상기 클럭 시스템 기준 신호로서 제2 기준 클럭 신호를 제공하는 것으로 전환하도록 구성된 선택 회로를 포함하고,
상기 미리 설정된 역치 미만인 상기 상대적인 위상 차이는 상기 제1 기준 클럭 신호 및 상기 제2 기준 클럭 신호가 전환을 위해 충분히 정렬되었음을 나타내는, 장치. - 청구항 14에 있어서,
상기 전환 제어 회로는 상기 제1 기준 클럭 신호가 특정된 에러 범위 밖에 있다는 표시에 응답하여 인에이블되는, 장치. - 청구항 14에 있어서,
상기 전환 제어 회로는 상기 상대적인 위상 차이에 비례하는 시간량에 대해 어써팅되는 위상 에러 펄스를 생성하고, 상기 미리 설정된 역치를 충족시키는 시간량에 응답하여 상기 클럭 선택 신호를 토글링하도록 구성되는, 장치. - 리던던트 클럭 전환의 전자 구현 방법으로서,
상이한 주파수를 갖는 2개의 리던던트 클럭 신호를 동시에 수신하는 단계로서, 상기 2개의 리던던트 클럭 신호는 별개의 오실레이터들로부터 생성되고, 상기 2개의 리던던트 클럭 신호는 서로에 대해 임의적인 위상들을 갖는, 단계;
상기 2개의 리던던트 클럭 사이의 상대적인 위상 차이가 미리 설정된 역치 미만인 때를 결정하는 단계; 및
인가된 기준 전환 신호에 그리고 상기 결정에 응답하여, 클럭 시스템 기준 신호로서 상기 2개의 리던던트 클럭 신호 중 하나를 사용하는 것에서 상기 클럭 시스템 기준 신호로서 상기 2개의 리던던트 클럭 신호 중 다른 것을 사용하는 것으로 전환하는 단계를 포함하는, 방법. - 청구항 17에 있어서,
상기 2개의 리던던트 클럭 신호 중 다른 하나가 특정된 에러 범위 밖에 있다는 표시에 응답하여 상기 2개의 리던던트 클럭 신호 중 하나를 활성화시키는 단계를 추가로 포함하는, 방법. - 청구항 17에 있어서,
상이한 결정 오실레이터를 사용하여 상기 2개의 리던던트 클럭의 각각을 생성하는 단계를 추가로 포함하는, 방법. - 청구항 17에 있어서,
상기 미리 설정된 역치를 조정하는 단계를 추가로 포함하는, 방법. - 청구항 14에 있어서,
상기 미리 설정된 역치는 버퍼 지연(buffer delay)에 상응하는, 장치. - 제1 기준 클럭 신호와 제2 기준 클럭 신호 사이의 상대적인 위상 차이의 표시를 생성하도록 구성된 위상 에러 검출기;
상기 상대적인 위상 차이의 표시를 수신하고, 상기 상대적인 위상 차이가 미리 설정된 역치를 충족시키는 때를 결정하도록 구성된 위상 정렬 검출기; 및
상기 위상 정렬 검출기가 상기 상대적인 위상 차이가 상기 미리 설정된 역치를 충족시키는지를 결정하는 것에 응답하여, 클럭 시스템 기준 신호로서 제1 기준 클럭을 제공하는 것에서 클럭 시스템 기준 신호로서 제2 기준 클럭을 제공하는 것으로 전환하도록 구성된 선택 회로를 포함하고,
상기 위상 정렬 검출기는 미리 설정된 역치를 설정하도록 구성된 지연 요소를 포함하는, 장치. - 청구항 22에 있어서,
상기 위상 정렬 검출기의 상기 지연 요소는 상기 위상 에러 검출기와 상기 선택 회로 사이에 연결되는, 장치.
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201461938013P | 2014-02-10 | 2014-02-10 | |
| US61/938,013 | 2014-02-10 | ||
| US14/271,790 US9395745B2 (en) | 2014-02-10 | 2014-05-07 | Redundant clock switchover |
| US14/271,790 | 2014-05-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20150094512A KR20150094512A (ko) | 2015-08-19 |
| KR101658970B1 true KR101658970B1 (ko) | 2016-09-22 |
Family
ID=53774882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020150016196A KR101658970B1 (ko) | 2014-02-10 | 2015-02-02 | 리던던트 클럭 전환 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9395745B2 (ko) |
| JP (1) | JP6014181B2 (ko) |
| KR (1) | KR101658970B1 (ko) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107306178B (zh) * | 2016-04-25 | 2021-05-25 | 创意电子股份有限公司 | 时脉数据回复装置与方法 |
| EP3457572B1 (en) * | 2016-05-31 | 2020-03-25 | Huawei Technologies Co., Ltd. | Clock generator circuit and clock signal generation method |
| US10250375B2 (en) * | 2016-09-22 | 2019-04-02 | Qualcomm Incorporated | Clock synchronization |
| US11150687B1 (en) * | 2019-07-10 | 2021-10-19 | Astera Labs, Inc. | Low-latency retimer with seamless clock switchover |
| GB201918998D0 (en) * | 2019-12-20 | 2020-02-05 | Nordic Semiconductor Asa | Clock selector circuit |
| GB202102971D0 (en) * | 2021-03-03 | 2021-04-14 | Nordic Semiconductor Asa | Clock selector circuit |
| US11775002B2 (en) * | 2021-07-27 | 2023-10-03 | International Business Machines Corporation | Redundant clock switch |
| US20230195160A1 (en) * | 2021-12-17 | 2023-06-22 | Hamilton Sundstrand Corporation | Clock drift monitor |
| CN114629603A (zh) * | 2022-03-14 | 2022-06-14 | 上海航天测控通信研究所 | 综合测控设备可靠性提升方法 |
| TWI817581B (zh) * | 2022-06-23 | 2023-10-01 | 新唐科技股份有限公司 | 時脈切換裝置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060193417A1 (en) * | 2005-02-25 | 2006-08-31 | Tellabs Operations, Inc. | Systems and methods for switching between redundant clock signals |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4254492A (en) | 1979-04-02 | 1981-03-03 | Rockwell International Corporation | Redundant clock system utilizing nonsynchronous oscillators |
| JPH0327620A (ja) | 1989-06-23 | 1991-02-06 | Fujitsu Ltd | 基準信号の切替装置 |
| JPH04158420A (ja) | 1990-10-23 | 1992-06-01 | Nec Corp | マイクロコンピュータ |
| JPH04346518A (ja) | 1991-05-24 | 1992-12-02 | Fujitsu Ltd | 基準信号発生回路 |
| US5260979A (en) * | 1991-05-28 | 1993-11-09 | Codex Corp. | Circuit and method of switching between redundant clocks for a phase lock loop |
| JPH05300008A (ja) | 1992-04-22 | 1993-11-12 | Fujitsu Ltd | Ｐｌｌ回路 |
| JPH066211A (ja) | 1992-06-18 | 1994-01-14 | Hitachi Ltd | 基準発振器およびその制御方法 |
| SE501190C2 (sv) * | 1993-04-28 | 1994-12-05 | Ellemtel Utvecklings Ab | Digitalt styrd kristalloscillator |
| US5416443A (en) | 1993-12-22 | 1995-05-16 | International Business Machines Corporation | Reliable clock source having a plurality of redundant oscillators |
| JP2996290B2 (ja) | 1996-04-09 | 1999-12-27 | 日本電気株式会社 | 無停波切替回路 |
| US6259328B1 (en) * | 1999-12-17 | 2001-07-10 | Network Equipment Technologies, Inc. | Method and system for managing reference signals for network clock synchronization |
| DE60220300T2 (de) | 2001-08-03 | 2008-01-17 | Altera Corp., San Jose | Schaltung zur detektion eines taktsignalverlusts und verfahren dazu |
| GB0323936D0 (en) * | 2003-10-11 | 2003-11-12 | Zarlink Semiconductor Inc | Digital phase locked loop with selectable normal or fast-locking capability |
| US7911240B1 (en) | 2007-05-17 | 2011-03-22 | Altera Corporation | Clock switch-over circuits and methods |
| US7893736B2 (en) | 2008-11-14 | 2011-02-22 | Analog Devices, Inc. | Multiple input PLL with hitless switchover between non-integer related input frequencies |
-
2014
- 2014-05-07 US US14/271,790 patent/US9395745B2/en active Active
-
2015
- 2015-02-02 KR KR1020150016196A patent/KR101658970B1/ko active IP Right Grant
- 2015-02-09 JP JP2015023019A patent/JP6014181B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060193417A1 (en) * | 2005-02-25 | 2006-08-31 | Tellabs Operations, Inc. | Systems and methods for switching between redundant clock signals |
Also Published As
| Publication number | Publication date |
|---|---|
| US9395745B2 (en) | 2016-07-19 |
| KR20150094512A (ko) | 2015-08-19 |
| JP6014181B2 (ja) | 2016-10-25 |
| JP2015159536A (ja) | 2015-09-03 |
| US20150227162A1 (en) | 2015-08-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101658970B1 (ko) | 리던던트 클럭 전환 | |
| US8698527B2 (en) | Circuit and method for preventing false lock and delay locked loop using the same | |
| US7304510B2 (en) | Digital phase detector improving phase detection resolution thereof | |
| US9300461B2 (en) | Reception circuit | |
| KR101797625B1 (ko) | 저전력 고해상도 타임투디지털 컨버터 | |
| US11070200B2 (en) | Duty cycle correction system and low dropout (LDO) regulator based delay-locked loop (DLL) | |
| US8040156B2 (en) | Lock detection circuit and lock detecting method | |
| US7795926B2 (en) | Phase detector for half-rate bang-bang CDR circuit | |
| US9455725B2 (en) | Phase detector and associated phase detecting method | |
| US20160065196A1 (en) | Multi-phase clock generation | |
| US8686768B2 (en) | Phase locked loop | |
| JP2010147558A (ja) | クロックデータリカバリ回路 | |
| US8994431B2 (en) | Flip-flop circuit having set/reset circuit | |
| US6897691B2 (en) | Phase locked loop with low steady state phase errors and calibration circuit for the same | |
| JP2010171944A (ja) | 発振回路 | |
| US20200259630A1 (en) | Phase detector, phase synchronization circuit, and method of controlling phase synchronization circuit | |
| CN107026647B (zh) | 时间数字系统以及频率合成器 | |
| US9548745B2 (en) | Phase-detector circuit and clock-data recovery circuit | |
| CN117318707B (zh) | 一种时钟切换控制电路和控制方法 | |
| KR101488597B1 (ko) | 멀티채널 인터페이스 장치 | |
| TWI547101B (zh) | 時脈資料回復電路 | |
| US11469746B2 (en) | Integrated device having phase interpolator and input controller thereof | |
| DE102015101745B4 (de) | Redundante takt-umschaltung | |
| WO2024133334A1 (en) | Phase lock detector | |
| CN112181716A (zh) | 一种基于延迟锁相环的数据恢复电路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right |