KR101645533B1 - 기판 식각 방법 및 장치, 기판 식각용 스탬프 및 이의 제조 방법 - Google Patents

기판 식각 방법 및 장치, 기판 식각용 스탬프 및 이의 제조 방법 Download PDF

Info

Publication number
KR101645533B1
KR101645533B1 KR1020140091222A KR20140091222A KR101645533B1 KR 101645533 B1 KR101645533 B1 KR 101645533B1 KR 1020140091222 A KR1020140091222 A KR 1020140091222A KR 20140091222 A KR20140091222 A KR 20140091222A KR 101645533 B1 KR101645533 B1 KR 101645533B1
Authority
KR
South Korea
Prior art keywords
substrate
etching
stamp
present
metal catalyst
Prior art date
Application number
KR1020140091222A
Other languages
English (en)
Other versions
KR20160010825A (ko
Inventor
오정우
기부근
송윤원
최거락
김경호
Original Assignee
연세대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 연세대학교 산학협력단 filed Critical 연세대학교 산학협력단
Priority to KR1020140091222A priority Critical patent/KR101645533B1/ko
Priority to US14/800,456 priority patent/US9911615B2/en
Publication of KR20160010825A publication Critical patent/KR20160010825A/ko
Application granted granted Critical
Publication of KR101645533B1 publication Critical patent/KR101645533B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67069—Apparatus for fluid treatment for etching for drying etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67092—Apparatus for mechanical treatment
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B01—PHYSICAL OR CHEMICAL PROCESSES OR APPARATUS IN GENERAL
    • B01J—CHEMICAL OR PHYSICAL PROCESSES, e.g. CATALYSIS OR COLLOID CHEMISTRY; THEIR RELEVANT APPARATUS
    • B01J23/00—Catalysts comprising metals or metal oxides or hydroxides, not provided for in group B01J21/00
    • B01J23/38—Catalysts comprising metals or metal oxides or hydroxides, not provided for in group B01J21/00 of noble metals
    • B01J23/40—Catalysts comprising metals or metal oxides or hydroxides, not provided for in group B01J21/00 of noble metals of the platinum group metals
    • B01J23/42—Platinum
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B01—PHYSICAL OR CHEMICAL PROCESSES OR APPARATUS IN GENERAL
    • B01J—CHEMICAL OR PHYSICAL PROCESSES, e.g. CATALYSIS OR COLLOID CHEMISTRY; THEIR RELEVANT APPARATUS
    • B01J23/00—Catalysts comprising metals or metal oxides or hydroxides, not provided for in group B01J21/00
    • B01J23/38—Catalysts comprising metals or metal oxides or hydroxides, not provided for in group B01J21/00 of noble metals
    • B01J23/40—Catalysts comprising metals or metal oxides or hydroxides, not provided for in group B01J21/00 of noble metals of the platinum group metals
    • B01J23/44—Palladium
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B01—PHYSICAL OR CHEMICAL PROCESSES OR APPARATUS IN GENERAL
    • B01J—CHEMICAL OR PHYSICAL PROCESSES, e.g. CATALYSIS OR COLLOID CHEMISTRY; THEIR RELEVANT APPARATUS
    • B01J23/00—Catalysts comprising metals or metal oxides or hydroxides, not provided for in group B01J21/00
    • B01J23/38—Catalysts comprising metals or metal oxides or hydroxides, not provided for in group B01J21/00 of noble metals
    • B01J23/48—Silver or gold
    • B01J23/50—Silver
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B01—PHYSICAL OR CHEMICAL PROCESSES OR APPARATUS IN GENERAL
    • B01J—CHEMICAL OR PHYSICAL PROCESSES, e.g. CATALYSIS OR COLLOID CHEMISTRY; THEIR RELEVANT APPARATUS
    • B01J23/00—Catalysts comprising metals or metal oxides or hydroxides, not provided for in group B01J21/00
    • B01J23/38—Catalysts comprising metals or metal oxides or hydroxides, not provided for in group B01J21/00 of noble metals
    • B01J23/48—Silver or gold
    • B01J23/52—Gold

Abstract

본 발명은 기판 식각 방법 및 장치, 그리고 기판 식각용 스탬프 및 이의 제조 방법에 관한 것으로, 본 발명의 실시 예에 따른 기판 식각 방법은 금속 촉매가 형성된 패턴을 구비한 스탬프를 기판상에 접촉시키고, 금속 촉매와 식각 용액 간의 화학적 반응에 의하여 기판을 식각하는 단계를 포함한다.

Description

기판 식각 방법 및 장치, 기판 식각용 스탬프 및 이의 제조 방법{APPARATUS AND METHOD FOR ETCHING SUBSTRATE, STAMP FOR ETCHING SUBSTRATE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 기판 식각 방법 및 장치, 기판 식각용 스탬프 및 이의 제조 방법에 관한 것이다.
본 발명은 2014년도 정부(교육과학기술부)의 재원으로 한국연구재단의 지원을 받아 수행된 기초연구사업으로부터 도출된 것이다(2013R1A1A2012111).
본 발명은 미래창조과학부 및 정보통신산업진흥원의 IT명품인재양성사업의 연구결과로부터 도출된 것이다(NIPA-2014-H0201-14-1002).
일반적으로, 기판 식각 공정은 기판에 감광액을 도포하는 도포 공정, 기판 상에 패턴을 형성하기 위한 리소그래피(lithography) 공정, 현상, 에칭, 감광막 제거 공정 등과 같은 번거로운 반도체 공정을 거쳐야 한다. 이와 같은 복잡한 반도체 공정은 기판의 생산 속도를 저하시키고, 기판의 제조 단가를 증가시키게 된다. 기존의 기판 식각 방법 중 금속 화학 식각(metal-assisted chemical etch)은 금속 촉매를 이용해 기판을 식각하는 방법으로, 식각할 기판 위에 직접 금속 촉매의 패턴을 증착 등의 방식으로 형성한 후 식각 용액에 담그어, 기판에 산화환원 반응을 일으켜 기판을 식각하는 방식으로 수행된다. 즉, 기판상의 식각할 부분에 금속 촉매 박막을 형성하고 식각 용액에 담그면, 금속과 기판의 계면에서 산화환원 반응이 일어나 금속이 기판의 내부로 점점 파고들어가면서 기판을 식각하게 된다.
이와 같은 금속 화학 식각 기술은 비등방성의 식각 특성을 나타내며, 식각시 반도체의 표면에 크리스탈 데미지(crystal damage)와 플라즈마 데미지(plasma damage)를 형성하지 않음으로써, 식각으로 인하여 발생하는 반도체 표면의 결함을 최소화할 수 있는 이점을 갖는다. 그러나, 금속 화학 식각 방식은 금속 촉매가 식각할 목표 물질인 기판의 표면에 제대로 접착되지 않고 부분적으로 박리되거나 기판과 금속 촉매 간의 접착력이 약한 부분이 발생하는 경우가 있으며, 해당 부분에서 식각이 진행되지 않거나 상대적으로 덜 진행되는 등 식각의 균일성이 떨어질 수 있다. 뿐만 아니라, 종래의 금속 화학 식각 방식은 기판을 식각한 후 식각된 부분에 남아있는 금속 촉매를 화학식각액 등에 의해 제거하는 추가적인 공정을 필요로 하는 단점이 있다.
본 발명은 감광액 도포, 리소그래피(lithography) 공정 등의 번거로운 공정 없이 간단한 방법으로 기판을 식각할 수 있는 기판 식각 방법 및 장치, 기판 식각용 스탬프(stamp) 및 이의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명이 해결하고자 하는 다른 과제는 식각의 균일성을 향상시키고, 기판의 생산 속도를 높이며, 기판의 제조 단가를 낮출 수 있는 기판 식각 방법 및 장치, 기판 식각용 스탬프 및 이의 제조 방법을 제공하는 것에 있다.
본 발명이 해결하고자 하는 또 다른 과제는 금속 화학 식각 후에 금속 촉매를 제거하는 공정을 필요로 하지 않는 기판 식각 방법 및 장치, 기판 식각용 스탬프 및 이의 제조 방법을 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급된 과제로 제한되지 않는다. 언급되지 않은 다른 기술적 과제들은 이하의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 측면에 따른 기판 식각 방법은, 금속 촉매로 이루어진 패턴을 갖는 스탬프를 기판 상에 접촉시키고, 상기 금속 촉매와 식각 용액 간의 화학적 반응에 의하여 상기 기판을 식각하는 단계를 포함한다.
본 발명의 일 실시 예에서, 상기 스탬프는 상기 식각 용액에 식각되지 않는 물질로 이루어질 수 있다.
본 발명의 일 실시 예에서, 상기 기판을 식각하는 단계는 상기 기판에 대하여 상기 스탬프에 압력을 가한 상태로 상기 기판을 식각할 수 있다.
본 발명의 일 실시 예에서, 상기 금속 촉매는 금, 은 및 백금 중의 적어도 하나를 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 기판을 식각하는 단계는 상기 스탬프를 이용하여 다수의 기판을 순차적으로 식각할 수 있다.
본 발명의 일 실시 예에서, 상기 기판은 실리콘, 게르마늄과 같은 단원계 반도체이거나 GaAs, AlGaAs 및 InAlGaAs 와 같은 다원계 반도체일 수 있다.
본 발명의 다른 일 측면에 따르면, 기판을 식각하기 위한 패턴을 구비한 스탬프로서, 상기 패턴 상에 금속 촉매가 형성된 기판 식각용 스탬프가 제공된다.
본 발명의 또 다른 일 측면에 따르면, 기판을 식각하기 위한 패턴을 구비하고, 상기 패턴 상에 금속 촉매가 형성된 스탬프; 및 상기 기판에 대해 상기 스탬프를 가압하는 가압 장치를 포함하는 기판 식각 장치가 제공된다.
본 발명의 일 실시 예에서, 상기 가압 장치는 상기 스탬프를 지지하는 제1 지지판; 상기 기판을 지지하는 제2 지지판; 및 상기 제1 지지판 및 상기 제2 지지판 중의 적어도 하나에 압력을 가하여 상기 기판에 대해 상기 스탬프를 가압하는 가압부를 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 기판 식각 장치는 상기 기판이 담지되는 식각 용액을 저장하는 식각 용액 저장부를 더 포함할 수 있다.
본 발명의 또 다른 일 측면에 따르면, 식각용 기판에 피식각 기판을 식각하기 위한 패턴을 형성하는 단계; 및 상기 패턴 상에 금속 촉매를 증착 형성하는 단계를 포함하는 기판 식각용 스탬프의 제조 방법이 제공된다.
본 발명의 실시 예에 의하면, 리소그래피 공정 등의 번거로운 공정 없이 간단한 방법으로 기판을 식각할 수 있다.
또한, 본 발명의 실시 예에 의하면, 기판 식각의 균일성을 높일 수 있다.
또한, 본 발명의 실시 예에 의하면, 기판의 생산 속도를 높이고, 기판의 생산 단가를 낮출 수 있다.
또한, 본 발명의 실시 예에 의하면, 금속 화학 식각(metal-assisted chemical etch) 후에 기판에서 금속 촉매를 제거하는 공정을 필요로 하지 않는다.
본 발명의 효과는 상술한 효과들로 제한되지 않는다. 언급되지 않은 효과들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확히 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시 예에 따른 기판 식각 장치를 개략적으로 보여주는 종단면도이다.
도 2는 본 발명의 일 실시 예에 따른 스탬프를 보여주는 종단면도이다.
도 3은 본 발명의 일 실시 예에 따른 기판 식각 방법의 흐름도이다.
도 4 내지 도 5는 본 발명의 실시 예에 따른 스탬프를 제조하는 방법을 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시 예에 따른 기판 식각 방법에 의하여 기판이 식각된 상태를 보여주는 도면이다.
도 7은 본 발명의 일 실시 예에 따른 기판 식각 방법에 의하여 식각된 기판을 보여주는 도면이다.
도 8은 본 발명의 일 실시 예에 따른 기판 식각용 스탬프를 보여주는 사진이다.
도 9는 본 발명의 일 실시 예에 따라 도 8에 도시된 기판 식각용 스탬프에 의하여 식각된 기판을 보여주는 사진이다.
도 10은 본 발명의 일 실시 예에 따라 도 8에 도시된 기판 식각용 스탬프에 의하여 식각된 기판을 보여주는 원자현미경 사진(atomic force microscopy image)이다.
본 발명의 다른 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술하는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되지 않으며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 만일 정의되지 않더라도, 여기서 사용되는 모든 용어들(기술 혹은 과학 용어들을 포함)은 이 발명이 속한 종래 기술에서 보편적 기술에 의해 일반적으로 수용되는 것과 동일한 의미를 갖는다. 공지된 구성에 대한 일반적인 설명은 본 발명의 요지를 흐리지 않기 위해 생략될 수 있다. 본 발명의 도면에서 동일하거나 상응하는 구성에 대하여는 가급적 동일한 도면부호가 사용된다.
본 발명의 실시 예에 따른 기판 식각 방법은 금속 촉매로 이루어진 패턴을 갖는 스탬프(stamp)를 기판상에 접촉시키고, 금속 촉매와 식각 용액 간의 화학적 반응에 의하여 기판을 식각한다. 본 발명의 실시 예에 의하면, 감광액 도포나 리소그래피와 같은 복잡한 공정 없이 기판을 식각할 수 있으며, 금속 촉매와 기판 간의 접촉 상태를 유지하여 식각의 균일성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 기판 식각 장치를 개략적으로 보여주는 종단면도이다. 도 1을 참조하면, 본 발명의 실시 예에 따른 기판 식각 장치(100)는 스탬프(110)와 가압 장치(120) 및 식각 용액 저장부(130)를 포함한다.
도 2는 본 발명의 일 실시 예에 따른 스탬프를 보여주는 종단면도이다. 도 1 내지 도 2를 참조하면, 스탬프(110)는 식각하려는 대상체인 피식각 기판(10)의 식각을 위한 기판 식각용 스탬프(도장)로서, 기판(10)을 식각할 패턴(112)을 구비하며, 패턴(112) 상에는 금속 촉매(114)가 형성된다. 스탬프(110)의 패턴(112)은 요철 형상이나 그 밖의 다양한 형상을 가질 수 있다.
스탬프(110)는 기판(10)의 식각을 위한 식각 용액(132)에 의하여 식각되지 않는 물질, 예를 들어, SiN, Cr 등의 물질로 이루어질 수 있다. 스탬프(110)에서 금속 촉매(114)와 접촉되는 부분은 금속 촉매(114)와 식각 용액 간의 화학적 반응에 의하여 식각되지 않는 물질로 이루어질 수 있다. 스탬프(110)에서 금속 촉매(114)와 접촉되지 않는 부분은 금속 촉매(114)와 식각 용액 간의 화학적 반응에 의하여 식각되는 물질(예를 들어, Si)로 이루어지는 것도 가능하다.
금속 촉매(114)는 금(Au), 은(Ag), 백금(Pt), 팔라듐(Pd)과 같은 귀금속, 혹은 그 밖에 금속 화학 식각에 의하여 기판을(10) 식각할 수 있는 물질로 이루어질 수 있다. 금속 촉매(114)는 패턴(112)의 전체 면에 걸쳐서 형성될 수도 있고, 피식각 기판(10)과 접촉되는 패턴(112)의 상부 층에만 형성될 수도 있다.
피식각 기판(10)은 실리콘이나 게르마늄으로 이루어진 단원계 반도체이거나 GaAs, AlGaAs 및 InAlGaAs 다원계 반도체 혹은 유리 기판일 수 있으나, 이에 제한되는 것은 아니다. 예시적으로, 기판(10)은 벌크 기판이나 n형 또는 p형 불순물이 전부 또는 일부에 도핑된 SOI(Silicon On Insulator) 기판일 수 있다.
가압 장치(120)는 기판(10)에 대해 스탬프(110)를 가압한다. 일 실시 예로, 가압 장치(120)는 제1 지지판(122), 제2 지지판(124) 및 가압부(126)를 포함할 수 있다. 제1 지지판(122)은 스탬프(110)를 지지한다. 제2 지지판(124)은 기판(10)을 지지한다. 가압부(126)는 제1 지지판(122) 및 제2 지지판(124) 중의 적어도 하나에 압력을 가하여 기판(10)에 대해 스탬프(110)를 가압한다.
도 1의 실시 예에서, 가압부(126)는 제2 지지판(124)에 누르는 힘을 가하여 기판(10)에 스탬프(110)의 금속 촉매(114)를 접촉시키고 있으나, 스탬프(110)를 지지하는 제1 지지판(122)을 가압하거나, 제1 지지판(122) 및 제2 지지판(124)을 동시에 가압하여, 기판(10)에 스탬프(110)의 금속 촉매(114)를 접촉시키는 것도 가능하다.
가압부(126)는 유압 실린더나 모터 등에 의하여 압력을 가하도록 구동되는 장치일 수도 있고, 혹은 자중에 의하여 기판(10)에 스탬프(110)를 접촉시키는 중량체로 제공될 수도 있다. 다른 실시 예로, 제1 지지판(122)이나 제2 지지판(124)을 중량체로 형성하여, 기판(10)에 스탬프(110)를 접촉시키는 것도 가능하다.
일 실시 예로, 가압 장치(120)는 기판(10)의 식각 진행 정도에 따라 제1 지지판(122)과 제2 지지판(124) 간의 거리를 감소시켜, 식각 과정에서 기판(10)에 스탬프(110)가 적정 압력으로 접촉된 상태가 유지되도록 할 수 있다. 기판(10)에 대하여 스탬프(110)에 압력을 가한 상태로 기판(10)을 식각함으로써, 기판(10)의 전면에 걸쳐서 원하는 패턴(112)의 형상대로 기판(10)을 식각할 수 있다.
식각 용액 저장부(130)는 피식각 기판(10)이 담지되는 식각 용액(132)을 저장한다. 식각 용액(132)은 식각될 기판(10)의 표면에서 스탬프(110)의 금속 촉매(114)와 화학적으로 반응하여, 기판(10)을 스탬프(110)의 패턴(112)에 따라 식각하게 된다.
일 예로, 식각 용액으로는 산화제, 산, 순수(DI, DeIonized water)를 섞은 용액이 사용될 수 있다. 예시적으로, 불산(HF), 과산화수소(H2O2), 물(H2O)이 섞인 식각 용액 혹은 황산(H2SO4), 과망간산칼륨(KMnO4), 물(H2O)이 섞인 식각 용액이 사용될 수 있으나, 이에 제한되는 것은 아니다. 금속 화학 식각은 예시적으로, 40 ~ 60℃ 온도에서 수행될 수 있으나, 그 밖의 온도 범위에서 수행되는 것도 가능하다.
도 3은 본 발명의 일 실시 예에 따른 기판 식각 방법의 흐름도이다. 도 1 내지 도 3을 참조하면, 먼저 기판을 식각하기 위한 스탬프를 준비한다(단계 S31). 도 4 내지 도 5는 본 발명의 실시 예에 따른 스탬프를 제조하는 방법을 설명하기 위한 도면이다. 도 2 및 도 4를 참조하면, 스탬프(110)의 제조를 위해 우선 스탬프용의 기판(110a)을 준비하고, 기판(110a)상에 패턴(112)을 형성한다. 기판(110a)상의 패턴(112)은 예를 들어, 이온반응식각(RIE, Reactive Ion Etching) 혹은 그 밖의 다양한 식각 방법에 의하여 형성될 수 있다.
기판(110a)은 금속 촉매(114)와 화학적 반응을 일으켜 피식각 기판(10)을 식각하는 식각 용액(132)에 의하여 식각되지 않는 물질(예를 들어, SiN, Cr 등)로 이루어질 수 있다. 스탬프(110) 제조를 위한 기판(110a)에서 적어도 금속 촉매(114)와 접촉될 부분은 금속 촉매(114)와 식각 용액(132) 간의 화학적 반응에 의하여 식각되지 않는 물질로 이루어질 수 있다. 다만, 스탬프(110)에서 금속 촉매(114)와 접촉되지 않는 부분이 금속 촉매(114)와 식각 용액 간의 화학적 반응에 의하여 식각되는 물질(예를 들어, Si)로 이루어지는 것은 무방하다.
도 5에 도시된 바와 같이, 스탬프용의 기판(110a)상에 패턴(112)이 형성되면, 패턴(112) 상에 금속 촉매(114)를 형성함으로써, 도 2에 도시된 바와 같은 스탬프(110)를 제조할 수 있다. 패턴(112) 상에 금속 촉매(114)를 형성하는 방식은 물리적증착(PVD, Physical Vapor Deposition), 화학기상증착(CVD, Chemical Vapor Deposition) 등의 다양한 방식으로 이루어질 수 있다.
다시 도 1 내지 도 3을 참조하면, 스탬프(110)의 금속 촉매(114)를 피식각 기판(10)상에 접촉시킨 상태로 금속 촉매(114)와 식각 용액(132) 간의 화학적 반응에 의하여 피식각 기판(10)을 식각한다(단계 S32). 이때, 효율적인 식각을 위하여, 기판의 식각이 진행됨에 따라 피식각 기판(10)과 스탬프(110) 간의 거리를 조절하면서 기판(10)을 식각할 수 있다.
도 6은 본 발명의 일 실시 예에 따른 기판 식각 방법에 의하여 기판이 식각된 상태를 보여주는 도면이다. 식각 용액에 기판(10)을 담지하여, 스탬프(110)의 금속 촉매(114)를 기판(10)에 접촉시킨 후 압력을 가하면, 금속 화학 식각(metal-assisted chemical etch)에 의하여 금속 촉매(114)가 기판(10)의 표면으로부터 파고들어가게 되어, 도 6에 도시된 바와 같이 스탬프(110)의 패턴(112) 형태로 기판(10)이 식각된다.
도 7은 본 발명의 일 실시 예에 따른 기판 식각 방법에 의하여 식각된 기판을 보여주는 도면이다. 도 1 내지 도 3, 도 7을 참조하면, 기판(10)의 식각이 완료되면, 기판(10)으로부터 멀어지도록 스탬프(110)를 이동시킴으로써, 도 7에 도시된 바와 같이 식각된 기판(10)을 얻을 수 있다(단계 S33). 만약 식각할 다른 기판이 더 존재하면, 기판을 다른 기판으로 교체한 후 다시 스탬프(110)를 이용하여 해당 다른 기판에 대하여 식각 공정을 반복적으로 진행할 수 있다(단계 S34).
종래에는 반도체 기판을 제조시마다 감광액 도포, 리소그래피(lithography) 공정, 현상, 에칭, 감광막 제거와 같은 복잡한 공정을 수행하여야 하였으나, 본 발명의 실시 예에 의하면, 종래에 웨이퍼 제조시마다 식각을 위하여 수행되었던 감광액 도포, 리소그래피 공정, 현상, 에칭, 감광막 제거 등과 같은 번거로운 반도체 공정을 생략하고, 금속 촉매 스탬프(도장)를 식각할 기판에 접촉시키고 식각 용액에 넣는 간단한 방식만으로 기판을 식각할 수 있다.
뿐만 아니라, 종래의 금속 화학 식각 방식에 의하면, 기판을 금속 촉매에 의하여 식각한 후 식각된 부분에 남아있는 금속 촉매를 화학식각액 등에 의해 기판으로부터 제거하는 추가적인 공정을 필요로 하였으나, 본 발명의 실시 예에 의하면, 식각된 기판으로부터 스탬프를 들어올리기만 하면 되기 때문에, 금속 촉매를 제거하기 위한 별도의 공정을 필요로 하지 않는 추가적인 이점을 얻을 수 있다.
또한, 본 발명의 실시 예에 의하면, 하나의 스탬프를 이용하여 순차적으로 여러 기판을 반복하여 식각할 수 있다. 즉, 기판의 식각이 이루어진 후, 스탬프를 기판으로부터 떼어내어, 다시 다른 기판에 대해 식각 공정을 수행하는 과정을 반복적으로 수행할 수 있다. 이와 같은 본 발명의 실시 예에 의하면, 식각공정에 소요되는 시간을 획기적으로 줄여, 기판의 생산 속도를 높일 수 있으며, 기판의 제조 단가를 낮출 수 있다.
뿐만 아니라, 종래의 금속 화학 식각 공정은 기판 위에 증착된 금속 촉매가 식각할 기판의 표면에 제대로 접착되지 않아 식각이 덜 진행되고 이에 따라 식각의 균일성이 떨어지는 문제가 있으나, 본 발명의 실시 예에 의하면, 기판에 스탬프가 접촉되도록 압력을 가하여, 기판 전면에 걸쳐 일정한 식각 효과를 얻을 수 있으며, 식각의 균일성을 높일 수 있다.
또한, 본 발명의 실시 예에 의하면, 식각 과정에서 기판에 대해 패턴과 금속 촉매가 접촉된 상태가 유지되도록 기판과 스탬프 간의 거리를 조절하거나 기판과 스탬프 간의 압력을 일정하게 유지할 수 있으며, 금속 촉매가 기판에 적정 압력으로 접촉되도록 하여, 식각 진행 정도에 관계 없이, 기판의 전체 면에 걸쳐 균일한 식각을 이룰 수 있다. 기존의 금속 화학 식각 공정의 경우, 기판의 위치마다 식각 깊이가 변화되기 쉽지만, 본 발명의 실시 예에 의하면, 기판에서 다른 부분에 비해 식각 깊이가 깊은 기판 영역은 스탬프의 금속 촉매가 닿지 않아 동일한 식각 깊이가 될 때까지 식각이 진행되지 않으므로, 균일한 깊이의 식각이 가능하다.
도 8은 본 발명의 일 실시 예에 따른 기판 식각용 스탬프를 보여주는 사진이고, 도 9는 본 발명의 일 실시 예에 따라 도 8에 도시된 기판 식각용 스탬프에 의하여 식각된 기판을 보여주는 사진이며, 도 10은 본 발명의 일 실시 예에 따라 도 8에 도시된 기판 식각용 스탬프에 의하여 식각된 기판을 보여주는 원자현미경 사진(atomic force microscopy image)이다. 본 발명의 실시 예에 따라, 패턴 상에 금 촉매가 형성된 스탬프를 이용하여 Si 기판을 식각하였으며, 불산(HF), 과산화수소(H2O2), 물(H2O)을 혼합한 식각 용액을 사용하였다.
도 9 내지 도 10에 도시된 바와 같이, 본 발명의 실시 예에 따른 기판 식각 방법에 의하여 수마이크로 이하의 패턴으로 기판이 일정한 깊이로 식각된 것을 확인할 수 있다. 본 발명의 실시 예에 따른 기판 식각 방법은 저항 접촉(Ohmic contact)에 필요한 절연(isolation)을 위한 식각, 3차원 반도체인 FinFET(Fin Field Effect Transistor) 구조의 제작 등 식각이 필요한 다양한 분야 및 영역에 걸쳐 폭넓게 활용될 수 있다.
이상의 실시 예들은 본 발명의 이해를 돕기 위하여 제시된 것으로, 본 발명의 범위를 제한하지 않으며, 이로부터 다양한 변형 가능한 실시 예들도 본 발명의 범위에 속하는 것임을 이해하여야 한다. 본 발명의 기술적 보호범위는 특허청구범위의 기술적 사상에 의해 정해져야 할 것이며, 본 발명의 기술적 보호범위는 특허청구범위의 문언적 기재 그 자체로 한정되는 것이 아니라 실질적으로는 기술적 가치가 균등한 범주의 발명에 대하여까지 미치는 것임을 이해하여야 한다.
10: 피식각 기판
100: 기판 식각 장치
110: 스탬프
112: 패턴
114: 금속 촉매
120: 가압 장치
122: 제1 지지판
124: 제2 지지판
126: 가압부
130: 식각 용액 저장부

Claims (15)

  1. 금속 촉매와 식각 용액 간의 화학적 반응에 의하여 하나 이상의 기판을 순차적으로 식각하는 방법으로,
    금속 촉매가 형성된 패턴을 구비한 스탬프를 기판 상에 접촉시키는 단계;
    상기 기판의 식각 진행 정도에 따라 상기 기판과 상기 스탬프 간의 거리를 감소시켜, 식각 과정에서 상기 기판에 상기 스탬프가 접촉된 상태로 유지되어, 상기 기판과 상기 스탬프에 형성된 금속 촉매 사이에서 화학적 반응이 계속 일어나도록 조절하면서 상기 기판을 식각하는 단계;
    상기 기판에 소정의 깊이만큼 식각이 완료되면, 기판으로부터 멀어지도록 스탬프를 이동시키는 단계; 및
    식각할 다른 기판이 더 존재하는 경우, 상기 기판을 다른 기판으로 교체하여 상기 스탬프를 교체된 기판 상에 접촉시켜 식각을 수행하는 단계를 포함하며,
    상기 스탬프는 상기 식각 용액에 식각되지 않는 물질로 이루어지는 기판 식각 방법.
  2. 삭제
  3. 제1 항에 있어서,
    상기 기판에 대하여 상기 스탬프에 압력을 가한 상태로 상기 기판을 식각하는 기판 식각 방법.
  4. 제1 항에 있어서,
    상기 금속 촉매는 금, 은, 백금 및 팔라듐 중의 적어도 하나를 포함하는 기판 식각 방법.
  5. 삭제
  6. 제1 항에 있어서,
    상기 기판은 실리콘이나 게르마늄으로 이루어지는 단원계 반도체이거나 GaAs, AlGaAs 또는 InAlGaAs 다원계 반도체인 기판 식각 방법.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
KR1020140091222A 2014-07-18 2014-07-18 기판 식각 방법 및 장치, 기판 식각용 스탬프 및 이의 제조 방법 KR101645533B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140091222A KR101645533B1 (ko) 2014-07-18 2014-07-18 기판 식각 방법 및 장치, 기판 식각용 스탬프 및 이의 제조 방법
US14/800,456 US9911615B2 (en) 2014-07-18 2015-07-15 Apparatus and method for etching substrate, stamp for etching substrate and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140091222A KR101645533B1 (ko) 2014-07-18 2014-07-18 기판 식각 방법 및 장치, 기판 식각용 스탬프 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
KR20160010825A KR20160010825A (ko) 2016-01-28
KR101645533B1 true KR101645533B1 (ko) 2016-08-08

Family

ID=55075167

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140091222A KR101645533B1 (ko) 2014-07-18 2014-07-18 기판 식각 방법 및 장치, 기판 식각용 스탬프 및 이의 제조 방법

Country Status (2)

Country Link
US (1) US9911615B2 (ko)
KR (1) KR101645533B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190384167A1 (en) * 2017-01-27 2019-12-19 Arizona Board Of Regents On Behalf Of Arizona State University Electrochemical imprinting of micro- and nano-structures in porous silicon, silicon, and other semiconductors

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100762004B1 (ko) 2006-08-07 2007-09-28 삼성전기주식회사 질화물계 발광 다이오드 소자의 제조방법
JP2013131674A (ja) * 2011-12-22 2013-07-04 Seiko Epson Corp エッチング方法およびエッチング装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0784543B1 (en) * 1995-08-04 2000-04-26 International Business Machines Corporation Lithographic surface or thin layer modification
US6355198B1 (en) * 1996-03-15 2002-03-12 President And Fellows Of Harvard College Method of forming articles including waveguides via capillary micromolding and microtransfer molding
US6623803B1 (en) * 2000-11-14 2003-09-23 Advanced Micro Devices, Inc. Copper interconnect stamping
KR20090001075A (ko) 2007-06-29 2009-01-08 주식회사 하이닉스반도체 임프린트용 스탬프 및 이를 이용한 반도체 소자의 패턴형성 방법
KR20100000234A (ko) 2008-06-24 2010-01-06 삼성모바일디스플레이주식회사 듀얼 액정표시장치
KR20100000234U (ko) * 2008-06-30 2010-01-07 주식회사 디엠에스 미세 패턴 형성장치
WO2010114887A1 (en) * 2009-03-31 2010-10-07 Georgia Tech Research Corporation Metal-assisted chemical etching of substrates
KR101220421B1 (ko) 2010-06-15 2013-01-09 (재)한국나노기술원 임프린트 기법을 이용한 그래핀 패턴 형성 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100762004B1 (ko) 2006-08-07 2007-09-28 삼성전기주식회사 질화물계 발광 다이오드 소자의 제조방법
JP2013131674A (ja) * 2011-12-22 2013-07-04 Seiko Epson Corp エッチング方法およびエッチング装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Yunwon Song 외 4인, ‘In-plane and out-of-plane mass transport during metal-assisted chemical etching of GaAs‘, Jounal of Materials Chemistryn A, pp. 11017-11021 (first published online : 2014.05.12.)

Also Published As

Publication number Publication date
KR20160010825A (ko) 2016-01-28
US9911615B2 (en) 2018-03-06
US20160020112A1 (en) 2016-01-21

Similar Documents

Publication Publication Date Title
US8008737B2 (en) Semiconductor device
KR101410858B1 (ko) 실리콘 및 글래스 기판의 분자 결합 방법
US10446446B2 (en) Method of separating electronic devices having a back layer and apparatus
CN102097298B (zh) 薄soi器件的制造方法
KR101620981B1 (ko) 기판 식각 방법
JP2004179649A5 (ko)
WO2013181117A2 (en) Removal of stressor layer from a spalled layer and method of making a bifacial solar cell using the same
US8906782B2 (en) Method of separating semiconductor die using material modification
KR101645533B1 (ko) 기판 식각 방법 및 장치, 기판 식각용 스탬프 및 이의 제조 방법
US20170011953A1 (en) Method of Forming a Flexible Semiconductor Layer and Devices on a Flexible Carrier
US8093088B2 (en) Manufacturing method of micro-electro-mechanical device
JP4002154B2 (ja) 液晶表示素子の製造方法およびその装置
US7928013B1 (en) Display panel and rework method of gate insulating layer of thin film transistor
CN107068771B (zh) 低温多晶硅薄膜晶体管及其制造方法
CN108091558B (zh) 一种降低硅空洞缺陷率的硅层减薄方法
JP2021508604A (ja) 深溝エッチングに基づくキャビティ形成方法
US20110250733A1 (en) Thinning method and silicon wafer based structure
KR101680070B1 (ko) 반도체 구조 제조 방법 및 기판 식각 방법
CN107799386A (zh) 半导体装置及其制造方法
JP4046014B2 (ja) 構造体の製造方法
CN110473775A (zh) 改善薄膜剥离的方法
CN105280541A (zh) 一种用于超薄半导体圆片的临时键合方法及去键合方法
CN114121767B (zh) 晶圆键合结构及晶圆键合方法
JP5407126B2 (ja) 半導体基板の製造方法
JP2001023948A (ja) 半導体基板の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
FPAY Annual fee payment

Payment date: 20190722

Year of fee payment: 4