KR101631616B1 - 박막 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명의 박막 트랜지스터 및 그 제조방법은 2개 이상의 게이트전극을 병렬로 구성하여 게이트 오프셋(offset)을 형성한 후, 배면 레이저조사를 통해 액티브층의 일부를 결정화함으로써 높은 이동도와 낮은 오프전류(off current)를 가진 소자특성이 뛰어난 박막 트랜지스터를 제작하는 것을 특징으로 한다.
이와 같은 상기 본 발명의 박막 트랜지스터 및 그 제조방법은 기존의 스태거드(staggered) 구조의 비정질 실리콘 박막 트랜지스터 제조공정을 변형시키지 않는 범위 내에서 간단한 결정화방법으로 액티브층을 결정화함으로써 제조공정이 단순화되고 비용이 절감되는 것을 특징으로 한다.
박막 트랜지스터, 병렬 게이트, 배면 레이저조사, 스태거드 구조

Description

박막 트랜지스터 및 그 제조방법{THIN FILM TRANSISTOR AND METHOD OF FABRICATING THEREOF}
본 발명은 박막 트랜지스터 및 그 제조방법에 관한 것으로, 보다 상세하게는 액티브층 내에 비정질 실리콘 채널영역과 다결정 실리콘 채널영역이 함께 존재하는 하이브리드(hybrid) 구조의 박막 트랜지스터 및 그 제조방법에 관한 것이다.
최근의 정보화 사회에서 디스플레이는 시각정보 전달매체로서 그 중요성이 더 한층 강조되고 있으며, 향후 주요한 위치를 점하기 위해서는 저소비전력화, 박형화, 경량화, 고화질화 등의 요건을 충족시켜야 한다. 현재 평판 디스플레이(Flat Panel Display; FPD)의 주력 제품인 액정표시장치(Liquid Crystal Display; LCD)는 디스플레이의 이러한 조건들을 만족시킬 수 있는 성능뿐만 아니라 양산성까지 갖추었기 때문에, 이를 이용한 각종 신제품 창출이 급속도로 이루어지고 있으며 기존의 브라운관(Cathode Ray Tube; CRT)을 점진적으로 대체할 수 있는 핵심부품 산업으로서 자리 잡았다.
일반적으로, 액정표시장치는 매트릭스(matrix) 형태로 배열된 화소들에 화상정보에 따른 데이터신호를 개별적으로 공급하여, 상기 화소들의 광투과율을 조절함 으로써 원하는 화상을 표시할 수 있도록 한 표시장치이다.
이를 위해 상기 액정표시장치는 크게 제 1 기판인 컬러필터(color filter) 기판과 제 2 기판인 어레이(array) 기판 및 상기 컬러필터 기판과 어레이 기판 사이에 형성된 액정층(liquid crystal layer)으로 구성된다.
이때, 상기 액정표시장치의 스위칭소자로는 일반적으로 박막 트랜지스터(Thin Film Transistor; TFT)를 사용하며, 상기 박막 트랜지스터의 액티브층으로는 비정질 실리콘(amorphous silicon) 박막 또는 다결정 실리콘(polycrystalline silicon) 박막을 사용한다.
상기 액정표시장치의 제조공정은 기본적으로 박막 트랜지스터를 포함하는 어레이 기판의 제작에 다수의 마스크공정(즉, 포토리소그래피(photolithography)공정)을 필요로 하므로 생산성 면에서 상기 마스크공정의 수를 줄이는 방법이 요구되어지고 있다.
이하, 도 1을 참조하여 일반적인 액정표시장치의 구조에 대해서 상세히 설명한다.
도 1은 일반적인 액정표시장치의 구조를 개략적으로 나타내는 분해사시도로써, 전술한 바와 같이 액정표시장치는 크게 컬러필터 기판(5)과 어레이 기판(10) 및 상기 컬러필터 기판(5)과 어레이 기판(10) 사이에 형성된 액정층(40)으로 이루어져 있다.
이때, 상기 컬러필터 기판(5)은 적(Red; R), 녹(Green; G), 청(Blue; B)의 색상을 구현하는 서브컬러필터(7)로 구분되는 컬러필터(C)와 상기 서브컬러필터(7) 사이를 구분하고 액정층(40)을 투과하는 광을 차단하는 블랙매트릭스(black matrix)(6), 그리고 상기 액정층(40)에 전압을 인가하는 투명한 공통전극(8)으로 이루어져 있다.
상기 어레이 기판(10)에는 상기 기판(10) 위에 종횡으로 배열되어 화소영역(P)을 정의하는 게이트라인(16)과 데이터라인(17)이 형성되어 있다. 이때, 상기 게이트라인(16)과 데이터라인(17)의 교차영역에는 스위칭소자인 박막 트랜지스터(T)가 형성되어 있으며, 상기 각 화소영역(P)에는 화소전극(18)이 형성되어 있다.
상기 화소영역(P)은 컬러필터 기판(5)의 하나의 서브컬러필터(7)에 대응하는 서브화소(sub pixel)로 컬러화상은 상기 적, 녹 및 청색의 3종류의 서브컬러필터(7)를 조합하여 얻어진다. 즉, 적, 녹 및 청색의 3개의 서브화소가 모여서 한 개의 화소를 이루며, 박막 트랜지스터(T)는 상기 적, 녹 및 청색의 서브화소에 각각 연결되어 있다.
한편, 도면에는 자세히 도시하지 않았지만, 상기 박막 트랜지스터(T)는 상기 게이트라인(16)에 연결된 게이트전극, 상기 데이터라인(17)에 연결된 소오스전극 및 드레인전극으로 구성된다. 또한, 상기 박막 트랜지스터(T)는 상기 게이트전극과 소오스/드레인전극의 절연을 위한 절연막 및 상기 게이트전극에 공급되는 게이트 전압에 의해 소오스전극과 드레인전극 사이에 전도채널(conductive channel)을 형성하는 액티브층을 포함한다.
상기 액티브층은 전술한 바와 같이 비정질 실리콘 박막 또는 다결정 실리콘 박막으로 형성되며, 상기 다결정 실리콘 박막을 이용한 다결정 실리콘 박막 트랜지스터는 비정질 실리콘 박막 트랜지스터와는 다른 구조를 가지게 되기 때문에 상기 다결정 실리콘 박막 트랜지스터와 비정질 실리콘 박막 트랜지스터는 서로 다른 제조공정을 통해 제작되는 것이 일반적이다.
일반적으로 박막 트랜지스터는 전극들의 형성위치에 따라 크게 스태거드 구조와 코플라나 구조로 구분된다.
도 2는 일반적인 스태거드 구조의 비정질 실리콘 박막 트랜지스터를 나타내는 단면도이며, 도 3은 일반적인 코플라나 구조의 다결정 실리콘 박막 트랜지스터를 나타내는 단면도이다.
도 2 및 도 3을 참조하면, 일반적으로 상기 스태거드 구조는 소오스/드레인전극(22', 23') 및 게이트전극(21')이 절연막(15a)을 사이에 두고 각각 상, 하부에 존재하는 구조로서 비정질 실리콘 박막 트랜지스터에 적용되는 구조이며, 상기 코플라나 구조는 게이트전극(21") 및 소오스/드레인전극(22", 23")이 모두 절연막(15a, 15b)의 상부 또는 하부에 배치되는 구조로서 CMOS(Complementary Metal Oxide Semiconductor) 및 다결정 실리콘 박막 트랜지스터에 일반적으로 적용되고 있다.
참고로, 미설명 부호 24', 24"은 박막 트랜지스터의 액티브층으로 각각 비정질 실리콘 박막 및 다결정 실리콘 박막으로 이루어지며, 도면부호 10, 15c, 18 및 25n은 각각 어레이 기판, 보호막, 화소전극 및 오믹-콘택(ohmic contact)층을 나타내고 있다.
상기와 같이 구성되는 다결정 실리콘 박막 트랜지스터는 비정질 실리콘 박막 트랜지스터에 비해 이동도 특성이 우수하지만, 다결정 실리콘 박막의 형성에 추가적인 결정화공정을 필요로 하며, 상기 비정질 실리콘 박막 트랜지스터와는 다른 제조공정을 이용하여 제작하는 것이 일반적이다.
즉, 상기 다결정 실리콘 박막 트랜지스터는 다결정 실리콘 박막을 얻기 위해서 비정질 실리콘 박막을 증착한 후 열처리와 같은 결정화공정을 추가적으로 진행하여야 하는데, 상기 결정화공정은 레이저장비와 같은 고가의 장비 및 긴 공정시간을 필요로 하며, 코플라나 구조로 형성하는 경우 6~8개의 마스크공정을 필요로 하는 등 제조공정이 복잡한 단점이 있다.
또한, 상기의 다결정 실리콘 박막 트랜지스터는 비정질 실리콘 박막 트랜지스터에 비해 높은 온 전류(on current) 특성을 가지고 있으나, 다결정 실리콘의 그레인 경계(grain boundary)와 더불어 그레인 내에 존재하는 트랩 사이트(trap site) 등에 의한 오프 전류(off current), 즉 누설전류와 드레인 인접부의 전계 크기에 의해 결정되는 밴드-투-밴드 터널링(band-to-band tunneling)에 의한 누설전류가 문제가 된다.
이러한 문제점을 해결하기 위한 해결방안 중 하나로 엘디디(Lightly Doped Drain; LDD) 구조 등이 있으나, 기본적으로 구조가 복잡하고 마스크수가 증가되는 문제를 갖고 있다.
본 발명은 상기한 문제를 해결하기 위한 것으로, 액티브층 내에 비정질 실리콘 채널영역과 다결정 실리콘 채널영역이 함께 존재하는 하이브리드 구조를 채택함으로써 높은 이동도와 낮은 오프전류 특성을 가진 박막 트랜지스터 및 그 제조방법을 제공하는데 목적이 있다.
본 발명의 다른 목적은 기존의 스태거드 구조의 비정질 실리콘 박막 트랜지스터 제조공정을 변형시키지 않는 범위 내에서 간단한 결정화방법으로 상기의 하이브리드 구조를 제작함으로써 제조공정이 단순화되고 비용이 절감된 박막 트랜지스터 및 그 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.
상기한 목적을 달성하기 위하여, 본 발명의 박막 트랜지스터의 제조방법은 기판 위에 소정의 이격영역을 가지도록 제 1 게이트전극과 제 2 게이트전극을 형성하는 단계, 게이트절연막이 형성된 상기 기판 위에 비정질 실리콘으로 액티브층을 형성하는 단계, 오믹-콘택층(ohmic contact layer)이 형성된 상기 기판 위에 상기 오믹-콘택층을 통해 상기 액티브층의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극을 형성하는 단계 및 상기 기판의 배면으로부터 상기 이격영역을 통해 레이저를 조사하여 상기 이격영역에 대응하는 상기 액티브층의 일부 영역을 결정화하는 단계를 포함하여 구성될 수 있다.
이때, 상기 액티브층은 상기 결정화된 액티브층의 일부 영역을 제외한 나머지 영역은 상기 비정질 실리콘으로 구성되는 것을 특징으로 한다.
본 발명의 박막 트랜지스터는 기판 위에 소정의 이격영역을 가지도록 배치된 제 1 게이트전극과 제 2 게이트전극 및 게이트절연막 위에 배치되며, 상기 이격영역에 대응하여 결정화된 실리콘으로 이루어진 다결정 실리콘 채널영역 및 상기 다결정 실리콘 채널영역을 제외한 나머지 영역에 비정질 실리콘으로 이루어진 비정질 실리콘 채널영역을 포함하는 액티브층을 포함하여 구성될 수 있다.
상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 및 그 제조방법은 기존의 비정질 실리콘 박막 트랜지스터에 비해 높은 이동도(약 1~5cm2/Vs) 특성을 확보하는 한편, 기존의 다결정 실리콘 박막 트랜지스터에 비해 낮은 오프 전류(약 1011~1012A) 특성을 확보할 수 있는 효과를 제공한다.
또한, 본 발명에 따른 박막 트랜지스터 및 그 제조방법은 기존의 스태거드 구조의 비정질 실리콘 박막 트랜지스터 제조공정을 변형시키지 않는 범위 내에서 4~5개의 마스크공정을 통해 제작할 수 있어 제조공정 및 비용을 절감시키는 효과를 제공한다.
또한, 상기 본 발명에 따른 박막 트랜지스터 및 그 제조방법은 결정화방법에 배면 레이저조사를 이용하게 되므로, 기판 전면에 대한 레이저 결정화가 필요한 일반적인 다결정 실리콘 박막 트랜지스터에 비해 생산성이 우수한 효과를 제공한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 박막 트랜지스터 및 그 제조방법의 바람직한 실시예를 상세히 설명한다.
도 4는 본 발명의 실시예에 따른 박막 트랜지스터를 개략적으로 나타내는 단면도로서, 액티브층 내에 비정질 실리콘 채널영역과 다결정 실리콘 채널영역이 함께 존재하는 하이브리드 구조의 박막 트랜지스터를 나타내고 있다.
도면에 도시된 바와 같이, 본 발명의 실시예에 따른 박막 트랜지스터는 크게 기판(110) 위에 형성된 게이트전극(121a, 121b), 상기 게이트전극(121a, 121b) 위에 형성된 게이트절연막(115a), 상기 게이트절연막(115a) 위에 형성된 액티브층(124) 및 상기 액티브층(124)의 소오스/드레인영역(124a, 124b)과 전기적으로 접속하는 소오스/드레인전극(122, 123)으로 이루어져 있다.
그리고, 상기 본 발명의 실시예에 따른 박막 트랜지스터는 상기 소오스/드레인전극(122, 123)이 형성된 기판(110) 위에 형성된 보호층(115b) 및 상기 보호층(115b)에 형성된 콘택홀을 통해 상기 드레인전극(123)과 전기적으로 접속하는 화소전극(118)을 포함한다.
이때, 상기 소오스/드레인전극(122, 123)은 n+ 비정질 실리콘 박막으로 이루어진 오믹-콘택층(ohmic contact layer)(125n)을 통해 비정질 실리콘 박막으로 이루어진 상기 액티브층(124)의 소오스/드레인영역(124a, 124b)과 오믹-콘택을 형성 하게 된다.
여기서, 본 발명의 실시예에 따른 박막 트랜지스터는 2개 이상의 게이트전극(121a, 121b)을 병렬로 구성하여 게이트 오프셋(offset) 구조를 형성하는 한편, 상기 액티브층(124)의 채널영역이 상기 게이트 오프셋 영역에 형성된 다결정 실리콘 채널영역(124c) 및 상기 다결정 실리콘 채널영역(124c)과 소오스/드레인영역(124a, 124b) 사이에 형성된 비정질 실리콘 채널영역(124c')으로 이루어진 것을 특징으로 한다.
이와 같이 본 발명의 실시예에 따른 박막 트랜지스터는 액티브층의 채널영역으로 비정질 실리콘 박막으로 이루어진 비정질 실리콘 채널영역 및 다결정 실리콘 박막으로 이루어진 다결정 실리콘 채널영역의 하이브리드 구조를 채택하며, 이때 기존의 스태거드 구조의 비정질 실리콘 박막 트랜지스터 제조공정을 변형시키지 않는 범위 내에서 배면 레이저조사를 통해 액티브층의 일부를 결정화함으로써 상기의 하이브리드 구조를 제작할 수 있게 되는데, 이를 다음의 박막 트랜지스터의 제조방법을 통해 상세히 설명한다.
도 5a 내지 도 5e는 상기 도 4에 도시된 박막 트랜지스터의 I제조공정을 순차적으로 나타내는 단면도이다.
도 5a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 기판(110) 위에 소정의 게이트전극(121a, 121b)을 형성한다.
상기 게이트전극(121a, 121b)은 제 1 도전막을 상기 기판(110) 전면에 증착한 후 포토리소그래피공정(제 1 마스크공정)을 통해 선택적으로 패터닝하여 형성하 게 되며, 이때 상기 게이트전극(121a, 121b)은 2개 이상을 병렬로 구성함에 따라 게이트 오프셋 구조를 형성하게 된다.
여기서, 상기 제 1 도전막으로 알루미늄(aluminium; Al), 알루미늄 합금(Al alloy), 텅스텐(tungsten; W), 구리(copper; Cu), 니켈(nickel; Ni), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo), 티타늄(titanium; Ti), 백금(platinum; Pt), 탄탈(tantalum; Ta) 등과 같은 저저항 불투명 도전물질을 사용할 수 있으며, 상기 도전물질이 두 가지 이상 적층된 다층구조로 형성할 수도 있다.
이후, 도 5b에 도시된 바와 같이, 상기 게이트전극(121a, 121b)이 형성된 기판(110) 전면에 게이트절연막(115a), 비정질 실리콘 박막, n+ 비정질 실리콘 박막 및 제 2 도전막을 형성한 후, 포토리소그래피공정(제 2 마스크공정)을 통해 선택적으로 제거함으로써 상기 기판(110)의 게이트전극(121a, 121b) 상부에 상기 비정질 실리콘 박막으로 이루어진 액티브패턴(124)을 형성하는 한편, 상기 제 2 도전막으로 이루어지며 오믹-콘택층(125n)을 통해 상기 액티브패턴(124)의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극(122, 123)을 형성하게 된다.
여기서, 본 발명의 실시예에 따른 상기 액티브패턴(124)과 소오스/드레인전극(122, 123)은 회절마스크 또는 하프-톤 마스크(이하, 회절마스크를 지칭하는 경우에는 하프-톤 마스크를 포함하는 것으로 함)를 이용하여 한번의 마스크공정(제 2 마스크공정)으로 동시에 형성하게 되는데, 이하 도면을 참조하여 상기 제 2 마스크공정을 상세히 설명한다.
도 6a 내지 도 6f는 상기 도 5b에 도시된 박막 트랜지스터에 있어서, 제 2 마스크공정을 구체적으로 나타내는 단면도이다.
도 6a에 도시된 바와 같이, 상기 게이트전극(121a, 121b)이 형성된 기판(110) 전면에 게이트절연막(115a), 비정질 실리콘 박막(120), n+ 비정질 실리콘 박막(125) 및 제 2 도전막(130)을 형성한다.
이때, 상기 게이트절연막(115a)은 후술할 결정화공정을 위한 버퍼층(buffer layer)의 역할을 하게되며, 상기 제 2 도전막(130)은 소오스전극과 드레인전극을 구성하기 위해 알루미늄, 알루미늄 합금, 텅스텐, 구리, 크롬, 몰리브덴 및 몰리브덴 합금 등과 같은 저저항 불투명 도전물질로 이루어질 수 있다.
이때, 상기 비정질 실리콘 박막(120)의 증착시 탈 수소화된 비정질 실리콘 박막(120)을 증착할 수도 있으며, 비정질 실리콘 박막(120)의 증착 후 탈 수소화 과정을 거칠 수도 있다.
그리고, 도 6b에 도시된 바와 같이, 상기 기판(110) 전면에 포토레지스트와 같은 감광성물질로 이루어진 감광막(170)을 형성한 후, 본 발명의 실시예에 따른 회절마스크(180)를 통해 상기 감광막(170)에 선택적으로 광을 조사한다.
이때, 상기 회절마스크(180)에는 조사된 광을 모두 투과시키는 제 1 투과영역(I)과 슬릿패턴이 적용되어 광의 일부만 투과시키고 일부는 차단하는 제 2 투과영역(II) 및 조사된 모든 광을 차단하는 차단영역(III)이 마련되어 있으며, 상기 회절마스크(180)를 투과한 광만이 상기 감광막(170)에 조사되게 된다.
이어서, 상기 회절마스크(180)를 통해 노광된 상기 감광막(170)을 현상하고 나면, 도 6c에 도시된 바와 같이, 상기 차단영역(III)과 제 2 투과영역(II)을 통해 광이 모두 차단되거나 일부만 차단된 영역에는 소정 두께의 제 1 감광막패턴(170a) 내지 제 3 감광막패턴(170c)이 남아있게 되고, 모든 광이 투과된 제 1 투과영역(I)에는 상기 감광막이 완전히 제거되어 상기 제 2 도전막(130) 표면이 노출되게 된다.
이때, 상기 차단영역(III)에 형성된 제 1 감광막패턴(170a)과 제 2 감광막패턴(170b)은 제 2 투과영역(II)을 통해 형성된 제 3 감광막패턴(170c)보다 두껍게 형성된다. 또한, 상기 제 1 투과영역(I)을 통해 광이 모두 투과된 영역에는 상기 감광막이 완전히 제거되는데, 이것은 포지티브 타입의 포토레지스트를 사용했기 때문이며, 본 발명이 이에 한정되는 것은 아니며 네거티브 타입의 포토레지스트를 사용하여도 무방하다.
다음으로, 도 6d에 도시된 바와 같이, 상기와 같이 형성된 제 1 감광막패턴(170a) 내지 제 3 감광막패턴(170c)을 마스크로 하여, 그 하부에 형성된 비정질 실리콘 박막과 n+ 비정질 실리콘 박막 및 제 2 도전막을 선택적으로 제거하게 되면, 상기 기판(110)의 게이트전극(121a, 121b) 상부에 상기 비정질 실리콘 박막으로 이루어진 액티브패턴(124)이 형성되게 된다.
이때, 상기 액티브패턴(124) 상부에는 각각 상기 n+ 비정질 실리콘 박막과 제 2 도전막으로 이루어지며 상기 액티브패턴(124)과 동일한 형태로 패터닝된 n+ 비정질 실리콘 박막패턴(125')과 제 2 도전막패턴(130')이 형성되게 된다.
이후, 상기 제 1 감광막패턴(170a) 내지 제 3 감광막패턴(170c)의 일부를 제 거하는 애싱(ahing)공정을 진행하게 되면, 도 6e에 도시된 바와 같이, 상기 제 2 투과영역(II)의 제 3 감광막패턴이 완전히 제거되게 된다.
이때, 상기 제 1 감광막패턴과 제 2 감광막패턴은 상기 제 3 감광막패턴의 두께만큼이 제거된 제 4 감광막패턴(170a')과 제 5 감광막패턴(170b')으로 상기 차단영역(III)에 대응하는 소오스전극영역과 드레인전극영역에만 남아있게 된다.
이후, 도 6f에 도시된 바와 같이, 상기 남아있는 제 4 감광막패턴(170a')과 제 5 감광막패턴(170b')을 마스크로 하여 상기 n+ 비정질 실리콘 박막패턴과 제 2 도전막패턴의 일부를 제거함으로써 상기 기판(110)에 상기 제 2 도전막으로 이루어진 소오스전극(122)과 드레인전극(123)을 형성하게 된다.
이때, 상기 액티브패턴(124) 상부에는 상기 n+ 비정질 실리콘 박막으로 이루어지며 상기 액티브패턴(124)의 소오스/드레인영역과 상기 소오스/드레인전극(122, 123) 사이를 오믹-콘택시키는 오믹-콘택층(125n)이 형성되게 된다.
이와 같이 본 발명의 실시예는 회절마스크를 이용함으로써 상기 액티브패턴(124)과 소오스/드레인전극(122, 123)을 한번의 마스크공정을 통해 형성할 수 있게 된다.
다만, 본 발명이 이에 한정되는 것은 아니며, 상기 액티브패턴(124)과 소오스/드레인전극(122, 123)은 2번의 마스크공정을 통해 각각 형성할 수도 있다.
다음으로, 도 5c에 도시된 바와 같이, 상기 액티브패턴(124)과 소오스/드레인전극(122, 123)이 형성된 기판(110) 전면에 소정의 보호막(115b)을 형성한 후, 포토리소그래피공정(제 3 마스크공정)을 이용하여 선택적으로 패터닝함으로써 상기 드레인전극(123)의 일부를 노출시키는 콘택홀(140)을 형성하게 된다.
그리고, 도 5d에 도시된 바와 같이, 상기 보호막(115b)이 형성된 기판(110) 전면에 제 3 도전막을 형성한 후, 포토리소그래피공정(제 4 마스크공정)을 이용하여 선택적으로 패터닝함으로써 상기 제 3 도전막으로 이루어지며 상기 콘택홀(140)을 통해 상기 드레인전극(123)과 전기적으로 접속하는 화소전극(118)을 형성하게 된다.
이때, 상기 제 3 도전막은 화소전극(118)을 구성하기 위해 인듐-틴-옥사이드(Indium Tin Oxide; ITO) 또는 인듐-징크-옥사이드(Indium Zinc Oxide; IZO) 등과 같은 투과율이 뛰어난 투명 도전물질을 이용할 수 있다.
다음으로, 상기 화소전극(118)이 형성된 박막 트랜지스터는 도 5e에 도시된 바와 같이, 게이트 오프셋으로 인해 상기 게이트전극(121a, 121b)에 의해 가려지지 않는 액티브층(124)의 소정영역을 상기 박막 트랜지스터의 배면으로부터 레이저를 조사하여 결정화를 진행하게 된다. 이후, 소정의 어닐링(annealing)공정을 진행할 수 있다.
이때, 완성된 박막 트랜지스터는 액티브층(124)에 상기 레이저조사를 통해 결정화된 다결정 실리콘 채널영역(124c)과 상기 게이트전극(121a, 121b)에 의해 레이저가 차폐된 비정질 실리콘 채널영역(124c')이 함께 존재하게 되며, 이에 따라 기존의 일반적인 비정질 실리콘 박막 트랜지스터에 비해 온 전류와 이동도(약 1~5cm2/Vs)가 높아지고, 기존의 일반적인 다결정 실리콘 박막 트랜지스터에 비해 오 프 전류(약 1011~1012A)가 낮아지게 된다.
이때, 도면에는 도시하지 않았지만, 상기 게이트전극(121a, 121b)에 의해 차폐되어 결정화가 이루어지지 않는 액티브층(124)의 일부가 상기 결정화된 다결정 실리콘 채널영역(124c)으로부터의 열 전달에 의하여 일부 결정화가 이루어질 수도 있다.
도 7a 내지 도 7c는 배면 레이저조사에 따른 액티브층의 결정화과정을 순차적으로 나타내는 단면도이며, 도 8은 상기 도 7a 내지 도 7c에 도시된 결정화과정에 의해 결정화된 액티브층의 일부를 나타내는 주사전자현미경(Scanning Electron Microscope; SEM)사진이다.
이때, 게이트 오프셋의 폭 및 기타 레이저공정의 조건에 따라 달라지겠지만, 상기 박막 트랜지스터의 배면으로부터 레이저를 조사 받은 액티브층(124)은 도 7a에 도시된 바와 같이, 상기 레이저 조사에 의해 소정영역이 용융(melting)되게 된다.
참고로, 상기 도 7a는 Rm의 폭만큼 상기 액티브층(124)의 비정질 실리콘이 용융된 상태를 예를 들어 나타내고 있으며, Ps는 레이저가 조사되지 않아 고체 상태로 남아있는 비정질 실리콘 영역을 나타내고 있다.
이때, 도 7b에 도시된 바와 같이, 상기 비정질 실리콘 영역(Ps)의 측면 경계로부터 액티브층(124)의 중심방향으로 결정이 성장하여 비교적 큰 사이즈를 가진 그레인(G)이 형성되게 된다.
이후, 도 7c에 도시된 바와 같이, 상기 액티브층(124)의 중심방향으로 성장한 그레인(G)의 사이즈, 즉 폭의 2배보다 용융된 액티브층(124)의 폭(Rm)이 더 큰 경우에는 상기 액티브층(124)의 중심부에 미세한 그레인(Gn)들이 형성되게 된다(도 8 참조).
전술한 바와 같이 본 발명의 실시예에 따른 박막 트랜지스터는 기존의 스태거드 구조의 비정질 실리콘 박막 트랜지스터 제조공정을 변형시키지 않는 범위 내에서 4~5개의 마스크공정을 통해 제작할 수 있어 제조공정 및 비용을 절감시키는 효과를 제공한다.
또한, 상기 본 발명의 실시예에 따른 박막 트랜지스터는 결정화방법에 배면 레이저조사를 이용하게 되므로, 기판 전면에 대한 레이저 결정화가 필요한 일반적인 다결정 실리콘 박막 트랜지스터에 비해 생산성이 우수한 효과를 제공한다.
상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.
도 1은 일반적인 액정표시장치의 구조를 개략적으로 나타내는 분해사시도.
도 2는 일반적인 스태거드 구조의 비정질 실리콘 박막 트랜지스터를 나타내는 단면도.
도 3은 일반적인 코플라나 구조의 다결정 실리콘 박막 트랜지스터를 나타내는 단면도.
도 4는 본 발명의 실시예에 따른 박막 트랜지스터를 개략적으로 나타내는 단면도.
도 5a 내지 도 5e는 상기 도 4에 도시된 박막 트랜지스터의 제조공정을 순차적으로 나타내는 단면도.
도 6a 내지 도 6f는 상기 도 5b에 도시된 박막 트랜지스터에 있어서, 제 2 마스크공정을 구체적으로 나타내는 단면도.
도 7a 내지 도 7c는 배면 레이저조사에 따른 액티브층의 결정화과정을 순차적으로 나타내는 단면도.
도 8은 상기 도 7a 내지 도 7c에 도시된 결정화과정에 의해 결정화된 액티브층의 일부를 나타내는 주사전자현미경(Scanning Electron Microscope; SEM)사진.
** 도면의 주요부분에 대한 부호의 설명 **
118 : 화소전극 121a,121b : 게이트전극
122 : 소오스전극 123 : 드레인전극
124 : 액티브층 124c : 다결정 실리콘 채널영역
124c' : 비정질 실리콘 채널영역

Claims (10)

  1. 기판 위에 소정의 이격영역을 가지도록 제 1 게이트전극과 제 2 게이트전극을 형성하는 단계;
    상기 제 1, 제 2 게이트전극이 형성된 기판 위에 게이트절연막을 형성하는 단계;
    상기 게이트절연막이 형성된 상기 기판 위에 비정질 실리콘으로 액티브층을 형성하는 단계;
    상기 액티브층이 형성된 상기 기판 위에 n+ 비정질 실리콘 박막으로 이루어진 오믹-콘택층을 형성하는 단계;
    상기 오믹-콘택층(ohmic contact layer)이 형성된 상기 기판 위에 상기 오믹-콘택층을 통해 상기 액티브층의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극을 형성하는 단계; 및
    상기 기판의 배면으로부터 상기 이격영역을 통해 레이저를 조사하여 상기 이격영역에 대응하는 상기 액티브층의 일부 영역을 결정화하는 단계를 포함하며,
    상기 액티브층은 상기 결정화된 액티브층의 일부 영역을 제외한 나머지 영역은 상기 비정질 실리콘으로 구성되는 박막 트랜지스터의 제조방법.
  2. 제 1 항에 있어서,
    상기 소오스/드레인전극이 형성된 상기 기판 전면에 보호막을 형성하는 단계;
    상기 보호막의 일부 영역을 제거하여 상기 드레인전극의 일부를 노출시키는 콘택홀을 형성하는 단계; 및
    상기 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 화소전극을 형성하는 단계를 추가로 포함하는 박막 트랜지스터의 제조방법.
  3. 삭제
  4. 제 1 항에 있어서, 상기 액티브층과 상기 소오스/드레인전극은 동일한 마스크공정을 통해 형성하는 박막 트랜지스터의 제조방법.
  5. 삭제
  6. 제 1 항에 있어서, 상기 결정화된 액티브층의 일부 영역은 상기 액티브층의 나머지 영역의 측면 경계로부터 상기 액티브층의 중심 방향으로 결정이 성장한 박막 트랜지스터의 제조방법.
  7. 기판 위에 소정의 이격영역을 가지도록 배치된 제 1 게이트전극과 제 2 게이트전극;
    상기 제 1, 제 2 게이트전극이 배치된 상기 기판 위의 게이트절연막;
    상기 게이트절연막 위에 배치되며, 상기 이격영역에 대응하여 결정화된 실리콘으로 이루어진 다결정 실리콘 채널영역 및 상기 다결정 실리콘 채널영역을 제외한 나머지 영역에 비정질 실리콘으로 이루어진 비정질 실리콘 채널영역을 포함하는 액티브층;
    상기 액티브층 위에 n+ 비정질 실리콘 박막으로 이루어진 오믹-콘택층;
    상기 오믹-콘택층 위에 상기 오믹-콘택층을 통해 상기 액티브층의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극;
    상기 소오스/드레인전극 위에 상기 드레인전극의 일부를 노출시키는 콘택홀을 포함하는 보호막; 및
    상기 콘택홀을 통해 상기 드레인전극에 전기적으로 접속하는 화소전극을 포함하는 박막 트랜지스터.
  8. 삭제
  9. 삭제
  10. 제 7 항에 있어서, 상기 액티브층의 다결정 실리콘 채널영역은 상기 비정질 실리콘 채널영역의 측면 경계로부터 상기 액티브층의 중심 방향으로 결정이 성장한 박막 트랜지스터.
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