KR101611684B1 - 반도체 디바이스를 위한 패키징 방법, 패키징된 반도체 디바이스, 및 이의 설계 방법 - Google Patents

반도체 디바이스를 위한 패키징 방법, 패키징된 반도체 디바이스, 및 이의 설계 방법 Download PDF

Info

Publication number
KR101611684B1
KR101611684B1 KR1020140033523A KR20140033523A KR101611684B1 KR 101611684 B1 KR101611684 B1 KR 101611684B1 KR 1020140033523 A KR1020140033523 A KR 1020140033523A KR 20140033523 A KR20140033523 A KR 20140033523A KR 101611684 B1 KR101611684 B1 KR 101611684B1
Authority
KR
South Korea
Prior art keywords
die
dies
vias
forming
disposed
Prior art date
Application number
KR1020140033523A
Other languages
English (en)
Other versions
KR20150085763A (ko
Inventor
왕 츄에이-탕
리우 몬센
유 천-후아
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20150085763A publication Critical patent/KR20150085763A/ko
Application granted granted Critical
Publication of KR101611684B1 publication Critical patent/KR101611684B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/394—Routing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73259—Bump and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/82005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92224—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H01L2225/06544—Design considerations for via connections, e.g. geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Abstract

반도체 디바이스를 위한 패키징 방법, 패키징된 반도체 디바이스, 및 패키징된 반도체 디바이스의 설계 방법이 개시된다. 일부 실시예들에서, 복수의 반도체 디바이스들을 패키징하는 방법은 제 1 다이를 제공하는 단계, 및 제 1 다이에 제 2 다이들을 결합하는 단계를 포함한다. 전기 접속부가 제 1 다이와 제 2 다이들 각각 사이에 형성된다. 전기 접속부 각각의 일부분이 제 2 다이들 사이에 배치된다.

Description

반도체 디바이스를 위한 패키징 방법, 패키징된 반도체 디바이스, 및 이의 설계 방법{PACKAGING METHODS FOR SEMICONDUCTOR DEVICES, PACKAGED SEMICONDUCTOR DEVICES, AND DESIGN METHODS THEREOF}
본 발은 반도체 디바이스에 관한 것이다.
반도체 디바이스는 예를 들어 퍼스널 컴퓨터, 셀룰러 폰, 디지털 카메라, 및 다른 전자 장비와 같은 다양한 전자 애플리케이션들에 이용된다. 반도체 디바이스는 통상적으로 반도체 기판 위에 절연층 또는 유전체층, 전도성층, 및 반도체 물질 층을 순차적으로 퇴적하고, 그 위에 회로 컴포넌트 및 요소들을 형성하기 위해 리소그래피를 이용하여 다양한 물질층들을 패턴화함으로써 제조된다.
수십 또는 수백의 집적 회로들이 통상적으로 단일 반도체 웨이퍼 상에 제조된다. 개별 다이들은 스크라이브 라인을 따라 집적 회로들을 절단함으로써 단일화(singulate)된다. 그리고 나서, 개별 다이들은 예를 들어, 멀티 칩 모듈에서 또는 다른 유형의 패키징에서 각기 패키징된다.
반도체 산업은 최소 피처(feature) 크기의 지속적인 감소로 다양한 전자 컴포넌트들(예컨대, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적 밀도를 지속적으로 향상시키고, 이는 주어진 영역 내에 더욱 많은 컴포넌트들이 통합될 수 있도록 한다. 일부 애플리케이션의 경우, 이러한 작은 전자 컴포넌트들은 또한 과거의 패키지들보다 더욱 적은 영역을 이용하는 작은 패키지들을 요구한다.
본 발명의 목적은 반도체 디바이스를 위한 패키징 방법, 패키징된 반도체 디바이스, 및 패키징된 반도체 디바이스의 설계 방법을 제공하는 것이다.
일부 실시예들에서, 복수의 반도체 디바이스들을 패키징하는 방법은 제 1 다이를 제공하는 단계, 및 제 1 다이에 복수의 제 2 다이들을 결합하는 단계를 포함한다. 전기 접속부가 제 1 다이와 복수의 제 2 다이들 각각 사이에 형성된다. 전기 접속부 각각의 일부분이 복수의 제 2 다이들 사이에 배치된다.
일부 실시예들에서, 패키징된 반도체 디바이스는 제 1 다이 및 제 1 다이 위에 배치된 복수의 제 2 다이들을 포함한다. 복수의 전기 접속부가 제 1 다이와 제 2 다이들 각각 사이에 배치된다. 복수의 전기 접속부 각각의 일부분이 복수의 제 2 다이들 사이에 배치된다.
일부 실시예들에서, 패키징된 반도체 디바이스를 위한 설계 방법은 제 1 다이 설계를 제공하는 단계, 및 제 2 다이 설계를 제공하는 단계를 포함한다. 제 2 다이 설계의 제 2 다이는 제 1 다이 설계의 제 1 다이 상에 적층되도록 구성된다. 제 2 다이 설계는 복수의 제 2 다이를 위한 설계로 분할된다. 이러한 방법은 패키징된 반도체 디바이스를 위한 전기 접속부를 설계하는 단계를 포함한다. 전기 접속부를 설계하는 단계는 복수의 제 2 다이들에 결합 가능한 수평적 전기 접속부를 설계하는 단계, 및 수평적 전기 접속부와 제 1 다이 사이에 결합 가능한 수직적 전기 접속부를 설계하는 단계를 포함한다. 수직적 전기 접속부는 일부 실시예들에서 복수의 제 2 다이들 중 2개의 제 2 다이들 사이에 배치 가능하다.
본 발명에 따르면, 반도체 디바이스를 위한 패키징 방법, 패키징된 반도체 디바이스, 및 패키징된 반도체 디바이스의 설계 방법을 제공하는 것이 가능하다.
본 발명개시의 양태는 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1 내지 도 7은 일부 실시예들에 따라 다양한 단계에서의 반도체 디바이스를 패키징하는 방법의 횡단면도를 나타낸다.
도 8은 도 7에 도시된 패키징된 반도체 디바이스의 평면도이다.
도 9 내지 도 15는 일부 실시예들에 따라 다양한 단계에서의 반도체 디바이스를 패키징하는 방법의 횡단면도를 나타낸다.
도 16은 도 15에 도시된 패키징된 반도체 디바이스의 평면도이다.
도 17 내지 도 23은 일부 실시예들에 따라 다양한 단계에서의 반도체 디바이스를 패키징하는 방법의 횡단면도를 나타낸다.
도 24는 도 23에 도시된 패키징된 반도체 디바이스의 평면도이다.
도 25는 일부 실시예들에 따라 반도체 디바이스를 패키징하는 방법의 흐름도이다.
다음의 발명개시는 제공된 주제의 상이한 피처(feature)들을 구현하는 다수의 상이한 실시예들, 또는 예들을 제공한다. 컴포넌트 및 배치의 특정한 예들은 본 발명개시를 단순화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은, 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 부가적인 피처들이 형성되는 실시예들을 또한 포함할 수 있다. 게다가, 본 발명개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순함과 명료함을 위한 것으로, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하지 않는다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적 관계 용어들이 도면들에 나타난 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는데 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적 관계 용어들은 도면에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 이용되는 공간적 관계 설명이 또한 이해된다.
본 발명개시의 일부 실시예들은 반도체 디바이스를 패키징하는 방법 및 이의 구조물에 관한 것이다. 일부 실시예들은 패키징된 반도체 디바이스의 설계 방법에 관한 것이다. 패키징된 반도체 디바이스 및 설계는 다른 다이 상에 적층되는 복수의 다이들 사이에 배치되는 관통 비아(through-via)를 포함한다. 관통 비아는 몰딩 컴파운드 내에 배치되거나, 다이 또는 인터포저 내에 배치될 수 있고, 이는 본 명세서에서 더욱 설명될 것이다.
도 1 내지 도 7은 일부 실시예들에 따라 다양한 단계에서의 반도체 디바이스를 패키징하는 방법의 횡단면도를 나타낸다. 먼저 도 1을 참조하면, 제 1 다이(102)가 도시되어 있다. 제 1 다이(102)는 일부 실시예들에서 제 1 기능을 수행하도록 구성된다. 예를 들어, 제 1 다이(102)는 일부 실시예들에서 메모리 디바이스를 포함할 수 있다. 대안적으로, 제 1 다이(102)는 다른 유형의 기능을 수행하도록 구성될 수 있다. 제 1 다이(102)는 예를 들어 일부 실시예들에서 비교적 고급의 웨이퍼 노드를 이용하여 제조될 수 있다.
제 1 다이(102)는 제 1 다이(102)의 한 측면의 표면에 인접하게 배치된 입출력 영역(104)을 포함한다. 입출력 영역(104)은 자신의 표면에 배치된 콘택 패드(contact pad)(도시되지 않음)와 같은 복수의 커넥터들을 포함할 수 있다. 입출력 영역(104)은 또한 본 명세서에서(예컨대, 특허청구범위의 일부에서) 입출력 인터페이스로서 언급된다. 콘택 패드는 제 1 다이(102)의 내부 배선에 결합될 수 있고, 이러한 배선은 예를 들어 제 1 다이(102)의 금속층 또는 폴리실리콘층의 전도성 라인 및/또는 비아를 포함할 수 있고, 이들은 도시되지 않았다. 입출력 영역(104)의 커넥터는 일부 실시예들에서 제 1 다이(102)의 중앙 영역에 주로 배치된다. 대안적으로, 입출력 영역(104)의 커넥터는 제 1 다이(102)의 다른 영역에 배치되거나, 제 1 다이(102)의 전체 표면 위에 배치될 수 있다. 입출력 영역(104)은 예를 들어 일부 실시예들에서 넓은 입출력(I/O) 인터페이스를 포함한다. I/O 인터페이스의 커넥터는 대략 1 ㎛ 내지 대략 300 ㎛의 피치를 포함할 수 있고, I/O 총수는 예를 들어 일부 실시예들에서 대략 100개 내지 대략 1000개 또는 그 이상의 수를 포함할 수 있다. 대안적으로, 입출력 영역(104)의 I/O 인터페이스는 다른 피치 및 I/O 총수를 포함할 수 있다.
제 1 다이(102)는 캐리어(100)에 결합되고, 이는 또한 도 1에 도시되어 있다. 제 1 다이(102)는 예를 들어 접착제 또는 글루를 이용하여 캐리어(100)에 결합될 수 있다. 캐리어(100)는 반도체 웨이퍼와 같은 웨이퍼를 포함하거나, 캐리어(100)는 유기물 기판 또는 다른 유형의 기판을 포함할 수 있다. 캐리어(100)는 본 명세서에서 더욱 기술될, 도 4에 도시된 제 2 다이들(132a 및 132b)과 같은 다른 다이와 함께 제 1 다이(102)가 패키징된 이후에 제거될 희생 컴포넌트를 포함한다. 캐리어(100)는 나중에 세정되어 예를 들어 다른 반도체 디바이스를 패키징하는데 이용될 수 있다. 대안적으로, 캐리어(100)는 패키징 공정 이후에 폐기될 수 있다.
제 1 다이(102)는 일부 실시예들에 따라 복수의 제 2 다이들[도 1에 도시되지 않음, 도 4에 도시된 제 2 다이들(132a 및 132b) 참조]과 함께 패키징될 다이를 포함할 수 있다.
일부 실시예들에서, 복수의 제 1 다이들(102)이 캐리어(100) 위에 형성되고, 이는 도시되지 않았다. 복수의 제 1 다이들(102)은 캐리어(100) 위에 동시에 패키징될 수 있고, 예를 들어 복수의 패키징된 반도체 디바이스들을 형성하기 위해 나중에 단일화될 수 있다.
몰딩 컴파운드(106a)가 도 2에 도시된 바와 같이 제 1 다이(102) 위에 형성된다. 몰딩 컴파운드(106a)는 몰딩 물질을 포함하고, 예를 들어 추가되는 실리카 기반 필러를 갖는 폴리머, 유기 폴리머 또는 에폭시를 포함할 수 있다. 일부 실시예들에서, 몰딩 컴파운드(106a)는 도포될 때 겔 유형 액체인 액상 몰딩 컴파운드(liquid molding compound; LMC)를 포함한다. 대안적으로, 몰딩 컴파운드(106a)는 다른 절연 물질을 포함할 수 있다. 몰딩 컴파운드(106a)가 제 1 다이(102)의 입출력 영역(104) 내에서 커넥터의 상위 표면 위로 연장되면, 몰딩 컴파운드(106a)는 예를 들어 입출력 영역(104) 위에서 제거된다. 몰딩 컴파운드(106a)는 일부 실시예들에서 제 1 다이(102) 주변에 형성된다.
절연 물질(108) 및 인터커넥트(110)가 제 1 다이(102) 및 몰딩 컴파운드(106a) 위에 배치되고, 이는 또한 도 2에 도시되어 있다. 인터커넥트(110)는 포스트 패시베이션 인터커넥트(post-passivation interconnect; PPI) 구조물을 포함할 수 있고, 절연 물질(108)은 예를 들어 일부 실시예들에서 폴리벤족사졸(polybenzoxazole; PBO)을 포함할 수 있다. 대안적으로, 인터커넥트(110) 및 절연 물질(108)은 다른 물질들을 포함할 수 있다.
다이(122)가 도 3에 도시된 바와 같이 제 1 다이(102) 위에 결합된다. 또한, 다이(122)는 본 명세서에서(예컨대 특허청구범위의 일부에서) 제 3 다이(122)로서 언급된다. 다이(122)는 예를 들어 일부 실시예들에서 입출력 다이를 포함한다. 다이(122)는 자신 안에 형성된 복수의 관통 비아들(120)을 포함한다. 절연 물질(124)이 다이(122)의 한 측면 상에 배치될 수 있다. 관통 비아(120)의 끝 또는 관통 비아(120)에 결합된 콘택 패드가 다이(122)에 대한 전기 접속부를 만들기 위해 절연 물질(124)를 관통해 노출된다. 관통 비아(120)의 반대 끝이 제 1 다이(102) 위에 배치된 인터커넥트(110)에 결합된다. 관통 비아(120)는 일부 실시예들에 따라 다이(122)에 미리 형성된다. 관통 비아(120)는 다이(122)의 한 측면으로부터 다른 측면으로 연장되고, 제 1 다이(102)에 결합되는 수직적 전기 접속부를 제공한다. 관통 비아(120)는 일부 실시예들에서 제 1 다이(102) 위에 배치되어 결합된 인터커넥트(110)의 한 끝에 접속된다.
관통 비아(120)는 일부 실시예들에서 구리 또는 구리 합금을 포함한다. 관통 비아(120)는 일부 실시예들에서 라이너, 장벽층, 시드층, 및 전도성 필 물질(conductive fill material)을 포함할 수 있다. 대안적으로, 관통 비아(120)는 다른 물질들 및 물질층들을 포함할 수 있다. 관통 비아(120)는 일부 실시예들에서 비교적 좁은 피치로 형성된다. 예를 들어, 관통 비아(120)는 일부 실시예들에서 제 3 다이(122)의 임계 치수(critical dimension; CD) 또는 최소 피처 크기로 형성될 수 있다. 관통 비아(120)는 예를 들어 일부 실시예들에서 대략 1 ㎛ 내지 대략 200 ㎛의 폭 및 대략 1 ㎛ 내지 대략 300 ㎛의 피치를 포함할 수 있다. 관통 비아(120)는 도시되지 않았지만, 예를 들어 평면도에서 원형, 타원형, 정사각형, 직사각형 또는 다른 형태를 포함할 수 있다. 대안적으로, 관통 비아(120)는 다른 형태 및 치수를 포함할 수 있다.
관통 비아(120)는 일부 실시예들에 따라 제 1 다이(102)와 제 2 다이들(132a 및 132b) 각각 사이에 형성되는 전기 접속부의 일부분을 포함한다. 관통 비아(120)는 예를 들어 일부 실시예들에서 수직적 전기 접속부를 포함한다.
다이(122)는 일부 실시예들에서 입출력 제어기를 포함한다. 일부 실시예들에서, 다이(122)는 예를 들어 벌크 평면 노드(bulk planar node)와 같은 로 엔드 웨이퍼 노드(low end wafer node)를 포함한다. 관통 비아(120)는 예를 들어 다이(122) 내에 배치되는 기판 관통 비아(through-substrate via; TSV)를 포함할 수 있다. 관통 비아(120) 또는 관통 비아(120)에 결합된 콘택 패드는 구리 대 구리 본딩 공정과 같은 금속 대 금속 본딩 공정을 이용하여 인터커넥트(110)에 결합될 수 있고, 예컨대, 실시예들에서, 관통 비아(120) 및 관통 비아(120)에 결합된 콘택 패드 및 인터커넥트(110)는 다른 예로서 구리 또는 구리 합금을 포함한다. 관통 비아(120)는 예를 들어 일부 실시예들에서 제 1 다이(102)의 입출력 영역(104)에 전기적으로 결합되는 다이(122) 내에 배치된 수직적 전기 접속부를 포함한다.
실시예에서, 복수의 제 1 다이들(102)이 캐리어(100) 위에 동시에 패키징되고, 다이(122)는 제 1 다이(102) 각각에 결합된다. 일부 실시예들에서, 도시되지 않았지만 2개 이상의 다이들(122)이 제 1 다이(102)에 결합될 수 있다.
다음으로, 도 4에 도시된 바와 같이, 복수의 제 2 다이들(132a 및 132b)이 제 1 다이(102)에 결합된다. 오직 2개의 제 2 다이들(132a 및 132b)만이 도면에 도시되었지만, 도시되지 않았지만 대안적으로, 3개 이상의 제 2 다이들(132a 및 132b)이 각각의 제 1 다이(102)에 결합될 수 있다. 관통 비아(120)를 포함하는 제 3 다이(122)가 복수의 제 2 다이들(132a 및 132b) 중 2개의 제 2 다이들 사이에 결합된다. 제 2 다이들(132a 및 132b) 각각은 제 2 다이들(132a 및 132b)의 표면에 인접하게 배치된 절연 물질(134a 및 134b)을 각각 포함할 수 있다. 콘택, 콘택 패드 및/또는 본드 패드와 같은 커넥터들(도시되지 않음)이 제 2 다이들(132a 및 132b)에 대한 전기 접속부를 만들기 위해 절연 물질(134a 및 134b) 내에 배치될 수 있다.
일부 실시예들에서, 제 2 다이들(132a 및 132b)은 제 2 기능을 수행하도록 구성되고, 이러한 제 2 기능은 제 1 다이(102)의 제 1 기능과 상이하다. 대안적으로, 제 2 다이들(132a 및 132b)은 다른 실시예들에서 제 1 다이(102)와 유사하거나 동일한 기능을 포함할 수 있다. 일부 실시예들에서, 제 1 다이(102) 및 복수의 제 2 다이들(132a 및 132b)이 함께 패키징될 때, 제 1 다이(102) 및 복수의 제 2 다이들(132a 및 132b)은 시스템 온 칩(system-on-a-chip; SOC)의 역할을 하도록 하는 기능을 포함한다.
일부 실시예들에서, 제 2 다이들(132a 및 132b)은 프로세서를 포함한다. 제 2 다이들(132a 및 132b)은 일부 실시예들에서 고급 노드 집적 회로를 포함한다. 일부 실시예들에서, 제 2 다이들(132a 및 132b)은 예를 들어 다중 게이트 전계 효과 트랜지스터(multiple-gate field effect transistor; MUGFET) 및 FinFET를 포함할 수 있다. 대안적으로, 제 2 다이들(132a 및 132b)은 다른 유형의 디바이스들을 포함할 수 있다.
일부 실시예들에서, 단일 제 2 다이가 복수의 제 2 다이들(132a 및 132b)을 포함하고, 관통 비아(120)를 포함하는 제 3 다이(122)가 복수의 제 2 다이들(132a 및 132b) 중 2개의 제 2 다이들 사이에 위치될 수 있도록, 제 1 다이(102)와 함께 패키징되는 단일 제 2 다이(도시되지 않음)가 재설계되고, 이는 본 명세서에 더욱 기술될 것이다.
관통 비아(120)를 포함하는 제 3 다이(122)는 일부 실시예들에 따라 복수의 제 2 다이들(132a 및 132b) 중 2개의 제 2 다이들 사이에 결합된다. 제 1 다이(102)의 일부분, 예컨대, 인터커넥트(110)는 일부 실시예들에 따라 제 3 다이(122)의 관통 비아(120)에 전기적으로 결합된다.
도 4에 역시 도시된 바와 같이, 몰딩 컴파운드(106b)가 제 2 다이들(132a 및 132b)과 제 3 다이(122) 사이에 배치된다. 몰딩 컴파운드(106b)는 예를 들어 제 2 다이들(132a 및 132b)과 제 3 다이(122) 주변에 형성된다. 몰딩 컴파운드(106b)는 몰딩 컴파운드(106a)에 대해 기술된 것과 유사한 물질을 포함한다. 또한, 몰딩 컴파운드(106a 및 106b)는 본 명세서에서, 예컨대 특허청구범위의 일부에서, 도입 순서에 따라, 제 1 몰딩 컴파운드(106a) 또는 제 2 몰딩 컴파운드(106b)로서 언급된다. 몰딩 컴파운드(106b)는 예를 들어 일부 실시예들에서 제 2 다이들(132a 및 132b) 주변에 배치되고, 복수의 전기 접속부들의 일부분[예컨대, 제 3 다이(122) 내의 관통 비아(120)]이 제 2 다이들(132a 및 132b) 사이에 배치된다.
절연 물질(138) 및 인터커넥트들(140 및 140')이 도 5에 도시된 바와 같이 복수의 제 2 다이들(132a 및 132b) 및 제 3 다이(122) 위에 형성된다. 절연 물질(138)은 하나 이상의 절연 물질층들 및/또는 패시베이션층들을 포함한다. 인터커넥트들(140 및 140')은 절연 물질(138) 내에 형성된 전도성 라인 및/또는 전도성 비아를 포함한다. 절연 물질(138) 및 인터커넥트들(140 및 140')은 일부 실시예들에서 PPI 구조물 및/또는 재배선층(redistribution layer; RDL)을 포함한다. 대안적으로, 절연 물질(138) 및 인터커넥트들(140 및 140')은 다른 유형의 접속 구조물을 포함할 수 있다.
절연 물질(138) 및 인터커넥트들(140 및 140')은 일부 실시예들에서 몰딩 컴파운드(106b), 제 2 다이들(132a 및 132b), 및 제 3 다이(122) 위에 형성되는 수평적 전기 접속부를 포함한다. 수평적 전기 접속부는 일부 실시예들에 따라 제 2 다이들(132a 및 132b)에 인접한 패키징된 반도체 디바이스(150)(도 7 참조)의 측면 상에 배치된다. 인터커넥트(140')의 일부분(예컨대, 수평적 전기 접속부)이 제 3 다이(122)의 관통 비아(120)에 결합된다. 일부 실시예들에서, 전기 접속부가 예를 들어 제 1 다이(102) 및 제 2 다이들(132a 및 132b)의 콘택, 콘택 패드, 또는 본드 패드보다 넓은 풋프린트로 패키징된 반도체 디바이스(150)에 만들어질 수 있도록 절연 물질(138) 및 인터커넥트(140)는 팬아웃 영역을 포함한다.
도 6에 도시된 바와 같이, 일부 실시예들에서, 캐리어(100)는 제거되고, 그 다음에 복수의 전도체들(146)이 인터커넥트(140)에 결합된다. 전도체(146)는 예를 들어 수평적 전기 접속부의 일부분 위에 형성되어 결합된다. 전도체(146)는 예를 들어 인터커넥트(140)의 콘택 패드 또는 본드 패트에 결합되는 솔더와 같은 공융 물질(eutectic material)을 포함할 수 있다. 전도체(146)는 예로서 솔더 범프 또는 솔더 볼을 포함할 수 있다. 본 명세서에서 용어 "솔더"의 이용은 납 기반 솔더를 위한 Pb-Sn 조성; InSb를 포함하는 무연 솔더; 주석, 은, 및 구리("SAC") 조성; 및 전기 기기에 전도성 솔더 접속부를 형성하고 공통의 녹는점을 갖는 다른 공정 물질과 같은, 납 기반 솔더 및 무연 솔더 양자 모두를 포함한다. 무연 솔더의 경우, 예로서 SAC 105(Sn 98.5%, Ag 1.0%, Cu 0.5%), SAC 305, 및 SAC 405와 같은 가변 조성의 SAC 솔더가 이용될 수 있다. 솔더 볼과 같은 무연 전도체(146)는 은(Ag)의 이용 없이, SnCu 화합물로도 형성될 수 있다. 대안적으로, 무연 솔더 커넥터는 구리의 이용 없이, 주석 및 은(Sn-Ag)을 포함할 수 있다. 전도체(146)는 "볼 그리드 어레이(ball grid array)" 즉 "BGA"로서 언급되는, 그리드로 형성되는 전도체들(146)의 어레이 중에 하나일 수 있다. 대안적으로, 전도체(146)는 다른 모양으로 정렬될 수 있다. 전도체(146)는 또한 예를 들어 비구형(non-spherical)의 전도성 커넥터를 포함할 수 있다. 일부 실시예들에서, 전도체(146)는 포함되지 않는다.
그리고 나서, 패키징된 반도체 디바이스(150)는 도 7에 도시된 바와 같이 뒤집어진다. 복수의 패키징된 반도체 디바이스들(150)은 일부 실시예들에서 다이 소우(die saw)를 이용하여 스크라이브 라인을 따라 이들을 분리시킴으로써 단일화될 수 있다. 패키징된 반도체 디바이스(150)는 제 2 다이들(132a 및 132b)과 함께 패키징되는 제 1 다이(102)를 포함한다. 제 3 다이(122)의 관통 비아(120)는 패키징된 반도체 디바이스(150)에 수직적 전기 접속부를 제공한다. 인터커넥트들(140 및 140')은 패키징된 반도체 디바이스(150)에 수평적 전기 접속부를 제공한다. 유리하게, 관통 비아(120)가 제 2 다이들(132a 및 132b) 사이에 배치되기 때문에, 배선[예컨대, 인터커넥트(140')]의 길이 및 라우팅은 최소화되어, 패키징된 반도체 디바이스(150)의 성능을 개선한다.
도 8은 도 7에 도시된 패키징된 반도체 디바이스(150)의 평면도이다. 제 3 다이(122)의 관통 비아(120)가 제 2 다이들(132a 및 132b) 사이에 배치된다.
인터커넥트들(110, 140 및 140')은 예를 들어 Ti, Al, Ni, 니켈 바나듐(nickel vanadium; NiV), Cu, 또는 이들의 조합 또는 이들의 다수의 층들을 포함할 수 있다. 인터커넥트들(110, 140 및 140')은 예를 들어 전해 도금, 무전해 도금, 스퍼터링, 화학적 기상 증착 방법, 및/또는 포토리소그래피 공정을 이용하여 형성될 수 있다. 인터커넥트(110, 140 및 140')는 예를 들어 Ti, TiW, Cr, 또는 다른 물질의 접착층을 이용하는 다수의 층들 또는 단일 층을 포함할 수 있다. 절연 물질들(108, 124 및 138)은 에폭시, 폴리이미드, 벤조사이클로부텐인(benzocyclobutene; BCB), PBO 등과 같은 폴리머를 포함할 수 있지만, 다른 비교적 연질이며, 대개는 유기물인, 유전체 물질이 또한 이용될 수 있다. 스핀 코팅 또는 다른 상용 형성 방법들이 예를 들어 절연 물질들(108, 124 및 138)을 도포하는데 이용될 수 있다. 대안적으로, 인터커넥트들(110, 140 및 140') 및 절연 물질들(108, 124 및 138)은 다른 물질들을 포함할 수 있고 다른 방법들을 이용하여 형성될 수 있다.
도 9 내지 도 15는 일부 실시예들에 따라 다양한 단계에서의 반도체 디바이스를 패키징하는 방법의 횡단면도를 나타낸다. 도 9에 도시된 바와 같이, 입출력 영역(104)을 포함하는 제 1 다이(102)가 캐리어(100)에 결합된다. 도 10에 도시된 바와 같이, 몰딩 컴파운드(106a)가 제 1 다이(102) 주변에 형성되고, 절연 물질(108) 및 인터커넥트(110)가 제 1 다이(102) 및 몰딩 컴파운드(106a) 위에 형성된다.
도 11에 도시된 바와 같이, 인터포저(152)가 제 1 다이(102) 위에 결합된다. 인터포저(152)는 예를 들어 일부 실시예들에서 수동형 인터포저를 포함한다. 인터포저(152)는 자신 안에 형성된 복수의 관통 비아들(120)을 포함한다. 관통 비아(120)의 끝 또는 관통 비아(120)에 결합된 콘택이 인터포저(152)에 대한 전기 접속부를 만들기 위해 인터포저(152)의 각 측면 상에서 노출된다. 관통 비아(120)는 일부 실시예들에 따라 인터포저(152)에 미리 형성된다. 관통 비아(120)는 인터포저(152)의 한 측면으로부터 다른 측면으로 연장되어, 제 1 다이(102)에 결합되는 수직적 전기 접속부를 제공한다. 관통 비아(120)는 일부 실시예들에서 제 1 다이(102)에 위에 배치되어 결합되는 인터커넥트(110)의 한 끝에 접속된다.
다음으로, 도 12에 도시된 바와 같이, 복수의 제 2 다이들(132a 및 132b)이 제 1 다이(102)에 결합된다. 관통 비아(120)를 포함하는 인터포저(152)가 복수의 제 2 다이들(132a 및 132b) 중 2개의 제 2 다이들 사이에 결합된다. 몰딩 컴파운드(106b)가 제 2 다이들(132a 및 132b)과 인터포저(152) 사이에 배치된다. 도 13에 도시된 바와 같이, 절연 물질(138) 및 인터커넥터들(140 및 140')이 복수의 제 2 다이들(132a 및 132b)과 인터포저(152) 위에 형성된다. 그리고 나서, 도 14에 도시된 바와 같이, 일부 실시예들에서, 복수의 전도체들(146)이 인터커넥트(140)의 일부분에 결합된다.
그리고 나서, 도 15에 도시된 바와 같이, 패키징된 반도체 디바이스(150')는 뒤집어진다. 복수의 패키징된 반도체 디바이스들(150')은 일부 실시예들에서 다이 소우를 이용하여 스크라이브 라인을 따라 이들을 분리시킴으로써 단일화될 수 있다. 패키징된 반도체 디바이스(150')는 제 2 다이들(132a 및 132b)과 함께 패키징되는 제 1 다이(102)를 포함한다. 인터포저(152)의 관통 비아(120)는 패키징된 반도체 디바이스(150')에 수직적 전기 접속부를 제공한다. 인터커넥트(140 및 140')는 패키징된 반도체 디바이스(150')에 수평적 전기 접속부를 제공한다. 유리하게, 관통 비아(120)가 제 2 다이들(132a 및 132b) 사이의 인터포저(152) 내에 배치되기 때문에, 배선[예컨대, 인터커넥트(140')]의 길이 및 라우팅은 최소화되어, 패키징된 반도체 디바이스(150')의 성능을 개선한다. 도 16은 도 15에 도시된 패키징된 반도체 디바이스(150')의 평면도이다.
도 17 내지 도 23은 일부 실시예들에 따라 다양한 단계에서의 반도체 디바이스를 패키징하는 방법의 횡단면도를 나타낸다. 본 명세서에 기술된 이전의 실시예들에서와 같이 제 3 다이(122) 또는 인터포저(152) 내에 배치되는 대신에, 관통 비아(120)는 캐리어(100a) 위에 형성되고, 나중에 몰딩 컴파운드(106b)로 캡슐화된다. 예를 들어, 도 17에서, 제 1 캐리어(100a)가 제공되고, 시드층(154)이 제 1 캐리어(100a) 위에 형성된다. 시드층(154)은 스퍼터링 공정, 물리적 기상 증착(physical vapor deposition; PVD), 원자 층 퇴적(atomic layer deposition; ALD), 또는 다른 방법들을 이용하여 형성되는 구리 또는 구리 합금을 포함할 수 있다. 포토레지스트(도시되지 않음)가 시드층(154) 위에 형성되고, 이러한 포토레지스트는 관통 비아(120)를 위한 원하는 패턴으로 패턴화된다. 포토레지스트는 그 위에 원하는 패턴을 갖는 리소그래피 마스크(도시되지 않음)을 통해 전송되거나 이로부터 반사되는 빛 또는 에너지에 포토레지스트를 노출하는 리소그래피를 이용하여 패턴화될 수 있다. 그리고 나서, 포토레지스트는 현상되고, 그 후에 포토레지스트의 노출된 부분(또는 비노출된 부분, 포토레지스트가 포지티브 포토레지스트 또는 네거티브 포토레지스트를 포함하는지에 의해 결정됨)은 애싱되거나 또는 에칭되어 포토레지스트에 패턴을 남긴다. 그리고 나서, 포토레지스트는 시드층(154) 위의 패턴화된 포토레지스트를 통해 관통 비아(120)를 형성하는데 이용되는 전기 화학적 도금(electro-chemical plating; ECP) 또는 전기 도금 공정 동안에 마스크로서 이용된다. 그리고 나서, 도 17에 도시된 바와 같이, 포토레지스트는 제거되어, 시드층(154) 위에 배치된 관통 비아(120)를 남긴다.
그리고 나서, 도 18에 도시된 바와 같이, 복수의 제 2 다이들(132a 및 132b)이 시드층(154) 위의 제 1 캐리어(100a)에 결합된다. 복수의 제 2 다이들(132a 및 132b)은 예를 들어 접착제 또는 글루를 이용하여 제 1 캐리어(100a)에 결합된다. 그리고 나서, 도 18에 또한 도시된 바와 같이, 몰딩 컴파운드(106b)가 제 2 다이들(132a 및 132b) 사이에, 관통 비아(120) 사이에, 그리고 제 2 다이들(132a 및 132b)과 관통 비아(120) 사이에 형성된다. 따라서, 관통 비아(120)는 몰딩 컴파운드(106b)에 배치되고, 복수의 제 2 다이들(132a 및 132b) 사이에 배치된다. 도 19에 도시된 바와 같이, 절연 물질(138) 및 인터커넥트(140 및 140')가 몰딩 컴파운드(106b)에 배치된 관통 비아(120) 및 제 2 다이들(132a 및 132b) 위에 형성된다.
그리고 나서, 도 20에 도시된 바와 같이, 제 1 캐리어(100a)가 제거되고, 반도체 디바이스는 뒤집어진다. 그리고 나서, 또한 도 20에 도시된 바와 같이, 제 2 캐리어(100b)가 절연 물질(138) 및 인터커넥트(140)(예컨대, 수평적 전기 접속부를 포함함)에 결합된다. 그리고 나서, 또한 도 20에 도시된 바와 같이, 시드층(154)이 제거되거, 절연 물질(108) 및 인터커넥트(110)가 제 2 다이들(132a 및 132b), 관통 비아(120), 및 몰딩 컴파운드(106b) 위에 형성된다. 인터커넥트(110)는 예를 들어 관통 비아(120)에 전기적으로 결합된다.
그리고 나서, 도 21에 도시된 바와 같이, 제 1 다이(102)가 제 2 다이들(132a 및 132b) 및 관통 비아(120)에 결합된다. 제 1 다이(102)의 일부분은 관통 비아(120)에 전기적으로 결합된다. 제 1 다이(102)의 입출력 영역(104)은 예를 들어 인터커넥트(110)에 의해 관통 비아(120)에 전기적으로 결합된다.
도 22에 도시된 바와 같이, 몰딩 컴파운드(106a)가 제 1 다이(102) 위와 주변에 형성되고, 제 2 캐리어(100b)는 제거된다. 일부 실시예들에서, 도 23에 도시된 바와 같이, 커넥터(146)는 인터커넥트(140)의 일부분에 형성된다. 커넥터(146)는 예를 들어 일부 실시예들에서 인터커넥트(140)에 의해 형성된 수평적 전기 접속부의 일부분에 결합된다. 복수의 패키징된 반도체 디바이스들(150'')이 일부 실시예들에서 다이 소우를 이용하여 스크라이브 라인을 따라 이들을 분리시킴으로써 단일화될 수 있다. 도 24는 도 23에 도시된 패키징된 반도체 디바이스(150'')의 평면도이다.
도 25는 일부 실시예들에 따라 반도체 디바이스를 패키징하는 방법의 흐름도(160)이다. 단계(162)에서, 제 1 다이(102)가 제공된다(도 1 참조). 단계(164)에서, 제 2 다이들(132a 및 132b)이 제 1 다이(102)에 결합된다(도 4 참조). 단계(166)에서, 전기 접속부가 제 1 다이(102)와 제 2 다이들(132a 및 132b) 각각 사이에 형성되고, 여기서 전기 접속부 각각의 일부분이 제 2 다이들(132a 및 132b) 사이에 배치된다(도 4 참조).
본 발명개시의 일부 실시예들은 패키징된 반도체 디바이스(150, 150' 또는 150'')를 위한 설계 방법을 포함한다. 예를 들어, 제 1 다이 설계가 제공되고, 제 2 다이 설계가 제공된다. 제 2 다이 설계의 제 2 다이는 제 1 다이 설계의 제 1 다이(102) 상에 적층되도록 구성된다. 제 2 다이 설계는 복수의 제 2 다이들(132a 및 132b)을 위한 설계로 분할된다. 그리고 나서, 패키징된 반도체 디바이스들(150, 150' 또는 150'')을 위한 전기 접속부가 설계된다. 전기 접속부는 일부 실시예들에서 관통 비아(120) 및 인터커넥트들(140 및 140')을 포함한다. 전기 접속부를 설계하는 것은 복수의 제 2 다이들(132a 및 132b)에 결합 가능한 인터커넥트들(140 및 140')을 포함하는 수평적 전기 접속부를 설계하는 것을 포함한다. 전기 접속부를 설계하는 것은 인터커넥트들(140 및 140')을 포함하는 수평적 접속과 제 1 다이(102) 간에 결합 가능한 관통 비아(120)를 포함하는 수직적 전기 접속부를 설계하는 것을 포함한다. 관통 비아(120)를 포함하는 수직적 전기 접속부는 복수의 제 2 다이들(132a 및 132b) 중 2개의 제 2 다이들 사이에 배치 가능하다. 수직적 전기 접속부를 설계하는 것은 도 23에 도시된 바와 같이 몰딩 컴파운드(106b)에 배치된 복수의 관통 비아들(120)을 설계하는 것, 도 7에 도시된 바와 같이 복수의 관통 비아들(120)을 포함하는 제 3 다이(122)를 설계하는 것, 또는 도 15에 도시된 바와 같이 복수의 관통 비아들(120)을 포함하는 인터포저(152)를 설계하는 것을 포함한다.
본 발명개시의 일부 실시예들의 장점 및 이점은 제 1 다이(102)와 함께 패키지 내에 적층된 제 2 다이들(132a 및 132b) 사이에 배치된 관통 비아(120)를 포함하는 새로운 패키징된 반도체 디바이스들(150, 150' 및 150'')을 제공하는 것을 포함한다. 제 2 다이 설계는 분할되고, 원래의 제 2 다이 설계 기능을 수행하도록 구성된 복수의 제 2 다이들(132a 및 132b)이 제조되어 제 1 다이(102)와 함께 패키징된다. 그리고 나서, 저가의 관통 비아(120)가 복수의 제 2 다이들(132a 및 132b) 사이에 삽입되고, 관통 비아(120)는 짧은 거리를 갖는 전기 접속부 및 높은 입출력 접속부를 제공한다. 관통 비아(120)는 일부 실시예들에 따라 제 3 다이(122) 또는 인터포저(152) 또는 몰딩 컴파운드(106b)에 형성된 기판 관통 비아를 포함할 수 있다. 저가의 제 3 다이(122) 및 저가의 인터포저(152)가 관통 비아(120)를 제공하는데 이용될 수 있다.
관통 비아(120)가 제 3 다이(122) 또는 인터포저(152)에 미리 형성되는 실시예에서, 관통 비아(120)는 유리하게 어셈블리 전에 (예컨대, 패키징 공전 전에) 미리 테스트되어, 패키징된 반도체 디바이스들(150 및 150')에 증가된 제조 수율을 야기할 수 있다. 관통 비아(120)가 패키징된 반도체 디바이스들(150, 150' 및 150'')의 전기 접속부에 가장 짧은 거리를 제공한다면, 일부 실시예들에서 수평적 전기 접속부보다 짧은 거리의 전기 접속부를 제공한다.
제 2 다이들(132a 및 132b) 사이에 배치된 관통 비아(120)에 의해 제공되는 단축된 전기 접속부로 인해 감소된 비용 및 개선된 전기적 성능을 갖는 반도체 디바이스를 위한 패키지가 제공된다. 일부 실시예들에서, 제 1 다이(102) 및/또는 제 2 다이들(132a 및 132b)에 기판 관통 비아를 형성해야 하는 필요성을 방지함으로써, 제 1 다이(102) 및/또는 제 2 다이(132a 및 132b)를 제조하는 비용이 감소된다. 예를 들어, 일부 실시예들에서, 제 1 다이(102) 및/또는 제 2 다이(132a 및 132b)에 기판 관통 비아를 형성해야 하는 필요성을 방지함으로써, 제 1 다이(102) 및/또는 제 2 다이(132a 및 132b) 상의 다이 영역의 이용이 감소된다. 패키징된 반도체 디바이스들(150, 150' 및 150'')의 중앙 영역에 관통 비아(120)를 위치시키는 것은 패키징 상에 전반적으로 감소된 응력을 야기한다. 더욱이, 본 명세서에 기술된 새로운 패키징 시스템 및 공정 흐름은 반도체 디바이스 패키징 시스템 및 공정 흐름에서 용이하게 구현 가능하다.
일부 실시예들에서, 복수의 반도체 디바이스들을 패키징하는 방법은 제 1 다이를 제공하는 단계, 및 제 1 다이에 복수의 제 2 다이들을 결합하는 단계를 포함한다. 전기 접속부가 제 1 다이와 복수의 제 2 다이들 각각 사이에 형성된다. 전기 접속부 각각의 일부분이 복수의 제 2 다이들 사이에 배치된다.
일부 실시예들에서, 패키징된 반도체 디바이스는 제 1 다이 및 제 1 다이 위에 배치된 복수의 제 2 다이들을 포함한다. 복수의 전기 접속부들이 제 1 다이와 제 2 다이들 각각 사이에 배치된다. 복수의 전기 접속부들 각각의 일부분이 복수의 제 2 다이들 사이에 배치된다.
일부 실시예들에서, 패키징된 반도체 디바이스를 위한 설계 방법은 제 1 다이 설계를 제공하는 단계, 및 제 2 다이 설계를 제공하는 단계를 포함한다. 제 2 다이 설계의 제 2 다이는 제 1 다이 설계의 제 1 다이 상에 적층되도록 구성된다. 제 2 다이 설계는 복수의 제 2 다이를 위한 설계로 분할된다. 이러한 방법은 패키징된 반도체 디바이스를 위한 전기 접속부를 설계하는 단계를 포함한다. 전기 접속부를 설계하는 단계는 복수의 제 2 다이들에 결합 가능한 수평적 전기 접속부를 설계하는 단계, 및 수평적 전기 접속부와 제 1 다이 사이에 결합 가능한 수직적 전기 접속부를 설계하는 단계를 포함한다. 수직적 전기 접속부는 일부 실시예들에서 복수의 제 2 다이들 중 2개의 제 2 다이들 사이에 배치 가능하다.
당업자가 본 발명개시의 양태들을 더욱 잘 이해할 수 있도록 앞서 말한 것은 여러 실시예들의 특징들을 설명하였다. 당업자는 본 명세서에 도입된 실시예들의 동일한 이점들을 달성 및/또는 동일한 목적을 수행하는 구조 및 다른 공정을 설계 또는 수정하기 위한 기본으로서 본 발명개시를 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 또한, 등가 구조물이 본 발명개시의 사상과 범위로부터 벗어나지 않도록 실현해야 하며, 본 발명개시의 사상과 범위로부터 벗어나지 않고 여기에서 다양한 변경, 대체 및 변화를 행할 수 있다.

Claims (10)

  1. 복수의 반도체 디바이스들을 패키징하는 방법에 있어서,
    제 1 다이를 제공하는 단계;
    상기 제 1 다이에 복수의 제 2 다이들 - 상기 복수의 제2 다이들은 상기 제 1 다이의 일 면 위에 배치됨 - 을 결합하는 단계; 및
    상기 제 1 다이와 상기 복수의 제 2 다이들 각각 사이에 전기 접속부를 형성하는 단계를 포함하고, 상기 전기 접속부 각각의 일부분은 상기 제 1 다이의 상기 일 면 위에 배치되며, 상기 복수의 제 2 다이들의 측방향 사이에 배치되는 것인 복수의 반도체 디바이스들을 패키징하는 방법.
  2. 제 1 항에 있어서, 상기 전기 접속부 각각의 일부분을 형성하는 것은 관통 비아를 형성하는 단계를 포함하는 것인 복수의 반도체 디바이스들을 패키징하는 방법.
  3. 복수의 반도체 디바이스들을 패키징하는 방법에 있어서,
    제1 다이를 제공하는 단계;
    상기 제1 다이에 복수의 제2 다이들을 결합하는 단계; 및
    상기 제1 다이와 상기 복수의 제2 다이들 각각 사이에 전기 접속부를 형성하는 단계를 포함하고, 상기 전기 접속부 각각의 일부분은 상기 복수의 제2 다이들 사이에 배치되며,
    상기 전기 접속부 각각의 일부분을 형성하는 것은 관통 비아를 형성하는 단계를 포함하며,
    상기 관통 비아를 형성하는 단계는 제 3 다이 또는 인터포저에 상기 관통 비아를 형성하는 단계를 포함하고,
    상기 전기 접속부 각각의 일부분을 형성하는 단계는 상기 복수의 제 2 다이들 중 2개의 제 2 다이들 사이에 상기 제 3 다이 또는 상기 인터포저를 결합하는 단계를 포함하는 것인 복수의 반도체 디바이스들을 패키징하는 방법.
  4. 제 3 항에 있어서, 상기 관통 비아를 형성하는 단계는 수직적 전기 접속부를 형성하는 단계를 포함하고,
    상기 방법은,
    상기 제 1 다이를 캐리어에 결합하는 단계;
    상기 제 1 다이 주변에 제 1 몰딩 컴파운드를 형성하는 단계;
    상기 제 1 다이에 상기 복수의 제 2 다이들 및 상기 제 3 다이 또는 상기 인터포저를 결합하는 단계로서, 상기 제 1 다이의 일부분은 상기 제 3 다이 또는 상기 인터포저의 상기 관통 비아에 전기적으로 결합되는 것인, 결합 단계;
    상기 복수의 제 2 다이들 및 상기 제 3 다이 또는 상기 인터포저 주변에 제 2 몰딩 컴파운드를 형성하는 단계;
    상기 제 2 몰딩 컴파운드, 상기 복수의 제 2 다이들 및 상기 제 3 다이 또는 상기 인터포저 위에 수평적 전기 접속부를 형성하는 단계로서, 상기 수평적 전기 접속부의 일부분은 상기 제 3 다이 또는 상기 인터포저의 상기 관통 비아에 전기적으로 결합되는 것인, 상기 수평적 전기 접속부 형성 단계;
    상기 캐리어를 제거하는 단계; 및
    상기 수평적 전기 접속부에 복수의 전도체들을 결합하는 단계
    를 더 포함하는 복수의 반도체 디바이스들을 패키징하는 방법.
  5. 복수의 반도체 디바이스들을 패키징하는 방법에 있어서,
    제1 다이를 제공하는 단계;
    상기 제1 다이에 복수의 제2 다이들을 결합하는 단계; 및
    상기 제1 다이와 상기 복수의 제2 다이들 각각 사이에 전기 접속부를 형성하는 단계를 포함하고, 상기 전기 접속부 각각의 일부분은 상기 복수의 제2 다이들 사이에 배치되며,
    상기 전기 접속부 각각의 일부분을 형성하는 것은 관통 비아를 형성하는 단계를 포함하며,
    상기 관통 비아를 형성하는 단계는 상기 복수의 제 2 다이들 사이에 배치된 몰딩 컴파운드에 상기 관통 비아를 배치하는 단계를 포함하는 것인 복수의 반도체 디바이스들을 패키징하는 방법.
  6. 제 5 항에 있어서, 상기 관통 비아를 형성하는 단계는 상기 관통 비아를 제 1 캐리어 위에 도금하는 단계를 더 포함하고,
    상기 관통 비아를 형성하는 단계는 수직적 전기 접속부를 형성하는 단계를 더 포함하며,
    상기 방법은,
    상기 제 1 캐리어 위에 상기 복수의 제 2 다이들을 결합하는 단계;
    상기 복수의 제 2 다이들과 상기 관통 비아 사이에 상기 몰딩 컴파운드를 형성하는 단계;
    상기 몰딩 컴파운드, 상기 복수의 제 2 다이들, 및 상기 관통 비아 위에 수평적 전기 접속부를 형성하는 단계로서, 상기 수평적 전기 접속부의 일부분은 상기 관통 비아에 전기적으로 결합되는 것인, 상기 수평적 전기 접속부 형성 단계;
    상기 제 1 캐리어를 제거하는 단계;
    상기 수평적 전기 접속부에 제 2 캐리어를 결합하는 단계; 및
    상기 복수의 제 2 다이들 및 상기 관통 비아에 상기 제 1 다이를 결합하는 단계로서, 상기 제 1 다이의 일부분은 상기 관통 비아에 전기적으로 결합되는 것인, 상기 제 1 다이 결합 단계
    를 더 포함하는 복수의 반도체 디바이스들을 패키징하는 방법.
  7. 패키징된 반도체 디바이스에 있어서,
    제 1 다이;
    상기 제 1 다이의 일 면 위에 배치된 복수의 제 2 다이들; 및
    상기 제 1 다이와 상기 제 2 다이들 각각 사이에 배치된 복수의 전기 접속부를 포함하고, 상기 복수의 전기 접속부 각각의 일부분은 상기 제 1 다이의 상기 일 면 위에 배치되며, 상기 복수의 제 2 다이들의 측방향 사이에 배치되는 것인 패키징된 반도체 디바이스.
  8. 제 7 항에 있어서, 상기 복수의 전기 접속부의 일부분은 상기 패키징된 반도체 디바이스의 수직적 전기 접속부를 포함하는 것인 패키징된 반도체 디바이스.
  9. 패키징된 반도체 디바이스에 있어서,
    제1 다이;
    상기 제1 다이 위에 배치된 복수의 제2 다이들;
    상기 제1 다이와 상기 제2 다이들 각각 사이에 배치된 복수의 전기 접속부로서, 상기 복수의 전기 접속부 각각의 일부분은 상기 복수의 제2 다이들 사이에 배치되고, 상기 복수의 전기 접속부의 일부분은 상기 패키징된 반도체 디바이스의 수직적 전기 접속부를 포함하는, 복수의 전기 접속부; 및
    상기 복수의 제 2 다이들 중 2개의 제 2 다이들 사이에 배치된 제 3 다이 또는 인터포저를 포함하고,
    상기 수직적 전기 접속부는 상기 제 3 다이 또는 상기 인터포저에 배치된 관통 비아를 포함하는 것인 패키징된 반도체 디바이스.
  10. 패키징된 반도체 디바이스를 위한 설계 방법에 있어서,
    제 1 다이 설계를 제공하는 단계;
    제 2 다이 설계를 제공하는 단계로서, 상기 제 2 다이 설계의 제 2 다이는 상기 제 1 다이 설계의 제 1 다이 상에 적층되도록 구성되는 것인, 상기 제 2 다이 설계 제공 단계;
    상기 제 2 다이 설계를 복수의 제 2 다이를 위한 설계로 분할하는 단계; 및
    상기 패키징된 반도체 디바이스를 위한 전기 접속부를 설계하는 단계
    를 포함하고,
    상기 전기 접속부를 설계하는 단계는,
    상기 복수의 제 2 다이들에 결합 가능한 수평적 전기 접속부를 설계하는 단계; 및
    상기 수평적 전기 접속부와 상기 제 1 다이 사이에 결합 가능한 수직적 전기 접속부를 설계하는 단계를 포함하는 것인 패키징된 반도체 디바이스를 위한 설계 방법.
KR1020140033523A 2014-01-16 2014-03-21 반도체 디바이스를 위한 패키징 방법, 패키징된 반도체 디바이스, 및 이의 설계 방법 KR101611684B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/157,364 US9396300B2 (en) 2014-01-16 2014-01-16 Packaging methods for semiconductor devices, packaged semiconductor devices, and design methods thereof
US14/157,364 2014-01-16

Publications (2)

Publication Number Publication Date
KR20150085763A KR20150085763A (ko) 2015-07-24
KR101611684B1 true KR101611684B1 (ko) 2016-04-11

Family

ID=53484737

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140033523A KR101611684B1 (ko) 2014-01-16 2014-03-21 반도체 디바이스를 위한 패키징 방법, 패키징된 반도체 디바이스, 및 이의 설계 방법

Country Status (4)

Country Link
US (3) US9396300B2 (ko)
KR (1) KR101611684B1 (ko)
DE (1) DE102014019379B4 (ko)
TW (1) TWI548007B (ko)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9839133B2 (en) 2014-06-04 2017-12-05 Apple Inc. Low-area overhead connectivity solutions to SIP module
US9305877B1 (en) 2014-10-30 2016-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. 3D package with through substrate vias
US10624214B2 (en) 2015-02-11 2020-04-14 Apple Inc. Low-profile space-efficient shielding for SIP module
US10292258B2 (en) 2015-03-26 2019-05-14 Apple Inc. Vertical shielding and interconnect for SIP modules
US9613942B2 (en) * 2015-06-08 2017-04-04 Qualcomm Incorporated Interposer for a package-on-package structure
US9847230B2 (en) * 2015-06-09 2017-12-19 The Charles Stark Draper Laboratory, Inc. Method and apparatus for using universal cavity wafer in wafer level packaging
US10049953B2 (en) 2015-09-21 2018-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing an integrated fan-out package having fan-out redistribution layer (RDL) to accommodate electrical connectors
US9917072B2 (en) * 2015-09-21 2018-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing an integrated stacked package with a fan-out redistribution layer (RDL) and a same encapsulating process
US9984998B2 (en) * 2016-01-06 2018-05-29 Taiwan Semiconductor Manufacturing Company, Ltd. Devices employing thermal and mechanical enhanced layers and methods of forming same
US10068855B2 (en) * 2016-09-12 2018-09-04 Samsung Electro-Mechanics Co., Ltd. Semiconductor package, method of manufacturing the same, and electronic device module
US9978735B2 (en) 2016-09-28 2018-05-22 Altera Corporation Interconnection of an embedded die
KR101983186B1 (ko) * 2016-12-16 2019-05-28 삼성전기주식회사 팬-아웃 반도체 패키지
WO2018125080A1 (en) * 2016-12-28 2018-07-05 Intel Corporation Enabling long interconnect bridges
KR20180124256A (ko) * 2017-05-11 2018-11-21 에스케이하이닉스 주식회사 몰드비아를 갖는 적층 반도체 패키지 및 그의 제조방법
US10638608B2 (en) 2017-09-08 2020-04-28 Apple Inc. Interconnect frames for SIP modules
US10334732B2 (en) 2017-09-22 2019-06-25 Apple Inc. Area-efficient connections to SIP modules
US11276676B2 (en) * 2018-05-15 2022-03-15 Invensas Bonding Technologies, Inc. Stacked devices and methods of fabrication
US20200020634A1 (en) * 2018-07-16 2020-01-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package and method of manufacturing the same
US10861826B2 (en) * 2018-09-04 2020-12-08 Samsung Electronics Co., Ltd. Substrate assembly semiconductor package including the same and method of manufacturing the semiconductor package
US10770433B1 (en) 2019-02-27 2020-09-08 Apple Inc. High bandwidth die to die interconnect with package area reduction
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
US11239174B2 (en) 2019-12-27 2022-02-01 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method for manufacturing the same
CN113725098B (zh) * 2020-03-27 2023-12-26 矽磐微电子(重庆)有限公司 半导体封装方法及半导体封装结构
KR20220001956A (ko) 2020-06-30 2022-01-06 삼성전자주식회사 집적회로 소자 및 이를 포함하는 반도체 패키지
KR20230032587A (ko) * 2021-08-31 2023-03-07 삼성전자주식회사 반도체 패키지

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090155957A1 (en) 2007-05-31 2009-06-18 Chen-Shien Chen Multi-Die Wafer Level Packaging
US20110233764A1 (en) * 2010-03-29 2011-09-29 Hsiao-Chuan Chang Semiconductor device package and method of fabricating the same

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5111278A (en) * 1991-03-27 1992-05-05 Eichelberger Charles W Three-dimensional multichip module systems
JP2001044362A (ja) * 1999-07-27 2001-02-16 Mitsubishi Electric Corp 半導体装置の実装構造および実装方法
US20020020898A1 (en) * 2000-08-16 2002-02-21 Vu Quat T. Microelectronic substrates with integrated devices
US6734534B1 (en) * 2000-08-16 2004-05-11 Intel Corporation Microelectronic substrate with integrated devices
US7176506B2 (en) * 2001-08-28 2007-02-13 Tessera, Inc. High frequency chip packages with connecting elements
DE10209922A1 (de) * 2002-03-07 2003-10-02 Infineon Technologies Ag Elektronisches Modul, Nutzen mit zu vereinzelnden elektronischen Modulen und Verfahren zu deren Herstellung
JP4112448B2 (ja) * 2003-07-28 2008-07-02 株式会社東芝 電気光配線基板及び半導体装置
US20050133929A1 (en) * 2003-12-18 2005-06-23 Howard Gregory E. Flexible package with rigid substrate segments for high density integrated circuit systems
TWI260056B (en) * 2005-02-01 2006-08-11 Phoenix Prec Technology Corp Module structure having an embedded chip
DE102006001767B4 (de) * 2006-01-12 2009-04-30 Infineon Technologies Ag Halbleitermodul mit Halbleiterchips und Verfahren zur Herstellung desselben
US7727806B2 (en) * 2006-05-01 2010-06-01 Charles Stark Draper Laboratory, Inc. Systems and methods for high density multi-component modules
KR100843214B1 (ko) * 2006-12-05 2008-07-02 삼성전자주식회사 메모리 칩과 프로세서 칩이 관통전극을 통해 연결된 플래너멀티 반도체 칩 패키지 및 그 제조방법
US7553752B2 (en) * 2007-06-20 2009-06-30 Stats Chippac, Ltd. Method of making a wafer level integration package
US7874065B2 (en) * 2007-10-31 2011-01-25 Nguyen Vinh T Process for making a multilayer circuit board
US8367470B2 (en) * 2009-08-07 2013-02-05 Stats Chippac, Ltd. Semiconductor device and method of forming cavity in build-up interconnect structure for short signal path between die
US9230898B2 (en) * 2009-08-17 2016-01-05 Stats Chippac Ltd. Integrated circuit packaging system with package-on-package and method of manufacture thereof
US8304888B2 (en) * 2009-12-22 2012-11-06 Fairchild Semiconductor Corporation Integrated circuit package with embedded components
TWI401753B (zh) * 2009-12-31 2013-07-11 Advanced Semiconductor Eng 可堆疊式封裝結構之製造方法
US8535989B2 (en) * 2010-04-02 2013-09-17 Intel Corporation Embedded semiconductive chips in reconstituted wafers, and systems containing same
US8455300B2 (en) * 2010-05-25 2013-06-04 Stats Chippac Ltd. Integrated circuit package system with embedded die superstructure and method of manufacture thereof
JPWO2012086100A1 (ja) * 2010-12-21 2014-05-22 パナソニック株式会社 半導体装置
US8754514B2 (en) * 2011-08-10 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip wafer level package
KR20130124858A (ko) * 2012-05-07 2013-11-15 삼성전자주식회사 반도체 패키지
US8703539B2 (en) 2012-06-29 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple die packaging interposer structure and method
US8957525B2 (en) * 2012-12-06 2015-02-17 Texas Instruments Incorporated 3D semiconductor interposer for heterogeneous integration of standard memory and split-architecture processor
US8669140B1 (en) * 2013-04-04 2014-03-11 Freescale Semiconductor, Inc. Method of forming stacked die package using redistributed chip packaging
KR102111742B1 (ko) * 2014-01-14 2020-05-15 삼성전자주식회사 적층 반도체 패키지

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090155957A1 (en) 2007-05-31 2009-06-18 Chen-Shien Chen Multi-Die Wafer Level Packaging
US20110233764A1 (en) * 2010-03-29 2011-09-29 Hsiao-Chuan Chang Semiconductor device package and method of fabricating the same

Also Published As

Publication number Publication date
US11289449B2 (en) 2022-03-29
US20200020666A1 (en) 2020-01-16
KR20150085763A (ko) 2015-07-24
US9396300B2 (en) 2016-07-19
TW201533810A (zh) 2015-09-01
DE102014019379A1 (de) 2015-07-16
TWI548007B (zh) 2016-09-01
US10872878B2 (en) 2020-12-22
US20150200182A1 (en) 2015-07-16
US20160293576A1 (en) 2016-10-06
DE102014019379B4 (de) 2020-03-05

Similar Documents

Publication Publication Date Title
KR101611684B1 (ko) 반도체 디바이스를 위한 패키징 방법, 패키징된 반도체 디바이스, 및 이의 설계 방법
CN108122861B (zh) 具有虚设管芯的封装结构、半导体装置及其形成方法
CN107818974B (zh) 具有伪连接件的半导体封装件及其形成方法
US9082636B2 (en) Packaging methods and structures for semiconductor devices
US9379074B2 (en) Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
KR101515276B1 (ko) 3차원 집적 회로를 제조하는 방법
TWI710085B (zh) 半導體結構及其製造方法
US11424199B2 (en) Connector formation methods and packaged semiconductor devices
TWI695432B (zh) 封裝及其形成方法
CN112310049A (zh) 集成电路封装
KR20200036734A (ko) 반도체 패키징된 디바이스 내의 본딩 구조물 및 그 형성 방법
TW201611220A (zh) 方法與裝置
US10867975B2 (en) Interconnect structures, packaged semiconductor devices, and methods of packaging semiconductor devices
CN110610907A (zh) 半导体结构和形成半导体结构的方法
KR102481141B1 (ko) 반도체 패키징된 디바이스 내의 본딩 구조물 및 그 형성 방법
CN114765110A (zh) 封装结构及其制造方法
US9576888B2 (en) Package on-package joint structure with molding open bumps
KR102135701B1 (ko) 집적 회로 패키지들 및 그 형성 방법들

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
X091 Application refused [patent]
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant