KR101598688B1 - 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스 - Google Patents

반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스 Download PDF

Info

Publication number
KR101598688B1
KR101598688B1 KR1020140034897A KR20140034897A KR101598688B1 KR 101598688 B1 KR101598688 B1 KR 101598688B1 KR 1020140034897 A KR1020140034897 A KR 1020140034897A KR 20140034897 A KR20140034897 A KR 20140034897A KR 101598688 B1 KR101598688 B1 KR 101598688B1
Authority
KR
South Korea
Prior art keywords
encapsulant
semiconductor die
semiconductor
semiconductor device
encapsulation
Prior art date
Application number
KR1020140034897A
Other languages
English (en)
Other versions
KR20150111222A (ko
Inventor
김진성
박인배
오광석
Original Assignee
앰코 테크놀로지 코리아 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 앰코 테크놀로지 코리아 주식회사 filed Critical 앰코 테크놀로지 코리아 주식회사
Priority to KR1020140034897A priority Critical patent/KR101598688B1/ko
Priority to US14/477,363 priority patent/US9343427B2/en
Priority to TW103130924A priority patent/TWI585839B/zh
Priority to TW106106147A priority patent/TWI653679B/zh
Publication of KR20150111222A publication Critical patent/KR20150111222A/ko
Application granted granted Critical
Publication of KR101598688B1 publication Critical patent/KR101598688B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Abstract

본 발명은 다른 기판으로의 이동이 용이하며 신뢰성을 향상시킬 수 있는 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스에 관한 것이다.
일례로, 복수의 반도체 다이가 형성된 웨이퍼를 준비하는 웨이퍼 준비 단계; 상기 웨이퍼를 쏘잉하여 낱개의 반도체 다이로 분리하는 제 1 쏘잉 단계; 상기 낱개의 반도체 다이를 서로 이격되게 배열하고, 배열된 반도체 다이를 인캡슐란트로 인캡슐레이션하는 인캡슐레이션 단계; 및 상기 인캡슐란트를 쏘잉하여 낱개의 반도체 디바이스를 형성하는 제 2 쏘잉 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법을 개시한다.

Description

반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스{Manufacturing method of semiconductor device and semiconductor device thereof}
본 발명은 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스에 관한 것이다.
일반적으로 반도체 다이는 하나의 웨이퍼에 복수개의 반도체 다이를 형성하고 이를 쏘잉함으로써 완성된다. 이러한 반도체 다이는 다른 회로 기판이나 반도체 디바이스 위에 실장될 수 있다. 여기서, 상기 반도체 다이를 다른 회로 기판이나 반도체 디바이스로 이동시키는 도중에, 반도체 다이가 손상되는 문제가 발생할 수 있다.
한국공개특허공보 10-2000-0043994(2000.07.15)
본 발명은 다른 기판으로의 이동이 용이하며 신뢰성을 향상시킬 수 있는 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스를 제공한다.
본 발명에 의한 반도체 디바이스의 제조 방법은 복수의 반도체 다이가 형성된 웨이퍼를 준비하는 웨이퍼 준비 단계; 상기 웨이퍼를 쏘잉하여 낱개의 반도체 다이로 분리하는 제 1 쏘잉 단계; 상기 낱개의 반도체 다이를 서로 이격되게 배열하고, 배열된 반도체 다이를 인캡슐란트로 인캡슐레이션하는 인캡슐레이션 단계; 및 상기 인캡슐란트를 쏘잉하여 낱개의 반도체 디바이스를 형성하는 제 2 쏘잉 단계를 포함하는 것을 특징으로 한다.
또한, 상기 인캡슐레이션 단계에서는 접착 부재 위에 상기 반도체 다이를 배열시킬 수 있다.
또한, 상기 인캡슐레이션 단계에서 상기 인캡슐란트는 상기 반도체 다이의 측면을 인캡슐레이션할 수 있다.
또한, 상기 인캡슐레이션 단계에서 상기 인캡슐란트는 상기 반도체 다이의 측면과 하면을 인캡슐레이션할 수 있다.
또한, 상기 인캡슐레이션 단계에서 상기 인캡슐란트는 상기 반도체 다이의 측면과 하면 및 상면을 인캡슐레이션할 수 있다.
또한, 상기 인캡슐란트는 배열된 반도체 다이 사이에 형성되고, 상기 제 2 쏘잉 단계에서는 반도체 다이 사이에 형성된 인캡슐란트를 쏘잉함으로써 낱개의 반도체 디바이스를 형성할 수 있다.
또한, 상기 반도체 다이의 하면에는 적어도 하나의 본드 패드와, 상기 본드 패드에 용착된 솔더볼을 포함할 수 있다.
더불어, 본 발명에 의한 반도체 디바이스는 하면에 적어도 하나의 본드 패드가 형성되고 상기 본드 패드에 솔더볼이 용착된 반도체 다이; 및 상기 반도체 다이를 인캡슐레이션하는 인캡슐란트를 포함하는 것을 특징으로 한다.
또한, 상기 인캡슐란트는 상기 반도체 다이의 측면을 덮도록 형성될 수 있다.
또한, 상기 인캡슐란트는 상기 반도체 다이의 측면과 하면을 덮도록 형성될 수 있다.
또한, 상기 인캡슐란트는 상기 반도체 다이의 측면과 하면 및 상면을 덮도록 형성될 수 있다.
본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스는 웨이퍼 형태로 제조된 반도체 다이를 쏘잉하여 낱개의 반도체 다이로 형성하고 낱개의 반도체 다이를 이격되게 배열한 뒤 인캡슐레이션 및 쏘잉하여 낱개의 반도체 디바이스로 제조함으로써, 반도체 디바이스의 강도를 보강하고 휨 현상을 방지할 수 있게 된다. 따라서, 본 발명은 반도체 디바이스를 다른 회로 기판으로 이동시키기가 용이하고 제품의 신뢰성을 향상시킬 수 있게 된다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 도면이다.
도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.
도 3a 및 도 3b는 본 발명의 또다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
또한, 이하의 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및 /또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 도면이다.
본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법은 웨이퍼 준비 단계, 제 1 쏘잉 단계, 인캡슐레이션 단계 및 제 2 쏘잉 단계를 포함한다.
도 1a는 복수의 반도체 다이가 형성된 웨이퍼를 도시한 평면도이고, 도 1b는 도 1a의 Ⅰ-Ⅰ’를 도시한 단면도이다. 도 1a 및 1b에 도시된 바와 같이, 상기 웨이퍼 준비 단계는 복수의 반도체 다이가 형성된 웨이퍼(110’)를 준비하는 단계이다. 일반적으로, 반도체 다이를 제조할 때, 하나의 웨이퍼(110’)에 복수개의 반도체 다이를 형성하고 이를 낱개로 쏘잉함으로써 반도체 다이(110)를 완성하게 된다. 상기 웨이퍼(110’)는 기본적으로 실리콘 재질로 구성되며 그 내부에는 다수의 반도체 소자들이 형성되어 있다. 상기 웨이퍼(110’)의 하면에는 적어도 하나의 본드 패드(111)가 형성되고, 상기 본드 패드(111)에는 솔더볼(112)이 용착되어 있다.
도 1c에 도시된 바와 같이, 상기 제 1 쏘잉 단계는 상기 웨이퍼(110’)를 쏘잉하여 낱개의 반도체 다이(110)를 형성하는 단계이다. 상기 제 1 쏘잉 단계에서는 상기 복수의 반도체 다이가 형성된 웨이퍼(110’)를 쏘잉하여, 낱개의 반도체 다이(110)로 형성한다. 상기 제 1 쏘잉 단계에서는 다이아몬드 휠 또는 레이저 빔과 같은 쏘잉 툴을 이용하여 상기 웨이퍼(110’)를 낱개의 반도체 다이(110)로 분리한다.
도 1d에 도시된 바와 같이, 상기 인캡슐레이션 단계는 상기 제 1 쏘잉 단계에서 분리된 복수의 반도체 다이(110)를 인캡슐란트(120)로 인캡슐레이션하는 단계이다. 상기 인캡슐레이션 단계에서는 먼저, 분리된 복수의 반도체 다이(110)를 접착 부재(10) 위에 일정 간격으로 배치한다. 그리고 나서, 복수의 반도체 다이(110)를 인캡슐란트(120)로 인캡슐레이션한다. 여기서, 상기 접착 부재(10)는 에폭시 계열의 수지로 형성되므로, 상기 반도체 다이(110)를 상기 접착 부재(10)에 올려 놓고 살짝 누르게 되면 상기 솔더볼(112)이 상기 접착 부재(10)를 가압하여 접착 부재(10)의 상부가 눌려지게 된다. 따라서, 상기 반도체 다이(110)의 하면이 접착 부재(10)에 접촉하게 된다. 상기 인캡슐레이션 단계에서 상기 반도체 다이(110)는 인캡슐란트(120)로 인캡슐레이션된다. 일례로, 트랜스퍼 몰딩 머신을 이용한 오버 몰딩 방법으로 인캡슐레이션이 수행될 수 있다. 다만, 상기 인캡슐레이션 단계에서 상기 인캡슐란트(120)는 상기 반도체 다이(110)의 측면만 덮도록 형성된다. 즉, 상기 반도체 다이(110)의 상면은 인캡슐란트(120)를 통해 상부로 노출된 형태를 유지한다. 또한, 상기 인캡슐란트(120)는 상기 접착 부재(10)의 상부에 배열된 복수의 반도체 다이(110) 사이에 형성된다. 따라서, 상기 복수의 반도체 다이(110)는 상기 인캡슐란트(120)에 의해 서로 연결된 상태가 된다.
도 1e에 도시된 바와 같이, 상기 제 2 쏘잉 단계는 상기 인캡슐란트(120)를 쏘잉하여 낱개의 반도체 디바이스(100)로 형성하는 단계이다. 상기 제 2 쏘잉 단계에서는 복수의 반도체 다이(110) 사이에 형성된 인캡슐란트(120)를 쏘잉하여, 낱개의 반도체 디바이스(100)를 형성한다. 상기 제 2 쏘잉 단계에서는 상기 접착 부재(10)를 제거한 뒤에 복수의 반도체 다이(110) 사이에 형성된 인캡슐란트(120)를 쏘잉한다.
상기와 같은 제조 방법으로 형성된 반도체 디바이스(100)는 하면에 본드 패드(111)와 상기 본드 패드(111)에 용착된 솔더볼(112)을 포함하는 반도체 다이(110) 및 상기 반도체 다이(110)의 측면을 감싸는 인캡슐란트(120)를 포함한다. 즉, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 반도체 다이(110)의 측면에 인캡슐란트(120)를 형성함으로써, 열팽창 계수차에 의한 휨 현상이 개선된다. 즉, 상대적으로 열팽창 계수가 큰 반도체 다이(110)를 상대적으로 열팽창 계수가 작은 인캡슐란트(120)가 측면을 감싸는 형태를 하기 때문에, 전반적인 반도체 디바이스(100)의 휨 현상이 억제된다.
또한, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 반도체 다이(110)의 측면에 인캡슐란트(120)를 형성함으로써, 반도체 디바이스(100)의 강도를 보강할 수 있게 된다. 따라서, 상기 반도체 디바이스(100)를 다른 회로 기판으로 이동시키기가 용이하고 제품의 신뢰성을 향상시킬 수 있게 된다.
도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.
또한, 도 2a에 도시된 바와 같이, 상기 인캡슐레이션 단계에는 상기 반도체 다이(110)의 측면뿐만 아니라 하면도 함께 인캡슐란트(220)로 인캡슐레이션할 수 있다. 즉, 상기 제 1 쏘잉 단계에서 분리된 복수의 반도체 다이(110)를 접착 부재(10) 위에 일정 간격으로 배치할 때, 상기 반도체 다이(110)는 접착 부재(10) 위에 살짝 얹혀진 상태로 놓여진다. 따라서, 상기 반도체 다이(110)의 하면과 접착 부재(10) 사이에는 일정한 공간이 형성된다. 상기 인캡슐란트(220)는 상기 반도체 다이(110)의 하면과 접착 부재(10) 사이로 주입되어 상기 반도체 다이(110)의 하면을 인캡슐레이션 한다. 물론, 상기 인캡슐란트(220)는 상기 반도체 다이(110)의 하면에 용착된 솔더볼(112)을 외부로 노출시키도록 형성된다. 또한, 상기 인캡슐레이션 단계에서는 상기 반도체 다이(110)의 측면을 상기 인캡슐란트(220)가 인캡슐레이션한다. 즉, 상기 인캡슐레이션 단계에서 상기 인캡슐란트(220)는 상기 반도체 다이(110)의 측면과 하면을 덮도록 형성된다. 따라서, 상기 반도체 다이(110)의 상면은 인캡슐란트(220)를 통해 상부로 노출된 형태를 유지한다. 또한, 상기 인캡슐란트(220)는 상기 접착 부재(10)의 상부에 배열된 복수의 반도체 다이(110) 사이에 형성된다. 따라서, 상기 복수의 반도체 다이(110)는 상기 인캡슐란트(220)에 의해 서로 연결된 상태가 된다.
그리고 나서, 도 2b에 도시된 바와 같이, 상기 제 2 쏘잉 단계에서는 복수의 반도체 다이(110) 사이에 형성된 인캡슐란트(220)를 쏘잉하여, 낱개의 반도체 디바이스(200)를 형성한다. 이러한 반도체 디바이스(200)는 하면에 본드 패드(111)와 상기 본드 패드(111)에 용착된 솔더볼(112)을 포함하는 반도체 다이(110) 및 상기 반도체 다이(110)의 측면과 하면을 감싸는 인캡슐란트(220)를 포함한다. 이와 같이, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 반도체 다이(110)의 측면 및 하면에 인캡슐란트(220)를 형성함으로써, 반도체 디바이스(200)의 강도를 보강할 수 있게 된다. 따라서, 상기 반도체 디바이스(200)를 다른 회로 기판으로 이동시키기가 용이하고 제품의 신뢰성을 향상시킬 수 있게 된다.
도 3a 및 도 3b는 본 발명의 또다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.
더불어, 도 3a에 도시된 바와 같이, 상기 인캡슐레이션 단계에서는 상기 반도체 다이(110)의 측면뿐만 아니라 하면과 상면도 함께 인캡슐레이션할 수 있다. 즉, 상기 인캡슐란트(320)는 상기 반도체 다이(110) 전체를 감싸도록 형성된다.
그리고 나서, 도 3b에 도시된 바와 같이, 상기 제 2 쏘잉 단계에서는 복수의 반도체 다이(110) 사이에 형성된 인캡슐란트(320)를 쏘잉하여, 낱개의 반도체 디바이스(300)를 형성한다. 이러한 반도체 디바이스(300)는 하면에 본드 패드(111)와 상기 본드 패드(111)에 용착된 솔더볼(112)을 포함하는 반도체 다이(110) 및 상기 반도체 다이(110)의 측면과 하면 및 상면을 감싸는 인캡슐란트(320)를 포함한다. 이와 같이, 본 발명의 또다른 실시예에 따른 반도체 디바이스(300)는 반도체 다이(110)의 측면, 하면 및 상면에 인캡슐란트(320)를 형성함으로써, 반도체 디바이스(300)의 강도를 보강할 수 있게 된다. 따라서, 상기 반도체 디바이스(300)를 다른 회로 기판으로 이동시키기가 용이하고 제품의 신뢰성을 향상시킬 수 있게 된다.
이상에서 설명한 것은 본 발명에 의한 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100,200,300: 반도체 디바이스
110’: 웨이퍼
110: 반도체 다이
111: 본드 패드
112: 솔더볼
120, 220, 320: 인캡슐란트

Claims (11)

  1. 복수의 반도체 다이가 형성된 웨이퍼를 준비하는 웨이퍼 준비 단계;
    상기 웨이퍼를 쏘잉하여 낱개의 반도체 다이로 분리하는 제 1 쏘잉 단계;
    상기 낱개의 반도체 다이를 서로 이격되게 배열하고, 배열된 반도체 다이를 인캡슐란트로 인캡슐레이션하는 인캡슐레이션 단계; 및
    상기 인캡슐란트를 쏘잉하여 낱개의 반도체 디바이스를 형성하는 제 2 쏘잉 단계를 포함하고,
    상기 인캡슐레이션 단계에서는 접착 부재 위에 상기 반도체 다이를 배열시키며, 상기 접착 부재는 상기 제 2 쏘잉 단계에서 상기 인캡슐레이션을 쏘잉하기 전에 제거되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 인캡슐레이션 단계에서 상기 인캡슐란트는 상기 반도체 다이의 측면을 인캡슐레이션하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  4. 제 1 항에 있어서,
    상기 인캡슐레이션 단계에서 상기 인캡슐란트는 상기 반도체 다이의 측면과 하면을 인캡슐레이션하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  5. 제 1 항에 있어서,
    상기 인캡슐레이션 단계에서 상기 인캡슐란트는 상기 반도체 다이의 측면과 하면 및 상면을 인캡슐레이션하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  6. 제 1 항에 있어서,
    상기 인캡슐란트는 배열된 반도체 다이 사이에 형성되고,
    상기 제 2 쏘잉 단계에서는 반도체 다이 사이에 형성된 인캡슐란트를 쏘잉함으로써 낱개의 반도체 디바이스를 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  7. 제 1 항에 있어서,
    상기 반도체 다이의 하면에는 적어도 하나의 본드 패드와, 상기 본드 패드에 용착된 솔더볼을 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  8. 하면에 적어도 하나의 본드 패드가 형성되고 상기 본드 패드에 솔더볼이 용착된 반도체 다이; 및
    상기 반도체 다이를 인캡슐레이션하는 인캡슐란트를 포함하고,
    상기 인캡슐란트는 상기 반도체 다이의 측면과 하면을 덮도록 형성되며,
    상기 인캡슐란트는 상기 솔더볼의 일부를 감싸는 것을 특징으로 하는 반도체 디바이스.
  9. 삭제
  10. 삭제
  11. 하면에 적어도 하나의 본드 패드가 형성되고 상기 본드 패드에 솔더볼이 용착된 반도체 다이; 및
    상기 반도체 다이를 인캡슐레이션하는 인캡슐란트를 포함하고,
    상기 인캡슐란트는 상기 반도체 다이의 측면과 하면 및 상면을 덮도록 형성되며,
    상기 인캡슐란트는 상기 솔더볼의 일부를 감싸는 것을 특징으로 하는 반도체 디바이스.
KR1020140034897A 2014-03-25 2014-03-25 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스 KR101598688B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020140034897A KR101598688B1 (ko) 2014-03-25 2014-03-25 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
US14/477,363 US9343427B2 (en) 2014-03-25 2014-09-04 Manufacturing method of semiconductor device and semiconductor device manufactured thereby
TW103130924A TWI585839B (zh) 2014-03-25 2014-09-09 半導體裝置的製造方法與藉此方法所製成的半導體裝置
TW106106147A TWI653679B (zh) 2014-03-25 2014-09-09 半導體裝置的製造方法與藉此方法所製成的半導體裝置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140034897A KR101598688B1 (ko) 2014-03-25 2014-03-25 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스

Publications (2)

Publication Number Publication Date
KR20150111222A KR20150111222A (ko) 2015-10-05
KR101598688B1 true KR101598688B1 (ko) 2016-02-29

Family

ID=54191464

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140034897A KR101598688B1 (ko) 2014-03-25 2014-03-25 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스

Country Status (3)

Country Link
US (1) US9343427B2 (ko)
KR (1) KR101598688B1 (ko)
TW (2) TWI585839B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10553542B2 (en) 2017-01-12 2020-02-04 Amkor Technology, Inc. Semiconductor package with EMI shield and fabricating method thereof
US11075147B2 (en) * 2019-07-08 2021-07-27 Texas Instruments Incorporated Stacked die semiconductor package
JP2021034606A (ja) * 2019-08-27 2021-03-01 キオクシア株式会社 半導体装置およびその製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100237328B1 (ko) 1997-02-26 2000-01-15 김규현 반도체 패키지의 구조 및 제조방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100370844B1 (ko) * 1998-08-31 2003-07-07 앰코 테크놀로지 코리아 주식회사 반도체패키지제조를위한마킹방법
KR100308899B1 (ko) 1998-12-29 2001-11-15 마이클 디. 오브라이언 반도체패키지및그제조방법
TWI303870B (en) * 2005-12-30 2008-12-01 Advanced Semiconductor Eng Structure and mtehod for packaging a chip
US7682874B2 (en) * 2006-07-10 2010-03-23 Shanghai Kaihong Technology Co., Ltd. Chip scale package (CSP) assembly apparatus and method
US20090184414A1 (en) * 2008-01-22 2009-07-23 Chang Jun Park Wafer level chip scale package having an enhanced heat exchange efficiency with an emf shield and a method for fabricating the same
US8575006B2 (en) * 2009-11-30 2013-11-05 Alpha and Omega Semiconducotr Incorporated Process to form semiconductor packages with external leads
KR20120009868A (ko) * 2010-07-22 2012-02-02 앰코 테크놀로지 코리아 주식회사 발광 다이오드 패키지 및 그 제조 방법
US8772929B2 (en) * 2011-11-16 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Package for three dimensional integrated circuit
JP5961055B2 (ja) * 2012-07-05 2016-08-02 日東電工株式会社 封止樹脂シート、電子部品パッケージの製造方法及び電子部品パッケージ

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100237328B1 (ko) 1997-02-26 2000-01-15 김규현 반도체 패키지의 구조 및 제조방법

Also Published As

Publication number Publication date
KR20150111222A (ko) 2015-10-05
TW201537631A (zh) 2015-10-01
US9343427B2 (en) 2016-05-17
TWI585839B (zh) 2017-06-01
US20150279811A1 (en) 2015-10-01
TW201732916A (zh) 2017-09-16
TWI653679B (zh) 2019-03-11

Similar Documents

Publication Publication Date Title
CN104217997B (zh) 3d封装件及其形成方法
US8058098B2 (en) Method and apparatus for fabricating a plurality of semiconductor devices
CN108987358A (zh) 封装件中具有不同厚度的热界面材料
US20160086930A1 (en) Fan-out wafer level package containing back-to-back embedded microelectronic components and assembly method therefor
US9978918B2 (en) Method for producing an optoelectronic device
US20160351462A1 (en) Fan-out wafer level package and fabrication method thereof
KR20160144498A (ko) 지지 부재들을 가진 적층 반도체 다이 어셈블리들 및 연관된 시스템들 및 방법들
KR101681360B1 (ko) 전자부품 패키지의 제조방법
CN108231608B (zh) 半导体封装体和用于制造半导体封装体的方法
CN113363166A (zh) 扇出型堆迭式半导体封装结构的多层模封方法
US7608481B2 (en) Method for producing semiconductor package
US11735435B2 (en) Quad flat no lead package and method of making
KR101598688B1 (ko) 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
EP2725631B1 (en) Method of Manufacturing LED Assembly using Liquid Molding Technologies
US20110260337A1 (en) Method of manufacturing semiconductor device and semiconductor device
CN106024749A (zh) 具有柱和凸块结构的半导体封装体
KR19990086917A (ko) 칼럼 리드형 반도체 패키지 및 그 제조방법
CN104538462A (zh) 光电传感器封装结构及其方法
US9324686B2 (en) Semiconductor chips having improved solidity, semiconductor packages including the same and methods of fabricating the same
US20190189494A1 (en) Package structure and manufacturing method thereof
US8871571B2 (en) Apparatus for and methods of attaching heat slugs to package tops
TWI720394B (zh) 半導體裝置及其製造方法
US11309219B2 (en) Method for manufacturing semiconductor device
KR101588947B1 (ko) 반도체 디바이스의 제조 방법
CN108695169B (zh) 制作多个封装半导体器件的方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
X091 Application refused [patent]
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190212

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20200224

Year of fee payment: 5