KR101572180B1 - 높은 반송자 수명을 가지는 에미터층을 갖는 고효율 태양전지 기판의 제조방법 및 이를 포함하는 태양전지 - Google Patents
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Abstract
본 발명은 반도체 기판을 준비하는 단계, 상기 반도체 기판의 전면을 n형 도펀트로 도핑하여 에미터층을 형성하는 단계, 에미터층 표면에 형성된 글래스류 분산물층를 제거하고 세척하는 단계, 상기 에미터층을 소정 깊이까지 에칭하는 단계, 상기 에미터층 상부에 패시베이션막을 형성하는 단계, 및 상부 전극 및 하부전극을 형성하는 단계를 포함하여 이루어지는 태양전지 기판의 제조방법 및 이를 이용한 태양전지를 제공한다. 본 발명에 따른 태양전지는 열산화 패시베이션 공정 진행시 면저항에 따른 전기적 특성 변화량이 일정하게 유지되며, 동일한 면저항의 에미터층에서 보다 높은 반송자 수명을 가지며, 보다 낮은 재결합 속도를 가진다.
Description
본 발명은 높은 반송자 수명을 가지는 에미터층을 갖는 고효율 태양전지 기판의 제조방법 및 이를 포함하는 태양전지에 관한 것으로서, 특히 태양전지 기판의 에미터 층을 형성할 때 높은 반송자 수명을 갖도록 제조하여 효율을 증대시킬 수 있는 고효율 태양전지 및 그 제조방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양전지는 반도체 소자를 이용하여 태양광 에너지를 직접 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
즉, 태양전지란 태양광이 입사되면 전자 정공쌍이 발생되는 광전효과(Photoelectric effect)와 에미터에 의해 전자 정공쌍이 분리되는 광기전력 효과(Photovoltaic Effect)를 이용하여 빛 에너지를 전기 에너지로 변환시키는 소자로서, 그 구성 물질에 따라서 실리콘 태양전지, 박막형 태양전지, 염료감응형 태양전지 및 유기고분자형 태양전지등으로 구분될 수 있으며, 그 중 실리콘 태양전지가 주류를 이루고 있다. 이러한 태양전지에서는, 입사되는 태양 광을 전기 에너지로 변환시키는 비율과 관계된 변환효율(Efficiency)을 높이는 것이 매우 중요하다.
실리콘 태양전지의 변환효율을 높이기 위한 제조 공정 중 Doping을 통한 에미터층의 형성 공정과 패시베이션 공정은 고효율 태양전지를 제조하기 위해서는 특히 중요하다. 보편적으로, 에미터층 형성을 위해 열확산 도핑 과정을 거치게 되나, 종래의 방법으로는 높은 농도의 표면 불순물로 인해 열산화 패시베이션 공정 진행시 표면의 고농도 불순물로 인하여 패시베이션이 불안정해지고, 고농도 도핑소스의 이탈로 면저항 증가가 높게 일어나며 면저항 별로 불균일하게 나타나는 등 원하는 전기적 특성을 갖는 태양전지를 재현하기 어려운 문제점이 있다. 또한, 패시베이션의 불안정으로 높은 반송자 수명을 가지는 에미터층을 형성시키지 못하는 문제점이 있다.
본 발명은 상기의 문제점을 해결하기 위한 것으로,
고효율 태양전지 기술의 핵심인 산화막 성장 Passivation 공정 진행시 면저항 별 전기적 특성의 변화를 일정하게 유지시켜 최종 태양전지에서 원하는 면저항을 재현하기 쉬운 태양전지 기판 제조방법을 제공하는 것을 목적으로 한다.
또한, 표면에서 깊은(두꺼운 에미터) 도핑 공정 및 에미터 층의 일부를 제거하는 에칭 공정과 패시베이션을 통한 고효율 태양전지의 패시베이션된 에미터 기판을 제공하는 것을 목적으로 한다.
상기의 과제를 해결하기 위한 수단으로서,
본 발명은 반도체 기판을 준비하는 단계; 상기 반도체 기판의 전면을 n형 도펀트로 도핑하여 에미터층을 형성하는 단계; 에미터층 표면에 형성된 글래스류 부산물층을 제거하고 세척하는 단계; 상기 에미터층을 소정의 깊이까지 에칭하는 단계; 상기 에미터층 상부에 패시베이션막을 형성하는 단계; 및 상부 전극 및 하부전극을 형성하는 단계;를 포함하여 이루어지는 태양전지 기판의 제조방법을 제공한다. 또한, 상기 도펀트를 도핑하여 에미터층을 형성하는 단계는, 850~950℃에서 상기 반도체 기판에 불순물을 증착하는 단계; 850~950℃에서 20분 ~ 2시간 동안 유지하여 깊게(Deep) 도핑하는 단계; 및 상기 도핑하는 단계의 온도 대비 20~100℃를 낮추고 1분 ~ 30 분간 유지하여 안정화하는 단계;를 포함할 수 있다.
상기 에미터층을 형성하는 단계는, 하기의 식이 만족되는 부분이 존재하지 않도록 도핑할 수 있다.
-ΔLogC /ΔD ≥ 2
(여기서, ΔD는 에미터층의 깊이 변화량으로서 20nm 이상 50nm 이하의 값을 갖고, ΔLogC는 에미터층의 깊이 변화에 대한 n형 도펀트 농도 변화량으로서 C의 값은 atom/㎤ 단위의 n 형 도펀트 농도값을 대입하여 계산되며, 기판 표면으로부터 100nm 깊이까지 유효함)
본 발명은 또한, 반도체 기판; 상기 반도체 기판의 전면에 형성되고, n형 도펀트로 도핑된 에미터층; 상기 에미터층 상부에 형성된 패시베이션막; 상기 패시베이션막을 관통하여 에미터층과 접촉하는 전면전극; 및 상기 반도체 기판의 후면에 형성된 후면전계층과 접촉하는 후면전극;을 포함하여 이루어지는 태양전지로서, 상기 에미터층은 하기의 식을 만족하는 태양전지를 제공한다.
1 < -ΔLogC /ΔD < 2
(여기서, ΔD는 에미터층의 깊이 변화량으로서 20nm 이상 50nm 이하의 값을 갖고, ΔLogC는 에미터층의 깊이 변화에 대한 n형 도펀트 농도 변화량으로서 C의 값은 atom/㎤ 단위의 n 형 도펀트 농도값을 대입하여 계산되며, 깊이 D는 에미터층 표면부터 200nm 범위내임)
본 발명은 또한 전술한 제조방법에 의해 제조된 태양전지 기판을 포함하여 이루어진 태양전지를 제공한다.
본 발명은, 열산화 패시베이션 공정 진행시 면저항에 따른 전기적 특성 변화량이 일정하게 유지되며, 동일한 면저항의 에미터층에서 보다 높은 반송자 수명을 가지며, 보다 낮은 재결합 속도를 가지는 태양전지를 제공한다.
도 1은 본 발명의 일실시예에 따른 태양전지 기판 제조방법 수순도,
도 2는 본 발명의 일실시예에 따라 제조된, 즉 깊게 도핑(Deep Doping)되어 에미터층이 형성된 태양전지 기판과 이를 가지고 종래와 유사한 전기적 특성을 갖도록 에칭공정을 거쳐 에미터층이 형성된 태양전지 기판, 그리고 종래와 같이 얕게 도핑(Shallow Doping)되어 에미터층이 형성된 태양전지 기판의 깊이에 따른 도펀트 농도를 나타낸 그래프 및 에칭 공정으로 에칭되는 영역을 표시한 도면,
도 3은 본 발명의 일실시예에 따라 제조된, 즉 깊게 도핑(Deep Doping)되어 에미터층이 형성되고, 에미터층의 일부를 에칭하여 제거함으로써 제조된 태양전지 에미터 기판의 열산화 패시베이션 공정 후 깊이에 따른 도펀트 농도를 나타낸 도면,
도 4는 본 발명의 일실시예에 따라 제조된, 즉 깊게 도핑(Deep Doping)되고 에칭공정으로 일부가 제거된 에미터층이 형성된 태양전지 기판과 종래와 같이 얕게 도핑(Shallow Doping)되어 에미터층이 형성된 태양전지 기판의 열산화 패시베이션 공정 전과 후의 에미터층 표면저항 Rsheet값을 나타내는 도면,
도 5는 본 발명의 일실시예에 따라 제조된, 즉 깊게 도핑(Deep Doping)되고 에칭공정으로 일부가 제거된 에미터층이 형성된 태양전지 기판과 종래와 같이 얕게 도핑(Shallow Doping)되어 에미터층이 형성된 태양전지 기판의 시트 저항 Rsheet의 값에 따른 반송자 수명을 나타낸 도면,
도 6은 본 발명의 일실시예에 따라 제조된, 즉 깊게 도핑(Deep Doping)되고 에칭공정으로 일부가 제거된 에미터층이 형성된 태양전지 기판의 에미터 시트 저항 값과 표면 도핑 농도에 따른 변환효율 시뮬레이션 결과를 나타낸 도면이다.
도 2는 본 발명의 일실시예에 따라 제조된, 즉 깊게 도핑(Deep Doping)되어 에미터층이 형성된 태양전지 기판과 이를 가지고 종래와 유사한 전기적 특성을 갖도록 에칭공정을 거쳐 에미터층이 형성된 태양전지 기판, 그리고 종래와 같이 얕게 도핑(Shallow Doping)되어 에미터층이 형성된 태양전지 기판의 깊이에 따른 도펀트 농도를 나타낸 그래프 및 에칭 공정으로 에칭되는 영역을 표시한 도면,
도 3은 본 발명의 일실시예에 따라 제조된, 즉 깊게 도핑(Deep Doping)되어 에미터층이 형성되고, 에미터층의 일부를 에칭하여 제거함으로써 제조된 태양전지 에미터 기판의 열산화 패시베이션 공정 후 깊이에 따른 도펀트 농도를 나타낸 도면,
도 4는 본 발명의 일실시예에 따라 제조된, 즉 깊게 도핑(Deep Doping)되고 에칭공정으로 일부가 제거된 에미터층이 형성된 태양전지 기판과 종래와 같이 얕게 도핑(Shallow Doping)되어 에미터층이 형성된 태양전지 기판의 열산화 패시베이션 공정 전과 후의 에미터층 표면저항 Rsheet값을 나타내는 도면,
도 5는 본 발명의 일실시예에 따라 제조된, 즉 깊게 도핑(Deep Doping)되고 에칭공정으로 일부가 제거된 에미터층이 형성된 태양전지 기판과 종래와 같이 얕게 도핑(Shallow Doping)되어 에미터층이 형성된 태양전지 기판의 시트 저항 Rsheet의 값에 따른 반송자 수명을 나타낸 도면,
도 6은 본 발명의 일실시예에 따라 제조된, 즉 깊게 도핑(Deep Doping)되고 에칭공정으로 일부가 제거된 에미터층이 형성된 태양전지 기판의 에미터 시트 저항 값과 표면 도핑 농도에 따른 변환효율 시뮬레이션 결과를 나타낸 도면이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양전지 기판의 제조방법 및 태양전지를 상세하게 설명한다.
도 1은 본 발명의 일실시예에 따른 태양전지 기판 제조방법 수순도이다. 도시된 수순에서 일부 공정이 삽입될 수 있으며 제한되지 않는다.
본 발명의 일실시예에 따른 태양전지 기판의 제조방법은, 반도체 기판을 준비하는 단계(S10), 상기 반도체 기판의 전면을 n형 도펀트로 도핑하여 에미터층을 형성하는 단계(S20), 에미터층 표면에 형성된 PSG(Phosphorus silicate glass)를 제거하고 세척하는 단계(S30), 상기 에미터층을 소정 깊이까지 에칭하는 단계(S40), 상기 에미터층 상부에 패시베이션막을 형성하는 단계(S50) 및 상부 전극 및 하부전극을 형성하는 단계(S60)를 포함하여 이루어질 수 있다.
먼저, 반도체 기판을 준비하는 단계(S10)를 갖는다. 상기 반도체 기판은 단결정 또는 다결정 실리콘으로 형성될 수 있으며, 제1도전형을 가질 수 있다. 일례로서, P형 도펀트로서 3족 원소인 B, Ga, In 등이 도핑되어 P형으로 구현될 수 있다. 제한되지 않으나 바람직하기로는 P형 결정질 실리콘으로 이루어질 수 있다. 상기 반도체 기판의 전면에는 텍스쳐링(texturing)되어 피라미드, 정사각형, 삼각형 등 다양한 형태의 요철구조를 포함할 수 있다. 텍스쳐링(texturing)이란 기판의 표면에 요철구조를 형성하는 것을 의미하는 것으로, 이와 같이 텍스쳐링(texturing)에 의해 기판의 표면이 거칠어지면, 입사되는 광의 반사율이 감소하여 광 포획량이 증가할 수 있다. 따라서, 광학적 손실이 감소할 수 있다. 실리콘 잉곳을 슬라이싱 가공한 후, 표면에 잔존하는 이물질을 세척하여, 반도체 기판을 준비한다.
다음, 상기 반도체 기판의 전면을 n형 도펀트로 도핑하여 에미터층을 형성하는 단계(S20)를 갖는다. 에미터층은 기판 상에 기판과 반대인 제2 도전형을 가지고 형성될 수 있다. 일예로 에미터층은 N형 도펀트로서 5족 원소인 P, As, Sb 등이 도핑될 수 있다. 이와 같이, 기판과 에미터층에 반대 도전형의 도펀트가 도핑 되면, 기판과 에미터층의 계면에는 P-N접합(junction)이 형성되고, P-N접합에 광이 조사되면 광전효과에 의해 광기전력이 발생할 수 있다. 도펀트의 도핑은 확산법에 의할 수 있는데, 반도체 기판에 N형 도펀트 물질, 예를 들면, POCl3 과 O2(산소)의 반응물질인 P2O5 등의 물질을 확산시킴으로써 N형 도펀트를 기판에 도핑할 수 있다.
본 발명은 도핑함에 있어, 깊게 도핑하는 것을 특징으로 한다(Deep Doping). 이는 후술하는 에칭 공정에 의해 고농도의 표면 도펀트 도핑 영역을 제거하여 표면 도핑 농도를 제어하기 위하여 필요한, 유기적으로 밀접하게 연결되는 과정이다.
본 발명은 고농도의 도펀트 도핑 영역을 제거하고, 급격한 도핑 농도의 변화를 지양하여, 후속 공정인 패시베이션 공정이나 반사 방지막 형성 공정 등에서도 전기적 특성 변화를 최소화하고, 전체 면적이 균일한 전기적 특성을 나타내도록 한다. 이러한 특성을 갖는 태양전지 기판을 얻기 위해서 거듭 연구한 결과, 도핑 공정을 기존과 다르게 설계하여 깊게 도핑되도록 하고(Deep Doping), 표면에 형성된 고농도의 도펀트 영역을 식각하여 제거하는 방법(Etch-Back)을 개발하였다.
바람직하기로는, 상기 에미터층을 형성하는 단계는, 하기의 식이 만족되는 부분이 존재하지 않도록 도핑하는 것이 좋다. 이렇게 함으로써, 패시베이션 공정 후에도 안정적이고 균일한 전기적 특성을 나타낼 수 있다. 상기 범위를 벗어나는 경우, 즉, 도펀트의 농도가 에미터층 깊이 방향으로 급격히 감소하는 구간이 존재하는 경우에는 고효율의 태양전지를 얻기가 어렵다.
-ΔLogC /ΔD ≥ 2
여기서, ΔD는 기판의 깊이 변화량(100nm 단위), ΔLogC는 기판의 깊이 변화에 대한 도펀트 농도 변화량(로그값으로서, C의 단위는 atom/㎤)이며, ΔD는 20nm 이상 50nm 이하의 값으로 정해지고, 상기 식은 기판 표면으로부터 100nm 깊이까지 유효하게 적용된다.
상기와 같이 깊게 도핑하는 방법은 제한되지 않으나, 다음의 방법을 들 수 있다. 즉, 상기 도펀트를 도핑하여 에미터층을 형성하는 단계(S20)는, 850~950℃에서 상기 반도체 기판에 불순물을 증착하는 단계(S201), 850~950℃에서 20분 ~ 2시간 동안 유지하여 깊게(Deep) 도핑하는 단계(S202), 및 상기 도핑하는 단계(S202)의 온도 대비 20~100℃를 낮추고 1분 ~ 30 분간 유지하여 안정화하는 단계(S203)를 포함할 수 있다. 여기서, 상기 안정화하는 단계(S203) 이후에, 상기 안정화하는 단계(S203)의 온도 대비 10~30℃를 더 낮추고 1분 ~ 30 분간 유지하여 재안정화하는 단계(S204)를 더 포함 할 수 있다. 상기 안정화 및 재안정화 단계를 통해, 도핑 상태를 안정화시키고, 기타 불순물들을 표면으로 게더링(gathering)하는 효과를 얻을 수 있다. 상기 과정 중 안정화하는 단계(S203), 및 재안정화하는 단계(S204)의 초기에 수행하는 온도 하강 속도는 제한되지 않으나 1~5℃/min 범위내인 것이 좋다.
다음, 에미터층 표면에 형성된 PSG(Phosphorus silicate glass)를 제거하고 세척하는 단계(S30)를 갖는다. 에미터층의 형성 이후 표면에 형성되는 불필요한 층인 PSG(Phosphorus Silicate Glass), BSG(BoroSilicate Glass) 등의 글래스류 부산물층을 불산(HF) 용액 또는 플루오르(F)를 함유한 용액으로 제거하고 세척하는 단계를 포함한다. 세척 용액은 "H2O2+NH4OH"를 포함한 용액으로 이루어져 중화 및 세정을 하도록 함이 바람직하다.
또한, 후술하는 에칭하는 단계를 통해 에미터층을 식각하면, 마찬가지로, 글래스류 부산물층이 형성될 수 있다. 이 경우에도 불산(HF) 용액 또는 불산(HF)을 함유한 용액으로 부산물층을 제거하고 세척하는 단계를 포함할 수 있다.
다음, 상기 에미터층을 소정 깊이까지 에칭하는 단계(S40)를 갖는다. 에미터층의 일부를 에칭함으로써, 고농도의 도펀트 도핑 영역을 제거하여 후속 공정인 패시베이션 공정이나 반사 방지막 형성 공정 등에서도 전기적 특성 변화를 최소화하고, 전체 면적이 균일한 전기적 특성을 나타내도록 할 수 있다. 에칭 방법은 제한되지 않으나 표면이 균일하게 에칭되어 텍스쳐링 구조가 유지될 수 있도록 하는 것이 좋다. 좋기로는 산(酸,acid)을 이용하는 습식 방법으로 에칭할 수 있다. 일례로서, 산용액은 불산(HF)과 산화제인 질산(HNO3) 또는 과수(H2O2) 등이 포함된다. 또한 균일한 에칭을 위해 추가적으로 초산(CH3COOH) 또는 인산(H3PO4)을 포함한 용액으로 이루어짐이 바람직하다.
상기 에칭하는 단계(S40)는 제한되지 않으나, PSG 제거 후 세척하는 단계 이후의 반도체 기판 기준으로 50 ~ 150nm 두께를 에칭하여 제거하는 것이 좋다. 상기 범위 미만으로 제거하는 경우 고농도 도펀트 도핑 영역의 제거가 불충분하며, 상기 범위를 초과하여 제거하는 경우 도펀트의 농도가 너무 낮아지거나 면저항이 과도하게 증가하여 바람직하지 않을 수 있다.
한편, 상기 에칭하는 단계는, 기판 표면의 도펀트 농도가 1×1019 ~ 2×1020 atom/㎤ 범위내에 존재하도록 에칭하는 것이 바람직하다. 상기 범위를 넘어서는 고농도의 도핑 영역을 에칭을 통해 제거함으로써 이미터의 안정성을 높일 수 있으며 상기 범위 미만의 과도한 에칭은 전기적 특성에 영향을 주어 태양전지의 효율저하를 초래한다.
한편, 상기 에칭하는 단계는, 기판의 표면으로부터 200nm 깊이의 범위에서 하기의 식이 만족되는 부분을 에칭하여 제거하는 것이 좋다. 즉, 고농도로 도핑된 표면 영역의 경우 깊이에 따른 농도 변화가 크지 않은데, 이 부분을 에칭하여 제거함으로써 패시베이션 공정이나 반사 방지막 형성 공정 등에서도 전기적 특성 변화를 최소화할 수 있게 된다.
-ΔLogC /ΔD ≤ 1
(여기서, ΔD는 에미터층의 깊이 변화량으로서 20nm 이상 50nm 이하의 값을 갖고, ΔLogC는 에미터층의 깊이 변화에 대한 n형 도펀트 농도 변화량으로서 C의 값은 atom/㎤ 단위의 n 형 도펀트 농도값을 대입하여 계산되며, 깊이 D는 기판 표면으로부터 200nm 범위내임) -
한편, 상기 에칭하는 단계 이후에, 기판의 표면저항 Rsheet가 60 ~ 300 Ω/sq. 범위내가 되도록 에칭하는 것이 좋다. 상기 범위내에서 후술하는 실험예에서 보듯이 기존의 방법 대비 캐리어 수명이 보다 우수한 것을 볼 수 있다.
다음, 상기 에미터층 상부에 패시베이션막을 형성하는 단계(S50)를 갖는다. 패시베이션막은 상기 반도체 기판의 에미터 표면에 형성되어 상기 반도체 기판의 에미터 표면에서 전하의 재결합이 이루어지는 것을 방지하기 위한 것으로써, SiO2 등으로 이루어진다. 패시베이션막의 두께는 제한되지 않으나 10~120㎚정도가 되도록 함이 바람직하다. 패시베이션막의 형성방법은 제한되지 않으며, 기존의 방법을 이용할 수 있다. 일례로서, 열산화 공정을 통해 기판 표면에 패시베이션 산화막을 형성하는 방법을 들 수 있다.
한편, 패시베이션막 상부에 반사방지막이 추가로 적층될 수 있다. 반사방지막은 태양전지의 내부로 입사될 광이 반사되어 손실되는 것을 방지하는 역할을 한다. 이러한 반사방지막은 박막 증착장비인 PECVD(Plasma Enhanced Chemical Vapor Deposition) 등을 이용하여 SiNx 등을 75~85nm정도의 두께로 증착하여 형성되나, 이에 한정하지는 않는다. 상기 반사방지막은 상기 패시베이션막의 두께를 감하여 증착하도록 함이 바람직하나, 상기 패시베이션막이 충분히 두꺼워 그 자체로 반사방지 효과가 있을 경우에는 이를 생략할 수도 있다.
상기 패시베이션막을 형성하는 단계 이후에, 기판의 표면저항 Rsheet는 패시베이션 단계 전에 비하여, 10 ~ 50 Ω/sq. 범위내로 증가할 수 있다. 종래의 경우, 후술하는 실험예에서 보듯이 표면저항이 커질수록 패시베이션 단계 이후 표면저항이 급격하게 증가하는 데 반하여, 본 발명의 실시예의 경우 비교적 균일하게 증가하는 것을 볼 수 있다. 이는 깊은 도핑 공정 및 에칭 공정을 수행하였기 때문이다.
다음, 상부 전극 및 하부전극을 형성하는 단계(S60)를 갖는다. 상부전극 및 하부전극의 재료, 공정, 형상 등은 제한되지 않으며, 본 발명에 적용 가능하다.
일례로서, 상기 상부전극은 상기 에미터층의 광기전력 효과에 의해 분리된 전자를 수집하기 위하여 은 페이스트(Ag paste) 재질 등으로 이루어져 빛을 최대한 가리지 않고 낮은 저항을 가지도록 전극을 설계하여 저가의 양산용 인쇄과정을 통해 인쇄한 후 건조되어 형성된다. 상술한 저가의 양산용 인쇄과정은, 일반적으로 인쇄작업에서 저가 양산용으로 널리 알려진, 실크 스크린 인쇄, (그라비아)옵셋 인쇄 등을 활용할 수 있다. 또한 보다 높은 효율 구현을 위해 전극 설계 방식에 따라서 도금공정을 이용하여 전극을 형성할 수도 있다.
하부전극은 후면전계층(BSF, Back Surface Field)과 접속되어 기판의 하부에 형성된다. 기판 하부에 전체 면적에 형성될 수 있다. 또는, 하부기판에도 하부 패시베이션막이 형성되고, 상기 하부전극은, 도트전극부와 메탈패드로 이루어질 수 있다. 상기 도트전극부의 도트 모양과 형태는 원형이 바람직하나, 형성방법에 따라 모양과 형태의 변형이 가능하기에 이에 국한하지는 않는다.
상기 도트전극부는 단위도트전극이 상호 이격되게 다수개로 구성되어 이루어지며, 고온의 열처리공정에 의해 하부 패시베이션막을 관통하여 상기 반도체 기판에 접하게 된다. 상기 도트전극부는 상기 반도체기판에서 분리된 정공을 후면에서 보다 잘 수납하기 위하여 P+ 필드인 로컬 BSF(Back Surface Field)층을 형성할 수 있는 알루미늄 페이스트 등의 소재로 이루어지나, 이에 한정하지는 않는다. 이러한 상기 도트전극부는 알루미늄 페이스트 등을 저가의 양산용 인쇄공정을 통해 인쇄한 후 건조하여 형성된다. 상기 도트전극부를 이루는 상기 단위도트전극은 상기 반도체 기판에 접하는 면적크기가 약 10-250㎛이며, 상기 도트전극부 전체가 상기 반도체기판에 접하는 면적은 상기 반도체기판의 면적에 대하여 0.01~1%가 되도록 한다.
상기 메탈패드는 상기 단위도트전극과 접촉되도록 형성된다. 즉, 상기 단위도트전극이 형성된 상기 반도체 기판의 후면을 금속으로 이루어진 메탈패드가 덮도록 형성된다.
이렇게 제조된 태양전지 기판은, 패시베이션막과 에미터층 경계면으로부터 300nm 깊이에서의 도펀트 농도가 5×1017 ~ 5 ×1019 atom/㎤ 범위내로서, 낮은 농도로 깊게 도핑된 것이 특징이다.
본 발명은 또한, 반도체 기판, 상기 반도체 기판의 전면에 형성되고, n형 도펀트로 도핑된 에미터층, 상기 에미터층 상부에 형성된 패시베이션막, 상기 패시베이션막을 관통하여 에미터층과 접촉하는 전면전극, 및 상기 반도체 기판의 후면에 형성된 후면전계층과 접촉하는 후면전극을 포함하여 이루어지는 태양전지로서, 상기 에미터층은 하기의 식을 만족하는 태양전지를 제공한다. 상기 식을 만족함으로써, 즉 고농도 도핑 영역 및 급격한 도핑 농도 감소 영역이 없도록 제조된 태양전지 기판을 사용함으로써 전기적 특성이 우수하고 고효율 태양전지를 제공할 수 있게 된다.
1 < -ΔLogC /ΔD < 2
(여기서, ΔD는 에미터층의 깊이 변화량으로서 20nm 이상 50nm 이하의 값을 갖고, ΔLogC는 에미터층의 깊이 변화에 대한 n형 도펀트 농도 변화량으로서 C의 값은 atom/㎤ 단위의 n 형 도펀트 농도값을 대입하여 계산되며, 깊이 D는 에미터층 표면부터 200nm 범위내임)
또한, 본 발명의 일실시예에 따른 태양전지는 패시베이션막과 에미터층 경계면으로부터 300nm 깊이에서의 도펀트 농도가 5×1017 ~ 5 ×1019 atom/㎤ 범위내인일 수 있으며, 에미터층과 패시베이션막의 경계면의 도펀트 농도가 5×1018 ~ 1 ×1020 atom/㎤ 범위내일 수 있다. 또한, 상기 에미터층 표면저항 Rsheet는 60 ~ 300 Ω/sq. 범위내일 수 있다. 이러한 수치는 전술한 제조방법에 의해 제조된 기판을 사용함으로써 달성될 수 있다.
이하에서는, 본 발명의 일실시예에 따라 제조된 태양전지 기판의 특성 실험 결과를 도면을 참고하여 설명한다.
도 2는 본 발명의 일실시예에 따라 제조된, 즉 깊게 도핑(Deep Doping)되어 에미터층이 형성된 태양전지 기판과 이를 가지고 종래와 유사한 전기적 특성을 같도록 에칭공정을 거쳐 에미터층이 형성된 태양전지 기판, 그리고 종래와 같이 얕게 도핑(Shallow Doping)되어 에미터층이 형성된 태양전지 기판의 깊이에 따른 도펀트 농도를 나타낸 그래프 및 에칭 공정으로 에칭되는 영역을 표시한 도면이다.
도시된 바와 같이, 얕게 도핑(Shallow Doping)되어 에미터층이 형성된 태양전지 기판에 비하여 깊게 도핑(Deep Doping)되어 에미터층이 형성된 태양전지 기판이 깊이에 따른 도펀트 농도 변화량이 작은 것을 확인할 수 있으며, 에칭 공정에 의해 고농도 도핑 영역이 제거되는 것을 확인 할 수 있다.
도 3은 본 발명의 일실시예에 따라 제조된, 즉 깊게 도핑(Deep Doping)되어 에미터층이 형성되고, 에미터층의 일부를 에칭하여 제거함으로써 제조된 태양전지 기판의 열산화 패시베이션 공정 후의 깊이에 따른 도펀트 농도를 나타낸 그래프이다. 도시된 바와 같이 면저항이 크게 변화하지 않은 것을 확인할 수 있다.
도 4는 본 발명의 일실시예에 따라 제조된, 즉 깊게 도핑(Deep Doping)되고 에칭공정으로 일부가 제거된 에미터층이 형성된 태양전지 기판과 종래와 같이 얕게 도핑(Shallow Doping)되어 에미터층이 형성된 태양전지 기판의 열산화 패시베이션 공정 전과 후의 에미터층 표면저항 Rsheet값을 나타내는 도면이다. 그래프에서 볼 수 있듯이, 종래의 기판에 비하여, 본 발명의 일실시예에 따른 기판의 표면저항 증가가 적고 일정한 것을 확인할 수 있다.
도 5는 본 발명의 일실시예에 따라 제조된, 즉 깊게 도핑(Deep Doping)되고 에칭공정으로 일부가 제거된 에미터층이 형성된 태양전지 기판과 종래와 같이 얕게 도핑(Shallow Doping)되어 에미터층이 형성된 태양전지 기판의 시트 저항 Rsheet의 값에 따른 캐리어 수명을 나타낸 그래프이다. 도시된 바와 같이, 종래의 기판에 비하여, 본 발명의 일실시예에 따른 기판이 캐리어 수명이 우수한 것을 볼 수 있으며, 특히, Rsheet는 대략 60 ~ 300 Ω/sq. 범위에서 캐리어 수명에 차이를 보이는 것을 확인할 수 있다.
도 6은 본 발명의 일실시예에 따라 제조된, 즉 깊게 도핑(Deep Doping)되고 에칭공정으로 일부가 제거된 에미터층이 형성된 태양전지 기판의 에미터 시트 저항 값과 표면 도핑 농도에 따른 변환효율 시뮬레이션 결과이다. 도시된 바와 같이, 표면 도핑 농도가 5×1018 ~ 1 ×1020 atom/㎤ 범위내가 변환 효율이 좋은 것을 확인할 수 있다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
Claims (17)
- 반도체 기판을 준비하는 단계;
상기 반도체 기판의 전면을 n형 도펀트로 하기의 식 1이 만족되는 부분이 존재하지 않도록 도핑하여 에미터층을 형성하는 단계;
상기 에미터층 표면에 형성된 글래스류 부산물층를 제거하고 세척하는 단계;
상기 에미터층의 표면으로부터 하기의 식 2를 만족하는 부분을 에칭하는 단계;
상기 에미터층 상부에 산화막 성장을 통해 패시베이션막을 형성하는 단계; 및
상부 전극 및 하부전극을 형성하는 단계;를 포함하여 이루어지는 태양전지 기판의 제조방법.
[식 1]
-ΔLogC /ΔD ≥ 2
(여기서, ΔD는 에미터층의 깊이 변화량으로서 20nm 이상 50nm 이하의 값을 갖고, ΔLogC는 에미터층의 깊이 변화에 대한 n형 도펀트 농도 변화량으로서 C의 값은 atom/㎤ 단위의 n 형 도펀트 농도값을 대입하여 계산되며, 기판 표면으로부터 100nm 깊이까지 유효함)
[식 2]
-ΔLogC /ΔD ≤ 1
(여기서, ΔD는 에미터층의 깊이 변화량으로서 20nm 이상 50nm 이하의 값을 갖고, ΔLogC는 에미터층의 깊이 변화에 대한 n형 도펀트 농도 변화량으로서 C의 값은 atom/㎤ 단위의 n 형 도펀트 농도값을 대입하여 계산되며, 깊이 D는 기판 표면으로부터 200nm 범위내임)
- 제1항에 있어서,
상기 도펀트를 도핑하여 에미터층을 형성하는 단계는,
850~950℃에서 상기 반도체 기판에 불순물을 증착하는 단계;
850~950℃에서 20분 ~ 2시간 동안 유지하여 깊게(Deep) 도핑하는 단계; 및
상기 도핑하는 단계의 온도 대비 20~100℃를 낮추고 1분 ~ 30 분간 유지하여 안정화하는 단계;를 포함하는 태양전지 기판의 제조방법.
- 제2항에 있어서,
상기 안정화하는 단계 이후에, 상기 안정화하는 단계의 온도 대비 10~30℃를 낮추고 1분 ~ 30 분간 유지하여 재안정화하는 단계;를 포함하는 태양전지 기판의 제조방법.
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 제1항에 있어서,
상기 에칭하는 단계 이후에, 기판의 표면저항 Rsheet는 60 ~ 300 Ω/sq. 범위내인 태양전지 기판의 제조방법.
- 제10항에 있어서,
상기 패시베이션막을 형성하는 단계 이후에, 기판의 표면저항 Rsheet는 패시베이션 단계 전에 비하여, 10 ~ 50 Ω/sq. 범위내로 증가하는 태양전지 기판의 제조방법.
- 제1항에 있어서,
패시베이션막과 에미터층 경계면으로부터 300nm 깊이에서의 도펀트 농도가 5×1017 ~ 5 ×1019 atom/㎤ 범위내인 태양전지 기판의 제조방법.
- 반도체 기판;
상기 반도체 기판의 전면에 형성되고, n형 도펀트로 도핑된 에미터층;
상기 에미터층 상부에 형성된 패시베이션막;
상기 패시베이션막을 관통하여 에미터층과 접촉하는 전면전극; 및
상기 반도체 기판의 후면에 형성된 후면전계층과 접촉하는 후면전극;을 포함하여 이루어지고,
제1항 내지 제3항 또는 제10항 내지 제12항 중 어느 한 항의 제조방법에 의해 제조되며,
상기 에미터층은 하기의 식 3을 만족하는 태양전지.
[식 3]
1 < -ΔLogC /ΔD < 2
(여기서, ΔD는 에미터층의 깊이 변화량으로서 20nm 이상 50nm 이하의 값을 갖고, ΔLogC는 에미터층의 깊이 변화에 대한 n형 도펀트 농도 변화량으로서 C의 값은 atom/㎤ 단위의 n 형 도펀트 농도값을 대입하여 계산되며, 깊이 D는 에미터층 표면부터 200nm 범위내임)
- 제13항에 있어서,
패시베이션막과 에미터층 경계면으로부터 300nm 깊이에서의 도펀트 농도가 5×1017 ~ 5 ×1019 atom/㎤ 범위내인 태양전지.
- 제13항에 있어서,
에미터층과 패시베이션막의 경계면의 도펀트 농도가 5×1018 ~ 1 ×1020 atom/㎤ 범위내인 태양전지.
- 제13항에 있어서,
상기 에미터층 표면저항 Rsheet는 60 ~ 300 Ω/sq. 범위내인 태양전지.
- 제1항 내지 제3항 또는 제10항 내지 제12항 중 어느 한 항의 제조방법에 의해 제조된 태양전지 기판을 포함하여 이루어진 태양전지.
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| KR1020140001691A KR101572180B1 (ko) | 2014-01-07 | 2014-01-07 | 높은 반송자 수명을 가지는 에미터층을 갖는 고효율 태양전지 기판의 제조방법 및 이를 포함하는 태양전지 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101572180B1 (ko) |
-
2014
- 2014-01-07 KR KR1020140001691A patent/KR101572180B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20150081816A (ko) | 2015-07-15 |
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