KR101568955B1 - I/o 디바이스, 프로그래머블 로직 컨트롤러 및 연산 방법 - Google Patents

Abstract

PLC의 I/O 디바이스에 있어서, 복수의 데이터에 대하여 입출력 처리의 병렬 처리를 가능하게 하고, I/O 디바이스 사이의 입출력 처리의 고속화를 낮은 비용으로 실현한다. I/O 디바이스의 연산 데이터 추출부(150)는, 수신한 다른 I/O 디바이스의 타국 입력 C와 타국 출력 D를 입력하고, 또한 자국 입력 A와 자국 출력 B를 입력한다. 연산 데이터 추출부(150)는, 자국 입력 A, 자국 출력 B, 타국 입력 C, 타국 출력 D의 각각을 대상으로 하여, 파라미터부(140)에 저장된 파라미터(선택 종별, 데이터 위치, 선택 국번, 자기 국번)에 따라서, 연산 데이터를 추출한다. 연산부(160)는, 연산 데이터 추출부(150)가 추출한 연산 데이터를 이용하여, 파라미터부(140)에 저장된 연산 처리(141)(복수의 연산 방식을 저장)에 따라서, 복수의 연산 처리를 병렬로 실행한다.

Description

I/O 디바이스, 프로그래머블 로직 컨트롤러 및 연산 방법{I/O DEVICE, PROGRAMMABLE LOGIC CONTROLLER AND CALCULATION METHOD}

본 발명은, 프로그래머블 로직 컨트롤러에 사용되는 I/O 디바이스에 관한 것이다.

도 1은 CPU 디바이스(10)와 복수(3대)의 I/O 디바이스가, I/O 버스(99)로 접속된 PLC(1000)(프로그래머블 로직 컨트롤러)이다. I/O 디바이스(100-1~100-3)의 3대가 CPU 디바이스(10)에 접속되어 있고, 3대의 구성은 동일하다. 도 1과 같이 접속된 PLC(1000)에 있어서의 I/O 디바이스 사이의 종래의 입출력 처리는, 우선, CPU 디바이스(10)가 각 I/O 디바이스의 「입력 단자 정보」를 수집(입력)한다. 여기서 「입력 단자 정보」란, 각 I/O 디바이스의 입력 단자(170-1)에 입력되는 정보이다. CPU 디바이스(10)는, 수집한 「입력 단자 정보」를 이용하여 연산 처리를 행하고, 그 연산 결과를 I/O 디바이스에 배송(출력)한다. 배송되는 연산 결과는, 예컨대, 어느 I/O 디바이스를 위한 연산 결과인지가 나타나 있다. 그리고, 자기의 연산 결과가 배송된 I/O 디바이스는, 출력 단자(180-1)에 연산 결과를 출력한다. CPU 디바이스(10)는 모든 I/O 디바이스에 대하여 이 입출력 처리를 행하고, 또한, 이 입출력 처리를 반복한다.

CPU 디바이스(10)가 모든 I/O 디바이스에 대한 입출력 처리를 집중하여 처리하고 있기 때문에, I/O 사이의 처리 응답이 늦어진다고 하는 과제가 있다. 이 과제에 대하여, 일본 특허 공개 평성 07-244506(특허 문헌 1)에는, CPU 디바이스(10)의 처리 부담을 경감하는 방식의 기재가 있다. 또한, 일본 특허 공개 2000-259208(특허 문헌 2)에는, CPU 디바이스(10)를 경유하지 않고 I/O 디바이스에 있어서 입출력 처리를 행하는 처리 방법의 기재가 있다.

특허 문헌 1에서는, 각 I/O 디바이스에 「공통 메모리」를 마련하고, CPU 디바이스(10)를 경유하지 않고 각 I/O 디바이스의 입력 단자 정보를 공통 메모리 사이에서 이동시켜 CPU 디바이스(10)의 처리 부담을 경감하고 있다. 그러나, 입력 단자 정보를 일단 공통 메모리에 저장하는 구성이기 때문에, 복수의 I/O 디바이스 사이의 입출력 처리를 행하는 경우에 메모리로부터 한 번에 복수의 여러 데이터를 읽어낼 수 없다. 이 때문에, 입출력 처리를 병렬로 처리할 수 없어 처리에 시간이 걸리고 있었다. 또한, 각 I/O 디바이스의 입력 단자 정보를 모두 공통 메모리에 저장하기 때문에, I/O 디바이스 사이의 입출력 처리에 이용하지 않는 데이터까지도 저장하는 일이 있어, I/O 디바이스의 수가 증가함에 따라서 필요 이상으로 메모리를 실장하고 있었다.

특허 문헌 2에 있어서는, 다른 I/O 디바이스와 자기의 I/O 디바이스의 정보를 관련시킨 매핑 테이블을 저장하는 커넥션 데이터베이스와, 그 저장된 매핑 테이블에 근거하여 데이터 처리하는 MPU를 마련하고, 각 I/O 디바이스의 입력 단자 정보를 각 I/O 디바이스 사이에서 송수신하고 CPU 디바이스(10)를 경유하지 않고 I/O 디바이스에 있어서 입출력 처리를 행하고 있다. 그러나, 입력 단자 정보를 수신한 커넥션 데이터마다 MPU가 커넥션 데이터베이스에 저장된 매핑 테이블을 참조하기 때문에, 한 번에 복수의 데이터를 참조할 수 없고 입출력 처리를 병렬로 처리할 수 없다. 또한, 입력 단자 정보에 대하여 연산 처리를 행함에 있어서, 작업 데이터를 메모리에 저장하고 MPU에서 처리하는 구성 때문에, 복수의 데이터에 대하여 병렬로 처리할 수 없고, 처리에 시간이 걸리고 있었다. 또한, I/O 디바이스 사이의 입출력 처리를 행함에 있어서 MPU나 메모리를 필요로 하고 있기 때문에 비용이 높아지고 있었다.

또한, PLC의 I/O 디바이스의 출력에 대해서는, 딜레이를 부가하여 출력 타이밍을 늦추고 싶은 경우나, 출력값을 유지하여 계속하여 출력하고 싶은 경우가 있다. 딜레이 부가의 사용법으로서는, 입력에 근거하는 연산이 성립했을 때에, 어느 처리(예컨대 퇴피 처리)가 완료될 때까지, 외부에 통지하고 싶지 않은 경우를 들 수 있다. 값 유지의 사용법으로서는, 연산이 성립했을 때에, 어느 처리(예컨대 퇴피 처리)가 완료될 때까지, 외부에 계속 통지하고 싶은 경우를 들 수 있다.

특허 문헌 3에 있어서는, 데이터의 수수의 고속화와 효율화를 위해, I/O 디바이스에 있어서 센서 등과의 입출력을 데이터베이스에 유지하고, 테이블로 정의된 타이밍에 출력하는 것이 개시되고 있다. 그렇지만, 딜레이 부가나 출력값 유지의 기재나, 기기의 긴급 에러 신호의 입력 후에, 복수의 기기의 긴급 정지 순서에 따라서 정지 처리를 행하는 연속적 동작을, 연산 결과에 딜레이를 부가하여 차례로 행하는 기재는 없다. 또한, 특허 문헌 3은 데이터베이스를 사용한 시스템이다. 따라서, 특허 문헌 3은, 출력 타이밍의 조건에 적합한 출력이 있는지 여부를, 출력의 각각에 대하여, 시간을 계측하고 대응 테이블을 참조하고 데이터베이스를 참조한다고 하는 것을 반복하는 것에 의해 확인하는 시퀀셜 처리이다. 이 때문에, 특허 문헌 3에서는, 정확한 출력 타이밍을 실현할 수 없다고 하는 과제가 있다. 또한, 데이터베이스를 사용한 시스템이므로, 회로 규모가 커진다고 하는 과제가 있다.

(선행 기술 문헌)

(특허 문헌)

(특허 문헌 1) 일본 특허 공개 평성 07-244506호 공보

(특허 문헌 2) 일본 특허 공개 2000-259208호 공보

(특허 문헌 3) 일본 특허 공개 2010-231407호 공보

CPU 디바이스(10)를 경유하지 않고 I/O 디바이스 사이의 입출력 처리를 행하는 종래의 방법은, 각 I/O 디바이스의 입력 단자 정보를 각 I/O 디바이스 사이에서 송수신할 때에, 각 I/O 디바이스의 입력 단자 정보를 일단 메모리에 저장하거나(특허 문헌 1), 혹은 입력 단자 정보를 수신한 커넥션 데이터마다 MPU가 커넥션 데이터베이스에 저장된 매핑 테이블을 참조(특허 문헌 2)했다. 그 때문에, 복수의 데이터에 대하여 입출력 처리를 병렬로 처리할 수 없고 처리에 시간이 걸린다고 하는 과제가 있었다. 또한, 필요 이상으로 메모리를 실장하는 구성이기도 하고, MPU를 필요로 하는 등 비용이 높다고 하는 과제가 있었다.

본 발명은, I/O 디바이스 내에 입력 단자 정보를 저장하기 위한 메모리나 MPU를 마련하는 일 없이, 복수의 데이터에 대하여 입출력 처리를 병렬로 처리할 수 있도록 하는 것에 의해, I/O 디바이스 사이의 입출력 처리의 고속화를 낮은 비용으로 실현하는 것을 목적으로 한다.

본 발명의 I/O 디바이스는, CPU(Central Processing Unit) 디바이스와, 복수의 I/O(Input/Output) 디바이스를 구비한 프로그래머블 로직 컨트롤러에서 사용되는 상기 I/O 디바이스에 있어서, 상기 CPU 디바이스와 통신함과 아울러 다른 상기 I/O 디바이스와 통신하는 인터페이스부로서, 다른 I/O 디바이스로부터, 상기 다른 I/O 디바이스로의 입력 정보와 다른 I/O 디바이스로부터의 출력 정보를 수신하는 인터페이스부와, 복수의 연산 처리의 방식과, 상기 연산 처리에 사용되는 연산 데이터를 추출하기 위한 추출 조건을 나타내는 파라미터를 저장하는 파라미터부와, 상기 인터페이스부가 수신한 다른 상기 I/O 디바이스의 입력 정보와 출력 정보를 입력함과 아울러, 자신인 상기 I/O 디바이스로의 입력 정보와, 자신인 상기 I/O 디바이스로부터의 출력 정보를 입력하고, 입력한 다른 상기 I/O 디바이스의 입력 정보와 출력 정보와, 입력한 자신인 상기 I/O 디바이스의 입력 정보와 출력 정보의 각각을 대상으로 하여, 상기 파라미터부에 저장된 상기 파라미터에 따라서 상기 연산 데이터를 추출하고, 추출한 상기 연산 데이터를 출력하는 연산 데이터 추출부와, 상기 연산 데이터 추출부가 출력한 상기 연산 데이터를 이용하는 것에 의해, 상기 파라미터부에 저장된 상기 복수의 연산 처리의 방식에 따라서, 상기 복수의 연산 처리를 병렬로 실행하는 연산부를 구비한 것을 특징으로 한다.

PLC의 I/O 디바이스에 있어서, 복수의 데이터에 대하여 입출력 처리의 병렬 처리를 가능하게 하고, I/O 디바이스 사이의 입출력 처리의 고속화를 낮은 비용으로 실현한다.

도 1은 실시의 형태 1의 PLC의 구성도.
도 2는 실시의 형태 1의 I/O 디바이스(100)의 구성도.
도 3은 실시의 형태 1의 연산 데이터 추출부(150)의 블록도.
도 4는 실시의 형태 1의 연산부(160)의 구성예를 나타내는 블록도.
도 5는 실시의 형태 1의 I/O 디바이스(100-1)의 파라미터 설정을 나타내는 도면.
도 6은 실시의 형태 1의 I/O 디바이스(100-2)의 파라미터 설정을 나타내는 도면.
도 7은 실시의 형태 1의 I/O 디바이스(100-3)의 파라미터 설정을 나타내는 도면.
도 8은 실시의 형태 2의 연산 데이터 추출부(150-2)의 블록도.
도 9는 실시의 형태 2의 연산 데이터 추출부(150-2)의 동작을 나타내는 타이밍 차트.
도 10은 실시의 형태 3의 I/O 디바이스(100)의 구성도.
도 11은 실시의 형태 3의 딜레이 부가ㆍ유지부(190), 파라미터부(140)의 블록도.
도 12는 실시의 형태 3의 AND 0, 딜레이 부가부 1, 유지부 1의 계열을 나타내는 도면.
도 13은 실시의 형태 3의 딜레이 동작을 나타내는 타이밍 차트.
도 14는 실시의 형태 3의 유지 동작을 나타내는 다른 타이밍 차트.
도 15는 실시의 형태 3의 딜레이 및 유지 동작을 나타내는 타이밍 차트.
도 16은 실시의 형태 3의 딜레이 및 유지 동작의 효과를 나타내는 타이밍 차트.
도 17은 실시의 형태 4의 I/O 디바이스(100)의 구성도.
도 18은 실시의 형태 5의 딜레이 부가ㆍ유지부(190-5), 파라미터부(140)의 블록도.
도 19는 실시의 형태 5의 딜레이 및 유지 동작을 나타내는 타이밍 차트.
도 20은 실시의 형태 6의 I/O 디바이스(100)의 구성도.

실시의 형태 1.

(종래의 입력 처리)

배경 기술에서 설명한, 종래의 입력 출력 처리에 있어서의, 「입력 처리」, 「출력 처리」는 이하의 의미이다. 입력 처리란, CPU 디바이스(10)가 각 I/O 디바이스로부터 입력 단자 정보를 수집하고, 연산을 실시하는 처리이다. 출력 처리란, CPU 디바이스(10)가 연산 결과를 I/O 디바이스에 배송하고, 자기의 연산 결과가 배송된 I/O 디바이스가, 출력 단자로부터 연산 결과를 출력하는 처리이다.

(실시의 형태 1, 2의 입력 처리)

또한, 이하의 실시의 형태 1, 2에서 설명하는 「I/O 디바이스 사이에서 특별히 고속으로 입출력 처리를 행하는 경우」의 입출력 처리에 있어서의, 「입력 처리」, 「출력 처리」는 이하의 의미이다. 입력 처리란, 도 1에 나타내는 하나의 I/O 디바이스(100-1)에 주목한 경우에, I/O 디바이스(100-1)가, 다른 I/O 디바이스(100-2, 100-3)로부터 입력 단자 정보 및 출력 단자 정보를 수집하고, 또한, I/O 디바이스(100-1) 자신의 입력 단자 정보 및 출력 단자 정보도 이용하여 연산을 실시하는 처리이다. 또한 출력 처리란, I/O 디바이스(100-1)가 연산 결과를 자기의 출력 단자(180-1)로부터 출력하는 처리이다. I/O 디바이스(100-2, 100-3)도 I/O 디바이스(100-1)와 대등하고, 동일한 「입출력 처리」를 행한다.

실시의 형태 1의 PLC(프로그래머블 로직 컨트롤러)를 설명한다. 실시의 형태 1의 PLC의 구성은 도 1과 동일한 구성으로 한다. 다시 말해 실시의 형태 1의 PLC에서는, 각 I/O 디바이스 및 CPU 디바이스(10)의 접속 관계는 도 1과 동일하게 한다. 그러나, 각 I/O 디바이스 및 CPU 디바이스(10)의 동작이 상이하다. 도 2는 실시의 형태 1의 PLC(1000)에 있어서의 I/O 디바이스(100)의 구성도이다. 또, 도 1에서는 I/O 디바이스(100)는 3대 있고, 이들을 I/O 디바이스(100-1~100-3)로서 구별하고 있다. 각 I/O 디바이스의 구성은 동일하게 한다. 또한, 구별의 필요가 없는 경우는, I/O 디바이스(100) 혹은 I/O 디바이스라고 기재한다.

(1) I/O 버스 I/F부(110)는, I/O 버스(99)와의 인터페이스이다. I/O 버스 I/F부(110)는, CPU 디바이스(10)와의 데이터의 송수신이나, I/O 디바이스 사이의 데이터의 송수신의 제어를 행한다. 이하, I/O 버스 I/F부(110)는, 간략하게 I/F부(110)로 적는다.

(2) 송신부(120)는, I/O 디바이스의 입력 신호(입력 단자(170-1)로부터 입력)나 출력 신호(출력 단자(180-1)로부터 출력)를, I/F부(110)를 경유하여 I/O 버스(99)에 보낸다. 또한, 수신부(130)가 I/F부(110)를 경유하여 CPU 디바이스(10)로부터 판독 요구를 수신했을 때에, 송신부(120)는, 요구에 응답하는 데이터를 CPU 디바이스(10)에 송신한다. 또한, 각 I/O 디바이스는, 모두 우열 없이, 정기적으로 또는 송신 가능한 타이밍에, 다른 I/O 디바이스 모두에 대하여 자신의 「입력 신호나 출력 신호」를 송신한다.

(3) 수신부(130)는, I/O 버스(99)로부터 I/F부(110)를 경유하여, 데이터를 수신한다. 수신부(130)는, I/O 디바이스의 출력 신호에 대한 기입(도 2의 CPU 갱신 데이터)을 요구할 때나, I/O 디바이스 내에 파라미터를 설정(후술한다)할 때에, CPU 디바이스(10)로부터 데이터를 수신한다. 또한, 수신부(130)는, 각 I/O 디바이스로부터 송신된 입력 신호나 출력 신호를 수신한다.

(4) 파라미터부(140)는, 파라미터를 저장한다. 파라미터란, I/O 디바이스 사이의 입출력 처리를 행하기 위해, 다른 I/O 디바이스로부터 수신한 「입력 신호나 출력 신호」나, 후술하는 도 2에 나타내는 「자국 입력, 자국 출력」으로부터, 연산부(160)에 의한 연산에 사용하는 데이터만을 추출하기 위한 선택 정보이다. 또한, 파라미터부(140)는, 연산의 종류를 선택하는 파라미터(연산 처리의 설정 정보)도 저장한다.

(5) 연산 데이터 추출부(150)는, 파라미터부(140)에 설정된 선택 정보(파라미터)에 따라서, 다른 I/O 디바이스로부터 수신한 「입력 신호나 출력 신호」(수신 데이터), 혹은 「자국 입력, 자국 출력」으로부터, 연산부(160)의 연산에 사용하는 데이터만을 추출하고, 레지스터(도 3에서 후술)에 유지한다. 다른 I/O 디바이스로부터 수신한 「입력 신호나 출력 신호」, 혹은 「자국 입력, 자국 출력」은, 모두, 복수의 비트로 이루어지는 비트 정보이다.

(6) 연산부(160)는, 연산 데이터 추출부(150)에 의해 추출된 데이터에 대하여 연산을 행한다. 본 실시의 형태 1의 연산부(160)는, 2 입력 또는 1 입력의 논리 연산 회로를 복수 실장한 구성인 것으로 설명하지만, 일례이다. 도 4에는, 연산부(160)의 예로서, 2 입력의 AND 회로를 32개 실장한 구성을 나타냈다.

연산부(160)는, 일정한 입력에 대하여 특정한 값을 출력하도록 프로그램된 EPROM이나, 읽고 쓰기 가능한 비휘발성 메모리 등으로 구성하더라도 좋다. 또, 비휘발성 메모리에 대한 읽고 쓰기는, CPU 디바이스(10)에 의해 파라미터부(140)를 경유하여 행하는 것으로 한다.

(7) 입력부(170)는, 외부의 데이터를 입력 신호로 입력한다.

(8) 출력부(180)는, 연산부(160)로부터의 연산 결과 데이터와, 수신부(130)로부터의 CPU 디바이스(10)에 의한 기입 데이터(CPU 갱신 데이터)를, 외부에 출력 신호로서 출력한다. 출력부(180)는, 연산부(160) 및 수신부(130)로부터의 갱신 요구가 있었을 때에, 출력하는 값을 각 부로부터의 데이터로 갱신한다.

도 3은 연산 데이터 추출부(150)와, 연산 데이터 추출부(150)에 관련되는 파라미터부(140)의 내부를 나타낸 구성도이다.

(연산 데이터 추출부(150))

(1) 「레지스터 1~레지스터 N」은, 다른 I/O 디바이스로부터 수신한 입력 신호나 출력 신호로부터 연산에 사용하는 데이터만을 추출한 데이터를 저장한다.

(2) 「기입 제어부 1~기입 제어부 N」은, 다른 I/O 디바이스로부터 「입력 신호나 출력 신호」(수신 데이터)를 수신했을 때에, 레지스터 1~레지스터 N에, 추출한 데이터의 기입 제어를 행한다. 다른 I/O 디바이스로부터 수신 데이터를 수신했을 때에, 「수신 기입 신호」는 인에이블(enable)이 된다. 송신원의 I/O 디바이스를 식별하는 수신 국번(reception station number)과, 파라미터부(140)에 설정된 선택 국번(selected station number)(추출원)이 일치했을 때, 기입 제어부는, 추출된 데이터를 레지스터에 기입한다. 또한, 기입 제어부는, 파라미터부(140)에 설정된 선택 국번이 자신의 I/O 디바이스를 나타내는 자기 국번(own station number)과 일치하는 경우는, 수신 기입 신호의 값에 관계없이 추출된 데이터를 레지스터에 기입한다.

(3) 제 1 선택부(151(1)~151(N)), 제 2 선택부(152(1)~152(N))는, 각각, 선택 종별 1~N, 데이터 위치 1~N의 파라미터에 따라서, 데이터를 선택한다. 제 1 선택부, 제 2 선택부는 예컨대 멀티플렉서로 실현된다.

(파라미터부(140))

(1) 「선택 종별 1~선택 종별 N」은, 연산 데이터로서 사용하는 추출 데이터가, 자국의 입력 신호(자국 입력 A)인지 출력 신호(자국 출력 B)인지, 다른 I/O 디바이스로부터의 입력 신호(타국 입력 C)인지 출력 신호(타국 출력 D)인지를 나타내는 파라미터를 저장한다.

(2) 「데이터 위치 1~데이터 위치 N」은, 입력 신호나 출력 신호가 복수 비트인 경우에, 어느 비트 위치의 데이터를 연산 데이터로서 사용하는지를 나타내는 파라미터를 저장한다.

(3) 「선택 국번 1~선택 국번 N」은, 어느 쪽의 국번의 I/O 디바이스의 입력 신호나 출력 신호를 연산 데이터로서 사용하는지를 나타내는 파라미터를 저장한다.

(4) 「자기 국번」은, 자신의 I/O 디바이스를 나타내는 국번의 파라미터를 저장한다.

(5) 「연산 처리(141)」는, 도 5~도 7에 나타내는 연산 처리가 설정(연산 출력 0, 연산 출력 1 등)된다.

(서브 추출부)

도 3에 있어서, 제 1 선택부(151(1)), 제 2 선택부(152(1)), 레지스터 1은, 서브 추출부 1을 구성한다. 제 1 선택부(151(2)), 제 2 선택부(152(2)), 레지스터 2는, 서브 추출부 2를 구성한다. 마찬가지로, 제 1 선택부(151(N)), 제 2 선택부(152(N)), 레지스터 N은, 서브 추출부 N을 구성한다. 이와 같이, 연산 데이터 추출부(150)는, 각각이 연산 데이터를 추출하는 복수의 서브 추출부를 구비한다. 파라미터부(140)는, 도 3에 나타내는 바와 같이, 서브 추출부마다, 서브 추출부에 대응하는 추출 조건을 저장하고 있다. 각각의 서브 추출은, 대응하는 파라미터에 따라서, 연산 입력 데이터를 추출한다.

(연산부(160)의 구성)

도 4는 연산부(160)의 구성예를 나타내는 블록도이다. 도 4에서, R(1) 등은 레지스터이다. 도 4의 연산부(160)는, 2 입력의 AND 회로를 32개 실장한 구성(N=32)이다. 각 I/O 디바이스는, 최대 32개의 입력 신호선(입력 단자(170-1))과, 최대 32개의 출력 신호선(출력 단자(180-1))이 있는 것으로 한다. 이것에 대응하여, 도 4에서는, 연산부(160)는, 2 입력, 1 출력의 AND 회로를 32개 실장한다. AND 회로 0~31의 합계 32의 출력이 32개의 출력 신호선에 대응한다. 도 4에 나타내는 바와 같이, 연산 데이터 추출부(150)에 있어서의 레지스터의 개수는 64개이다. 이것은, AND 회로의 2 입력 중 어느 한쪽이, 어느 한쪽의 레지스터에 대응하기 때문이다. 다시 말해, 레지스터의 개수 N은, 「AND 회로의 개수×AND 회로의 입력수=32×2=64」이다. 64개(N=64)의 레지스터에 대응하여, 제 1 선택부(151(N)), 제 2 선택부(152(N)), 기입 제어부 N도, 64개(N=64) 있는 것은 당연하다. 또, 이것은 연산부(160)의 구성을 설명하기 위한 일례이다. 연산부(160)는, AND 회로와 OR 회로의 양쪽으로 구성되더라도 좋고, 어떠한 논리 회로를 이용하더라도 상관없다. 또한, 도 4의 예에서는 하나의 레지스터의 값은, 하나의 AND 회로에만 대응했지만, 하나의 레지스터의 값이, 복수의 논리 회로에 사용되더라도 좋다.

다음으로 동작에 대하여 설명한다. 통상의 「입출력 처리」에서는, 배경 기술에서 말한 처리와 마찬가지로, CPU 디바이스(10)는, 각 I/O 디바이스의 입력 단자 정보를 수집하여 연산 처리를 행하고(입력 처리), 그 연산 결과를 출력처의 I/O 디바이스에 배송한다(출력 처리). 연산 결과가 배송된 I/O 디바이스는, 연산 결과를, 출력 단자(180-1)에 출력한다.

(파라미터의 설정)

I/O 디바이스 사이에서 특별히 고속으로 입출력 처리를 행하는 경우는, 입출력 처리를 행하기 전에, 미리, CPU 디바이스(10)가, 각 I/O 디바이스(100)의 파라미터부(140)에, I/O 디바이스 사이의 입출력 처리를 행하기 위한 파라미터를 설정한다. CPU 디바이스(10)는, 파라미터로서, I/O 디바이스 사이의 입출력 처리에서 이용하는 연산 데이터의 선택 정보나, 연산 처리(도 5의 연산 출력 0, 연산 출력 1 등)를 파라미터부(140)의 연산 처리(141)에 설정한다. 또, 후술하는 도 5~도 7에서는, 연산 출력 0, 연산 출력 1의 2가지를 나타내고 있지만, 도 4와 같이, 32개의 AND 회로가 사용되는 경우는, 각 AND 회로에 연산 출력이 설정된다. 다시 말해 연산 출력 0~연산 출력 31의 32개의 연산 출력이 파라미터부(140)의 연산 처리(141)로 설정되게 된다.

연산 출력 0~연산 출력 31의 32개의 연산 출력이, 32개의 출력 신호선에 대응한다.

도 5~도 7은 I/O 디바이스(100-1)~I/O 디바이스(100-3)에 설정되는 파라미터의 예를 나타낸다. 또, 도 4의 설명에서 말한 바와 같이, 각 I/O 디바이스는, 최대 32개의 입력 신호선(입력 단자(170-1))과, 최대 32개의 출력 신호선(출력 단자(180-1))이 있는 것으로 한다.

파라미터 설정 후, PLC(1000)에서는, 통상의 PLC에 있어서의 입출력 처리로 이행한다.

(1) CPU 디바이스(10)에 의한 「통상의 입출력 처리」에서는, CPU 디바이스(10)가, I/O 디바이스의 입력 신호의 정보를, I/O 디바이스의 I/F부(110)를 경유하여 수집한다.

(2) CPU 디바이스(10)는, 수집한 데이터(입력 신호)로부터 연산 처리를 행하고, 그 연산 결과를 출력처의 I/O 디바이스에, 그 I/O 디바이스의 I/F부(110) 및 수신부(130)를 경유하여 출력한다. I/O 디바이스의 수신부(130)가, CPU 디바이스(10)에 의한 출력 갱신을 받았을 때에는, 다시 말해 수신부(130)가 CPU 디바이스(10)로부터 연산 결과를 수신했을 때에는, 출력부(180)는, CPU 디바이스(10)로부터 수신한 데이터(연산 결과)를, 출력 단자(180-1)에 출력한다.

I/O 디바이스 사이에서 고속으로 행하는 입출력 처리에서는, 각 I/O 디바이스가, 우열 없이, 정기적으로 또는 송신 가능한 타이밍에, I/O 버스(99)의 버스권(bus right)을 획득하고, 다른 I/O 디바이스 모두에, 자국의 「입력 신호와 출력 신호」의 데이터를 송신한다. 또, CPU 디바이스(10)의 I/O 버스 액세스와 경합한 경우는, CPU 디바이스(10)에 버스권을 우선적으로 부여하는 것으로 한다.

(I/O 디바이스(100-1))

I/O 디바이스(100-1)는, I/O 디바이스(100-2)와 I/O 디바이스(100-3)로부터, 각각의 입력 신호 및 출력 신호를 순차적으로 수신한다. 입력 신호(입력 정보)란, 예컨대 I/O 디바이스(100-2)에 대하여 주목한 경우에는, I/O 디바이스(100-1)가, I/O 디바이스(100-1)의 자국 입력(도 2)에 상당하는 I/O 디바이스(100-2)의 자국 입력을, I/O 버스(99) 경유로 수신하는 경우이다. 마찬가지로 출력 신호(출력 정보)란, I/O 디바이스(100-2)에 대하여 본 경우에는, I/O 디바이스(100-1)가, I/O 디바이스(100-1)의 자국 출력(도 2)에 상당하는 I/O 디바이스(100-2)의 자국 출력을, I/O 버스(99) 경유로 수신하는 경우이다. I/O 디바이스(100-3)에 대해서도 마찬가지이다. I/O 디바이스(100-1)가, I/O 디바이스(100-2)로부터 입력 신호를 수신했을 때에는, 도 3의 「수신 데이터」인 「타국 입력 C」에 I/O 디바이스(100-2)의 「입력 신호」가 입력된다. 또한, 이 경우, 「수신 국번」에 「2」가 입력되고, 수신 기입 신호가 인에이블이 된다.

(연산 입력 데이터 1)

레지스터 1의 출력이 되는 연산 입력 데이터 1(연산 데이터)에 대한 파라미터 설정(선택 종별, 선택 국번, 데이터 위치)은, 도 5에 나타내는 바와 같이, 선택 종별=타국 입력, 선택 국번=2, 데이터 위치=3으로 설정되어 있다. 이 때문에, 제 1 선택부(151(1))는, I/O 디바이스(100-2)로부터의 「입력 신호」를 선택하고, 제 2 선택부(152(1))는, 입력 신호의 비트 3을 선택한다. 수신 국번=선택 국번=2이므로, 수신 기입도 인에이블이다. 이 때문에, 기입 제어부 1은, 추출된 비트 3의 데이터를 레지스터 1에 기입한다. 따라서, 연산 입력 데이터 1은, I/O 디바이스(100-2)로부터의 입력 신호의 비트 3의 값이 된다.

마찬가지로, 연산 입력 데이터 3 및 연산 입력 데이터 4도, 도 5에 있어서, 선택 종별=타국 입력, 선택 국번=2가 되어 있으므로, 각각 I/O 디바이스(100-2)로부터의 입력 신호의 비트 5나 비트 6의 값이 된다. 연산 입력 데이터가 갱신된 것에 의해, 연산부(160)는, 파라미터 설정된 「연산 처리(141)」에 따라 연산 결과를 출력한다.

I/O 디바이스(100-1)의 연산 출력 0은, 도 5에 나타내는 바와 같이, 「연산 입력 데이터 1 AND 연산 입력 데이터 2」에 의한 연산 결과가 된다.

또한, 연산 출력 1은, 「연산 입력 데이터 3 OR 연산 입력 데이터 4」에 의한 연산 결과가 된다. 또, 도 4의 구성도에서는 연산 출력 1은, 「연산 입력 데이터 3 AND 연산 입력 데이터 4」이지만, 도 5에서는 「OR」의 경우를 나타냈다.

I/O 디바이스(100-1)의 출력부(180)는, 연산부(160)로부터 연산 결과의 출력 갱신을 받았을 때에는, 이 연산 결과를 출력한다.

종래에는 복수의 비트의 입력 신호를 수신하더라도, I/O 디바이스 사이의 입출력 처리를 병렬로 처리할 수 없고 시간이 걸리고 있었다. 그러나, 이상과 같이 복수의 데이터(레지스터 1~N으로부터 출력되는 데이터)에 대하여, I/O 디바이스 사이의 입출력 처리를 병렬로 처리하는 것이 가능하게 된다. 다시 말해, 도 4에 예시한 바와 같이, 복수의 데이터(레지스터 1~N으로부터 출력되는 데이터)에 대하여, 32개의 AND 회로에 의한 병렬 처리가 가능하게 된다. 따라서, 처리가 고속화하는 효과가 있다.

또한, I/O 디바이스 내에 연산에 이용하지 않는 데이터를 저장하는 메모리(특허 문헌 1)나, MPU(특허 문헌 2)를 마련할 필요가 없다. 이 때문에, I/O 디바이스 사이의 입출력 처리를 낮은 비용으로 실현할 수 있다.

(I/O 디바이스(100-2))

다음으로 I/O 디바이스(100-2)는, I/O 디바이스(100-1)와, I/O 디바이스(100-3)로부터, 각각의 「입력 신호와 출력 신호」를 순차적으로 수신한다. I/O 디바이스(100-2)는, I/O 디바이스(100-3)로부터 출력 신호를 수신한 경우는, 이 출력 신호는, 타국 출력 D(도 3)에 입력된다. 또한, 수신 국번에 「3」이 입력되고, 수신 기입이 인에이블이 된다. 연산 입력 데이터 3에 대한 파라미터 설정(선택 종별, 선택 국번, 데이터 위치)은, 도 6과 같이 설정되어 있다. 이 때문에, 연산 입력 데이터 3의 제 1 선택부(151(3)) 3은, 「선택 종별」에 의해, 타국 출력인 I/O 디바이스(100-3)로부터의 출력 신호를 선택한다. 「데이터 위치」는 0이기 때문에, 제 2 선택부(152(3))는, 출력 신호의 비트 0을 선택한다. 「수신 국번」이 「3」이고 선택 국번도 3이기 때문에 일치하고 있고, 수신 기입도 인에이블이다. 이 때문에, 기입 제어부 3은, 추출된 비트 0의 데이터를, 레지스터 3에 기입한다. 따라서, 연산 입력 데이터 3은, I/O 디바이스(100-3)로부터의 출력 신호의 비트 0의 값이 된다. 도 6에 의해, I/O 디바이스(100-2)의 연산 출력 1은, 연산 입력 데이터 3의 값이 되고, 연산부(160)는 연산 결과를 출력한다.

이상과 같이, 다른 I/O 디바이스의 출력 신호에 대해서도 입력 신호와 마찬가지로 I/O 디바이스 사이의 입출력 처리를 병렬로 처리할 수 있다.

(I/O 디바이스(100-3))

다음으로 I/O 디바이스(100-3)는, I/O 디바이스(100-2)로부터 「입력 신호」를 수신하고, 자국(I/O 디바이스(100-3) 자신)으로부터 「입력 신호와 출력 신호」를 수신한다. I/O 디바이스(100-3)가 자국으로부터 수신한 입력 신호는, 「자국 입력 A」(도 3)에 입력되고, 출력 신호는 「자국 출력 B」에 입력된다.

(연산 입력 데이터 1)

연산 입력 데이터 1에 대한 파라미터 설정은, 도 7과 같이, 선택 종별=자국 입력, 선택 국번=3, 데이터 위치=1로 설정되어 있다.

이 때문에, 제 1 선택부(151(1))는, 자국 입력인 I/O 디바이스(100-3)로부터의 입력 신호를 선택하고, 제 2 선택부(152(1))는, 입력 신호의 비트 1을 선택한다. 자기 국번이 3이고 선택 국번도 3으로 일치하고 있기 때문에, 기입 제어부 1은, 추출된 비트 1의 데이터를, 레지스터 1에 기입한다. 따라서, 연산 입력 데이터 1은, I/O 디바이스(100-3)로부터의 입력 신호의 비트 1의 값이 된다.

(연산 입력 데이터 2)

마찬가지로 연산 입력 데이터 2에 있어서는, I/O 디바이스(100-3)로부터의 출력 신호의 비트 1이 추출된다. 자기 국번이 3이고 선택 국번도 3으로 일치하고 있다. 따라서, 기입 제어부 2는, 추출된 비트 1의 데이터를, 레지스터 2에 기입한다. I/O 디바이스(100-3)의 연산 출력 0은, 「연산 입력 데이터 1 OR 연산 입력 데이터 2」에 의한 연산 결과를 출력한다.

(연산 입력 데이터 3, 4)

연산 입력 데이터 3에서는, I/O 디바이스(100-2)로부터 「입력 신호」(타국 입력)를 수신했을 때에는, 「타국 입력」으로부터 입력되는 입력 신호의 비트 4의 값이 된다. 또한, 연산 입력 데이터 4에서는, I/O 디바이스(100-3)의 자국으로부터 수신한 입력 신호는 「자국 입력 A」로부터 입력되고, 입력 신호의 비트 0의 값이 된다.

I/O 디바이스(100-3)의 연산 출력 1은, 「연산 입력 데이터 3 AND 연산 입력 데이터 4」에 의한 연산 결과를 출력한다.

이상과 같이, 자국의 I/O 디바이스의 입력 신호나 출력 신호에 대해서도, 다른 I/O 디바이스로부터의 입력 신호와 마찬가지로, 입출력 처리를 병렬로 처리할 수 있다. 또한, I/O 디바이스(100-3)의 입력 신호의 비트 0은, I/O 디바이스(100-1~3)의 모든 I/O 디바이스에서 연산 입력 데이터로 하고 있다. 이 I/O 디바이스(100-3)의 입력 신호의 비트 0과 같은 비트를 연산 입력 데이터로 지정하고, 각 I/O 디바이스에 입출력 처리시키는 것에 의해, 각 I/O 디바이스의 정지나 기동이라고 하는 동작을 고속으로 제어할 수 있다.

실시의 형태 2.

도 8, 도 9를 참조하여 실시의 형태 2를 설명한다. 이상의 실시의 형태 1에서는, 연산 데이터 추출부(150)가 다른 I/O 디바이스나 자국의 I/O 디바이스로부터 입력한 입력 신호나 출력 신호의 데이터를, 곧바로 연산부(160)에 전하고 있었다. 그러나, 상이한 I/O 디바이스의 데이터를 입력으로 하는 연산 처리에 있어서는, I/O 디바이스에 의해 데이터를 수신하는 타이밍이 상이하기 때문에, 각 연산 입력 데이터의 갱신이 동기하지 않는다. I/O 디바이스 사이에 있어서 비동기로 제어하는 입출력 처리의 경우는 실시의 형태 1에서 문제없지만, I/O 디바이스 사이에서 동기하여 제어하는 입출력 처리에서는 기대하지 않은 연산 결과를 출력한다. 그래서 I/O 디바이스 사이의 입력 데이터에 대하여 동기를 취하는 실시 형태를 나타낸다.

도 8은 추출하는 데이터에 동기 제어를 가한 연산 데이터 추출부(150-2)와, 연산 데이터 추출부(150-2)에 관련되는 파라미터부(140)의 내부를 나타낸 구성도이다. 도 8은 도 3에 비하여 연산 데이터 추출부(150-2)의 구성이 상이하다. 연산 데이터 추출부(150-2)는, 도 3의 연산 데이터 추출부(150)에 비하여, 동기 신호 S와, 송신 신호 T와, 레지스터 1a~Na가 추가되었다.

레지스터 1a~레지스터 Na는, I/F부(110)로부터의 동기 신호 S가 인에이블이 되었을 때에 레지스터 1~레지스터 N에 저장한 데이터를 저장한다. 기입 제어부 1~기입 제어부 N은, 다른 I/O 디바이스로부터 입력 신호나 출력 신호(수신 데이터)를 수신했을 때에 레지스터 1~레지스터 N에 추출한 데이터의 기입 제어를 행한다. 다른 I/O 디바이스로부터 데이터를 수신했을 때에 수신 기입 신호는 인에이블이 되고, 송신원의 I/O 디바이스를 식별하는 수신 국번과 파라미터부(140)에 설정된 선택 국번이 일치했을 때, 추출한 데이터를 레지스터에 기입한다. 또한, 파라미터부(140)에 설정된 선택 국번이 자신의 I/O 디바이스를 나타내는 자기 국번과 일치하는 경우는 I/F부(110)로부터의 송신 신호 T가 인에이블이 되었을 때에 추출한 데이터를 레지스터에 기입한다.

도 2의 I/O 디바이스의 구성도에 있어서, 실시의 형태 2의 I/F부(110)는, 다른 I/O 디바이스에 「입력 신호와 출력 신호」의 데이터를 송신했을 때에 송신 신호 T를 인에이블로 한다. 또한, 자국으로부터 다른 I/O 디바이스에 송신하고, 또한 모든 I/O 디바이스로부터 데이터를 수신했을 때에 동기 신호 S를 인에이블로 한다. 각 I/O 디바이스가 균등하게 I/O 버스(99)의 버스권을 획득하고, 다른 I/O 디바이스 모두에 대하여 송신한다. 이 때문에, I/F부(110)는, 일정한 기간 내에 모든 I/O 디바이스로부터 데이터 전송이 있었던 것을 확인할 수 있다.

다음으로 동작에 대하여 설명한다. 도 9는 각 I/O 디바이스가 다른 I/O 디바이스에 입력 신호와 출력 신호의 데이터를 송신하고, 다른 I/O 디바이스가 데이터를 수신하는 타이밍 차트를 나타낸다. 또한, 도 9는 동기 신호 S나 연산 입력 데이터의 갱신에 대한 타이밍 차트를 나타내고 있다.

도 9에 나타내는 바와 같이, I/O 디바이스(100-1)로부터 I/O 디바이스(100-2), I/O 디바이스(100-3)와 순차적으로 각 I/O 디바이스의 데이터를 송수신한다. I/O 디바이스(100-1)가 데이터 1b를 송신했을 때에, I/O 디바이스(100-1)에서는 송신 신호 T가 인에이블이 되고, 선택 국번이 I/O 디바이스(100-1)로 설정된 레지스터는 송신한 데이터로 갱신한다. I/O 디바이스(100-2)나 I/O 디바이스(100-3)에서는, 데이터 1b를 수신했을 때에 수신 기입이 인에이블이 되고, 선택 국번이 I/O 디바이스(100-1)로 설정된 레지스터는 수신한 데이터로 갱신한다. I/O 디바이스(100-2)나 I/O 디바이스(100-3)가 각각 데이터 2b, 데이터 3b를 송신했을 때도 마찬가지로, 송신한 I/O 디바이스에서는 송신 신호 T가 인에이블이 되고, 선택 국번이 자기 국번으로 설정된 레지스터는 송신한 데이터로 갱신한다. 또한 수신한 I/O 디바이스에서는 수신 기입이 인에이블이 되고, 선택 국번이 일치한 레지스터는 수신한 데이터로 갱신한다.

I/O 디바이스(100-3)에 대한 데이터의 송수신이 완료됐을 때에 모든 I/O 디바이스로부터 데이터 전송이 완료된다. 이 때문에, 그 타이밍에 동기 신호 S가 인에이블이 된다. 다시 말해, 그 타이밍에 각 I/O 디바이스의 I/F부(110)는, 동기 신호 S를 인에이블로 한다. 동기 신호 S가 인에이블이 되는 것에 의해, 연산 입력 데이터는 연산 입력 데이터 1a~연산 입력 데이터 Na로부터 새로운 연산 입력 데이터 1b~연산 입력 데이터 Nb의 데이터로 갱신한다.

이상과 같이 동기 신호 S에 의해 I/O 디바이스 사이의 입력 데이터에 대하여 동기를 취할 수 있기 때문에, I/O 디바이스 사이에서 동기하여 입출력 처리를 행할 수 있다. 또한, 복수의 데이터에 대하여 I/O 디바이스 사이의 입출력 처리를 병렬로 처리하는 것이 가능하기 때문에 고속으로 처리할 수 있다.

이상의 실시의 형태에서는, CPU 디바이스와 복수의 I/O 디바이스를 구비한 프로그래머블 로직 컨트롤러에 있어서, 상기 각 I/O 디바이스는, I/O 디바이스 사이의 통신 수단과, 입출력 처리에서 이용하는 데이터나 연산의 설정 정보인 파라미터를 저장하는 기억 수단과, 입출력 처리에 필요한 데이터만을 추출하는 추출 수단과, 입출력 처리 연산을 행하는 연산 수단을 갖는다. 각 I/O 디바이스는, 수신한 데이터로부터, 입출력 처리에 필요한 데이터만을 추출한 복수의 데이터에 대하여, 입출력 처리를 병렬로 처리할 수 있다.

이상의 실시의 형태에서는, 이하의 I/O 디바이스를 설명했다. I/O 디바이스는, 수신한 I/O 디바이스 사이의 데이터에 대하여 동기하여 데이터를 입력하고 입출력 처리하는 제어 수단을 갖는다. I/O 디바이스는, 수신한 데이터로부터 입출력 처리에 필요한 데이터만을 추출한 복수의 데이터에 대하여, 동기를 취하여 입출력 처리를 병렬로 처리할 수 있다.

실시의 형태 3.

도 10은 실시의 형태 3의 I/O 디바이스(100)의 구성도를 나타낸다. 도 10의 I/O 디바이스(100)는, 실시의 형태 1의 연산부(160)(도 2~도 4)의 후단, 혹은 실시의 형태 2(도 8)의 연산부(160)의 후단에, 딜레이 부가ㆍ유지부(190)를 더 구비한다.

(딜레이 부가ㆍ유지부(190))

도 11은 도 10의 I/O 디바이스(100)의 딜레이 부가ㆍ유지부(190)와, 파라미터부(140), 연산부(160)의 관계를 나타내는 도면이다. 도 11은 도 4를 전제로 하고 있다. 도 11에 나타내는 바와 같이, 딜레이 부가ㆍ유지부(190)(출력 기간 결정부)는, 연산부(160)에 의해 병렬로 실행된 연산 결과 (M1), (M2), …, (M32)를 입력한다. 딜레이 부가ㆍ유지부(190)는, 입력하는 연산 결과 (M1), (M2), …, (M32)의 출력 타이밍(후술하는 딜레이 기간, 혹은 딜레이 시간이라고도 한다)과, 출력 계속 시간(후술하는 유지 기간, 혹은 유지 시간이라고도 한다)을 결정하고, 결정에 따라서, 입력한 각각의 연산 결과 (M1), (M2), …, (M32)를 출력한다.

(파라미터부(140))

파라미터부(140)는, 딜레이 부가ㆍ유지부(190)가 결정하는 딜레이 시간과 유지 시간을, 파라미터(출력 기간 정보)로서, 미리 저장하고 있다. 도 11에 나타내는 바와 같이, 파라미터부(140)는, 딜레이값 1~32를, 각각의 연산 결과 (M1) 등의 딜레이 시간으로서 저장하고 있다. 또한, 파라미터부(140)는, 유지 기간 1~32를, 각각의 연산 결과 (M1) 등의 유지 시간(유지 기간)으로서 저장하고 있다. 예컨대, 「AND 0」의 연산 결과 (M1)에 대하여, 딜레이 부가ㆍ유지부(190)는 다음과 같이 처리한다.

(1) 연산 결과 (M1)을 입력하면, 딜레이 부가부 1은, 파라미터부(140)가 저장하는 딜레이값 1에 따라서, 연산 결과 (M1)을 입력한 시점으로부터 딜레이값 1이 나타내는 딜레이 시간 경과 후에, 연산 결과 (M1)을 출력한다. 딜레이값 1은 제로(딜레이 없음)이더라도 상관없다.

(2) 유지부 1은, 딜레이 부가부 1의 출력인 연산 데이터 (M1)을 입력하면, 파라미터부(140)가 저장하는 유지 기간 1에 따라서, 유지 기간 1이 나타내는 시간 동안, 연산 결과 (M1)의 출력을 계속한다.

(3) 딜레이 부가ㆍ유지부(190)가 연산부(160)로부터 입력하는 연산 데이터 (M2)~(M32)에 대해서도 마찬가지이다. 다시 말해 연산 데이터 (Mi)(i=2~32)에 대해서는, 딜레이 부가부 (i)와 유지부 (i)에 의해 지연 및 출력 계속이 실행된다.

실시의 형태 3에서는, 일례로서, 딜레이 부가부에 의한 딜레이 및 유지부에 의한 유지에 대하여, 이하의 조건 1~3을 마련한다. 이들 조건을 마련하는 것에 의해, 출력 신호(연산 결과)를 대량으로 유지할 필요가 없고, 작은 회로 규모로 실시의 형태 3의 효과를 갖는 I/O 디바이스(100)를 실현할 수 있다.

<조건 1 : 딜레이 부가부에 의한 딜레이에 관한 조건>

연산 결과의 딜레이 기간(후술하는 딜레이 기간(301))은, 연산 결과의 변화를 출력에 반영하지 않는다.

<조건 2 : 유지부에 의한 유지에 관한 조건>

유지 기간(후술하는 유지 기간(302))에는, 유지부는, 연산 결과가 변화한 시점에, 딜레이시키는 일 없이, 곧바로 변화 후의 연산 결과의 출력을 개시하고, 변화 후의 연산 결과를 유지 기간 계속하여 출력한다.

<조건 3 : 딜레이 및 유지에 관한 조건>

실시의 형태 3의 방식의 딜레이 설정에 있어서는, 하기의 식 (1)의 제한으로 한다.

딜레이 기간(출력 딜레이)≤유지 기간 (1)

도 13~도 15에 의해, 딜레이 부가부, 유지부에 의한 딜레이 및 유지의 구체적인 예를 설명한다. 또, 도 13~도 15에서는, 딜레이 부가부, 유지부는, 각각 이하의 설정 11~13, 설정 21~22의 설정이다.

<딜레이 부가부>

(설정 11) 딜레이 부가부는, 자신에게의 입력의 변화를 계기로 딜레이 처리를 개시한다.

(설정 12) 딜레이 부가부는, 딜레이 기간 중은 입력을 수취하지 않는다(상기의 조건 1).

(설정 13) 딜레이 부가부는, 딜레이 기간 경과 시점에, 딜레이 기간 개시시의 입력값에 대하여 값의 변화가 없을 때는, 변화가 없는 입력값의 출력을 입력 변화가 있을 때까지 계속한다. 딜레이 기간 경과 시점에 입력 변화가 있을 때는, 딜레이 부가부는, 설정 11과 같이, 입력의 변화를 계기로 딜레이 처리를 개시한다.

<유지부>

(설정 21) 유지부는, 자신에게의 입력의 변화를 계기로, 곧바로 유지 처리를 개시한다(상기의 조건 2).

(설정 22) 유지부는, 유지 기간은, 입력을 수취하지 않는다.

(설정 23) 유지부는, 유지 기간 경과 시점에 입력에 변화가 없을 때는, 변화가 없는 입력값의 출력을 입력 변화가 있을 때까지 계속한다. 입력 변화가 있을 때는 설정 21과 같이, 유지부는, 입력의 변화를 계기로 유지 처리를 개시한다.

도 12는 도 11에 나타내는, AND 0, 딜레이 부가부 1, 유지부 1의 계열을 나타내는 도면이다. 도 12 및 이하의 설명은 AND 0의 계열에 대한 설명이지만, 다른 AND 2~AND 31의 계열에 대해서도 AND 0의 설명은 해당한다.

도 13은 도 12의 AND 연산에 대하여, 20㎳의 딜레이 설정(출력 딜레이 20㎳), 0㎳의 유지 설정을 한 경우의 타이밍 차트를 나타낸다. 「유지 기간=0㎳」란, 도 12에서 유지부 1이 존재하지 않고, 출력(Y10)이 그대로 출력(Y20)으로서 출력되는 것과 같은 것이다. 도 13에 나타내는 바와 같이, AND 연산 결과의 X3=1은, 20㎳ 지연하여 Y10=1로서 출력한다. 이 경우, AND 연산 결과(X3)가 10㎳ 후에 0이 되더라도, 20㎳의 기간, 출력 Y10은 그대로 1이 출력된다.

도 13을 더욱 자세하게 설명한다.

(1) 시간(t0)

시간(t0)에 있어서 딜레이 부가부 1의 입력인 연산 결과(X3)가, 0으로부터 1로 변화한다. 따라서 딜레이 부가부 1은 출력 딜레이=20㎳의 카운트다운을 개시하고, 딜레이 기간(301)인 20㎳의 카운트다운이 종료할 때까지 「X3=1」은 출력하지 않는다. 또한 딜레이 부가부 1은, 카운트다운이 종료될 때까지의 딜레이 기간(301)인 시간(t0)~시간(t20)의 사이는, 입력을 수취하지 않는다.

(2) 시간(t20)(Y10=1의 출력 개시)

카운트다운이 종료되는 시각(t20)에 있어서, 딜레이 부가부 1은, 입력인 「X3=1」을 「Y10=1」로 하여, 출력을 개시한다. 이때, 딜레이 부가부 1은 시간(t0)~(t20)의 딜레이 기간(301)은 입력을 수취하지 않는다.

(3) 시간(t20)(X3=0의 입력의 수취)

또한, 시간(t20)에 카운트다운이 종료된다. 이때 입력(X3)은 전회(시간(t0))의 X3=1로부터 X3=0이 되어 있다. 따라서 카운트다운이 종료된 시점에 입력 변화가 있으므로, 딜레이 부가부 1은 카운트다운을 개시하고, 카운트다운이 종료될 때까지 「X3=0」은 출력하지 않는다.

(4) 시간(t40)(Y10=0의 출력 개시)

카운트다운이 종료되는 시각(t40)에 있어서, 딜레이 부가부 1은, 입력인 「X3=0」을 「Y10=0」으로 하여, 출력을 개시한다. 이때, 딜레이 부가부 1은 시간(t20)~(t40)의 딜레이 기간(301)은 입력을 수취하지 않는다.

(5) 시간(t40)(X3의 입력 처리)

또한, 시간(t40)에 카운트다운이 종료된다. 이때 입력(X3)은 전회(시간(t20))와 동일한 X3=0이다. 따라서 카운트다운이 종료된 시점에 입력 변화가 없으므로, 딜레이 부가부 1은 다음의 입력 신호(X3)의 변화가 있을 때까지 신호 변화 딜레이 처리를 개시하는 일 없이, Y10=0의 출력을 계속한다.

도 14는 AND 연산에 대하여 0㎳의 딜레이 설정, 20㎳의 유지 설정(유지 기간(302)=20㎳)을 한 경우의 타이밍 차트를 나타낸다. 0㎳의 딜레이 설정이란, 도 12에서 딜레이 부가부 1이 존재하지 않고, X3이 그대로 Y10으로서 출력되는 것과 같은 것이다. 유지부 1은, 파라미터부(140)에 저장된 유지 기간 1(도 11)만, 입력(Y10)의 출력을 계속한다. 유지 기간 1(도 11)은 도 14에서는 유지 기간(302)이 대응한다. 또 0㎳의 딜레이 설정이므로, 도 14에서는, X3과 Y10은 동일하다.

(1) 시간(t0)

시간(t0)에 있어서 유지부 1의 입력인 연산 결과(Y10)가, 0으로부터 1로 변화한다. 따라서 유지부 1은, 유지 기간(302)의 20㎳ 동안, 「1」의 출력을 계속한다. 유지부 1은 유지 기간(302) 동안은 입력을 수취하지 않는다. 따라서, 시간(t10)에 입력(Y10)이 0이 되더라도 이것을 수취하지 않고, 유지부 1은, 유지 기간(302)인 20㎳(t0~t20)는, 그대로 1을 출력한다. 이와 같이 유지 기간(302)은 연산 결과(입력(Y10))를 계속하여 출력하고, 유지 기간(302)의 경과 후에 연산 결과의 0을 수취하고, 그 값을 출력한다.

(2) 시간(t20)

유지 기간(302)이 경과한 시간(t20)에, 유지부 1은 입력(Y10)을 수취한다. 시간(t20)에는 입력(Y10)이 1로부터 0으로 변화하고 있다. 따라서 유지부 1은, 유지 기간(302)의 20㎳(t20~t40) 동안, 「0」의 출력을 계속한다.

(3) 시간(t40)

유지 기간(302)이 경과한 시간(t40)에, 유지부 1은 입력(Y10)을 수취한다. 시간(t40)에 있어서, 입력(Y10)은 시간(t20)으로부터 0인 채 변화하고 있지 않다. 따라서 유지부 1은, 시간(t40) 이후의 기간(402) 동안, 입력(Y10)의 변화가 있을 때까지, 현재의 입력인 Y10=0의 출력을 계속한다.

도 15는 도 12의 기초에서, AND 연산에 대하여 출력 딜레이 20㎳, 유지 기간을 30㎳의 설정으로 한 경우의 타이밍 차트를 나타낸다. 출력 딜레이 20㎳이므로, 도 15는 Y10까지 도 13과 동일하고, Y20만 상이하다. 딜레이 설정에 있어서는, 조건(3)에 따라서 상술한 하기의 식 (1)을 만족시키는 것으로 한다.

딜레이 기간(301)(출력 딜레이)≤유지 기간(302) (1)

식 (1)의 조건을 만족시키지 않는 경우는, 유지 기간이 0㎳인 경우와 동일한 동작이 된다. 도 15에서는 출력 딜레이(딜레이값)는 20㎳이고, 유지 기간은 30㎳이므로 상기의 식 (1)을 만족시키고 있다. 도 15의 Y20을 간단하게 설명한다. X1, X2, X3, Y10은 도 13과 동일하므로 설명은 생략한다.

(1) 시간(t20)

시간(t20)에 있어서 유지부 1의 입력인 연산 결과(Y10)가, 0으로부터 1로 변화한다. 따라서 유지부 1은, 유지 기간(302)의 30㎳ 동안, 「1」의 출력을 계속한다(t20~t50). 유지부 1은 유지 기간(302) 동안은 입력을 수취하지 않는다. 따라서, 시간(t40)에 입력(Y10)이 0이 되더라도 이것을 수취하지 않고, 유지부 1은, 유지 기간(302)인 30㎳(t20~t50)는, 그대로 1을 출력한다.

(2) 시간(t50)

유지 기간(302)이 경과한 시간(t50)에, 유지부 1은 입력(Y10)을 수취한다. 시간(t50)에는 입력(Y10)이 1로부터 0으로 변화하고 있다. 따라서 유지부 1은, 유지 기간(302)의 30㎳(t50~t80) 동안, 「0」의 출력을 계속한다.

(3) 시간(t80)

유지 기간(302)이 경과한 시간(t80)에, 유지부 1은 입력(Y10)을 수취한다. 시간(t80)에 있어서, 입력(Y10)은 시간(t50)으로부터 0인 채 변화하고 있지 않다. 따라서 유지부 1은, 시간(t80) 이후의 기간(402) 동안, 입력(Y10)의 변화가 있을 때까지, 현재의 입력인 Y10=0의 출력을 계속한다.

실시의 형태 3에서는, I/O 디바이스(100)는, 「자국 입력, 자국 출력」 및 「타국 입력, 타국 출력」을 대상으로 하는 연산 결과에 대하여, 딜레이 부가 및 값 유지를 행하여 출력한다. 그때, 딜레이 시간 및 유지 시간은, 각각 파라미터부(140)에 저장된 파라미터(딜레이값, 유지 기간)에 의해 정해진다. 입출력이 동일한 I/O 디바이스인 경우는, 다른 디바이스와 통신하지 않고, 자신인 I/O 디바이스 내에서 연산 후, 딜레이 부가 및 유지를 행하고, 연산 결과를 출력한다. 입력과 출력의 I/O 디바이스가 상이한 경우는, I/O 디바이스 사이에서 통신하고, 출력측의 I/O 디바이스가 연산 후, 딜레이 부가 및 유지를 행하여 출력한다.

도 16은 딜레이 부가부에 의한 딜레이 부가와, 유지부에 의한 유지의 효과를 설명하는 도면이다. 도 16에서는, 「딜레이 부가 및 유지」를 「딜레이 부가」로 기재하고 있다. 위쪽의 3개의 그래프 501~503이, 실시의 형태 3의 「딜레이 부가 및 유지」가 없는 경우를 나타낸다. 아래쪽의 3개의 그래프 602~604가, 실시의 형태 3의 「딜레이 부가 및 유지」가 있는 경우를 나타낸다. 그래프 501은 I/O 디바이스(100)로의 입력을 나타낸다. 그래프 502는 I/O 디바이스(100)의 「딜레이 없음」의 출력을 나타낸다. 그래프 502는, 그래프 501에 비하여 출력이 1㎳ 늦고 있다. 이것은 디바이스 사이의 통신에 요하는 시간이다. 도 16에 나타내는 바와 같이, 디바이스 사이의 통신의 주기는 1㎳이다. 그래프 503은 CPU 디바이스(10)를 거치는 것에 의한 「딜레이 부가」의 출력을 나타낸다. CPU 디바이스(10)를 거치는 「딜레이 부가」의 경우, CPU 디바이스(10)와의 통신 주기 5㎳보다 빠르게 출력할 수 없으므로, I/O 디바이스(100)의 연산 결과의 출력 타이밍은, CPU 디바이스(10)와의 통신 주기 5㎳의 입도(granularity)가 된다. 다시 말해, CPU 디바이스(10)를 거치는 「딜레이 부가」의 경우, 「딜레이 없음」의 출력 701에 비하여, 「딜레이 부가」의 출력 702는, CPU 디바이스(10)와의 통신 주기 5㎳의 이후이다.

한편, 실시의 형태 3을 나타내는 그래프 602~604는, 다음과 같다. 그래프 602는 그래프 502와 동일한 내용을 나타내므로 설명은 생략한다. 그래프 603은, 제 1 딜레이 설정량(801)을 설정한 경우의 출력을 나타낸다. 그래프 604는, 제 2 딜레이 설정량(802)을 설정한 경우의 출력을 나타낸다. 그래프 603에 나타내는 바와 같이, I/O 디바이스(100)는, CPU 디바이스(10)와의 통신 주기 5㎳보다 빠르게 출력할 수 있다. 다시 말해, 출력 타이밍은 통신 주기의 입도(granularity)로 한정되지 않는다. 또한 그래프 604에 나타내는 바와 같이, 딜레이 설정량(801)에 대하여 상이한 딜레이 설정의 딜레이 설정량(802)을 설정하는 것에 의해, 연속적인 동작을 단시간에 차례로 행할 수 있다. 다시 말해 도 16에 나타내는 바와 같이 딜레이 설정량(801)과 딜레이 설정량(802)의 출력(803)과 출력(804)의 간격은, 자유롭게 설정할 수 있다.

이상과 같이 실시의 형태 3의 I/O 디바이스(100)는, CPU 디바이스(10)와의 통신을 행하지 않고 딜레이 부가ㆍ유지부(190)에 의해 딜레이 부가 및 지연을 할 수 있다. 이 때문에, 이하의 효과가 있다.

(1) 짧은 시간의 딜레이 부가 및 연산값의 유지를 실현할 수 있다.

(2) 출력측의 I/O 디바이스(100)에서 딜레이 부가 및 유지를 행하기 때문에, 출력 타이밍은, 통신 주기의 입도로 한정되지 않는다.

(3) 또한, 딜레이 부가 및 유지의 설정값 레지스터의 값은, CPU 디바이스(10)에 의해, 파라미터부(140)에 파라미터로서 설정하므로, I/O 버스(99) 경유로 변경할 수 있다. 이 결과, 예컨대, 기기의 긴급 에러 신호가 입력 단자(170-1)로부터 I/O 디바이스(100)에 입력된 후, I/O 디바이스의 복수의 출력 신호(도 12에 있어서, Y10으로서 출력되는 연산 결과 X3)를 소정의 순서로 변경하고, 복수의 기기의 긴급 정지 순서에 따라서, 가능한 한 단시간에 정지 처리를 행한다고 하는 요구에 대응할 수 있다.

실시의 형태 3의 딜레이 부가ㆍ유지부(190)는, 도 11에 나타내는 바와 같이, I/O 디바이스(100)의 출력 신호(연산 결과)마다, 딜레이용, 유지용으로, 카운터를 갖는 딜레이 부가부, 유지부를 구비한다. 이 카운터가, 딜레이 기간, 유지 기간을 카운트다운한다. 딜레이 부가부 1~32 및 유지부 1~32는, 파라미터부(140)에 저장된 대응하는 딜레이값 1~32, 대응하는 유지 기간 1~32의 카운트다운이 완료될 때까지, 딜레이 및 유지를 행한다. 이 구성이면, 데이터베이스 등을 위한 메모리를 필요로 하지 않고, 구성이 간이하게 된다.

실시의 형태 4.

도 17은 실시의 형태 4의 I/O 디바이스(100)의 구성도이다. 실시의 형태 4의 I/O 디바이스(100)는, 실시의 형태 3의 I/O 디바이스(100)에 있어서, 딜레이 부가ㆍ유지부(190)의 후단에, 복합 연산부(195)(제 2 연산부)를 더한 구성이다. 도 17에 나타내는 바와 같이, 실시의 형태 4의 I/O 디바이스(100)는, 연산 데이터 추출부(150A), 연산부(160A), 딜레이 부가ㆍ유지부(190A)로 이루어지는 제 1 계열(101)과, 연산 데이터 추출부(150B), 연산부(160B), 딜레이 부가ㆍ유지부(190B)로 이루어지는 제 2 계열(102)을 구비한다. 수신부(130)는, 연산 데이터 추출부(150A, 150B)에 타국 입력과 타국 출력을 출력한다. 입력부(170)는, 연산 데이터 추출부(150A, 150B)에 자국 입력을 출력한다. 출력부(180)는, 연산 데이터 추출부(150A, 150B)에 자국 출력을 출력한다. 딜레이 부가ㆍ유지부(190A, 190B)는, 복합 연산부(195)에 연산 결과(도 12에 나타내는 지연, 유지된 Y20)를 출력한다. 복합 연산부(195)는, 딜레이 부가ㆍ유지부(190A, 190B)로부터 출력된 연산 결과를 이용하여 연산 처리를 실행한다. 파라미터부(140)는, 연산 데이터 추출부(150A, 150B) 등에 파라미터를 제공한다. 이 경우, 파라미터부(140)는, 파라미터로서, 딜레이 부가ㆍ유지부(190A, 190B)로부터 출력되는 각 연산 결과를 이용하여 행하는 연산 처리의 방식을 정의하는 연산 정의 정보를 저장하고 있고, 복합 연산부(195)는, 파라미터부(140)의 연산 정의 정보에 따라서 연산을 실행한다.

복합 연산부(195)는, 논리합(OR) 등의 논리 연산을 행하는 것이 가능하고, 이상과 같이 연산부(160)가 연산 처리를 행하고, 딜레이 부가ㆍ유지부(190A, 190B)가 딜레이 부가나 유지를 행한 후에, 복합 연산부(195)가 연산을 행하는 것이 가능하다. 이 때문에, 적은 회로 규모로 복잡한 출력이 얻어진다.

또, 도 17에서는 제 1 계열(101), 제 2 계열(102)의 2 계열이 있지만, 제 1 계열(101)만의 구성이더라도 상관없다. 이 경우, 딜레이 부가ㆍ유지부(190A)로부터는 도 11에 나타내는 바와 같이 M(1)~M(32)의 연산 결과가 출력되므로, 복합 연산부(195)는, 이들 32개의 연산 결과를 이용하는 것에 의해, 파라미터부(140)의 연산 정의 정보에 따라서 연산하더라도 좋다.

또한, 실시의 형태 3에 있어서는, 도 11에 나타내는 바와 같이 「딜레이 부가부 1 및 유지부 1」~「딜레이 부가부 32 및 유지부 32」의 32 계열의 경우를 나타냈지만 예시이다. 계열은 1 계열이더라도 좋고, 33 계열 이상이더라도 상관없다.

실시의 형태 5.

도 18, 도 19를 참조하여 실시의 형태 5의 I/O 디바이스(100)의 구성을 설명한다. 실시의 형태 5의 I/O 디바이스(100)는, 실시의 형태 3에 있어서의 I/O 디바이스(100)의 딜레이 부가ㆍ유지부(190)(도 11)를, 도 18에 나타내는 딜레이 부가ㆍ유지부(190-5)로 치환한 구성이다. 도 18은 도 11에 대응한다. 실시의 형태 3의 딜레이 부가ㆍ유지부(190)에서는, 도 11에 나타내는 바와 같이, 딜레이 부가부와 유지부가, 독립하여 각각 카운터를 갖는 구성이다. 이것에 비하여 실시의 형태 5의 딜레이 부가ㆍ유지부(190-5)에서는, 도 18에 나타내는 바와 같이, 딜레이 부가와 유지를, 1개의 카운터로 실현한다. 예컨대 도 18의 서브 딜레이 부가ㆍ유지부 1-5는, 도 11의 딜레이 부가부 1와 유지부 1을 합친 기능을 갖는다. 다른 서브 딜레이 부가ㆍ유지부 2-5~32-5에 대해서도 마찬가지이다. 딜레이만, 유지만을 행하는 경우는 실시의 형태 3과 동일한 동작이지만, 딜레이 및 유지의 양쪽을 행하는 경우는, 이하의 동작이 된다.

도 19는 도 12의 AND 연산에 대하여, 출력 딜레이 20㎳, 유지 기간 30㎳의 딜레이 설정으로 한 경우의 타이밍 차트이다. 이 딜레이 설정은 도 15와 동일하다. 도 18의 서브 딜레이 부가ㆍ유지부 1-5를 예로 설명한다. 이 경우, 도 12의 딜레이 부가부 1과 유지부 1이 서브 딜레이 부가ㆍ유지부 1-5가 된다. 서브 딜레이 부가ㆍ유지부 1-5는, 도 19에 나타내는 바와 같이, AND 0의 연산 결과의 '1'(시간 t0)을 20㎳ 지연하여 출력(시간 t20)하고, AND 연산 결과가 10㎳ 후(시간 t10)에 '0'이 되더라도, 30㎳(시간 t20~t50)는, 그대로 '1'을 출력한다. 이와 같이, 서브 딜레이 부가ㆍ유지부 1-5는, 연산 결과를 지연시키고 있는 기간(딜레이 기간(551)의 t0~t20)의 연산 결과의 변화를 수취하지 않고, 출력에 반영하지 않는다. 다시 말해, 서브 딜레이 부가ㆍ유지부 1-5는, 딜레이 기간(551)(t0~t10)에 입력 X2에 변화가 있더라도, 시간 t0에 있어서의 연산 결과 '1'을, 딜레이 기간(551)(t0~t10)의 입력 X2로 한다. 또한 서브 딜레이 부가ㆍ유지부 1-5는, 딜레이 기간(551) 후, 유지 기간(552)의 30㎳로부터, 딜레이 기간(551)의 20㎳를 뺀 시간 ΔT=10㎳까지의 사이는, 입력 X2인 연산 결과를 수취하지 않는다.

여기서 ΔT=유지 기간(552)-딜레이 기간(551)이다.

다시 말해, 도 19에 나타내는 바와 같이, 딜레이 부가ㆍ유지부 1-5는, 시간 t0의 입력 '1'을, 「딜레이 기간(551)+ΔT」의 기간(t0~t30) 유지하게 되지만, 이 유지하는 입력 '1'은 딜레이 기간(551)의 경과 후 (t20)으로부터 출력되고, 그 기간은 「딜레이 기간(551)+ΔT」=딜레이 기간(551)+유지 기간(552)-딜레이 기간(551)=유지 기간(552)이라는 것이 된다. 서브 딜레이 부가ㆍ유지부 1-5는, 딜레이 기간(551)의 경과 후, 뺀 시간 ΔT(이 예에서는 10㎳)가 지난 시점의 시간 t30(유지 기간(552)의 종료의 20㎳ 전)에 있어서, AND 연산 결과인 '0'을 수취하고, 20㎳(유지 기간(552)-ΔT=딜레이 기간(551)) 지연시켜 시간 t50에 출력한다.

딜레이 설정에 있어서는, 하기의 조건을 만족시킬 필요가 있다.

딜레이 기간(출력 딜레이)≤유지 기간

이 조건을 없애기 위해서는, 출력 딜레이의 설정에 의해 지연시키는 값을 일시적으로 복수 유지할 필요가 있기 때문에, 회로 규모가 현저하게 커져 버린다.

실시의 형태 6.

도 20은 실시의 형태 6의 I/O 디바이스(100)의 구성을 나타내는 도면이다. 도 20은 실시의 형태 4의 I/O 디바이스(100)의 구성을 나타내는 도 17에 상당한다. 도 20은 실시의 형태 4의 도 17에 있어서, 딜레이 부가ㆍ유지부(190)를, 실시의 형태 5의 딜레이 부가ㆍ유지부(190-5)로 치환한 구성이다. 도 20에서는, 딜레이 부가ㆍ유지부(190A-5, 190B-5)가, 모두 도 18의 딜레이 부가ㆍ유지부(190-5)의 구성이다.

도 20의 구성으로 하는 것에 의해, 도 17의 경우와 마찬가지로, 적은 회로 규모로 복잡한 출력이 얻어진다.

또, 도 20에서는 제 1 계열(101-5), 제 2 계열(102-5)의 2 계열이 있지만, 제 1 계열(101-5)만의 구성이더라도 상관없다. 이 경우, 딜레이 부가ㆍ유지부(190A-5)로부터는 도 4에 나타내는 바와 같이 M(1)~M(32)의 연산 결과가 출력되는 것은, 도 17의 경우와 마찬가지이다.

또한, 도 18의 경우와 마찬가지로, 실시의 형태 6에 있어서도, 「서브 딜레이 부가ㆍ유지부 1-5」~「서브 딜레이 부가ㆍ유지부 32-5」의 32 계열은 예시이다. 계열은 1 계열이더라도 좋고, 33 계열 이상이더라도 상관없다.

10 : CPU 디바이스 100-1, 100-2, 100-3 : I/O 디바이스
110 : I/F부 120 : 송신부
130 : 수신부 140 : 파라미터부
141 : 연산 처리 150, 150-2 : 연산 데이터 추출부
151 : 제 1 선택부 152 : 제 2 선택부
160 : 연산부 170 : 입력부
180 : 출력부 170-1 : 입력 단자
180-1 : 출력 단자 190, 190-5 : 딜레이 부가ㆍ유지부
195 : 복합 연산부 1000 : PLC
99 : I/O 버스

Claims (11)

1. CPU(Central Processing Unit) 디바이스와, 복수의 I/O(Input/Output) 디바이스를 구비한 프로그래머블 로직 컨트롤러에서 사용되는 상기 I/O 디바이스에 있어서,
   상기 CPU 디바이스와 통신함과 아울러 다른 상기 I/O 디바이스와 통신하는 인터페이스부로서, 다른 상기 I/O 디바이스로부터, 상기 다른 I/O 디바이스로의 입력 정보와 다른 I/O 디바이스로부터의 출력 정보를 수신하는 인터페이스부와,
   복수의 연산 처리의 방식과, 상기 연산 처리에 사용되는 연산 데이터를 추출하기 위한 추출 조건을 나타내는 파라미터를 저장하는 파라미터부와,
   상기 인터페이스부가 수신한 다른 상기 I/O 디바이스의 입력 정보와 출력 정보를 입력함과 아울러, 자신인 상기 I/O 디바이스로의 입력 정보와, 자신인 상기 I/O 디바이스로부터의 출력 정보를 입력하고, 입력한 다른 상기 I/O 디바이스의 입력 정보와 출력 정보와, 입력한 자신인 상기 I/O 디바이스의 입력 정보와 출력 정보의 각각을 대상으로 하여, 상기 파라미터부에 저장된 상기 파라미터에 따라서 상기 연산 데이터를 추출하고, 추출한 상기 연산 데이터를 출력하는 연산 데이터 추출부와,
   상기 연산 데이터 추출부가 출력한 상기 연산 데이터를 이용하는 것에 의해, 상기 파라미터부에 저장된 상기 복수의 연산 처리의 방식에 따라서, 상기 복수의 연산 처리를 병렬로 실행하는 연산부
   를 구비한 것을 특징으로 하는 I/O 디바이스.
   
2. 제 1 항에 있어서,
   상기 연산 데이터 추출부는, 각각이 상기 연산 데이터를 추출하는 복수의 서브 추출부를 구비하고,
   상기 파라미터부는, 상기 서브 추출부마다, 상기 서브 추출부에 대응하는 상기 추출 조건을 저장하고,
   각각의 상기 서브 추출부는, 대응하는 상기 파라미터에 따라서 상기 연산 데이터를 추출하는
   것을 특징으로 하는 I/O 디바이스.
   
3. 제 2 항에 있어서,
   다른 상기 I/O 디바이스의 입력 정보와 출력 정보와, 자신인 상기 I/O 디바이스로의 입력 정보와, 자신인 상기 I/O 디바이스로부터의 출력 정보는, 모두, 복수의 비트로 이루어지는 비트 정보이고,
   상기 파라미터부는, 각각의 상기 서브 추출부에 대응하는 상기 추출 조건으로서, 다른 상기 I/O 디바이스의 입력 정보와 출력 정보와, 자신인 상기 I/O 디바이스로의 입력 정보와, 자신인 상기 I/O 디바이스로부터의 출력 정보 중 어느 하나를, 상기 연산 데이터의 추출원으로서 지정함과 아울러, 지정된 상기 추출원에 있어서의 비트값을 추출해야 할 비트 위치를 지정하는 상기 추출 조건을 저장하고,
   각각의 상기 서브 추출부는, 대응하는 상기 추출 조건에 따라서, 지정된 상기 추출원의 지정된 상기 비트 위치로부터, 상기 연산 데이터로서, 상기 비트값을 추출하는
   것을 특징으로 하는 I/O 디바이스.
   
4. 제 1 항에 있어서,
   상기 인터페이스부는, 다른 모든 I/O 디바이스로부터 상기 입력 정보와 상기 출력 정보를 수신했을 때에, 동기 신호를 상기 연산 데이터 추출부에 출력하고,
   상기 연산 데이터 추출부는, 상기 동기 신호를 입력했을 때에, 상기 연산 데이터를 상기 연산부에 출력하는
   것을 특징으로 하는 I/O 디바이스.
   
5. CPU(Central Processing Unit) 디바이스와, 복수의 I/O(Input/Output) 디바이스를 구비한 프로그래머블 로직 컨트롤러에 있어서,
   상기 복수의 I/O 디바이스의 각 I/O 디바이스는,
   상기 CPU 디바이스와 통신함과 아울러 다른 상기 I/O 디바이스와 통신하는 인터페이스부로서, 다른 I/O 디바이스로부터, 상기 다른 I/O 디바이스로의 입력 정보와 다른 I/O 디바이스로부터의 출력 정보를 수신하는 인터페이스부와,
   복수의 연산 처리의 방식과, 상기 연산 처리에 사용되는 연산 데이터를 추출하기 위한 추출 조건을 나타내는 파라미터를 저장하는 파라미터부와,
   상기 인터페이스부가 수신한 다른 상기 I/O 디바이스의 입력 정보와 출력 정보를 입력함과 아울러, 자신인 상기 I/O 디바이스로의 입력 정보와, 자신인 상기 I/O 디바이스로부터의 출력 정보를 입력하고, 입력한 다른 상기 I/O 디바이스의 입력 정보와 출력 정보와, 입력한 자신인 상기 I/O 디바이스의 입력 정보와 출력 정보의 각각을 대상으로 하여, 상기 파라미터부에 저장된 상기 파라미터에 따라서, 상기 연산 데이터를 추출하는 연산 데이터 추출부와,
   상기 연산 데이터 추출부가 추출한 상기 연산 데이터를 이용하는 것에 의해, 상기 파라미터부에 저장된 상기 복수의 연산 처리의 방식에 따라서, 상기 복수의 연산 처리를 병렬로 실행하는 연산부
   를 구비한 것을 특징으로 하는 프로그래머블 로직 컨트롤러.
   
6. CPU(Central Processing Unit) 디바이스와, 복수의 I/O(Input/Output) 디바이스를 구비한 프로그래머블 로직 컨트롤러에서 사용되는 상기 I/O 디바이스가 행하는 연산 방법에 있어서,
   인터페이스부가, 상기 CPU 디바이스와 통신함과 아울러 다른 상기 I/O 디바이스와 통신하는 인터페이스부로서, 다른 I/O 디바이스로부터, 상기 다른 I/O 디바이스로의 입력 정보와 다른 I/O 디바이스로부터의 출력 정보를 수신하고,
   파라미터부가, 복수의 연산 처리의 방식과, 상기 연산 처리에 사용되는 연산 데이터를 추출하기 위한 추출 조건을 나타내는 파라미터를 저장하고,
   연산 데이터 추출부가, 상기 인터페이스부가 수신한 다른 상기 I/O 디바이스의 입력 정보와 출력 정보를 입력함과 아울러, 자신인 상기 I/O 디바이스로의 입력 정보와, 자신인 상기 I/O 디바이스로부터의 출력 정보를 입력하고, 입력한 다른 상기 I/O 디바이스의 입력 정보와 출력 정보와, 입력한 자신인 상기 I/O 디바이스의 입력 정보와 출력 정보의 각각을 대상으로 하여, 상기 파라미터부에 저장된 상기 파라미터에 따라서 상기 연산 데이터를 추출하고, 추출한 상기 연산 데이터를 출력하고,
   연산부가, 상기 연산 데이터 추출부가 출력한 상기 연산 데이터를 이용하는 것에 의해, 상기 파라미터부에 저장된 상기 복수의 연산 처리의 방식에 따라서, 상기 복수의 연산 처리를 병렬로 실행하는
   것을 특징으로 하는 연산 방법.
   
7. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
   상기 파라미터부는, 또한, 상기 연산 처리에 의한 연산 결과를 출력하는 출력 타이밍과 상기 연산 처리에 의한 연산 결과의 출력 계속 시간을 지정하는 출력 기간 정보를 저장하고,
   상기 I/O 디바이스는, 상기 연산부에 의해 병렬로 실행된 상기 복수의 연산 처리의 각각의 상기 연산 결과를 입력함과 아울러, 상기 파라미터부에 저장된 상기 출력 기간 정보에 따라서, 입력하는 각각의 상기 연산 결과의 출력 타이밍과 출력 계속 시간을 결정하고, 결정에 따라서, 입력한 각각의 상기 연산 결과를 출력하는 출력 기간 결정부를 더 구비한
   것을 특징으로 하는 I/O 디바이스.
   
8. 제 7 항에 있어서,
   상기 파라미터부는, 또한, 상기 출력 기간 결정부로부터 출력되는 각각의 상기 연산 결과를 이용하여 행하는 연산 처리를 정의하는 연산 정의 정보를 저장하고,
   상기 I/O 디바이스는, 상기 출력 기간 결정부로부터 출력되는 각각의 상기 연산 결과를 입력하고, 상기 파라미터부에 저장된 상기 연산 정의 정보에 따라서, 입력한 상기 연산 결과를 이용한 상기 연산 처리를 실행하는 제 2 연산부를 더 구비한
   것을 특징으로 하는 I/O 디바이스.
   
9. CPU(Central Processing Unit) 디바이스와, 복수의 I/O(Input/Output) 디바이스를 구비한 프로그래머블 로직 컨트롤러에서 사용되는 상기 I/O 디바이스에 있어서,
   상기 CPU 디바이스와 통신함과 아울러 다른 상기 I/O 디바이스와 통신하는 인터페이스부로서, 다른 상기 I/O 디바이스로부터, 상기 다른 I/O 디바이스로의 입력 정보와 다른 I/O 디바이스로부터의 출력 정보를 수신하는 인터페이스부와,
   연산 처리의 방식과, 상기 연산 처리에 사용되는 연산 데이터를 추출하기 위한 추출 조건을 나타내는 파라미터와, 상기 연산 처리에 의한 연산 결과를 출력하는 출력 타이밍과 상기 연산 처리에 의한 연산 결과의 출력 계속 시간을 지정하는 출력 기간 정보를 저장하는 파라미터부와,
   상기 인터페이스부가 수신한 다른 상기 I/O 디바이스의 입력 정보와 출력 정보를 입력함과 아울러, 자신인 상기 I/O 디바이스로의 입력 정보와, 자신인 상기 I/O 디바이스로부터의 출력 정보를 입력하고, 입력한 다른 상기 I/O 디바이스의 입력 정보와 출력 정보와, 입력한 자신인 상기 I/O 디바이스의 입력 정보와 출력 정보의 각각을 대상으로 하여, 상기 파라미터부에 저장된 상기 파라미터에 따라서 상기 연산 데이터를 추출하고, 추출한 상기 연산 데이터를 출력하는 연산 데이터 추출부와,
   상기 연산 데이터 추출부가 출력한 상기 연산 데이터를 이용하는 것에 의해, 상기 파라미터부에 저장된 상기 연산 처리의 방식에 따라서, 상기 연산 처리를 실행하는 연산부와,
   상기 연산부의 상기 연산 처리에 의한 상기 연산 결과를 입력함과 아울러, 상기 파라미터부에 저장된 상기 출력 기간 정보에 따라서, 입력하는 상기 연산 결과의 출력 타이밍과 출력 계속 시간을 결정하고, 결정에 따라서, 입력한 상기 연산 결과를 출력하는 출력 기간 결정부
   를 구비한 것을 특징으로 하는 I/O 디바이스.
   
10. 제 9 항에 있어서,
    상기 파라미터부는, 복수의 연산 처리의 방식을 저장하고,
    상기 연산부는, 상기 연산 데이터 추출부가 출력한 상기 연산 데이터를 이용하는 것에 의해, 상기 파라미터부에 저장된 상기 복수의 연산 처리의 방식에 따라서, 상기 연산 처리를 실행하고,
    상기 출력 기간 결정부는, 상기 연산부에 의해 실행된 상기 연산 처리의 상기 연산 결과를 입력함과 아울러, 상기 파라미터부에 저장된 상기 출력 기간 정보에 따라서, 입력하는 상기 연산 결과의 출력 타이밍과 출력 계속 시간을 결정하고, 결정에 따라서, 입력한 상기 연산 결과를 출력하는
    것을 특징으로 하는 I/O 디바이스.
11. 복수의 I/O(Input/Output) 디바이스를 구비한 프로그래머블 로직 컨트롤러에서 사용되는 상기 I/O 디바이스에 있어서,
    다른 상기 I/O 디바이스와 통신하는 인터페이스부로서, 다른 상기 I/O 디바이스로부터, 상기 다른 I/O 디바이스로의 입력 정보와 다른 I/O 디바이스로부터의 출력 정보를 수신하는 인터페이스부와,
    복수의 연산 처리의 방식과, 상기 연산 처리에 사용되는 연산 데이터를 추출하기 위한 추출 조건을 나타내는 파라미터를 저장하는 파라미터부와,
    상기 인터페이스부가 수신한 다른 상기 I/O 디바이스의 입력 정보와 출력 정보를 취득하고, 취득한 다른 상기 I/O 디바이스의 입력 정보와 출력 정보로부터, 상기 파라미터부에 저장된 상기 파라미터에 따라서 상기 연산 데이터를 추출하고, 추출한 상기 연산 데이터를 출력하는 연산 데이터 추출부와,
    상기 연산 데이터 추출부가 출력한 상기 연산 데이터를 이용하는 것에 의해, 상기 파라미터부에 저장된 상기 복수의 연산 처리의 방식에 따라서, 상기 복수의 연산 처리를 실행하는 연산부
    를 구비한 것을 특징으로 하는 I/O 디바이스.

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