KR101558095B1 - 적층 전자부품 - Google Patents

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KR101558095B1
KR101558095B1 KR1020140077157A KR20140077157A KR101558095B1 KR 101558095 B1 KR101558095 B1 KR 101558095B1 KR 1020140077157 A KR1020140077157 A KR 1020140077157A KR 20140077157 A KR20140077157 A KR 20140077157A KR 101558095 B1 KR101558095 B1 KR 101558095B1
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metal oxide
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최유진
김호윤
천민경
김익섭
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삼성전기주식회사
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    • H—ELECTRICITY
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Abstract

본 발명은 자성체 본체의 내부에 내부 코일부가 배치된 적층 전자부품에 있어서, 상기 자성체 본체는 두께 방향으로 서로 마주보는 제 1, 제 2 주면, 폭 방향으로 서로 마주보는 제 1, 제 2 측면, 길이 방향으로 서로 마주보는 제 1, 제 2 단면을 갖고, 복수의 금속 자성체층을 포함하며, 상기 금속 자성체층은 금속자성입자 및 상기 금속자성입자의 표면에 형성된 금속 산화막을 포함하고, 상기 자성체 본체의 상기 제 1, 제 2 주면, 상기 제 1 , 제 2 측면 및 상기 제 1, 제 2 단면으로부터 각각 내부 방향으로 상기 자성체 본체의 두께의 20%에 해당하는 지점까지를 외곽부, 상기 외곽부의 내부 경계의 안쪽을 중앙부라 할 때, 상기 외곽부에 포함된 금속자성입자의 표면에 형성된 금속 산화막의 평균 두께는 상기 중앙부에 포함된 금속자성입자의 표면에 형성된 금속 산화막의 평균 두께보다 두꺼운 적층 전자부품에 관한 것이다.

Description

적층 전자부품{Multilayered electronic component}
본 발명은 적층 전자부품에 관한 것이다.
전자부품 중 하나인 인덕터(inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈(Noise)를 제거하는 대표적인 수동소자이다.
적층 전자부품 중 적층 인덕터는 페라이트 등의 자성체를 주재료로 하는 절연 층 상에 도체 패턴을 형성하고, 이를 적층하여 적층 본체 내부에 내부 코일부를 형성하며, 적층 본체의 외면에 내부 코일부를 외부 회로에 전기적으로 접속시키기 위한 외부전극을 형성한다.
고주파 대역에서 사용이 가능하고, 에너지 소비 효율 및 직류중첩특성이 개선된 적층 인덕터 제품의 요구에 따라 페라이트를 금속 분말로 대체한 적층 인덕터가 개발되고 있다.
일본공개특허 제2007-027354호
본 발명은 우수한 직류중첩특성 및 Q 특성(quality factor)을 가지며, 기계적 강도가 개선된 적층 전자부품에 관한 것이다.
본 발명의 일 실시형태는 자성체 본체의 외곽부에 포함된 금속자성입자의 표면에 형성된 금속 산화막의 평균 두께가 자성체 본체의 중앙부에 포함된 금속자성입자의 표면에 형성된 금속 산화막의 평균 두께보다 두꺼운 적층 전자부품을 제공한다.
상기 외곽부에 포함된 금속자성입자의 표면에 형성된 금속 산화막의 평균 두께는 200nm 내지 300nm이며, 상기 중앙부에 포함된 금속자성입자의 표면에 형성된 금속 산화막의 평균 두께는 50nm 내지 200nm일 수 있다.
상기 표면에 금속 산화막이 형성된 금속자성입자 간의 공간에는 고분자 수지가 충진될 수 있다.
본 발명의 일 실시형태에 따른 적층 전자부품은 우수한 직류중첩특성 및 Q 특성(quality factor)을 가지며, 기계적 강도가 개선될 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 전자부품의 일부를 절개하여 도시한 사시도이다.
도 2는 도 1의 A부분을 확대하여 도시한 개략도이다.
도 3은 도 1의 I-I'에 의한 단면도이다.
도 4는 도 1의 Ⅱ-Ⅱ'에 의한 단면도이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
적층 전자부품
이하에서는 본 발명의 일 실시형태에 따른 적층 전자부품을 설명하되, 특히 적층 인덕터(inductor)로 설명하지만 반드시 이에 제한되는 것은 아니다.
도 1은 본 발명의 일 실시형태에 따른 적층 전자부품의 일부를 절개하여 도시한 사시도이다.
도 1을 참조하면, 본 발명의 일 실시형태에 따른 적층 전자부품(100)은 자성체 본체(110), 상기 자성체 본체(110)의 내부에 배치된 내부 코일부(120) 및 상기 자성체 본체(110)의 외측에 배치되어 상기 내부 코일부(120)와 전기적으로 연결된 외부전극(130)을 포함한다.
본 발명의 일 실시형태에 따른 적층 전자부품(100)에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다.
상기 자성체 본체(110)는 두께(T) 방향으로 서로 마주보는 제 1 주면(S1) 및 제 2 주면(S2)과, 폭(W) 방향으로 서로 마주보는 제 1 측면(S5) 및 제 2 측면(S6)과, 길이(L) 방향으로 서로 마주보는 제 1 단면(S3) 및 제 2 단면(S4)을 가진다.
상기 자성체 본체(110)는 복수의 금속 자성체층(10)이 적층되어 형성된다. 복수의 금속 자성체층(10)은 소결된 상태로, 인접하는 금속 자성체층(10)끼리의 경계는 주사전자현미경(SEM)을 이용하지 않고 확인하기 곤란할 정도로 일체화되어 있을 수 있다.
상기 자성체 본체(110)의 형상 및 치수는 본 실시형태에 도시된 것으로 한정되는 것은 아니며, 금속 자성체층(10)의 두께는 적층 전자부품(100)의 용량 설계에 맞추어 임의로 변경할 수 있다.
도 2는 도 1의 A부분을 확대하여 도시한 개략도이다.
도 2를 참조하면, 상기 금속 자성체층(10)은 금속자성입자(11)를 포함하며, 상기 금속자성입자(11)의 표면에는 금속 산화막(12)이 형성된다.
상기 금속자성입자(11)는 연자성 합금, 예를 들어 Fe, Si, Cr, Al 및 Ni로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 합금일 수 있고, 보다 바람직하게는 Fe-Si-Cr계 합금일 수 있으나, 반드시 이에 제한되는 것은 아니다.
예를 들면, Fe 87wt% 이상, Cr 4 ~ 6 wt% 및 잔량의 Si를 포함하는 Fe-Si-Cr계 합금을 사용할 수 있다.
상기 Fe-Si-Cr계 합금을 사용할 때, Fe의 함유율이 87wt% 미만이면, 자기적 특성이 크게 하락하였다.
또한, Cr의 함유율은 4 ~ 6 wt%로 사용하는 경우 높은 소결온도에서 Fe의 산화를 방지하는 효과가 있었다. 반면, Cr이 4wt% 미만으로 포함되는 경우 적층 인덕터의 제조과정 시 높은 소결온도에서 Fe의 산화를 방지하기 어려워 자기적 특성을 잃어버리는 현상을 관찰할 수 있었고, 6wt%를 초과하는 경우 Cr 산화물이 과량으로 생성되어 갭(gap) 효과가 필요 이상으로 증가하여 자기적 특성이 하락할 수 있다.
상기 금속자성입자(11)는 최대 입경이 15㎛ 이하일 수 있다.
상기 금속자성입자(11)의 최대 입경이 15㎛를 초과할 경우 고주파에서의 손실(core loss)이 크게 증가하여 고주파 대역에서의 Q 특성이 저하되는 문제점이 있다.
상기 금속 자성체층(10)에 포함된 금속자성입자(11)는 입도분포 D50이 3㎛ 내지 5㎛일 수 있다.
입도분포 D50은 레이져 회절 산란 식 입도분포 측정법을 이용해서 얻어지는 볼륨 누적 50%에 있어서의 입경을 말한다.
금속자성입자(11)의 입도분포 D50이 3㎛ 미만일 경우 투자율이 감소할 수 있으며, 입도분포 D50이 5㎛를 초과할 경우 분산성이 저하되고, 공극 발생이 커져 강도가 감소하고, 고주파에서의 코어 로스(core loss)가 크게 증가하여 Q 특성이 저하될 수 있다.
상기 금속 자성체층(10)에 포함된 금속자성입자(11) 간의 간격은 5㎛ 이하일 수 있다.
금속자성입자(11) 간의 간격이 5㎛를 초과할 경우 충진율이 감소하여 투자율이 저하되고, 공극 발생이 커져 강도가 감소할 수 있다.
상기 금속 산화막(12)은 상기 금속자성입자(11)의 적어도 일 성분이 산화되어 형성될 수 있으며, 예를 들어, Cr2O3을 포함할 수 있다. 상기 금속 산화막(12)에 의해 금속자성입자(11) 간 및 금속자성입자(11)와 내부 코일부(120) 간의 절연성이 확보될 수 있다.
금속자성입자의 표면에 형성된 금속 산화막(12)은 상기 금속자성입자와 인접하는 금속자성입자의 표면에 형성된 금속 산화막(12)과 결합하며, 금속자성입자(11)는 금속 산화막(12)끼리의 결합에 의해 결합된다. 금속 산화막(12)끼리의 결합에 의해 기계적 강도 및 절연성 향상의 효과가 있다.
한편, 상기 금속자성입자(11)끼리는 상기 금속 산화막(12)에 의해 결합되는 부분 없이 격리된다.
금속자성입자(11)끼리 결합될 경우 와전류 손실(Eddy current loss)이 증가하여 Q 특성(Quality factor)이 저하될 뿐만 아니라 금속자성입자 간 접촉면의 증가로 AC 증가에 따른 Q 특성의 저하가 커질 수 있다. 이에 본 발명의 실시형태에서는 금속자성입자(11)의 금속 산화막(12)에 의한 결합만 있으므로 와전류 손실(Eddy current loss)이 줄고, 금속자성입자(11) 간 직접 접촉 면이 없기 때문에 AC 증가에 따른 Q 특성의 저하가 적어서 파워인덕터에 적용 시 고전력 효율에 유리한 효과가 있다.
본 발명의 일 실시형태는 자성체 본체(110)의 외곽부에 포함된 금속자성입자(11)의 금속 산화막(12)의 평균 두께를 자성체 본체(110)의 중앙부에 포함된 금속자성입자(11)의 금속 산화막(12)의 평균 두께보다 두껍게 형성한다.
이와 같이, 자성체 본체(110)의 외곽부와 중앙부에서의 금속 산화막(12)의 평균 두께를 달리 조절함으로써 금속 산화막으로 인한 투자율 감소를 방지하고, 인덕턴스가 증가되며, 직류중첩특성 및 Q 특성을 향상시킬 수 있다.
금속 산화막의 평균 두께는 자성체 본체(110)를 두께-폭(TW) 방향의 단면으로 자른 후, 두께-폭(TW) 방향의 단면을 고배율의 주사전자현미경(SEM)으로 관찰하여 측정하였다.
도 3은 도 1의 I-I'에 의한 단면도이며, 도 4는 도 1의 Ⅱ-Ⅱ'에 의한 단면도이다.
도 3 및 도 4를 참조하면, 본 발명의 일 실시형태의 적층 전자부품(100)에 있어서, 상기 자성체 본체(110)의 상기 제 1, 제 2 주면(S1, S2), 상기 제 1, 제 2 단면(S3, S4) 및 상기 제 1, 제 2 측면(S5, S6)으로부터 각각 내부 방향으로 상기 자성체 본체(100)의 두께(t)의 20%에 해당하는 지점까지를 외곽부(111), 상기 외곽부(111)의 내부 경계의 안쪽을 중앙부(112)로 정의한다.
이때, 상기 외곽부(111)에 포함된 금속자성입자(11)의 표면에 형성된 금속 산화막(12)의 평균 두께는 상기 중앙부(112)에 포함된 금속자성입자(11)의 표면에 형성된 금속 산화막(12)의 평균 두께보다 40nm 내지 200nm 더 두꺼울 수 있다.
본 발명의 일 실시형태는 상기 외곽부(111)에 포함된 금속자성입자의 금속 산화막(12)의 평균 두께가 200nm 내지 300nm로 형성된다.
외곽부(111)에 포함된 금속자성입자의 금속 산화막(12)의 평균 두께가 200nm 미만일 경우 고주파 대역에서의 Q 특성이 저하되고, 직류중첩특성이 저하될 수 있으며, 300nm를 초과할 경우 금속 산화막에 의해서 금속자성입자의 자기적 특성이 현저히 하락하여 투자율이 감소하고, 인덕턴스가 감소하며, 저주파 대역에서의 Q 특성이 저하될 수 있다. (표 1 참조)
본 발명의 일 실시형태는 상기 중앙부(112)에 포함된 금속자성입자의 표면에 형성된 금속 산화막(12)의 평균 두께가 50nm 내지 200nm로 형성된다.
중앙부(112)에 포함된 금속자성입자의 금속 산화막(12)의 평균 두께가 50nm 미만일 경우 고주파 대역에서의 Q 특성이 저하되고, 직류중첩특성이 저하될 수 있으며, 200nm를 초과할 경우 금속 산화막에 의해서 금속자성입자의 자기적 특성이 현저히 하락하여 투자율이 감소하고, 인덕턴스가 감소하며, 저주파 대역에서의 Q 특성이 저하될 수 있다. (표 1 참조)
상기 금속 자성체층(10)은 표면에 금속 산화막(12)이 형성된 금속자성입자(11) 간의 공간에 충진된 고분자 수지(13)를 포함한다.
소결된 자성체 본체(110)를 고분자 수지에 딥핑하고 감압 처리하거나, 고분자 수지를 소결된 자성체 본체(110)의 표면에 도포한 후 흡수시킴으로써 금속자성입자(11) 간의 빈 공간에 고분자 수지(13)를 충진시킬 수 있다.
금속자성입자(11) 간의 공간에 고분자 수지(13)가 충진됨으로써 강도가 향상되고, 흡습성을 감소시킬 수 있다.
상기 고분자 수지(13)는 실리콘 계 수지, 에폭시 계 수지, 페놀 계 수지, 실리케이트 계 수지, 우레탄 계 수지, 이미드계 수지, 아크릴 계 수지, 폴리에스테르 계 수지 및 폴리에틸렌 계 수지로 이루어진 군에서 선택된 어느 하나 이상일 수 있다.
상기 고분자 수지(13)는 상기 금속 자성체층(10)의 단면의 10% 내지 30%의 면적을 차지할 수 있다.
고분자 수지(13)의 면적이 10% 미만일 경우 강도가 저하되고, 고습 조건에서 수분이 자성체 내부로 흡수되는 문제점이 있으며, 30%를 초과할 경우 투자율이 감소할 수 있다.
하기 표 1은 자성체 본체(110)의 외곽부(111)와 중앙부(112)에 포함된 금속자성입자(11)의 금속 산화막(12) 두께에 따른 인덕턴스, Q 특성 및 직류중첩특성의 결과를 나타내었다.
칩 사이즈(L*W)를 2.00 x 1.20 [mm], 목표 용량(Ls) 1.0[uH]을 조건으로 하였다.
외곽부
금속 산화막 두께(nm)		 중앙부
금속 산화막 두께(nm)		 인덕턴스(uH) Q (1MHz) Q (6MHz) Isat(A)
1 120 80 1.3 45 22 2.7
2 150 100 1.28 43 23 2.8
3 180 150 1.23 42 26 3.0
4 200 160 1.15 40 35 3.3
5 230 170 1.08 37 38 3.5
6 280 180 1.05 36 41 3.6
7 300 190 0.95 34 42 3.65
8 320 200 0.87 30 38 3.7
9 350 200 0.79 28 36 4.0
10 220 20 1.35 45 18 2.8
11 250 30 1.28 43 23 2.9
12 240 50 1.18 40 33 3.2
13 250 100 1.06 38 35 3.3
14 240 120 1.02 37 41 3.5
15 270 150 0.98 35 43 3.6
16 260 180 0.95 34 42 3.8
17 280 200 0.92 33 38 3.9
18 280 220 0.78 28 35 3.9
상기 표 1을 참조하면, 외곽부의 금속 산화막 두께가 200nm 내지 300nm, 중앙부의 금속 산화막 두께가 50nm 내지 200nm를 만족할 때, 저주파 대역 및 고주파 대역에서의 Q 특성이 우수하고, 직류중첩특성이 우수하게 나타났다.
하기 표 2는 금속자성입자(Fe-Si-Cr 합금)의 입도분포 D50 및 최대 입경에 따른 투자율, Q 특성의 결과를 나타내었다.
D50(㎛) 최대 입경(㎛) 투자율(μi) Q (1MHz, AC 2mA) Q (6MHz, AC 2mA)
19 2 5 18.3 40.5 94.7
20 5 10 20.2 73 98.1
21 10 20 25.5 72.2 43.3
22 15 30 27.2 65 35.6
23 20 45 28.3 61.2 26.4
24 30 50 33.5 52.3 23.1
25 40 80 35.5 44.7 16.7
26 45 100 37.8 41.5 13.5
상기 표 2를 참조하면, 금속자성입자의 입도분포 D50이 3㎛ 내지 5㎛, 최대 입경이 15㎛ 이하를 만족할 때, 저주파 대역 및 고주파 대역에서의 Q 특성이 우수하게 나타났다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100 : 적층 전자부품
10 : 금속 자성체층
11 : 금속자성입자
12 : 금속 산화막
13 : 고분자 수지
110 : 자성체 본체
111 : 외곽부
112 : 중앙부
120 : 내부 코일부
130 : 외부전극

Claims (17)

  1. 자성체 본체의 내부에 내부 코일부가 배치된 적층 전자부품에 있어서,
    상기 자성체 본체는 두께 방향으로 서로 마주보는 제 1, 제 2 주면, 폭 방향으로 서로 마주보는 제 1, 제 2 측면, 길이 방향으로 서로 마주보는 제 1, 제 2 단면을 갖고, 복수의 금속 자성체층을 포함하며,
    상기 금속 자성체층은 금속자성입자 및 상기 금속자성입자의 표면에 형성된 금속 산화막을 포함하고,
    상기 자성체 본체의 상기 제 1, 제 2 주면, 상기 제 1 , 제 2 측면 및 상기 제 1, 제 2 단면으로부터 각각 내부 방향으로 상기 자성체 본체의 두께의 20%에 해당하는 지점까지를 외곽부, 상기 외곽부의 내부 경계의 안쪽을 중앙부라 할 때,
    상기 외곽부에 포함된 금속자성입자의 표면에 형성된 금속 산화막의 평균 두께는 200nm 내지 300nm이며, 상기 중앙부에 포함된 금속자성입자의 표면에 형성된 금속 산화막의 평균 두께는 50nm 내지 200nm인 적층 전자부품.
  2. 제 1항에 있어서,
    상기 금속 자성체층은 표면에 금속 산화막이 형성된 금속자성입자 간의 공간에 충진된 고분자 수지를 포함하는 적층 전자부품.
  3. 제 2항에 있어서,
    상기 고분자 수지는 상기 금속 자성체층의 단면의 10% 내지 30%의 면적을 차지하는 적층 전자부품.
  4. 제 1항에 있어서,
    상기 금속자성입자의 표면에 형성된 금속 산화막은 상기 금속자성입자와 인접하는 금속자성입자의 금속 산화막과 결합하고 있는 적층 전자부품.
  5. 제 1항에 있어서,
    상기 금속자성입자끼리는 상기 금속 산화막에 의해 격리된 적층 전자부품.
  6. 제 1항에 있어서,
    상기 금속자성입자는 Fe, Si, Cr, Al 및 Ni로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 합금인 적층형 전자부품.
  7. 제 1항에 있어서,
    상기 금속자성입자는 최대 입경이 15㎛ 이하인 적층 전자부품.
  8. 제 1항에 있어서,
    상기 금속자성입자는 입도분포 D50이 3㎛ 내지 5㎛인 적층 전자부품.
  9. 제 1항에 있어서,
    상기 금속자성입자 간의 간격은 5㎛ 이하인 적층 전자부품.
  10. 자성체 본체의 내부에 내부 코일부가 배치된 적층 전자부품에 있어서,
    상기 자성체 본체는 두께 방향으로 서로 마주보는 제 1, 제 2 주면, 폭 방향으로 서로 마주보는 제 1, 제 2 측면, 길이 방향으로 서로 마주보는 제 1, 제 2 단면을 갖고, 복수의 금속 자성체층을 포함하며,
    상기 금속 자성체층은 금속자성입자 및 상기 금속자성입자의 표면에 형성된 금속 산화막을 포함하고,
    상기 자성체 본체의 상기 제 1, 제 2 주면, 상기 제 1, 제 2 측면 및 상기 제 1, 제 2 단면으로부터 각각 내부 방향으로 상기 자성체 본체의 두께의 20%에 해당하는 지점까지를 외곽부, 상기 외곽부의 내부 경계의 안쪽을 중앙부라 할 때,
    상기 외곽부에 포함된 금속자성입자의 표면에 형성된 금속 산화막의 평균 두께는 상기 중앙부에 포함된 금속자성입자의 표면에 형성된 금속 산화막의 평균 두께보다 두꺼운 적층 전자부품.
  11. 제 10항에 있어서,
    상기 외곽부에 포함된 금속자성입자의 표면에 형성된 금속 산화막의 평균 두께는 상기 중앙부에 포함된 금속자성입자의 표면에 형성된 금속 산화막의 평균 두께보다 40nm 내지 200nm 더 두꺼운 적층 전자부품.
  12. 제 10항에 있어서,
    상기 외곽부에 포함된 금속자성입자의 표면에 형성된 금속 산화막의 평균 두께는 200nm 내지 300nm인 적층 전자부품.
  13. 제 10항에 있어서,
    상기 중앙부에 포함된 금속자성입자의 표면에 형성된 금속 산화막의 평균 두께는 50nm 내지 200nm인 적층 전자부품.
  14. 제 10항에 있어서,
    상기 금속 자성체층은 표면에 금속 산화막이 형성된 금속자성입자 간의 공간에 충진된 고분자 수지를 포함하는 적층 전자부품.
  15. 제 10항에 있어서,
    상기 금속자성입자의 표면에 형성된 금속 산화막은 상기 금속자성입자와 인접하는 금속자성입자의 금속 산화막과 결합되며,
    상기 금속자성입자끼리는 상기 금속 산화막에 의해 격리된 적층 전자부품.
  16. 제 10항에 있어서,
    상기 금속자성입자는 최대 입경이 15㎛ 이하인 적층 전자부품.
  17. 제 10항에 있어서,
    상기 금속자성입자는 입도분포 D50이 3㎛ 내지 5㎛인 적층 전자부품.
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